lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            OpndItins itins,
 245                            bit Is2Addr = 1> {
 246   let isCommutable = 1 in {
 247     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 248        !if(Is2Addr,
 249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 251        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 252        Sched<[itins.Sched]>;
 253   }
 254   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 255        !if(Is2Addr,
 256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 258        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 259        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 260 }
 261
 262 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 263 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 264                              string asm, string SSEVer, string FPSizeStr,
 265                              Operand memopr, ComplexPattern mem_cpat,
 266                              OpndItins itins,
 267                              bit Is2Addr = 1> {
 268 let isCodeGenOnly = 1 in {
 269   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 270        !if(Is2Addr,
 271            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 272            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 273        [(set RC:$dst, (!cast<Intrinsic>(
 274                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 275              RC:$src1, RC:$src2))], itins.rr>,
 276        Sched<[itins.Sched]>;
 277   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 278        !if(Is2Addr,
 279            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 280            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 281        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 282                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 283              RC:$src1, mem_cpat:$src2))], itins.rm>,
 284        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 285 }
 286 }
 287
 288 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 289 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 290                            RegisterClass RC, ValueType vt,
 291                            X86MemOperand x86memop, PatFrag mem_frag,
 292                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 293   let isCommutable = 1 in
 294     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 295        !if(Is2Addr,
 296            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 297            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 298        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 299        Sched<[itins.Sched]>;
 300   let mayLoad = 1 in
 301     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 302        !if(Is2Addr,
 303            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 304            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 305        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 306           itins.rm, d>,
 307        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 308 }
 309
 310 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 311 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 312                                       string OpcodeStr, X86MemOperand x86memop,
 313                                       list<dag> pat_rr, list<dag> pat_rm,
 314                                       bit Is2Addr = 1> {
 315   let isCommutable = 1, hasSideEffects = 0 in
 316     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 317        !if(Is2Addr,
 318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 320        pat_rr, NoItinerary, d>,
 321        Sched<[WriteVecLogic]>;
 322   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 323        !if(Is2Addr,
 324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 326        pat_rm, NoItinerary, d>,
 327        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 //  Non-instruction patterns
 332 //===----------------------------------------------------------------------===//
 333
 334 // A vector extract of the first f32/f64 position is a subregister copy
 335 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 337 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 338           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 339
 340 // A 128-bit subvector extract from the first 256-bit vector position
 341 // is a subregister copy that needs no instruction.
 342 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 343           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 344 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 345           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 346
 347 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 348           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 349 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 350           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 351
 352 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 353           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 354 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 355           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 356
 357 // A 128-bit subvector insert to the first 256-bit vector position
 358 // is a subregister copy that needs no instruction.
 359 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 360 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 371           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 372 }
 373
 374 // Implicitly promote a 32-bit scalar to a vector.
 375 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 378           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 379 // Implicitly promote a 64-bit scalar to a vector.
 380 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 383           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 384
 385 // Bitcasts between 128-bit vector types. Return the original type since
 386 // no instruction is needed for the conversion
 387 let Predicates = [HasSSE2] in {
 388   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr, Domain d = GenericDomain> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr,
 569                       Domain d = GenericDomain> {
 570   // AVX
 571   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 572                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
 573                               VEX_4V, VEX_LIG;
 574
 575   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 576                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 577                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 578                      VEX, VEX_LIG, Sched<[WriteStore]>;
 579   // SSE1 & 2
 580   let Constraints = "$src1 = $dst" in {
 581     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 582                               "\t{$src2, $dst|$dst, $src2}", d>;
 583   }
 584
 585   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 586                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 587                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 588                   Sched<[WriteStore]>;
 589 }
 590
 591 // Loading from memory automatically zeroing upper bits.
 592 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 593                          PatFrag mem_pat, string OpcodeStr,
 594                          Domain d = GenericDomain> {
 595   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 596                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 597                      [(set RC:$dst, (mem_pat addr:$src))],
 598                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 599   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 600                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 601                      [(set RC:$dst, (mem_pat addr:$src))],
 602                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
 603 }
 604
 605 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
 606                         SSEPackedSingle>, XS;
 607 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
 608                         SSEPackedDouble>, XD;
 609
 610 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 611   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
 612                              SSEPackedSingle>, XS;
 613
 614   let AddedComplexity = 20 in
 615     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
 616                                SSEPackedDouble>, XD;
 617 }
 618
 619 // Patterns
 620 let Predicates = [UseAVX] in {
 621   let AddedComplexity = 20 in {
 622   // MOVSSrm zeros the high parts of the register; represent this
 623   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 626   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 628   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 629             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 630
 631   // MOVSDrm zeros the high parts of the register; represent this
 632   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 633   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 639   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641   def : Pat<(v2f64 (X86vzload addr:$src)),
 642             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 643
 644   // Represent the same patterns above but in the form they appear for
 645   // 256-bit types
 646   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 647                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 649   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 650                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 651             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 652   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 653                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 654             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 655   }
 656   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 657                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 658             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 659
 660   // Extract and store.
 661   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 662                    addr:$dst),
 663             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 664   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 665                    addr:$dst),
 666             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 667
 668   // Shuffle with VMOVSS
 669   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 670             (VMOVSSrr (v4i32 VR128:$src1),
 671                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 672   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 673             (VMOVSSrr (v4f32 VR128:$src1),
 674                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 675
 676   // 256-bit variants
 677   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 678             (SUBREG_TO_REG (i32 0),
 679               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 680                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 681               sub_xmm)>;
 682   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 683             (SUBREG_TO_REG (i32 0),
 684               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 685                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 686               sub_xmm)>;
 687
 688   // Shuffle with VMOVSD
 689   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 692             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 693   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 694             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 695   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 696             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 697
 698   // 256-bit variants
 699   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 700             (SUBREG_TO_REG (i32 0),
 701               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 702                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 703               sub_xmm)>;
 704   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 705             (SUBREG_TO_REG (i32 0),
 706               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 707                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 708               sub_xmm)>;
 709
 710   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 711   // is during lowering, where it's not possible to recognize the fold cause
 712   // it has two uses through a bitcast. One use disappears at isel time and the
 713   // fold opportunity reappears.
 714   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 717             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 718   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 719             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 720   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 721             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 722 }
 723
 724 let Predicates = [UseSSE1] in {
 725   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 726   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 727   // MOVSS to the lower bits.
 728   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 729             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 730   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 731             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 732   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 733             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 734   }
 735
 736   let AddedComplexity = 20 in {
 737   // MOVSSrm already zeros the high parts of the register.
 738   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 739             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 740   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 741             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 742   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 743             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 744   }
 745
 746   // Extract and store.
 747   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 748                    addr:$dst),
 749             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 750
 751   // Shuffle with MOVSS
 752   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 753             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 754   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 755             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 756 }
 757
 758 let Predicates = [UseSSE2] in {
 759   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 760   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 761   // MOVSD to the lower bits.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 763             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 764   }
 765
 766   let AddedComplexity = 20 in {
 767   // MOVSDrm already zeros the high parts of the register.
 768   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 773             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 774   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 775             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 776   def : Pat<(v2f64 (X86vzload addr:$src)),
 777             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 778   }
 779
 780   // Extract and store.
 781   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 782                    addr:$dst),
 783             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 784
 785   // Shuffle with MOVSD
 786   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 789             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 790   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 791             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 792   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 793             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 794
 795   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 796   // is during lowering, where it's not possible to recognize the fold cause
 797   // it has two uses through a bitcast. One use disappears at isel time and the
 798   // fold opportunity reappears.
 799   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 802             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 803   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 804             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 805   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 806             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 807 }
 808
 809 //===----------------------------------------------------------------------===//
 810 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 811 //===----------------------------------------------------------------------===//
 812
 813 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 814                             X86MemOperand x86memop, PatFrag ld_frag,
 815                             string asm, Domain d,
 816                             OpndItins itins,
 817                             bit IsReMaterializable = 1> {
 818 let hasSideEffects = 0 in
 819   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 820               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 821            Sched<[WriteFShuffle]>;
 822 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 823   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 824               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 825                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 826            Sched<[WriteLoad]>;
 827 }
 828
 829 let Predicates = [HasAVX, NoVLX] in {
 830 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 831                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 832                               PS, VEX;
 833 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 834                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 835                               PD, VEX;
 836 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 837                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 838                               PS, VEX;
 839 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 840                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 841                               PD, VEX;
 842
 843 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 844                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 847                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 848                               PD, VEX, VEX_L;
 849 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 850                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 851                               PS, VEX, VEX_L;
 852 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 853                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 854                               PD, VEX, VEX_L;
 855 }
 856
 857 let Predicates = [UseSSE1] in {
 858 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 859                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 860                               PS;
 861 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 862                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 863                               PS;
 864 }
 865 let Predicates = [UseSSE2] in {
 866 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 867                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 868                               PD;
 869 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 870                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 871                               PD;
 872 }
 873
 874 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 875 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 876                    "movaps\t{$src, $dst|$dst, $src}",
 877                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 878                    IIC_SSE_MOVA_P_MR>, VEX;
 879 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 880                    "movapd\t{$src, $dst|$dst, $src}",
 881                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 882                    IIC_SSE_MOVA_P_MR>, VEX;
 883 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 884                    "movups\t{$src, $dst|$dst, $src}",
 885                    [(store (v4f32 VR128:$src), addr:$dst)],
 886                    IIC_SSE_MOVU_P_MR>, VEX;
 887 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 888                    "movupd\t{$src, $dst|$dst, $src}",
 889                    [(store (v2f64 VR128:$src), addr:$dst)],
 890                    IIC_SSE_MOVU_P_MR>, VEX;
 891 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 892                    "movaps\t{$src, $dst|$dst, $src}",
 893                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 894                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 895 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 896                    "movapd\t{$src, $dst|$dst, $src}",
 897                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 898                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 899 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 900                    "movups\t{$src, $dst|$dst, $src}",
 901                    [(store (v8f32 VR256:$src), addr:$dst)],
 902                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 903 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 904                    "movupd\t{$src, $dst|$dst, $src}",
 905                    [(store (v4f64 VR256:$src), addr:$dst)],
 906                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 907 } // SchedRW
 908
 909 // For disassembler
 910 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 911     SchedRW = [WriteFShuffle] in {
 912   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 913                           (ins VR128:$src),
 914                           "movaps\t{$src, $dst|$dst, $src}", [],
 915                           IIC_SSE_MOVA_P_RR>, VEX;
 916   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 917                            (ins VR128:$src),
 918                            "movapd\t{$src, $dst|$dst, $src}", [],
 919                            IIC_SSE_MOVA_P_RR>, VEX;
 920   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 921                            (ins VR128:$src),
 922                            "movups\t{$src, $dst|$dst, $src}", [],
 923                            IIC_SSE_MOVU_P_RR>, VEX;
 924   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 925                            (ins VR128:$src),
 926                            "movupd\t{$src, $dst|$dst, $src}", [],
 927                            IIC_SSE_MOVU_P_RR>, VEX;
 928   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 929                             (ins VR256:$src),
 930                             "movaps\t{$src, $dst|$dst, $src}", [],
 931                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 932   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 933                             (ins VR256:$src),
 934                             "movapd\t{$src, $dst|$dst, $src}", [],
 935                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 936   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 937                             (ins VR256:$src),
 938                             "movups\t{$src, $dst|$dst, $src}", [],
 939                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 940   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 941                             (ins VR256:$src),
 942                             "movupd\t{$src, $dst|$dst, $src}", [],
 943                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 944 }
 945
 946 let Predicates = [HasAVX] in {
 947 def : Pat<(v8i32 (X86vzmovl
 948                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 949           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 950 def : Pat<(v4i64 (X86vzmovl
 951                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 952           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 953 def : Pat<(v8f32 (X86vzmovl
 954                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 955           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 956 def : Pat<(v4f64 (X86vzmovl
 957                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 958           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 959 }
 960
 961
 962 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 963           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 964 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 965           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 966
 967 let SchedRW = [WriteStore] in {
 968 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movaps\t{$src, $dst|$dst, $src}",
 970                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVA_P_MR>;
 972 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 973                    "movapd\t{$src, $dst|$dst, $src}",
 974                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 975                    IIC_SSE_MOVA_P_MR>;
 976 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 977                    "movups\t{$src, $dst|$dst, $src}",
 978                    [(store (v4f32 VR128:$src), addr:$dst)],
 979                    IIC_SSE_MOVU_P_MR>;
 980 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 981                    "movupd\t{$src, $dst|$dst, $src}",
 982                    [(store (v2f64 VR128:$src), addr:$dst)],
 983                    IIC_SSE_MOVU_P_MR>;
 984 } // SchedRW
 985
 986 // For disassembler
 987 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 988     SchedRW = [WriteFShuffle] in {
 989   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 990                          "movaps\t{$src, $dst|$dst, $src}", [],
 991                          IIC_SSE_MOVA_P_RR>;
 992   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "movapd\t{$src, $dst|$dst, $src}", [],
 994                          IIC_SSE_MOVA_P_RR>;
 995   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 996                          "movups\t{$src, $dst|$dst, $src}", [],
 997                          IIC_SSE_MOVU_P_RR>;
 998   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 999                          "movupd\t{$src, $dst|$dst, $src}", [],
1000                          IIC_SSE_MOVU_P_RR>;
1001 }
1002
1003 let Predicates = [HasAVX] in {
1004   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1005             (VMOVUPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1007             (VMOVUPDmr addr:$dst, VR128:$src)>;
1008 }
1009
1010 let Predicates = [UseSSE1] in
1011   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1012             (MOVUPSmr addr:$dst, VR128:$src)>;
1013 let Predicates = [UseSSE2] in
1014   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1015             (MOVUPDmr addr:$dst, VR128:$src)>;
1016
1017 // Use vmovaps/vmovups for AVX integer load/store.
1018 let Predicates = [HasAVX, NoVLX] in {
1019   // 128-bit load/store
1020   def : Pat<(alignedloadv2i64 addr:$src),
1021             (VMOVAPSrm addr:$src)>;
1022   def : Pat<(loadv2i64 addr:$src),
1023             (VMOVUPSrm addr:$src)>;
1024
1025   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1026             (VMOVAPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1028             (VMOVAPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1030             (VMOVAPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1032             (VMOVAPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1034             (VMOVUPSmr addr:$dst, VR128:$src)>;
1035   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1036             (VMOVUPSmr addr:$dst, VR128:$src)>;
1037   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1038             (VMOVUPSmr addr:$dst, VR128:$src)>;
1039   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1040             (VMOVUPSmr addr:$dst, VR128:$src)>;
1041
1042   // 256-bit load/store
1043   def : Pat<(alignedloadv4i64 addr:$src),
1044             (VMOVAPSYrm addr:$src)>;
1045   def : Pat<(loadv4i64 addr:$src),
1046             (VMOVUPSYrm addr:$src)>;
1047   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1048             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1050             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1052             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1054             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1055   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1056             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1057   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1058             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1059   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1060             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1061   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1062             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1063
1064   // Special patterns for storing subvector extracts of lower 128-bits
1065   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1066   def : Pat<(alignedstore (v2f64 (extract_subvector
1067                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(alignedstore (v4f32 (extract_subvector
1070                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(alignedstore (v2i64 (extract_subvector
1073                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(alignedstore (v4i32 (extract_subvector
1076                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078   def : Pat<(alignedstore (v8i16 (extract_subvector
1079                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1080             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1081   def : Pat<(alignedstore (v16i8 (extract_subvector
1082                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1083             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1084
1085   def : Pat<(store (v2f64 (extract_subvector
1086                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1087             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1088   def : Pat<(store (v4f32 (extract_subvector
1089                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1090             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1091   def : Pat<(store (v2i64 (extract_subvector
1092                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1093             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1094   def : Pat<(store (v4i32 (extract_subvector
1095                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1096             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1097   def : Pat<(store (v8i16 (extract_subvector
1098                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1099             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1100   def : Pat<(store (v16i8 (extract_subvector
1101                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1102             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1103 }
1104
1105 // Use movaps / movups for SSE integer load / store (one byte shorter).
1106 // The instructions selected below are then converted to MOVDQA/MOVDQU
1107 // during the SSE domain pass.
1108 let Predicates = [UseSSE1] in {
1109   def : Pat<(alignedloadv2i64 addr:$src),
1110             (MOVAPSrm addr:$src)>;
1111   def : Pat<(loadv2i64 addr:$src),
1112             (MOVUPSrm addr:$src)>;
1113
1114   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1115             (MOVAPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1117             (MOVAPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1119             (MOVAPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1121             (MOVAPSmr addr:$dst, VR128:$src)>;
1122   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1123             (MOVUPSmr addr:$dst, VR128:$src)>;
1124   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1125             (MOVUPSmr addr:$dst, VR128:$src)>;
1126   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1127             (MOVUPSmr addr:$dst, VR128:$src)>;
1128   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1129             (MOVUPSmr addr:$dst, VR128:$src)>;
1130 }
1131
1132 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1133 // bits are disregarded. FIXME: Set encoding to pseudo!
1134 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1135 let isCodeGenOnly = 1 in {
1136   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1137                          "movaps\t{$src, $dst|$dst, $src}",
1138                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1139                          IIC_SSE_MOVA_P_RM>, VEX;
1140   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1141                          "movapd\t{$src, $dst|$dst, $src}",
1142                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1143                          IIC_SSE_MOVA_P_RM>, VEX;
1144   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1145                        "movaps\t{$src, $dst|$dst, $src}",
1146                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1147                        IIC_SSE_MOVA_P_RM>;
1148   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1149                        "movapd\t{$src, $dst|$dst, $src}",
1150                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1151                        IIC_SSE_MOVA_P_RM>;
1152 }
1153 }
1154
1155 //===----------------------------------------------------------------------===//
1156 // SSE 1 & 2 - Move Low packed FP Instructions
1157 //===----------------------------------------------------------------------===//
1158
1159 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1160                                       string base_opc, string asm_opr,
1161                                       InstrItinClass itin> {
1162   def PSrm : PI<opc, MRMSrcMem,
1163          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1164          !strconcat(base_opc, "s", asm_opr),
1165      [(set VR128:$dst,
1166        (psnode VR128:$src1,
1167               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1168               itin, SSEPackedSingle>, PS,
1169      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1170
1171   def PDrm : PI<opc, MRMSrcMem,
1172          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1173          !strconcat(base_opc, "d", asm_opr),
1174      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1175                               (scalar_to_vector (loadf64 addr:$src2)))))],
1176               itin, SSEPackedDouble>, PD,
1177      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1178
1179 }
1180
1181 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1182                                  string base_opc, InstrItinClass itin> {
1183   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1184                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1185                                     itin>, VEX_4V;
1186
1187 let Constraints = "$src1 = $dst" in
1188   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1189                                     "\t{$src2, $dst|$dst, $src2}",
1190                                     itin>;
1191 }
1192
1193 let AddedComplexity = 20 in {
1194   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1195                                     IIC_SSE_MOV_LH>;
1196 }
1197
1198 let SchedRW = [WriteStore] in {
1199 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1200                    "movlps\t{$src, $dst|$dst, $src}",
1201                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1202                                  (iPTR 0))), addr:$dst)],
1203                                  IIC_SSE_MOV_LH>, VEX;
1204 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movlpd\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1207                                  (iPTR 0))), addr:$dst)],
1208                                  IIC_SSE_MOV_LH>, VEX;
1209 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movlps\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1212                                  (iPTR 0))), addr:$dst)],
1213                                  IIC_SSE_MOV_LH>;
1214 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1215                    "movlpd\t{$src, $dst|$dst, $src}",
1216                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1217                                  (iPTR 0))), addr:$dst)],
1218                                  IIC_SSE_MOV_LH>;
1219 } // SchedRW
1220
1221 let Predicates = [HasAVX] in {
1222   // Shuffle with VMOVLPS
1223   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1224             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1226             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1227
1228   // Shuffle with VMOVLPD
1229   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1230             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1231   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1232             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1233   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1234                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1235             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1239                    addr:$src1),
1240             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v4i32 (X86Movlps
1242                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1243             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1244   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1245                    addr:$src1),
1246             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1247   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1248                    addr:$src1),
1249             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1250 }
1251
1252 let Predicates = [UseSSE1] in {
1253   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1254   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1255                                  (iPTR 0))), addr:$src1),
1256             (MOVLPSmr addr:$src1, VR128:$src2)>;
1257
1258   // Shuffle with MOVLPS
1259   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1260             (MOVLPSrm VR128:$src1, addr:$src2)>;
1261   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1262             (MOVLPSrm VR128:$src1, addr:$src2)>;
1263   def : Pat<(X86Movlps VR128:$src1,
1264                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1265             (MOVLPSrm VR128:$src1, addr:$src2)>;
1266
1267   // Store patterns
1268   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1269                                       addr:$src1),
1270             (MOVLPSmr addr:$src1, VR128:$src2)>;
1271   def : Pat<(store (v4i32 (X86Movlps
1272                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1273                               addr:$src1),
1274             (MOVLPSmr addr:$src1, VR128:$src2)>;
1275 }
1276
1277 let Predicates = [UseSSE2] in {
1278   // Shuffle with MOVLPD
1279   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1280             (MOVLPDrm VR128:$src1, addr:$src2)>;
1281   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1282             (MOVLPDrm VR128:$src1, addr:$src2)>;
1283   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1284                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1285             (MOVLPDrm VR128:$src1, addr:$src2)>;
1286
1287   // Store patterns
1288   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1289                            addr:$src1),
1290             (MOVLPDmr addr:$src1, VR128:$src2)>;
1291   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1292                            addr:$src1),
1293             (MOVLPDmr addr:$src1, VR128:$src2)>;
1294 }
1295
1296 //===----------------------------------------------------------------------===//
1297 // SSE 1 & 2 - Move Hi packed FP Instructions
1298 //===----------------------------------------------------------------------===//
1299
1300 let AddedComplexity = 20 in {
1301   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1302                                     IIC_SSE_MOV_LH>;
1303 }
1304
1305 let SchedRW = [WriteStore] in {
1306 // v2f64 extract element 1 is always custom lowered to unpack high to low
1307 // and extract element 0 so the non-store version isn't too horrible.
1308 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhps\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (vector_extract
1311                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1312                                             (bc_v2f64 (v4f32 VR128:$src))),
1313                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1314 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1315                    "movhpd\t{$src, $dst|$dst, $src}",
1316                    [(store (f64 (vector_extract
1317                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1318                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1319 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1320                    "movhps\t{$src, $dst|$dst, $src}",
1321                    [(store (f64 (vector_extract
1322                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1323                                             (bc_v2f64 (v4f32 VR128:$src))),
1324                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1325 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1326                    "movhpd\t{$src, $dst|$dst, $src}",
1327                    [(store (f64 (vector_extract
1328                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1329                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1330 } // SchedRW
1331
1332 let Predicates = [HasAVX] in {
1333   // VMOVHPS patterns
1334   def : Pat<(X86Movlhps VR128:$src1,
1335                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1336             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1337   def : Pat<(X86Movlhps VR128:$src1,
1338                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1339             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1340
1341   // VMOVHPD patterns
1342
1343   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1344   // is during lowering, where it's not possible to recognize the load fold
1345   // cause it has two uses through a bitcast. One use disappears at isel time
1346   // and the fold opportunity reappears.
1347   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1348                       (scalar_to_vector (loadf64 addr:$src2)))),
1349             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1350   // Also handle an i64 load because that may get selected as a faster way to
1351   // load the data.
1352   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1353                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1354             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1355
1356   def : Pat<(store (f64 (vector_extract
1357                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1358                           (iPTR 0))), addr:$dst),
1359             (VMOVHPDmr addr:$dst, VR128:$src)>;
1360 }
1361
1362 let Predicates = [UseSSE1] in {
1363   // MOVHPS patterns
1364   def : Pat<(X86Movlhps VR128:$src1,
1365                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1366             (MOVHPSrm VR128:$src1, addr:$src2)>;
1367   def : Pat<(X86Movlhps VR128:$src1,
1368                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1369             (MOVHPSrm VR128:$src1, addr:$src2)>;
1370 }
1371
1372 let Predicates = [UseSSE2] in {
1373   // MOVHPD patterns
1374
1375   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1376   // is during lowering, where it's not possible to recognize the load fold
1377   // cause it has two uses through a bitcast. One use disappears at isel time
1378   // and the fold opportunity reappears.
1379   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1380                       (scalar_to_vector (loadf64 addr:$src2)))),
1381             (MOVHPDrm VR128:$src1, addr:$src2)>;
1382   // Also handle an i64 load because that may get selected as a faster way to
1383   // load the data.
1384   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1385                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1386             (MOVHPDrm VR128:$src1, addr:$src2)>;
1387
1388   def : Pat<(store (f64 (vector_extract
1389                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1390                           (iPTR 0))), addr:$dst),
1391             (MOVHPDmr addr:$dst, VR128:$src)>;
1392 }
1393
1394 //===----------------------------------------------------------------------===//
1395 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1396 //===----------------------------------------------------------------------===//
1397
1398 let AddedComplexity = 20, Predicates = [UseAVX] in {
1399   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1400                                        (ins VR128:$src1, VR128:$src2),
1401                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1402                       [(set VR128:$dst,
1403                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1404                         IIC_SSE_MOV_LH>,
1405                       VEX_4V, Sched<[WriteFShuffle]>;
1406   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1407                                        (ins VR128:$src1, VR128:$src2),
1408                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1409                       [(set VR128:$dst,
1410                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1411                         IIC_SSE_MOV_LH>,
1412                       VEX_4V, Sched<[WriteFShuffle]>;
1413 }
1414 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1415   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1416                                        (ins VR128:$src1, VR128:$src2),
1417                       "movlhps\t{$src2, $dst|$dst, $src2}",
1418                       [(set VR128:$dst,
1419                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1420                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1421   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1422                                        (ins VR128:$src1, VR128:$src2),
1423                       "movhlps\t{$src2, $dst|$dst, $src2}",
1424                       [(set VR128:$dst,
1425                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1426                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1427 }
1428
1429 let Predicates = [UseAVX] in {
1430   // MOVLHPS patterns
1431   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1432             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1433   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1434             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1435
1436   // MOVHLPS patterns
1437   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1438             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1439 }
1440
1441 let Predicates = [UseSSE1] in {
1442   // MOVLHPS patterns
1443   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1444             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1445   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1446             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1447
1448   // MOVHLPS patterns
1449   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1450             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1451 }
1452
1453 //===----------------------------------------------------------------------===//
1454 // SSE 1 & 2 - Conversion Instructions
1455 //===----------------------------------------------------------------------===//
1456
1457 def SSE_CVT_PD : OpndItins<
1458   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1459 >;
1460
1461 let Sched = WriteCvtI2F in
1462 def SSE_CVT_PS : OpndItins<
1463   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1464 >;
1465
1466 let Sched = WriteCvtI2F in
1467 def SSE_CVT_Scalar : OpndItins<
1468   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1469 >;
1470
1471 let Sched = WriteCvtF2I in
1472 def SSE_CVT_SS2SI_32 : OpndItins<
1473   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1474 >;
1475
1476 let Sched = WriteCvtF2I in
1477 def SSE_CVT_SS2SI_64 : OpndItins<
1478   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1479 >;
1480
1481 let Sched = WriteCvtF2I in
1482 def SSE_CVT_SD2SI : OpndItins<
1483   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1484 >;
1485
1486 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1487                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1488                      string asm, OpndItins itins> {
1489   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1490                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1491                         itins.rr>, Sched<[itins.Sched]>;
1492   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1493                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1494                         itins.rm>, Sched<[itins.Sched.Folded]>;
1495 }
1496
1497 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1498                        X86MemOperand x86memop, string asm, Domain d,
1499                        OpndItins itins> {
1500 let hasSideEffects = 0 in {
1501   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1502              [], itins.rr, d>, Sched<[itins.Sched]>;
1503   let mayLoad = 1 in
1504   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1505              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1506 }
1507 }
1508
1509 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1510                           X86MemOperand x86memop, string asm> {
1511 let hasSideEffects = 0, Predicates = [UseAVX] in {
1512   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1513               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1514            Sched<[WriteCvtI2F]>;
1515   let mayLoad = 1 in
1516   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1517               (ins DstRC:$src1, x86memop:$src),
1518               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1519            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1520 } // hasSideEffects = 0
1521 }
1522
1523 let Predicates = [UseAVX] in {
1524 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1525                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1526                                 SSE_CVT_SS2SI_32>,
1527                                 XS, VEX, VEX_LIG;
1528 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1529                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1530                                 SSE_CVT_SS2SI_64>,
1531                                 XS, VEX, VEX_W, VEX_LIG;
1532 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1533                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1534                                 SSE_CVT_SD2SI>,
1535                                 XD, VEX, VEX_LIG;
1536 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1537                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1538                                 SSE_CVT_SD2SI>,
1539                                 XD, VEX, VEX_W, VEX_LIG;
1540
1541 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1543 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1545 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1549 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1550                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1551 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1552                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1553 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1554                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1555 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1556                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1557 }
1558 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1559 // register, but the same isn't true when only using memory operands,
1560 // provide other assembly "l" and "q" forms to address this explicitly
1561 // where appropriate to do so.
1562 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1563                                   XS, VEX_4V, VEX_LIG;
1564 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1565                                   XS, VEX_4V, VEX_W, VEX_LIG;
1566 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1567                                   XD, VEX_4V, VEX_LIG;
1568 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1569                                   XD, VEX_4V, VEX_W, VEX_LIG;
1570
1571 let Predicates = [UseAVX] in {
1572   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1573                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1574   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1575                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1576
1577   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1578             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1579   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1580             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1581   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1582             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1583   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1584             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1585
1586   def : Pat<(f32 (sint_to_fp GR32:$src)),
1587             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1588   def : Pat<(f32 (sint_to_fp GR64:$src)),
1589             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1590   def : Pat<(f64 (sint_to_fp GR32:$src)),
1591             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1592   def : Pat<(f64 (sint_to_fp GR64:$src)),
1593             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1594 }
1595
1596 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1597                       "cvttss2si\t{$src, $dst|$dst, $src}",
1598                       SSE_CVT_SS2SI_32>, XS;
1599 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1600                       "cvttss2si\t{$src, $dst|$dst, $src}",
1601                       SSE_CVT_SS2SI_64>, XS, REX_W;
1602 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1603                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1604                       SSE_CVT_SD2SI>, XD;
1605 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1606                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1607                       SSE_CVT_SD2SI>, XD, REX_W;
1608 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1609                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1610                       SSE_CVT_Scalar>, XS;
1611 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1612                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1613                       SSE_CVT_Scalar>, XS, REX_W;
1614 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1615                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1616                       SSE_CVT_Scalar>, XD;
1617 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1618                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1619                       SSE_CVT_Scalar>, XD, REX_W;
1620
1621 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1623 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1625 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1627 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1629 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1630                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1631 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1632                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1633 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1634                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1635 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1636                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1637
1638 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1639                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1640 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1641                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1642
1643 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1644 // and/or XMM operand(s).
1645
1646 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1647                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1648                          string asm, OpndItins itins> {
1649   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1650               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1651               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1652            Sched<[itins.Sched]>;
1653   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1654               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1655               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1656            Sched<[itins.Sched.Folded]>;
1657 }
1658
1659 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1660                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1661                     PatFrag ld_frag, string asm, OpndItins itins,
1662                     bit Is2Addr = 1> {
1663   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1664               !if(Is2Addr,
1665                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1666                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1667               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1668               itins.rr>, Sched<[itins.Sched]>;
1669   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1670               (ins DstRC:$src1, x86memop:$src2),
1671               !if(Is2Addr,
1672                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1673                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1674               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1675               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1676 }
1677
1678 let Predicates = [UseAVX] in {
1679 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1680                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1681                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1682 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1683                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1684                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1685 }
1686 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1687                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1688 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1689                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1690
1691
1692 let isCodeGenOnly = 1 in {
1693   let Predicates = [UseAVX] in {
1694   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1695             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1696             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1697   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1698             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1699             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1700             VEX_W;
1701   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1702             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1703             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1704   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1705             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1706             SSE_CVT_Scalar, 0>, XD,
1707             VEX_4V, VEX_W;
1708   }
1709   let Constraints = "$src1 = $dst" in {
1710     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1711                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1712                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1713     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1714                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1715                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1716     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1717                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1718                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1719     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1720                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1721                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1722   }
1723 } // isCodeGenOnly = 1
1724
1725 /// SSE 1 Only
1726
1727 // Aliases for intrinsics
1728 let isCodeGenOnly = 1 in {
1729 let Predicates = [UseAVX] in {
1730 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1731                                     ssmem, sse_load_f32, "cvttss2si",
1732                                     SSE_CVT_SS2SI_32>, XS, VEX;
1733 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1734                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1735                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1736                                    XS, VEX, VEX_W;
1737 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1738                                     sdmem, sse_load_f64, "cvttsd2si",
1739                                     SSE_CVT_SD2SI>, XD, VEX;
1740 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1741                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1742                                   "cvttsd2si", SSE_CVT_SD2SI>,
1743                                   XD, VEX, VEX_W;
1744 }
1745 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1746                                     ssmem, sse_load_f32, "cvttss2si",
1747                                     SSE_CVT_SS2SI_32>, XS;
1748 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1749                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1750                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1751 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1752                                     sdmem, sse_load_f64, "cvttsd2si",
1753                                     SSE_CVT_SD2SI>, XD;
1754 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1755                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1756                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1757 } // isCodeGenOnly = 1
1758
1759 let Predicates = [UseAVX] in {
1760 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1761                                   ssmem, sse_load_f32, "cvtss2si",
1762                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1763 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1764                                   ssmem, sse_load_f32, "cvtss2si",
1765                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1766 }
1767 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1768                                ssmem, sse_load_f32, "cvtss2si",
1769                                SSE_CVT_SS2SI_32>, XS;
1770 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1771                                  ssmem, sse_load_f32, "cvtss2si",
1772                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1773
1774 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1775                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1776                                SSEPackedSingle, SSE_CVT_PS>,
1777                                PS, VEX, Requires<[HasAVX]>;
1778 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1779                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1780                                SSEPackedSingle, SSE_CVT_PS>,
1781                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1782
1783 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1784                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1785                             SSEPackedSingle, SSE_CVT_PS>,
1786                             PS, Requires<[UseSSE2]>;
1787
1788 let Predicates = [UseAVX] in {
1789 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1791 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1793 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1797 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1798                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1799 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1800                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1801 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1802                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1803 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1804                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1805 }
1806
1807 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1808                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1809 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1811 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1812                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1813 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1815 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1816                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1817 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1818                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1819 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1820                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1821 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1822                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1823
1824 /// SSE 2 Only
1825
1826 // Convert scalar double to scalar single
1827 let hasSideEffects = 0, Predicates = [UseAVX] in {
1828 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1829                        (ins FR64:$src1, FR64:$src2),
1830                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1831                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1832                       Sched<[WriteCvtF2F]>;
1833 let mayLoad = 1 in
1834 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1835                        (ins FR64:$src1, f64mem:$src2),
1836                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1837                       [], IIC_SSE_CVT_Scalar_RM>,
1838                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1839                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1840 }
1841
1842 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1843           Requires<[UseAVX]>;
1844
1845 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1846                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1847                       [(set FR32:$dst, (fround FR64:$src))],
1848                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1849 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1850                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1851                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1852                       IIC_SSE_CVT_Scalar_RM>,
1853                       XD,
1854                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1855
1856 let isCodeGenOnly = 1 in {
1857 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1858                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1859                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1860                        [(set VR128:$dst,
1861                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1862                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1863                        Sched<[WriteCvtF2F]>;
1864 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1865                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1866                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1867                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1868                                           VR128:$src1, sse_load_f64:$src2))],
1869                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1870                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1871
1872 let Constraints = "$src1 = $dst" in {
1873 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1874                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1875                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1876                        [(set VR128:$dst,
1877                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1878                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1879                        Sched<[WriteCvtF2F]>;
1880 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1881                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1882                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1883                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1884                                           VR128:$src1, sse_load_f64:$src2))],
1885                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1886                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1887 }
1888 } // isCodeGenOnly = 1
1889
1890 // Convert scalar single to scalar double
1891 // SSE2 instructions with XS prefix
1892 let hasSideEffects = 0, Predicates = [UseAVX] in {
1893 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1894                     (ins FR32:$src1, FR32:$src2),
1895                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1896                     [], IIC_SSE_CVT_Scalar_RR>,
1897                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1898                     Sched<[WriteCvtF2F]>;
1899 let mayLoad = 1 in
1900 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1901                     (ins FR32:$src1, f32mem:$src2),
1902                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1903                     [], IIC_SSE_CVT_Scalar_RM>,
1904                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1905                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1906 }
1907
1908 def : Pat<(f64 (fextend FR32:$src)),
1909     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1910 def : Pat<(fextend (loadf32 addr:$src)),
1911     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1912
1913 def : Pat<(extloadf32 addr:$src),
1914     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1915     Requires<[UseAVX, OptForSize]>;
1916 def : Pat<(extloadf32 addr:$src),
1917     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1918     Requires<[UseAVX, OptForSpeed]>;
1919
1920 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1921                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1922                    [(set FR64:$dst, (fextend FR32:$src))],
1923                    IIC_SSE_CVT_Scalar_RR>, XS,
1924                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1925 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1926                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1927                    [(set FR64:$dst, (extloadf32 addr:$src))],
1928                    IIC_SSE_CVT_Scalar_RM>, XS,
1929                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1930
1931 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1932 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1933 // combine.
1934 // Since these loads aren't folded into the fextend, we have to match it
1935 // explicitly here.
1936 def : Pat<(fextend (loadf32 addr:$src)),
1937           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1938 def : Pat<(extloadf32 addr:$src),
1939           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1940
1941 let isCodeGenOnly = 1 in {
1942 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1943                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1944                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1945                     [(set VR128:$dst,
1946                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1947                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1948                     Sched<[WriteCvtF2F]>;
1949 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1950                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1951                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1952                     [(set VR128:$dst,
1953                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1954                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1955                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1956 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1957 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1958                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1959                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1960                     [(set VR128:$dst,
1961                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1962                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1963                     Sched<[WriteCvtF2F]>;
1964 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1965                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1966                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1967                     [(set VR128:$dst,
1968                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1969                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1970                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1971 }
1972 } // isCodeGenOnly = 1
1973
1974 // Convert packed single/double fp to doubleword
1975 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1976                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1977                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1978                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1979 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1980                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1981                        [(set VR128:$dst,
1982                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1983                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1984 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1985                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1986                         [(set VR256:$dst,
1987                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1988                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1989 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1990                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1991                         [(set VR256:$dst,
1992                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1993                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1994 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1995                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1996                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1997                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1998 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1999                      "cvtps2dq\t{$src, $dst|$dst, $src}",
2000                      [(set VR128:$dst,
2001                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
2002                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2003
2004
2005 // Convert Packed Double FP to Packed DW Integers
2006 let Predicates = [HasAVX] in {
2007 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2008 // register, but the same isn't true when using memory operands instead.
2009 // Provide other assembly rr and rm forms to address this explicitly.
2010 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2011                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2013                        VEX, Sched<[WriteCvtF2I]>;
2014
2015 // XMM only
2016 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2017                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2018 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2019                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2020                        [(set VR128:$dst,
2021                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2022                        Sched<[WriteCvtF2ILd]>;
2023
2024 // YMM only
2025 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2026                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2027                        [(set VR128:$dst,
2028                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2029                        Sched<[WriteCvtF2I]>;
2030 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2031                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2032                        [(set VR128:$dst,
2033                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2034                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2035 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2036                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2037 }
2038
2039 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2040                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2041                       [(set VR128:$dst,
2042                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2043                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2044 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2045                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2046                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2047                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2048
2049 // Convert with truncation packed single/double fp to doubleword
2050 // SSE2 packed instructions with XS prefix
2051 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2052                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2053                          [(set VR128:$dst,
2054                            (int_x86_sse2_cvttps2dq VR128:$src))],
2055                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2056 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2057                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2058                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2059                                             (loadv4f32 addr:$src)))],
2060                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2061 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2062                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2063                           [(set VR256:$dst,
2064                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2065                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2066 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2067                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2068                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2069                                              (loadv8f32 addr:$src)))],
2070                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2071                           Sched<[WriteCvtF2ILd]>;
2072
2073 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2074                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2075                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2076                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2077 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2078                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2079                        [(set VR128:$dst,
2080                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2081                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2082
2083 let Predicates = [HasAVX] in {
2084   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2085             (VCVTDQ2PSrr VR128:$src)>;
2086   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2087             (VCVTDQ2PSrm addr:$src)>;
2088
2089   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2090             (VCVTDQ2PSrr VR128:$src)>;
2091   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2092             (VCVTDQ2PSrm addr:$src)>;
2093
2094   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2095             (VCVTTPS2DQrr VR128:$src)>;
2096   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2097             (VCVTTPS2DQrm addr:$src)>;
2098
2099   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2100             (VCVTDQ2PSYrr VR256:$src)>;
2101   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2102             (VCVTDQ2PSYrm addr:$src)>;
2103
2104   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2105             (VCVTTPS2DQYrr VR256:$src)>;
2106   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2107             (VCVTTPS2DQYrm addr:$src)>;
2108 }
2109
2110 let Predicates = [UseSSE2] in {
2111   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2112             (CVTDQ2PSrr VR128:$src)>;
2113   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2114             (CVTDQ2PSrm addr:$src)>;
2115
2116   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2117             (CVTDQ2PSrr VR128:$src)>;
2118   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2119             (CVTDQ2PSrm addr:$src)>;
2120
2121   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2122             (CVTTPS2DQrr VR128:$src)>;
2123   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2124             (CVTTPS2DQrm addr:$src)>;
2125 }
2126
2127 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2128                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2129                         [(set VR128:$dst,
2130                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2131                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2132
2133 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2134 // register, but the same isn't true when using memory operands instead.
2135 // Provide other assembly rr and rm forms to address this explicitly.
2136
2137 // XMM only
2138 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2139                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2140 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2141                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2142                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2143                                             (loadv2f64 addr:$src)))],
2144                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2145
2146 // YMM only
2147 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2148                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2149                          [(set VR128:$dst,
2150                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2151                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2152 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2153                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2154                          [(set VR128:$dst,
2155                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2156                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2157 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2158                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2159
2160 let Predicates = [HasAVX] in {
2161   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2162             (VCVTTPD2DQYrr VR256:$src)>;
2163   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2164             (VCVTTPD2DQYrm addr:$src)>;
2165 } // Predicates = [HasAVX]
2166
2167 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2168                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2169                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2170                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2171 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2172                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2173                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2174                                         (memopv2f64 addr:$src)))],
2175                                         IIC_SSE_CVT_PD_RM>,
2176                       Sched<[WriteCvtF2ILd]>;
2177
2178 // Convert packed single to packed double
2179 let Predicates = [HasAVX] in {
2180                   // SSE2 instructions without OpSize prefix
2181 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2182                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2183                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2184                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2185 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2186                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2187                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2188                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2189 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2190                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2191                      [(set VR256:$dst,
2192                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2193                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2194 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2195                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2196                      [(set VR256:$dst,
2197                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2198                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2199 }
2200
2201 let Predicates = [UseSSE2] in {
2202 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2203                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2204                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2205                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2206 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2207                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2208                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2209                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2210 }
2211
2212 // Convert Packed DW Integers to Packed Double FP
2213 let Predicates = [HasAVX] in {
2214 let hasSideEffects = 0, mayLoad = 1 in
2215 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2216                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2217                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2218 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2219                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2220                      [(set VR128:$dst,
2221                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2222                    Sched<[WriteCvtI2F]>;
2223 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2224                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2225                      [(set VR256:$dst,
2226                        (int_x86_avx_cvtdq2_pd_256
2227                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2228                     Sched<[WriteCvtI2FLd]>;
2229 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2230                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2231                      [(set VR256:$dst,
2232                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2233                     Sched<[WriteCvtI2F]>;
2234 }
2235
2236 let hasSideEffects = 0, mayLoad = 1 in
2237 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2238                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2239                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2240 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2241                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2242                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2243                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2244
2245 // AVX 256-bit register conversion intrinsics
2246 let Predicates = [HasAVX] in {
2247   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2248             (VCVTDQ2PDYrr VR128:$src)>;
2249   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2250             (VCVTDQ2PDYrm addr:$src)>;
2251 } // Predicates = [HasAVX]
2252
2253 // Convert packed double to packed single
2254 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2255 // register, but the same isn't true when using memory operands instead.
2256 // Provide other assembly rr and rm forms to address this explicitly.
2257 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2258                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2259                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2260                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2261
2262 // XMM only
2263 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2264                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2265 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2266                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2267                         [(set VR128:$dst,
2268                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2269                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2270
2271 // YMM only
2272 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2273                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2274                         [(set VR128:$dst,
2275                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2276                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2277 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2278                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2279                         [(set VR128:$dst,
2280                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2281                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2282 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2283                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2284
2285 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2286                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2287                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2288                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2289 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2290                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2291                      [(set VR128:$dst,
2292                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2293                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2294
2295
2296 // AVX 256-bit register conversion intrinsics
2297 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2298 // whenever possible to avoid declaring two versions of each one.
2299 let Predicates = [HasAVX] in {
2300   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2301             (VCVTDQ2PSYrr VR256:$src)>;
2302   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2303             (VCVTDQ2PSYrm addr:$src)>;
2304
2305   // Match fround and fextend for 128/256-bit conversions
2306   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2307             (VCVTPD2PSrr VR128:$src)>;
2308   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2309             (VCVTPD2PSXrm addr:$src)>;
2310   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2311             (VCVTPD2PSYrr VR256:$src)>;
2312   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2313             (VCVTPD2PSYrm addr:$src)>;
2314
2315   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2316             (VCVTPS2PDrr VR128:$src)>;
2317   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2318             (VCVTPS2PDYrr VR128:$src)>;
2319   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2320             (VCVTPS2PDYrm addr:$src)>;
2321 }
2322
2323 let Predicates = [UseSSE2] in {
2324   // Match fround and fextend for 128 conversions
2325   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2326             (CVTPD2PSrr VR128:$src)>;
2327   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2328             (CVTPD2PSrm addr:$src)>;
2329
2330   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2331             (CVTPS2PDrr VR128:$src)>;
2332 }
2333
2334 //===----------------------------------------------------------------------===//
2335 // SSE 1 & 2 - Compare Instructions
2336 //===----------------------------------------------------------------------===//
2337
2338 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2339 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2340                             Operand CC, SDNode OpNode, ValueType VT,
2341                             PatFrag ld_frag, string asm, string asm_alt,
2342                             OpndItins itins, ImmLeaf immLeaf> {
2343   def rr : SIi8<0xC2, MRMSrcReg,
2344                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2345                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2346                 itins.rr>, Sched<[itins.Sched]>;
2347   def rm : SIi8<0xC2, MRMSrcMem,
2348                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2349                 [(set RC:$dst, (OpNode (VT RC:$src1),
2350                                          (ld_frag addr:$src2), immLeaf:$cc))],
2351                                          itins.rm>,
2352            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2353
2354   // Accept explicit immediate argument form instead of comparison code.
2355   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2356     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2357                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2358                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2359     let mayLoad = 1 in
2360     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2361                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2362                       IIC_SSE_ALU_F32S_RM>,
2363                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2364   }
2365 }
2366
2367 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2368                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2369                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2370                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2371 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2372                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2373                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2374                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2375                  XD, VEX_4V, VEX_LIG;
2376
2377 let Constraints = "$src1 = $dst" in {
2378   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2379                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2380                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2381                   i8immZExt3>, XS;
2382   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2383                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2384                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2385                   SSE_ALU_F64S, i8immZExt3>, XD;
2386 }
2387
2388 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2389                          Intrinsic Int, string asm, OpndItins itins,
2390                          ImmLeaf immLeaf> {
2391   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2392                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2393                         [(set VR128:$dst, (Int VR128:$src1,
2394                                                VR128:$src, immLeaf:$cc))],
2395                                                itins.rr>,
2396            Sched<[itins.Sched]>;
2397   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2398                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2399                         [(set VR128:$dst, (Int VR128:$src1,
2400                                                (load addr:$src), immLeaf:$cc))],
2401                                                itins.rm>,
2402            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2403 }
2404
2405 let isCodeGenOnly = 1 in {
2406   // Aliases to match intrinsics which expect XMM operand(s).
2407   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2408                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2409                        SSE_ALU_F32S, i8immZExt5>,
2410                        XS, VEX_4V;
2411   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2412                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2413                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2414                        XD, VEX_4V;
2415   let Constraints = "$src1 = $dst" in {
2416     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2417                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2418                          SSE_ALU_F32S, i8immZExt3>, XS;
2419     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2420                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2421                          SSE_ALU_F64S, i8immZExt3>,
2422                          XD;
2423 }
2424 }
2425
2426
2427 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2428 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2429                             ValueType vt, X86MemOperand x86memop,
2430                             PatFrag ld_frag, string OpcodeStr> {
2431   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2432                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2433                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2434                      IIC_SSE_COMIS_RR>,
2435           Sched<[WriteFAdd]>;
2436   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2437                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2438                      [(set EFLAGS, (OpNode (vt RC:$src1),
2439                                            (ld_frag addr:$src2)))],
2440                                            IIC_SSE_COMIS_RM>,
2441           Sched<[WriteFAddLd, ReadAfterLd]>;
2442 }
2443
2444 let Defs = [EFLAGS] in {
2445   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2446                                   "ucomiss">, PS, VEX, VEX_LIG;
2447   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2448                                   "ucomisd">, PD, VEX, VEX_LIG;
2449   let Pattern = []<dag> in {
2450     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2451                                     "comiss">, PS, VEX, VEX_LIG;
2452     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2453                                     "comisd">, PD, VEX, VEX_LIG;
2454   }
2455
2456   let isCodeGenOnly = 1 in {
2457     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2458                               load, "ucomiss">, PS, VEX;
2459     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2460                               load, "ucomisd">, PD, VEX;
2461
2462     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2463                               load, "comiss">, PS, VEX;
2464     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2465                               load, "comisd">, PD, VEX;
2466   }
2467   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2468                                   "ucomiss">, PS;
2469   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2470                                   "ucomisd">, PD;
2471
2472   let Pattern = []<dag> in {
2473     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2474                                     "comiss">, PS;
2475     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2476                                     "comisd">, PD;
2477   }
2478
2479   let isCodeGenOnly = 1 in {
2480     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2481                                 load, "ucomiss">, PS;
2482     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2483                                 load, "ucomisd">, PD;
2484
2485     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2486                                     "comiss">, PS;
2487     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2488                                     "comisd">, PD;
2489   }
2490 } // Defs = [EFLAGS]
2491
2492 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2493 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2494                             Operand CC, Intrinsic Int, string asm,
2495                             string asm_alt, Domain d, ImmLeaf immLeaf,
2496                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2497   let isCommutable = 1 in
2498   def rri : PIi8<0xC2, MRMSrcReg,
2499              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2500              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2501              itins.rr, d>,
2502             Sched<[WriteFAdd]>;
2503   def rmi : PIi8<0xC2, MRMSrcMem,
2504              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2505              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2506              itins.rm, d>,
2507             Sched<[WriteFAddLd, ReadAfterLd]>;
2508
2509   // Accept explicit immediate argument form instead of comparison code.
2510   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2511     def rri_alt : PIi8<0xC2, MRMSrcReg,
2512                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2513                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2514     let mayLoad = 1 in
2515     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2516                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2517                asm_alt, [], itins.rm, d>,
2518                Sched<[WriteFAddLd, ReadAfterLd]>;
2519   }
2520 }
2521
2522 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2523                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2525                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2526 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2527                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2528                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2529                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2530 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2531                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2532                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2533                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2534 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2535                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2536                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2537                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2538 let Constraints = "$src1 = $dst" in {
2539   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2540                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2541                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2542                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2543   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2544                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2545                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2546                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2547 }
2548
2549 let Predicates = [HasAVX] in {
2550 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2551           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2552 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2553           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2554 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2555           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2556 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2557           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2558
2559 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2560           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2561 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2562           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2563 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2564           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2565 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2566           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2567 }
2568
2569 let Predicates = [UseSSE1] in {
2570 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2571           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2572 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2573           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2574 }
2575
2576 let Predicates = [UseSSE2] in {
2577 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2578           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2579 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2580           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2581 }
2582
2583 //===----------------------------------------------------------------------===//
2584 // SSE 1 & 2 - Shuffle Instructions
2585 //===----------------------------------------------------------------------===//
2586
2587 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2588 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2589                          ValueType vt, string asm, PatFrag mem_frag,
2590                          Domain d> {
2591   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2592                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2593                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2594                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2595             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2596   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2597                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2598                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2599                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2600             Sched<[WriteFShuffle]>;
2601 }
2602
2603 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2604            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2605            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2606 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2607            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2608            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2609 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2610            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2611            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2612 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2613            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2614            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2615
2616 let Constraints = "$src1 = $dst" in {
2617   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2618                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2619                     memopv4f32, SSEPackedSingle>, PS;
2620   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2621                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2622                     memopv2f64, SSEPackedDouble>, PD;
2623 }
2624
2625 let Predicates = [HasAVX] in {
2626   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2627                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2628             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2629   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2630             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2631
2632   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2633                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2634             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2635   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2636             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2637
2638   // 256-bit patterns
2639   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2640             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2641   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2642                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2643             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2644
2645   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2646             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2647   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2648                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2649             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2650 }
2651
2652 let Predicates = [UseSSE1] in {
2653   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2654                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2655             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2656   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2657             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2658 }
2659
2660 let Predicates = [UseSSE2] in {
2661   // Generic SHUFPD patterns
2662   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2663                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2664             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2665   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2666             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2667 }
2668
2669 //===----------------------------------------------------------------------===//
2670 // SSE 1 & 2 - Unpack FP Instructions
2671 //===----------------------------------------------------------------------===//
2672
2673 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2674 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2675                                    PatFrag mem_frag, RegisterClass RC,
2676                                    X86MemOperand x86memop, string asm,
2677                                    Domain d> {
2678     def rr : PI<opc, MRMSrcReg,
2679                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2680                 asm, [(set RC:$dst,
2681                            (vt (OpNode RC:$src1, RC:$src2)))],
2682                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2683     def rm : PI<opc, MRMSrcMem,
2684                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2685                 asm, [(set RC:$dst,
2686                            (vt (OpNode RC:$src1,
2687                                        (mem_frag addr:$src2))))],
2688                                        IIC_SSE_UNPCK, d>,
2689              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2690 }
2691
2692 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2693       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2694                      SSEPackedSingle>, PS, VEX_4V;
2695 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2696       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2697                      SSEPackedDouble>, PD, VEX_4V;
2698 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2699       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2700                      SSEPackedSingle>, PS, VEX_4V;
2701 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2702       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2703                      SSEPackedDouble>, PD, VEX_4V;
2704
2705 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2706       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2707                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2708 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2709       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2710                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2711 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2712       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2713                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2714 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2715       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2716                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2717
2718 let Constraints = "$src1 = $dst" in {
2719   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2720         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2721                        SSEPackedSingle>, PS;
2722   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2723         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2724                        SSEPackedDouble>, PD;
2725   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2726         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2727                        SSEPackedSingle>, PS;
2728   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2729         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2730                        SSEPackedDouble>, PD;
2731 } // Constraints = "$src1 = $dst"
2732
2733 let Predicates = [HasAVX1Only] in {
2734   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2735             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2736   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2737             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2738   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2739             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2740   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2741             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2742
2743   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2744             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2745   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2746             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2747   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2748             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2749   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2750             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2751 }
2752
2753 //===----------------------------------------------------------------------===//
2754 // SSE 1 & 2 - Extract Floating-Point Sign mask
2755 //===----------------------------------------------------------------------===//
2756
2757 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2758 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2759                                 Domain d> {
2760   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2761               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2762               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2763               Sched<[WriteVecLogic]>;
2764 }
2765
2766 let Predicates = [HasAVX] in {
2767   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2768                                         "movmskps", SSEPackedSingle>, PS, VEX;
2769   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2770                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2771   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2772                                         "movmskps", SSEPackedSingle>, PS,
2773                                         VEX, VEX_L;
2774   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2775                                         "movmskpd", SSEPackedDouble>, PD,
2776                                         VEX, VEX_L;
2777
2778   def : Pat<(i32 (X86fgetsign FR32:$src)),
2779             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2780   def : Pat<(i64 (X86fgetsign FR32:$src)),
2781             (SUBREG_TO_REG (i64 0),
2782              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2783   def : Pat<(i32 (X86fgetsign FR64:$src)),
2784             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2785   def : Pat<(i64 (X86fgetsign FR64:$src)),
2786             (SUBREG_TO_REG (i64 0),
2787              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2788 }
2789
2790 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2791                                      SSEPackedSingle>, PS;
2792 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2793                                      SSEPackedDouble>, PD;
2794
2795 def : Pat<(i32 (X86fgetsign FR32:$src)),
2796           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2797       Requires<[UseSSE1]>;
2798 def : Pat<(i64 (X86fgetsign FR32:$src)),
2799           (SUBREG_TO_REG (i64 0),
2800            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2801       Requires<[UseSSE1]>;
2802 def : Pat<(i32 (X86fgetsign FR64:$src)),
2803           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2804       Requires<[UseSSE2]>;
2805 def : Pat<(i64 (X86fgetsign FR64:$src)),
2806           (SUBREG_TO_REG (i64 0),
2807            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2808       Requires<[UseSSE2]>;
2809
2810 //===---------------------------------------------------------------------===//
2811 // SSE2 - Packed Integer Logical Instructions
2812 //===---------------------------------------------------------------------===//
2813
2814 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2815
2816 /// PDI_binop_rm - Simple SSE2 binary operator.
2817 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2818                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2819                         X86MemOperand x86memop, OpndItins itins,
2820                         bit IsCommutable, bit Is2Addr> {
2821   let isCommutable = IsCommutable in
2822   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2823        (ins RC:$src1, RC:$src2),
2824        !if(Is2Addr,
2825            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2826            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2827        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2828        Sched<[itins.Sched]>;
2829   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2830        (ins RC:$src1, x86memop:$src2),
2831        !if(Is2Addr,
2832            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2833            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2834        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2835                                      (bitconvert (memop_frag addr:$src2)))))],
2836                                      itins.rm>,
2837        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2838 }
2839 } // ExeDomain = SSEPackedInt
2840
2841 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2842                          ValueType OpVT128, ValueType OpVT256,
2843                          OpndItins itins, bit IsCommutable = 0> {
2844 let Predicates = [HasAVX, NoVLX] in
2845   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2846                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2847
2848 let Constraints = "$src1 = $dst" in
2849   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2850                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2851
2852 let Predicates = [HasAVX2, NoVLX] in
2853   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2854                                OpVT256, VR256, loadv4i64, i256mem, itins,
2855                                IsCommutable, 0>, VEX_4V, VEX_L;
2856 }
2857
2858 // These are ordered here for pattern ordering requirements with the fp versions
2859
2860 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2861                            SSE_VEC_BIT_ITINS_P, 1>;
2862 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2863                            SSE_VEC_BIT_ITINS_P, 1>;
2864 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2865                            SSE_VEC_BIT_ITINS_P, 1>;
2866 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2867                            SSE_VEC_BIT_ITINS_P, 0>;
2868
2869 //===----------------------------------------------------------------------===//
2870 // SSE 1 & 2 - Logical Instructions
2871 //===----------------------------------------------------------------------===//
2872
2873 // Multiclass for scalars using the X86 logical operation aliases for FP.
2874 multiclass sse12_fp_packed_scalar_logical_alias<
2875     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2876   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2877               FR32, f32, f128mem, loadf32, SSEPackedSingle, itins, 0>,
2878               PS, VEX_4V;
2879
2880   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2881         FR64, f64, f128mem, loadf64, SSEPackedDouble, itins, 0>,
2882         PD, VEX_4V;
2883
2884   let Constraints = "$src1 = $dst" in {
2885     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2886                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2887                 PS;
2888
2889     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2890                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2891                 PD;
2892   }
2893 }
2894
2895 let isCodeGenOnly = 1 in {
2896   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2897                 SSE_BIT_ITINS_P>;
2898   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2899                 SSE_BIT_ITINS_P>;
2900   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2901                 SSE_BIT_ITINS_P>;
2902
2903   let isCommutable = 0 in
2904     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2905                   SSE_BIT_ITINS_P>;
2906 }
2907
2908 // Multiclass for vectors using the X86 logical operation aliases for FP.
2909 multiclass sse12_fp_packed_vector_logical_alias<
2910     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2911   let Predicates = [HasAVX, NoVLX] in {
2912   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2913               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2914               PS, VEX_4V;
2915
2916   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2917         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2918         PD, VEX_4V;
2919   }
2920
2921   let Constraints = "$src1 = $dst" in {
2922     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2923                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2924                 PS;
2925
2926     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2927                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2928                 PD;
2929   }
2930 }
2931
2932 let isCodeGenOnly = 1 in {
2933   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2934                 SSE_BIT_ITINS_P>;
2935   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2936                 SSE_BIT_ITINS_P>;
2937   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2938                 SSE_BIT_ITINS_P>;
2939
2940   let isCommutable = 0 in
2941     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2942                   SSE_BIT_ITINS_P>;
2943 }
2944
2945 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2946 ///
2947 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2948                                    SDNode OpNode> {
2949   let Predicates = [HasAVX, NoVLX] in {
2950   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2951         !strconcat(OpcodeStr, "ps"), f256mem,
2952         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2953         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2954                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2955
2956   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2957         !strconcat(OpcodeStr, "pd"), f256mem,
2958         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2959                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2960         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2961                                   (loadv4i64 addr:$src2)))], 0>,
2962                                   PD, VEX_4V, VEX_L;
2963
2964   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2965   // are all promoted to v2i64, and the patterns are covered by the int
2966   // version. This is needed in SSE only, because v2i64 isn't supported on
2967   // SSE1, but only on SSE2.
2968   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2969        !strconcat(OpcodeStr, "ps"), f128mem, [],
2970        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2971                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2972
2973   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2974        !strconcat(OpcodeStr, "pd"), f128mem,
2975        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2976                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2977        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2978                                  (loadv2i64 addr:$src2)))], 0>,
2979                                                  PD, VEX_4V;
2980   }
2981
2982   let Constraints = "$src1 = $dst" in {
2983     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2984          !strconcat(OpcodeStr, "ps"), f128mem,
2985          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2986          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2987                                    (memopv2i64 addr:$src2)))]>, PS;
2988
2989     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2990          !strconcat(OpcodeStr, "pd"), f128mem,
2991          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2992                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2993          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2994                                    (memopv2i64 addr:$src2)))]>, PD;
2995   }
2996 }
2997
2998 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2999 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
3000 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
3001 let isCommutable = 0 in
3002   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
3003
3004 // AVX1 requires type coercions in order to fold loads directly into logical
3005 // operations.
3006 let Predicates = [HasAVX1Only] in {
3007   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
3008             (VANDPSYrm VR256:$src1, addr:$src2)>;
3009   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3010             (VORPSYrm VR256:$src1, addr:$src2)>;
3011   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3012             (VXORPSYrm VR256:$src1, addr:$src2)>;
3013   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3014             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3015 }
3016
3017 //===----------------------------------------------------------------------===//
3018 // SSE 1 & 2 - Arithmetic Instructions
3019 //===----------------------------------------------------------------------===//
3020
3021 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3022 /// vector forms.
3023 ///
3024 /// In addition, we also have a special variant of the scalar form here to
3025 /// represent the associated intrinsic operation.  This form is unlike the
3026 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3027 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3028 ///
3029 /// These three forms can each be reg+reg or reg+mem.
3030 ///
3031
3032 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3033 /// classes below
3034 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3035                                   SDNode OpNode, SizeItins itins> {
3036   let Predicates = [HasAVX, NoVLX] in {
3037   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3038                                VR128, v4f32, f128mem, loadv4f32,
3039                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3040   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3041                                VR128, v2f64, f128mem, loadv2f64,
3042                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3043
3044   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3045                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3046                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3047   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3048                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3049                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3050   }
3051
3052   let Constraints = "$src1 = $dst" in {
3053     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3054                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3055                               itins.s>, PS;
3056     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3057                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3058                               itins.d>, PD;
3059   }
3060 }
3061
3062 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3063                                   SizeItins itins> {
3064   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3065                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3066   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3067                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3068
3069   let Constraints = "$src1 = $dst" in {
3070     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3071                               OpNode, FR32, f32mem, itins.s>, XS;
3072     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3073                               OpNode, FR64, f64mem, itins.d>, XD;
3074   }
3075 }
3076
3077 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3078                                       SizeItins itins> {
3079   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3080                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3081                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3082   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3083                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3084                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3085
3086   let Constraints = "$src1 = $dst" in {
3087     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3088                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3089                    itins.s>, XS;
3090     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3091                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3092                    itins.d>, XD;
3093   }
3094 }
3095
3096 // Binary Arithmetic instructions
3097 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3098            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3099            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3100 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3101            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3102            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3103 let isCommutable = 0 in {
3104   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3105              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3106              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3107   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3108              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3109              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3110   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3111              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3112              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3113   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3114              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3115              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3116 }
3117
3118 let isCodeGenOnly = 1 in {
3119   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3120              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3121   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3122              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3123 }
3124
3125 // Patterns used to select SSE scalar fp arithmetic instructions from
3126 // a scalar fp operation followed by a blend.
3127 //
3128 // These patterns know, for example, how to select an ADDSS from a
3129 // float add plus vector insert.
3130 //
3131 // The effect is that the backend no longer emits unnecessary vector
3132 // insert instructions immediately after SSE scalar fp instructions
3133 // like addss or mulss.
3134 //
3135 // For example, given the following code:
3136 //   __m128 foo(__m128 A, __m128 B) {
3137 //     A[0] += B[0];
3138 //     return A;
3139 //   }
3140 //
3141 // previously we generated:
3142 //   addss %xmm0, %xmm1
3143 //   movss %xmm1, %xmm0
3144 //
3145 // we now generate:
3146 //   addss %xmm1, %xmm0
3147
3148 let Predicates = [UseSSE1] in {
3149   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3150                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3151                       FR32:$src))))),
3152             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3153   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3154                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3155                       FR32:$src))))),
3156             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3157   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3158                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3159                       FR32:$src))))),
3160             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3161   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3162                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3163                       FR32:$src))))),
3164             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3165 }
3166
3167 let Predicates = [UseSSE2] in {
3168   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3169   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3170                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3171                       FR64:$src))))),
3172             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3173   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3174                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3175                       FR64:$src))))),
3176             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3177   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3178                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3179                       FR64:$src))))),
3180             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3181   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3182                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3183                       FR64:$src))))),
3184             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3185 }
3186
3187 let Predicates = [UseSSE41] in {
3188   // If the subtarget has SSE4.1 but not AVX, the vector insert instruction is
3189   // lowered into a X86insertps or a X86Blendi rather than a X86Movss. When
3190   // selecting SSE scalar single-precision fp arithmetic instructions, make
3191   // sure that we correctly match them.
3192
3193   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3194                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3195                     FR32:$src))), (iPTR 0))),
3196             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3197   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3198                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3199                     FR32:$src))), (iPTR 0))),
3200             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3201   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3202                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3203                     FR32:$src))), (iPTR 0))),
3204             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3205   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3206                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3207                     FR32:$src))), (iPTR 0))),
3208             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3209
3210   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3211                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3212                       FR32:$src))), (i8 1))),
3213             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3214   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3215                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3216                       FR32:$src))), (i8 1))),
3217             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3218   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3219                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3220                       FR32:$src))), (i8 1))),
3221             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3222   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3223                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3224                       FR32:$src))), (i8 1))),
3225             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3226
3227   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3228                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3229                       FR64:$src))), (i8 1))),
3230             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3231   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3232                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3233                       FR64:$src))), (i8 1))),
3234             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3235   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3236                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3237                       FR64:$src))), (i8 1))),
3238             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3239   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3240                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3241                       FR64:$src))), (i8 1))),
3242             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3243
3244   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3245                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3246                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3247             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3248   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3249                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3250                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3251             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3252   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3253                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3254                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3255             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3256   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3257                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3258                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3259             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3260 }
3261
3262 let Predicates = [HasAVX] in {
3263   // The following patterns select AVX Scalar single/double precision fp
3264   // arithmetic instructions.
3265
3266   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3267                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3268                       FR64:$src))))),
3269             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3270   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3271                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3272                       FR64:$src))))),
3273             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3274   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3275                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3276                       FR64:$src))))),
3277             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3278   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3279                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3280                       FR64:$src))))),
3281             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3282   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3283                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3284                        FR32:$src))), (iPTR 0))),
3285             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3286   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3287                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3288                        FR32:$src))), (iPTR 0))),
3289             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3290   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3291                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3292                        FR32:$src))), (iPTR 0))),
3293             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3294   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3295                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3296                        FR32:$src))), (iPTR 0))),
3297             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3298
3299   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3300                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3301                       FR32:$src))), (i8 1))),
3302             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3303   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3304                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3305                       FR32:$src))), (i8 1))),
3306             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3307   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3308                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3309                       FR32:$src))), (i8 1))),
3310             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3311   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3312                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3313                       FR32:$src))), (i8 1))),
3314             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3315
3316   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3317                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3318                       FR64:$src))), (i8 1))),
3319             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3320   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3321                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3322                       FR64:$src))), (i8 1))),
3323             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3324   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3325                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3326                       FR64:$src))), (i8 1))),
3327             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3328   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3329                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3330                       FR64:$src))), (i8 1))),
3331             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3332
3333   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3334                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3335                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3336             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3337   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3338                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3339                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3340             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3341   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3342                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3343                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3344             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3345   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3346                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3347                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3348             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3349 }
3350
3351 // Patterns used to select SSE scalar fp arithmetic instructions from
3352 // a vector packed single/double fp operation followed by a vector insert.
3353 //
3354 // The effect is that the backend converts the packed fp instruction
3355 // followed by a vector insert into a single SSE scalar fp instruction.
3356 //
3357 // For example, given the following code:
3358 //   __m128 foo(__m128 A, __m128 B) {
3359 //     __m128 C = A + B;
3360 //     return (__m128) {c[0], a[1], a[2], a[3]};
3361 //   }
3362 //
3363 // previously we generated:
3364 //   addps %xmm0, %xmm1
3365 //   movss %xmm1, %xmm0
3366 //
3367 // we now generate:
3368 //   addss %xmm1, %xmm0
3369
3370 let Predicates = [UseSSE1] in {
3371   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3372                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3373             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3374   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3375                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3376             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3377   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3378                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3379             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3380   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3381                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3382             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3383 }
3384
3385 let Predicates = [UseSSE2] in {
3386   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3387   // from a packed double-precision fp instruction plus movsd.
3388
3389   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3390                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3391             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3392   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3393                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3394             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3395   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3396                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3397             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3398   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3399                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3400             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3401 }
3402
3403 let Predicates = [UseSSE41] in {
3404   // With SSE4.1 we may see these operations using X86Blendi rather than
3405   // X86Movs{s,d}.
3406   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3407                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3408             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3409   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3410                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3411             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3412   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3413                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3414             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3415   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3416                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3417             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3418
3419   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3420                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3421             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3422   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3423                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3424             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3425   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3426                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3427             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3428   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3429                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3430             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3431
3432   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3433                               (v2f64 VR128:$dst), (i8 2))),
3434             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3435   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3436                    (v2f64 VR128:$dst), (i8 2))),
3437             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3438   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3439                    (v2f64 VR128:$dst), (i8 2))),
3440             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3441   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3442                    (v2f64 VR128:$dst), (i8 2))),
3443             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3444 }
3445
3446 let Predicates = [HasAVX] in {
3447   // The following patterns select AVX Scalar single/double precision fp
3448   // arithmetic instructions from a packed single precision fp instruction
3449   // plus movss/movsd.
3450
3451   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3452                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3453             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3454   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3455                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3456             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3457   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3458                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3459             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3460   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3461                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3462             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3463   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3464                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3465             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3466   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3467                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3468             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3469   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3470                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3471             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3472   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3473                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3474             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3475
3476   // Also handle X86Blendi-based patterns.
3477   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3478                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3479             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3480   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3481                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3482             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3483   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3484                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3485             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3486   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3487                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3488             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3489
3490   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3491                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3492             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3493   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3494                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3495             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3496   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3497                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3498             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3499   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3500                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3501             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3502
3503   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3504                               (v2f64 VR128:$dst), (i8 2))),
3505             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3506   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3507                    (v2f64 VR128:$dst), (i8 2))),
3508             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3509   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3510                    (v2f64 VR128:$dst), (i8 2))),
3511             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3512   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3513                    (v2f64 VR128:$dst), (i8 2))),
3514             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3515 }
3516
3517 /// Unop Arithmetic
3518 /// In addition, we also have a special variant of the scalar form here to
3519 /// represent the associated intrinsic operation.  This form is unlike the
3520 /// plain scalar form, in that it takes an entire vector (instead of a
3521 /// scalar) and leaves the top elements undefined.
3522 ///
3523 /// And, we have a special variant form for a full-vector intrinsic form.
3524
3525 let Sched = WriteFSqrt in {
3526 def SSE_SQRTPS : OpndItins<
3527   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3528 >;
3529
3530 def SSE_SQRTSS : OpndItins<
3531   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3532 >;
3533
3534 def SSE_SQRTPD : OpndItins<
3535   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3536 >;
3537
3538 def SSE_SQRTSD : OpndItins<
3539   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3540 >;
3541 }
3542
3543 let Sched = WriteFRsqrt in {
3544 def SSE_RSQRTPS : OpndItins<
3545   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3546 >;
3547
3548 def SSE_RSQRTSS : OpndItins<
3549   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3550 >;
3551 }
3552
3553 let Sched = WriteFRcp in {
3554 def SSE_RCPP : OpndItins<
3555   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3556 >;
3557
3558 def SSE_RCPS : OpndItins<
3559   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3560 >;
3561 }
3562
3563 /// sse1_fp_unop_s - SSE1 unops in scalar form
3564 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3565 /// the HW instructions are 2 operand / destructive.
3566 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3567                            OpndItins itins> {
3568 let Predicates = [HasAVX], hasSideEffects = 0 in {
3569   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3570                        (ins FR32:$src1, FR32:$src2),
3571                        !strconcat("v", OpcodeStr,
3572                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3573                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3574   let mayLoad = 1 in {
3575   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3576                       (ins FR32:$src1,f32mem:$src2),
3577                       !strconcat("v", OpcodeStr,
3578                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3579                       []>, VEX_4V, VEX_LIG,
3580                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3581   let isCodeGenOnly = 1 in
3582   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3583                       (ins VR128:$src1, ssmem:$src2),
3584                       !strconcat("v", OpcodeStr,
3585                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3586                       []>, VEX_4V, VEX_LIG,
3587                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3588   }
3589 }
3590
3591   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3592                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3593                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3594   // For scalar unary operations, fold a load into the operation
3595   // only in OptForSize mode. It eliminates an instruction, but it also
3596   // eliminates a whole-register clobber (the load), so it introduces a
3597   // partial register update condition.
3598   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3599                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3600                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3601             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3602   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3603     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3604                       (ins VR128:$src1, VR128:$src2),
3605                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3606                       [], itins.rr>, Sched<[itins.Sched]>;
3607     let mayLoad = 1, hasSideEffects = 0 in
3608     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3609                       (ins VR128:$src1, ssmem:$src2),
3610                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3611                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3612   }
3613 }
3614
3615 /// sse1_fp_unop_p - SSE1 unops in packed form.
3616 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3617                           OpndItins itins> {
3618 let Predicates = [HasAVX] in {
3619   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3620                        !strconcat("v", OpcodeStr,
3621                                   "ps\t{$src, $dst|$dst, $src}"),
3622                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3623                        itins.rr>, VEX, Sched<[itins.Sched]>;
3624   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3625                        !strconcat("v", OpcodeStr,
3626                                   "ps\t{$src, $dst|$dst, $src}"),
3627                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3628                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3629   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3630                         !strconcat("v", OpcodeStr,
3631                                    "ps\t{$src, $dst|$dst, $src}"),
3632                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3633                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3634   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3635                         !strconcat("v", OpcodeStr,
3636                                    "ps\t{$src, $dst|$dst, $src}"),
3637                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3638                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3639 }
3640
3641   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3642                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3643                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3644             Sched<[itins.Sched]>;
3645   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3646                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3647                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3648             Sched<[itins.Sched.Folded]>;
3649 }
3650
3651 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3652 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3653                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3654                               OpndItins itins> {
3655 let isCodeGenOnly = 1 in {
3656 let Predicates = [HasAVX] in {
3657   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3658                            !strconcat("v", OpcodeStr,
3659                                       "ps\t{$src, $dst|$dst, $src}"),
3660                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3661                            itins.rr>, VEX, Sched<[itins.Sched]>;
3662   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3663                           !strconcat("v", OpcodeStr,
3664                           "ps\t{$src, $dst|$dst, $src}"),
3665                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3666                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3667   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3668                             !strconcat("v", OpcodeStr,
3669                                        "ps\t{$src, $dst|$dst, $src}"),
3670                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3671                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3672   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3673                           (ins f256mem:$src),
3674                           !strconcat("v", OpcodeStr,
3675                                     "ps\t{$src, $dst|$dst, $src}"),
3676                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3677                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3678 }
3679
3680   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3681                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3682                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3683                     itins.rr>, Sched<[itins.Sched]>;
3684   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3685                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3686                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3687                     itins.rm>, Sched<[itins.Sched.Folded]>;
3688 } // isCodeGenOnly = 1
3689 }
3690
3691 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3692 // FIXME: Combine the following sse2 classes with the sse1 classes above.
3693 // The only usage of these is for SQRT[S/P]D. See sse12_fp_binop* for example.
3694 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3695                           SDNode OpNode, OpndItins itins> {
3696 let Predicates = [HasAVX], hasSideEffects = 0 in {
3697   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3698                       (ins FR64:$src1, FR64:$src2),
3699                       !strconcat("v", OpcodeStr,
3700                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3701                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3702   let mayLoad = 1 in {
3703   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3704                       (ins FR64:$src1,f64mem:$src2),
3705                       !strconcat("v", OpcodeStr,
3706                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3707                       []>, VEX_4V, VEX_LIG,
3708                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3709   let isCodeGenOnly = 1 in
3710   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3711                       (ins VR128:$src1, sdmem:$src2),
3712                       !strconcat("v", OpcodeStr,
3713                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3714                       []>, VEX_4V, VEX_LIG,
3715                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3716   }
3717 }
3718
3719   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3720                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3721                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3722             Sched<[itins.Sched]>;
3723   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3724   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3725                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3726                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3727             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3728   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3729   def SDr_Int :
3730     SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3731     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
3732     [], itins.rr>, Sched<[itins.Sched]>;
3733
3734   let mayLoad = 1, hasSideEffects = 0 in
3735   def SDm_Int :
3736     SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
3737     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
3738     [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3739   } // isCodeGenOnly, Constraints
3740 }
3741
3742 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3743 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3744                           SDNode OpNode, OpndItins itins> {
3745 let Predicates = [HasAVX] in {
3746   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3747                        !strconcat("v", OpcodeStr,
3748                                   "pd\t{$src, $dst|$dst, $src}"),
3749                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3750                        itins.rr>, VEX, Sched<[itins.Sched]>;
3751   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3752                        !strconcat("v", OpcodeStr,
3753                                   "pd\t{$src, $dst|$dst, $src}"),
3754                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3755                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3756   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3757                         !strconcat("v", OpcodeStr,
3758                                    "pd\t{$src, $dst|$dst, $src}"),
3759                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3760                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3761   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3762                         !strconcat("v", OpcodeStr,
3763                                    "pd\t{$src, $dst|$dst, $src}"),
3764                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3765                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3766 }
3767
3768   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3769               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3770               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3771             Sched<[itins.Sched]>;
3772   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3773                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3774                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3775             Sched<[itins.Sched.Folded]>;
3776 }
3777
3778 // Square root.
3779 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3780              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3781              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3782              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3783
3784 // Reciprocal approximations. Note that these typically require refinement
3785 // in order to obtain suitable precision.
3786 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3787              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3788              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3789                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3790 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3791              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3792              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3793                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3794
3795 let Predicates = [UseAVX] in {
3796   def : Pat<(f32 (fsqrt FR32:$src)),
3797             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3798   def : Pat<(f32 (fsqrt (load addr:$src))),
3799             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3800             Requires<[HasAVX, OptForSize]>;
3801   def : Pat<(f64 (fsqrt FR64:$src)),
3802             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3803   def : Pat<(f64 (fsqrt (load addr:$src))),
3804             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3805             Requires<[HasAVX, OptForSize]>;
3806
3807   def : Pat<(f32 (X86frsqrt FR32:$src)),
3808             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3809   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3810             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3811             Requires<[HasAVX, OptForSize]>;
3812
3813   def : Pat<(f32 (X86frcp FR32:$src)),
3814             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3815   def : Pat<(f32 (X86frcp (load addr:$src))),
3816             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3817             Requires<[HasAVX, OptForSize]>;
3818 }
3819 let Predicates = [UseAVX] in {
3820   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3821             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3822                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3823                               VR128)>;
3824   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3825             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3826
3827   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3828             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3829                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3830                               VR128)>;
3831   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3832             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3833 }
3834
3835 let Predicates = [HasAVX] in {
3836   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3837             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3838                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3839                               VR128)>;
3840   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3841             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3842
3843   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3844             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3845                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3846                               VR128)>;
3847   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3848             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3849 }
3850
3851 // These are unary operations, but they are modeled as having 2 source operands
3852 // because the high elements of the destination are unchanged in SSE.
3853 let Predicates = [UseSSE1] in {
3854   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3855             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3856   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3857             (RCPSSr_Int VR128:$src, VR128:$src)>;
3858   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3859             (SQRTSSr_Int VR128:$src, VR128:$src)>;
3860   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3861             (SQRTSDr_Int VR128:$src, VR128:$src)>;
3862 }
3863
3864 // There is no f64 version of the reciprocal approximation instructions.
3865
3866 //===----------------------------------------------------------------------===//
3867 // SSE 1 & 2 - Non-temporal stores
3868 //===----------------------------------------------------------------------===//
3869
3870 let AddedComplexity = 400 in { // Prefer non-temporal versions
3871 let SchedRW = [WriteStore] in {
3872 let Predicates = [HasAVX, NoVLX] in {
3873 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3874                      (ins f128mem:$dst, VR128:$src),
3875                      "movntps\t{$src, $dst|$dst, $src}",
3876                      [(alignednontemporalstore (v4f32 VR128:$src),
3877                                                addr:$dst)],
3878                                                IIC_SSE_MOVNT>, VEX;
3879 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3880                      (ins f128mem:$dst, VR128:$src),
3881                      "movntpd\t{$src, $dst|$dst, $src}",
3882                      [(alignednontemporalstore (v2f64 VR128:$src),
3883                                                addr:$dst)],
3884                                                IIC_SSE_MOVNT>, VEX;
3885
3886 let ExeDomain = SSEPackedInt in
3887 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3888                          (ins f128mem:$dst, VR128:$src),
3889                          "movntdq\t{$src, $dst|$dst, $src}",
3890                          [(alignednontemporalstore (v2i64 VR128:$src),
3891                                                    addr:$dst)],
3892                                                    IIC_SSE_MOVNT>, VEX;
3893
3894 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3895                      (ins f256mem:$dst, VR256:$src),
3896                      "movntps\t{$src, $dst|$dst, $src}",
3897                      [(alignednontemporalstore (v8f32 VR256:$src),
3898                                                addr:$dst)],
3899                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3900 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3901                      (ins f256mem:$dst, VR256:$src),
3902                      "movntpd\t{$src, $dst|$dst, $src}",
3903                      [(alignednontemporalstore (v4f64 VR256:$src),
3904                                                addr:$dst)],
3905                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3906 let ExeDomain = SSEPackedInt in
3907 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3908                     (ins f256mem:$dst, VR256:$src),
3909                     "movntdq\t{$src, $dst|$dst, $src}",
3910                     [(alignednontemporalstore (v4i64 VR256:$src),
3911                                               addr:$dst)],
3912                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3913 }
3914
3915 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3916                     "movntps\t{$src, $dst|$dst, $src}",
3917                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3918                     IIC_SSE_MOVNT>;
3919 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3920                     "movntpd\t{$src, $dst|$dst, $src}",
3921                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3922                     IIC_SSE_MOVNT>;
3923
3924 let ExeDomain = SSEPackedInt in
3925 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3926                     "movntdq\t{$src, $dst|$dst, $src}",
3927                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3928                     IIC_SSE_MOVNT>;
3929
3930 // There is no AVX form for instructions below this point
3931 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3932                  "movnti{l}\t{$src, $dst|$dst, $src}",
3933                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3934                  IIC_SSE_MOVNT>,
3935                PS, Requires<[HasSSE2]>;
3936 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3937                      "movnti{q}\t{$src, $dst|$dst, $src}",
3938                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3939                      IIC_SSE_MOVNT>,
3940                   PS, Requires<[HasSSE2]>;
3941 } // SchedRW = [WriteStore]
3942
3943 let Predicates = [HasAVX, NoVLX] in {
3944   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3945             (VMOVNTPSmr addr:$dst, VR128:$src)>;
3946 }
3947
3948 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3949           (MOVNTPSmr addr:$dst, VR128:$src)>;
3950
3951 } // AddedComplexity
3952
3953 //===----------------------------------------------------------------------===//
3954 // SSE 1 & 2 - Prefetch and memory fence
3955 //===----------------------------------------------------------------------===//
3956
3957 // Prefetch intrinsic.
3958 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3959 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3960     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3961     IIC_SSE_PREFETCH>, TB;
3962 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3963     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3964     IIC_SSE_PREFETCH>, TB;
3965 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3966     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3967     IIC_SSE_PREFETCH>, TB;
3968 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3969     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3970     IIC_SSE_PREFETCH>, TB;
3971 }
3972
3973 // FIXME: How should flush instruction be modeled?
3974 let SchedRW = [WriteLoad] in {
3975 // Flush cache
3976 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3977                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3978                IIC_SSE_PREFETCH>, PS, Requires<[HasSSE2]>;
3979 }
3980
3981 let SchedRW = [WriteNop] in {
3982 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3983 // was introduced with SSE2, it's backward compatible.
3984 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3985               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3986               OBXS, Requires<[HasSSE2]>;
3987 }
3988
3989 let SchedRW = [WriteFence] in {
3990 // Load, store, and memory fence
3991 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3992                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3993                PS, Requires<[HasSSE1]>;
3994 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3995                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3996                TB, Requires<[HasSSE2]>;
3997 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3998                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3999                TB, Requires<[HasSSE2]>;
4000 } // SchedRW
4001
4002 def : Pat<(X86SFence), (SFENCE)>;
4003 def : Pat<(X86LFence), (LFENCE)>;
4004 def : Pat<(X86MFence), (MFENCE)>;
4005
4006 //===----------------------------------------------------------------------===//
4007 // SSE 1 & 2 - Load/Store XCSR register
4008 //===----------------------------------------------------------------------===//
4009
4010 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
4011                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
4012                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
4013 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
4014                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
4015                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
4016
4017 let Predicates = [UseSSE1] in {
4018 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
4019                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
4020                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
4021 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
4022                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
4023                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
4024 }
4025
4026 //===---------------------------------------------------------------------===//
4027 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
4028 //===---------------------------------------------------------------------===//
4029
4030 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4031
4032 let hasSideEffects = 0, SchedRW = [WriteMove] in {
4033 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4034                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
4035                     VEX;
4036 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4037                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
4038                     VEX, VEX_L;
4039 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4040                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4041                     VEX;
4042 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4043                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4044                     VEX, VEX_L;
4045 }
4046
4047 // For Disassembler
4048 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4049     SchedRW = [WriteMove] in {
4050 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4051                         "movdqa\t{$src, $dst|$dst, $src}", [],
4052                         IIC_SSE_MOVA_P_RR>,
4053                         VEX;
4054 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4055                         "movdqa\t{$src, $dst|$dst, $src}", [],
4056                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
4057 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4058                         "movdqu\t{$src, $dst|$dst, $src}", [],
4059                         IIC_SSE_MOVU_P_RR>,
4060                         VEX;
4061 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4062                         "movdqu\t{$src, $dst|$dst, $src}", [],
4063                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
4064 }
4065
4066 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4067     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4068 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4069                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4070                    VEX;
4071 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4072                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4073                    VEX, VEX_L;
4074 let Predicates = [HasAVX] in {
4075   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4076                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4077                     XS, VEX;
4078   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4079                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4080                     XS, VEX, VEX_L;
4081 }
4082 }
4083
4084 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4085 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
4086                      (ins i128mem:$dst, VR128:$src),
4087                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4088                      VEX;
4089 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
4090                      (ins i256mem:$dst, VR256:$src),
4091                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4092                      VEX, VEX_L;
4093 let Predicates = [HasAVX] in {
4094 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4095                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4096                   XS, VEX;
4097 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
4098                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4099                   XS, VEX, VEX_L;
4100 }
4101 }
4102
4103 let SchedRW = [WriteMove] in {
4104 let hasSideEffects = 0 in
4105 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4106                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
4107
4108 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4109                    "movdqu\t{$src, $dst|$dst, $src}",
4110                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4111
4112 // For Disassembler
4113 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
4114 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4115                        "movdqa\t{$src, $dst|$dst, $src}", [],
4116                        IIC_SSE_MOVA_P_RR>;
4117
4118 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4119                        "movdqu\t{$src, $dst|$dst, $src}",
4120                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4121 }
4122 } // SchedRW
4123
4124 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4125     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4126 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4127                    "movdqa\t{$src, $dst|$dst, $src}",
4128                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
4129                    IIC_SSE_MOVA_P_RM>;
4130 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4131                    "movdqu\t{$src, $dst|$dst, $src}",
4132                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
4133                    IIC_SSE_MOVU_P_RM>,
4134                  XS, Requires<[UseSSE2]>;
4135 }
4136
4137 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4138 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4139                    "movdqa\t{$src, $dst|$dst, $src}",
4140                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
4141                    IIC_SSE_MOVA_P_MR>;
4142 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4143                    "movdqu\t{$src, $dst|$dst, $src}",
4144                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
4145                    IIC_SSE_MOVU_P_MR>,
4146                  XS, Requires<[UseSSE2]>;
4147 }
4148
4149 } // ExeDomain = SSEPackedInt
4150
4151 let Predicates = [HasAVX] in {
4152   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4153             (VMOVDQUmr addr:$dst, VR128:$src)>;
4154   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
4155             (VMOVDQUYmr addr:$dst, VR256:$src)>;
4156 }
4157 let Predicates = [UseSSE2] in
4158 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4159           (MOVDQUmr addr:$dst, VR128:$src)>;
4160
4161 //===---------------------------------------------------------------------===//
4162 // SSE2 - Packed Integer Arithmetic Instructions
4163 //===---------------------------------------------------------------------===//
4164
4165 let Sched = WriteVecIMul in
4166 def SSE_PMADD : OpndItins<
4167   IIC_SSE_PMADD, IIC_SSE_PMADD
4168 >;
4169
4170 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4171
4172 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
4173                             RegisterClass RC, PatFrag memop_frag,
4174                             X86MemOperand x86memop,
4175                             OpndItins itins,
4176                             bit IsCommutable = 0,
4177                             bit Is2Addr = 1> {
4178   let isCommutable = IsCommutable in
4179   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4180        (ins RC:$src1, RC:$src2),
4181        !if(Is2Addr,
4182            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4183            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4184        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
4185       Sched<[itins.Sched]>;
4186   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4187        (ins RC:$src1, x86memop:$src2),
4188        !if(Is2Addr,
4189            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4190            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4191        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
4192        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
4193 }
4194
4195 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4196                              Intrinsic IntId256, OpndItins itins,
4197                              bit IsCommutable = 0> {
4198 let Predicates = [HasAVX] in
4199   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4200                                  VR128, loadv2i64, i128mem, itins,
4201                                  IsCommutable, 0>, VEX_4V;
4202
4203 let Constraints = "$src1 = $dst" in
4204   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4205                                i128mem, itins, IsCommutable, 1>;
4206
4207 let Predicates = [HasAVX2] in
4208   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4209                                    VR256, loadv4i64, i256mem, itins,
4210                                    IsCommutable, 0>, VEX_4V, VEX_L;
4211 }
4212
4213 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4214                          string OpcodeStr, SDNode OpNode,
4215                          SDNode OpNode2, RegisterClass RC,
4216                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4217                          PatFrag ld_frag, ShiftOpndItins itins,
4218                          bit Is2Addr = 1> {
4219   // src2 is always 128-bit
4220   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4221        (ins RC:$src1, VR128:$src2),
4222        !if(Is2Addr,
4223            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4224            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4225        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4226         itins.rr>, Sched<[WriteVecShift]>;
4227   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4228        (ins RC:$src1, i128mem:$src2),
4229        !if(Is2Addr,
4230            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4231            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4232        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4233                        (bc_frag (ld_frag addr:$src2)))))], itins.rm>,
4234       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4235   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4236        (ins RC:$src1, u8imm:$src2),
4237        !if(Is2Addr,
4238            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4239            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4240        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4241        Sched<[WriteVecShift]>;
4242 }
4243
4244 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4245 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4246                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4247                          PatFrag memop_frag, X86MemOperand x86memop,
4248                          OpndItins itins,
4249                          bit IsCommutable = 0, bit Is2Addr = 1> {
4250   let isCommutable = IsCommutable in
4251   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4252        (ins RC:$src1, RC:$src2),
4253        !if(Is2Addr,
4254            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4255            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4256        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4257        Sched<[itins.Sched]>;
4258   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4259        (ins RC:$src1, x86memop:$src2),
4260        !if(Is2Addr,
4261            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4262            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4263        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4264                                      (bitconvert (memop_frag addr:$src2)))))]>,
4265        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4266 }
4267 } // ExeDomain = SSEPackedInt
4268
4269 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4270                              SSE_INTALU_ITINS_P, 1>;
4271 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4272                              SSE_INTALU_ITINS_P, 1>;
4273 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4274                              SSE_INTALU_ITINS_P, 1>;
4275 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4276                              SSE_INTALUQ_ITINS_P, 1>;
4277 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4278                              SSE_INTMUL_ITINS_P, 1>;
4279 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4280                              SSE_INTMUL_ITINS_P, 1>;
4281 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4282                              SSE_INTMUL_ITINS_P, 1>;
4283 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4284                              SSE_INTALU_ITINS_P, 0>;
4285 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4286                              SSE_INTALU_ITINS_P, 0>;
4287 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4288                              SSE_INTALU_ITINS_P, 0>;
4289 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4290                              SSE_INTALUQ_ITINS_P, 0>;
4291 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4292                              SSE_INTALU_ITINS_P, 0>;
4293 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4294                              SSE_INTALU_ITINS_P, 0>;
4295 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4296                              SSE_INTALU_ITINS_P, 1>;
4297 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4298                              SSE_INTALU_ITINS_P, 1>;
4299 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4300                              SSE_INTALU_ITINS_P, 1>;
4301 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4302                              SSE_INTALU_ITINS_P, 1>;
4303
4304 // Intrinsic forms
4305 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4306                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4307 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4308                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4309 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4310                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4311 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4312                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4313 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4314                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4315 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4316                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4317 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4318                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4319 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4320                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4321 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4322                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4323 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4324                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4325
4326 let Predicates = [HasAVX] in
4327 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4328                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4329                               VEX_4V;
4330 let Predicates = [HasAVX2] in
4331 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4332                                VR256, loadv4i64, i256mem,
4333                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4334 let Constraints = "$src1 = $dst" in
4335 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4336                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4337
4338 //===---------------------------------------------------------------------===//
4339 // SSE2 - Packed Integer Logical Instructions
4340 //===---------------------------------------------------------------------===//
4341
4342 let Predicates = [HasAVX] in {
4343 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4344                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4345                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4346 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4347                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4348                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4349 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4350                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4351                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4352
4353 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4354                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4355                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4356 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4357                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4358                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4359 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4360                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4361                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4362
4363 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4364                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4365                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4366 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4367                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4368                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4369
4370 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4371   // 128-bit logical shifts.
4372   def VPSLLDQri : PDIi8<0x73, MRM7r,
4373                     (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4374                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4375                     []>, VEX_4V;
4376   def VPSRLDQri : PDIi8<0x73, MRM3r,
4377                     (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4378                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4379                     []>, VEX_4V;
4380   // PSRADQri doesn't exist in SSE[1-3].
4381 }
4382 } // Predicates = [HasAVX]
4383
4384 let Predicates = [HasAVX2] in {
4385 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4386                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4387                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4388 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4389                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4390                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4391 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4392                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4393                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4394
4395 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4396                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4397                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4398 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4399                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4400                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4401 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4402                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4403                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4404
4405 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4406                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4407                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4408 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4409                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4410                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4411
4412 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4413   // 256-bit logical shifts.
4414   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4415                     (outs VR256:$dst), (ins VR256:$src1, i32u8imm:$src2),
4416                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4417                     [(set VR256:$dst,
4418                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4419                     VEX_4V, VEX_L;
4420   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4421                     (outs VR256:$dst), (ins VR256:$src1, i32u8imm:$src2),
4422                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4423                     [(set VR256:$dst,
4424                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4425                     VEX_4V, VEX_L;
4426   // PSRADQYri doesn't exist in SSE[1-3].
4427 }
4428 } // Predicates = [HasAVX2]
4429
4430 let Constraints = "$src1 = $dst" in {
4431 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4432                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4433                            SSE_INTSHIFT_ITINS_P>;
4434 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4435                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4436                            SSE_INTSHIFT_ITINS_P>;
4437 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4438                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4439                            SSE_INTSHIFT_ITINS_P>;
4440
4441 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4442                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4443                            SSE_INTSHIFT_ITINS_P>;
4444 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4445                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4446                            SSE_INTSHIFT_ITINS_P>;
4447 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4448                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4449                            SSE_INTSHIFT_ITINS_P>;
4450
4451 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4452                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4453                            SSE_INTSHIFT_ITINS_P>;
4454 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4455                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4456                            SSE_INTSHIFT_ITINS_P>;
4457
4458 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4459   // 128-bit logical shifts.
4460   def PSLLDQri : PDIi8<0x73, MRM7r,
4461                        (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4462                        "pslldq\t{$src2, $dst|$dst, $src2}",
4463                        [], IIC_SSE_INTSHDQ_P_RI>;
4464   def PSRLDQri : PDIi8<0x73, MRM3r,
4465                        (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4466                        "psrldq\t{$src2, $dst|$dst, $src2}",
4467                        [], IIC_SSE_INTSHDQ_P_RI>;
4468   // PSRADQri doesn't exist in SSE[1-3].
4469 }
4470 } // Constraints = "$src1 = $dst"
4471
4472 let Predicates = [HasAVX] in {
4473   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4474             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4475   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4476             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4477   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4478             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4479
4480   // Shift up / down and insert zero's.
4481   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4482             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4483   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4484             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4485 }
4486
4487 let Predicates = [HasAVX2] in {
4488   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4489             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4490   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4491             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4492 }
4493
4494 let Predicates = [UseSSE2] in {
4495   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4496             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4497   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4498             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4499   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4500             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4501
4502   // Shift up / down and insert zero's.
4503   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4504             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4505   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4506             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4507 }
4508
4509 //===---------------------------------------------------------------------===//
4510 // SSE2 - Packed Integer Comparison Instructions
4511 //===---------------------------------------------------------------------===//
4512
4513 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4514                              SSE_INTALU_ITINS_P, 1>;
4515 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4516                              SSE_INTALU_ITINS_P, 1>;
4517 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4518                              SSE_INTALU_ITINS_P, 1>;
4519 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4520                              SSE_INTALU_ITINS_P, 0>;
4521 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4522                              SSE_INTALU_ITINS_P, 0>;
4523 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4524                              SSE_INTALU_ITINS_P, 0>;
4525
4526 //===---------------------------------------------------------------------===//
4527 // SSE2 - Packed Integer Shuffle Instructions
4528 //===---------------------------------------------------------------------===//
4529
4530 let ExeDomain = SSEPackedInt in {
4531 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4532                          SDNode OpNode> {
4533 let Predicates = [HasAVX] in {
4534   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4535                       (ins VR128:$src1, u8imm:$src2),
4536                       !strconcat("v", OpcodeStr,
4537                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4538                       [(set VR128:$dst,
4539                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4540                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4541   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4542                       (ins i128mem:$src1, u8imm:$src2),
4543                       !strconcat("v", OpcodeStr,
4544                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4545                      [(set VR128:$dst,
4546                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4547                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4548                   Sched<[WriteShuffleLd]>;
4549 }
4550
4551 let Predicates = [HasAVX2] in {
4552   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4553                        (ins VR256:$src1, u8imm:$src2),
4554                        !strconcat("v", OpcodeStr,
4555                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4556                        [(set VR256:$dst,
4557                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4558                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4559   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4560                        (ins i256mem:$src1, u8imm:$src2),
4561                        !strconcat("v", OpcodeStr,
4562                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4563                       [(set VR256:$dst,
4564                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4565                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4566                    Sched<[WriteShuffleLd]>;
4567 }
4568
4569 let Predicates = [UseSSE2] in {
4570   def ri : Ii8<0x70, MRMSrcReg,
4571                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4572                !strconcat(OpcodeStr,
4573                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4574                 [(set VR128:$dst,
4575                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4576                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4577   def mi : Ii8<0x70, MRMSrcMem,
4578                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4579                !strconcat(OpcodeStr,
4580                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4581                 [(set VR128:$dst,
4582                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4583                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4584            Sched<[WriteShuffleLd, ReadAfterLd]>;
4585 }
4586 }
4587 } // ExeDomain = SSEPackedInt
4588
4589 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4590 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4591 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4592
4593 let Predicates = [HasAVX] in {
4594   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4595             (VPSHUFDmi addr:$src1, imm:$imm)>;
4596   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4597             (VPSHUFDri VR128:$src1, imm:$imm)>;
4598 }
4599
4600 let Predicates = [UseSSE2] in {
4601   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4602             (PSHUFDmi addr:$src1, imm:$imm)>;
4603   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4604             (PSHUFDri VR128:$src1, imm:$imm)>;
4605 }
4606
4607 //===---------------------------------------------------------------------===//
4608 // Packed Integer Pack Instructions (SSE & AVX)
4609 //===---------------------------------------------------------------------===//
4610
4611 let ExeDomain = SSEPackedInt in {
4612 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4613                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4614                      PatFrag ld_frag, bit Is2Addr = 1> {
4615   def rr : PDI<opc, MRMSrcReg,
4616                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4617                !if(Is2Addr,
4618                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4619                    !strconcat(OpcodeStr,
4620                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4621                [(set VR128:$dst,
4622                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4623                Sched<[WriteShuffle]>;
4624   def rm : PDI<opc, MRMSrcMem,
4625                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4626                !if(Is2Addr,
4627                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4628                    !strconcat(OpcodeStr,
4629                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4630                [(set VR128:$dst,
4631                      (OutVT (OpNode VR128:$src1,
4632                                     (bc_frag (ld_frag addr:$src2)))))]>,
4633                Sched<[WriteShuffleLd, ReadAfterLd]>;
4634 }
4635
4636 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4637                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4638   def Yrr : PDI<opc, MRMSrcReg,
4639                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4640                 !strconcat(OpcodeStr,
4641                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4642                 [(set VR256:$dst,
4643                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4644                 Sched<[WriteShuffle]>;
4645   def Yrm : PDI<opc, MRMSrcMem,
4646                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4647                 !strconcat(OpcodeStr,
4648                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4649                 [(set VR256:$dst,
4650                       (OutVT (OpNode VR256:$src1,
4651                                      (bc_frag (loadv4i64 addr:$src2)))))]>,
4652                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4653 }
4654
4655 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4656                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4657                      PatFrag ld_frag, bit Is2Addr = 1> {
4658   def rr : SS48I<opc, MRMSrcReg,
4659                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4660                  !if(Is2Addr,
4661                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4662                      !strconcat(OpcodeStr,
4663                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4664                  [(set VR128:$dst,
4665                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4666                  Sched<[WriteShuffle]>;
4667   def rm : SS48I<opc, MRMSrcMem,
4668                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4669                  !if(Is2Addr,
4670                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4671                      !strconcat(OpcodeStr,
4672                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4673                  [(set VR128:$dst,
4674                        (OutVT (OpNode VR128:$src1,
4675                                       (bc_frag (ld_frag addr:$src2)))))]>,
4676                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4677 }
4678
4679 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4680                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4681   def Yrr : SS48I<opc, MRMSrcReg,
4682                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4683                   !strconcat(OpcodeStr,
4684                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4685                   [(set VR256:$dst,
4686                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4687                   Sched<[WriteShuffle]>;
4688   def Yrm : SS48I<opc, MRMSrcMem,
4689                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4690                   !strconcat(OpcodeStr,
4691                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4692                   [(set VR256:$dst,
4693                         (OutVT (OpNode VR256:$src1,
4694                                        (bc_frag (loadv4i64 addr:$src2)))))]>,
4695                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4696 }
4697
4698 let Predicates = [HasAVX] in {
4699   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4700                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4701   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4702                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4703
4704   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4705                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4706   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4707                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4708 }
4709
4710 let Predicates = [HasAVX2] in {
4711   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4712                                bc_v16i16>, VEX_4V, VEX_L;
4713   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4714                                bc_v8i32>, VEX_4V, VEX_L;
4715
4716   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4717                                bc_v16i16>, VEX_4V, VEX_L;
4718   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4719                                bc_v8i32>, VEX_4V, VEX_L;
4720 }
4721
4722 let Constraints = "$src1 = $dst" in {
4723   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4724                             bc_v8i16, memopv2i64>;
4725   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4726                             bc_v4i32, memopv2i64>;
4727
4728   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4729                             bc_v8i16, memopv2i64>;
4730
4731   let Predicates = [HasSSE41] in
4732   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4733                             bc_v4i32, memopv2i64>;
4734 }
4735 } // ExeDomain = SSEPackedInt
4736
4737 //===---------------------------------------------------------------------===//
4738 // SSE2 - Packed Integer Unpack Instructions
4739 //===---------------------------------------------------------------------===//
4740
4741 let ExeDomain = SSEPackedInt in {
4742 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4743                        SDNode OpNode, PatFrag bc_frag, PatFrag ld_frag,
4744                        bit Is2Addr = 1> {
4745   def rr : PDI<opc, MRMSrcReg,
4746       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4747       !if(Is2Addr,
4748           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4749           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4750       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4751       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4752   def rm : PDI<opc, MRMSrcMem,
4753       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4754       !if(Is2Addr,
4755           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4756           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4757       [(set VR128:$dst, (OpNode VR128:$src1,
4758                                   (bc_frag (ld_frag addr:$src2))))],
4759                                                IIC_SSE_UNPCK>,
4760       Sched<[WriteShuffleLd, ReadAfterLd]>;
4761 }
4762
4763 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4764                          SDNode OpNode, PatFrag bc_frag> {
4765   def Yrr : PDI<opc, MRMSrcReg,
4766       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4767       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4768       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4769       Sched<[WriteShuffle]>;
4770   def Yrm : PDI<opc, MRMSrcMem,
4771       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4772       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4773       [(set VR256:$dst, (OpNode VR256:$src1,
4774                                   (bc_frag (loadv4i64 addr:$src2))))]>,
4775       Sched<[WriteShuffleLd, ReadAfterLd]>;
4776 }
4777
4778 let Predicates = [HasAVX] in {
4779   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4780                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4781   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4782                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4783   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4784                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4785   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4786                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4787
4788   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4789                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4790   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4791                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4792   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4793                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4794   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4795                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4796 }
4797
4798 let Predicates = [HasAVX2] in {
4799   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4800                                    bc_v32i8>, VEX_4V, VEX_L;
4801   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4802                                    bc_v16i16>, VEX_4V, VEX_L;
4803   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4804                                    bc_v8i32>, VEX_4V, VEX_L;
4805   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4806                                    bc_v4i64>, VEX_4V, VEX_L;
4807
4808   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4809                                    bc_v32i8>, VEX_4V, VEX_L;
4810   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4811                                    bc_v16i16>, VEX_4V, VEX_L;
4812   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4813                                    bc_v8i32>, VEX_4V, VEX_L;
4814   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4815                                    bc_v4i64>, VEX_4V, VEX_L;
4816 }
4817
4818 let Constraints = "$src1 = $dst" in {
4819   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4820                                 bc_v16i8, memopv2i64>;
4821   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4822                                 bc_v8i16, memopv2i64>;
4823   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4824                                 bc_v4i32, memopv2i64>;
4825   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4826                                 bc_v2i64, memopv2i64>;
4827
4828   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4829                                 bc_v16i8, memopv2i64>;
4830   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4831                                 bc_v8i16, memopv2i64>;
4832   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4833                                 bc_v4i32, memopv2i64>;
4834   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4835                                 bc_v2i64, memopv2i64>;
4836 }
4837 } // ExeDomain = SSEPackedInt
4838
4839 //===---------------------------------------------------------------------===//
4840 // SSE2 - Packed Integer Extract and Insert
4841 //===---------------------------------------------------------------------===//
4842
4843 let ExeDomain = SSEPackedInt in {
4844 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4845   def rri : Ii8<0xC4, MRMSrcReg,
4846        (outs VR128:$dst), (ins VR128:$src1,
4847         GR32orGR64:$src2, u8imm:$src3),
4848        !if(Is2Addr,
4849            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4850            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4851        [(set VR128:$dst,
4852          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4853        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4854   def rmi : Ii8<0xC4, MRMSrcMem,
4855                        (outs VR128:$dst), (ins VR128:$src1,
4856                         i16mem:$src2, u8imm:$src3),
4857        !if(Is2Addr,
4858            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4859            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4860        [(set VR128:$dst,
4861          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4862                     imm:$src3))], IIC_SSE_PINSRW>,
4863        Sched<[WriteShuffleLd, ReadAfterLd]>;
4864 }
4865
4866 // Extract
4867 let Predicates = [HasAVX] in
4868 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4869                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4870                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4871                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4872                                             imm:$src2))]>, PD, VEX,
4873                 Sched<[WriteShuffle]>;
4874 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4875                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4876                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4877                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4878                                             imm:$src2))], IIC_SSE_PEXTRW>,
4879                Sched<[WriteShuffleLd, ReadAfterLd]>;
4880
4881 // Insert
4882 let Predicates = [HasAVX] in
4883 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4884
4885 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4886 defm PINSRW : sse2_pinsrw, PD;
4887
4888 } // ExeDomain = SSEPackedInt
4889
4890 //===---------------------------------------------------------------------===//
4891 // SSE2 - Packed Mask Creation
4892 //===---------------------------------------------------------------------===//
4893
4894 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4895
4896 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4897            (ins VR128:$src),
4898            "pmovmskb\t{$src, $dst|$dst, $src}",
4899            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4900            IIC_SSE_MOVMSK>, VEX;
4901
4902 let Predicates = [HasAVX2] in {
4903 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4904            (ins VR256:$src),
4905            "pmovmskb\t{$src, $dst|$dst, $src}",
4906            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4907            VEX, VEX_L;
4908 }
4909
4910 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4911            "pmovmskb\t{$src, $dst|$dst, $src}",
4912            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4913            IIC_SSE_MOVMSK>;
4914
4915 } // ExeDomain = SSEPackedInt
4916
4917 //===---------------------------------------------------------------------===//
4918 // SSE2 - Conditional Store
4919 //===---------------------------------------------------------------------===//
4920
4921 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4922
4923 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4924 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4925            (ins VR128:$src, VR128:$mask),
4926            "maskmovdqu\t{$mask, $src|$src, $mask}",
4927            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4928            IIC_SSE_MASKMOV>, VEX;
4929 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4930 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4931            (ins VR128:$src, VR128:$mask),
4932            "maskmovdqu\t{$mask, $src|$src, $mask}",
4933            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4934            IIC_SSE_MASKMOV>, VEX;
4935
4936 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4937 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4938            "maskmovdqu\t{$mask, $src|$src, $mask}",
4939            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4940            IIC_SSE_MASKMOV>;
4941 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4942 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4943            "maskmovdqu\t{$mask, $src|$src, $mask}",
4944            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4945            IIC_SSE_MASKMOV>;
4946
4947 } // ExeDomain = SSEPackedInt
4948
4949 //===---------------------------------------------------------------------===//
4950 // SSE2 - Move Doubleword
4951 //===---------------------------------------------------------------------===//
4952
4953 //===---------------------------------------------------------------------===//
4954 // Move Int Doubleword to Packed Double Int
4955 //
4956 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4957                       "movd\t{$src, $dst|$dst, $src}",
4958                       [(set VR128:$dst,
4959                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4960                         VEX, Sched<[WriteMove]>;
4961 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4962                       "movd\t{$src, $dst|$dst, $src}",
4963                       [(set VR128:$dst,
4964                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4965                         IIC_SSE_MOVDQ>,
4966                       VEX, Sched<[WriteLoad]>;
4967 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4968                         "movq\t{$src, $dst|$dst, $src}",
4969                         [(set VR128:$dst,
4970                           (v2i64 (scalar_to_vector GR64:$src)))],
4971                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4972 let isCodeGenOnly = 1 in
4973 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4974                        "movq\t{$src, $dst|$dst, $src}",
4975                        [(set FR64:$dst, (bitconvert GR64:$src))],
4976                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4977
4978 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4979                       "movd\t{$src, $dst|$dst, $src}",
4980                       [(set VR128:$dst,
4981                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4982                   Sched<[WriteMove]>;
4983 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4984                       "movd\t{$src, $dst|$dst, $src}",
4985                       [(set VR128:$dst,
4986                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4987                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4988 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4989                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4990                         [(set VR128:$dst,
4991                           (v2i64 (scalar_to_vector GR64:$src)))],
4992                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4993 let isCodeGenOnly = 1 in
4994 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4995                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4996                        [(set FR64:$dst, (bitconvert GR64:$src))],
4997                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4998
4999 //===---------------------------------------------------------------------===//
5000 // Move Int Doubleword to Single Scalar
5001 //
5002 let isCodeGenOnly = 1 in {
5003   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
5004                         "movd\t{$src, $dst|$dst, $src}",
5005                         [(set FR32:$dst, (bitconvert GR32:$src))],
5006                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5007
5008   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
5009                         "movd\t{$src, $dst|$dst, $src}",
5010                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
5011                         IIC_SSE_MOVDQ>,
5012                         VEX, Sched<[WriteLoad]>;
5013   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
5014                         "movd\t{$src, $dst|$dst, $src}",
5015                         [(set FR32:$dst, (bitconvert GR32:$src))],
5016                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
5017
5018   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
5019                         "movd\t{$src, $dst|$dst, $src}",
5020                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
5021                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5022 }
5023
5024 //===---------------------------------------------------------------------===//
5025 // Move Packed Doubleword Int to Packed Double Int
5026 //
5027 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5028                        "movd\t{$src, $dst|$dst, $src}",
5029                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5030                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
5031                     Sched<[WriteMove]>;
5032 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
5033                        (ins i32mem:$dst, VR128:$src),
5034                        "movd\t{$src, $dst|$dst, $src}",
5035                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5036                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
5037                                      VEX, Sched<[WriteStore]>;
5038 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5039                        "movd\t{$src, $dst|$dst, $src}",
5040                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5041                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
5042                    Sched<[WriteMove]>;
5043 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
5044                        "movd\t{$src, $dst|$dst, $src}",
5045                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5046                                      (iPTR 0))), addr:$dst)],
5047                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5048
5049 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
5050         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5051
5052 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
5053         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5054
5055 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
5056         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5057
5058 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
5059         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5060
5061 //===---------------------------------------------------------------------===//
5062 // Move Packed Doubleword Int first element to Doubleword Int
5063 //
5064 let SchedRW = [WriteMove] in {
5065 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5066                           "movq\t{$src, $dst|$dst, $src}",
5067                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5068                                                            (iPTR 0)))],
5069                                                            IIC_SSE_MOVD_ToGP>,
5070                       VEX;
5071
5072 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5073                         "mov{d|q}\t{$src, $dst|$dst, $src}",
5074                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5075                                                          (iPTR 0)))],
5076                                                          IIC_SSE_MOVD_ToGP>;
5077 } //SchedRW
5078
5079 //===---------------------------------------------------------------------===//
5080 // Bitcast FR64 <-> GR64
5081 //
5082 let isCodeGenOnly = 1 in {
5083   let Predicates = [UseAVX] in
5084   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5085                           "movq\t{$src, $dst|$dst, $src}",
5086                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
5087                           VEX, Sched<[WriteLoad]>;
5088   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5089                            "movq\t{$src, $dst|$dst, $src}",
5090                            [(set GR64:$dst, (bitconvert FR64:$src))],
5091                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5092   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5093                            "movq\t{$src, $dst|$dst, $src}",
5094                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5095                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5096
5097   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5098                          "movq\t{$src, $dst|$dst, $src}",
5099                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
5100                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5101   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5102                          "mov{d|q}\t{$src, $dst|$dst, $src}",
5103                          [(set GR64:$dst, (bitconvert FR64:$src))],
5104                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5105   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5106                          "movq\t{$src, $dst|$dst, $src}",
5107                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5108                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5109 }
5110
5111 //===---------------------------------------------------------------------===//
5112 // Move Scalar Single to Double Int
5113 //
5114 let isCodeGenOnly = 1 in {
5115   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5116                         "movd\t{$src, $dst|$dst, $src}",
5117                         [(set GR32:$dst, (bitconvert FR32:$src))],
5118                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
5119   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5120                         "movd\t{$src, $dst|$dst, $src}",
5121                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5122                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5123   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5124                         "movd\t{$src, $dst|$dst, $src}",
5125                         [(set GR32:$dst, (bitconvert FR32:$src))],
5126                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5127   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5128                         "movd\t{$src, $dst|$dst, $src}",
5129                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5130                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5131 }
5132
5133 //===---------------------------------------------------------------------===//
5134 // Patterns and instructions to describe movd/movq to XMM register zero-extends
5135 //
5136 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
5137 let AddedComplexity = 15 in {
5138 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5139                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
5140                        [(set VR128:$dst, (v2i64 (X86vzmovl
5141                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5142                                       IIC_SSE_MOVDQ>,
5143                                       VEX, VEX_W;
5144 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5145                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
5146                        [(set VR128:$dst, (v2i64 (X86vzmovl
5147                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5148                                       IIC_SSE_MOVDQ>;
5149 }
5150 } // isCodeGenOnly, SchedRW
5151
5152 let Predicates = [UseAVX] in {
5153   let AddedComplexity = 15 in
5154     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5155               (VMOVDI2PDIrr GR32:$src)>;
5156
5157   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
5158   let AddedComplexity = 20 in {
5159     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5160               (VMOVDI2PDIrm addr:$src)>;
5161     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5162               (VMOVDI2PDIrm addr:$src)>;
5163     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5164               (VMOVDI2PDIrm addr:$src)>;
5165   }
5166   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
5167   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
5168                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
5169             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
5170   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5171                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
5172             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
5173 }
5174
5175 let Predicates = [UseSSE2] in {
5176   let AddedComplexity = 15 in
5177     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5178               (MOVDI2PDIrr GR32:$src)>;
5179
5180   let AddedComplexity = 20 in {
5181     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5182               (MOVDI2PDIrm addr:$src)>;
5183     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5184               (MOVDI2PDIrm addr:$src)>;
5185     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5186               (MOVDI2PDIrm addr:$src)>;
5187   }
5188 }
5189
5190 // These are the correct encodings of the instructions so that we know how to
5191 // read correct assembly, even though we continue to emit the wrong ones for
5192 // compatibility with Darwin's buggy assembler.
5193 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5194                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5195 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5196                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5197 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5198 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5199                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5200 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5201                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5202
5203 //===---------------------------------------------------------------------===//
5204 // SSE2 - Move Quadword
5205 //===---------------------------------------------------------------------===//
5206
5207 //===---------------------------------------------------------------------===//
5208 // Move Quadword Int to Packed Quadword Int
5209 //
5210
5211 let SchedRW = [WriteLoad] in {
5212 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5213                     "vmovq\t{$src, $dst|$dst, $src}",
5214                     [(set VR128:$dst,
5215                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5216                     VEX, Requires<[UseAVX]>;
5217 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5218                     "movq\t{$src, $dst|$dst, $src}",
5219                     [(set VR128:$dst,
5220                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5221                       IIC_SSE_MOVDQ>, XS,
5222                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5223 } // SchedRW
5224
5225 //===---------------------------------------------------------------------===//
5226 // Move Packed Quadword Int to Quadword Int
5227 //
5228 let SchedRW = [WriteStore] in {
5229 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5230                       "movq\t{$src, $dst|$dst, $src}",
5231                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5232                                     (iPTR 0))), addr:$dst)],
5233                                     IIC_SSE_MOVDQ>, VEX;
5234 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5235                       "movq\t{$src, $dst|$dst, $src}",
5236                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5237                                     (iPTR 0))), addr:$dst)],
5238                                     IIC_SSE_MOVDQ>;
5239 } // SchedRW
5240
5241 // For disassembler only
5242 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5243     SchedRW = [WriteVecLogic] in {
5244 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5245                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5246 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5247                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5248 }
5249
5250 //===---------------------------------------------------------------------===//
5251 // Store / copy lower 64-bits of a XMM register.
5252 //
5253 let Predicates = [UseAVX] in
5254 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5255           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5256 let Predicates = [UseSSE2] in
5257 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5258           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5259
5260 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5261 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5262                      "vmovq\t{$src, $dst|$dst, $src}",
5263                      [(set VR128:$dst,
5264                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5265                                                  (loadi64 addr:$src))))))],
5266                                                  IIC_SSE_MOVDQ>,
5267                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5268
5269 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5270                      "movq\t{$src, $dst|$dst, $src}",
5271                      [(set VR128:$dst,
5272                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5273                                                  (loadi64 addr:$src))))))],
5274                                                  IIC_SSE_MOVDQ>,
5275                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5276 }
5277
5278 let Predicates = [UseAVX], AddedComplexity = 20 in {
5279   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5280             (VMOVZQI2PQIrm addr:$src)>;
5281   def : Pat<(v2i64 (X86vzload addr:$src)),
5282             (VMOVZQI2PQIrm addr:$src)>;
5283 }
5284
5285 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5286   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5287             (MOVZQI2PQIrm addr:$src)>;
5288   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5289 }
5290
5291 let Predicates = [HasAVX] in {
5292 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5293           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5294 def : Pat<(v4i64 (X86vzload addr:$src)),
5295           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5296 }
5297
5298 //===---------------------------------------------------------------------===//
5299 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5300 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5301 //
5302 let SchedRW = [WriteVecLogic] in {
5303 let AddedComplexity = 15 in
5304 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5305                         "vmovq\t{$src, $dst|$dst, $src}",
5306                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5307                     IIC_SSE_MOVQ_RR>,
5308                       XS, VEX, Requires<[UseAVX]>;
5309 let AddedComplexity = 15 in
5310 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5311                         "movq\t{$src, $dst|$dst, $src}",
5312                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5313                     IIC_SSE_MOVQ_RR>,
5314                       XS, Requires<[UseSSE2]>;
5315 } // SchedRW
5316
5317 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5318 let AddedComplexity = 20 in
5319 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5320                         "vmovq\t{$src, $dst|$dst, $src}",
5321                     [(set VR128:$dst, (v2i64 (X86vzmovl
5322                                              (loadv2i64 addr:$src))))],
5323                                              IIC_SSE_MOVDQ>,
5324                       XS, VEX, Requires<[UseAVX]>;
5325 let AddedComplexity = 20 in {
5326 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5327                         "movq\t{$src, $dst|$dst, $src}",
5328                     [(set VR128:$dst, (v2i64 (X86vzmovl
5329                                              (loadv2i64 addr:$src))))],
5330                                              IIC_SSE_MOVDQ>,
5331                       XS, Requires<[UseSSE2]>;
5332 }
5333 } // isCodeGenOnly, SchedRW
5334
5335 let AddedComplexity = 20 in {
5336   let Predicates = [UseAVX] in {
5337     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5338               (VMOVZPQILo2PQIrr VR128:$src)>;
5339   }
5340   let Predicates = [UseSSE2] in {
5341     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5342               (MOVZPQILo2PQIrr VR128:$src)>;
5343   }
5344 }
5345
5346 //===---------------------------------------------------------------------===//
5347 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5348 //===---------------------------------------------------------------------===//
5349 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5350                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5351                               X86MemOperand x86memop> {
5352 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5353                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5354                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5355                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5356 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5357                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5358                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5359                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5360 }
5361
5362 let Predicates = [HasAVX] in {
5363   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5364                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5365   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5366                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5367   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5368                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5369   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5370                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5371 }
5372 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5373                                    memopv4f32, f128mem>;
5374 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5375                                    memopv4f32, f128mem>;
5376
5377 let Predicates = [HasAVX] in {
5378   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5379             (VMOVSHDUPrr VR128:$src)>;
5380   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5381             (VMOVSHDUPrm addr:$src)>;
5382   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5383             (VMOVSLDUPrr VR128:$src)>;
5384   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5385             (VMOVSLDUPrm addr:$src)>;
5386   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5387             (VMOVSHDUPYrr VR256:$src)>;
5388   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5389             (VMOVSHDUPYrm addr:$src)>;
5390   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5391             (VMOVSLDUPYrr VR256:$src)>;
5392   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5393             (VMOVSLDUPYrm addr:$src)>;
5394 }
5395
5396 let Predicates = [UseSSE3] in {
5397   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5398             (MOVSHDUPrr VR128:$src)>;
5399   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5400             (MOVSHDUPrm addr:$src)>;
5401   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5402             (MOVSLDUPrr VR128:$src)>;
5403   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5404             (MOVSLDUPrm addr:$src)>;
5405 }
5406
5407 //===---------------------------------------------------------------------===//
5408 // SSE3 - Replicate Double FP - MOVDDUP
5409 //===---------------------------------------------------------------------===//
5410
5411 multiclass sse3_replicate_dfp<string OpcodeStr> {
5412 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5413                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5414                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5415                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5416 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5417                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5418                     [(set VR128:$dst,
5419                       (v2f64 (X86Movddup
5420                               (scalar_to_vector (loadf64 addr:$src)))))],
5421                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5422 }
5423
5424 // FIXME: Merge with above classe when there're patterns for the ymm version
5425 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5426 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5427                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5428                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5429                     Sched<[WriteFShuffle]>;
5430 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5431                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5432                     [(set VR256:$dst,
5433                       (v4f64 (X86Movddup
5434                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5435                     Sched<[WriteLoad]>;
5436 }
5437
5438 let Predicates = [HasAVX] in {
5439   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5440   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5441 }
5442
5443 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5444
5445 let Predicates = [HasAVX] in {
5446   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5447             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5448   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5449             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5450   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5451             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5452   def : Pat<(X86Movddup (bc_v2f64
5453                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5454             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5455
5456   // 256-bit version
5457   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5458             (VMOVDDUPYrm addr:$src)>;
5459   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5460             (VMOVDDUPYrm addr:$src)>;
5461   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5462             (VMOVDDUPYrm addr:$src)>;
5463   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5464             (VMOVDDUPYrr VR256:$src)>;
5465 }
5466
5467 let Predicates = [UseAVX, OptForSize] in {
5468   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5469   (VMOVDDUPrm addr:$src)>;
5470   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5471   (VMOVDDUPrm addr:$src)>;
5472 }
5473
5474 let Predicates = [UseSSE3] in {
5475   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5476             (MOVDDUPrm addr:$src)>;
5477   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5478             (MOVDDUPrm addr:$src)>;
5479   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5480             (MOVDDUPrm addr:$src)>;
5481   def : Pat<(X86Movddup (bc_v2f64
5482                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5483             (MOVDDUPrm addr:$src)>;
5484 }
5485
5486 //===---------------------------------------------------------------------===//
5487 // SSE3 - Move Unaligned Integer
5488 //===---------------------------------------------------------------------===//
5489
5490 let SchedRW = [WriteLoad] in {
5491 let Predicates = [HasAVX] in {
5492   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5493                    "vlddqu\t{$src, $dst|$dst, $src}",
5494                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5495   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5496                    "vlddqu\t{$src, $dst|$dst, $src}",
5497                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5498                    VEX, VEX_L;
5499 }
5500 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5501                    "lddqu\t{$src, $dst|$dst, $src}",
5502                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5503                    IIC_SSE_LDDQU>;
5504 }
5505
5506 //===---------------------------------------------------------------------===//
5507 // SSE3 - Arithmetic
5508 //===---------------------------------------------------------------------===//
5509
5510 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5511                        X86MemOperand x86memop, OpndItins itins,
5512                        PatFrag ld_frag, bit Is2Addr = 1> {
5513   def rr : I<0xD0, MRMSrcReg,
5514        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5515        !if(Is2Addr,
5516            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5517            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5518        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5519        Sched<[itins.Sched]>;
5520   def rm : I<0xD0, MRMSrcMem,
5521        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5522        !if(Is2Addr,
5523            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5524            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5525        [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))], itins.rr>,
5526        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5527 }
5528
5529 let Predicates = [HasAVX] in {
5530   let ExeDomain = SSEPackedSingle in {
5531     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5532                                f128mem, SSE_ALU_F32P, loadv4f32, 0>, XD, VEX_4V;
5533     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5534                         f256mem, SSE_ALU_F32P, loadv8f32, 0>, XD, VEX_4V, VEX_L;
5535   }
5536   let ExeDomain = SSEPackedDouble in {
5537     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5538                                f128mem, SSE_ALU_F64P, loadv2f64, 0>, PD, VEX_4V;
5539     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5540                         f256mem, SSE_ALU_F64P, loadv4f64, 0>, PD, VEX_4V, VEX_L;
5541   }
5542 }
5543 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5544   let ExeDomain = SSEPackedSingle in
5545   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5546                               f128mem, SSE_ALU_F32P, memopv4f32>, XD;
5547   let ExeDomain = SSEPackedDouble in
5548   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5549                               f128mem, SSE_ALU_F64P, memopv2f64>, PD;
5550 }
5551
5552 // Patterns used to select 'addsub' instructions.
5553 let Predicates = [HasAVX] in {
5554   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5555             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5556   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (loadv4f32 addr:$rhs))),
5557             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5558   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5559             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5560   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (loadv2f64 addr:$rhs))),
5561             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5562
5563   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5564             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5565   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (loadv8f32 addr:$rhs))),
5566             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5567   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5568             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5569   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (loadv4f64 addr:$rhs))),
5570             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5571 }
5572
5573 let Predicates = [UseSSE3] in {
5574   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5575             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5576   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (memopv4f32 addr:$rhs))),
5577             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5578   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5579             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5580   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (memopv2f64 addr:$rhs))),
5581             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5582 }
5583
5584 //===---------------------------------------------------------------------===//
5585 // SSE3 Instructions
5586 //===---------------------------------------------------------------------===//
5587
5588 // Horizontal ops
5589 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5590                    X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5591                    bit Is2Addr = 1> {
5592   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5593        !if(Is2Addr,
5594          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5595          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5596       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5597       Sched<[WriteFAdd]>;
5598
5599   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5600        !if(Is2Addr,
5601          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5602          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5603       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5604         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5605 }
5606 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5607                   X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5608                   bit Is2Addr = 1> {
5609   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5610        !if(Is2Addr,
5611          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5612          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5613       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5614       Sched<[WriteFAdd]>;
5615
5616   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5617        !if(Is2Addr,
5618          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5619          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5620       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5621         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5622 }
5623
5624 let Predicates = [HasAVX] in {
5625   let ExeDomain = SSEPackedSingle in {
5626     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5627                             X86fhadd, loadv4f32, 0>, VEX_4V;
5628     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5629                             X86fhsub, loadv4f32, 0>, VEX_4V;
5630     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5631                             X86fhadd, loadv8f32, 0>, VEX_4V, VEX_L;
5632     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5633                             X86fhsub, loadv8f32, 0>, VEX_4V, VEX_L;
5634   }
5635   let ExeDomain = SSEPackedDouble in {
5636     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5637                             X86fhadd, loadv2f64, 0>, VEX_4V;
5638     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5639                             X86fhsub, loadv2f64, 0>, VEX_4V;
5640     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5641                             X86fhadd, loadv4f64, 0>, VEX_4V, VEX_L;
5642     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5643                             X86fhsub, loadv4f64, 0>, VEX_4V, VEX_L;
5644   }
5645 }
5646
5647 let Constraints = "$src1 = $dst" in {
5648   let ExeDomain = SSEPackedSingle in {
5649     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd,
5650                           memopv4f32>;
5651     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub,
5652                           memopv4f32>;
5653   }
5654   let ExeDomain = SSEPackedDouble in {
5655     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd,
5656                          memopv2f64>;
5657     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub,
5658                          memopv2f64>;
5659   }
5660 }
5661
5662 //===---------------------------------------------------------------------===//
5663 // SSSE3 - Packed Absolute Instructions
5664 //===---------------------------------------------------------------------===//
5665
5666
5667 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5668 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
5669                             PatFrag ld_frag> {
5670   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5671                     (ins VR128:$src),
5672                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5673                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5674                     Sched<[WriteVecALU]>;
5675
5676   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5677                     (ins i128mem:$src),
5678                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5679                     [(set VR128:$dst,
5680                       (IntId128
5681                        (bitconvert (ld_frag addr:$src))))], IIC_SSE_PABS_RM>,
5682                     Sched<[WriteVecALULd]>;
5683 }
5684
5685 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5686 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5687                               Intrinsic IntId256> {
5688   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5689                     (ins VR256:$src),
5690                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5691                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5692                     Sched<[WriteVecALU]>;
5693
5694   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5695                     (ins i256mem:$src),
5696                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5697                     [(set VR256:$dst,
5698                       (IntId256
5699                        (bitconvert (loadv4i64 addr:$src))))]>,
5700                     Sched<[WriteVecALULd]>;
5701 }
5702
5703 // Helper fragments to match sext vXi1 to vXiY.
5704 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5705                                                VR128:$src))>;
5706 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5707 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5708 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5709                                                VR256:$src))>;
5710 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5711 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5712
5713 let Predicates = [HasAVX] in {
5714   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", int_x86_ssse3_pabs_b_128,
5715                                   loadv2i64>, VEX;
5716   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", int_x86_ssse3_pabs_w_128,
5717                                   loadv2i64>, VEX;
5718   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", int_x86_ssse3_pabs_d_128,
5719                                   loadv2i64>, VEX;
5720
5721   def : Pat<(xor
5722             (bc_v2i64 (v16i1sextv16i8)),
5723             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5724             (VPABSBrr128 VR128:$src)>;
5725   def : Pat<(xor
5726             (bc_v2i64 (v8i1sextv8i16)),
5727             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5728             (VPABSWrr128 VR128:$src)>;
5729   def : Pat<(xor
5730             (bc_v2i64 (v4i1sextv4i32)),
5731             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5732             (VPABSDrr128 VR128:$src)>;
5733 }
5734
5735 let Predicates = [HasAVX2] in {
5736   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5737                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5738   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5739                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5740   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5741                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5742
5743   def : Pat<(xor
5744             (bc_v4i64 (v32i1sextv32i8)),
5745             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5746             (VPABSBrr256 VR256:$src)>;
5747   def : Pat<(xor
5748             (bc_v4i64 (v16i1sextv16i16)),
5749             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5750             (VPABSWrr256 VR256:$src)>;
5751   def : Pat<(xor
5752             (bc_v4i64 (v8i1sextv8i32)),
5753             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5754             (VPABSDrr256 VR256:$src)>;
5755 }
5756
5757 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", int_x86_ssse3_pabs_b_128,
5758                               memopv2i64>;
5759 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", int_x86_ssse3_pabs_w_128,
5760                               memopv2i64>;
5761 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", int_x86_ssse3_pabs_d_128,
5762                               memopv2i64>;
5763
5764 let Predicates = [HasSSSE3] in {
5765   def : Pat<(xor
5766             (bc_v2i64 (v16i1sextv16i8)),
5767             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5768             (PABSBrr128 VR128:$src)>;
5769   def : Pat<(xor
5770             (bc_v2i64 (v8i1sextv8i16)),
5771             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5772             (PABSWrr128 VR128:$src)>;
5773   def : Pat<(xor
5774             (bc_v2i64 (v4i1sextv4i32)),
5775             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5776             (PABSDrr128 VR128:$src)>;
5777 }
5778
5779 //===---------------------------------------------------------------------===//
5780 // SSSE3 - Packed Binary Operator Instructions
5781 //===---------------------------------------------------------------------===//
5782
5783 let Sched = WriteVecALU in {
5784 def SSE_PHADDSUBD : OpndItins<
5785   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5786 >;
5787 def SSE_PHADDSUBSW : OpndItins<
5788   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5789 >;
5790 def SSE_PHADDSUBW : OpndItins<
5791   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5792 >;
5793 }
5794 let Sched = WriteShuffle in
5795 def SSE_PSHUFB : OpndItins<
5796   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5797 >;
5798 let Sched = WriteVecALU in
5799 def SSE_PSIGN : OpndItins<
5800   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5801 >;
5802 let Sched = WriteVecIMul in
5803 def SSE_PMULHRSW : OpndItins<
5804   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5805 >;
5806
5807 /// SS3I_binop_rm - Simple SSSE3 bin op
5808 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5809                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5810                          X86MemOperand x86memop, OpndItins itins,
5811                          bit Is2Addr = 1> {
5812   let isCommutable = 1 in
5813   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5814        (ins RC:$src1, RC:$src2),
5815        !if(Is2Addr,
5816          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5817          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5818        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5819        Sched<[itins.Sched]>;
5820   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5821        (ins RC:$src1, x86memop:$src2),
5822        !if(Is2Addr,
5823          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5824          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5825        [(set RC:$dst,
5826          (OpVT (OpNode RC:$src1,
5827           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5828        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5829 }
5830
5831 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5832 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5833                              Intrinsic IntId128, OpndItins itins,
5834                              PatFrag ld_frag, bit Is2Addr = 1> {
5835   let isCommutable = 1 in
5836   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5837        (ins VR128:$src1, VR128:$src2),
5838        !if(Is2Addr,
5839          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5840          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5841        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5842        Sched<[itins.Sched]>;
5843   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5844        (ins VR128:$src1, i128mem:$src2),
5845        !if(Is2Addr,
5846          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5847          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5848        [(set VR128:$dst,
5849          (IntId128 VR128:$src1,
5850           (bitconvert (ld_frag addr:$src2))))]>,
5851        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5852 }
5853
5854 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5855                                Intrinsic IntId256,
5856                                X86FoldableSchedWrite Sched> {
5857   let isCommutable = 1 in
5858   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5859        (ins VR256:$src1, VR256:$src2),
5860        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5861        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5862        Sched<[Sched]>;
5863   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5864        (ins VR256:$src1, i256mem:$src2),
5865        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5866        [(set VR256:$dst,
5867          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5868        Sched<[Sched.Folded, ReadAfterLd]>;
5869 }
5870
5871 let ImmT = NoImm, Predicates = [HasAVX] in {
5872 let isCommutable = 0 in {
5873   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5874                                   loadv2i64, i128mem,
5875                                   SSE_PHADDSUBW, 0>, VEX_4V;
5876   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5877                                   loadv2i64, i128mem,
5878                                   SSE_PHADDSUBD, 0>, VEX_4V;
5879   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5880                                   loadv2i64, i128mem,
5881                                   SSE_PHADDSUBW, 0>, VEX_4V;
5882   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5883                                   loadv2i64, i128mem,
5884                                   SSE_PHADDSUBD, 0>, VEX_4V;
5885   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5886                                   loadv2i64, i128mem,
5887                                   SSE_PSIGN, 0>, VEX_4V;
5888   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5889                                   loadv2i64, i128mem,
5890                                   SSE_PSIGN, 0>, VEX_4V;
5891   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5892                                   loadv2i64, i128mem,
5893                                   SSE_PSIGN, 0>, VEX_4V;
5894   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5895                                   loadv2i64, i128mem,
5896                                   SSE_PSHUFB, 0>, VEX_4V;
5897   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5898                                       int_x86_ssse3_phadd_sw_128,
5899                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5900   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5901                                       int_x86_ssse3_phsub_sw_128,
5902                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5903   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5904                                       int_x86_ssse3_pmadd_ub_sw_128,
5905                                       SSE_PMADD, loadv2i64, 0>, VEX_4V;
5906 }
5907 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5908                                       int_x86_ssse3_pmul_hr_sw_128,
5909                                       SSE_PMULHRSW, loadv2i64, 0>, VEX_4V;
5910 }
5911
5912 let ImmT = NoImm, Predicates = [HasAVX2] in {
5913 let isCommutable = 0 in {
5914   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5915                                   loadv4i64, i256mem,
5916                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5917   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5918                                   loadv4i64, i256mem,
5919                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5920   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5921                                   loadv4i64, i256mem,
5922                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5923   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5924                                   loadv4i64, i256mem,
5925                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5926   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5927                                   loadv4i64, i256mem,
5928                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5929   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5930                                   loadv4i64, i256mem,
5931                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5932   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5933                                   loadv4i64, i256mem,
5934                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5935   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5936                                   loadv4i64, i256mem,
5937                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5938   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5939                                         int_x86_avx2_phadd_sw,
5940                                         WriteVecALU>, VEX_4V, VEX_L;
5941   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5942                                         int_x86_avx2_phsub_sw,
5943                                         WriteVecALU>, VEX_4V, VEX_L;
5944   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5945                                        int_x86_avx2_pmadd_ub_sw,
5946                                         WriteVecIMul>, VEX_4V, VEX_L;
5947 }
5948 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5949                                         int_x86_avx2_pmul_hr_sw,
5950                                         WriteVecIMul>, VEX_4V, VEX_L;
5951 }
5952
5953 // None of these have i8 immediate fields.
5954 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5955 let isCommutable = 0 in {
5956   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5957                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5958   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5959                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5960   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5961                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5962   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5963                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5964   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5965                                  memopv2i64, i128mem, SSE_PSIGN>;
5966   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5967                                  memopv2i64, i128mem, SSE_PSIGN>;
5968   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5969                                  memopv2i64, i128mem, SSE_PSIGN>;
5970   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5971                                  memopv2i64, i128mem, SSE_PSHUFB>;
5972   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5973                                      int_x86_ssse3_phadd_sw_128,
5974                                      SSE_PHADDSUBSW, memopv2i64>;
5975   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5976                                      int_x86_ssse3_phsub_sw_128,
5977                                      SSE_PHADDSUBSW, memopv2i64>;
5978   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5979                                      int_x86_ssse3_pmadd_ub_sw_128,
5980                                      SSE_PMADD, memopv2i64>;
5981 }
5982 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5983                                      int_x86_ssse3_pmul_hr_sw_128,
5984                                      SSE_PMULHRSW, memopv2i64>;
5985 }
5986
5987 //===---------------------------------------------------------------------===//
5988 // SSSE3 - Packed Align Instruction Patterns
5989 //===---------------------------------------------------------------------===//
5990
5991 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5992   let hasSideEffects = 0 in {
5993   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5994       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5995       !if(Is2Addr,
5996         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5997         !strconcat(asm,
5998                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5999       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
6000   let mayLoad = 1 in
6001   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
6002       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
6003       !if(Is2Addr,
6004         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6005         !strconcat(asm,
6006                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6007       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6008   }
6009 }
6010
6011 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
6012   let hasSideEffects = 0 in {
6013   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
6014       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
6015       !strconcat(asm,
6016                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6017       []>, Sched<[WriteShuffle]>;
6018   let mayLoad = 1 in
6019   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
6020       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
6021       !strconcat(asm,
6022                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6023       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6024   }
6025 }
6026
6027 let Predicates = [HasAVX] in
6028   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
6029 let Predicates = [HasAVX2] in
6030   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
6031 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
6032   defm PALIGN : ssse3_palignr<"palignr">;
6033
6034 let Predicates = [HasAVX2] in {
6035 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6036           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6037 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6038           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6039 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6040           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6041 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6042           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6043 }
6044
6045 let Predicates = [HasAVX] in {
6046 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6047           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6048 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6049           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6050 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6051           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6052 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6053           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6054 }
6055
6056 let Predicates = [UseSSSE3] in {
6057 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6058           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6059 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6060           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6061 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6062           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6063 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6064           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6065 }
6066
6067 //===---------------------------------------------------------------------===//
6068 // SSSE3 - Thread synchronization
6069 //===---------------------------------------------------------------------===//
6070
6071 let SchedRW = [WriteSystem] in {
6072 let usesCustomInserter = 1 in {
6073 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
6074                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
6075                 Requires<[HasSSE3]>;
6076 }
6077
6078 let Uses = [EAX, ECX, EDX] in
6079 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
6080                  TB, Requires<[HasSSE3]>;
6081 let Uses = [ECX, EAX] in
6082 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
6083                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
6084                 TB, Requires<[HasSSE3]>;
6085 } // SchedRW
6086
6087 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
6088 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
6089
6090 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
6091       Requires<[Not64BitMode]>;
6092 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
6093       Requires<[In64BitMode]>;
6094
6095 //===----------------------------------------------------------------------===//
6096 // SSE4.1 - Packed Move with Sign/Zero Extend
6097 //===----------------------------------------------------------------------===//
6098
6099 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
6100                           RegisterClass OutRC, RegisterClass InRC,
6101                           OpndItins itins> {
6102   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
6103                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6104                  [], itins.rr>,
6105                  Sched<[itins.Sched]>;
6106
6107   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
6108                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6109                  [],
6110                  itins.rm>, Sched<[itins.Sched.Folded]>;
6111 }
6112
6113 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
6114                           X86MemOperand MemOp, X86MemOperand MemYOp,
6115                           OpndItins SSEItins, OpndItins AVXItins,
6116                           OpndItins AVX2Itins> {
6117   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
6118   let Predicates = [HasAVX] in
6119     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
6120                                      VR128, VR128, AVXItins>, VEX;
6121   let Predicates = [HasAVX2] in
6122     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
6123                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
6124 }
6125
6126 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
6127                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
6128   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
6129                                         MemOp, MemYOp,
6130                                         SSE_INTALU_ITINS_SHUFF_P,
6131                                         DEFAULT_ITINS_SHUFFLESCHED,
6132                                         DEFAULT_ITINS_SHUFFLESCHED>;
6133   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
6134                                         !strconcat("pmovzx", OpcodeStr),
6135                                         MemOp, MemYOp,
6136                                         SSE_INTALU_ITINS_SHUFF_P,
6137                                         DEFAULT_ITINS_SHUFFLESCHED,
6138                                         DEFAULT_ITINS_SHUFFLESCHED>;
6139 }
6140
6141 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
6142 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
6143 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
6144
6145 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
6146 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
6147
6148 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
6149
6150 // AVX2 Patterns
6151 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
6152   // Register-Register patterns
6153   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
6154             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
6155   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
6156             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
6157   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
6158             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
6159
6160   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
6161             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
6162   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
6163             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
6164
6165   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
6166             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
6167
6168   // On AVX2, we also support 256bit inputs.
6169   // FIXME: remove these patterns when the old shuffle lowering goes away.
6170   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
6171             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6172   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
6173             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6174   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
6175             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6176
6177   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
6178             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6179   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
6180             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6181
6182   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
6183             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6184
6185   // Simple Register-Memory patterns
6186   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6187             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6188   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6189             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6190   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6191             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6192
6193   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6194             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6195   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6196             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6197
6198   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6199             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6200
6201   // AVX2 Register-Memory patterns
6202   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6203             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6204   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6205             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6206   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6207             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6208   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6209             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6210
6211   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6212             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6213   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6214             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6215   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6216             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6217   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6218             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6219
6220   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6221             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6222   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6223             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6224   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6225             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6226   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6227             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6228
6229   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6230             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6231   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6232             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6233   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6234             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6235   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6236             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6237
6238   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6239             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6240   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6241             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6242   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6243             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6244   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6245             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6246
6247   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6248             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6249   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6250             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6251   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6252             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6253   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6254             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6255 }
6256
6257 let Predicates = [HasAVX2] in {
6258   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6259   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6260 }
6261
6262 // SSE4.1/AVX patterns.
6263 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6264                                 SDNode ExtOp, PatFrag ExtLoad16> {
6265   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6266             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6267   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6268             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6269   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6270             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6271
6272   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6273             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6274   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6275             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6276
6277   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6278             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6279
6280   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6281             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6282   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6283             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6284   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6285             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6286
6287   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6288             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6289   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6290             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6291
6292   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6293             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6294
6295   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6296             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6297   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6298             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6299   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6300             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6301   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6302             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6303   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6304             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6305
6306   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6307             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6308   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6309             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6310   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6311             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6312   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6313             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6314
6315   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6316             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6317   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6318             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6319   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6320             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6321   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6322             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6323
6324   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6325             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6326   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6327             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6328   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6329             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6330   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6331             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6332   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6333             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6334
6335   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6336             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6337   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6338             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6339   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6340             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6341   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6342             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6343
6344   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6345             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6346   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6347             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6348   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6349             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6350   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6351             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6352   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6353             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6354 }
6355
6356 let Predicates = [HasAVX] in {
6357   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6358   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6359 }
6360
6361 let Predicates = [UseSSE41] in {
6362   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6363   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6364 }
6365
6366 //===----------------------------------------------------------------------===//
6367 // SSE4.1 - Extract Instructions
6368 //===----------------------------------------------------------------------===//
6369
6370 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6371 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6372   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6373                  (ins VR128:$src1, u8imm:$src2),
6374                  !strconcat(OpcodeStr,
6375                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6376                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6377                                          imm:$src2))]>,
6378                   Sched<[WriteShuffle]>;
6379   let hasSideEffects = 0, mayStore = 1,
6380       SchedRW = [WriteShuffleLd, WriteRMW] in
6381   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6382                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6383                  !strconcat(OpcodeStr,
6384                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6385                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6386                                                  imm:$src2)))), addr:$dst)]>;
6387 }
6388
6389 let Predicates = [HasAVX] in
6390   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6391
6392 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6393
6394
6395 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6396 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6397   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6398   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6399                    (ins VR128:$src1, u8imm:$src2),
6400                    !strconcat(OpcodeStr,
6401                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6402                    []>, Sched<[WriteShuffle]>;
6403
6404   let hasSideEffects = 0, mayStore = 1,
6405       SchedRW = [WriteShuffleLd, WriteRMW] in
6406   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6407                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6408                  !strconcat(OpcodeStr,
6409                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6410                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6411                                                   imm:$src2)))), addr:$dst)]>;
6412 }
6413
6414 let Predicates = [HasAVX] in
6415   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6416
6417 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6418
6419
6420 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6421 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6422   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6423                  (ins VR128:$src1, u8imm:$src2),
6424                  !strconcat(OpcodeStr,
6425                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6426                  [(set GR32:$dst,
6427                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6428                   Sched<[WriteShuffle]>;
6429   let SchedRW = [WriteShuffleLd, WriteRMW] in
6430   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6431                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6432                  !strconcat(OpcodeStr,
6433                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6434                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6435                           addr:$dst)]>;
6436 }
6437
6438 let Predicates = [HasAVX] in
6439   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6440
6441 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6442
6443 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6444 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6445   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6446                  (ins VR128:$src1, u8imm:$src2),
6447                  !strconcat(OpcodeStr,
6448                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6449                  [(set GR64:$dst,
6450                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6451                   Sched<[WriteShuffle]>, REX_W;
6452   let SchedRW = [WriteShuffleLd, WriteRMW] in
6453   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6454                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6455                  !strconcat(OpcodeStr,
6456                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6457                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6458                           addr:$dst)]>, REX_W;
6459 }
6460
6461 let Predicates = [HasAVX] in
6462   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6463
6464 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6465
6466 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6467 /// destination
6468 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6469                             OpndItins itins = DEFAULT_ITINS> {
6470   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6471                  (ins VR128:$src1, u8imm:$src2),
6472                  !strconcat(OpcodeStr,
6473                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6474                  [(set GR32orGR64:$dst,
6475                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6476                     itins.rr>, Sched<[WriteFBlend]>;
6477   let SchedRW = [WriteFBlendLd, WriteRMW] in
6478   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6479                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6480                  !strconcat(OpcodeStr,
6481                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6482                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6483                           addr:$dst)], itins.rm>;
6484 }
6485
6486 let ExeDomain = SSEPackedSingle in {
6487   let Predicates = [UseAVX] in
6488     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6489   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6490 }
6491
6492 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6493 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6494                                               imm:$src2))),
6495                  addr:$dst),
6496           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6497           Requires<[HasAVX]>;
6498 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6499                                               imm:$src2))),
6500                  addr:$dst),
6501           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6502           Requires<[UseSSE41]>;
6503
6504 //===----------------------------------------------------------------------===//
6505 // SSE4.1 - Insert Instructions
6506 //===----------------------------------------------------------------------===//
6507
6508 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6509   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6510       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6511       !if(Is2Addr,
6512         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6513         !strconcat(asm,
6514                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6515       [(set VR128:$dst,
6516         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6517       Sched<[WriteShuffle]>;
6518   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6519       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6520       !if(Is2Addr,
6521         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6522         !strconcat(asm,
6523                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6524       [(set VR128:$dst,
6525         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6526                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6527 }
6528
6529 let Predicates = [HasAVX] in
6530   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6531 let Constraints = "$src1 = $dst" in
6532   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6533
6534 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6535   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6536       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6537       !if(Is2Addr,
6538         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6539         !strconcat(asm,
6540                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6541       [(set VR128:$dst,
6542         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6543       Sched<[WriteShuffle]>;
6544   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6545       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6546       !if(Is2Addr,
6547         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6548         !strconcat(asm,
6549                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6550       [(set VR128:$dst,
6551         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6552                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6553 }
6554
6555 let Predicates = [HasAVX] in
6556   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6557 let Constraints = "$src1 = $dst" in
6558   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6559
6560 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6561   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6562       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6563       !if(Is2Addr,
6564         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6565         !strconcat(asm,
6566                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6567       [(set VR128:$dst,
6568         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6569       Sched<[WriteShuffle]>;
6570   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6571       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6572       !if(Is2Addr,
6573         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6574         !strconcat(asm,
6575                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6576       [(set VR128:$dst,
6577         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6578                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6579 }
6580
6581 let Predicates = [HasAVX] in
6582   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6583 let Constraints = "$src1 = $dst" in
6584   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6585
6586 // insertps has a few different modes, there's the first two here below which
6587 // are optimized inserts that won't zero arbitrary elements in the destination
6588 // vector. The next one matches the intrinsic and could zero arbitrary elements
6589 // in the target vector.
6590 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6591                            OpndItins itins = DEFAULT_ITINS> {
6592   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6593       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6594       !if(Is2Addr,
6595         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6596         !strconcat(asm,
6597                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6598       [(set VR128:$dst,
6599         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6600       Sched<[WriteFShuffle]>;
6601   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6602       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6603       !if(Is2Addr,
6604         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6605         !strconcat(asm,
6606                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6607       [(set VR128:$dst,
6608         (X86insertps VR128:$src1,
6609                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6610                     imm:$src3))], itins.rm>,
6611       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6612 }
6613
6614 let ExeDomain = SSEPackedSingle in {
6615   let Predicates = [UseAVX] in
6616     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6617   let Constraints = "$src1 = $dst" in
6618     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6619 }
6620
6621 let Predicates = [UseSSE41] in {
6622   // If we're inserting an element from a load or a null pshuf of a load,
6623   // fold the load into the insertps instruction.
6624   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6625                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6626                    imm:$src3)),
6627             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6628   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6629                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6630             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6631 }
6632
6633 let Predicates = [UseAVX] in {
6634   // If we're inserting an element from a vbroadcast of a load, fold the
6635   // load into the X86insertps instruction.
6636   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6637                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6638             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6639   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6640                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6641             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6642 }
6643
6644 //===----------------------------------------------------------------------===//
6645 // SSE4.1 - Round Instructions
6646 //===----------------------------------------------------------------------===//
6647
6648 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6649                             X86MemOperand x86memop, RegisterClass RC,
6650                             PatFrag mem_frag32, PatFrag mem_frag64,
6651                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6652 let ExeDomain = SSEPackedSingle in {
6653   // Intrinsic operation, reg.
6654   // Vector intrinsic operation, reg
6655   def PSr : SS4AIi8<opcps, MRMSrcReg,
6656                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6657                     !strconcat(OpcodeStr,
6658                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6659                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6660                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6661
6662   // Vector intrinsic operation, mem
6663   def PSm : SS4AIi8<opcps, MRMSrcMem,
6664                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6665                     !strconcat(OpcodeStr,
6666                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6667                     [(set RC:$dst,
6668                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6669                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6670 } // ExeDomain = SSEPackedSingle
6671
6672 let ExeDomain = SSEPackedDouble in {
6673   // Vector intrinsic operation, reg
6674   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6675                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6676                     !strconcat(OpcodeStr,
6677                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6678                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6679                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6680
6681   // Vector intrinsic operation, mem
6682   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6683                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6684                     !strconcat(OpcodeStr,
6685                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6686                     [(set RC:$dst,
6687                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6688                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6689 } // ExeDomain = SSEPackedDouble
6690 }
6691
6692 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6693                             string OpcodeStr,
6694                             Intrinsic F32Int,
6695                             Intrinsic F64Int, bit Is2Addr = 1> {
6696 let ExeDomain = GenericDomain in {
6697   // Operation, reg.
6698   let hasSideEffects = 0 in
6699   def SSr : SS4AIi8<opcss, MRMSrcReg,
6700       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6701       !if(Is2Addr,
6702           !strconcat(OpcodeStr,
6703               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6704           !strconcat(OpcodeStr,
6705               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6706       []>, Sched<[WriteFAdd]>;
6707
6708   // Intrinsic operation, reg.
6709   let isCodeGenOnly = 1 in
6710   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6711         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6712         !if(Is2Addr,
6713             !strconcat(OpcodeStr,
6714                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6715             !strconcat(OpcodeStr,
6716                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6717         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6718         Sched<[WriteFAdd]>;
6719
6720   // Intrinsic operation, mem.
6721   def SSm : SS4AIi8<opcss, MRMSrcMem,
6722         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6723         !if(Is2Addr,
6724             !strconcat(OpcodeStr,
6725                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6726             !strconcat(OpcodeStr,
6727                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6728         [(set VR128:$dst,
6729              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6730         Sched<[WriteFAddLd, ReadAfterLd]>;
6731
6732   // Operation, reg.
6733   let hasSideEffects = 0 in
6734   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6735         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6736         !if(Is2Addr,
6737             !strconcat(OpcodeStr,
6738                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6739             !strconcat(OpcodeStr,
6740                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6741         []>, Sched<[WriteFAdd]>;
6742
6743   // Intrinsic operation, reg.
6744   let isCodeGenOnly = 1 in
6745   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6746         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6747         !if(Is2Addr,
6748             !strconcat(OpcodeStr,
6749                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6750             !strconcat(OpcodeStr,
6751                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6752         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6753         Sched<[WriteFAdd]>;
6754
6755   // Intrinsic operation, mem.
6756   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6757         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6758         !if(Is2Addr,
6759             !strconcat(OpcodeStr,
6760                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6761             !strconcat(OpcodeStr,
6762                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6763         [(set VR128:$dst,
6764               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6765         Sched<[WriteFAddLd, ReadAfterLd]>;
6766 } // ExeDomain = GenericDomain
6767 }
6768
6769 // FP round - roundss, roundps, roundsd, roundpd
6770 let Predicates = [HasAVX] in {
6771   // Intrinsic form
6772   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6773                                   loadv4f32, loadv2f64,
6774                                   int_x86_sse41_round_ps,
6775                                   int_x86_sse41_round_pd>, VEX;
6776   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6777                                   loadv8f32, loadv4f64,
6778                                   int_x86_avx_round_ps_256,
6779                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6780   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6781                                   int_x86_sse41_round_ss,
6782                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6783 }
6784
6785 let Predicates = [UseAVX] in {
6786   def : Pat<(ffloor FR32:$src),
6787             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6788   def : Pat<(f64 (ffloor FR64:$src)),
6789             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6790   def : Pat<(f32 (fnearbyint FR32:$src)),
6791             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6792   def : Pat<(f64 (fnearbyint FR64:$src)),
6793             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6794   def : Pat<(f32 (fceil FR32:$src)),
6795             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6796   def : Pat<(f64 (fceil FR64:$src)),
6797             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6798   def : Pat<(f32 (frint FR32:$src)),
6799             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6800   def : Pat<(f64 (frint FR64:$src)),
6801             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6802   def : Pat<(f32 (ftrunc FR32:$src)),
6803             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6804   def : Pat<(f64 (ftrunc FR64:$src)),
6805             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6806 }
6807
6808 let Predicates = [HasAVX] in {
6809   def : Pat<(v4f32 (ffloor VR128:$src)),
6810             (VROUNDPSr VR128:$src, (i32 0x1))>;
6811   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6812             (VROUNDPSr VR128:$src, (i32 0xC))>;
6813   def : Pat<(v4f32 (fceil VR128:$src)),
6814             (VROUNDPSr VR128:$src, (i32 0x2))>;
6815   def : Pat<(v4f32 (frint VR128:$src)),
6816             (VROUNDPSr VR128:$src, (i32 0x4))>;
6817   def : Pat<(v4f32 (ftrunc VR128:$src)),
6818             (VROUNDPSr VR128:$src, (i32 0x3))>;
6819
6820   def : Pat<(v2f64 (ffloor VR128:$src)),
6821             (VROUNDPDr VR128:$src, (i32 0x1))>;
6822   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6823             (VROUNDPDr VR128:$src, (i32 0xC))>;
6824   def : Pat<(v2f64 (fceil VR128:$src)),
6825             (VROUNDPDr VR128:$src, (i32 0x2))>;
6826   def : Pat<(v2f64 (frint VR128:$src)),
6827             (VROUNDPDr VR128:$src, (i32 0x4))>;
6828   def : Pat<(v2f64 (ftrunc VR128:$src)),
6829             (VROUNDPDr VR128:$src, (i32 0x3))>;
6830
6831   def : Pat<(v8f32 (ffloor VR256:$src)),
6832             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6833   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6834             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6835   def : Pat<(v8f32 (fceil VR256:$src)),
6836             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6837   def : Pat<(v8f32 (frint VR256:$src)),
6838             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6839   def : Pat<(v8f32 (ftrunc VR256:$src)),
6840             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6841
6842   def : Pat<(v4f64 (ffloor VR256:$src)),
6843             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6844   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6845             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6846   def : Pat<(v4f64 (fceil VR256:$src)),
6847             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6848   def : Pat<(v4f64 (frint VR256:$src)),
6849             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6850   def : Pat<(v4f64 (ftrunc VR256:$src)),
6851             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6852 }
6853
6854 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6855                                memopv4f32, memopv2f64,
6856                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6857 let Constraints = "$src1 = $dst" in
6858 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6859                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6860
6861 let Predicates = [UseSSE41] in {
6862   def : Pat<(ffloor FR32:$src),
6863             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6864   def : Pat<(f64 (ffloor FR64:$src)),
6865             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6866   def : Pat<(f32 (fnearbyint FR32:$src)),
6867             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6868   def : Pat<(f64 (fnearbyint FR64:$src)),
6869             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6870   def : Pat<(f32 (fceil FR32:$src)),
6871             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6872   def : Pat<(f64 (fceil FR64:$src)),
6873             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6874   def : Pat<(f32 (frint FR32:$src)),
6875             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6876   def : Pat<(f64 (frint FR64:$src)),
6877             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6878   def : Pat<(f32 (ftrunc FR32:$src)),
6879             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6880   def : Pat<(f64 (ftrunc FR64:$src)),
6881             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6882
6883   def : Pat<(v4f32 (ffloor VR128:$src)),
6884             (ROUNDPSr VR128:$src, (i32 0x1))>;
6885   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6886             (ROUNDPSr VR128:$src, (i32 0xC))>;
6887   def : Pat<(v4f32 (fceil VR128:$src)),
6888             (ROUNDPSr VR128:$src, (i32 0x2))>;
6889   def : Pat<(v4f32 (frint VR128:$src)),
6890             (ROUNDPSr VR128:$src, (i32 0x4))>;
6891   def : Pat<(v4f32 (ftrunc VR128:$src)),
6892             (ROUNDPSr VR128:$src, (i32 0x3))>;
6893
6894   def : Pat<(v2f64 (ffloor VR128:$src)),
6895             (ROUNDPDr VR128:$src, (i32 0x1))>;
6896   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6897             (ROUNDPDr VR128:$src, (i32 0xC))>;
6898   def : Pat<(v2f64 (fceil VR128:$src)),
6899             (ROUNDPDr VR128:$src, (i32 0x2))>;
6900   def : Pat<(v2f64 (frint VR128:$src)),
6901             (ROUNDPDr VR128:$src, (i32 0x4))>;
6902   def : Pat<(v2f64 (ftrunc VR128:$src)),
6903             (ROUNDPDr VR128:$src, (i32 0x3))>;
6904 }
6905
6906 //===----------------------------------------------------------------------===//
6907 // SSE4.1 - Packed Bit Test
6908 //===----------------------------------------------------------------------===//
6909
6910 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6911 // the intel intrinsic that corresponds to this.
6912 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6913 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6914                 "vptest\t{$src2, $src1|$src1, $src2}",
6915                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6916                 Sched<[WriteVecLogic]>, VEX;
6917 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6918                 "vptest\t{$src2, $src1|$src1, $src2}",
6919                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6920                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6921
6922 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6923                 "vptest\t{$src2, $src1|$src1, $src2}",
6924                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6925                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6926 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6927                 "vptest\t{$src2, $src1|$src1, $src2}",
6928                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6929                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6930 }
6931
6932 let Defs = [EFLAGS] in {
6933 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6934               "ptest\t{$src2, $src1|$src1, $src2}",
6935               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6936               Sched<[WriteVecLogic]>;
6937 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6938               "ptest\t{$src2, $src1|$src1, $src2}",
6939               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6940               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6941 }
6942
6943 // The bit test instructions below are AVX only
6944 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6945                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6946   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6947             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6948             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6949             Sched<[WriteVecLogic]>, VEX;
6950   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6951             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6952             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6953             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6954 }
6955
6956 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6957 let ExeDomain = SSEPackedSingle in {
6958 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6959 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6960                             VEX_L;
6961 }
6962 let ExeDomain = SSEPackedDouble in {
6963 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6964 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6965                             VEX_L;
6966 }
6967 }
6968
6969 //===----------------------------------------------------------------------===//
6970 // SSE4.1 - Misc Instructions
6971 //===----------------------------------------------------------------------===//
6972
6973 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6974   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6975                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6976                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6977                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6978                      OpSize16, XS;
6979   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6980                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6981                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6982                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6983                       Sched<[WriteFAddLd]>, OpSize16, XS;
6984
6985   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6986                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6987                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6988                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6989                      OpSize32, XS;
6990
6991   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6992                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6993                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6994                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6995                       Sched<[WriteFAddLd]>, OpSize32, XS;
6996
6997   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6998                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6999                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
7000                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
7001   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
7002                       "popcnt{q}\t{$src, $dst|$dst, $src}",
7003                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
7004                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7005                        Sched<[WriteFAddLd]>, XS;
7006 }
7007
7008
7009
7010 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
7011 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
7012                                  Intrinsic IntId128, PatFrag ld_frag,
7013                                  X86FoldableSchedWrite Sched> {
7014   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7015                     (ins VR128:$src),
7016                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7017                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
7018                     Sched<[Sched]>;
7019   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7020                      (ins i128mem:$src),
7021                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7022                      [(set VR128:$dst,
7023                        (IntId128 (bitconvert (ld_frag addr:$src))))]>,
7024                     Sched<[Sched.Folded]>;
7025 }
7026
7027 // PHMIN has the same profile as PSAD, thus we use the same scheduling
7028 // model, although the naming is misleading.
7029 let Predicates = [HasAVX] in
7030 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
7031                                          int_x86_sse41_phminposuw, loadv2i64,
7032                                          WriteVecIMul>, VEX;
7033 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
7034                                          int_x86_sse41_phminposuw, memopv2i64,
7035                                          WriteVecIMul>;
7036
7037 /// SS48I_binop_rm - Simple SSE41 binary operator.
7038 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7039                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7040                           X86MemOperand x86memop, bit Is2Addr = 1,
7041                           OpndItins itins = SSE_INTALU_ITINS_P> {
7042   let isCommutable = 1 in
7043   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7044        (ins RC:$src1, RC:$src2),
7045        !if(Is2Addr,
7046            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7047            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7048        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7049        Sched<[itins.Sched]>;
7050   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7051        (ins RC:$src1, x86memop:$src2),
7052        !if(Is2Addr,
7053            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7054            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7055        [(set RC:$dst,
7056          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
7057        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7058 }
7059
7060 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
7061 /// types.
7062 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
7063                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
7064                          PatFrag memop_frag, X86MemOperand x86memop,
7065                          OpndItins itins,
7066                          bit IsCommutable = 0, bit Is2Addr = 1> {
7067   let isCommutable = IsCommutable in
7068   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7069        (ins RC:$src1, RC:$src2),
7070        !if(Is2Addr,
7071            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7072            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7073        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
7074        Sched<[itins.Sched]>;
7075   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7076        (ins RC:$src1, x86memop:$src2),
7077        !if(Is2Addr,
7078            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7079            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7080        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
7081                                      (bitconvert (memop_frag addr:$src2)))))]>,
7082        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7083 }
7084
7085 let Predicates = [HasAVX, NoVLX] in {
7086   let isCommutable = 0 in
7087   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
7088                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7089                                   VEX_4V;
7090   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
7091                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7092                                   VEX_4V;
7093   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
7094                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7095                                   VEX_4V;
7096   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
7097                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7098                                   VEX_4V;
7099   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
7100                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7101                                   VEX_4V;
7102   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
7103                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7104                                   VEX_4V;
7105   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
7106                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7107                                   VEX_4V;
7108   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
7109                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7110                                   VEX_4V;
7111   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
7112                                    VR128, loadv2i64, i128mem,
7113                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
7114 }
7115
7116 let Predicates = [HasAVX2, NoVLX] in {
7117   let isCommutable = 0 in
7118   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
7119                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7120                                   VEX_4V, VEX_L;
7121   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
7122                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7123                                   VEX_4V, VEX_L;
7124   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
7125                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7126                                   VEX_4V, VEX_L;
7127   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
7128                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7129                                   VEX_4V, VEX_L;
7130   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
7131                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7132                                   VEX_4V, VEX_L;
7133   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
7134                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7135                                   VEX_4V, VEX_L;
7136   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
7137                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7138                                   VEX_4V, VEX_L;
7139   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
7140                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7141                                   VEX_4V, VEX_L;
7142   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
7143                                   VR256, loadv4i64, i256mem,
7144                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
7145 }
7146
7147 let Constraints = "$src1 = $dst" in {
7148   let isCommutable = 0 in
7149   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
7150                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7151   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
7152                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7153   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
7154                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7155   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
7156                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7157   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
7158                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7159   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
7160                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7161   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
7162                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7163   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
7164                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7165   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
7166                                   VR128, memopv2i64, i128mem,
7167                                   SSE_INTMUL_ITINS_P, 1>;
7168 }
7169
7170 let Predicates = [HasAVX, NoVLX] in {
7171   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
7172                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
7173                                  VEX_4V;
7174   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7175                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7176                                  VEX_4V;
7177 }
7178 let Predicates = [HasAVX2] in {
7179   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7180                                   loadv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
7181                                   VEX_4V, VEX_L;
7182   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7183                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7184                                   VEX_4V, VEX_L;
7185 }
7186
7187 let Constraints = "$src1 = $dst" in {
7188   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7189                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7190   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7191                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7192 }
7193
7194 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7195 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7196                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7197                  X86MemOperand x86memop, bit Is2Addr = 1,
7198                  OpndItins itins = DEFAULT_ITINS> {
7199   let isCommutable = 1 in
7200   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7201         (ins RC:$src1, RC:$src2, u8imm:$src3),
7202         !if(Is2Addr,
7203             !strconcat(OpcodeStr,
7204                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7205             !strconcat(OpcodeStr,
7206                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7207         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7208         Sched<[itins.Sched]>;
7209   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7210         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
7211         !if(Is2Addr,
7212             !strconcat(OpcodeStr,
7213                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7214             !strconcat(OpcodeStr,
7215                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7216         [(set RC:$dst,
7217           (IntId RC:$src1,
7218            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7219         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7220 }
7221
7222 let Predicates = [HasAVX] in {
7223   let isCommutable = 0 in {
7224     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7225                                         VR128, loadv2i64, i128mem, 0,
7226                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7227   }
7228
7229   let ExeDomain = SSEPackedSingle in {
7230   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7231                                       VR128, loadv4f32, f128mem, 0,
7232                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7233   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7234                                   int_x86_avx_blend_ps_256, VR256, loadv8f32,
7235                                   f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7236                                   VEX_4V, VEX_L;
7237   }
7238   let ExeDomain = SSEPackedDouble in {
7239   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7240                                       VR128, loadv2f64, f128mem, 0,
7241                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7242   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7243                                    int_x86_avx_blend_pd_256,VR256, loadv4f64,
7244                                    f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7245                                    VEX_4V, VEX_L;
7246   }
7247   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7248                                       VR128, loadv2i64, i128mem, 0,
7249                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7250
7251   let ExeDomain = SSEPackedSingle in
7252   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7253                                    VR128, loadv4f32, f128mem, 0,
7254                                    SSE_DPPS_ITINS>, VEX_4V;
7255   let ExeDomain = SSEPackedDouble in
7256   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7257                                    VR128, loadv2f64, f128mem, 0,
7258                                    SSE_DPPS_ITINS>, VEX_4V;
7259   let ExeDomain = SSEPackedSingle in
7260   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7261                                     VR256, loadv8f32, i256mem, 0,
7262                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7263 }
7264
7265 let Predicates = [HasAVX2] in {
7266   let isCommutable = 0 in {
7267   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7268                                   VR256, loadv4i64, i256mem, 0,
7269                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7270   }
7271   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7272                                   VR256, loadv4i64, i256mem, 0,
7273                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7274 }
7275
7276 let Constraints = "$src1 = $dst" in {
7277   let isCommutable = 0 in {
7278   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7279                                      VR128, memopv2i64, i128mem,
7280                                      1, SSE_MPSADBW_ITINS>;
7281   }
7282   let ExeDomain = SSEPackedSingle in
7283   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7284                                      VR128, memopv4f32, f128mem,
7285                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7286   let ExeDomain = SSEPackedDouble in
7287   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7288                                      VR128, memopv2f64, f128mem,
7289                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7290   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7291                                      VR128, memopv2i64, i128mem,
7292                                      1, SSE_INTALU_ITINS_BLEND_P>;
7293   let ExeDomain = SSEPackedSingle in
7294   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7295                                   VR128, memopv4f32, f128mem, 1,
7296                                   SSE_DPPS_ITINS>;
7297   let ExeDomain = SSEPackedDouble in
7298   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7299                                   VR128, memopv2f64, f128mem, 1,
7300                                   SSE_DPPD_ITINS>;
7301 }
7302
7303 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7304 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7305                                     RegisterClass RC, X86MemOperand x86memop,
7306                                     PatFrag mem_frag, Intrinsic IntId,
7307                                     X86FoldableSchedWrite Sched> {
7308   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7309                   (ins RC:$src1, RC:$src2, RC:$src3),
7310                   !strconcat(OpcodeStr,
7311                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7312                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7313                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7314                 Sched<[Sched]>;
7315
7316   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7317                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7318                   !strconcat(OpcodeStr,
7319                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7320                   [(set RC:$dst,
7321                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7322                                RC:$src3))],
7323                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7324                 Sched<[Sched.Folded, ReadAfterLd]>;
7325 }
7326
7327 let Predicates = [HasAVX] in {
7328 let ExeDomain = SSEPackedDouble in {
7329 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7330                                            loadv2f64, int_x86_sse41_blendvpd,
7331                                            WriteFVarBlend>;
7332 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7333                                   loadv4f64, int_x86_avx_blendv_pd_256,
7334                                   WriteFVarBlend>, VEX_L;
7335 } // ExeDomain = SSEPackedDouble
7336 let ExeDomain = SSEPackedSingle in {
7337 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7338                                            loadv4f32, int_x86_sse41_blendvps,
7339                                            WriteFVarBlend>;
7340 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7341                                   loadv8f32, int_x86_avx_blendv_ps_256,
7342                                   WriteFVarBlend>, VEX_L;
7343 } // ExeDomain = SSEPackedSingle
7344 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7345                                            loadv2i64, int_x86_sse41_pblendvb,
7346                                            WriteVarBlend>;
7347 }
7348
7349 let Predicates = [HasAVX2] in {
7350 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7351                                       loadv4i64, int_x86_avx2_pblendvb,
7352                                       WriteVarBlend>, VEX_L;
7353 }
7354
7355 let Predicates = [HasAVX] in {
7356   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7357                             (v16i8 VR128:$src2))),
7358             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7359   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7360                             (v4i32 VR128:$src2))),
7361             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7362   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7363                             (v4f32 VR128:$src2))),
7364             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7365   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7366                             (v2i64 VR128:$src2))),
7367             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7368   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7369                             (v2f64 VR128:$src2))),
7370             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7371   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7372                             (v8i32 VR256:$src2))),
7373             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7374   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7375                             (v8f32 VR256:$src2))),
7376             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7377   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7378                             (v4i64 VR256:$src2))),
7379             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7380   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7381                             (v4f64 VR256:$src2))),
7382             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7383
7384   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7385                                (imm:$mask))),
7386             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7387   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7388                                (imm:$mask))),
7389             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7390
7391   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7392                                (imm:$mask))),
7393             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7394   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7395                                (imm:$mask))),
7396             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7397   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7398                                (imm:$mask))),
7399             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7400 }
7401
7402 let Predicates = [HasAVX2] in {
7403   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7404                             (v32i8 VR256:$src2))),
7405             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7406   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7407                                (imm:$mask))),
7408             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7409 }
7410
7411 // Patterns
7412 let Predicates = [UseAVX] in {
7413   let AddedComplexity = 15 in {
7414   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7415   // MOVS{S,D} to the lower bits.
7416   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7417             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7418   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7419             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7420   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7421             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7422   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7423             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7424
7425   // Move low f32 and clear high bits.
7426   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7427             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7428   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7429             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7430   }
7431
7432   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7433                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7434             (SUBREG_TO_REG (i32 0),
7435                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7436                            sub_xmm)>;
7437   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7438                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7439             (SUBREG_TO_REG (i64 0),
7440                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7441                            sub_xmm)>;
7442
7443   // Move low f64 and clear high bits.
7444   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7445             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7446
7447   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7448             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7449 }
7450
7451 let Predicates = [UseSSE41] in {
7452   // With SSE41 we can use blends for these patterns.
7453   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7454             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7455   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7456             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7457   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7458             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7459 }
7460
7461
7462 /// SS41I_ternary_int - SSE 4.1 ternary operator
7463 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7464   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7465                                X86MemOperand x86memop, Intrinsic IntId,
7466                                OpndItins itins = DEFAULT_ITINS> {
7467     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7468                     (ins VR128:$src1, VR128:$src2),
7469                     !strconcat(OpcodeStr,
7470                      "\t{$src2, $dst|$dst, $src2}"),
7471                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7472                     itins.rr>, Sched<[itins.Sched]>;
7473
7474     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7475                     (ins VR128:$src1, x86memop:$src2),
7476                     !strconcat(OpcodeStr,
7477                      "\t{$src2, $dst|$dst, $src2}"),
7478                     [(set VR128:$dst,
7479                       (IntId VR128:$src1,
7480                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7481                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7482   }
7483 }
7484
7485 let ExeDomain = SSEPackedDouble in
7486 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7487                                   int_x86_sse41_blendvpd,
7488                                   DEFAULT_ITINS_FBLENDSCHED>;
7489 let ExeDomain = SSEPackedSingle in
7490 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7491                                   int_x86_sse41_blendvps,
7492                                   DEFAULT_ITINS_FBLENDSCHED>;
7493 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7494                                   int_x86_sse41_pblendvb,
7495                                   DEFAULT_ITINS_VARBLENDSCHED>;
7496
7497 // Aliases with the implicit xmm0 argument
7498 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7499                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7500 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7501                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7502 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7503                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7504 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7505                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7506 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7507                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7508 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7509                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7510
7511 let Predicates = [UseSSE41] in {
7512   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7513                             (v16i8 VR128:$src2))),
7514             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7515   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7516                             (v4i32 VR128:$src2))),
7517             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7518   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7519                             (v4f32 VR128:$src2))),
7520             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7521   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7522                             (v2i64 VR128:$src2))),
7523             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7524   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7525                             (v2f64 VR128:$src2))),
7526             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7527
7528   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7529                                (imm:$mask))),
7530             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7531   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7532                                (imm:$mask))),
7533             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7534   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7535                                (imm:$mask))),
7536             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7537
7538 }
7539
7540 let SchedRW = [WriteLoad] in {
7541 let Predicates = [HasAVX] in
7542 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7543                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7544                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7545                        VEX;
7546 let Predicates = [HasAVX2] in
7547 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7548                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7549                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7550                          VEX, VEX_L;
7551 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7552                        "movntdqa\t{$src, $dst|$dst, $src}",
7553                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7554 } // SchedRW
7555
7556 //===----------------------------------------------------------------------===//
7557 // SSE4.2 - Compare Instructions
7558 //===----------------------------------------------------------------------===//
7559
7560 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7561 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7562                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7563                           X86MemOperand x86memop, bit Is2Addr = 1> {
7564   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7565        (ins RC:$src1, RC:$src2),
7566        !if(Is2Addr,
7567            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7568            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7569        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7570   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7571        (ins RC:$src1, x86memop:$src2),
7572        !if(Is2Addr,
7573            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7574            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7575        [(set RC:$dst,
7576          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7577 }
7578
7579 let Predicates = [HasAVX] in
7580   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7581                                  loadv2i64, i128mem, 0>, VEX_4V;
7582
7583 let Predicates = [HasAVX2] in
7584   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7585                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7586
7587 let Constraints = "$src1 = $dst" in
7588   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7589                                 memopv2i64, i128mem>;
7590
7591 //===----------------------------------------------------------------------===//
7592 // SSE4.2 - String/text Processing Instructions
7593 //===----------------------------------------------------------------------===//
7594
7595 // Packed Compare Implicit Length Strings, Return Mask
7596 multiclass pseudo_pcmpistrm<string asm, PatFrag ld_frag> {
7597   def REG : PseudoI<(outs VR128:$dst),
7598                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7599     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7600                                                   imm:$src3))]>;
7601   def MEM : PseudoI<(outs VR128:$dst),
7602                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7603     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7604                        (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7605 }
7606
7607 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7608   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128", loadv2i64>,
7609                          Requires<[HasAVX]>;
7610   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128", memopv2i64>,
7611                          Requires<[UseSSE42]>;
7612 }
7613
7614 multiclass pcmpistrm_SS42AI<string asm> {
7615   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7616     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7617     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7618     []>, Sched<[WritePCmpIStrM]>;
7619   let mayLoad = 1 in
7620   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7621     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7622     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7623     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7624 }
7625
7626 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7627   let Predicates = [HasAVX] in
7628   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7629   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7630 }
7631
7632 // Packed Compare Explicit Length Strings, Return Mask
7633 multiclass pseudo_pcmpestrm<string asm, PatFrag ld_frag> {
7634   def REG : PseudoI<(outs VR128:$dst),
7635                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7636     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7637                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7638   def MEM : PseudoI<(outs VR128:$dst),
7639                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7640     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7641                        (bc_v16i8 (ld_frag addr:$src3)), EDX, imm:$src5))]>;
7642 }
7643
7644 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7645   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128", loadv2i64>,
7646                          Requires<[HasAVX]>;
7647   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128", memopv2i64>,
7648                          Requires<[UseSSE42]>;
7649 }
7650
7651 multiclass SS42AI_pcmpestrm<string asm> {
7652   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7653     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7654     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7655     []>, Sched<[WritePCmpEStrM]>;
7656   let mayLoad = 1 in
7657   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7658     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7659     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7660     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7661 }
7662
7663 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7664   let Predicates = [HasAVX] in
7665   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7666   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7667 }
7668
7669 // Packed Compare Implicit Length Strings, Return Index
7670 multiclass pseudo_pcmpistri<string asm, PatFrag ld_frag> {
7671   def REG : PseudoI<(outs GR32:$dst),
7672                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7673     [(set GR32:$dst, EFLAGS,
7674       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7675   def MEM : PseudoI<(outs GR32:$dst),
7676                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7677     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7678                               (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7679 }
7680
7681 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7682   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI", loadv2i64>,
7683                       Requires<[HasAVX]>;
7684   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI", memopv2i64>,
7685                       Requires<[UseSSE42]>;
7686 }
7687
7688 multiclass SS42AI_pcmpistri<string asm> {
7689   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7690     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7691     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7692     []>, Sched<[WritePCmpIStrI]>;
7693   let mayLoad = 1 in
7694   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7695     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7696     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7697     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7698 }
7699
7700 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7701   let Predicates = [HasAVX] in
7702   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7703   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7704 }
7705
7706 // Packed Compare Explicit Length Strings, Return Index
7707 multiclass pseudo_pcmpestri<string asm, PatFrag ld_frag> {
7708   def REG : PseudoI<(outs GR32:$dst),
7709                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7710     [(set GR32:$dst, EFLAGS,
7711       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7712   def MEM : PseudoI<(outs GR32:$dst),
7713                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7714     [(set GR32:$dst, EFLAGS,
7715       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (ld_frag addr:$src3)), EDX,
7716        imm:$src5))]>;
7717 }
7718
7719 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7720   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI", loadv2i64>,
7721                       Requires<[HasAVX]>;
7722   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI", memopv2i64>,
7723                       Requires<[UseSSE42]>;
7724 }
7725
7726 multiclass SS42AI_pcmpestri<string asm> {
7727   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7728     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7729     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7730     []>, Sched<[WritePCmpEStrI]>;
7731   let mayLoad = 1 in
7732   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7733     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7734     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7735     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7736 }
7737
7738 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7739   let Predicates = [HasAVX] in
7740   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7741   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7742 }
7743
7744 //===----------------------------------------------------------------------===//
7745 // SSE4.2 - CRC Instructions
7746 //===----------------------------------------------------------------------===//
7747
7748 // No CRC instructions have AVX equivalents
7749
7750 // crc intrinsic instruction
7751 // This set of instructions are only rm, the only difference is the size
7752 // of r and m.
7753 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7754                    RegisterClass RCIn, SDPatternOperator Int> :
7755   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7756          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7757          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7758          Sched<[WriteFAdd]>;
7759
7760 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7761                    X86MemOperand x86memop, SDPatternOperator Int> :
7762   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7763          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7764          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7765          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7766
7767 let Constraints = "$src1 = $dst" in {
7768   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7769                                  int_x86_sse42_crc32_32_8>;
7770   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7771                                  int_x86_sse42_crc32_32_8>;
7772   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7773                                  int_x86_sse42_crc32_32_16>, OpSize16;
7774   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7775                                  int_x86_sse42_crc32_32_16>, OpSize16;
7776   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7777                                  int_x86_sse42_crc32_32_32>, OpSize32;
7778   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7779                                  int_x86_sse42_crc32_32_32>, OpSize32;
7780   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7781                                  int_x86_sse42_crc32_64_64>, REX_W;
7782   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7783                                  int_x86_sse42_crc32_64_64>, REX_W;
7784   let hasSideEffects = 0 in {
7785     let mayLoad = 1 in
7786     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7787                                    null_frag>, REX_W;
7788     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7789                                    null_frag>, REX_W;
7790   }
7791 }
7792
7793 //===----------------------------------------------------------------------===//
7794 // SHA-NI Instructions
7795 //===----------------------------------------------------------------------===//
7796
7797 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7798                       bit UsesXMM0 = 0> {
7799   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7800              (ins VR128:$src1, VR128:$src2),
7801              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7802              [!if(UsesXMM0,
7803                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7804                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7805
7806   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7807              (ins VR128:$src1, i128mem:$src2),
7808              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7809              [!if(UsesXMM0,
7810                   (set VR128:$dst, (IntId VR128:$src1,
7811                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7812                   (set VR128:$dst, (IntId VR128:$src1,
7813                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7814 }
7815
7816 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7817   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7818                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7819                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7820                          [(set VR128:$dst,
7821                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7822                             (i8 imm:$src3)))]>, TA;
7823   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7824                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7825                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7826                          [(set VR128:$dst,
7827                            (int_x86_sha1rnds4 VR128:$src1,
7828                             (bc_v4i32 (memopv2i64 addr:$src2)),
7829                             (i8 imm:$src3)))]>, TA;
7830
7831   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7832   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7833   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7834
7835   let Uses=[XMM0] in
7836   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7837
7838   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7839   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7840 }
7841
7842 // Aliases with explicit %xmm0
7843 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7844                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7845 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7846                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7847
7848 //===----------------------------------------------------------------------===//
7849 // AES-NI Instructions
7850 //===----------------------------------------------------------------------===//
7851
7852 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
7853                              PatFrag ld_frag, bit Is2Addr = 1> {
7854   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7855        (ins VR128:$src1, VR128:$src2),
7856        !if(Is2Addr,
7857            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7858            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7859        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7860        Sched<[WriteAESDecEnc]>;
7861   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7862        (ins VR128:$src1, i128mem:$src2),
7863        !if(Is2Addr,
7864            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7865            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7866        [(set VR128:$dst,
7867          (IntId128 VR128:$src1, (ld_frag addr:$src2)))]>,
7868        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7869 }
7870
7871 // Perform One Round of an AES Encryption/Decryption Flow
7872 let Predicates = [HasAVX, HasAES] in {
7873   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7874                          int_x86_aesni_aesenc, loadv2i64, 0>, VEX_4V;
7875   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7876                          int_x86_aesni_aesenclast, loadv2i64, 0>, VEX_4V;
7877   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7878                          int_x86_aesni_aesdec, loadv2i64, 0>, VEX_4V;
7879   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7880                          int_x86_aesni_aesdeclast, loadv2i64, 0>, VEX_4V;
7881 }
7882
7883 let Constraints = "$src1 = $dst" in {
7884   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7885                          int_x86_aesni_aesenc, memopv2i64>;
7886   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7887                          int_x86_aesni_aesenclast, memopv2i64>;
7888   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7889                          int_x86_aesni_aesdec, memopv2i64>;
7890   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7891                          int_x86_aesni_aesdeclast, memopv2i64>;
7892 }
7893
7894 // Perform the AES InvMixColumn Transformation
7895 let Predicates = [HasAVX, HasAES] in {
7896   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7897       (ins VR128:$src1),
7898       "vaesimc\t{$src1, $dst|$dst, $src1}",
7899       [(set VR128:$dst,
7900         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7901       VEX;
7902   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7903       (ins i128mem:$src1),
7904       "vaesimc\t{$src1, $dst|$dst, $src1}",
7905       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7906       Sched<[WriteAESIMCLd]>, VEX;
7907 }
7908 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7909   (ins VR128:$src1),
7910   "aesimc\t{$src1, $dst|$dst, $src1}",
7911   [(set VR128:$dst,
7912     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7913 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7914   (ins i128mem:$src1),
7915   "aesimc\t{$src1, $dst|$dst, $src1}",
7916   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7917   Sched<[WriteAESIMCLd]>;
7918
7919 // AES Round Key Generation Assist
7920 let Predicates = [HasAVX, HasAES] in {
7921   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7922       (ins VR128:$src1, u8imm:$src2),
7923       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7924       [(set VR128:$dst,
7925         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7926       Sched<[WriteAESKeyGen]>, VEX;
7927   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7928       (ins i128mem:$src1, u8imm:$src2),
7929       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7930       [(set VR128:$dst,
7931         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7932       Sched<[WriteAESKeyGenLd]>, VEX;
7933 }
7934 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7935   (ins VR128:$src1, u8imm:$src2),
7936   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7937   [(set VR128:$dst,
7938     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7939   Sched<[WriteAESKeyGen]>;
7940 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7941   (ins i128mem:$src1, u8imm:$src2),
7942   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7943   [(set VR128:$dst,
7944     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7945   Sched<[WriteAESKeyGenLd]>;
7946
7947 //===----------------------------------------------------------------------===//
7948 // PCLMUL Instructions
7949 //===----------------------------------------------------------------------===//
7950
7951 // AVX carry-less Multiplication instructions
7952 let isCommutable = 1 in
7953 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7954            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7955            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7956            [(set VR128:$dst,
7957              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7958            Sched<[WriteCLMul]>;
7959
7960 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7961            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7962            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7963            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7964                               (loadv2i64 addr:$src2), imm:$src3))]>,
7965            Sched<[WriteCLMulLd, ReadAfterLd]>;
7966
7967 // Carry-less Multiplication instructions
7968 let Constraints = "$src1 = $dst" in {
7969 let isCommutable = 1 in
7970 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7971            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7972            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7973            [(set VR128:$dst,
7974              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7975              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7976
7977 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7978            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7979            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7980            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7981                               (memopv2i64 addr:$src2), imm:$src3))],
7982                               IIC_SSE_PCLMULQDQ_RM>,
7983            Sched<[WriteCLMulLd, ReadAfterLd]>;
7984 } // Constraints = "$src1 = $dst"
7985
7986
7987 multiclass pclmul_alias<string asm, int immop> {
7988   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7989                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7990
7991   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7992                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7993
7994   def : InstAlias<!strconcat("vpclmul", asm,
7995                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7996                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7997                   0>;
7998
7999   def : InstAlias<!strconcat("vpclmul", asm,
8000                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8001                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
8002                   0>;
8003 }
8004 defm : pclmul_alias<"hqhq", 0x11>;
8005 defm : pclmul_alias<"hqlq", 0x01>;
8006 defm : pclmul_alias<"lqhq", 0x10>;
8007 defm : pclmul_alias<"lqlq", 0x00>;
8008
8009 //===----------------------------------------------------------------------===//
8010 // SSE4A Instructions
8011 //===----------------------------------------------------------------------===//
8012
8013 let Predicates = [HasSSE4A] in {
8014
8015 let Constraints = "$src = $dst" in {
8016 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
8017                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
8018                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
8019                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
8020                                     imm:$idx))]>, PD;
8021 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8022               (ins VR128:$src, VR128:$mask),
8023               "extrq\t{$mask, $src|$src, $mask}",
8024               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
8025                                  VR128:$mask))]>, PD;
8026
8027 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
8028                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
8029                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
8030                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
8031                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
8032 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8033                  (ins VR128:$src, VR128:$mask),
8034                  "insertq\t{$mask, $src|$src, $mask}",
8035                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
8036                                     VR128:$mask))]>, XD;
8037 }
8038
8039 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
8040                 "movntss\t{$src, $dst|$dst, $src}",
8041                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
8042
8043 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
8044                 "movntsd\t{$src, $dst|$dst, $src}",
8045                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
8046 }
8047
8048 //===----------------------------------------------------------------------===//
8049 // AVX Instructions
8050 //===----------------------------------------------------------------------===//
8051
8052 //===----------------------------------------------------------------------===//
8053 // VBROADCAST - Load from memory and broadcast to all elements of the
8054 //              destination operand
8055 //
8056 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
8057                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
8058   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8059         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8060         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
8061
8062 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
8063                            X86MemOperand x86memop, ValueType VT,
8064                            PatFrag ld_frag, SchedWrite Sched> :
8065   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8066         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8067         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
8068         Sched<[Sched]>, VEX {
8069     let mayLoad = 1;
8070 }
8071
8072 // AVX2 adds register forms
8073 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
8074                          Intrinsic Int, SchedWrite Sched> :
8075   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8076          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8077          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
8078
8079 let ExeDomain = SSEPackedSingle in {
8080   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
8081                                              f32mem, v4f32, loadf32, WriteLoad>;
8082   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
8083                                              f32mem, v8f32, loadf32,
8084                                              WriteFShuffleLd>, VEX_L;
8085 }
8086 let ExeDomain = SSEPackedDouble in
8087 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
8088                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
8089 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
8090                                    int_x86_avx_vbroadcastf128_pd_256,
8091                                    WriteFShuffleLd>, VEX_L;
8092
8093 let ExeDomain = SSEPackedSingle in {
8094   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
8095                                            int_x86_avx2_vbroadcast_ss_ps,
8096                                            WriteFShuffle>;
8097   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
8098                                       int_x86_avx2_vbroadcast_ss_ps_256,
8099                                       WriteFShuffle256>, VEX_L;
8100 }
8101 let ExeDomain = SSEPackedDouble in
8102 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
8103                                       int_x86_avx2_vbroadcast_sd_pd_256,
8104                                       WriteFShuffle256>, VEX_L;
8105
8106 let Predicates = [HasAVX2] in
8107 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
8108                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
8109                                    VEX_L;
8110
8111 let Predicates = [HasAVX] in
8112 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
8113           (VBROADCASTF128 addr:$src)>;
8114
8115
8116 //===----------------------------------------------------------------------===//
8117 // VINSERTF128 - Insert packed floating-point values
8118 //
8119 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8120 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
8121           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8122           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8123           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
8124 let mayLoad = 1 in
8125 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
8126           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
8127           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8128           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
8129 }
8130
8131 let Predicates = [HasAVX] in {
8132 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
8133                                    (iPTR imm)),
8134           (VINSERTF128rr VR256:$src1, VR128:$src2,
8135                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8136 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
8137                                    (iPTR imm)),
8138           (VINSERTF128rr VR256:$src1, VR128:$src2,
8139                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8140
8141 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
8142                                    (iPTR imm)),
8143           (VINSERTF128rm VR256:$src1, addr:$src2,
8144                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8145 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
8146                                    (iPTR imm)),
8147           (VINSERTF128rm VR256:$src1, addr:$src2,
8148                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8149 }
8150
8151 let Predicates = [HasAVX1Only] in {
8152 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8153                                    (iPTR imm)),
8154           (VINSERTF128rr VR256:$src1, VR128:$src2,
8155                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8156 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8157                                    (iPTR imm)),
8158           (VINSERTF128rr VR256:$src1, VR128:$src2,
8159                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8160 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8161                                    (iPTR imm)),
8162           (VINSERTF128rr VR256:$src1, VR128:$src2,
8163                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8164 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8165                                    (iPTR imm)),
8166           (VINSERTF128rr VR256:$src1, VR128:$src2,
8167                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8168
8169 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8170                                    (iPTR imm)),
8171           (VINSERTF128rm VR256:$src1, addr:$src2,
8172                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8173 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8174                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8175                                    (iPTR imm)),
8176           (VINSERTF128rm VR256:$src1, addr:$src2,
8177                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8178 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8179                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8180                                    (iPTR imm)),
8181           (VINSERTF128rm VR256:$src1, addr:$src2,
8182                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8183 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8184                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8185                                    (iPTR imm)),
8186           (VINSERTF128rm VR256:$src1, addr:$src2,
8187                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8188 }
8189
8190 //===----------------------------------------------------------------------===//
8191 // VEXTRACTF128 - Extract packed floating-point values
8192 //
8193 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8194 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8195           (ins VR256:$src1, u8imm:$src2),
8196           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8197           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8198 let mayStore = 1 in
8199 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8200           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
8201           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8202           []>, Sched<[WriteStore]>, VEX, VEX_L;
8203 }
8204
8205 // AVX1 patterns
8206 let Predicates = [HasAVX] in {
8207 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8208           (v4f32 (VEXTRACTF128rr
8209                     (v8f32 VR256:$src1),
8210                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8211 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8212           (v2f64 (VEXTRACTF128rr
8213                     (v4f64 VR256:$src1),
8214                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8215
8216 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8217                          (iPTR imm))), addr:$dst),
8218           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8219            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8220 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8221                          (iPTR imm))), addr:$dst),
8222           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8223            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8224 }
8225
8226 let Predicates = [HasAVX1Only] in {
8227 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8228           (v2i64 (VEXTRACTF128rr
8229                   (v4i64 VR256:$src1),
8230                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8231 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8232           (v4i32 (VEXTRACTF128rr
8233                   (v8i32 VR256:$src1),
8234                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8235 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8236           (v8i16 (VEXTRACTF128rr
8237                   (v16i16 VR256:$src1),
8238                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8239 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8240           (v16i8 (VEXTRACTF128rr
8241                   (v32i8 VR256:$src1),
8242                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8243
8244 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8245                                 (iPTR imm))), addr:$dst),
8246           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8247            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8248 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8249                                 (iPTR imm))), addr:$dst),
8250           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8251            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8252 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8253                                 (iPTR imm))), addr:$dst),
8254           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8255            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8256 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8257                                 (iPTR imm))), addr:$dst),
8258           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8259            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8260 }
8261
8262 //===----------------------------------------------------------------------===//
8263 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8264 //
8265 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8266                           Intrinsic IntLd, Intrinsic IntLd256,
8267                           Intrinsic IntSt, Intrinsic IntSt256> {
8268   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8269              (ins VR128:$src1, f128mem:$src2),
8270              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8271              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8272              VEX_4V;
8273   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8274              (ins VR256:$src1, f256mem:$src2),
8275              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8276              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8277              VEX_4V, VEX_L;
8278   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8279              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8280              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8281              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8282   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8283              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8284              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8285              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8286 }
8287
8288 let ExeDomain = SSEPackedSingle in
8289 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8290                                  int_x86_avx_maskload_ps,
8291                                  int_x86_avx_maskload_ps_256,
8292                                  int_x86_avx_maskstore_ps,
8293                                  int_x86_avx_maskstore_ps_256>;
8294 let ExeDomain = SSEPackedDouble in
8295 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8296                                  int_x86_avx_maskload_pd,
8297                                  int_x86_avx_maskload_pd_256,
8298                                  int_x86_avx_maskstore_pd,
8299                                  int_x86_avx_maskstore_pd_256>;
8300
8301 //===----------------------------------------------------------------------===//
8302 // VPERMIL - Permute Single and Double Floating-Point Values
8303 //
8304 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8305                       RegisterClass RC, X86MemOperand x86memop_f,
8306                       X86MemOperand x86memop_i, PatFrag i_frag,
8307                       Intrinsic IntVar, ValueType vt> {
8308   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8309              (ins RC:$src1, RC:$src2),
8310              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8311              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8312              Sched<[WriteFShuffle]>;
8313   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8314              (ins RC:$src1, x86memop_i:$src2),
8315              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8316              [(set RC:$dst, (IntVar RC:$src1,
8317                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8318              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8319
8320   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8321              (ins RC:$src1, u8imm:$src2),
8322              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8323              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8324              Sched<[WriteFShuffle]>;
8325   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8326              (ins x86memop_f:$src1, u8imm:$src2),
8327              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8328              [(set RC:$dst,
8329                (vt (X86VPermilpi (load addr:$src1), (i8 imm:$src2))))]>, VEX,
8330              Sched<[WriteFShuffleLd]>;
8331 }
8332
8333 let ExeDomain = SSEPackedSingle in {
8334   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8335                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8336   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8337                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8338 }
8339 let ExeDomain = SSEPackedDouble in {
8340   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8341                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8342   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8343                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8344 }
8345
8346 let Predicates = [HasAVX] in {
8347 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8348           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8349 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8350           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8351 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8352           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8353 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8354           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8355
8356 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8357           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8358 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8359           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8360 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8361                                (i8 imm:$imm))),
8362           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8363 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8364           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8365
8366 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8367           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8368 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8369           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8370 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8371           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8372 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8373           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8374
8375 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8376           (VPERMILPDri VR128:$src1, imm:$imm)>;
8377 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8378           (VPERMILPDmi addr:$src1, imm:$imm)>;
8379 }
8380
8381 //===----------------------------------------------------------------------===//
8382 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8383 //
8384 let ExeDomain = SSEPackedSingle in {
8385 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8386           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8387           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8388           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8389                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8390           Sched<[WriteFShuffle]>;
8391 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8392           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8393           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8394           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8395                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8396           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8397 }
8398
8399 let Predicates = [HasAVX] in {
8400 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8401           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8402 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8403                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8404           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8405 }
8406
8407 let Predicates = [HasAVX1Only] in {
8408 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8409           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8410 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8411           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8412 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8413           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8414 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8415           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8416
8417 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8418                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8419           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8420 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8421                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8422           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8423 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8424                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8425           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8426 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8427                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8428           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8429 }
8430
8431 //===----------------------------------------------------------------------===//
8432 // VZERO - Zero YMM registers
8433 //
8434 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8435             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8436   // Zero All YMM registers
8437   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8438                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8439
8440   // Zero Upper bits of YMM registers
8441   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8442                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8443 }
8444
8445 //===----------------------------------------------------------------------===//
8446 // Half precision conversion instructions
8447 //===----------------------------------------------------------------------===//
8448 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8449   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8450              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8451              [(set RC:$dst, (Int VR128:$src))]>,
8452              T8PD, VEX, Sched<[WriteCvtF2F]>;
8453   let hasSideEffects = 0, mayLoad = 1 in
8454   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8455              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8456              Sched<[WriteCvtF2FLd]>;
8457 }
8458
8459 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8460   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8461                (ins RC:$src1, i32u8imm:$src2),
8462                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8463                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8464                TAPD, VEX, Sched<[WriteCvtF2F]>;
8465   let hasSideEffects = 0, mayStore = 1,
8466       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8467   def mr : Ii8<0x1D, MRMDestMem, (outs),
8468                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8469                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8470                TAPD, VEX;
8471 }
8472
8473 let Predicates = [HasF16C] in {
8474   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8475   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8476   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8477   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8478
8479   // Pattern match vcvtph2ps of a scalar i64 load.
8480   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8481             (VCVTPH2PSrm addr:$src)>;
8482   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8483             (VCVTPH2PSrm addr:$src)>;
8484 }
8485
8486 // Patterns for  matching conversions from float to half-float and vice versa.
8487 let Predicates = [HasF16C] in {
8488   def : Pat<(fp_to_f16 FR32:$src),
8489             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8490               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8491
8492   def : Pat<(f16_to_fp GR16:$src),
8493             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8494               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8495
8496   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8497             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8498               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8499 }
8500
8501 //===----------------------------------------------------------------------===//
8502 // AVX2 Instructions
8503 //===----------------------------------------------------------------------===//
8504
8505 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8506 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8507                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8508                  X86MemOperand x86memop> {
8509   let isCommutable = 1 in
8510   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8511         (ins RC:$src1, RC:$src2, u8imm:$src3),
8512         !strconcat(OpcodeStr,
8513             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8514         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8515         Sched<[WriteBlend]>, VEX_4V;
8516   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8517         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8518         !strconcat(OpcodeStr,
8519             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8520         [(set RC:$dst,
8521           (IntId RC:$src1,
8522            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8523         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8524 }
8525
8526 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8527                                    VR128, loadv2i64, i128mem>;
8528 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8529                                     VR256, loadv4i64, i256mem>, VEX_L;
8530
8531 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8532                   imm:$mask)),
8533           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8534 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8535                   imm:$mask)),
8536           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8537
8538 //===----------------------------------------------------------------------===//
8539 // VPBROADCAST - Load from memory and broadcast to all elements of the
8540 //               destination operand
8541 //
8542 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8543                           X86MemOperand x86memop, PatFrag ld_frag,
8544                           Intrinsic Int128, Intrinsic Int256> {
8545   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8546                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8547                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8548                   Sched<[WriteShuffle]>, VEX;
8549   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8550                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8551                   [(set VR128:$dst,
8552                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8553                   Sched<[WriteLoad]>, VEX;
8554   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8555                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8556                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8557                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8558   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8559                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8560                    [(set VR256:$dst,
8561                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8562                    Sched<[WriteLoad]>, VEX, VEX_L;
8563 }
8564
8565 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8566                                     int_x86_avx2_pbroadcastb_128,
8567                                     int_x86_avx2_pbroadcastb_256>;
8568 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8569                                     int_x86_avx2_pbroadcastw_128,
8570                                     int_x86_avx2_pbroadcastw_256>;
8571 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8572                                     int_x86_avx2_pbroadcastd_128,
8573                                     int_x86_avx2_pbroadcastd_256>;
8574 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8575                                     int_x86_avx2_pbroadcastq_128,
8576                                     int_x86_avx2_pbroadcastq_256>;
8577
8578 let Predicates = [HasAVX2] in {
8579   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8580           (VPBROADCASTBrm addr:$src)>;
8581   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8582           (VPBROADCASTBYrm addr:$src)>;
8583   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8584           (VPBROADCASTWrm addr:$src)>;
8585   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8586           (VPBROADCASTWYrm addr:$src)>;
8587   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8588           (VPBROADCASTDrm addr:$src)>;
8589   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8590           (VPBROADCASTDYrm addr:$src)>;
8591   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8592           (VPBROADCASTQrm addr:$src)>;
8593   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8594           (VPBROADCASTQYrm addr:$src)>;
8595
8596   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8597           (VPBROADCASTBrr VR128:$src)>;
8598   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8599           (VPBROADCASTBYrr VR128:$src)>;
8600   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8601           (VPBROADCASTWrr VR128:$src)>;
8602   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8603           (VPBROADCASTWYrr VR128:$src)>;
8604   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8605           (VPBROADCASTDrr VR128:$src)>;
8606   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8607           (VPBROADCASTDYrr VR128:$src)>;
8608   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8609           (VPBROADCASTQrr VR128:$src)>;
8610   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8611           (VPBROADCASTQYrr VR128:$src)>;
8612   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8613           (VBROADCASTSSrr VR128:$src)>;
8614   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8615           (VBROADCASTSSYrr VR128:$src)>;
8616   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8617           (VPBROADCASTQrr VR128:$src)>;
8618   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8619           (VBROADCASTSDYrr VR128:$src)>;
8620
8621   // Provide aliases for broadcast from the same regitser class that
8622   // automatically does the extract.
8623   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8624             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8625                                                     sub_xmm)))>;
8626   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8627             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8628                                                     sub_xmm)))>;
8629   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8630             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8631                                                     sub_xmm)))>;
8632   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8633             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8634                                                     sub_xmm)))>;
8635   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8636             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8637                                                     sub_xmm)))>;
8638   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8639             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8640                                                     sub_xmm)))>;
8641
8642   // Provide fallback in case the load node that is used in the patterns above
8643   // is used by additional users, which prevents the pattern selection.
8644   let AddedComplexity = 20 in {
8645     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8646               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8647     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8648               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8649     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8650               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8651
8652     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8653               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8654     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8655               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8656     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8657               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8658
8659     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8660           (VPBROADCASTBrr (COPY_TO_REGCLASS
8661                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8662                            VR128))>;
8663     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8664           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8665                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8666                             VR128))>;
8667
8668     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8669           (VPBROADCASTWrr (COPY_TO_REGCLASS
8670                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8671                            VR128))>;
8672     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8673           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8674                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8675                             VR128))>;
8676
8677     // The patterns for VPBROADCASTD are not needed because they would match
8678     // the exact same thing as VBROADCASTSS patterns.
8679
8680     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8681           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8682     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8683   }
8684 }
8685
8686 // AVX1 broadcast patterns
8687 let Predicates = [HasAVX1Only] in {
8688 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8689           (VBROADCASTSSYrm addr:$src)>;
8690 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8691           (VBROADCASTSDYrm addr:$src)>;
8692 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8693           (VBROADCASTSSrm addr:$src)>;
8694 }
8695
8696 let Predicates = [HasAVX] in {
8697   // Provide fallback in case the load node that is used in the patterns above
8698   // is used by additional users, which prevents the pattern selection.
8699   let AddedComplexity = 20 in {
8700   // 128bit broadcasts:
8701   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8702             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8703   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8704             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8705               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8706               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8707   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8708             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8709               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8710               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8711
8712   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8713             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8714   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8715             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8716               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8717               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8718   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8719             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8720               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8721               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8722   }
8723
8724   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8725             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8726 }
8727
8728 //===----------------------------------------------------------------------===//
8729 // VPERM - Permute instructions
8730 //
8731
8732 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8733                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8734   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8735                    (ins VR256:$src1, VR256:$src2),
8736                    !strconcat(OpcodeStr,
8737                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8738                    [(set VR256:$dst,
8739                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8740                    Sched<[Sched]>, VEX_4V, VEX_L;
8741   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8742                    (ins VR256:$src1, i256mem:$src2),
8743                    !strconcat(OpcodeStr,
8744                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8745                    [(set VR256:$dst,
8746                      (OpVT (X86VPermv VR256:$src1,
8747                             (bitconvert (mem_frag addr:$src2)))))]>,
8748                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8749 }
8750
8751 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8752 let ExeDomain = SSEPackedSingle in
8753 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8754
8755 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8756                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8757   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8758                      (ins VR256:$src1, u8imm:$src2),
8759                      !strconcat(OpcodeStr,
8760                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8761                      [(set VR256:$dst,
8762                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8763                      Sched<[Sched]>, VEX, VEX_L;
8764   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8765                      (ins i256mem:$src1, u8imm:$src2),
8766                      !strconcat(OpcodeStr,
8767                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8768                      [(set VR256:$dst,
8769                        (OpVT (X86VPermi (mem_frag addr:$src1),
8770                               (i8 imm:$src2))))]>,
8771                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8772 }
8773
8774 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8775                             WriteShuffle256>, VEX_W;
8776 let ExeDomain = SSEPackedDouble in
8777 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8778                              WriteFShuffle256>, VEX_W;
8779
8780 //===----------------------------------------------------------------------===//
8781 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8782 //
8783 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8784           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8785           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8786           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8787                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8788           VEX_4V, VEX_L;
8789 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8790           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8791           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8792           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8793                              (i8 imm:$src3)))]>,
8794           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8795
8796 let Predicates = [HasAVX2] in {
8797 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8798           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8799 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8800           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8801 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8802           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8803
8804 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8805                   (i8 imm:$imm))),
8806           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8807 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8808                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8809           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8810 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8811                   (i8 imm:$imm))),
8812           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8813 }
8814
8815
8816 //===----------------------------------------------------------------------===//
8817 // VINSERTI128 - Insert packed integer values
8818 //
8819 let hasSideEffects = 0 in {
8820 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8821           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8822           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8823           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8824 let mayLoad = 1 in
8825 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8826           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8827           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8828           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8829 }
8830
8831 let Predicates = [HasAVX2] in {
8832 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8833                                    (iPTR imm)),
8834           (VINSERTI128rr VR256:$src1, VR128:$src2,
8835                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8836 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8837                                    (iPTR imm)),
8838           (VINSERTI128rr VR256:$src1, VR128:$src2,
8839                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8840 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8841                                    (iPTR imm)),
8842           (VINSERTI128rr VR256:$src1, VR128:$src2,
8843                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8844 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8845                                    (iPTR imm)),
8846           (VINSERTI128rr VR256:$src1, VR128:$src2,
8847                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8848
8849 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8850                                    (iPTR imm)),
8851           (VINSERTI128rm VR256:$src1, addr:$src2,
8852                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8853 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8854                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8855                                    (iPTR imm)),
8856           (VINSERTI128rm VR256:$src1, addr:$src2,
8857                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8858 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8859                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8860                                    (iPTR imm)),
8861           (VINSERTI128rm VR256:$src1, addr:$src2,
8862                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8863 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8864                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8865                                    (iPTR imm)),
8866           (VINSERTI128rm VR256:$src1, addr:$src2,
8867                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8868 }
8869
8870 //===----------------------------------------------------------------------===//
8871 // VEXTRACTI128 - Extract packed integer values
8872 //
8873 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8874           (ins VR256:$src1, u8imm:$src2),
8875           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8876           [(set VR128:$dst,
8877             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8878           Sched<[WriteShuffle256]>, VEX, VEX_L;
8879 let hasSideEffects = 0, mayStore = 1 in
8880 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8881           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8882           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8883           Sched<[WriteStore]>, VEX, VEX_L;
8884
8885 let Predicates = [HasAVX2] in {
8886 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8887           (v2i64 (VEXTRACTI128rr
8888                     (v4i64 VR256:$src1),
8889                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8890 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8891           (v4i32 (VEXTRACTI128rr
8892                     (v8i32 VR256:$src1),
8893                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8894 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8895           (v8i16 (VEXTRACTI128rr
8896                     (v16i16 VR256:$src1),
8897                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8898 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8899           (v16i8 (VEXTRACTI128rr
8900                     (v32i8 VR256:$src1),
8901                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8902
8903 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8904                          (iPTR imm))), addr:$dst),
8905           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8906            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8907 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8908                          (iPTR imm))), addr:$dst),
8909           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8910            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8911 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8912                          (iPTR imm))), addr:$dst),
8913           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8914            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8915 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8916                          (iPTR imm))), addr:$dst),
8917           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8918            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8919 }
8920
8921 //===----------------------------------------------------------------------===//
8922 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8923 //
8924 multiclass avx2_pmovmask<string OpcodeStr,
8925                          Intrinsic IntLd128, Intrinsic IntLd256,
8926                          Intrinsic IntSt128, Intrinsic IntSt256> {
8927   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8928              (ins VR128:$src1, i128mem:$src2),
8929              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8930              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8931   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8932              (ins VR256:$src1, i256mem:$src2),
8933              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8934              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8935              VEX_4V, VEX_L;
8936   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8937              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8938              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8939              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8940   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8941              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8942              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8943              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8944 }
8945
8946 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8947                                 int_x86_avx2_maskload_d,
8948                                 int_x86_avx2_maskload_d_256,
8949                                 int_x86_avx2_maskstore_d,
8950                                 int_x86_avx2_maskstore_d_256>;
8951 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8952                                 int_x86_avx2_maskload_q,
8953                                 int_x86_avx2_maskload_q_256,
8954                                 int_x86_avx2_maskstore_q,
8955                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8956
8957 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8958          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8959
8960 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8961          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8962
8963 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8964          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8965
8966 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8967          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8968
8969 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8970          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8971
8972 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8973                              (bc_v8f32 (v8i32 immAllZerosV)))),
8974          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8975
8976 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
8977          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
8978                        VR256:$mask)>;
8979
8980 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8981          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8982
8983 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
8984          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8985
8986 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
8987          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
8988                        VR256:$mask)>;
8989
8990 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8991          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8992
8993 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
8994                              (bc_v4f32 (v4i32 immAllZerosV)))),
8995          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8996
8997 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
8998          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
8999                        VR128:$mask)>;
9000
9001 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
9002          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
9003
9004 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
9005          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
9006
9007 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
9008          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
9009                        VR128:$mask)>;
9010
9011 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
9012          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9013
9014 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
9015          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9016
9017 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9018          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
9019
9020 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9021                              (v4f64 immAllZerosV))),
9022          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
9023
9024 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
9025          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
9026                        VR256:$mask)>;
9027
9028 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9029          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9030
9031 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9032                              (bc_v4i64 (v8i32 immAllZerosV)))),
9033          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9034
9035 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
9036          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
9037                        VR256:$mask)>;
9038
9039 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
9040          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
9041
9042 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
9043          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
9044
9045 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
9046          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
9047
9048 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
9049                              (v2f64 immAllZerosV))),
9050          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
9051
9052 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
9053          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
9054                        VR128:$mask)>;
9055
9056 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
9057          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
9058
9059 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
9060                              (bc_v2i64 (v4i32 immAllZerosV)))),
9061          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
9062
9063 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
9064          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
9065                        VR128:$mask)>;
9066
9067 //===----------------------------------------------------------------------===//
9068 // Variable Bit Shifts
9069 //
9070 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
9071                           ValueType vt128, ValueType vt256> {
9072   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
9073              (ins VR128:$src1, VR128:$src2),
9074              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9075              [(set VR128:$dst,
9076                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
9077              VEX_4V, Sched<[WriteVarVecShift]>;
9078   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
9079              (ins VR128:$src1, i128mem:$src2),
9080              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9081              [(set VR128:$dst,
9082                (vt128 (OpNode VR128:$src1,
9083                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
9084              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9085   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9086              (ins VR256:$src1, VR256:$src2),
9087              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9088              [(set VR256:$dst,
9089                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
9090              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
9091   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9092              (ins VR256:$src1, i256mem:$src2),
9093              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9094              [(set VR256:$dst,
9095                (vt256 (OpNode VR256:$src1,
9096                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
9097              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9098 }
9099
9100 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
9101 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
9102 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
9103 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
9104 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
9105
9106 //===----------------------------------------------------------------------===//
9107 // VGATHER - GATHER Operations
9108 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
9109                        X86MemOperand memop128, X86MemOperand memop256> {
9110   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
9111             (ins VR128:$src1, memop128:$src2, VR128:$mask),
9112             !strconcat(OpcodeStr,
9113               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9114             []>, VEX_4VOp3;
9115   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
9116             (ins RC256:$src1, memop256:$src2, RC256:$mask),
9117             !strconcat(OpcodeStr,
9118               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9119             []>, VEX_4VOp3, VEX_L;
9120 }
9121
9122 let mayLoad = 1, Constraints
9123   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
9124   in {
9125   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
9126   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
9127   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
9128   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
9129
9130   let ExeDomain = SSEPackedDouble in {
9131     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
9132     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
9133   }
9134
9135   let ExeDomain = SSEPackedSingle in {
9136     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
9137     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
9138   }
9139 }