lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            OpndItins itins,
 245                            bit Is2Addr = 1> {
 246   let isCommutable = 1 in {
 247     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 248        !if(Is2Addr,
 249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 251        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 252        Sched<[itins.Sched]>;
 253   }
 254   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 255        !if(Is2Addr,
 256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 258        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 259        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 260 }
 261
 262 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 263 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 264                              string asm, string SSEVer, string FPSizeStr,
 265                              Operand memopr, ComplexPattern mem_cpat,
 266                              OpndItins itins,
 267                              bit Is2Addr = 1> {
 268 let isCodeGenOnly = 1 in {
 269   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 270        !if(Is2Addr,
 271            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 272            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 273        [(set RC:$dst, (!cast<Intrinsic>(
 274                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 275              RC:$src1, RC:$src2))], itins.rr>,
 276        Sched<[itins.Sched]>;
 277   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 278        !if(Is2Addr,
 279            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 280            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 281        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 282                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 283              RC:$src1, mem_cpat:$src2))], itins.rm>,
 284        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 285 }
 286 }
 287
 288 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 289 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 290                            RegisterClass RC, ValueType vt,
 291                            X86MemOperand x86memop, PatFrag mem_frag,
 292                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 293   let isCommutable = 1 in
 294     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 295        !if(Is2Addr,
 296            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 297            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 298        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 299        Sched<[itins.Sched]>;
 300   let mayLoad = 1 in
 301     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 302        !if(Is2Addr,
 303            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 304            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 305        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 306           itins.rm, d>,
 307        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 308 }
 309
 310 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 311 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 312                                       string OpcodeStr, X86MemOperand x86memop,
 313                                       list<dag> pat_rr, list<dag> pat_rm,
 314                                       bit Is2Addr = 1> {
 315   let isCommutable = 1, hasSideEffects = 0 in
 316     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 317        !if(Is2Addr,
 318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 320        pat_rr, NoItinerary, d>,
 321        Sched<[WriteVecLogic]>;
 322   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 323        !if(Is2Addr,
 324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 326        pat_rm, NoItinerary, d>,
 327        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 //  Non-instruction patterns
 332 //===----------------------------------------------------------------------===//
 333
 334 // A vector extract of the first f32/f64 position is a subregister copy
 335 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 337 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 338           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 339
 340 // A 128-bit subvector extract from the first 256-bit vector position
 341 // is a subregister copy that needs no instruction.
 342 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 343           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 344 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 345           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 346
 347 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 348           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 349 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 350           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 351
 352 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 353           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 354 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 355           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 356
 357 // A 128-bit subvector insert to the first 256-bit vector position
 358 // is a subregister copy that needs no instruction.
 359 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 360 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 371           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 372 }
 373
 374 // Implicitly promote a 32-bit scalar to a vector.
 375 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 378           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 379 // Implicitly promote a 64-bit scalar to a vector.
 380 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 383           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 384
 385 // Bitcasts between 128-bit vector types. Return the original type since
 386 // no instruction is needed for the conversion
 387 let Predicates = [HasSSE2] in {
 388   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr> {
 569   // AVX
 570   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 571                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 572                               VEX_4V, VEX_LIG;
 573
 574   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 575                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 576                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 577                      VEX, VEX_LIG, Sched<[WriteStore]>;
 578   // SSE1 & 2
 579   let Constraints = "$src1 = $dst" in {
 580     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 581                               "\t{$src2, $dst|$dst, $src2}">;
 582   }
 583
 584   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 585                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 586                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 587                   Sched<[WriteStore]>;
 588 }
 589
 590 // Loading from memory automatically zeroing upper bits.
 591 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 592                          PatFrag mem_pat, string OpcodeStr> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 604 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 605
 606 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 607   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 608
 609   let AddedComplexity = 20 in
 610     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 611 }
 612
 613 // Patterns
 614 let Predicates = [UseAVX] in {
 615   let AddedComplexity = 20 in {
 616   // MOVSSrm zeros the high parts of the register; represent this
 617   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 618   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 619             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 620   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 621             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 622   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624
 625   // MOVSDrm zeros the high parts of the register; represent this
 626   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 627   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 628             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 629   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 630             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 631   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzload addr:$src)),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637
 638   // Represent the same patterns above but in the form they appear for
 639   // 256-bit types
 640   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 641                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 642             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 643   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 644                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 645             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 646   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 647                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 649   }
 650   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 651                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 652             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 653
 654   // Extract and store.
 655   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 656                    addr:$dst),
 657             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 658   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 659                    addr:$dst),
 660             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 661
 662   // Shuffle with VMOVSS
 663   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 664             (VMOVSSrr (v4i32 VR128:$src1),
 665                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 666   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 667             (VMOVSSrr (v4f32 VR128:$src1),
 668                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 669
 670   // 256-bit variants
 671   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 672             (SUBREG_TO_REG (i32 0),
 673               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 674                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 675               sub_xmm)>;
 676   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 677             (SUBREG_TO_REG (i32 0),
 678               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 679                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 680               sub_xmm)>;
 681
 682   // Shuffle with VMOVSD
 683   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691
 692   // 256-bit variants
 693   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 694             (SUBREG_TO_REG (i32 0),
 695               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 696                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 697               sub_xmm)>;
 698   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 699             (SUBREG_TO_REG (i32 0),
 700               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 701                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 702               sub_xmm)>;
 703
 704   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 705   // is during lowering, where it's not possible to recognize the fold cause
 706   // it has two uses through a bitcast. One use disappears at isel time and the
 707   // fold opportunity reappears.
 708   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716 }
 717
 718 let Predicates = [UseSSE1] in {
 719   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 721   // MOVSS to the lower bits.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 723             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 725             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 727             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 728   }
 729
 730   let AddedComplexity = 20 in {
 731   // MOVSSrm already zeros the high parts of the register.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 744
 745   // Shuffle with MOVSS
 746   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 749             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 750 }
 751
 752 let Predicates = [UseSSE2] in {
 753   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 755   // MOVSD to the lower bits.
 756   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 757             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 758   }
 759
 760   let AddedComplexity = 20 in {
 761   // MOVSDrm already zeros the high parts of the register.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (X86vzload addr:$src)),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   }
 773
 774   // Extract and store.
 775   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 776                    addr:$dst),
 777             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 778
 779   // Shuffle with MOVSD
 780   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788
 789   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 790   // is during lowering, where it's not possible to recognize the fold cause
 791   // it has two uses through a bitcast. One use disappears at isel time and the
 792   // fold opportunity reappears.
 793   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801 }
 802
 803 //===----------------------------------------------------------------------===//
 804 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 805 //===----------------------------------------------------------------------===//
 806
 807 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 808                             X86MemOperand x86memop, PatFrag ld_frag,
 809                             string asm, Domain d,
 810                             OpndItins itins,
 811                             bit IsReMaterializable = 1> {
 812 let hasSideEffects = 0 in
 813   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 814               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 815            Sched<[WriteFShuffle]>;
 816 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 817   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 818               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 819                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 820            Sched<[WriteLoad]>;
 821 }
 822
 823 let Predicates = [HasAVX, NoVLX] in {
 824 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               PS, VEX;
 827 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               PD, VEX;
 830 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               PS, VEX;
 833 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               PD, VEX;
 836
 837 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 838                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 839                               PS, VEX, VEX_L;
 840 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 841                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 842                               PD, VEX, VEX_L;
 843 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 844                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 847                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 848                               PD, VEX, VEX_L;
 849 }
 850
 851 let Predicates = [UseSSE1] in {
 852 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 853                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 854                               PS;
 855 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 856                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 857                               PS;
 858 }
 859 let Predicates = [UseSSE2] in {
 860 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 862                               PD;
 863 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 864                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 865                               PD;
 866 }
 867
 868 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 869 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 870                    "movaps\t{$src, $dst|$dst, $src}",
 871                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 872                    IIC_SSE_MOVA_P_MR>, VEX;
 873 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 874                    "movapd\t{$src, $dst|$dst, $src}",
 875                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 876                    IIC_SSE_MOVA_P_MR>, VEX;
 877 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 878                    "movups\t{$src, $dst|$dst, $src}",
 879                    [(store (v4f32 VR128:$src), addr:$dst)],
 880                    IIC_SSE_MOVU_P_MR>, VEX;
 881 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 882                    "movupd\t{$src, $dst|$dst, $src}",
 883                    [(store (v2f64 VR128:$src), addr:$dst)],
 884                    IIC_SSE_MOVU_P_MR>, VEX;
 885 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 886                    "movaps\t{$src, $dst|$dst, $src}",
 887                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 888                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 889 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 890                    "movapd\t{$src, $dst|$dst, $src}",
 891                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 892                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 893 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 894                    "movups\t{$src, $dst|$dst, $src}",
 895                    [(store (v8f32 VR256:$src), addr:$dst)],
 896                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 897 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 898                    "movupd\t{$src, $dst|$dst, $src}",
 899                    [(store (v4f64 VR256:$src), addr:$dst)],
 900                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 901 } // SchedRW
 902
 903 // For disassembler
 904 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 905     SchedRW = [WriteFShuffle] in {
 906   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 907                           (ins VR128:$src),
 908                           "movaps\t{$src, $dst|$dst, $src}", [],
 909                           IIC_SSE_MOVA_P_RR>, VEX;
 910   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 911                            (ins VR128:$src),
 912                            "movapd\t{$src, $dst|$dst, $src}", [],
 913                            IIC_SSE_MOVA_P_RR>, VEX;
 914   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 915                            (ins VR128:$src),
 916                            "movups\t{$src, $dst|$dst, $src}", [],
 917                            IIC_SSE_MOVU_P_RR>, VEX;
 918   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 919                            (ins VR128:$src),
 920                            "movupd\t{$src, $dst|$dst, $src}", [],
 921                            IIC_SSE_MOVU_P_RR>, VEX;
 922   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 923                             (ins VR256:$src),
 924                             "movaps\t{$src, $dst|$dst, $src}", [],
 925                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 926   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 927                             (ins VR256:$src),
 928                             "movapd\t{$src, $dst|$dst, $src}", [],
 929                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 930   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 931                             (ins VR256:$src),
 932                             "movups\t{$src, $dst|$dst, $src}", [],
 933                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 934   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 935                             (ins VR256:$src),
 936                             "movupd\t{$src, $dst|$dst, $src}", [],
 937                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941 def : Pat<(v8i32 (X86vzmovl
 942                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 943           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 944 def : Pat<(v4i64 (X86vzmovl
 945                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 946           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 947 def : Pat<(v8f32 (X86vzmovl
 948                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 949           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 950 def : Pat<(v4f64 (X86vzmovl
 951                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 952           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 953 }
 954
 955
 956 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 957           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 958 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 959           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 960
 961 let SchedRW = [WriteStore] in {
 962 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 963                    "movaps\t{$src, $dst|$dst, $src}",
 964                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 965                    IIC_SSE_MOVA_P_MR>;
 966 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 967                    "movapd\t{$src, $dst|$dst, $src}",
 968                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 969                    IIC_SSE_MOVA_P_MR>;
 970 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 971                    "movups\t{$src, $dst|$dst, $src}",
 972                    [(store (v4f32 VR128:$src), addr:$dst)],
 973                    IIC_SSE_MOVU_P_MR>;
 974 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 975                    "movupd\t{$src, $dst|$dst, $src}",
 976                    [(store (v2f64 VR128:$src), addr:$dst)],
 977                    IIC_SSE_MOVU_P_MR>;
 978 } // SchedRW
 979
 980 // For disassembler
 981 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 982     SchedRW = [WriteFShuffle] in {
 983   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 984                          "movaps\t{$src, $dst|$dst, $src}", [],
 985                          IIC_SSE_MOVA_P_RR>;
 986   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 987                          "movapd\t{$src, $dst|$dst, $src}", [],
 988                          IIC_SSE_MOVA_P_RR>;
 989   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 990                          "movups\t{$src, $dst|$dst, $src}", [],
 991                          IIC_SSE_MOVU_P_RR>;
 992   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "movupd\t{$src, $dst|$dst, $src}", [],
 994                          IIC_SSE_MOVU_P_RR>;
 995 }
 996
 997 let Predicates = [HasAVX] in {
 998   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 999             (VMOVUPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (VMOVUPDmr addr:$dst, VR128:$src)>;
1002 }
1003
1004 let Predicates = [UseSSE1] in
1005   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1006             (MOVUPSmr addr:$dst, VR128:$src)>;
1007 let Predicates = [UseSSE2] in
1008   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1009             (MOVUPDmr addr:$dst, VR128:$src)>;
1010
1011 // Use vmovaps/vmovups for AVX integer load/store.
1012 let Predicates = [HasAVX, NoVLX] in {
1013   // 128-bit load/store
1014   def : Pat<(alignedloadv2i64 addr:$src),
1015             (VMOVAPSrm addr:$src)>;
1016   def : Pat<(loadv2i64 addr:$src),
1017             (VMOVUPSrm addr:$src)>;
1018
1019   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1026             (VMOVAPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1034             (VMOVUPSmr addr:$dst, VR128:$src)>;
1035
1036   // 256-bit load/store
1037   def : Pat<(alignedloadv4i64 addr:$src),
1038             (VMOVAPSYrm addr:$src)>;
1039   def : Pat<(loadv4i64 addr:$src),
1040             (VMOVUPSYrm addr:$src)>;
1041   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1048             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1056             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1057
1058   // Special patterns for storing subvector extracts of lower 128-bits
1059   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1060   def : Pat<(alignedstore (v2f64 (extract_subvector
1061                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1062             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1063   def : Pat<(alignedstore (v4f32 (extract_subvector
1064                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1065             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1066   def : Pat<(alignedstore (v2i64 (extract_subvector
1067                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(alignedstore (v4i32 (extract_subvector
1070                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(alignedstore (v8i16 (extract_subvector
1073                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(alignedstore (v16i8 (extract_subvector
1076                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078
1079   def : Pat<(store (v2f64 (extract_subvector
1080                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1081             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1082   def : Pat<(store (v4f32 (extract_subvector
1083                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1084             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1085   def : Pat<(store (v2i64 (extract_subvector
1086                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1087             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1088   def : Pat<(store (v4i32 (extract_subvector
1089                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1090             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1091   def : Pat<(store (v8i16 (extract_subvector
1092                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1093             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1094   def : Pat<(store (v16i8 (extract_subvector
1095                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1096             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1097 }
1098
1099 // Use movaps / movups for SSE integer load / store (one byte shorter).
1100 // The instructions selected below are then converted to MOVDQA/MOVDQU
1101 // during the SSE domain pass.
1102 let Predicates = [UseSSE1] in {
1103   def : Pat<(alignedloadv2i64 addr:$src),
1104             (MOVAPSrm addr:$src)>;
1105   def : Pat<(loadv2i64 addr:$src),
1106             (MOVUPSrm addr:$src)>;
1107
1108   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1115             (MOVAPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1123             (MOVUPSmr addr:$dst, VR128:$src)>;
1124 }
1125
1126 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1127 // bits are disregarded. FIXME: Set encoding to pseudo!
1128 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1129 let isCodeGenOnly = 1 in {
1130   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1131                          "movaps\t{$src, $dst|$dst, $src}",
1132                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1133                          IIC_SSE_MOVA_P_RM>, VEX;
1134   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1135                          "movapd\t{$src, $dst|$dst, $src}",
1136                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1137                          IIC_SSE_MOVA_P_RM>, VEX;
1138   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1139                        "movaps\t{$src, $dst|$dst, $src}",
1140                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1141                        IIC_SSE_MOVA_P_RM>;
1142   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1143                        "movapd\t{$src, $dst|$dst, $src}",
1144                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1145                        IIC_SSE_MOVA_P_RM>;
1146 }
1147 }
1148
1149 //===----------------------------------------------------------------------===//
1150 // SSE 1 & 2 - Move Low packed FP Instructions
1151 //===----------------------------------------------------------------------===//
1152
1153 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1154                                       string base_opc, string asm_opr,
1155                                       InstrItinClass itin> {
1156   def PSrm : PI<opc, MRMSrcMem,
1157          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1158          !strconcat(base_opc, "s", asm_opr),
1159      [(set VR128:$dst,
1160        (psnode VR128:$src1,
1161               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1162               itin, SSEPackedSingle>, PS,
1163      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1164
1165   def PDrm : PI<opc, MRMSrcMem,
1166          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1167          !strconcat(base_opc, "d", asm_opr),
1168      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1169                               (scalar_to_vector (loadf64 addr:$src2)))))],
1170               itin, SSEPackedDouble>, PD,
1171      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1172
1173 }
1174
1175 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1176                                  string base_opc, InstrItinClass itin> {
1177   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1178                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1179                                     itin>, VEX_4V;
1180
1181 let Constraints = "$src1 = $dst" in
1182   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1183                                     "\t{$src2, $dst|$dst, $src2}",
1184                                     itin>;
1185 }
1186
1187 let AddedComplexity = 20 in {
1188   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1189                                     IIC_SSE_MOV_LH>;
1190 }
1191
1192 let SchedRW = [WriteStore] in {
1193 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movlps\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1196                                  (iPTR 0))), addr:$dst)],
1197                                  IIC_SSE_MOV_LH>, VEX;
1198 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movlpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1201                                  (iPTR 0))), addr:$dst)],
1202                                  IIC_SSE_MOV_LH>, VEX;
1203 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1204                    "movlps\t{$src, $dst|$dst, $src}",
1205                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1206                                  (iPTR 0))), addr:$dst)],
1207                                  IIC_SSE_MOV_LH>;
1208 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1209                    "movlpd\t{$src, $dst|$dst, $src}",
1210                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1211                                  (iPTR 0))), addr:$dst)],
1212                                  IIC_SSE_MOV_LH>;
1213 } // SchedRW
1214
1215 let Predicates = [HasAVX] in {
1216   // Shuffle with VMOVLPS
1217   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1220             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1221
1222   // Shuffle with VMOVLPD
1223   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1226             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1227   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1228                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1229             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1230
1231   // Store patterns
1232   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1233                    addr:$src1),
1234             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1235   def : Pat<(store (v4i32 (X86Movlps
1236                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1237             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1238   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1239                    addr:$src1),
1240             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1242                    addr:$src1),
1243             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1244 }
1245
1246 let Predicates = [UseSSE1] in {
1247   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1248   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1249                                  (iPTR 0))), addr:$src1),
1250             (MOVLPSmr addr:$src1, VR128:$src2)>;
1251
1252   // Shuffle with MOVLPS
1253   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1256             (MOVLPSrm VR128:$src1, addr:$src2)>;
1257   def : Pat<(X86Movlps VR128:$src1,
1258                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1259             (MOVLPSrm VR128:$src1, addr:$src2)>;
1260
1261   // Store patterns
1262   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1263                                       addr:$src1),
1264             (MOVLPSmr addr:$src1, VR128:$src2)>;
1265   def : Pat<(store (v4i32 (X86Movlps
1266                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1267                               addr:$src1),
1268             (MOVLPSmr addr:$src1, VR128:$src2)>;
1269 }
1270
1271 let Predicates = [UseSSE2] in {
1272   // Shuffle with MOVLPD
1273   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1276             (MOVLPDrm VR128:$src1, addr:$src2)>;
1277   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1278                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1279             (MOVLPDrm VR128:$src1, addr:$src2)>;
1280
1281   // Store patterns
1282   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1283                            addr:$src1),
1284             (MOVLPDmr addr:$src1, VR128:$src2)>;
1285   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1286                            addr:$src1),
1287             (MOVLPDmr addr:$src1, VR128:$src2)>;
1288 }
1289
1290 //===----------------------------------------------------------------------===//
1291 // SSE 1 & 2 - Move Hi packed FP Instructions
1292 //===----------------------------------------------------------------------===//
1293
1294 let AddedComplexity = 20 in {
1295   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1296                                     IIC_SSE_MOV_LH>;
1297 }
1298
1299 let SchedRW = [WriteStore] in {
1300 // v2f64 extract element 1 is always custom lowered to unpack high to low
1301 // and extract element 0 so the non-store version isn't too horrible.
1302 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1303                    "movhps\t{$src, $dst|$dst, $src}",
1304                    [(store (f64 (vector_extract
1305                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1306                                             (bc_v2f64 (v4f32 VR128:$src))),
1307                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1308 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhpd\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (vector_extract
1311                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1312                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1313 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1314                    "movhps\t{$src, $dst|$dst, $src}",
1315                    [(store (f64 (vector_extract
1316                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1317                                             (bc_v2f64 (v4f32 VR128:$src))),
1318                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1319 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1320                    "movhpd\t{$src, $dst|$dst, $src}",
1321                    [(store (f64 (vector_extract
1322                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1323                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1324 } // SchedRW
1325
1326 let Predicates = [HasAVX] in {
1327   // VMOVHPS patterns
1328   def : Pat<(X86Movlhps VR128:$src1,
1329                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1330             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1331   def : Pat<(X86Movlhps VR128:$src1,
1332                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1333             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1334
1335   // VMOVHPD patterns
1336
1337   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1338   // is during lowering, where it's not possible to recognize the load fold
1339   // cause it has two uses through a bitcast. One use disappears at isel time
1340   // and the fold opportunity reappears.
1341   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1342                       (scalar_to_vector (loadf64 addr:$src2)))),
1343             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1344   // Also handle an i64 load because that may get selected as a faster way to
1345   // load the data.
1346   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1347                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1348             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1349
1350   def : Pat<(store (f64 (vector_extract
1351                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1352                           (iPTR 0))), addr:$dst),
1353             (VMOVHPDmr addr:$dst, VR128:$src)>;
1354 }
1355
1356 let Predicates = [UseSSE1] in {
1357   // MOVHPS patterns
1358   def : Pat<(X86Movlhps VR128:$src1,
1359                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1360             (MOVHPSrm VR128:$src1, addr:$src2)>;
1361   def : Pat<(X86Movlhps VR128:$src1,
1362                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1363             (MOVHPSrm VR128:$src1, addr:$src2)>;
1364 }
1365
1366 let Predicates = [UseSSE2] in {
1367   // MOVHPD patterns
1368
1369   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1370   // is during lowering, where it's not possible to recognize the load fold
1371   // cause it has two uses through a bitcast. One use disappears at isel time
1372   // and the fold opportunity reappears.
1373   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1374                       (scalar_to_vector (loadf64 addr:$src2)))),
1375             (MOVHPDrm VR128:$src1, addr:$src2)>;
1376   // Also handle an i64 load because that may get selected as a faster way to
1377   // load the data.
1378   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1379                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1380             (MOVHPDrm VR128:$src1, addr:$src2)>;
1381
1382   def : Pat<(store (f64 (vector_extract
1383                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1384                           (iPTR 0))), addr:$dst),
1385             (MOVHPDmr addr:$dst, VR128:$src)>;
1386 }
1387
1388 //===----------------------------------------------------------------------===//
1389 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1390 //===----------------------------------------------------------------------===//
1391
1392 let AddedComplexity = 20, Predicates = [UseAVX] in {
1393   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1394                                        (ins VR128:$src1, VR128:$src2),
1395                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1396                       [(set VR128:$dst,
1397                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1398                         IIC_SSE_MOV_LH>,
1399                       VEX_4V, Sched<[WriteFShuffle]>;
1400   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1401                                        (ins VR128:$src1, VR128:$src2),
1402                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1403                       [(set VR128:$dst,
1404                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1405                         IIC_SSE_MOV_LH>,
1406                       VEX_4V, Sched<[WriteFShuffle]>;
1407 }
1408 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1409   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1410                                        (ins VR128:$src1, VR128:$src2),
1411                       "movlhps\t{$src2, $dst|$dst, $src2}",
1412                       [(set VR128:$dst,
1413                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1414                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1415   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1416                                        (ins VR128:$src1, VR128:$src2),
1417                       "movhlps\t{$src2, $dst|$dst, $src2}",
1418                       [(set VR128:$dst,
1419                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1420                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1421 }
1422
1423 let Predicates = [UseAVX] in {
1424   // MOVLHPS patterns
1425   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1427   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1428             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1429
1430   // MOVHLPS patterns
1431   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1432             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1433 }
1434
1435 let Predicates = [UseSSE1] in {
1436   // MOVLHPS patterns
1437   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1439   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1440             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1441
1442   // MOVHLPS patterns
1443   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1444             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1445 }
1446
1447 //===----------------------------------------------------------------------===//
1448 // SSE 1 & 2 - Conversion Instructions
1449 //===----------------------------------------------------------------------===//
1450
1451 def SSE_CVT_PD : OpndItins<
1452   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1453 >;
1454
1455 let Sched = WriteCvtI2F in
1456 def SSE_CVT_PS : OpndItins<
1457   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1458 >;
1459
1460 let Sched = WriteCvtI2F in
1461 def SSE_CVT_Scalar : OpndItins<
1462   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1463 >;
1464
1465 let Sched = WriteCvtF2I in
1466 def SSE_CVT_SS2SI_32 : OpndItins<
1467   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1468 >;
1469
1470 let Sched = WriteCvtF2I in
1471 def SSE_CVT_SS2SI_64 : OpndItins<
1472   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1473 >;
1474
1475 let Sched = WriteCvtF2I in
1476 def SSE_CVT_SD2SI : OpndItins<
1477   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1478 >;
1479
1480 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1481                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1482                      string asm, OpndItins itins> {
1483   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1484                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1485                         itins.rr>, Sched<[itins.Sched]>;
1486   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1487                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1488                         itins.rm>, Sched<[itins.Sched.Folded]>;
1489 }
1490
1491 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1492                        X86MemOperand x86memop, string asm, Domain d,
1493                        OpndItins itins> {
1494 let hasSideEffects = 0 in {
1495   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1496              [], itins.rr, d>, Sched<[itins.Sched]>;
1497   let mayLoad = 1 in
1498   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1499              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1500 }
1501 }
1502
1503 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1504                           X86MemOperand x86memop, string asm> {
1505 let hasSideEffects = 0, Predicates = [UseAVX] in {
1506   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1507               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1508            Sched<[WriteCvtI2F]>;
1509   let mayLoad = 1 in
1510   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1511               (ins DstRC:$src1, x86memop:$src),
1512               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1513            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1514 } // hasSideEffects = 0
1515 }
1516
1517 let Predicates = [UseAVX] in {
1518 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1519                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1520                                 SSE_CVT_SS2SI_32>,
1521                                 XS, VEX, VEX_LIG;
1522 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1523                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1524                                 SSE_CVT_SS2SI_64>,
1525                                 XS, VEX, VEX_W, VEX_LIG;
1526 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1527                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1528                                 SSE_CVT_SD2SI>,
1529                                 XD, VEX, VEX_LIG;
1530 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1531                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1532                                 SSE_CVT_SD2SI>,
1533                                 XD, VEX, VEX_W, VEX_LIG;
1534
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1537 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1541 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1545 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1549 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1550                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1551 }
1552 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1553 // register, but the same isn't true when only using memory operands,
1554 // provide other assembly "l" and "q" forms to address this explicitly
1555 // where appropriate to do so.
1556 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1557                                   XS, VEX_4V, VEX_LIG;
1558 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1559                                   XS, VEX_4V, VEX_W, VEX_LIG;
1560 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1561                                   XD, VEX_4V, VEX_LIG;
1562 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1563                                   XD, VEX_4V, VEX_W, VEX_LIG;
1564
1565 let Predicates = [UseAVX] in {
1566   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1569                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1570
1571   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1572             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1574             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1576             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1578             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1579
1580   def : Pat<(f32 (sint_to_fp GR32:$src)),
1581             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1582   def : Pat<(f32 (sint_to_fp GR64:$src)),
1583             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR32:$src)),
1585             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1586   def : Pat<(f64 (sint_to_fp GR64:$src)),
1587             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1588 }
1589
1590 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1591                       "cvttss2si\t{$src, $dst|$dst, $src}",
1592                       SSE_CVT_SS2SI_32>, XS;
1593 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1594                       "cvttss2si\t{$src, $dst|$dst, $src}",
1595                       SSE_CVT_SS2SI_64>, XS, REX_W;
1596 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1597                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1598                       SSE_CVT_SD2SI>, XD;
1599 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1600                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1601                       SSE_CVT_SD2SI>, XD, REX_W;
1602 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1603                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1604                       SSE_CVT_Scalar>, XS;
1605 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1606                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1607                       SSE_CVT_Scalar>, XS, REX_W;
1608 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1609                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1610                       SSE_CVT_Scalar>, XD;
1611 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1612                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1613                       SSE_CVT_Scalar>, XD, REX_W;
1614
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1617 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1621 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1625 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1629 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1630                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1631
1632 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1634 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1635                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1636
1637 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1638 // and/or XMM operand(s).
1639
1640 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1641                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1642                          string asm, OpndItins itins> {
1643   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1644               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1645               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1646            Sched<[itins.Sched]>;
1647   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1648               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1649               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1650            Sched<[itins.Sched.Folded]>;
1651 }
1652
1653 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1654                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1655                     PatFrag ld_frag, string asm, OpndItins itins,
1656                     bit Is2Addr = 1> {
1657   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1658               !if(Is2Addr,
1659                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1660                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1661               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1662               itins.rr>, Sched<[itins.Sched]>;
1663   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1664               (ins DstRC:$src1, x86memop:$src2),
1665               !if(Is2Addr,
1666                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1667                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1668               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1669               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1670 }
1671
1672 let Predicates = [UseAVX] in {
1673 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1674                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1675                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1676 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1677                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1678                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1679 }
1680 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1681                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1682 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1683                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1684
1685
1686 let isCodeGenOnly = 1 in {
1687   let Predicates = [UseAVX] in {
1688   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1689             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1690             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1691   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1692             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1693             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1694             VEX_W;
1695   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1696             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1697             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1698   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1699             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1700             SSE_CVT_Scalar, 0>, XD,
1701             VEX_4V, VEX_W;
1702   }
1703   let Constraints = "$src1 = $dst" in {
1704     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1705                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1706                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1707     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1708                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1709                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1710     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1711                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1712                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1713     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1714                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1715                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1716   }
1717 } // isCodeGenOnly = 1
1718
1719 /// SSE 1 Only
1720
1721 // Aliases for intrinsics
1722 let isCodeGenOnly = 1 in {
1723 let Predicates = [UseAVX] in {
1724 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1725                                     ssmem, sse_load_f32, "cvttss2si",
1726                                     SSE_CVT_SS2SI_32>, XS, VEX;
1727 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1728                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1729                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1730                                    XS, VEX, VEX_W;
1731 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1732                                     sdmem, sse_load_f64, "cvttsd2si",
1733                                     SSE_CVT_SD2SI>, XD, VEX;
1734 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1735                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1736                                   "cvttsd2si", SSE_CVT_SD2SI>,
1737                                   XD, VEX, VEX_W;
1738 }
1739 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1740                                     ssmem, sse_load_f32, "cvttss2si",
1741                                     SSE_CVT_SS2SI_32>, XS;
1742 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1743                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1744                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1745 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1746                                     sdmem, sse_load_f64, "cvttsd2si",
1747                                     SSE_CVT_SD2SI>, XD;
1748 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1749                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1750                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1751 } // isCodeGenOnly = 1
1752
1753 let Predicates = [UseAVX] in {
1754 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1755                                   ssmem, sse_load_f32, "cvtss2si",
1756                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1757 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1758                                   ssmem, sse_load_f32, "cvtss2si",
1759                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1760 }
1761 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1762                                ssmem, sse_load_f32, "cvtss2si",
1763                                SSE_CVT_SS2SI_32>, XS;
1764 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1765                                  ssmem, sse_load_f32, "cvtss2si",
1766                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1767
1768 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1769                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1770                                SSEPackedSingle, SSE_CVT_PS>,
1771                                PS, VEX, Requires<[HasAVX]>;
1772 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1773                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1774                                SSEPackedSingle, SSE_CVT_PS>,
1775                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1776
1777 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1778                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1779                             SSEPackedSingle, SSE_CVT_PS>,
1780                             PS, Requires<[UseSSE2]>;
1781
1782 let Predicates = [UseAVX] in {
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1785 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1789 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1793 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1797 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1798                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1799 }
1800
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1803 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1807 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1808                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1811 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1815 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1816                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1817
1818 /// SSE 2 Only
1819
1820 // Convert scalar double to scalar single
1821 let hasSideEffects = 0, Predicates = [UseAVX] in {
1822 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1823                        (ins FR64:$src1, FR64:$src2),
1824                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1825                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1826                       Sched<[WriteCvtF2F]>;
1827 let mayLoad = 1 in
1828 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1829                        (ins FR64:$src1, f64mem:$src2),
1830                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1831                       [], IIC_SSE_CVT_Scalar_RM>,
1832                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1833                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1834 }
1835
1836 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1837           Requires<[UseAVX]>;
1838
1839 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1840                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1841                       [(set FR32:$dst, (fround FR64:$src))],
1842                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1843 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1844                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1845                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1846                       IIC_SSE_CVT_Scalar_RM>,
1847                       XD,
1848                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1849
1850 let isCodeGenOnly = 1 in {
1851 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1852                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1853                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1854                        [(set VR128:$dst,
1855                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1856                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1857                        Sched<[WriteCvtF2F]>;
1858 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1859                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1860                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1861                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1862                                           VR128:$src1, sse_load_f64:$src2))],
1863                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1864                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1865
1866 let Constraints = "$src1 = $dst" in {
1867 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1868                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1869                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1870                        [(set VR128:$dst,
1871                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1872                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1873                        Sched<[WriteCvtF2F]>;
1874 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1875                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1876                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1877                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1878                                           VR128:$src1, sse_load_f64:$src2))],
1879                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1880                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1881 }
1882 } // isCodeGenOnly = 1
1883
1884 // Convert scalar single to scalar double
1885 // SSE2 instructions with XS prefix
1886 let hasSideEffects = 0, Predicates = [UseAVX] in {
1887 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1888                     (ins FR32:$src1, FR32:$src2),
1889                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1890                     [], IIC_SSE_CVT_Scalar_RR>,
1891                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1892                     Sched<[WriteCvtF2F]>;
1893 let mayLoad = 1 in
1894 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1895                     (ins FR32:$src1, f32mem:$src2),
1896                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1897                     [], IIC_SSE_CVT_Scalar_RM>,
1898                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1899                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1900 }
1901
1902 def : Pat<(f64 (fextend FR32:$src)),
1903     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1904 def : Pat<(fextend (loadf32 addr:$src)),
1905     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1906
1907 def : Pat<(extloadf32 addr:$src),
1908     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1909     Requires<[UseAVX, OptForSize]>;
1910 def : Pat<(extloadf32 addr:$src),
1911     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1912     Requires<[UseAVX, OptForSpeed]>;
1913
1914 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1915                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1916                    [(set FR64:$dst, (fextend FR32:$src))],
1917                    IIC_SSE_CVT_Scalar_RR>, XS,
1918                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1919 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1920                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1921                    [(set FR64:$dst, (extloadf32 addr:$src))],
1922                    IIC_SSE_CVT_Scalar_RM>, XS,
1923                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1924
1925 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1926 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1927 // combine.
1928 // Since these loads aren't folded into the fextend, we have to match it
1929 // explicitly here.
1930 def : Pat<(fextend (loadf32 addr:$src)),
1931           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1932 def : Pat<(extloadf32 addr:$src),
1933           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1934
1935 let isCodeGenOnly = 1 in {
1936 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1937                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1938                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1939                     [(set VR128:$dst,
1940                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1941                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1942                     Sched<[WriteCvtF2F]>;
1943 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1944                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1945                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1946                     [(set VR128:$dst,
1947                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1948                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1949                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1950 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1951 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1952                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1953                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1954                     [(set VR128:$dst,
1955                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1956                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1957                     Sched<[WriteCvtF2F]>;
1958 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1959                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1960                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1961                     [(set VR128:$dst,
1962                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1963                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1964                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1965 }
1966 } // isCodeGenOnly = 1
1967
1968 // Convert packed single/double fp to doubleword
1969 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1970                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1971                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1972                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1973 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1974                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1975                        [(set VR128:$dst,
1976                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1977                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1978 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1979                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1980                         [(set VR256:$dst,
1981                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1982                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1983 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1984                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1985                         [(set VR256:$dst,
1986                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1987                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1988 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1989                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1990                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1991                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1992 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1993                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1994                      [(set VR128:$dst,
1995                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1996                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1997
1998
1999 // Convert Packed Double FP to Packed DW Integers
2000 let Predicates = [HasAVX] in {
2001 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2002 // register, but the same isn't true when using memory operands instead.
2003 // Provide other assembly rr and rm forms to address this explicitly.
2004 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2005                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2006                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2007                        VEX, Sched<[WriteCvtF2I]>;
2008
2009 // XMM only
2010 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2011                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2012 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2016                        Sched<[WriteCvtF2ILd]>;
2017
2018 // YMM only
2019 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2020                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2021                        [(set VR128:$dst,
2022                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2023                        Sched<[WriteCvtF2I]>;
2024 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2025                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2026                        [(set VR128:$dst,
2027                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2028                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2029 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2030                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2031 }
2032
2033 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2034                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2035                       [(set VR128:$dst,
2036                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2037                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2038 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2039                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2040                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2041                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2042
2043 // Convert with truncation packed single/double fp to doubleword
2044 // SSE2 packed instructions with XS prefix
2045 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2046                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2047                          [(set VR128:$dst,
2048                            (int_x86_sse2_cvttps2dq VR128:$src))],
2049                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2050 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2051                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2052                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2053                                             (loadv4f32 addr:$src)))],
2054                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2055 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2056                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2057                           [(set VR256:$dst,
2058                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2059                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2060 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2061                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2062                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2063                                              (loadv8f32 addr:$src)))],
2064                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2065                           Sched<[WriteCvtF2ILd]>;
2066
2067 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2068                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2069                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2070                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2071 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2072                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2073                        [(set VR128:$dst,
2074                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2075                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2076
2077 let Predicates = [HasAVX] in {
2078   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2079             (VCVTDQ2PSrr VR128:$src)>;
2080   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2081             (VCVTDQ2PSrm addr:$src)>;
2082
2083   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2084             (VCVTDQ2PSrr VR128:$src)>;
2085   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2086             (VCVTDQ2PSrm addr:$src)>;
2087
2088   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2089             (VCVTTPS2DQrr VR128:$src)>;
2090   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2091             (VCVTTPS2DQrm addr:$src)>;
2092
2093   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2094             (VCVTDQ2PSYrr VR256:$src)>;
2095   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2096             (VCVTDQ2PSYrm addr:$src)>;
2097
2098   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2099             (VCVTTPS2DQYrr VR256:$src)>;
2100   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2101             (VCVTTPS2DQYrm addr:$src)>;
2102 }
2103
2104 let Predicates = [UseSSE2] in {
2105   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2106             (CVTDQ2PSrr VR128:$src)>;
2107   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2108             (CVTDQ2PSrm addr:$src)>;
2109
2110   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2111             (CVTDQ2PSrr VR128:$src)>;
2112   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2113             (CVTDQ2PSrm addr:$src)>;
2114
2115   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2116             (CVTTPS2DQrr VR128:$src)>;
2117   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2118             (CVTTPS2DQrm addr:$src)>;
2119 }
2120
2121 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2122                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2123                         [(set VR128:$dst,
2124                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2125                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2126
2127 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2128 // register, but the same isn't true when using memory operands instead.
2129 // Provide other assembly rr and rm forms to address this explicitly.
2130
2131 // XMM only
2132 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2133                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2134 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2135                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2136                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2137                                             (loadv2f64 addr:$src)))],
2138                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2139
2140 // YMM only
2141 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2142                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2143                          [(set VR128:$dst,
2144                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2145                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2146 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2147                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2148                          [(set VR128:$dst,
2149                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2150                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2151 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2152                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2153
2154 let Predicates = [HasAVX] in {
2155   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2156             (VCVTTPD2DQYrr VR256:$src)>;
2157   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2158             (VCVTTPD2DQYrm addr:$src)>;
2159 } // Predicates = [HasAVX]
2160
2161 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2162                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2163                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2164                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2165 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2166                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2167                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2168                                         (memopv2f64 addr:$src)))],
2169                                         IIC_SSE_CVT_PD_RM>,
2170                       Sched<[WriteCvtF2ILd]>;
2171
2172 // Convert packed single to packed double
2173 let Predicates = [HasAVX] in {
2174                   // SSE2 instructions without OpSize prefix
2175 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2177                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2178                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2179 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2180                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2181                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2182                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2183 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2184                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2185                      [(set VR256:$dst,
2186                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2187                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2188 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2189                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2190                      [(set VR256:$dst,
2191                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2192                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2193 }
2194
2195 let Predicates = [UseSSE2] in {
2196 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2197                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2198                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2199                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2200 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2201                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2202                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2203                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2204 }
2205
2206 // Convert Packed DW Integers to Packed Double FP
2207 let Predicates = [HasAVX] in {
2208 let hasSideEffects = 0, mayLoad = 1 in
2209 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2212 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2213                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2214                      [(set VR128:$dst,
2215                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2216                    Sched<[WriteCvtI2F]>;
2217 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2218                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2219                      [(set VR256:$dst,
2220                        (int_x86_avx_cvtdq2_pd_256
2221                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2222                     Sched<[WriteCvtI2FLd]>;
2223 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2224                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2225                      [(set VR256:$dst,
2226                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2227                     Sched<[WriteCvtI2F]>;
2228 }
2229
2230 let hasSideEffects = 0, mayLoad = 1 in
2231 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2232                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2233                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2234 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2235                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2236                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2237                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2238
2239 // AVX 256-bit register conversion intrinsics
2240 let Predicates = [HasAVX] in {
2241   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2242             (VCVTDQ2PDYrr VR128:$src)>;
2243   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2244             (VCVTDQ2PDYrm addr:$src)>;
2245 } // Predicates = [HasAVX]
2246
2247 // Convert packed double to packed single
2248 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2249 // register, but the same isn't true when using memory operands instead.
2250 // Provide other assembly rr and rm forms to address this explicitly.
2251 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2252                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2253                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2254                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2255
2256 // XMM only
2257 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2258                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2259 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2260                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2261                         [(set VR128:$dst,
2262                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2263                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2264
2265 // YMM only
2266 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2267                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2268                         [(set VR128:$dst,
2269                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2270                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2271 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2272                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2273                         [(set VR128:$dst,
2274                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2275                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2276 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2277                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2278
2279 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2280                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2281                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2282                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2283 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2284                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2285                      [(set VR128:$dst,
2286                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2287                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2288
2289
2290 // AVX 256-bit register conversion intrinsics
2291 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2292 // whenever possible to avoid declaring two versions of each one.
2293 let Predicates = [HasAVX] in {
2294   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2295             (VCVTDQ2PSYrr VR256:$src)>;
2296   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2297             (VCVTDQ2PSYrm addr:$src)>;
2298
2299   // Match fround and fextend for 128/256-bit conversions
2300   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2301             (VCVTPD2PSrr VR128:$src)>;
2302   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2303             (VCVTPD2PSXrm addr:$src)>;
2304   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2305             (VCVTPD2PSYrr VR256:$src)>;
2306   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2307             (VCVTPD2PSYrm addr:$src)>;
2308
2309   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2310             (VCVTPS2PDrr VR128:$src)>;
2311   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2312             (VCVTPS2PDYrr VR128:$src)>;
2313   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2314             (VCVTPS2PDYrm addr:$src)>;
2315 }
2316
2317 let Predicates = [UseSSE2] in {
2318   // Match fround and fextend for 128 conversions
2319   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2320             (CVTPD2PSrr VR128:$src)>;
2321   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2322             (CVTPD2PSrm addr:$src)>;
2323
2324   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2325             (CVTPS2PDrr VR128:$src)>;
2326 }
2327
2328 //===----------------------------------------------------------------------===//
2329 // SSE 1 & 2 - Compare Instructions
2330 //===----------------------------------------------------------------------===//
2331
2332 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2333 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2334                             Operand CC, SDNode OpNode, ValueType VT,
2335                             PatFrag ld_frag, string asm, string asm_alt,
2336                             OpndItins itins> {
2337   def rr : SIi8<0xC2, MRMSrcReg,
2338                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2339                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2340                 itins.rr>, Sched<[itins.Sched]>;
2341   def rm : SIi8<0xC2, MRMSrcMem,
2342                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2343                 [(set RC:$dst, (OpNode (VT RC:$src1),
2344                                          (ld_frag addr:$src2), imm:$cc))],
2345                                          itins.rm>,
2346            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2347
2348   // Accept explicit immediate argument form instead of comparison code.
2349   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2350     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2351                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2352                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2353     let mayLoad = 1 in
2354     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2355                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2356                       IIC_SSE_ALU_F32S_RM>,
2357                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2358   }
2359 }
2360
2361 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2362                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2363                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2364                  SSE_ALU_F32S>,
2365                  XS, VEX_4V, VEX_LIG;
2366 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2367                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2368                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2369                  SSE_ALU_F32S>, // same latency as 32 bit compare
2370                  XD, VEX_4V, VEX_LIG;
2371
2372 let Constraints = "$src1 = $dst" in {
2373   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2374                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2375                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2376                   XS;
2377   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2378                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2379                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2380                   SSE_ALU_F64S>,
2381                   XD;
2382 }
2383
2384 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2385                          Intrinsic Int, string asm, OpndItins itins> {
2386   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2387                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2388                         [(set VR128:$dst, (Int VR128:$src1,
2389                                                VR128:$src, imm:$cc))],
2390                                                itins.rr>,
2391            Sched<[itins.Sched]>;
2392   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2393                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2394                         [(set VR128:$dst, (Int VR128:$src1,
2395                                                (load addr:$src), imm:$cc))],
2396                                                itins.rm>,
2397            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2398 }
2399
2400 let isCodeGenOnly = 1 in {
2401   // Aliases to match intrinsics which expect XMM operand(s).
2402   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2403                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2404                        SSE_ALU_F32S>,
2405                        XS, VEX_4V;
2406   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2407                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2408                        SSE_ALU_F32S>, // same latency as f32
2409                        XD, VEX_4V;
2410   let Constraints = "$src1 = $dst" in {
2411     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2412                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2413                          SSE_ALU_F32S>, XS;
2414     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2415                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2416                          SSE_ALU_F64S>,
2417                          XD;
2418 }
2419 }
2420
2421
2422 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2423 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2424                             ValueType vt, X86MemOperand x86memop,
2425                             PatFrag ld_frag, string OpcodeStr> {
2426   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2427                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2428                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2429                      IIC_SSE_COMIS_RR>,
2430           Sched<[WriteFAdd]>;
2431   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2432                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2433                      [(set EFLAGS, (OpNode (vt RC:$src1),
2434                                            (ld_frag addr:$src2)))],
2435                                            IIC_SSE_COMIS_RM>,
2436           Sched<[WriteFAddLd, ReadAfterLd]>;
2437 }
2438
2439 let Defs = [EFLAGS] in {
2440   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2441                                   "ucomiss">, PS, VEX, VEX_LIG;
2442   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2443                                   "ucomisd">, PD, VEX, VEX_LIG;
2444   let Pattern = []<dag> in {
2445     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2446                                     "comiss">, PS, VEX, VEX_LIG;
2447     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2448                                     "comisd">, PD, VEX, VEX_LIG;
2449   }
2450
2451   let isCodeGenOnly = 1 in {
2452     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2453                               load, "ucomiss">, PS, VEX;
2454     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2455                               load, "ucomisd">, PD, VEX;
2456
2457     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2458                               load, "comiss">, PS, VEX;
2459     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2460                               load, "comisd">, PD, VEX;
2461   }
2462   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2463                                   "ucomiss">, PS;
2464   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2465                                   "ucomisd">, PD;
2466
2467   let Pattern = []<dag> in {
2468     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2469                                     "comiss">, PS;
2470     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2471                                     "comisd">, PD;
2472   }
2473
2474   let isCodeGenOnly = 1 in {
2475     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2476                                 load, "ucomiss">, PS;
2477     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2478                                 load, "ucomisd">, PD;
2479
2480     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2481                                     "comiss">, PS;
2482     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2483                                     "comisd">, PD;
2484   }
2485 } // Defs = [EFLAGS]
2486
2487 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2488 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2489                             Operand CC, Intrinsic Int, string asm,
2490                             string asm_alt, Domain d,
2491                             OpndItins itins = SSE_ALU_F32P> {
2492   def rri : PIi8<0xC2, MRMSrcReg,
2493              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2494              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2495              itins.rr, d>,
2496             Sched<[WriteFAdd]>;
2497   def rmi : PIi8<0xC2, MRMSrcMem,
2498              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2499              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2500              itins.rm, d>,
2501             Sched<[WriteFAddLd, ReadAfterLd]>;
2502
2503   // Accept explicit immediate argument form instead of comparison code.
2504   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2505     def rri_alt : PIi8<0xC2, MRMSrcReg,
2506                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2507                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2508     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2509                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2510                asm_alt, [], itins.rm, d>,
2511                Sched<[WriteFAddLd, ReadAfterLd]>;
2512   }
2513 }
2514
2515 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2516                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2517                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2518                SSEPackedSingle>, PS, VEX_4V;
2519 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2520                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2521                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2522                SSEPackedDouble>, PD, VEX_4V;
2523 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2524                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2525                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2526                SSEPackedSingle>, PS, VEX_4V, VEX_L;
2527 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2528                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2529                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2530                SSEPackedDouble>, PD, VEX_4V, VEX_L;
2531 let Constraints = "$src1 = $dst" in {
2532   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2533                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2534                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2535                  SSEPackedSingle, SSE_ALU_F32P>, PS;
2536   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2537                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2538                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2539                  SSEPackedDouble, SSE_ALU_F64P>, PD;
2540 }
2541
2542 let Predicates = [HasAVX] in {
2543 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2544           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2545 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2546           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2547 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2548           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2549 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2550           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2551
2552 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2553           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2554 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2555           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2556 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2557           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2558 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2559           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2560 }
2561
2562 let Predicates = [UseSSE1] in {
2563 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2564           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2565 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2566           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2567 }
2568
2569 let Predicates = [UseSSE2] in {
2570 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2571           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2572 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2573           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2574 }
2575
2576 //===----------------------------------------------------------------------===//
2577 // SSE 1 & 2 - Shuffle Instructions
2578 //===----------------------------------------------------------------------===//
2579
2580 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2581 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2582                          ValueType vt, string asm, PatFrag mem_frag,
2583                          Domain d> {
2584   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2585                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2586                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2587                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2588             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2589   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2590                  (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2591                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2592                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2593             Sched<[WriteFShuffle]>;
2594 }
2595
2596 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2597            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2598            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2599 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2600            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2601            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2602 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2603            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2604            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2605 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2606            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2607            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2608
2609 let Constraints = "$src1 = $dst" in {
2610   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2611                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2612                     memopv4f32, SSEPackedSingle>, PS;
2613   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2614                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2615                     memopv2f64, SSEPackedDouble>, PD;
2616 }
2617
2618 let Predicates = [HasAVX] in {
2619   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2620                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2621             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2622   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2623             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2624
2625   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2626                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2627             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2628   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2629             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2630
2631   // 256-bit patterns
2632   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2633             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2634   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2635                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2636             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2637
2638   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2639             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2640   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2641                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2642             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2643 }
2644
2645 let Predicates = [UseSSE1] in {
2646   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2647                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2648             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2649   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2650             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2651 }
2652
2653 let Predicates = [UseSSE2] in {
2654   // Generic SHUFPD patterns
2655   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2656                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2657             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2658   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2659             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2660 }
2661
2662 //===----------------------------------------------------------------------===//
2663 // SSE 1 & 2 - Unpack FP Instructions
2664 //===----------------------------------------------------------------------===//
2665
2666 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2667 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2668                                    PatFrag mem_frag, RegisterClass RC,
2669                                    X86MemOperand x86memop, string asm,
2670                                    Domain d> {
2671     def rr : PI<opc, MRMSrcReg,
2672                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2673                 asm, [(set RC:$dst,
2674                            (vt (OpNode RC:$src1, RC:$src2)))],
2675                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2676     def rm : PI<opc, MRMSrcMem,
2677                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2678                 asm, [(set RC:$dst,
2679                            (vt (OpNode RC:$src1,
2680                                        (mem_frag addr:$src2))))],
2681                                        IIC_SSE_UNPCK, d>,
2682              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2683 }
2684
2685 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2686       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2687                      SSEPackedSingle>, PS, VEX_4V;
2688 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2689       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2690                      SSEPackedDouble>, PD, VEX_4V;
2691 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2692       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2693                      SSEPackedSingle>, PS, VEX_4V;
2694 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2695       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2696                      SSEPackedDouble>, PD, VEX_4V;
2697
2698 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2699       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2700                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2701 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2702       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2703                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2704 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2705       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2706                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2707 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2708       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2709                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2710
2711 let Constraints = "$src1 = $dst" in {
2712   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2713         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2714                        SSEPackedSingle>, PS;
2715   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2716         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2717                        SSEPackedDouble>, PD;
2718   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2719         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2720                        SSEPackedSingle>, PS;
2721   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2722         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2723                        SSEPackedDouble>, PD;
2724 } // Constraints = "$src1 = $dst"
2725
2726 let Predicates = [HasAVX1Only] in {
2727   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2728             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2729   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2730             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2731   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2732             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2733   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2734             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2735
2736   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2737             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2738   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2739             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2740   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2741             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2742   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2743             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2744 }
2745
2746 let Predicates = [HasAVX] in {
2747   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2748   // problem is during lowering, where it's not possible to recognize the load
2749   // fold cause it has two uses through a bitcast. One use disappears at isel
2750   // time and the fold opportunity reappears.
2751   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2752             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2753 }
2754
2755 let Predicates = [UseSSE2] in {
2756   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2757   // problem is during lowering, where it's not possible to recognize the load
2758   // fold cause it has two uses through a bitcast. One use disappears at isel
2759   // time and the fold opportunity reappears.
2760   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2761             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2762 }
2763
2764 //===----------------------------------------------------------------------===//
2765 // SSE 1 & 2 - Extract Floating-Point Sign mask
2766 //===----------------------------------------------------------------------===//
2767
2768 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2769 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2770                                 Domain d> {
2771   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2772               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2773               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2774               Sched<[WriteVecLogic]>;
2775 }
2776
2777 let Predicates = [HasAVX] in {
2778   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2779                                         "movmskps", SSEPackedSingle>, PS, VEX;
2780   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2781                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2782   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2783                                         "movmskps", SSEPackedSingle>, PS,
2784                                         VEX, VEX_L;
2785   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2786                                         "movmskpd", SSEPackedDouble>, PD,
2787                                         VEX, VEX_L;
2788
2789   def : Pat<(i32 (X86fgetsign FR32:$src)),
2790             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2791   def : Pat<(i64 (X86fgetsign FR32:$src)),
2792             (SUBREG_TO_REG (i64 0),
2793              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2794   def : Pat<(i32 (X86fgetsign FR64:$src)),
2795             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2796   def : Pat<(i64 (X86fgetsign FR64:$src)),
2797             (SUBREG_TO_REG (i64 0),
2798              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2799 }
2800
2801 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2802                                      SSEPackedSingle>, PS;
2803 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2804                                      SSEPackedDouble>, PD;
2805
2806 def : Pat<(i32 (X86fgetsign FR32:$src)),
2807           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2808       Requires<[UseSSE1]>;
2809 def : Pat<(i64 (X86fgetsign FR32:$src)),
2810           (SUBREG_TO_REG (i64 0),
2811            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2812       Requires<[UseSSE1]>;
2813 def : Pat<(i32 (X86fgetsign FR64:$src)),
2814           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2815       Requires<[UseSSE2]>;
2816 def : Pat<(i64 (X86fgetsign FR64:$src)),
2817           (SUBREG_TO_REG (i64 0),
2818            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2819       Requires<[UseSSE2]>;
2820
2821 //===---------------------------------------------------------------------===//
2822 // SSE2 - Packed Integer Logical Instructions
2823 //===---------------------------------------------------------------------===//
2824
2825 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2826
2827 /// PDI_binop_rm - Simple SSE2 binary operator.
2828 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2829                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2830                         X86MemOperand x86memop, OpndItins itins,
2831                         bit IsCommutable, bit Is2Addr> {
2832   let isCommutable = IsCommutable in
2833   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2834        (ins RC:$src1, RC:$src2),
2835        !if(Is2Addr,
2836            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2837            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2838        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2839        Sched<[itins.Sched]>;
2840   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2841        (ins RC:$src1, x86memop:$src2),
2842        !if(Is2Addr,
2843            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2844            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2845        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2846                                      (bitconvert (memop_frag addr:$src2)))))],
2847                                      itins.rm>,
2848        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2849 }
2850 } // ExeDomain = SSEPackedInt
2851
2852 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2853                          ValueType OpVT128, ValueType OpVT256,
2854                          OpndItins itins, bit IsCommutable = 0> {
2855 let Predicates = [HasAVX, NoVLX] in
2856   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2857                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2858
2859 let Constraints = "$src1 = $dst" in
2860   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2861                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2862
2863 let Predicates = [HasAVX2, NoVLX] in
2864   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2865                                OpVT256, VR256, loadv4i64, i256mem, itins,
2866                                IsCommutable, 0>, VEX_4V, VEX_L;
2867 }
2868
2869 // These are ordered here for pattern ordering requirements with the fp versions
2870
2871 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2872                            SSE_VEC_BIT_ITINS_P, 1>;
2873 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2874                            SSE_VEC_BIT_ITINS_P, 1>;
2875 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2876                            SSE_VEC_BIT_ITINS_P, 1>;
2877 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2878                            SSE_VEC_BIT_ITINS_P, 0>;
2879
2880 //===----------------------------------------------------------------------===//
2881 // SSE 1 & 2 - Logical Instructions
2882 //===----------------------------------------------------------------------===//
2883
2884 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2885 ///
2886 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2887                                        SDNode OpNode, OpndItins itins> {
2888   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2889               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2890               PS, VEX_4V;
2891
2892   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2893         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2894         PD, VEX_4V;
2895
2896   let Constraints = "$src1 = $dst" in {
2897     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2898                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2899                 PS;
2900
2901     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2902                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2903                 PD;
2904   }
2905 }
2906
2907 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2908 let isCodeGenOnly = 1 in {
2909   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2910                 SSE_BIT_ITINS_P>;
2911   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2912                 SSE_BIT_ITINS_P>;
2913   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2914                 SSE_BIT_ITINS_P>;
2915
2916   let isCommutable = 0 in
2917     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2918                   SSE_BIT_ITINS_P>;
2919 }
2920
2921 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2922 ///
2923 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2924                                    SDNode OpNode> {
2925   let Predicates = [HasAVX, NoVLX] in {
2926   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2927         !strconcat(OpcodeStr, "ps"), f256mem,
2928         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2929         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2930                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2931
2932   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2933         !strconcat(OpcodeStr, "pd"), f256mem,
2934         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2935                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2936         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2937                                   (loadv4i64 addr:$src2)))], 0>,
2938                                   PD, VEX_4V, VEX_L;
2939
2940   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2941   // are all promoted to v2i64, and the patterns are covered by the int
2942   // version. This is needed in SSE only, because v2i64 isn't supported on
2943   // SSE1, but only on SSE2.
2944   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2945        !strconcat(OpcodeStr, "ps"), f128mem, [],
2946        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2947                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2948
2949   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2950        !strconcat(OpcodeStr, "pd"), f128mem,
2951        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2952                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2953        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2954                                  (loadv2i64 addr:$src2)))], 0>,
2955                                                  PD, VEX_4V;
2956   }
2957
2958   let Constraints = "$src1 = $dst" in {
2959     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2960          !strconcat(OpcodeStr, "ps"), f128mem,
2961          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2962          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2963                                    (memopv2i64 addr:$src2)))]>, PS;
2964
2965     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2966          !strconcat(OpcodeStr, "pd"), f128mem,
2967          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2968                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2969          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2970                                    (memopv2i64 addr:$src2)))]>, PD;
2971   }
2972 }
2973
2974 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2975 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2976 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2977 let isCommutable = 0 in
2978   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2979
2980 // AVX1 requires type coercions in order to fold loads directly into logical
2981 // operations.
2982 let Predicates = [HasAVX1Only] in {
2983   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2984             (VANDPSYrm VR256:$src1, addr:$src2)>;
2985   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
2986             (VORPSYrm VR256:$src1, addr:$src2)>;
2987   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
2988             (VXORPSYrm VR256:$src1, addr:$src2)>;
2989   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
2990             (VANDNPSYrm VR256:$src1, addr:$src2)>;
2991 }
2992
2993 //===----------------------------------------------------------------------===//
2994 // SSE 1 & 2 - Arithmetic Instructions
2995 //===----------------------------------------------------------------------===//
2996
2997 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2998 /// vector forms.
2999 ///
3000 /// In addition, we also have a special variant of the scalar form here to
3001 /// represent the associated intrinsic operation.  This form is unlike the
3002 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3003 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3004 ///
3005 /// These three forms can each be reg+reg or reg+mem.
3006 ///
3007
3008 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3009 /// classes below
3010 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3011                                   SDNode OpNode, SizeItins itins> {
3012   let Predicates = [HasAVX, NoVLX] in {
3013   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3014                                VR128, v4f32, f128mem, loadv4f32,
3015                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3016   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3017                                VR128, v2f64, f128mem, loadv2f64,
3018                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3019
3020   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3021                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3022                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3023   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3024                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3025                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3026   }
3027
3028   let Constraints = "$src1 = $dst" in {
3029     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3030                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3031                               itins.s>, PS;
3032     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3033                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3034                               itins.d>, PD;
3035   }
3036 }
3037
3038 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3039                                   SizeItins itins> {
3040   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3041                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3042   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3043                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3044
3045   let Constraints = "$src1 = $dst" in {
3046     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3047                               OpNode, FR32, f32mem, itins.s>, XS;
3048     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3049                               OpNode, FR64, f64mem, itins.d>, XD;
3050   }
3051 }
3052
3053 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3054                                       SizeItins itins> {
3055   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3056                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3057                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3058   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3059                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3060                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3061
3062   let Constraints = "$src1 = $dst" in {
3063     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3064                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3065                    itins.s>, XS;
3066     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3067                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3068                    itins.d>, XD;
3069   }
3070 }
3071
3072 // Binary Arithmetic instructions
3073 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3074            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3075            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3076 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3077            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3078            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3079 let isCommutable = 0 in {
3080   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3081              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3082              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3083   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3084              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3085              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3086   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3087              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3088              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3089   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3090              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3091              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3092 }
3093
3094 let isCodeGenOnly = 1 in {
3095   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3096              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3097   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3098              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3099 }
3100
3101 // Patterns used to select SSE scalar fp arithmetic instructions from
3102 // a scalar fp operation followed by a blend.
3103 //
3104 // These patterns know, for example, how to select an ADDSS from a
3105 // float add plus vector insert.
3106 //
3107 // The effect is that the backend no longer emits unnecessary vector
3108 // insert instructions immediately after SSE scalar fp instructions
3109 // like addss or mulss.
3110 //
3111 // For example, given the following code:
3112 //   __m128 foo(__m128 A, __m128 B) {
3113 //     A[0] += B[0];
3114 //     return A;
3115 //   }
3116 //
3117 // previously we generated:
3118 //   addss %xmm0, %xmm1
3119 //   movss %xmm1, %xmm0
3120 //
3121 // we now generate:
3122 //   addss %xmm1, %xmm0
3123
3124 let Predicates = [UseSSE1] in {
3125   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3126                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3127                       FR32:$src))))),
3128             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3129   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3130                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3131                       FR32:$src))))),
3132             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3133   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3134                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3135                       FR32:$src))))),
3136             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3137   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3138                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3139                       FR32:$src))))),
3140             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3141 }
3142
3143 let Predicates = [UseSSE2] in {
3144   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3145   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3146                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3147                       FR64:$src))))),
3148             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3149   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3150                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3151                       FR64:$src))))),
3152             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3153   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3154                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3155                       FR64:$src))))),
3156             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3157   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3158                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3159                       FR64:$src))))),
3160             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3161 }
3162
3163 let Predicates = [UseSSE41] in {
3164   // If the subtarget has SSE4.1 but not AVX, the vector insert instruction is
3165   // lowered into a X86insertps or a X86Blendi rather than a X86Movss. When
3166   // selecting SSE scalar single-precision fp arithmetic instructions, make
3167   // sure that we correctly match them.
3168
3169   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3170                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3171                     FR32:$src))), (iPTR 0))),
3172             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3173   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3174                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3175                     FR32:$src))), (iPTR 0))),
3176             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3177   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3178                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3179                     FR32:$src))), (iPTR 0))),
3180             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3181   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3182                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3183                     FR32:$src))), (iPTR 0))),
3184             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3185
3186   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3187                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3188                       FR32:$src))), (i8 1))),
3189             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3190   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3191                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3192                       FR32:$src))), (i8 1))),
3193             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3194   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3195                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3196                       FR32:$src))), (i8 1))),
3197             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3198   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3199                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3200                       FR32:$src))), (i8 1))),
3201             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3202
3203   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3204                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3205                       FR64:$src))), (i8 1))),
3206             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3207   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3208                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3209                       FR64:$src))), (i8 1))),
3210             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3211   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3212                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3213                       FR64:$src))), (i8 1))),
3214             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3215   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3216                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3217                       FR64:$src))), (i8 1))),
3218             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3219
3220   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3221                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3222                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3223             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3224   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3225                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3226                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3227             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3228   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3229                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3230                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3231             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3232   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3233                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3234                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3235             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3236 }
3237
3238 let Predicates = [HasAVX] in {
3239   // The following patterns select AVX Scalar single/double precision fp
3240   // arithmetic instructions.
3241
3242   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3243                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3244                       FR64:$src))))),
3245             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3246   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3247                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3248                       FR64:$src))))),
3249             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3250   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3251                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3252                       FR64:$src))))),
3253             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3254   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3255                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3256                       FR64:$src))))),
3257             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3258   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3259                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3260                        FR32:$src))), (iPTR 0))),
3261             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3262   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3263                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3264                        FR32:$src))), (iPTR 0))),
3265             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3266   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3267                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3268                        FR32:$src))), (iPTR 0))),
3269             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3270   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3271                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3272                        FR32:$src))), (iPTR 0))),
3273             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3274
3275   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3276                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3277                       FR32:$src))), (i8 1))),
3278             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3279   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3280                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3281                       FR32:$src))), (i8 1))),
3282             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3283   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3284                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3285                       FR32:$src))), (i8 1))),
3286             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3287   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3288                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3289                       FR32:$src))), (i8 1))),
3290             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3291
3292   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3293                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3294                       FR64:$src))), (i8 1))),
3295             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3296   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3297                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3298                       FR64:$src))), (i8 1))),
3299             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3300   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3301                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3302                       FR64:$src))), (i8 1))),
3303             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3304   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3305                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3306                       FR64:$src))), (i8 1))),
3307             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3308
3309   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3310                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3311                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3312             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3313   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3314                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3315                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3316             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3317   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3318                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3319                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3320             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3321   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3322                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3323                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3324             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3325 }
3326
3327 // Patterns used to select SSE scalar fp arithmetic instructions from
3328 // a vector packed single/double fp operation followed by a vector insert.
3329 //
3330 // The effect is that the backend converts the packed fp instruction
3331 // followed by a vector insert into a single SSE scalar fp instruction.
3332 //
3333 // For example, given the following code:
3334 //   __m128 foo(__m128 A, __m128 B) {
3335 //     __m128 C = A + B;
3336 //     return (__m128) {c[0], a[1], a[2], a[3]};
3337 //   }
3338 //
3339 // previously we generated:
3340 //   addps %xmm0, %xmm1
3341 //   movss %xmm1, %xmm0
3342 //
3343 // we now generate:
3344 //   addss %xmm1, %xmm0
3345
3346 let Predicates = [UseSSE1] in {
3347   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3348                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3349             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3350   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3351                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3352             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3353   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3354                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3355             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3356   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3357                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3358             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3359 }
3360
3361 let Predicates = [UseSSE2] in {
3362   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3363   // from a packed double-precision fp instruction plus movsd.
3364
3365   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3366                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3367             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3368   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3369                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3370             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3371   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3372                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3373             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3374   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3375                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3376             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3377 }
3378
3379 let Predicates = [UseSSE41] in {
3380   // With SSE4.1 we may see these operations using X86Blendi rather than
3381   // X86Movs{s,d}.
3382   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3383                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3384             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3385   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3386                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3387             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3388   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3389                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3390             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3391   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3392                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3393             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3394
3395   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3396                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3397             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3398   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3399                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3400             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3401   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3402                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3403             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3404   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3405                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3406             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3407
3408   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3409                               (v2f64 VR128:$dst), (i8 2))),
3410             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3411   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3412                    (v2f64 VR128:$dst), (i8 2))),
3413             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3414   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3415                    (v2f64 VR128:$dst), (i8 2))),
3416             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3417   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3418                    (v2f64 VR128:$dst), (i8 2))),
3419             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3420 }
3421
3422 let Predicates = [HasAVX] in {
3423   // The following patterns select AVX Scalar single/double precision fp
3424   // arithmetic instructions from a packed single precision fp instruction
3425   // plus movss/movsd.
3426
3427   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3428                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3429             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3430   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3431                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3432             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3433   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3434                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3435             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3436   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3437                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3438             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3439   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3440                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3441             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3442   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3443                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3444             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3445   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3446                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3447             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3448   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3449                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3450             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3451
3452   // Also handle X86Blendi-based patterns.
3453   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3454                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3455             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3456   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3457                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3458             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3459   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3460                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3461             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3462   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3463                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3464             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3465
3466   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3467                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3468             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3469   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3470                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3471             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3472   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3473                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3474             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3475   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3476                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3477             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3478
3479   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3480                               (v2f64 VR128:$dst), (i8 2))),
3481             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3482   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3483                    (v2f64 VR128:$dst), (i8 2))),
3484             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3485   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3486                    (v2f64 VR128:$dst), (i8 2))),
3487             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3488   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3489                    (v2f64 VR128:$dst), (i8 2))),
3490             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3491 }
3492
3493 /// Unop Arithmetic
3494 /// In addition, we also have a special variant of the scalar form here to
3495 /// represent the associated intrinsic operation.  This form is unlike the
3496 /// plain scalar form, in that it takes an entire vector (instead of a
3497 /// scalar) and leaves the top elements undefined.
3498 ///
3499 /// And, we have a special variant form for a full-vector intrinsic form.
3500
3501 let Sched = WriteFSqrt in {
3502 def SSE_SQRTPS : OpndItins<
3503   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3504 >;
3505
3506 def SSE_SQRTSS : OpndItins<
3507   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3508 >;
3509
3510 def SSE_SQRTPD : OpndItins<
3511   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3512 >;
3513
3514 def SSE_SQRTSD : OpndItins<
3515   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3516 >;
3517 }
3518
3519 let Sched = WriteFRsqrt in {
3520 def SSE_RSQRTPS : OpndItins<
3521   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3522 >;
3523
3524 def SSE_RSQRTSS : OpndItins<
3525   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3526 >;
3527 }
3528
3529 let Sched = WriteFRcp in {
3530 def SSE_RCPP : OpndItins<
3531   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3532 >;
3533
3534 def SSE_RCPS : OpndItins<
3535   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3536 >;
3537 }
3538
3539 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3540 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3541                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3542 let Predicates = [HasAVX], hasSideEffects = 0 in {
3543   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3544                       (ins FR32:$src1, FR32:$src2),
3545                       !strconcat("v", OpcodeStr,
3546                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3547                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3548   let mayLoad = 1 in {
3549   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3550                       (ins FR32:$src1,f32mem:$src2),
3551                       !strconcat("v", OpcodeStr,
3552                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3553                       []>, VEX_4V, VEX_LIG,
3554                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3555   let isCodeGenOnly = 1 in
3556   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3557                       (ins VR128:$src1, ssmem:$src2),
3558                       !strconcat("v", OpcodeStr,
3559                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3560                       []>, VEX_4V, VEX_LIG,
3561                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3562   }
3563 }
3564
3565   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3566                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3567                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3568   // For scalar unary operations, fold a load into the operation
3569   // only in OptForSize mode. It eliminates an instruction, but it also
3570   // eliminates a whole-register clobber (the load), so it introduces a
3571   // partial register update condition.
3572   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3573                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3574                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3575             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3576 let isCodeGenOnly = 1 in {
3577   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3578                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3579                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3580                 Sched<[itins.Sched]>;
3581   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3582                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3583                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3584                 Sched<[itins.Sched.Folded]>;
3585 }
3586 }
3587
3588 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3589 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3590                            OpndItins itins> {
3591 let Predicates = [HasAVX], hasSideEffects = 0 in {
3592   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3593                        (ins FR32:$src1, FR32:$src2),
3594                        !strconcat("v", OpcodeStr,
3595                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3596                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3597   let mayLoad = 1 in {
3598   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3599                       (ins FR32:$src1,f32mem:$src2),
3600                       !strconcat("v", OpcodeStr,
3601                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3602                       []>, VEX_4V, VEX_LIG,
3603                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3604   let isCodeGenOnly = 1 in
3605   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3606                       (ins VR128:$src1, ssmem:$src2),
3607                       !strconcat("v", OpcodeStr,
3608                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3609                       []>, VEX_4V, VEX_LIG,
3610                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3611   }
3612 }
3613
3614   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3615                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3616                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3617   // For scalar unary operations, fold a load into the operation
3618   // only in OptForSize mode. It eliminates an instruction, but it also
3619   // eliminates a whole-register clobber (the load), so it introduces a
3620   // partial register update condition.
3621   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3622                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3623                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3624             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3625   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3626     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3627                       (ins VR128:$src1, VR128:$src2),
3628                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3629                       [], itins.rr>, Sched<[itins.Sched]>;
3630     let mayLoad = 1, hasSideEffects = 0 in
3631     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3632                       (ins VR128:$src1, ssmem:$src2),
3633                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3634                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3635   }
3636 }
3637
3638 /// sse1_fp_unop_p - SSE1 unops in packed form.
3639 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3640                           OpndItins itins> {
3641 let Predicates = [HasAVX] in {
3642   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3643                        !strconcat("v", OpcodeStr,
3644                                   "ps\t{$src, $dst|$dst, $src}"),
3645                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3646                        itins.rr>, VEX, Sched<[itins.Sched]>;
3647   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3648                        !strconcat("v", OpcodeStr,
3649                                   "ps\t{$src, $dst|$dst, $src}"),
3650                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3651                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3652   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3653                         !strconcat("v", OpcodeStr,
3654                                    "ps\t{$src, $dst|$dst, $src}"),
3655                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3656                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3657   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3658                         !strconcat("v", OpcodeStr,
3659                                    "ps\t{$src, $dst|$dst, $src}"),
3660                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3661                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3662 }
3663
3664   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3665                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3666                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3667             Sched<[itins.Sched]>;
3668   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3669                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3670                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3671             Sched<[itins.Sched.Folded]>;
3672 }
3673
3674 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3675 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3676                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3677                               OpndItins itins> {
3678 let isCodeGenOnly = 1 in {
3679 let Predicates = [HasAVX] in {
3680   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3681                            !strconcat("v", OpcodeStr,
3682                                       "ps\t{$src, $dst|$dst, $src}"),
3683                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3684                            itins.rr>, VEX, Sched<[itins.Sched]>;
3685   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3686                           !strconcat("v", OpcodeStr,
3687                           "ps\t{$src, $dst|$dst, $src}"),
3688                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3689                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3690   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3691                             !strconcat("v", OpcodeStr,
3692                                        "ps\t{$src, $dst|$dst, $src}"),
3693                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3694                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3695   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3696                           (ins f256mem:$src),
3697                           !strconcat("v", OpcodeStr,
3698                                     "ps\t{$src, $dst|$dst, $src}"),
3699                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3700                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3701 }
3702
3703   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3704                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3705                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3706                     itins.rr>, Sched<[itins.Sched]>;
3707   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3708                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3709                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3710                     itins.rm>, Sched<[itins.Sched.Folded]>;
3711 } // isCodeGenOnly = 1
3712 }
3713
3714 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3715 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3716                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3717 let Predicates = [HasAVX], hasSideEffects = 0 in {
3718   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3719                       (ins FR64:$src1, FR64:$src2),
3720                       !strconcat("v", OpcodeStr,
3721                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3722                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3723   let mayLoad = 1 in {
3724   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3725                       (ins FR64:$src1,f64mem:$src2),
3726                       !strconcat("v", OpcodeStr,
3727                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3728                       []>, VEX_4V, VEX_LIG,
3729                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3730   let isCodeGenOnly = 1 in
3731   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3732                       (ins VR128:$src1, sdmem:$src2),
3733                       !strconcat("v", OpcodeStr,
3734                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3735                       []>, VEX_4V, VEX_LIG,
3736                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3737   }
3738 }
3739
3740   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3741                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3742                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3743             Sched<[itins.Sched]>;
3744   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3745   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3746                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3747                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3748             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3749 let isCodeGenOnly = 1 in {
3750   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3751                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3752                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3753                 Sched<[itins.Sched]>;
3754   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3755                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3756                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3757                 Sched<[itins.Sched.Folded]>;
3758 }
3759 }
3760
3761 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3762 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3763                           SDNode OpNode, OpndItins itins> {
3764 let Predicates = [HasAVX] in {
3765   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3766                        !strconcat("v", OpcodeStr,
3767                                   "pd\t{$src, $dst|$dst, $src}"),
3768                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3769                        itins.rr>, VEX, Sched<[itins.Sched]>;
3770   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3771                        !strconcat("v", OpcodeStr,
3772                                   "pd\t{$src, $dst|$dst, $src}"),
3773                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3774                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3775   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3776                         !strconcat("v", OpcodeStr,
3777                                    "pd\t{$src, $dst|$dst, $src}"),
3778                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3779                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3780   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3781                         !strconcat("v", OpcodeStr,
3782                                    "pd\t{$src, $dst|$dst, $src}"),
3783                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3784                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3785 }
3786
3787   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3788               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3789               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3790             Sched<[itins.Sched]>;
3791   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3792                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3793                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3794             Sched<[itins.Sched.Folded]>;
3795 }
3796
3797 // Square root.
3798 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3799                             SSE_SQRTSS>,
3800              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3801              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3802                             SSE_SQRTSD>,
3803              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3804
3805 // Reciprocal approximations. Note that these typically require refinement
3806 // in order to obtain suitable precision.
3807 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3808              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3809              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3810                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3811 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3812              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3813              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3814                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3815
3816 let Predicates = [UseAVX] in {
3817   def : Pat<(f32 (fsqrt FR32:$src)),
3818             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3819   def : Pat<(f32 (fsqrt (load addr:$src))),
3820             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3821             Requires<[HasAVX, OptForSize]>;
3822   def : Pat<(f64 (fsqrt FR64:$src)),
3823             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3824   def : Pat<(f64 (fsqrt (load addr:$src))),
3825             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3826             Requires<[HasAVX, OptForSize]>;
3827
3828   def : Pat<(f32 (X86frsqrt FR32:$src)),
3829             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3830   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3831             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3832             Requires<[HasAVX, OptForSize]>;
3833
3834   def : Pat<(f32 (X86frcp FR32:$src)),
3835             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3836   def : Pat<(f32 (X86frcp (load addr:$src))),
3837             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3838             Requires<[HasAVX, OptForSize]>;
3839 }
3840 let Predicates = [UseAVX] in {
3841   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3842             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3843                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3844                               VR128)>;
3845   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3846             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3847
3848   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3849             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3850                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3851                               VR128)>;
3852   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3853             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3854 }
3855
3856 let Predicates = [HasAVX] in {
3857   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3858             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3859                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3860                               VR128)>;
3861   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3862             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3863
3864   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3865             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3866                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3867                               VR128)>;
3868   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3869             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3870 }
3871
3872 // Reciprocal approximations. Note that these typically require refinement
3873 // in order to obtain suitable precision.
3874 let Predicates = [UseSSE1] in {
3875   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3876             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3877   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3878             (RCPSSr_Int VR128:$src, VR128:$src)>;
3879 }
3880
3881 // There is no f64 version of the reciprocal approximation instructions.
3882
3883 //===----------------------------------------------------------------------===//
3884 // SSE 1 & 2 - Non-temporal stores
3885 //===----------------------------------------------------------------------===//
3886
3887 let AddedComplexity = 400 in { // Prefer non-temporal versions
3888 let SchedRW = [WriteStore] in {
3889 let Predicates = [HasAVX, NoVLX] in {
3890 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3891                      (ins f128mem:$dst, VR128:$src),
3892                      "movntps\t{$src, $dst|$dst, $src}",
3893                      [(alignednontemporalstore (v4f32 VR128:$src),
3894                                                addr:$dst)],
3895                                                IIC_SSE_MOVNT>, VEX;
3896 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3897                      (ins f128mem:$dst, VR128:$src),
3898                      "movntpd\t{$src, $dst|$dst, $src}",
3899                      [(alignednontemporalstore (v2f64 VR128:$src),
3900                                                addr:$dst)],
3901                                                IIC_SSE_MOVNT>, VEX;
3902
3903 let ExeDomain = SSEPackedInt in
3904 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3905                          (ins f128mem:$dst, VR128:$src),
3906                          "movntdq\t{$src, $dst|$dst, $src}",
3907                          [(alignednontemporalstore (v2i64 VR128:$src),
3908                                                    addr:$dst)],
3909                                                    IIC_SSE_MOVNT>, VEX;
3910
3911 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3912                      (ins f256mem:$dst, VR256:$src),
3913                      "movntps\t{$src, $dst|$dst, $src}",
3914                      [(alignednontemporalstore (v8f32 VR256:$src),
3915                                                addr:$dst)],
3916                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3917 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3918                      (ins f256mem:$dst, VR256:$src),
3919                      "movntpd\t{$src, $dst|$dst, $src}",
3920                      [(alignednontemporalstore (v4f64 VR256:$src),
3921                                                addr:$dst)],
3922                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3923 let ExeDomain = SSEPackedInt in
3924 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3925                     (ins f256mem:$dst, VR256:$src),
3926                     "movntdq\t{$src, $dst|$dst, $src}",
3927                     [(alignednontemporalstore (v4i64 VR256:$src),
3928                                               addr:$dst)],
3929                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3930 }
3931
3932 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3933                     "movntps\t{$src, $dst|$dst, $src}",
3934                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3935                     IIC_SSE_MOVNT>;
3936 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3937                     "movntpd\t{$src, $dst|$dst, $src}",
3938                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3939                     IIC_SSE_MOVNT>;
3940
3941 let ExeDomain = SSEPackedInt in
3942 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3943                     "movntdq\t{$src, $dst|$dst, $src}",
3944                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3945                     IIC_SSE_MOVNT>;
3946
3947 // There is no AVX form for instructions below this point
3948 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3949                  "movnti{l}\t{$src, $dst|$dst, $src}",
3950                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3951                  IIC_SSE_MOVNT>,
3952                PS, Requires<[HasSSE2]>;
3953 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3954                      "movnti{q}\t{$src, $dst|$dst, $src}",
3955                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3956                      IIC_SSE_MOVNT>,
3957                   PS, Requires<[HasSSE2]>;
3958 } // SchedRW = [WriteStore]
3959
3960 let Predicates = [HasAVX, NoVLX] in {
3961   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3962             (VMOVNTPSmr addr:$dst, VR128:$src)>;
3963 }
3964
3965 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3966           (MOVNTPSmr addr:$dst, VR128:$src)>;
3967
3968 } // AddedComplexity
3969
3970 //===----------------------------------------------------------------------===//
3971 // SSE 1 & 2 - Prefetch and memory fence
3972 //===----------------------------------------------------------------------===//
3973
3974 // Prefetch intrinsic.
3975 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3976 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3977     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3978     IIC_SSE_PREFETCH>, TB;
3979 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3980     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3981     IIC_SSE_PREFETCH>, TB;
3982 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3983     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3984     IIC_SSE_PREFETCH>, TB;
3985 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3986     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3987     IIC_SSE_PREFETCH>, TB;
3988 }
3989
3990 // FIXME: How should flush instruction be modeled?
3991 let SchedRW = [WriteLoad] in {
3992 // Flush cache
3993 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3994                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3995                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3996 }
3997
3998 let SchedRW = [WriteNop] in {
3999 // Pause. This "instruction" is encoded as "rep; nop", so even though it
4000 // was introduced with SSE2, it's backward compatible.
4001 def PAUSE : I<0x90, RawFrm, (outs), (ins),
4002               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
4003               OBXS, Requires<[HasSSE2]>;
4004 }
4005
4006 let SchedRW = [WriteFence] in {
4007 // Load, store, and memory fence
4008 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
4009                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
4010                TB, Requires<[HasSSE1]>;
4011 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
4012                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
4013                TB, Requires<[HasSSE2]>;
4014 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
4015                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
4016                TB, Requires<[HasSSE2]>;
4017 } // SchedRW
4018
4019 def : Pat<(X86SFence), (SFENCE)>;
4020 def : Pat<(X86LFence), (LFENCE)>;
4021 def : Pat<(X86MFence), (MFENCE)>;
4022
4023 //===----------------------------------------------------------------------===//
4024 // SSE 1 & 2 - Load/Store XCSR register
4025 //===----------------------------------------------------------------------===//
4026
4027 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
4028                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
4029                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
4030 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
4031                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
4032                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
4033
4034 let Predicates = [UseSSE1] in {
4035 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
4036                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
4037                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
4038 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
4039                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
4040                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
4041 }
4042
4043 //===---------------------------------------------------------------------===//
4044 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
4045 //===---------------------------------------------------------------------===//
4046
4047 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4048
4049 let hasSideEffects = 0, SchedRW = [WriteMove] in {
4050 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4051                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
4052                     VEX;
4053 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4054                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
4055                     VEX, VEX_L;
4056 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4057                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4058                     VEX;
4059 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4060                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4061                     VEX, VEX_L;
4062 }
4063
4064 // For Disassembler
4065 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4066     SchedRW = [WriteMove] in {
4067 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4068                         "movdqa\t{$src, $dst|$dst, $src}", [],
4069                         IIC_SSE_MOVA_P_RR>,
4070                         VEX;
4071 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4072                         "movdqa\t{$src, $dst|$dst, $src}", [],
4073                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
4074 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4075                         "movdqu\t{$src, $dst|$dst, $src}", [],
4076                         IIC_SSE_MOVU_P_RR>,
4077                         VEX;
4078 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4079                         "movdqu\t{$src, $dst|$dst, $src}", [],
4080                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
4081 }
4082
4083 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4084     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4085 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4086                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4087                    VEX;
4088 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4089                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4090                    VEX, VEX_L;
4091 let Predicates = [HasAVX] in {
4092   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4093                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4094                     XS, VEX;
4095   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4096                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4097                     XS, VEX, VEX_L;
4098 }
4099 }
4100
4101 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4102 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
4103                      (ins i128mem:$dst, VR128:$src),
4104                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4105                      VEX;
4106 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
4107                      (ins i256mem:$dst, VR256:$src),
4108                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4109                      VEX, VEX_L;
4110 let Predicates = [HasAVX] in {
4111 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4112                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4113                   XS, VEX;
4114 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
4115                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4116                   XS, VEX, VEX_L;
4117 }
4118 }
4119
4120 let SchedRW = [WriteMove] in {
4121 let hasSideEffects = 0 in
4122 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4123                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
4124
4125 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4126                    "movdqu\t{$src, $dst|$dst, $src}",
4127                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4128
4129 // For Disassembler
4130 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
4131 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4132                        "movdqa\t{$src, $dst|$dst, $src}", [],
4133                        IIC_SSE_MOVA_P_RR>;
4134
4135 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4136                        "movdqu\t{$src, $dst|$dst, $src}",
4137                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4138 }
4139 } // SchedRW
4140
4141 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4142     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4143 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4144                    "movdqa\t{$src, $dst|$dst, $src}",
4145                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
4146                    IIC_SSE_MOVA_P_RM>;
4147 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4148                    "movdqu\t{$src, $dst|$dst, $src}",
4149                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
4150                    IIC_SSE_MOVU_P_RM>,
4151                  XS, Requires<[UseSSE2]>;
4152 }
4153
4154 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4155 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4156                    "movdqa\t{$src, $dst|$dst, $src}",
4157                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
4158                    IIC_SSE_MOVA_P_MR>;
4159 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4160                    "movdqu\t{$src, $dst|$dst, $src}",
4161                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
4162                    IIC_SSE_MOVU_P_MR>,
4163                  XS, Requires<[UseSSE2]>;
4164 }
4165
4166 } // ExeDomain = SSEPackedInt
4167
4168 let Predicates = [HasAVX] in {
4169   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4170             (VMOVDQUmr addr:$dst, VR128:$src)>;
4171   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
4172             (VMOVDQUYmr addr:$dst, VR256:$src)>;
4173 }
4174 let Predicates = [UseSSE2] in
4175 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4176           (MOVDQUmr addr:$dst, VR128:$src)>;
4177
4178 //===---------------------------------------------------------------------===//
4179 // SSE2 - Packed Integer Arithmetic Instructions
4180 //===---------------------------------------------------------------------===//
4181
4182 let Sched = WriteVecIMul in
4183 def SSE_PMADD : OpndItins<
4184   IIC_SSE_PMADD, IIC_SSE_PMADD
4185 >;
4186
4187 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4188
4189 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
4190                             RegisterClass RC, PatFrag memop_frag,
4191                             X86MemOperand x86memop,
4192                             OpndItins itins,
4193                             bit IsCommutable = 0,
4194                             bit Is2Addr = 1> {
4195   let isCommutable = IsCommutable in
4196   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4197        (ins RC:$src1, RC:$src2),
4198        !if(Is2Addr,
4199            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4200            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4201        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
4202       Sched<[itins.Sched]>;
4203   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4204        (ins RC:$src1, x86memop:$src2),
4205        !if(Is2Addr,
4206            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4207            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4208        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
4209        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
4210 }
4211
4212 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4213                              Intrinsic IntId256, OpndItins itins,
4214                              bit IsCommutable = 0> {
4215 let Predicates = [HasAVX] in
4216   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4217                                  VR128, loadv2i64, i128mem, itins,
4218                                  IsCommutable, 0>, VEX_4V;
4219
4220 let Constraints = "$src1 = $dst" in
4221   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4222                                i128mem, itins, IsCommutable, 1>;
4223
4224 let Predicates = [HasAVX2] in
4225   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4226                                    VR256, loadv4i64, i256mem, itins,
4227                                    IsCommutable, 0>, VEX_4V, VEX_L;
4228 }
4229
4230 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4231                          string OpcodeStr, SDNode OpNode,
4232                          SDNode OpNode2, RegisterClass RC,
4233                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4234                          ShiftOpndItins itins,
4235                          bit Is2Addr = 1> {
4236   // src2 is always 128-bit
4237   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4238        (ins RC:$src1, VR128:$src2),
4239        !if(Is2Addr,
4240            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4241            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4242        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4243         itins.rr>, Sched<[WriteVecShift]>;
4244   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4245        (ins RC:$src1, i128mem:$src2),
4246        !if(Is2Addr,
4247            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4248            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4249        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4250                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
4251       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4252   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4253        (ins RC:$src1, i8imm:$src2),
4254        !if(Is2Addr,
4255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4257        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4258        Sched<[WriteVecShift]>;
4259 }
4260
4261 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4262 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4263                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4264                          PatFrag memop_frag, X86MemOperand x86memop,
4265                          OpndItins itins,
4266                          bit IsCommutable = 0, bit Is2Addr = 1> {
4267   let isCommutable = IsCommutable in
4268   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4269        (ins RC:$src1, RC:$src2),
4270        !if(Is2Addr,
4271            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4272            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4273        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4274        Sched<[itins.Sched]>;
4275   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4276        (ins RC:$src1, x86memop:$src2),
4277        !if(Is2Addr,
4278            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4279            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4280        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4281                                      (bitconvert (memop_frag addr:$src2)))))]>,
4282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4283 }
4284 } // ExeDomain = SSEPackedInt
4285
4286 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4287                              SSE_INTALU_ITINS_P, 1>;
4288 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4289                              SSE_INTALU_ITINS_P, 1>;
4290 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4291                              SSE_INTALU_ITINS_P, 1>;
4292 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4293                              SSE_INTALUQ_ITINS_P, 1>;
4294 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4295                              SSE_INTMUL_ITINS_P, 1>;
4296 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4297                              SSE_INTMUL_ITINS_P, 1>;
4298 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4299                              SSE_INTMUL_ITINS_P, 1>;
4300 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4301                              SSE_INTALU_ITINS_P, 0>;
4302 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4303                              SSE_INTALU_ITINS_P, 0>;
4304 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4305                              SSE_INTALU_ITINS_P, 0>;
4306 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4307                              SSE_INTALUQ_ITINS_P, 0>;
4308 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4309                              SSE_INTALU_ITINS_P, 0>;
4310 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4311                              SSE_INTALU_ITINS_P, 0>;
4312 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4313                              SSE_INTALU_ITINS_P, 1>;
4314 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4315                              SSE_INTALU_ITINS_P, 1>;
4316 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4317                              SSE_INTALU_ITINS_P, 1>;
4318 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4319                              SSE_INTALU_ITINS_P, 1>;
4320
4321 // Intrinsic forms
4322 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4323                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4324 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4325                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4326 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4327                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4328 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4329                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4330 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4331                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4332 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4333                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4334 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4335                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4336 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4337                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4338 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4339                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4340 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4341                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4342
4343 let Predicates = [HasAVX] in
4344 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4345                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4346                               VEX_4V;
4347 let Predicates = [HasAVX2] in
4348 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4349                                VR256, loadv4i64, i256mem,
4350                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4351 let Constraints = "$src1 = $dst" in
4352 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4353                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4354
4355 //===---------------------------------------------------------------------===//
4356 // SSE2 - Packed Integer Logical Instructions
4357 //===---------------------------------------------------------------------===//
4358
4359 let Predicates = [HasAVX] in {
4360 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4361                             VR128, v8i16, v8i16, bc_v8i16,
4362                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4363 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4364                             VR128, v4i32, v4i32, bc_v4i32,
4365                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4366 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4367                             VR128, v2i64, v2i64, bc_v2i64,
4368                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4369
4370 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4371                             VR128, v8i16, v8i16, bc_v8i16,
4372                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4373 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4374                             VR128, v4i32, v4i32, bc_v4i32,
4375                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4376 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4377                             VR128, v2i64, v2i64, bc_v2i64,
4378                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4379
4380 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4381                             VR128, v8i16, v8i16, bc_v8i16,
4382                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4383 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4384                             VR128, v4i32, v4i32, bc_v4i32,
4385                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4386
4387 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4388   // 128-bit logical shifts.
4389   def VPSLLDQri : PDIi8<0x73, MRM7r,
4390                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4391                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4392                     [(set VR128:$dst,
4393                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4394                     VEX_4V;
4395   def VPSRLDQri : PDIi8<0x73, MRM3r,
4396                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4397                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4398                     [(set VR128:$dst,
4399                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4400                     VEX_4V;
4401   // PSRADQri doesn't exist in SSE[1-3].
4402 }
4403 } // Predicates = [HasAVX]
4404
4405 let Predicates = [HasAVX2] in {
4406 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4407                              VR256, v16i16, v8i16, bc_v8i16,
4408                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4409 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4410                              VR256, v8i32, v4i32, bc_v4i32,
4411                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4412 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4413                              VR256, v4i64, v2i64, bc_v2i64,
4414                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4415
4416 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4417                              VR256, v16i16, v8i16, bc_v8i16,
4418                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4419 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4420                              VR256, v8i32, v4i32, bc_v4i32,
4421                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4422 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4423                              VR256, v4i64, v2i64, bc_v2i64,
4424                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4425
4426 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4427                              VR256, v16i16, v8i16, bc_v8i16,
4428                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4429 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4430                              VR256, v8i32, v4i32, bc_v4i32,
4431                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4432
4433 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4434   // 256-bit logical shifts.
4435   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4436                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4437                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4438                     [(set VR256:$dst,
4439                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4440                     VEX_4V, VEX_L;
4441   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4442                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4443                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4444                     [(set VR256:$dst,
4445                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4446                     VEX_4V, VEX_L;
4447   // PSRADQYri doesn't exist in SSE[1-3].
4448 }
4449 } // Predicates = [HasAVX2]
4450
4451 let Constraints = "$src1 = $dst" in {
4452 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4453                            VR128, v8i16, v8i16, bc_v8i16,
4454                            SSE_INTSHIFT_ITINS_P>;
4455 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4456                            VR128, v4i32, v4i32, bc_v4i32,
4457                            SSE_INTSHIFT_ITINS_P>;
4458 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4459                            VR128, v2i64, v2i64, bc_v2i64,
4460                            SSE_INTSHIFT_ITINS_P>;
4461
4462 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4463                            VR128, v8i16, v8i16, bc_v8i16,
4464                            SSE_INTSHIFT_ITINS_P>;
4465 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4466                            VR128, v4i32, v4i32, bc_v4i32,
4467                            SSE_INTSHIFT_ITINS_P>;
4468 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4469                            VR128, v2i64, v2i64, bc_v2i64,
4470                            SSE_INTSHIFT_ITINS_P>;
4471
4472 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4473                            VR128, v8i16, v8i16, bc_v8i16,
4474                            SSE_INTSHIFT_ITINS_P>;
4475 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4476                            VR128, v4i32, v4i32, bc_v4i32,
4477                            SSE_INTSHIFT_ITINS_P>;
4478
4479 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4480   // 128-bit logical shifts.
4481   def PSLLDQri : PDIi8<0x73, MRM7r,
4482                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4483                        "pslldq\t{$src2, $dst|$dst, $src2}",
4484                        [(set VR128:$dst,
4485                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4486                          IIC_SSE_INTSHDQ_P_RI>;
4487   def PSRLDQri : PDIi8<0x73, MRM3r,
4488                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4489                        "psrldq\t{$src2, $dst|$dst, $src2}",
4490                        [(set VR128:$dst,
4491                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4492                          IIC_SSE_INTSHDQ_P_RI>;
4493   // PSRADQri doesn't exist in SSE[1-3].
4494 }
4495 } // Constraints = "$src1 = $dst"
4496
4497 let Predicates = [HasAVX] in {
4498   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4499             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4500   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4501             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4502   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4503             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4504
4505   // Shift up / down and insert zero's.
4506   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4507             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4508   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4509             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4510 }
4511
4512 let Predicates = [HasAVX2] in {
4513   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4514             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4515   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4516             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4517 }
4518
4519 let Predicates = [UseSSE2] in {
4520   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4521             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4522   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4523             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4524   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4525             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4526
4527   // Shift up / down and insert zero's.
4528   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4529             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4530   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4531             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4532 }
4533
4534 //===---------------------------------------------------------------------===//
4535 // SSE2 - Packed Integer Comparison Instructions
4536 //===---------------------------------------------------------------------===//
4537
4538 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4539                              SSE_INTALU_ITINS_P, 1>;
4540 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4541                              SSE_INTALU_ITINS_P, 1>;
4542 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4543                              SSE_INTALU_ITINS_P, 1>;
4544 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4545                              SSE_INTALU_ITINS_P, 0>;
4546 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4547                              SSE_INTALU_ITINS_P, 0>;
4548 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4549                              SSE_INTALU_ITINS_P, 0>;
4550
4551 //===---------------------------------------------------------------------===//
4552 // SSE2 - Packed Integer Shuffle Instructions
4553 //===---------------------------------------------------------------------===//
4554
4555 let ExeDomain = SSEPackedInt in {
4556 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4557                          SDNode OpNode> {
4558 let Predicates = [HasAVX] in {
4559   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4560                       (ins VR128:$src1, i8imm:$src2),
4561                       !strconcat("v", OpcodeStr,
4562                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4563                       [(set VR128:$dst,
4564                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4565                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4566   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4567                       (ins i128mem:$src1, i8imm:$src2),
4568                       !strconcat("v", OpcodeStr,
4569                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4570                      [(set VR128:$dst,
4571                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4572                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4573                   Sched<[WriteShuffleLd]>;
4574 }
4575
4576 let Predicates = [HasAVX2] in {
4577   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4578                        (ins VR256:$src1, i8imm:$src2),
4579                        !strconcat("v", OpcodeStr,
4580                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4581                        [(set VR256:$dst,
4582                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4583                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4584   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4585                        (ins i256mem:$src1, i8imm:$src2),
4586                        !strconcat("v", OpcodeStr,
4587                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4588                       [(set VR256:$dst,
4589                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4590                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4591                    Sched<[WriteShuffleLd]>;
4592 }
4593
4594 let Predicates = [UseSSE2] in {
4595   def ri : Ii8<0x70, MRMSrcReg,
4596                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4597                !strconcat(OpcodeStr,
4598                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4599                 [(set VR128:$dst,
4600                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4601                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4602   def mi : Ii8<0x70, MRMSrcMem,
4603                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4604                !strconcat(OpcodeStr,
4605                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4606                 [(set VR128:$dst,
4607                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4608                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4609            Sched<[WriteShuffleLd, ReadAfterLd]>;
4610 }
4611 }
4612 } // ExeDomain = SSEPackedInt
4613
4614 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4615 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4616 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4617
4618 let Predicates = [HasAVX] in {
4619   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4620             (VPSHUFDmi addr:$src1, imm:$imm)>;
4621   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4622             (VPSHUFDri VR128:$src1, imm:$imm)>;
4623 }
4624
4625 let Predicates = [UseSSE2] in {
4626   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4627             (PSHUFDmi addr:$src1, imm:$imm)>;
4628   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4629             (PSHUFDri VR128:$src1, imm:$imm)>;
4630 }
4631
4632 //===---------------------------------------------------------------------===//
4633 // Packed Integer Pack Instructions (SSE & AVX)
4634 //===---------------------------------------------------------------------===//
4635
4636 let ExeDomain = SSEPackedInt in {
4637 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4638                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4639                      bit Is2Addr = 1> {
4640   def rr : PDI<opc, MRMSrcReg,
4641                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4642                !if(Is2Addr,
4643                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4644                    !strconcat(OpcodeStr,
4645                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4646                [(set VR128:$dst,
4647                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4648                Sched<[WriteShuffle]>;
4649   def rm : PDI<opc, MRMSrcMem,
4650                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4651                !if(Is2Addr,
4652                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4653                    !strconcat(OpcodeStr,
4654                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4655                [(set VR128:$dst,
4656                      (OutVT (OpNode VR128:$src1,
4657                                     (bc_frag (memopv2i64 addr:$src2)))))]>,
4658                Sched<[WriteShuffleLd, ReadAfterLd]>;
4659 }
4660
4661 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4662                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4663   def Yrr : PDI<opc, MRMSrcReg,
4664                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4665                 !strconcat(OpcodeStr,
4666                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4667                 [(set VR256:$dst,
4668                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4669                 Sched<[WriteShuffle]>;
4670   def Yrm : PDI<opc, MRMSrcMem,
4671                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4672                 !strconcat(OpcodeStr,
4673                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4674                 [(set VR256:$dst,
4675                       (OutVT (OpNode VR256:$src1,
4676                                      (bc_frag (memopv4i64 addr:$src2)))))]>,
4677                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4678 }
4679
4680 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4681                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4682                      bit Is2Addr = 1> {
4683   def rr : SS48I<opc, MRMSrcReg,
4684                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4685                  !if(Is2Addr,
4686                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4687                      !strconcat(OpcodeStr,
4688                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4689                  [(set VR128:$dst,
4690                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4691                  Sched<[WriteShuffle]>;
4692   def rm : SS48I<opc, MRMSrcMem,
4693                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4694                  !if(Is2Addr,
4695                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4696                      !strconcat(OpcodeStr,
4697                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4698                  [(set VR128:$dst,
4699                        (OutVT (OpNode VR128:$src1,
4700                                       (bc_frag (memopv2i64 addr:$src2)))))]>,
4701                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4702 }
4703
4704 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4705                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4706   def Yrr : SS48I<opc, MRMSrcReg,
4707                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4708                   !strconcat(OpcodeStr,
4709                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4710                   [(set VR256:$dst,
4711                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4712                   Sched<[WriteShuffle]>;
4713   def Yrm : SS48I<opc, MRMSrcMem,
4714                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4715                   !strconcat(OpcodeStr,
4716                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4717                   [(set VR256:$dst,
4718                         (OutVT (OpNode VR256:$src1,
4719                                        (bc_frag (memopv4i64 addr:$src2)))))]>,
4720                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4721 }
4722
4723 let Predicates = [HasAVX] in {
4724   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4725                              bc_v8i16, 0>, VEX_4V;
4726   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4727                              bc_v4i32, 0>, VEX_4V;
4728
4729   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4730                              bc_v8i16, 0>, VEX_4V;
4731   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4732                              bc_v4i32, 0>, VEX_4V;
4733 }
4734
4735 let Predicates = [HasAVX2] in {
4736   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4737                                bc_v16i16>, VEX_4V, VEX_L;
4738   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4739                                bc_v8i32>, VEX_4V, VEX_L;
4740
4741   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4742                                bc_v16i16>, VEX_4V, VEX_L;
4743   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4744                                bc_v8i32>, VEX_4V, VEX_L;
4745 }
4746
4747 let Constraints = "$src1 = $dst" in {
4748   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4749                             bc_v8i16>;
4750   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4751                             bc_v4i32>;
4752
4753   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4754                             bc_v8i16>;
4755
4756   let Predicates = [HasSSE41] in
4757   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4758                             bc_v4i32>;
4759 }
4760 } // ExeDomain = SSEPackedInt
4761
4762 //===---------------------------------------------------------------------===//
4763 // SSE2 - Packed Integer Unpack Instructions
4764 //===---------------------------------------------------------------------===//
4765
4766 let ExeDomain = SSEPackedInt in {
4767 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4768                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4769   def rr : PDI<opc, MRMSrcReg,
4770       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4771       !if(Is2Addr,
4772           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4773           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4774       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4775       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4776   def rm : PDI<opc, MRMSrcMem,
4777       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4778       !if(Is2Addr,
4779           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4780           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4781       [(set VR128:$dst, (OpNode VR128:$src1,
4782                                   (bc_frag (memopv2i64
4783                                                addr:$src2))))],
4784                                                IIC_SSE_UNPCK>,
4785       Sched<[WriteShuffleLd, ReadAfterLd]>;
4786 }
4787
4788 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4789                          SDNode OpNode, PatFrag bc_frag> {
4790   def Yrr : PDI<opc, MRMSrcReg,
4791       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4792       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4793       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4794       Sched<[WriteShuffle]>;
4795   def Yrm : PDI<opc, MRMSrcMem,
4796       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4797       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4798       [(set VR256:$dst, (OpNode VR256:$src1,
4799                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4800       Sched<[WriteShuffleLd, ReadAfterLd]>;
4801 }
4802
4803 let Predicates = [HasAVX] in {
4804   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4805                                  bc_v16i8, 0>, VEX_4V;
4806   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4807                                  bc_v8i16, 0>, VEX_4V;
4808   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4809                                  bc_v4i32, 0>, VEX_4V;
4810   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4811                                  bc_v2i64, 0>, VEX_4V;
4812
4813   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4814                                  bc_v16i8, 0>, VEX_4V;
4815   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4816                                  bc_v8i16, 0>, VEX_4V;
4817   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4818                                  bc_v4i32, 0>, VEX_4V;
4819   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4820                                  bc_v2i64, 0>, VEX_4V;
4821 }
4822
4823 let Predicates = [HasAVX2] in {
4824   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4825                                    bc_v32i8>, VEX_4V, VEX_L;
4826   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4827                                    bc_v16i16>, VEX_4V, VEX_L;
4828   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4829                                    bc_v8i32>, VEX_4V, VEX_L;
4830   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4831                                    bc_v4i64>, VEX_4V, VEX_L;
4832
4833   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4834                                    bc_v32i8>, VEX_4V, VEX_L;
4835   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4836                                    bc_v16i16>, VEX_4V, VEX_L;
4837   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4838                                    bc_v8i32>, VEX_4V, VEX_L;
4839   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4840                                    bc_v4i64>, VEX_4V, VEX_L;
4841 }
4842
4843 let Constraints = "$src1 = $dst" in {
4844   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4845                                 bc_v16i8>;
4846   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4847                                 bc_v8i16>;
4848   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4849                                 bc_v4i32>;
4850   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4851                                 bc_v2i64>;
4852
4853   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4854                                 bc_v16i8>;
4855   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4856                                 bc_v8i16>;
4857   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4858                                 bc_v4i32>;
4859   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4860                                 bc_v2i64>;
4861 }
4862 } // ExeDomain = SSEPackedInt
4863
4864 //===---------------------------------------------------------------------===//
4865 // SSE2 - Packed Integer Extract and Insert
4866 //===---------------------------------------------------------------------===//
4867
4868 let ExeDomain = SSEPackedInt in {
4869 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4870   def rri : Ii8<0xC4, MRMSrcReg,
4871        (outs VR128:$dst), (ins VR128:$src1,
4872         GR32orGR64:$src2, i32i8imm:$src3),
4873        !if(Is2Addr,
4874            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4875            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4876        [(set VR128:$dst,
4877          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4878        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4879   def rmi : Ii8<0xC4, MRMSrcMem,
4880                        (outs VR128:$dst), (ins VR128:$src1,
4881                         i16mem:$src2, i32i8imm:$src3),
4882        !if(Is2Addr,
4883            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4884            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4885        [(set VR128:$dst,
4886          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4887                     imm:$src3))], IIC_SSE_PINSRW>,
4888        Sched<[WriteShuffleLd, ReadAfterLd]>;
4889 }
4890
4891 // Extract
4892 let Predicates = [HasAVX] in
4893 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4894                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4895                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4896                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4897                                             imm:$src2))]>, PD, VEX,
4898                 Sched<[WriteShuffle]>;
4899 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4900                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4901                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4902                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4903                                             imm:$src2))], IIC_SSE_PEXTRW>,
4904                Sched<[WriteShuffleLd, ReadAfterLd]>;
4905
4906 // Insert
4907 let Predicates = [HasAVX] in
4908 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4909
4910 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4911 defm PINSRW : sse2_pinsrw, PD;
4912
4913 } // ExeDomain = SSEPackedInt
4914
4915 //===---------------------------------------------------------------------===//
4916 // SSE2 - Packed Mask Creation
4917 //===---------------------------------------------------------------------===//
4918
4919 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4920
4921 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4922            (ins VR128:$src),
4923            "pmovmskb\t{$src, $dst|$dst, $src}",
4924            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4925            IIC_SSE_MOVMSK>, VEX;
4926
4927 let Predicates = [HasAVX2] in {
4928 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4929            (ins VR256:$src),
4930            "pmovmskb\t{$src, $dst|$dst, $src}",
4931            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4932            VEX, VEX_L;
4933 }
4934
4935 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4936            "pmovmskb\t{$src, $dst|$dst, $src}",
4937            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4938            IIC_SSE_MOVMSK>;
4939
4940 } // ExeDomain = SSEPackedInt
4941
4942 //===---------------------------------------------------------------------===//
4943 // SSE2 - Conditional Store
4944 //===---------------------------------------------------------------------===//
4945
4946 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4947
4948 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4949 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4950            (ins VR128:$src, VR128:$mask),
4951            "maskmovdqu\t{$mask, $src|$src, $mask}",
4952            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4953            IIC_SSE_MASKMOV>, VEX;
4954 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4955 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4956            (ins VR128:$src, VR128:$mask),
4957            "maskmovdqu\t{$mask, $src|$src, $mask}",
4958            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4959            IIC_SSE_MASKMOV>, VEX;
4960
4961 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4962 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4963            "maskmovdqu\t{$mask, $src|$src, $mask}",
4964            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4965            IIC_SSE_MASKMOV>;
4966 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4967 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4968            "maskmovdqu\t{$mask, $src|$src, $mask}",
4969            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4970            IIC_SSE_MASKMOV>;
4971
4972 } // ExeDomain = SSEPackedInt
4973
4974 //===---------------------------------------------------------------------===//
4975 // SSE2 - Move Doubleword
4976 //===---------------------------------------------------------------------===//
4977
4978 //===---------------------------------------------------------------------===//
4979 // Move Int Doubleword to Packed Double Int
4980 //
4981 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4982                       "movd\t{$src, $dst|$dst, $src}",
4983                       [(set VR128:$dst,
4984                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4985                         VEX, Sched<[WriteMove]>;
4986 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4987                       "movd\t{$src, $dst|$dst, $src}",
4988                       [(set VR128:$dst,
4989                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4990                         IIC_SSE_MOVDQ>,
4991                       VEX, Sched<[WriteLoad]>;
4992 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4993                         "movq\t{$src, $dst|$dst, $src}",
4994                         [(set VR128:$dst,
4995                           (v2i64 (scalar_to_vector GR64:$src)))],
4996                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4997 let isCodeGenOnly = 1 in
4998 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4999                        "movq\t{$src, $dst|$dst, $src}",
5000                        [(set FR64:$dst, (bitconvert GR64:$src))],
5001                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5002
5003 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
5004                       "movd\t{$src, $dst|$dst, $src}",
5005                       [(set VR128:$dst,
5006                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
5007                   Sched<[WriteMove]>;
5008 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5009                       "movd\t{$src, $dst|$dst, $src}",
5010                       [(set VR128:$dst,
5011                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
5012                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5013 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5014                         "mov{d|q}\t{$src, $dst|$dst, $src}",
5015                         [(set VR128:$dst,
5016                           (v2i64 (scalar_to_vector GR64:$src)))],
5017                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
5018 let isCodeGenOnly = 1 in
5019 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
5020                        "mov{d|q}\t{$src, $dst|$dst, $src}",
5021                        [(set FR64:$dst, (bitconvert GR64:$src))],
5022                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
5023
5024 //===---------------------------------------------------------------------===//
5025 // Move Int Doubleword to Single Scalar
5026 //
5027 let isCodeGenOnly = 1 in {
5028   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
5029                         "movd\t{$src, $dst|$dst, $src}",
5030                         [(set FR32:$dst, (bitconvert GR32:$src))],
5031                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5032
5033   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
5034                         "movd\t{$src, $dst|$dst, $src}",
5035                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
5036                         IIC_SSE_MOVDQ>,
5037                         VEX, Sched<[WriteLoad]>;
5038   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
5039                         "movd\t{$src, $dst|$dst, $src}",
5040                         [(set FR32:$dst, (bitconvert GR32:$src))],
5041                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
5042
5043   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
5044                         "movd\t{$src, $dst|$dst, $src}",
5045                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
5046                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5047 }
5048
5049 //===---------------------------------------------------------------------===//
5050 // Move Packed Doubleword Int to Packed Double Int
5051 //
5052 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5053                        "movd\t{$src, $dst|$dst, $src}",
5054                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5055                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
5056                     Sched<[WriteMove]>;
5057 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
5058                        (ins i32mem:$dst, VR128:$src),
5059                        "movd\t{$src, $dst|$dst, $src}",
5060                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5061                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
5062                                      VEX, Sched<[WriteStore]>;
5063 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5064                        "movd\t{$src, $dst|$dst, $src}",
5065                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5066                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
5067                    Sched<[WriteMove]>;
5068 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
5069                        "movd\t{$src, $dst|$dst, $src}",
5070                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5071                                      (iPTR 0))), addr:$dst)],
5072                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5073
5074 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
5075         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5076
5077 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
5078         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5079
5080 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
5081         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5082
5083 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
5084         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5085
5086 //===---------------------------------------------------------------------===//
5087 // Move Packed Doubleword Int first element to Doubleword Int
5088 //
5089 let SchedRW = [WriteMove] in {
5090 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5091                           "movq\t{$src, $dst|$dst, $src}",
5092                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5093                                                            (iPTR 0)))],
5094                                                            IIC_SSE_MOVD_ToGP>,
5095                       VEX;
5096
5097 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5098                         "mov{d|q}\t{$src, $dst|$dst, $src}",
5099                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5100                                                          (iPTR 0)))],
5101                                                          IIC_SSE_MOVD_ToGP>;
5102 } //SchedRW
5103
5104 //===---------------------------------------------------------------------===//
5105 // Bitcast FR64 <-> GR64
5106 //
5107 let isCodeGenOnly = 1 in {
5108   let Predicates = [UseAVX] in
5109   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5110                           "movq\t{$src, $dst|$dst, $src}",
5111                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
5112                           VEX, Sched<[WriteLoad]>;
5113   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5114                            "movq\t{$src, $dst|$dst, $src}",
5115                            [(set GR64:$dst, (bitconvert FR64:$src))],
5116                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5117   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5118                            "movq\t{$src, $dst|$dst, $src}",
5119                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5120                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5121
5122   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5123                          "movq\t{$src, $dst|$dst, $src}",
5124                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
5125                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5126   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5127                          "mov{d|q}\t{$src, $dst|$dst, $src}",
5128                          [(set GR64:$dst, (bitconvert FR64:$src))],
5129                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5130   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5131                          "movq\t{$src, $dst|$dst, $src}",
5132                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5133                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5134 }
5135
5136 //===---------------------------------------------------------------------===//
5137 // Move Scalar Single to Double Int
5138 //
5139 let isCodeGenOnly = 1 in {
5140   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5141                         "movd\t{$src, $dst|$dst, $src}",
5142                         [(set GR32:$dst, (bitconvert FR32:$src))],
5143                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
5144   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5145                         "movd\t{$src, $dst|$dst, $src}",
5146                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5147                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5148   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5149                         "movd\t{$src, $dst|$dst, $src}",
5150                         [(set GR32:$dst, (bitconvert FR32:$src))],
5151                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5152   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5153                         "movd\t{$src, $dst|$dst, $src}",
5154                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5155                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5156 }
5157
5158 //===---------------------------------------------------------------------===//
5159 // Patterns and instructions to describe movd/movq to XMM register zero-extends
5160 //
5161 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
5162 let AddedComplexity = 15 in {
5163 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5164                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
5165                        [(set VR128:$dst, (v2i64 (X86vzmovl
5166                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5167                                       IIC_SSE_MOVDQ>,
5168                                       VEX, VEX_W;
5169 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5170                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
5171                        [(set VR128:$dst, (v2i64 (X86vzmovl
5172                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5173                                       IIC_SSE_MOVDQ>;
5174 }
5175 } // isCodeGenOnly, SchedRW
5176
5177 let Predicates = [UseAVX] in {
5178   let AddedComplexity = 15 in
5179     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5180               (VMOVDI2PDIrr GR32:$src)>;
5181
5182   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
5183   let AddedComplexity = 20 in {
5184     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5185               (VMOVDI2PDIrm addr:$src)>;
5186     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5187               (VMOVDI2PDIrm addr:$src)>;
5188     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5189               (VMOVDI2PDIrm addr:$src)>;
5190   }
5191   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
5192   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
5193                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
5194             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
5195   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5196                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
5197             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
5198 }
5199
5200 let Predicates = [UseSSE2] in {
5201   let AddedComplexity = 15 in
5202     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5203               (MOVDI2PDIrr GR32:$src)>;
5204
5205   let AddedComplexity = 20 in {
5206     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5207               (MOVDI2PDIrm addr:$src)>;
5208     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5209               (MOVDI2PDIrm addr:$src)>;
5210     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5211               (MOVDI2PDIrm addr:$src)>;
5212   }
5213 }
5214
5215 // These are the correct encodings of the instructions so that we know how to
5216 // read correct assembly, even though we continue to emit the wrong ones for
5217 // compatibility with Darwin's buggy assembler.
5218 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5219                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5220 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5221                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5222 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5223 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5224                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5225 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5226                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5227
5228 //===---------------------------------------------------------------------===//
5229 // SSE2 - Move Quadword
5230 //===---------------------------------------------------------------------===//
5231
5232 //===---------------------------------------------------------------------===//
5233 // Move Quadword Int to Packed Quadword Int
5234 //
5235
5236 let SchedRW = [WriteLoad] in {
5237 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5238                     "vmovq\t{$src, $dst|$dst, $src}",
5239                     [(set VR128:$dst,
5240                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5241                     VEX, Requires<[UseAVX]>;
5242 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5243                     "movq\t{$src, $dst|$dst, $src}",
5244                     [(set VR128:$dst,
5245                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5246                       IIC_SSE_MOVDQ>, XS,
5247                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5248 } // SchedRW
5249
5250 //===---------------------------------------------------------------------===//
5251 // Move Packed Quadword Int to Quadword Int
5252 //
5253 let SchedRW = [WriteStore] in {
5254 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5255                       "movq\t{$src, $dst|$dst, $src}",
5256                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5257                                     (iPTR 0))), addr:$dst)],
5258                                     IIC_SSE_MOVDQ>, VEX;
5259 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5260                       "movq\t{$src, $dst|$dst, $src}",
5261                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5262                                     (iPTR 0))), addr:$dst)],
5263                                     IIC_SSE_MOVDQ>;
5264 } // SchedRW
5265
5266 // For disassembler only
5267 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5268     SchedRW = [WriteVecLogic] in {
5269 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5270                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5271 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5272                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5273 }
5274
5275 //===---------------------------------------------------------------------===//
5276 // Store / copy lower 64-bits of a XMM register.
5277 //
5278 let Predicates = [UseAVX] in
5279 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5280           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5281 let Predicates = [UseSSE2] in
5282 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5283           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5284
5285 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5286 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5287                      "vmovq\t{$src, $dst|$dst, $src}",
5288                      [(set VR128:$dst,
5289                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5290                                                  (loadi64 addr:$src))))))],
5291                                                  IIC_SSE_MOVDQ>,
5292                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5293
5294 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5295                      "movq\t{$src, $dst|$dst, $src}",
5296                      [(set VR128:$dst,
5297                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5298                                                  (loadi64 addr:$src))))))],
5299                                                  IIC_SSE_MOVDQ>,
5300                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5301 }
5302
5303 let Predicates = [UseAVX], AddedComplexity = 20 in {
5304   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5305             (VMOVZQI2PQIrm addr:$src)>;
5306   def : Pat<(v2i64 (X86vzload addr:$src)),
5307             (VMOVZQI2PQIrm addr:$src)>;
5308 }
5309
5310 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5311   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5312             (MOVZQI2PQIrm addr:$src)>;
5313   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5314 }
5315
5316 let Predicates = [HasAVX] in {
5317 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5318           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5319 def : Pat<(v4i64 (X86vzload addr:$src)),
5320           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5321 }
5322
5323 //===---------------------------------------------------------------------===//
5324 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5325 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5326 //
5327 let SchedRW = [WriteVecLogic] in {
5328 let AddedComplexity = 15 in
5329 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5330                         "vmovq\t{$src, $dst|$dst, $src}",
5331                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5332                     IIC_SSE_MOVQ_RR>,
5333                       XS, VEX, Requires<[UseAVX]>;
5334 let AddedComplexity = 15 in
5335 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5336                         "movq\t{$src, $dst|$dst, $src}",
5337                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5338                     IIC_SSE_MOVQ_RR>,
5339                       XS, Requires<[UseSSE2]>;
5340 } // SchedRW
5341
5342 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5343 let AddedComplexity = 20 in
5344 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5345                         "vmovq\t{$src, $dst|$dst, $src}",
5346                     [(set VR128:$dst, (v2i64 (X86vzmovl
5347                                              (loadv2i64 addr:$src))))],
5348                                              IIC_SSE_MOVDQ>,
5349                       XS, VEX, Requires<[UseAVX]>;
5350 let AddedComplexity = 20 in {
5351 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5352                         "movq\t{$src, $dst|$dst, $src}",
5353                     [(set VR128:$dst, (v2i64 (X86vzmovl
5354                                              (loadv2i64 addr:$src))))],
5355                                              IIC_SSE_MOVDQ>,
5356                       XS, Requires<[UseSSE2]>;
5357 }
5358 } // isCodeGenOnly, SchedRW
5359
5360 let AddedComplexity = 20 in {
5361   let Predicates = [UseAVX] in {
5362     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5363               (VMOVZPQILo2PQIrr VR128:$src)>;
5364   }
5365   let Predicates = [UseSSE2] in {
5366     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5367               (MOVZPQILo2PQIrr VR128:$src)>;
5368   }
5369 }
5370
5371 //===---------------------------------------------------------------------===//
5372 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5373 //===---------------------------------------------------------------------===//
5374 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5375                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5376                               X86MemOperand x86memop> {
5377 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5378                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5379                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5380                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5381 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5382                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5383                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5384                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5385 }
5386
5387 let Predicates = [HasAVX] in {
5388   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5389                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5390   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5391                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5392   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5393                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5394   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5395                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5396 }
5397 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5398                                    memopv4f32, f128mem>;
5399 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5400                                    memopv4f32, f128mem>;
5401
5402 let Predicates = [HasAVX] in {
5403   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5404             (VMOVSHDUPrr VR128:$src)>;
5405   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5406             (VMOVSHDUPrm addr:$src)>;
5407   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5408             (VMOVSLDUPrr VR128:$src)>;
5409   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5410             (VMOVSLDUPrm addr:$src)>;
5411   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5412             (VMOVSHDUPYrr VR256:$src)>;
5413   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5414             (VMOVSHDUPYrm addr:$src)>;
5415   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5416             (VMOVSLDUPYrr VR256:$src)>;
5417   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5418             (VMOVSLDUPYrm addr:$src)>;
5419 }
5420
5421 let Predicates = [UseSSE3] in {
5422   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5423             (MOVSHDUPrr VR128:$src)>;
5424   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5425             (MOVSHDUPrm addr:$src)>;
5426   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5427             (MOVSLDUPrr VR128:$src)>;
5428   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5429             (MOVSLDUPrm addr:$src)>;
5430 }
5431
5432 //===---------------------------------------------------------------------===//
5433 // SSE3 - Replicate Double FP - MOVDDUP
5434 //===---------------------------------------------------------------------===//
5435
5436 multiclass sse3_replicate_dfp<string OpcodeStr> {
5437 let hasSideEffects = 0 in
5438 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5439                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5440                     [], IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5441 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5442                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5443                     [(set VR128:$dst,
5444                       (v2f64 (X86Movddup
5445                               (scalar_to_vector (loadf64 addr:$src)))))],
5446                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5447 }
5448
5449 // FIXME: Merge with above classe when there're patterns for the ymm version
5450 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5451 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5452                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5453                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5454                     Sched<[WriteFShuffle]>;
5455 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5456                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5457                     [(set VR256:$dst,
5458                       (v4f64 (X86Movddup
5459                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5460                     Sched<[WriteLoad]>;
5461 }
5462
5463 let Predicates = [HasAVX] in {
5464   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5465   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5466 }
5467
5468 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5469
5470 let Predicates = [HasAVX] in {
5471   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5472             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5473   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5474             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5475   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5476             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5477   def : Pat<(X86Movddup (bc_v2f64
5478                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5479             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5480
5481   // 256-bit version
5482   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5483             (VMOVDDUPYrm addr:$src)>;
5484   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5485             (VMOVDDUPYrm addr:$src)>;
5486   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5487             (VMOVDDUPYrm addr:$src)>;
5488   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5489             (VMOVDDUPYrr VR256:$src)>;
5490 }
5491
5492 let Predicates = [UseAVX, OptForSize] in {
5493   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5494   (VMOVDDUPrm addr:$src)>;
5495   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5496   (VMOVDDUPrm addr:$src)>;
5497 }
5498
5499 let Predicates = [UseSSE3] in {
5500   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5501             (MOVDDUPrm addr:$src)>;
5502   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5503             (MOVDDUPrm addr:$src)>;
5504   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5505             (MOVDDUPrm addr:$src)>;
5506   def : Pat<(X86Movddup (bc_v2f64
5507                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5508             (MOVDDUPrm addr:$src)>;
5509 }
5510
5511 //===---------------------------------------------------------------------===//
5512 // SSE3 - Move Unaligned Integer
5513 //===---------------------------------------------------------------------===//
5514
5515 let SchedRW = [WriteLoad] in {
5516 let Predicates = [HasAVX] in {
5517   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5518                    "vlddqu\t{$src, $dst|$dst, $src}",
5519                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5520   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5521                    "vlddqu\t{$src, $dst|$dst, $src}",
5522                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5523                    VEX, VEX_L;
5524 }
5525 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5526                    "lddqu\t{$src, $dst|$dst, $src}",
5527                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5528                    IIC_SSE_LDDQU>;
5529 }
5530
5531 //===---------------------------------------------------------------------===//
5532 // SSE3 - Arithmetic
5533 //===---------------------------------------------------------------------===//
5534
5535 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5536                        X86MemOperand x86memop, OpndItins itins,
5537                        bit Is2Addr = 1> {
5538   def rr : I<0xD0, MRMSrcReg,
5539        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5540        !if(Is2Addr,
5541            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5542            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5543        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5544        Sched<[itins.Sched]>;
5545   def rm : I<0xD0, MRMSrcMem,
5546        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5547        !if(Is2Addr,
5548            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5549            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5550        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5551        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5552 }
5553
5554 let Predicates = [HasAVX] in {
5555   let ExeDomain = SSEPackedSingle in {
5556     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5557                                  f128mem, SSE_ALU_F32P, 0>, XD, VEX_4V;
5558     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5559                                f256mem, SSE_ALU_F32P, 0>, XD, VEX_4V, VEX_L;
5560   }
5561   let ExeDomain = SSEPackedDouble in {
5562     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5563                                  f128mem, SSE_ALU_F64P, 0>, PD, VEX_4V;
5564     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5565                            f256mem, SSE_ALU_F64P, 0>, PD, VEX_4V, VEX_L;
5566   }
5567 }
5568 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5569   let ExeDomain = SSEPackedSingle in
5570   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5571                               f128mem, SSE_ALU_F32P>, XD;
5572   let ExeDomain = SSEPackedDouble in
5573   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5574                               f128mem, SSE_ALU_F64P>, PD;
5575 }
5576
5577 // Patterns used to select 'addsub' instructions.
5578 let Predicates = [HasAVX] in {
5579   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5580             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5581   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5582             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5583   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5584             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5585   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5586             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5587
5588   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5589             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5590   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 (memop addr:$rhs)))),
5591             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5592   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5593             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5594   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 (memop addr:$rhs)))),
5595             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5596 }
5597
5598 let Predicates = [UseSSE3] in {
5599   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5600             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5601   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5602             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5603   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5604             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5605   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5606             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5607 }
5608
5609 //===---------------------------------------------------------------------===//
5610 // SSE3 Instructions
5611 //===---------------------------------------------------------------------===//
5612
5613 // Horizontal ops
5614 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5615                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5616   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5617        !if(Is2Addr,
5618          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5619          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5620       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5621       Sched<[WriteFAdd]>;
5622
5623   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5624        !if(Is2Addr,
5625          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5626          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5627       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5628         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5629 }
5630 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5631                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5632   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5633        !if(Is2Addr,
5634          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5635          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5636       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5637       Sched<[WriteFAdd]>;
5638
5639   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5640        !if(Is2Addr,
5641          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5642          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5643       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5644         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5645 }
5646
5647 let Predicates = [HasAVX] in {
5648   let ExeDomain = SSEPackedSingle in {
5649     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5650                             X86fhadd, 0>, VEX_4V;
5651     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5652                             X86fhsub, 0>, VEX_4V;
5653     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5654                             X86fhadd, 0>, VEX_4V, VEX_L;
5655     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5656                             X86fhsub, 0>, VEX_4V, VEX_L;
5657   }
5658   let ExeDomain = SSEPackedDouble in {
5659     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5660                             X86fhadd, 0>, VEX_4V;
5661     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5662                             X86fhsub, 0>, VEX_4V;
5663     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5664                             X86fhadd, 0>, VEX_4V, VEX_L;
5665     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5666                             X86fhsub, 0>, VEX_4V, VEX_L;
5667   }
5668 }
5669
5670 let Constraints = "$src1 = $dst" in {
5671   let ExeDomain = SSEPackedSingle in {
5672     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5673     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5674   }
5675   let ExeDomain = SSEPackedDouble in {
5676     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5677     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5678   }
5679 }
5680
5681 //===---------------------------------------------------------------------===//
5682 // SSSE3 - Packed Absolute Instructions
5683 //===---------------------------------------------------------------------===//
5684
5685
5686 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5687 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5688                             Intrinsic IntId128> {
5689   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5690                     (ins VR128:$src),
5691                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5692                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5693                     Sched<[WriteVecALU]>;
5694
5695   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5696                     (ins i128mem:$src),
5697                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5698                     [(set VR128:$dst,
5699                       (IntId128
5700                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5701                     Sched<[WriteVecALULd]>;
5702 }
5703
5704 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5705 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5706                               Intrinsic IntId256> {
5707   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5708                     (ins VR256:$src),
5709                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5710                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5711                     Sched<[WriteVecALU]>;
5712
5713   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5714                     (ins i256mem:$src),
5715                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5716                     [(set VR256:$dst,
5717                       (IntId256
5718                        (bitconvert (memopv4i64 addr:$src))))]>,
5719                     Sched<[WriteVecALULd]>;
5720 }
5721
5722 // Helper fragments to match sext vXi1 to vXiY.
5723 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5724                                                VR128:$src))>;
5725 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5726 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5727 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5728                                                VR256:$src))>;
5729 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5730 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5731
5732 let Predicates = [HasAVX] in {
5733   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5734                                   int_x86_ssse3_pabs_b_128>, VEX;
5735   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5736                                   int_x86_ssse3_pabs_w_128>, VEX;
5737   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5738                                   int_x86_ssse3_pabs_d_128>, VEX;
5739
5740   def : Pat<(xor
5741             (bc_v2i64 (v16i1sextv16i8)),
5742             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5743             (VPABSBrr128 VR128:$src)>;
5744   def : Pat<(xor
5745             (bc_v2i64 (v8i1sextv8i16)),
5746             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5747             (VPABSWrr128 VR128:$src)>;
5748   def : Pat<(xor
5749             (bc_v2i64 (v4i1sextv4i32)),
5750             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5751             (VPABSDrr128 VR128:$src)>;
5752 }
5753
5754 let Predicates = [HasAVX2] in {
5755   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5756                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5757   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5758                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5759   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5760                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5761
5762   def : Pat<(xor
5763             (bc_v4i64 (v32i1sextv32i8)),
5764             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5765             (VPABSBrr256 VR256:$src)>;
5766   def : Pat<(xor
5767             (bc_v4i64 (v16i1sextv16i16)),
5768             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5769             (VPABSWrr256 VR256:$src)>;
5770   def : Pat<(xor
5771             (bc_v4i64 (v8i1sextv8i32)),
5772             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5773             (VPABSDrr256 VR256:$src)>;
5774 }
5775
5776 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5777                               int_x86_ssse3_pabs_b_128>;
5778 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5779                               int_x86_ssse3_pabs_w_128>;
5780 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5781                               int_x86_ssse3_pabs_d_128>;
5782
5783 let Predicates = [HasSSSE3] in {
5784   def : Pat<(xor
5785             (bc_v2i64 (v16i1sextv16i8)),
5786             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5787             (PABSBrr128 VR128:$src)>;
5788   def : Pat<(xor
5789             (bc_v2i64 (v8i1sextv8i16)),
5790             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5791             (PABSWrr128 VR128:$src)>;
5792   def : Pat<(xor
5793             (bc_v2i64 (v4i1sextv4i32)),
5794             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5795             (PABSDrr128 VR128:$src)>;
5796 }
5797
5798 //===---------------------------------------------------------------------===//
5799 // SSSE3 - Packed Binary Operator Instructions
5800 //===---------------------------------------------------------------------===//
5801
5802 let Sched = WriteVecALU in {
5803 def SSE_PHADDSUBD : OpndItins<
5804   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5805 >;
5806 def SSE_PHADDSUBSW : OpndItins<
5807   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5808 >;
5809 def SSE_PHADDSUBW : OpndItins<
5810   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5811 >;
5812 }
5813 let Sched = WriteShuffle in
5814 def SSE_PSHUFB : OpndItins<
5815   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5816 >;
5817 let Sched = WriteVecALU in
5818 def SSE_PSIGN : OpndItins<
5819   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5820 >;
5821 let Sched = WriteVecIMul in
5822 def SSE_PMULHRSW : OpndItins<
5823   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5824 >;
5825
5826 /// SS3I_binop_rm - Simple SSSE3 bin op
5827 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5828                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5829                          X86MemOperand x86memop, OpndItins itins,
5830                          bit Is2Addr = 1> {
5831   let isCommutable = 1 in
5832   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5833        (ins RC:$src1, RC:$src2),
5834        !if(Is2Addr,
5835          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5836          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5837        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5838        Sched<[itins.Sched]>;
5839   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5840        (ins RC:$src1, x86memop:$src2),
5841        !if(Is2Addr,
5842          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5843          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5844        [(set RC:$dst,
5845          (OpVT (OpNode RC:$src1,
5846           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5847        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5848 }
5849
5850 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5851 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5852                              Intrinsic IntId128, OpndItins itins,
5853                              bit Is2Addr = 1> {
5854   let isCommutable = 1 in
5855   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5856        (ins VR128:$src1, VR128:$src2),
5857        !if(Is2Addr,
5858          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5859          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5860        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5861        Sched<[itins.Sched]>;
5862   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5863        (ins VR128:$src1, i128mem:$src2),
5864        !if(Is2Addr,
5865          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5866          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5867        [(set VR128:$dst,
5868          (IntId128 VR128:$src1,
5869           (bitconvert (memopv2i64 addr:$src2))))]>,
5870        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5871 }
5872
5873 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5874                                Intrinsic IntId256,
5875                                X86FoldableSchedWrite Sched> {
5876   let isCommutable = 1 in
5877   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5878        (ins VR256:$src1, VR256:$src2),
5879        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5880        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5881        Sched<[Sched]>;
5882   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5883        (ins VR256:$src1, i256mem:$src2),
5884        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5885        [(set VR256:$dst,
5886          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5887        Sched<[Sched.Folded, ReadAfterLd]>;
5888 }
5889
5890 let ImmT = NoImm, Predicates = [HasAVX] in {
5891 let isCommutable = 0 in {
5892   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5893                                   loadv2i64, i128mem,
5894                                   SSE_PHADDSUBW, 0>, VEX_4V;
5895   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5896                                   loadv2i64, i128mem,
5897                                   SSE_PHADDSUBD, 0>, VEX_4V;
5898   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5899                                   loadv2i64, i128mem,
5900                                   SSE_PHADDSUBW, 0>, VEX_4V;
5901   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5902                                   loadv2i64, i128mem,
5903                                   SSE_PHADDSUBD, 0>, VEX_4V;
5904   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5905                                   loadv2i64, i128mem,
5906                                   SSE_PSIGN, 0>, VEX_4V;
5907   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5908                                   loadv2i64, i128mem,
5909                                   SSE_PSIGN, 0>, VEX_4V;
5910   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5911                                   loadv2i64, i128mem,
5912                                   SSE_PSIGN, 0>, VEX_4V;
5913   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5914                                   loadv2i64, i128mem,
5915                                   SSE_PSHUFB, 0>, VEX_4V;
5916   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5917                                       int_x86_ssse3_phadd_sw_128,
5918                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5919   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5920                                       int_x86_ssse3_phsub_sw_128,
5921                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5922   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5923                                       int_x86_ssse3_pmadd_ub_sw_128,
5924                                       SSE_PMADD, 0>, VEX_4V;
5925 }
5926 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5927                                       int_x86_ssse3_pmul_hr_sw_128,
5928                                       SSE_PMULHRSW, 0>, VEX_4V;
5929 }
5930
5931 let ImmT = NoImm, Predicates = [HasAVX2] in {
5932 let isCommutable = 0 in {
5933   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5934                                   loadv4i64, i256mem,
5935                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5936   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5937                                   loadv4i64, i256mem,
5938                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5939   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5940                                   loadv4i64, i256mem,
5941                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5942   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5943                                   loadv4i64, i256mem,
5944                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5945   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5946                                   loadv4i64, i256mem,
5947                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5948   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5949                                   loadv4i64, i256mem,
5950                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5951   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5952                                   loadv4i64, i256mem,
5953                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5954   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5955                                   loadv4i64, i256mem,
5956                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5957   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5958                                         int_x86_avx2_phadd_sw,
5959                                         WriteVecALU>, VEX_4V, VEX_L;
5960   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5961                                         int_x86_avx2_phsub_sw,
5962                                         WriteVecALU>, VEX_4V, VEX_L;
5963   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5964                                        int_x86_avx2_pmadd_ub_sw,
5965                                         WriteVecIMul>, VEX_4V, VEX_L;
5966 }
5967 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5968                                         int_x86_avx2_pmul_hr_sw,
5969                                         WriteVecIMul>, VEX_4V, VEX_L;
5970 }
5971
5972 // None of these have i8 immediate fields.
5973 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5974 let isCommutable = 0 in {
5975   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5976                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5977   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5978                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5979   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5980                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5981   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5982                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5983   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5984                                  memopv2i64, i128mem, SSE_PSIGN>;
5985   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5986                                  memopv2i64, i128mem, SSE_PSIGN>;
5987   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5988                                  memopv2i64, i128mem, SSE_PSIGN>;
5989   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5990                                  memopv2i64, i128mem, SSE_PSHUFB>;
5991   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5992                                      int_x86_ssse3_phadd_sw_128,
5993                                      SSE_PHADDSUBSW>;
5994   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5995                                      int_x86_ssse3_phsub_sw_128,
5996                                      SSE_PHADDSUBSW>;
5997   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5998                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5999 }
6000 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
6001                                      int_x86_ssse3_pmul_hr_sw_128,
6002                                      SSE_PMULHRSW>;
6003 }
6004
6005 //===---------------------------------------------------------------------===//
6006 // SSSE3 - Packed Align Instruction Patterns
6007 //===---------------------------------------------------------------------===//
6008
6009 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
6010   let hasSideEffects = 0 in {
6011   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
6012       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6013       !if(Is2Addr,
6014         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6015         !strconcat(asm,
6016                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6017       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
6018   let mayLoad = 1 in
6019   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
6020       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6021       !if(Is2Addr,
6022         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6023         !strconcat(asm,
6024                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6025       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6026   }
6027 }
6028
6029 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
6030   let hasSideEffects = 0 in {
6031   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
6032       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6033       !strconcat(asm,
6034                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6035       []>, Sched<[WriteShuffle]>;
6036   let mayLoad = 1 in
6037   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
6038       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
6039       !strconcat(asm,
6040                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6041       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6042   }
6043 }
6044
6045 let Predicates = [HasAVX] in
6046   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
6047 let Predicates = [HasAVX2] in
6048   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
6049 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
6050   defm PALIGN : ssse3_palignr<"palignr">;
6051
6052 let Predicates = [HasAVX2] in {
6053 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6054           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6055 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6056           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6057 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6058           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6059 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6060           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6061 }
6062
6063 let Predicates = [HasAVX] in {
6064 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6065           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6066 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6067           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6068 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6069           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6070 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6071           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6072 }
6073
6074 let Predicates = [UseSSSE3] in {
6075 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6076           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6077 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6078           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6079 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6080           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6081 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6082           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6083 }
6084
6085 //===---------------------------------------------------------------------===//
6086 // SSSE3 - Thread synchronization
6087 //===---------------------------------------------------------------------===//
6088
6089 let SchedRW = [WriteSystem] in {
6090 let usesCustomInserter = 1 in {
6091 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
6092                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
6093                 Requires<[HasSSE3]>;
6094 }
6095
6096 let Uses = [EAX, ECX, EDX] in
6097 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
6098                  TB, Requires<[HasSSE3]>;
6099 let Uses = [ECX, EAX] in
6100 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
6101                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
6102                 TB, Requires<[HasSSE3]>;
6103 } // SchedRW
6104
6105 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
6106 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
6107
6108 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
6109       Requires<[Not64BitMode]>;
6110 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
6111       Requires<[In64BitMode]>;
6112
6113 //===----------------------------------------------------------------------===//
6114 // SSE4.1 - Packed Move with Sign/Zero Extend
6115 //===----------------------------------------------------------------------===//
6116
6117 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
6118                           RegisterClass OutRC, RegisterClass InRC,
6119                           OpndItins itins> {
6120   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
6121                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6122                  [], itins.rr>,
6123                  Sched<[itins.Sched]>;
6124
6125   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
6126                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6127                  [],
6128                  itins.rm>, Sched<[itins.Sched.Folded]>;
6129 }
6130
6131 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
6132                           X86MemOperand MemOp, X86MemOperand MemYOp,
6133                           OpndItins SSEItins, OpndItins AVXItins,
6134                           OpndItins AVX2Itins> {
6135   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
6136   let Predicates = [HasAVX] in
6137     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
6138                                      VR128, VR128, AVXItins>, VEX;
6139   let Predicates = [HasAVX2] in
6140     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
6141                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
6142 }
6143
6144 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
6145                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
6146   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
6147                                         MemOp, MemYOp,
6148                                         SSE_INTALU_ITINS_SHUFF_P,
6149                                         DEFAULT_ITINS_SHUFFLESCHED,
6150                                         DEFAULT_ITINS_SHUFFLESCHED>;
6151   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
6152                                         !strconcat("pmovzx", OpcodeStr),
6153                                         MemOp, MemYOp,
6154                                         SSE_INTALU_ITINS_SHUFF_P,
6155                                         DEFAULT_ITINS_SHUFFLESCHED,
6156                                         DEFAULT_ITINS_SHUFFLESCHED>;
6157 }
6158
6159 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
6160 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
6161 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
6162
6163 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
6164 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
6165
6166 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
6167
6168 // AVX2 Patterns
6169 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, SDNode ExtOp> {
6170   // Register-Register patterns
6171   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
6172             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
6173   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
6174             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
6175   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
6176             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
6177
6178   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
6179             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
6180   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
6181             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
6182
6183   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
6184             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
6185
6186   // On AVX2, we also support 256bit inputs.
6187   // FIXME: remove these patterns when the old shuffle lowering goes away.
6188   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
6189             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6190   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
6191             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6192   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
6193             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6194
6195   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
6196             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6197   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
6198             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6199
6200   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
6201             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6202
6203   // AVX2 Register-Memory patterns
6204   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6205             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6206   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6207             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6208   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6209             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6210   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6211             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6212
6213   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6214             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6215   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6216             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6217   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6218             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6219   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6220             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6221
6222   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6223             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6224   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6225             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6226   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6227             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6228   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6229             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6230
6231   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6232             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6233   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6234             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6235   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6236             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6237   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6238             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6239
6240   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6241             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6242   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6243             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6244   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6245             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6246   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6247             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6248
6249   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6250             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6251   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6252             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6253   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6254             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6255   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6256             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6257 }
6258
6259 let Predicates = [HasAVX2] in {
6260   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", X86vsext>;
6261   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", X86vzext>;
6262 }
6263
6264 // SSE4.1/AVX patterns.
6265 multiclass SS41I_pmovx_patterns<string OpcPrefix, SDNode ExtOp,
6266                                 PatFrag ExtLoad16> {
6267   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6268             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6269   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6270             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6271   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6272             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6273
6274   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6275             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6276   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6277             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6278
6279   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6280             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6281
6282   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6283             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6284   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6285             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6286   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6287             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6288   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6289             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6290   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6291             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6292
6293   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6294             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6295   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6296             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6297   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6298             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6299   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6300             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6301
6302   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6303             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6304   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6305             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6306   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6307             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6308   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6309             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6310
6311   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6312             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6313   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6314             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6315   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6316             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6317   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6318             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6319   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6320             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6321
6322   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6323             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6324   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6325             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6326   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6327             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6328   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6329             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6330
6331   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6332             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6333   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6334             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6335   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6336             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6337   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6338             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6339   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6340             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6341 }
6342
6343 let Predicates = [HasAVX] in {
6344   defm : SS41I_pmovx_patterns<"VPMOVSX", X86vsext, extloadi32i16>;
6345   defm : SS41I_pmovx_patterns<"VPMOVZX", X86vzext, loadi16_anyext>;
6346 }
6347
6348 let Predicates = [UseSSE41] in {
6349   defm : SS41I_pmovx_patterns<"PMOVSX", X86vsext, extloadi32i16>;
6350   defm : SS41I_pmovx_patterns<"PMOVZX", X86vzext, loadi16_anyext>;
6351 }
6352
6353 //===----------------------------------------------------------------------===//
6354 // SSE4.1 - Extract Instructions
6355 //===----------------------------------------------------------------------===//
6356
6357 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6358 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6359   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6360                  (ins VR128:$src1, i32i8imm:$src2),
6361                  !strconcat(OpcodeStr,
6362                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6363                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6364                                          imm:$src2))]>,
6365                   Sched<[WriteShuffle]>;
6366   let hasSideEffects = 0, mayStore = 1,
6367       SchedRW = [WriteShuffleLd, WriteRMW] in
6368   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6369                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6370                  !strconcat(OpcodeStr,
6371                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6372                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6373                                                  imm:$src2)))), addr:$dst)]>;
6374 }
6375
6376 let Predicates = [HasAVX] in
6377   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6378
6379 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6380
6381
6382 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6383 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6384   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6385   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6386                    (ins VR128:$src1, i32i8imm:$src2),
6387                    !strconcat(OpcodeStr,
6388                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6389                    []>, Sched<[WriteShuffle]>;
6390
6391   let hasSideEffects = 0, mayStore = 1,
6392       SchedRW = [WriteShuffleLd, WriteRMW] in
6393   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6394                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6395                  !strconcat(OpcodeStr,
6396                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6397                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6398                                                   imm:$src2)))), addr:$dst)]>;
6399 }
6400
6401 let Predicates = [HasAVX] in
6402   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6403
6404 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6405
6406
6407 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6408 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6409   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6410                  (ins VR128:$src1, i32i8imm:$src2),
6411                  !strconcat(OpcodeStr,
6412                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6413                  [(set GR32:$dst,
6414                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6415                   Sched<[WriteShuffle]>;
6416   let SchedRW = [WriteShuffleLd, WriteRMW] in
6417   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6418                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6419                  !strconcat(OpcodeStr,
6420                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6421                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6422                           addr:$dst)]>;
6423 }
6424
6425 let Predicates = [HasAVX] in
6426   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6427
6428 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6429
6430 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6431 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6432   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6433                  (ins VR128:$src1, i32i8imm:$src2),
6434                  !strconcat(OpcodeStr,
6435                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6436                  [(set GR64:$dst,
6437                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6438                   Sched<[WriteShuffle]>, REX_W;
6439   let SchedRW = [WriteShuffleLd, WriteRMW] in
6440   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6441                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6442                  !strconcat(OpcodeStr,
6443                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6444                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6445                           addr:$dst)]>, REX_W;
6446 }
6447
6448 let Predicates = [HasAVX] in
6449   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6450
6451 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6452
6453 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6454 /// destination
6455 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6456                             OpndItins itins = DEFAULT_ITINS> {
6457   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6458                  (ins VR128:$src1, i32i8imm:$src2),
6459                  !strconcat(OpcodeStr,
6460                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6461                  [(set GR32orGR64:$dst,
6462                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6463                     itins.rr>, Sched<[WriteFBlend]>;
6464   let SchedRW = [WriteFBlendLd, WriteRMW] in
6465   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6466                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6467                  !strconcat(OpcodeStr,
6468                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6469                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6470                           addr:$dst)], itins.rm>;
6471 }
6472
6473 let ExeDomain = SSEPackedSingle in {
6474   let Predicates = [UseAVX] in
6475     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6476   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6477 }
6478
6479 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6480 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6481                                               imm:$src2))),
6482                  addr:$dst),
6483           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6484           Requires<[HasAVX]>;
6485 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6486                                               imm:$src2))),
6487                  addr:$dst),
6488           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6489           Requires<[UseSSE41]>;
6490
6491 //===----------------------------------------------------------------------===//
6492 // SSE4.1 - Insert Instructions
6493 //===----------------------------------------------------------------------===//
6494
6495 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6496   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6497       (ins VR128:$src1, GR32orGR64:$src2, i32i8imm:$src3),
6498       !if(Is2Addr,
6499         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6500         !strconcat(asm,
6501                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6502       [(set VR128:$dst,
6503         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6504       Sched<[WriteShuffle]>;
6505   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6506       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6507       !if(Is2Addr,
6508         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6509         !strconcat(asm,
6510                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6511       [(set VR128:$dst,
6512         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6513                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6514 }
6515
6516 let Predicates = [HasAVX] in
6517   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6518 let Constraints = "$src1 = $dst" in
6519   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6520
6521 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6522   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6523       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6524       !if(Is2Addr,
6525         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6526         !strconcat(asm,
6527                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6528       [(set VR128:$dst,
6529         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6530       Sched<[WriteShuffle]>;
6531   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6532       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6533       !if(Is2Addr,
6534         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6535         !strconcat(asm,
6536                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6537       [(set VR128:$dst,
6538         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6539                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6540 }
6541
6542 let Predicates = [HasAVX] in
6543   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6544 let Constraints = "$src1 = $dst" in
6545   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6546
6547 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6548   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6549       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6550       !if(Is2Addr,
6551         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6552         !strconcat(asm,
6553                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6554       [(set VR128:$dst,
6555         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6556       Sched<[WriteShuffle]>;
6557   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6558       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6559       !if(Is2Addr,
6560         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6561         !strconcat(asm,
6562                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6563       [(set VR128:$dst,
6564         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6565                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6566 }
6567
6568 let Predicates = [HasAVX] in
6569   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6570 let Constraints = "$src1 = $dst" in
6571   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6572
6573 // insertps has a few different modes, there's the first two here below which
6574 // are optimized inserts that won't zero arbitrary elements in the destination
6575 // vector. The next one matches the intrinsic and could zero arbitrary elements
6576 // in the target vector.
6577 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6578                            OpndItins itins = DEFAULT_ITINS> {
6579   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6580       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6581       !if(Is2Addr,
6582         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6583         !strconcat(asm,
6584                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6585       [(set VR128:$dst,
6586         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6587       Sched<[WriteFShuffle]>;
6588   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6589       (ins VR128:$src1, f32mem:$src2, i8imm:$src3),
6590       !if(Is2Addr,
6591         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6592         !strconcat(asm,
6593                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6594       [(set VR128:$dst,
6595         (X86insertps VR128:$src1,
6596                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6597                     imm:$src3))], itins.rm>,
6598       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6599 }
6600
6601 let ExeDomain = SSEPackedSingle in {
6602   let Predicates = [UseAVX] in
6603     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6604   let Constraints = "$src1 = $dst" in
6605     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6606 }
6607
6608 let Predicates = [UseSSE41] in {
6609   // If we're inserting an element from a load or a null pshuf of a load,
6610   // fold the load into the insertps instruction.
6611   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6612                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6613                    imm:$src3)),
6614             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6615   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6616                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6617             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6618 }
6619
6620 let Predicates = [UseAVX] in {
6621   // If we're inserting an element from a vbroadcast of a load, fold the
6622   // load into the X86insertps instruction.
6623   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6624                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6625             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6626   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6627                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6628             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6629 }
6630
6631 //===----------------------------------------------------------------------===//
6632 // SSE4.1 - Round Instructions
6633 //===----------------------------------------------------------------------===//
6634
6635 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6636                             X86MemOperand x86memop, RegisterClass RC,
6637                             PatFrag mem_frag32, PatFrag mem_frag64,
6638                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6639 let ExeDomain = SSEPackedSingle in {
6640   // Intrinsic operation, reg.
6641   // Vector intrinsic operation, reg
6642   def PSr : SS4AIi8<opcps, MRMSrcReg,
6643                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6644                     !strconcat(OpcodeStr,
6645                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6646                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6647                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6648
6649   // Vector intrinsic operation, mem
6650   def PSm : SS4AIi8<opcps, MRMSrcMem,
6651                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6652                     !strconcat(OpcodeStr,
6653                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6654                     [(set RC:$dst,
6655                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6656                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6657 } // ExeDomain = SSEPackedSingle
6658
6659 let ExeDomain = SSEPackedDouble in {
6660   // Vector intrinsic operation, reg
6661   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6662                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6663                     !strconcat(OpcodeStr,
6664                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6665                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6666                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6667
6668   // Vector intrinsic operation, mem
6669   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6670                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6671                     !strconcat(OpcodeStr,
6672                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6673                     [(set RC:$dst,
6674                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6675                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6676 } // ExeDomain = SSEPackedDouble
6677 }
6678
6679 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6680                             string OpcodeStr,
6681                             Intrinsic F32Int,
6682                             Intrinsic F64Int, bit Is2Addr = 1> {
6683 let ExeDomain = GenericDomain in {
6684   // Operation, reg.
6685   let hasSideEffects = 0 in
6686   def SSr : SS4AIi8<opcss, MRMSrcReg,
6687       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6688       !if(Is2Addr,
6689           !strconcat(OpcodeStr,
6690               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6691           !strconcat(OpcodeStr,
6692               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6693       []>, Sched<[WriteFAdd]>;
6694
6695   // Intrinsic operation, reg.
6696   let isCodeGenOnly = 1 in
6697   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6698         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6699         !if(Is2Addr,
6700             !strconcat(OpcodeStr,
6701                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6702             !strconcat(OpcodeStr,
6703                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6704         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6705         Sched<[WriteFAdd]>;
6706
6707   // Intrinsic operation, mem.
6708   def SSm : SS4AIi8<opcss, MRMSrcMem,
6709         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6710         !if(Is2Addr,
6711             !strconcat(OpcodeStr,
6712                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6713             !strconcat(OpcodeStr,
6714                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6715         [(set VR128:$dst,
6716              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6717         Sched<[WriteFAddLd, ReadAfterLd]>;
6718
6719   // Operation, reg.
6720   let hasSideEffects = 0 in
6721   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6722         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6723         !if(Is2Addr,
6724             !strconcat(OpcodeStr,
6725                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6726             !strconcat(OpcodeStr,
6727                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6728         []>, Sched<[WriteFAdd]>;
6729
6730   // Intrinsic operation, reg.
6731   let isCodeGenOnly = 1 in
6732   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6733         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6734         !if(Is2Addr,
6735             !strconcat(OpcodeStr,
6736                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6737             !strconcat(OpcodeStr,
6738                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6739         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6740         Sched<[WriteFAdd]>;
6741
6742   // Intrinsic operation, mem.
6743   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6744         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6745         !if(Is2Addr,
6746             !strconcat(OpcodeStr,
6747                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6748             !strconcat(OpcodeStr,
6749                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6750         [(set VR128:$dst,
6751               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6752         Sched<[WriteFAddLd, ReadAfterLd]>;
6753 } // ExeDomain = GenericDomain
6754 }
6755
6756 // FP round - roundss, roundps, roundsd, roundpd
6757 let Predicates = [HasAVX] in {
6758   // Intrinsic form
6759   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6760                                   loadv4f32, loadv2f64,
6761                                   int_x86_sse41_round_ps,
6762                                   int_x86_sse41_round_pd>, VEX;
6763   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6764                                   loadv8f32, loadv4f64,
6765                                   int_x86_avx_round_ps_256,
6766                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6767   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6768                                   int_x86_sse41_round_ss,
6769                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6770
6771   def : Pat<(ffloor FR32:$src),
6772             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6773   def : Pat<(f64 (ffloor FR64:$src)),
6774             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6775   def : Pat<(f32 (fnearbyint FR32:$src)),
6776             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6777   def : Pat<(f64 (fnearbyint FR64:$src)),
6778             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6779   def : Pat<(f32 (fceil FR32:$src)),
6780             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6781   def : Pat<(f64 (fceil FR64:$src)),
6782             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6783   def : Pat<(f32 (frint FR32:$src)),
6784             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6785   def : Pat<(f64 (frint FR64:$src)),
6786             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6787   def : Pat<(f32 (ftrunc FR32:$src)),
6788             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6789   def : Pat<(f64 (ftrunc FR64:$src)),
6790             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6791
6792   def : Pat<(v4f32 (ffloor VR128:$src)),
6793             (VROUNDPSr VR128:$src, (i32 0x1))>;
6794   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6795             (VROUNDPSr VR128:$src, (i32 0xC))>;
6796   def : Pat<(v4f32 (fceil VR128:$src)),
6797             (VROUNDPSr VR128:$src, (i32 0x2))>;
6798   def : Pat<(v4f32 (frint VR128:$src)),
6799             (VROUNDPSr VR128:$src, (i32 0x4))>;
6800   def : Pat<(v4f32 (ftrunc VR128:$src)),
6801             (VROUNDPSr VR128:$src, (i32 0x3))>;
6802
6803   def : Pat<(v2f64 (ffloor VR128:$src)),
6804             (VROUNDPDr VR128:$src, (i32 0x1))>;
6805   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6806             (VROUNDPDr VR128:$src, (i32 0xC))>;
6807   def : Pat<(v2f64 (fceil VR128:$src)),
6808             (VROUNDPDr VR128:$src, (i32 0x2))>;
6809   def : Pat<(v2f64 (frint VR128:$src)),
6810             (VROUNDPDr VR128:$src, (i32 0x4))>;
6811   def : Pat<(v2f64 (ftrunc VR128:$src)),
6812             (VROUNDPDr VR128:$src, (i32 0x3))>;
6813
6814   def : Pat<(v8f32 (ffloor VR256:$src)),
6815             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6816   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6817             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6818   def : Pat<(v8f32 (fceil VR256:$src)),
6819             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6820   def : Pat<(v8f32 (frint VR256:$src)),
6821             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6822   def : Pat<(v8f32 (ftrunc VR256:$src)),
6823             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6824
6825   def : Pat<(v4f64 (ffloor VR256:$src)),
6826             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6827   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6828             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6829   def : Pat<(v4f64 (fceil VR256:$src)),
6830             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6831   def : Pat<(v4f64 (frint VR256:$src)),
6832             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6833   def : Pat<(v4f64 (ftrunc VR256:$src)),
6834             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6835 }
6836
6837 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6838                                memopv4f32, memopv2f64,
6839                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6840 let Constraints = "$src1 = $dst" in
6841 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6842                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6843
6844 let Predicates = [UseSSE41] in {
6845   def : Pat<(ffloor FR32:$src),
6846             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6847   def : Pat<(f64 (ffloor FR64:$src)),
6848             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6849   def : Pat<(f32 (fnearbyint FR32:$src)),
6850             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6851   def : Pat<(f64 (fnearbyint FR64:$src)),
6852             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6853   def : Pat<(f32 (fceil FR32:$src)),
6854             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6855   def : Pat<(f64 (fceil FR64:$src)),
6856             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6857   def : Pat<(f32 (frint FR32:$src)),
6858             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6859   def : Pat<(f64 (frint FR64:$src)),
6860             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6861   def : Pat<(f32 (ftrunc FR32:$src)),
6862             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6863   def : Pat<(f64 (ftrunc FR64:$src)),
6864             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6865
6866   def : Pat<(v4f32 (ffloor VR128:$src)),
6867             (ROUNDPSr VR128:$src, (i32 0x1))>;
6868   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6869             (ROUNDPSr VR128:$src, (i32 0xC))>;
6870   def : Pat<(v4f32 (fceil VR128:$src)),
6871             (ROUNDPSr VR128:$src, (i32 0x2))>;
6872   def : Pat<(v4f32 (frint VR128:$src)),
6873             (ROUNDPSr VR128:$src, (i32 0x4))>;
6874   def : Pat<(v4f32 (ftrunc VR128:$src)),
6875             (ROUNDPSr VR128:$src, (i32 0x3))>;
6876
6877   def : Pat<(v2f64 (ffloor VR128:$src)),
6878             (ROUNDPDr VR128:$src, (i32 0x1))>;
6879   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6880             (ROUNDPDr VR128:$src, (i32 0xC))>;
6881   def : Pat<(v2f64 (fceil VR128:$src)),
6882             (ROUNDPDr VR128:$src, (i32 0x2))>;
6883   def : Pat<(v2f64 (frint VR128:$src)),
6884             (ROUNDPDr VR128:$src, (i32 0x4))>;
6885   def : Pat<(v2f64 (ftrunc VR128:$src)),
6886             (ROUNDPDr VR128:$src, (i32 0x3))>;
6887 }
6888
6889 //===----------------------------------------------------------------------===//
6890 // SSE4.1 - Packed Bit Test
6891 //===----------------------------------------------------------------------===//
6892
6893 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6894 // the intel intrinsic that corresponds to this.
6895 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6896 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6897                 "vptest\t{$src2, $src1|$src1, $src2}",
6898                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6899                 Sched<[WriteVecLogic]>, VEX;
6900 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6901                 "vptest\t{$src2, $src1|$src1, $src2}",
6902                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6903                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6904
6905 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6906                 "vptest\t{$src2, $src1|$src1, $src2}",
6907                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6908                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6909 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6910                 "vptest\t{$src2, $src1|$src1, $src2}",
6911                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6912                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6913 }
6914
6915 let Defs = [EFLAGS] in {
6916 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6917               "ptest\t{$src2, $src1|$src1, $src2}",
6918               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6919               Sched<[WriteVecLogic]>;
6920 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6921               "ptest\t{$src2, $src1|$src1, $src2}",
6922               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6923               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6924 }
6925
6926 // The bit test instructions below are AVX only
6927 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6928                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6929   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6930             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6931             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6932             Sched<[WriteVecLogic]>, VEX;
6933   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6934             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6935             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6936             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6937 }
6938
6939 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6940 let ExeDomain = SSEPackedSingle in {
6941 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6942 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6943                             VEX_L;
6944 }
6945 let ExeDomain = SSEPackedDouble in {
6946 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6947 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6948                             VEX_L;
6949 }
6950 }
6951
6952 //===----------------------------------------------------------------------===//
6953 // SSE4.1 - Misc Instructions
6954 //===----------------------------------------------------------------------===//
6955
6956 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6957   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6958                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6959                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6960                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6961                      OpSize16, XS;
6962   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6963                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6964                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6965                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6966                       Sched<[WriteFAddLd]>, OpSize16, XS;
6967
6968   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6969                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6970                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6971                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6972                      OpSize32, XS;
6973
6974   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6975                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6976                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6977                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6978                       Sched<[WriteFAddLd]>, OpSize32, XS;
6979
6980   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6981                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6982                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6983                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6984   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6985                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6986                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6987                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6988                        Sched<[WriteFAddLd]>, XS;
6989 }
6990
6991
6992
6993 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6994 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6995                                  Intrinsic IntId128,
6996                                  X86FoldableSchedWrite Sched> {
6997   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6998                     (ins VR128:$src),
6999                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7000                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
7001                     Sched<[Sched]>;
7002   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7003                      (ins i128mem:$src),
7004                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7005                      [(set VR128:$dst,
7006                        (IntId128 (bitconvert (memopv2i64 addr:$src))))]>,
7007                     Sched<[Sched.Folded]>;
7008 }
7009
7010 // PHMIN has the same profile as PSAD, thus we use the same scheduling
7011 // model, although the naming is misleading.
7012 let Predicates = [HasAVX] in
7013 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
7014                                          int_x86_sse41_phminposuw,
7015                                          WriteVecIMul>, VEX;
7016 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
7017                                          int_x86_sse41_phminposuw,
7018                                          WriteVecIMul>;
7019
7020 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
7021 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
7022                               Intrinsic IntId128, bit Is2Addr = 1,
7023                               OpndItins itins = DEFAULT_ITINS> {
7024   let isCommutable = 1 in
7025   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7026        (ins VR128:$src1, VR128:$src2),
7027        !if(Is2Addr,
7028            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7029            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7030        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
7031        itins.rr>, Sched<[itins.Sched]>;
7032   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7033        (ins VR128:$src1, i128mem:$src2),
7034        !if(Is2Addr,
7035            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7036            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7037        [(set VR128:$dst,
7038          (IntId128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))],
7039        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7040 }
7041
7042 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
7043 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
7044                                 Intrinsic IntId256,
7045                                 X86FoldableSchedWrite Sched> {
7046   let isCommutable = 1 in
7047   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
7048        (ins VR256:$src1, VR256:$src2),
7049        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7050        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
7051        Sched<[Sched]>;
7052   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
7053        (ins VR256:$src1, i256mem:$src2),
7054        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7055        [(set VR256:$dst,
7056          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
7057        Sched<[Sched.Folded, ReadAfterLd]>;
7058 }
7059
7060
7061 /// SS48I_binop_rm - Simple SSE41 binary operator.
7062 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7063                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7064                           X86MemOperand x86memop, bit Is2Addr = 1,
7065                           OpndItins itins = SSE_INTALU_ITINS_P> {
7066   let isCommutable = 1 in
7067   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7068        (ins RC:$src1, RC:$src2),
7069        !if(Is2Addr,
7070            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7071            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7072        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7073        Sched<[itins.Sched]>;
7074   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7075        (ins RC:$src1, x86memop:$src2),
7076        !if(Is2Addr,
7077            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7078            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7079        [(set RC:$dst,
7080          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
7081        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7082 }
7083
7084 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
7085 /// types.
7086 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
7087                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
7088                          PatFrag memop_frag, X86MemOperand x86memop,
7089                          OpndItins itins,
7090                          bit IsCommutable = 0, bit Is2Addr = 1> {
7091   let isCommutable = IsCommutable in
7092   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7093        (ins RC:$src1, RC:$src2),
7094        !if(Is2Addr,
7095            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7096            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7097        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
7098        Sched<[itins.Sched]>;
7099   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7100        (ins RC:$src1, x86memop:$src2),
7101        !if(Is2Addr,
7102            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7103            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7104        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
7105                                      (bitconvert (memop_frag addr:$src2)))))]>,
7106        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7107 }
7108
7109 let Predicates = [HasAVX, NoVLX] in {
7110   let isCommutable = 0 in
7111   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
7112                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7113                                   VEX_4V;
7114   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
7115                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7116                                   VEX_4V;
7117   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
7118                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7119                                   VEX_4V;
7120   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
7121                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7122                                   VEX_4V;
7123   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
7124                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7125                                   VEX_4V;
7126   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
7127                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7128                                   VEX_4V;
7129   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
7130                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7131                                   VEX_4V;
7132   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
7133                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7134                                   VEX_4V;
7135   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
7136                                    VR128, loadv2i64, i128mem,
7137                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
7138 }
7139
7140 let Predicates = [HasAVX2, NoVLX] in {
7141   let isCommutable = 0 in
7142   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
7143                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7144                                   VEX_4V, VEX_L;
7145   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
7146                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7147                                   VEX_4V, VEX_L;
7148   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
7149                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7150                                   VEX_4V, VEX_L;
7151   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
7152                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7153                                   VEX_4V, VEX_L;
7154   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
7155                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7156                                   VEX_4V, VEX_L;
7157   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
7158                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7159                                   VEX_4V, VEX_L;
7160   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
7161                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7162                                   VEX_4V, VEX_L;
7163   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
7164                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7165                                   VEX_4V, VEX_L;
7166   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
7167                                   VR256, loadv4i64, i256mem,
7168                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
7169 }
7170
7171 let Constraints = "$src1 = $dst" in {
7172   let isCommutable = 0 in
7173   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
7174                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7175   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
7176                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7177   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
7178                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7179   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
7180                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7181   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
7182                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7183   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
7184                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7185   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
7186                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7187   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
7188                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7189   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
7190                                   VR128, memopv2i64, i128mem,
7191                                   SSE_INTMUL_ITINS_P, 1>;
7192 }
7193
7194 let Predicates = [HasAVX, NoVLX] in {
7195   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
7196                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
7197                                  VEX_4V;
7198   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7199                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7200                                  VEX_4V;
7201 }
7202 let Predicates = [HasAVX2] in {
7203   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7204                                   memopv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
7205                                   VEX_4V, VEX_L;
7206   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7207                                   memopv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7208                                   VEX_4V, VEX_L;
7209 }
7210
7211 let Constraints = "$src1 = $dst" in {
7212   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7213                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7214   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7215                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7216 }
7217
7218 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7219 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7220                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7221                  X86MemOperand x86memop, bit Is2Addr = 1,
7222                  OpndItins itins = DEFAULT_ITINS> {
7223   let isCommutable = 1 in
7224   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7225         (ins RC:$src1, RC:$src2, i8imm:$src3),
7226         !if(Is2Addr,
7227             !strconcat(OpcodeStr,
7228                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7229             !strconcat(OpcodeStr,
7230                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7231         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7232         Sched<[itins.Sched]>;
7233   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7234         (ins RC:$src1, x86memop:$src2, i8imm:$src3),
7235         !if(Is2Addr,
7236             !strconcat(OpcodeStr,
7237                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7238             !strconcat(OpcodeStr,
7239                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7240         [(set RC:$dst,
7241           (IntId RC:$src1,
7242            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7243         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7244 }
7245
7246 let Predicates = [HasAVX] in {
7247   let isCommutable = 0 in {
7248     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7249                                         VR128, loadv2i64, i128mem, 0,
7250                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7251   }
7252
7253   let ExeDomain = SSEPackedSingle in {
7254   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7255                                       VR128, loadv4f32, f128mem, 0,
7256                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7257   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7258                                   int_x86_avx_blend_ps_256, VR256, loadv8f32,
7259                                   f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7260                                   VEX_4V, VEX_L;
7261   }
7262   let ExeDomain = SSEPackedDouble in {
7263   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7264                                       VR128, loadv2f64, f128mem, 0,
7265                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7266   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7267                                    int_x86_avx_blend_pd_256,VR256, loadv4f64,
7268                                    f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7269                                    VEX_4V, VEX_L;
7270   }
7271   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7272                                       VR128, loadv2i64, i128mem, 0,
7273                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7274
7275   let ExeDomain = SSEPackedSingle in
7276   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7277                                    VR128, loadv4f32, f128mem, 0,
7278                                    SSE_DPPS_ITINS>, VEX_4V;
7279   let ExeDomain = SSEPackedDouble in
7280   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7281                                    VR128, loadv2f64, f128mem, 0,
7282                                    SSE_DPPS_ITINS>, VEX_4V;
7283   let ExeDomain = SSEPackedSingle in
7284   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7285                                     VR256, loadv8f32, i256mem, 0,
7286                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7287 }
7288
7289 let Predicates = [HasAVX2] in {
7290   let isCommutable = 0 in {
7291   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7292                                   VR256, loadv4i64, i256mem, 0,
7293                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7294   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7295                                   VR256, loadv4i64, i256mem, 0,
7296                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7297   }
7298 }
7299
7300 let Constraints = "$src1 = $dst" in {
7301   let isCommutable = 0 in {
7302   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7303                                      VR128, memopv2i64, i128mem,
7304                                      1, SSE_MPSADBW_ITINS>;
7305   }
7306   let ExeDomain = SSEPackedSingle in
7307   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7308                                      VR128, memopv4f32, f128mem,
7309                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7310   let ExeDomain = SSEPackedDouble in
7311   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7312                                      VR128, memopv2f64, f128mem,
7313                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7314   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7315                                      VR128, memopv2i64, i128mem,
7316                                      1, SSE_INTALU_ITINS_BLEND_P>;
7317   let ExeDomain = SSEPackedSingle in
7318   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7319                                   VR128, memopv4f32, f128mem, 1,
7320                                   SSE_DPPS_ITINS>;
7321   let ExeDomain = SSEPackedDouble in
7322   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7323                                   VR128, memopv2f64, f128mem, 1,
7324                                   SSE_DPPD_ITINS>;
7325 }
7326
7327 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7328 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7329                                     RegisterClass RC, X86MemOperand x86memop,
7330                                     PatFrag mem_frag, Intrinsic IntId,
7331                                     X86FoldableSchedWrite Sched> {
7332   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7333                   (ins RC:$src1, RC:$src2, RC:$src3),
7334                   !strconcat(OpcodeStr,
7335                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7336                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7337                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7338                 Sched<[Sched]>;
7339
7340   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7341                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7342                   !strconcat(OpcodeStr,
7343                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7344                   [(set RC:$dst,
7345                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7346                                RC:$src3))],
7347                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7348                 Sched<[Sched.Folded, ReadAfterLd]>;
7349 }
7350
7351 let Predicates = [HasAVX] in {
7352 let ExeDomain = SSEPackedDouble in {
7353 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7354                                            loadv2f64, int_x86_sse41_blendvpd,
7355                                            WriteFVarBlend>;
7356 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7357                                   loadv4f64, int_x86_avx_blendv_pd_256,
7358                                   WriteFVarBlend>, VEX_L;
7359 } // ExeDomain = SSEPackedDouble
7360 let ExeDomain = SSEPackedSingle in {
7361 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7362                                            loadv4f32, int_x86_sse41_blendvps,
7363                                            WriteFVarBlend>;
7364 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7365                                   loadv8f32, int_x86_avx_blendv_ps_256,
7366                                   WriteFVarBlend>, VEX_L;
7367 } // ExeDomain = SSEPackedSingle
7368 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7369                                            loadv2i64, int_x86_sse41_pblendvb,
7370                                            WriteVarBlend>;
7371 }
7372
7373 let Predicates = [HasAVX2] in {
7374 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7375                                       loadv4i64, int_x86_avx2_pblendvb,
7376                                       WriteVarBlend>, VEX_L;
7377 }
7378
7379 let Predicates = [HasAVX] in {
7380   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7381                             (v16i8 VR128:$src2))),
7382             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7383   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7384                             (v4i32 VR128:$src2))),
7385             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7386   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7387                             (v4f32 VR128:$src2))),
7388             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7389   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7390                             (v2i64 VR128:$src2))),
7391             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7392   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7393                             (v2f64 VR128:$src2))),
7394             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7395   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7396                             (v8i32 VR256:$src2))),
7397             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7398   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7399                             (v8f32 VR256:$src2))),
7400             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7401   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7402                             (v4i64 VR256:$src2))),
7403             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7404   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7405                             (v4f64 VR256:$src2))),
7406             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7407
7408   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7409                                (imm:$mask))),
7410             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7411   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7412                                (imm:$mask))),
7413             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7414
7415   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7416                                (imm:$mask))),
7417             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7418   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7419                                (imm:$mask))),
7420             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7421   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7422                                (imm:$mask))),
7423             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7424 }
7425
7426 let Predicates = [HasAVX2] in {
7427   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7428                             (v32i8 VR256:$src2))),
7429             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7430   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7431                                (imm:$mask))),
7432             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7433 }
7434
7435 // Patterns
7436 let Predicates = [UseAVX] in {
7437   let AddedComplexity = 15 in {
7438   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7439   // MOVS{S,D} to the lower bits.
7440   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7441             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7442   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7443             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7444   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7445             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7446   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7447             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7448
7449   // Move low f32 and clear high bits.
7450   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7451             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7452   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7453             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7454   }
7455
7456   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7457                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7458             (SUBREG_TO_REG (i32 0),
7459                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7460                            sub_xmm)>;
7461   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7462                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7463             (SUBREG_TO_REG (i64 0),
7464                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7465                            sub_xmm)>;
7466
7467   // Move low f64 and clear high bits.
7468   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7469             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7470
7471   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7472             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7473 }
7474
7475 let Predicates = [UseSSE41] in {
7476   // With SSE41 we can use blends for these patterns.
7477   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7478             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7479   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7480             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7481   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7482             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7483 }
7484
7485
7486 /// SS41I_ternary_int - SSE 4.1 ternary operator
7487 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7488   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7489                                X86MemOperand x86memop, Intrinsic IntId,
7490                                OpndItins itins = DEFAULT_ITINS> {
7491     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7492                     (ins VR128:$src1, VR128:$src2),
7493                     !strconcat(OpcodeStr,
7494                      "\t{$src2, $dst|$dst, $src2}"),
7495                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7496                     itins.rr>, Sched<[itins.Sched]>;
7497
7498     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7499                     (ins VR128:$src1, x86memop:$src2),
7500                     !strconcat(OpcodeStr,
7501                      "\t{$src2, $dst|$dst, $src2}"),
7502                     [(set VR128:$dst,
7503                       (IntId VR128:$src1,
7504                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7505                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7506   }
7507 }
7508
7509 let ExeDomain = SSEPackedDouble in
7510 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7511                                   int_x86_sse41_blendvpd,
7512                                   DEFAULT_ITINS_FBLENDSCHED>;
7513 let ExeDomain = SSEPackedSingle in
7514 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7515                                   int_x86_sse41_blendvps,
7516                                   DEFAULT_ITINS_FBLENDSCHED>;
7517 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7518                                   int_x86_sse41_pblendvb,
7519                                   DEFAULT_ITINS_VARBLENDSCHED>;
7520
7521 // Aliases with the implicit xmm0 argument
7522 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7523                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7524 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7525                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7526 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7527                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7528 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7529                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7530 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7531                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7532 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7533                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7534
7535 let Predicates = [UseSSE41] in {
7536   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7537                             (v16i8 VR128:$src2))),
7538             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7539   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7540                             (v4i32 VR128:$src2))),
7541             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7542   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7543                             (v4f32 VR128:$src2))),
7544             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7545   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7546                             (v2i64 VR128:$src2))),
7547             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7548   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7549                             (v2f64 VR128:$src2))),
7550             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7551
7552   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7553                                (imm:$mask))),
7554             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7555   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7556                                (imm:$mask))),
7557             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7558   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7559                                (imm:$mask))),
7560             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7561
7562 }
7563
7564 let SchedRW = [WriteLoad] in {
7565 let Predicates = [HasAVX] in
7566 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7567                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7568                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7569                        VEX;
7570 let Predicates = [HasAVX2] in
7571 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7572                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7573                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7574                          VEX, VEX_L;
7575 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7576                        "movntdqa\t{$src, $dst|$dst, $src}",
7577                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7578 } // SchedRW
7579
7580 //===----------------------------------------------------------------------===//
7581 // SSE4.2 - Compare Instructions
7582 //===----------------------------------------------------------------------===//
7583
7584 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7585 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7586                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7587                           X86MemOperand x86memop, bit Is2Addr = 1> {
7588   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7589        (ins RC:$src1, RC:$src2),
7590        !if(Is2Addr,
7591            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7592            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7593        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7594   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7595        (ins RC:$src1, x86memop:$src2),
7596        !if(Is2Addr,
7597            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7598            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7599        [(set RC:$dst,
7600          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7601 }
7602
7603 let Predicates = [HasAVX] in
7604   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7605                                  loadv2i64, i128mem, 0>, VEX_4V;
7606
7607 let Predicates = [HasAVX2] in
7608   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7609                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7610
7611 let Constraints = "$src1 = $dst" in
7612   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7613                                 memopv2i64, i128mem>;
7614
7615 //===----------------------------------------------------------------------===//
7616 // SSE4.2 - String/text Processing Instructions
7617 //===----------------------------------------------------------------------===//
7618
7619 // Packed Compare Implicit Length Strings, Return Mask
7620 multiclass pseudo_pcmpistrm<string asm> {
7621   def REG : PseudoI<(outs VR128:$dst),
7622                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7623     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7624                                                   imm:$src3))]>;
7625   def MEM : PseudoI<(outs VR128:$dst),
7626                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7627     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7628                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7629 }
7630
7631 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7632   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7633   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7634 }
7635
7636 multiclass pcmpistrm_SS42AI<string asm> {
7637   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7638     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7639     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7640     []>, Sched<[WritePCmpIStrM]>;
7641   let mayLoad = 1 in
7642   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7643     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7644     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7645     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7646 }
7647
7648 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7649   let Predicates = [HasAVX] in
7650   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7651   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7652 }
7653
7654 // Packed Compare Explicit Length Strings, Return Mask
7655 multiclass pseudo_pcmpestrm<string asm> {
7656   def REG : PseudoI<(outs VR128:$dst),
7657                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7658     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7659                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7660   def MEM : PseudoI<(outs VR128:$dst),
7661                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7662     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7663                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7664 }
7665
7666 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7667   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7668   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7669 }
7670
7671 multiclass SS42AI_pcmpestrm<string asm> {
7672   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7673     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7674     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7675     []>, Sched<[WritePCmpEStrM]>;
7676   let mayLoad = 1 in
7677   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7678     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7679     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7680     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7681 }
7682
7683 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7684   let Predicates = [HasAVX] in
7685   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7686   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7687 }
7688
7689 // Packed Compare Implicit Length Strings, Return Index
7690 multiclass pseudo_pcmpistri<string asm> {
7691   def REG : PseudoI<(outs GR32:$dst),
7692                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7693     [(set GR32:$dst, EFLAGS,
7694       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7695   def MEM : PseudoI<(outs GR32:$dst),
7696                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7697     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7698                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7699 }
7700
7701 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7702   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7703   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7704 }
7705
7706 multiclass SS42AI_pcmpistri<string asm> {
7707   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7708     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7709     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7710     []>, Sched<[WritePCmpIStrI]>;
7711   let mayLoad = 1 in
7712   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7713     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7714     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7715     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7716 }
7717
7718 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7719   let Predicates = [HasAVX] in
7720   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7721   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7722 }
7723
7724 // Packed Compare Explicit Length Strings, Return Index
7725 multiclass pseudo_pcmpestri<string asm> {
7726   def REG : PseudoI<(outs GR32:$dst),
7727                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7728     [(set GR32:$dst, EFLAGS,
7729       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7730   def MEM : PseudoI<(outs GR32:$dst),
7731                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7732     [(set GR32:$dst, EFLAGS,
7733       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7734        imm:$src5))]>;
7735 }
7736
7737 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7738   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7739   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7740 }
7741
7742 multiclass SS42AI_pcmpestri<string asm> {
7743   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7744     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7745     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7746     []>, Sched<[WritePCmpEStrI]>;
7747   let mayLoad = 1 in
7748   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7749     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7750     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7751     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7752 }
7753
7754 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7755   let Predicates = [HasAVX] in
7756   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7757   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7758 }
7759
7760 //===----------------------------------------------------------------------===//
7761 // SSE4.2 - CRC Instructions
7762 //===----------------------------------------------------------------------===//
7763
7764 // No CRC instructions have AVX equivalents
7765
7766 // crc intrinsic instruction
7767 // This set of instructions are only rm, the only difference is the size
7768 // of r and m.
7769 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7770                    RegisterClass RCIn, SDPatternOperator Int> :
7771   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7772          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7773          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7774          Sched<[WriteFAdd]>;
7775
7776 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7777                    X86MemOperand x86memop, SDPatternOperator Int> :
7778   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7779          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7780          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7781          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7782
7783 let Constraints = "$src1 = $dst" in {
7784   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7785                                  int_x86_sse42_crc32_32_8>;
7786   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7787                                  int_x86_sse42_crc32_32_8>;
7788   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7789                                  int_x86_sse42_crc32_32_16>, OpSize16;
7790   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7791                                  int_x86_sse42_crc32_32_16>, OpSize16;
7792   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7793                                  int_x86_sse42_crc32_32_32>, OpSize32;
7794   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7795                                  int_x86_sse42_crc32_32_32>, OpSize32;
7796   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7797                                  int_x86_sse42_crc32_64_64>, REX_W;
7798   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7799                                  int_x86_sse42_crc32_64_64>, REX_W;
7800   let hasSideEffects = 0 in {
7801     let mayLoad = 1 in
7802     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7803                                    null_frag>, REX_W;
7804     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7805                                    null_frag>, REX_W;
7806   }
7807 }
7808
7809 //===----------------------------------------------------------------------===//
7810 // SHA-NI Instructions
7811 //===----------------------------------------------------------------------===//
7812
7813 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7814                       bit UsesXMM0 = 0> {
7815   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7816              (ins VR128:$src1, VR128:$src2),
7817              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7818              [!if(UsesXMM0,
7819                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7820                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7821
7822   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7823              (ins VR128:$src1, i128mem:$src2),
7824              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7825              [!if(UsesXMM0,
7826                   (set VR128:$dst, (IntId VR128:$src1,
7827                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7828                   (set VR128:$dst, (IntId VR128:$src1,
7829                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7830 }
7831
7832 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7833   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7834                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7835                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7836                          [(set VR128:$dst,
7837                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7838                             (i8 imm:$src3)))]>, TA;
7839   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7840                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7841                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7842                          [(set VR128:$dst,
7843                            (int_x86_sha1rnds4 VR128:$src1,
7844                             (bc_v4i32 (memopv2i64 addr:$src2)),
7845                             (i8 imm:$src3)))]>, TA;
7846
7847   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7848   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7849   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7850
7851   let Uses=[XMM0] in
7852   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7853
7854   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7855   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7856 }
7857
7858 // Aliases with explicit %xmm0
7859 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7860                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7861 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7862                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7863
7864 //===----------------------------------------------------------------------===//
7865 // AES-NI Instructions
7866 //===----------------------------------------------------------------------===//
7867
7868 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7869                               Intrinsic IntId128, bit Is2Addr = 1> {
7870   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7871        (ins VR128:$src1, VR128:$src2),
7872        !if(Is2Addr,
7873            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7874            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7875        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7876        Sched<[WriteAESDecEnc]>;
7877   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7878        (ins VR128:$src1, i128mem:$src2),
7879        !if(Is2Addr,
7880            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7881            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7882        [(set VR128:$dst,
7883          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>,
7884        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7885 }
7886
7887 // Perform One Round of an AES Encryption/Decryption Flow
7888 let Predicates = [HasAVX, HasAES] in {
7889   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7890                          int_x86_aesni_aesenc, 0>, VEX_4V;
7891   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7892                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7893   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7894                          int_x86_aesni_aesdec, 0>, VEX_4V;
7895   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7896                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7897 }
7898
7899 let Constraints = "$src1 = $dst" in {
7900   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7901                          int_x86_aesni_aesenc>;
7902   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7903                          int_x86_aesni_aesenclast>;
7904   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7905                          int_x86_aesni_aesdec>;
7906   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7907                          int_x86_aesni_aesdeclast>;
7908 }
7909
7910 // Perform the AES InvMixColumn Transformation
7911 let Predicates = [HasAVX, HasAES] in {
7912   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7913       (ins VR128:$src1),
7914       "vaesimc\t{$src1, $dst|$dst, $src1}",
7915       [(set VR128:$dst,
7916         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7917       VEX;
7918   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7919       (ins i128mem:$src1),
7920       "vaesimc\t{$src1, $dst|$dst, $src1}",
7921       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7922       Sched<[WriteAESIMCLd]>, VEX;
7923 }
7924 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7925   (ins VR128:$src1),
7926   "aesimc\t{$src1, $dst|$dst, $src1}",
7927   [(set VR128:$dst,
7928     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7929 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7930   (ins i128mem:$src1),
7931   "aesimc\t{$src1, $dst|$dst, $src1}",
7932   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7933   Sched<[WriteAESIMCLd]>;
7934
7935 // AES Round Key Generation Assist
7936 let Predicates = [HasAVX, HasAES] in {
7937   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7938       (ins VR128:$src1, i8imm:$src2),
7939       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7940       [(set VR128:$dst,
7941         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7942       Sched<[WriteAESKeyGen]>, VEX;
7943   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7944       (ins i128mem:$src1, i8imm:$src2),
7945       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7946       [(set VR128:$dst,
7947         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7948       Sched<[WriteAESKeyGenLd]>, VEX;
7949 }
7950 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7951   (ins VR128:$src1, i8imm:$src2),
7952   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7953   [(set VR128:$dst,
7954     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7955   Sched<[WriteAESKeyGen]>;
7956 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7957   (ins i128mem:$src1, i8imm:$src2),
7958   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7959   [(set VR128:$dst,
7960     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7961   Sched<[WriteAESKeyGenLd]>;
7962
7963 //===----------------------------------------------------------------------===//
7964 // PCLMUL Instructions
7965 //===----------------------------------------------------------------------===//
7966
7967 // AVX carry-less Multiplication instructions
7968 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7969            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7970            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7971            [(set VR128:$dst,
7972              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7973            Sched<[WriteCLMul]>;
7974
7975 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7976            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7977            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7978            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7979                               (loadv2i64 addr:$src2), imm:$src3))]>,
7980            Sched<[WriteCLMulLd, ReadAfterLd]>;
7981
7982 // Carry-less Multiplication instructions
7983 let Constraints = "$src1 = $dst" in {
7984 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7985            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7986            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7987            [(set VR128:$dst,
7988              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7989              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7990
7991 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7992            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7993            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7994            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7995                               (memopv2i64 addr:$src2), imm:$src3))],
7996                               IIC_SSE_PCLMULQDQ_RM>,
7997            Sched<[WriteCLMulLd, ReadAfterLd]>;
7998 } // Constraints = "$src1 = $dst"
7999
8000
8001 multiclass pclmul_alias<string asm, int immop> {
8002   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8003                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
8004
8005   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8006                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
8007
8008   def : InstAlias<!strconcat("vpclmul", asm,
8009                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8010                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
8011                   0>;
8012
8013   def : InstAlias<!strconcat("vpclmul", asm,
8014                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8015                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
8016                   0>;
8017 }
8018 defm : pclmul_alias<"hqhq", 0x11>;
8019 defm : pclmul_alias<"hqlq", 0x01>;
8020 defm : pclmul_alias<"lqhq", 0x10>;
8021 defm : pclmul_alias<"lqlq", 0x00>;
8022
8023 //===----------------------------------------------------------------------===//
8024 // SSE4A Instructions
8025 //===----------------------------------------------------------------------===//
8026
8027 let Predicates = [HasSSE4A] in {
8028
8029 let Constraints = "$src = $dst" in {
8030 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
8031                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
8032                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
8033                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
8034                                     imm:$idx))]>, PD;
8035 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8036               (ins VR128:$src, VR128:$mask),
8037               "extrq\t{$mask, $src|$src, $mask}",
8038               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
8039                                  VR128:$mask))]>, PD;
8040
8041 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
8042                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
8043                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
8044                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
8045                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
8046 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8047                  (ins VR128:$src, VR128:$mask),
8048                  "insertq\t{$mask, $src|$src, $mask}",
8049                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
8050                                     VR128:$mask))]>, XD;
8051 }
8052
8053 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
8054                 "movntss\t{$src, $dst|$dst, $src}",
8055                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
8056
8057 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
8058                 "movntsd\t{$src, $dst|$dst, $src}",
8059                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
8060 }
8061
8062 //===----------------------------------------------------------------------===//
8063 // AVX Instructions
8064 //===----------------------------------------------------------------------===//
8065
8066 //===----------------------------------------------------------------------===//
8067 // VBROADCAST - Load from memory and broadcast to all elements of the
8068 //              destination operand
8069 //
8070 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
8071                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
8072   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8073         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8074         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
8075
8076 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
8077                            X86MemOperand x86memop, ValueType VT,
8078                            PatFrag ld_frag, SchedWrite Sched> :
8079   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8080         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8081         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
8082         Sched<[Sched]>, VEX {
8083     let mayLoad = 1;
8084 }
8085
8086 // AVX2 adds register forms
8087 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
8088                          Intrinsic Int, SchedWrite Sched> :
8089   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8090          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8091          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
8092
8093 let ExeDomain = SSEPackedSingle in {
8094   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
8095                                              f32mem, v4f32, loadf32, WriteLoad>;
8096   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
8097                                              f32mem, v8f32, loadf32,
8098                                              WriteFShuffleLd>, VEX_L;
8099 }
8100 let ExeDomain = SSEPackedDouble in
8101 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
8102                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
8103 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
8104                                    int_x86_avx_vbroadcastf128_pd_256,
8105                                    WriteFShuffleLd>, VEX_L;
8106
8107 let ExeDomain = SSEPackedSingle in {
8108   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
8109                                            int_x86_avx2_vbroadcast_ss_ps,
8110                                            WriteFShuffle>;
8111   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
8112                                       int_x86_avx2_vbroadcast_ss_ps_256,
8113                                       WriteFShuffle256>, VEX_L;
8114 }
8115 let ExeDomain = SSEPackedDouble in
8116 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
8117                                       int_x86_avx2_vbroadcast_sd_pd_256,
8118                                       WriteFShuffle256>, VEX_L;
8119
8120 let Predicates = [HasAVX2] in
8121 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
8122                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
8123                                    VEX_L;
8124
8125 let Predicates = [HasAVX] in
8126 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
8127           (VBROADCASTF128 addr:$src)>;
8128
8129
8130 //===----------------------------------------------------------------------===//
8131 // VINSERTF128 - Insert packed floating-point values
8132 //
8133 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8134 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
8135           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8136           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8137           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
8138 let mayLoad = 1 in
8139 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
8140           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
8141           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8142           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
8143 }
8144
8145 let Predicates = [HasAVX] in {
8146 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
8147                                    (iPTR imm)),
8148           (VINSERTF128rr VR256:$src1, VR128:$src2,
8149                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8150 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
8151                                    (iPTR imm)),
8152           (VINSERTF128rr VR256:$src1, VR128:$src2,
8153                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8154
8155 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
8156                                    (iPTR imm)),
8157           (VINSERTF128rm VR256:$src1, addr:$src2,
8158                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8159 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
8160                                    (iPTR imm)),
8161           (VINSERTF128rm VR256:$src1, addr:$src2,
8162                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8163 }
8164
8165 // Combine two consecutive 16-byte loads with a common destination register into
8166 // one 32-byte load to that register.
8167 let Predicates = [HasAVX, HasFastMem32] in {
8168   def : Pat<(insert_subvector
8169               (v8f32 (insert_subvector undef, (loadv4f32 addr:$src), (iPTR 0))),
8170               (loadv4f32 (add addr:$src, (iPTR 16))),
8171               (iPTR 4)),
8172             (VMOVUPSYrm addr:$src)>;
8173
8174   def : Pat<(insert_subvector
8175               (v4f64 (insert_subvector undef, (loadv2f64 addr:$src), (iPTR 0))),
8176               (loadv2f64 (add addr:$src, (iPTR 16))),
8177               (iPTR 2)),
8178             (VMOVUPDYrm addr:$src)>;
8179
8180   def : Pat<(insert_subvector
8181               (v32i8 (insert_subvector
8182                 undef, (bc_v16i8 (loadv2i64 addr:$src)), (iPTR 0))),
8183               (bc_v16i8 (loadv2i64 (add addr:$src, (iPTR 16)))),
8184               (iPTR 16)),
8185             (VMOVDQUYrm addr:$src)>;
8186
8187   def : Pat<(insert_subvector
8188               (v16i16 (insert_subvector
8189                 undef, (bc_v8i16 (loadv2i64 addr:$src)), (iPTR 0))),
8190               (bc_v8i16 (loadv2i64 (add addr:$src, (iPTR 16)))),
8191               (iPTR 8)),
8192             (VMOVDQUYrm addr:$src)>;
8193
8194   def : Pat<(insert_subvector
8195               (v8i32 (insert_subvector
8196                 undef, (bc_v4i32 (loadv2i64 addr:$src)), (iPTR 0))),
8197               (bc_v4i32 (loadv2i64 (add addr:$src, (iPTR 16)))),
8198               (iPTR 4)),
8199             (VMOVDQUYrm addr:$src)>;
8200
8201   def : Pat<(insert_subvector
8202               (v4i64 (insert_subvector undef, (loadv2i64 addr:$src), (iPTR 0))),
8203               (loadv2i64 (add addr:$src, (iPTR 16))),
8204               (iPTR 2)),
8205             (VMOVDQUYrm addr:$src)>;
8206 }
8207
8208 let Predicates = [HasAVX1Only] in {
8209 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8210                                    (iPTR imm)),
8211           (VINSERTF128rr VR256:$src1, VR128:$src2,
8212                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8213 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8214                                    (iPTR imm)),
8215           (VINSERTF128rr VR256:$src1, VR128:$src2,
8216                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8217 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8218                                    (iPTR imm)),
8219           (VINSERTF128rr VR256:$src1, VR128:$src2,
8220                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8221 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8222                                    (iPTR imm)),
8223           (VINSERTF128rr VR256:$src1, VR128:$src2,
8224                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8225
8226 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8227                                    (iPTR imm)),
8228           (VINSERTF128rm VR256:$src1, addr:$src2,
8229                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8230 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8231                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8232                                    (iPTR imm)),
8233           (VINSERTF128rm VR256:$src1, addr:$src2,
8234                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8235 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8236                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8237                                    (iPTR imm)),
8238           (VINSERTF128rm VR256:$src1, addr:$src2,
8239                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8240 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8241                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8242                                    (iPTR imm)),
8243           (VINSERTF128rm VR256:$src1, addr:$src2,
8244                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8245 }
8246
8247 //===----------------------------------------------------------------------===//
8248 // VEXTRACTF128 - Extract packed floating-point values
8249 //
8250 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8251 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8252           (ins VR256:$src1, i8imm:$src2),
8253           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8254           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8255 let mayStore = 1 in
8256 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8257           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
8258           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8259           []>, Sched<[WriteStore]>, VEX, VEX_L;
8260 }
8261
8262 // AVX1 patterns
8263 let Predicates = [HasAVX] in {
8264 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8265           (v4f32 (VEXTRACTF128rr
8266                     (v8f32 VR256:$src1),
8267                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8268 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8269           (v2f64 (VEXTRACTF128rr
8270                     (v4f64 VR256:$src1),
8271                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8272
8273 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8274                          (iPTR imm))), addr:$dst),
8275           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8276            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8277 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8278                          (iPTR imm))), addr:$dst),
8279           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8280            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8281 }
8282
8283 let Predicates = [HasAVX1Only] in {
8284 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8285           (v2i64 (VEXTRACTF128rr
8286                   (v4i64 VR256:$src1),
8287                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8288 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8289           (v4i32 (VEXTRACTF128rr
8290                   (v8i32 VR256:$src1),
8291                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8292 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8293           (v8i16 (VEXTRACTF128rr
8294                   (v16i16 VR256:$src1),
8295                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8296 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8297           (v16i8 (VEXTRACTF128rr
8298                   (v32i8 VR256:$src1),
8299                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8300
8301 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8302                                 (iPTR imm))), addr:$dst),
8303           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8304            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8305 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8306                                 (iPTR imm))), addr:$dst),
8307           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8308            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8309 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8310                                 (iPTR imm))), addr:$dst),
8311           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8312            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8313 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8314                                 (iPTR imm))), addr:$dst),
8315           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8316            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8317 }
8318
8319 //===----------------------------------------------------------------------===//
8320 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8321 //
8322 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8323                           Intrinsic IntLd, Intrinsic IntLd256,
8324                           Intrinsic IntSt, Intrinsic IntSt256> {
8325   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8326              (ins VR128:$src1, f128mem:$src2),
8327              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8328              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8329              VEX_4V;
8330   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8331              (ins VR256:$src1, f256mem:$src2),
8332              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8333              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8334              VEX_4V, VEX_L;
8335   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8336              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8337              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8338              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8339   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8340              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8341              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8342              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8343 }
8344
8345 let ExeDomain = SSEPackedSingle in
8346 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8347                                  int_x86_avx_maskload_ps,
8348                                  int_x86_avx_maskload_ps_256,
8349                                  int_x86_avx_maskstore_ps,
8350                                  int_x86_avx_maskstore_ps_256>;
8351 let ExeDomain = SSEPackedDouble in
8352 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8353                                  int_x86_avx_maskload_pd,
8354                                  int_x86_avx_maskload_pd_256,
8355                                  int_x86_avx_maskstore_pd,
8356                                  int_x86_avx_maskstore_pd_256>;
8357
8358 //===----------------------------------------------------------------------===//
8359 // VPERMIL - Permute Single and Double Floating-Point Values
8360 //
8361 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8362                       RegisterClass RC, X86MemOperand x86memop_f,
8363                       X86MemOperand x86memop_i, PatFrag i_frag,
8364                       Intrinsic IntVar, ValueType vt> {
8365   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8366              (ins RC:$src1, RC:$src2),
8367              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8368              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8369              Sched<[WriteFShuffle]>;
8370   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8371              (ins RC:$src1, x86memop_i:$src2),
8372              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8373              [(set RC:$dst, (IntVar RC:$src1,
8374                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8375              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8376
8377   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8378              (ins RC:$src1, i8imm:$src2),
8379              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8380              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8381              Sched<[WriteFShuffle]>;
8382   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8383              (ins x86memop_f:$src1, i8imm:$src2),
8384              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8385              [(set RC:$dst,
8386                (vt (X86VPermilpi (memop addr:$src1), (i8 imm:$src2))))]>, VEX,
8387              Sched<[WriteFShuffleLd]>;
8388 }
8389
8390 let ExeDomain = SSEPackedSingle in {
8391   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8392                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8393   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8394                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8395 }
8396 let ExeDomain = SSEPackedDouble in {
8397   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8398                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8399   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8400                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8401 }
8402
8403 let Predicates = [HasAVX] in {
8404 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8405           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8406 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8407           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8408 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8409           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8410 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8411           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8412
8413 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8414           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8415 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8416           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8417 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8418                                (i8 imm:$imm))),
8419           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8420 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8421           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8422
8423 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8424           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8425 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8426           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8427 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8428           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8429 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8430           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8431
8432 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8433           (VPERMILPDri VR128:$src1, imm:$imm)>;
8434 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8435           (VPERMILPDmi addr:$src1, imm:$imm)>;
8436 }
8437
8438 //===----------------------------------------------------------------------===//
8439 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8440 //
8441 let ExeDomain = SSEPackedSingle in {
8442 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8443           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8444           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8445           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8446                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8447           Sched<[WriteFShuffle]>;
8448 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8449           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8450           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8451           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8452                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8453           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8454 }
8455
8456 let Predicates = [HasAVX] in {
8457 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8458           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8459 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8460                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8461           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8462 }
8463
8464 let Predicates = [HasAVX1Only] in {
8465 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8466           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8467 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8468           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8469 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8470           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8471 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8472           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8473
8474 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8475                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8476           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8477 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8478                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8479           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8480 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8481                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8482           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8483 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8484                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8485           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8486 }
8487
8488 //===----------------------------------------------------------------------===//
8489 // VZERO - Zero YMM registers
8490 //
8491 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8492             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8493   // Zero All YMM registers
8494   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8495                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8496
8497   // Zero Upper bits of YMM registers
8498   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8499                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8500 }
8501
8502 //===----------------------------------------------------------------------===//
8503 // Half precision conversion instructions
8504 //===----------------------------------------------------------------------===//
8505 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8506   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8507              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8508              [(set RC:$dst, (Int VR128:$src))]>,
8509              T8PD, VEX, Sched<[WriteCvtF2F]>;
8510   let hasSideEffects = 0, mayLoad = 1 in
8511   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8512              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8513              Sched<[WriteCvtF2FLd]>;
8514 }
8515
8516 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8517   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8518                (ins RC:$src1, i32i8imm:$src2),
8519                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8520                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8521                TAPD, VEX, Sched<[WriteCvtF2F]>;
8522   let hasSideEffects = 0, mayStore = 1,
8523       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8524   def mr : Ii8<0x1D, MRMDestMem, (outs),
8525                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8526                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8527                TAPD, VEX;
8528 }
8529
8530 let Predicates = [HasF16C] in {
8531   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8532   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8533   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8534   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8535
8536   // Pattern match vcvtph2ps of a scalar i64 load.
8537   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8538             (VCVTPH2PSrm addr:$src)>;
8539   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8540             (VCVTPH2PSrm addr:$src)>;
8541 }
8542
8543 // Patterns for  matching conversions from float to half-float and vice versa.
8544 let Predicates = [HasF16C] in {
8545   def : Pat<(fp_to_f16 FR32:$src),
8546             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8547               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8548
8549   def : Pat<(f16_to_fp GR16:$src),
8550             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8551               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8552
8553   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8554             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8555               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8556 }
8557
8558 //===----------------------------------------------------------------------===//
8559 // AVX2 Instructions
8560 //===----------------------------------------------------------------------===//
8561
8562 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8563 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8564                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8565                  X86MemOperand x86memop> {
8566   let isCommutable = 1 in
8567   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8568         (ins RC:$src1, RC:$src2, i8imm:$src3),
8569         !strconcat(OpcodeStr,
8570             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8571         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8572         Sched<[WriteBlend]>, VEX_4V;
8573   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8574         (ins RC:$src1, x86memop:$src2, i8imm:$src3),
8575         !strconcat(OpcodeStr,
8576             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8577         [(set RC:$dst,
8578           (IntId RC:$src1,
8579            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8580         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8581 }
8582
8583 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8584                                    VR128, loadv2i64, i128mem>;
8585 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8586                                     VR256, loadv4i64, i256mem>, VEX_L;
8587
8588 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8589                   imm:$mask)),
8590           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8591 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8592                   imm:$mask)),
8593           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8594
8595 //===----------------------------------------------------------------------===//
8596 // VPBROADCAST - Load from memory and broadcast to all elements of the
8597 //               destination operand
8598 //
8599 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8600                           X86MemOperand x86memop, PatFrag ld_frag,
8601                           Intrinsic Int128, Intrinsic Int256> {
8602   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8603                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8604                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8605                   Sched<[WriteShuffle]>, VEX;
8606   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8607                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8608                   [(set VR128:$dst,
8609                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8610                   Sched<[WriteLoad]>, VEX;
8611   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8612                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8613                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8614                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8615   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8616                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8617                    [(set VR256:$dst,
8618                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8619                    Sched<[WriteLoad]>, VEX, VEX_L;
8620 }
8621
8622 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8623                                     int_x86_avx2_pbroadcastb_128,
8624                                     int_x86_avx2_pbroadcastb_256>;
8625 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8626                                     int_x86_avx2_pbroadcastw_128,
8627                                     int_x86_avx2_pbroadcastw_256>;
8628 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8629                                     int_x86_avx2_pbroadcastd_128,
8630                                     int_x86_avx2_pbroadcastd_256>;
8631 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8632                                     int_x86_avx2_pbroadcastq_128,
8633                                     int_x86_avx2_pbroadcastq_256>;
8634
8635 let Predicates = [HasAVX2] in {
8636   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8637           (VPBROADCASTBrm addr:$src)>;
8638   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8639           (VPBROADCASTBYrm addr:$src)>;
8640   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8641           (VPBROADCASTWrm addr:$src)>;
8642   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8643           (VPBROADCASTWYrm addr:$src)>;
8644   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8645           (VPBROADCASTDrm addr:$src)>;
8646   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8647           (VPBROADCASTDYrm addr:$src)>;
8648   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8649           (VPBROADCASTQrm addr:$src)>;
8650   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8651           (VPBROADCASTQYrm addr:$src)>;
8652
8653   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8654           (VPBROADCASTBrr VR128:$src)>;
8655   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8656           (VPBROADCASTBYrr VR128:$src)>;
8657   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8658           (VPBROADCASTWrr VR128:$src)>;
8659   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8660           (VPBROADCASTWYrr VR128:$src)>;
8661   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8662           (VPBROADCASTDrr VR128:$src)>;
8663   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8664           (VPBROADCASTDYrr VR128:$src)>;
8665   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8666           (VPBROADCASTQrr VR128:$src)>;
8667   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8668           (VPBROADCASTQYrr VR128:$src)>;
8669   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8670           (VBROADCASTSSrr VR128:$src)>;
8671   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8672           (VBROADCASTSSYrr VR128:$src)>;
8673   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8674           (VPBROADCASTQrr VR128:$src)>;
8675   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8676           (VBROADCASTSDYrr VR128:$src)>;
8677
8678   // Provide aliases for broadcast from the same regitser class that
8679   // automatically does the extract.
8680   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8681             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8682                                                     sub_xmm)))>;
8683   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8684             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8685                                                     sub_xmm)))>;
8686   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8687             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8688                                                     sub_xmm)))>;
8689   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8690             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8691                                                     sub_xmm)))>;
8692   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8693             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8694                                                     sub_xmm)))>;
8695   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8696             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8697                                                     sub_xmm)))>;
8698
8699   // Provide fallback in case the load node that is used in the patterns above
8700   // is used by additional users, which prevents the pattern selection.
8701   let AddedComplexity = 20 in {
8702     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8703               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8704     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8705               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8706     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8707               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8708
8709     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8710               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8711     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8712               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8713     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8714               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8715
8716     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8717           (VPBROADCASTBrr (COPY_TO_REGCLASS
8718                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8719                            VR128))>;
8720     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8721           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8722                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8723                             VR128))>;
8724
8725     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8726           (VPBROADCASTWrr (COPY_TO_REGCLASS
8727                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8728                            VR128))>;
8729     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8730           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8731                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8732                             VR128))>;
8733
8734     // The patterns for VPBROADCASTD are not needed because they would match
8735     // the exact same thing as VBROADCASTSS patterns.
8736
8737     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8738           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8739     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8740   }
8741 }
8742
8743 // AVX1 broadcast patterns
8744 let Predicates = [HasAVX1Only] in {
8745 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8746           (VBROADCASTSSYrm addr:$src)>;
8747 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8748           (VBROADCASTSDYrm addr:$src)>;
8749 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8750           (VBROADCASTSSrm addr:$src)>;
8751 }
8752
8753 let Predicates = [HasAVX] in {
8754   // Provide fallback in case the load node that is used in the patterns above
8755   // is used by additional users, which prevents the pattern selection.
8756   let AddedComplexity = 20 in {
8757   // 128bit broadcasts:
8758   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8759             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8760   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8761             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8762               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8763               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8764   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8765             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8766               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8767               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8768
8769   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8770             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8771   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8772             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8773               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8774               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8775   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8776             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8777               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8778               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8779   }
8780
8781   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8782             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8783 }
8784
8785 //===----------------------------------------------------------------------===//
8786 // VPERM - Permute instructions
8787 //
8788
8789 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8790                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8791   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8792                    (ins VR256:$src1, VR256:$src2),
8793                    !strconcat(OpcodeStr,
8794                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8795                    [(set VR256:$dst,
8796                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8797                    Sched<[Sched]>, VEX_4V, VEX_L;
8798   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8799                    (ins VR256:$src1, i256mem:$src2),
8800                    !strconcat(OpcodeStr,
8801                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8802                    [(set VR256:$dst,
8803                      (OpVT (X86VPermv VR256:$src1,
8804                             (bitconvert (mem_frag addr:$src2)))))]>,
8805                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8806 }
8807
8808 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8809 let ExeDomain = SSEPackedSingle in
8810 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8811
8812 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8813                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8814   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8815                      (ins VR256:$src1, i8imm:$src2),
8816                      !strconcat(OpcodeStr,
8817                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8818                      [(set VR256:$dst,
8819                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8820                      Sched<[Sched]>, VEX, VEX_L;
8821   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8822                      (ins i256mem:$src1, i8imm:$src2),
8823                      !strconcat(OpcodeStr,
8824                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8825                      [(set VR256:$dst,
8826                        (OpVT (X86VPermi (mem_frag addr:$src1),
8827                               (i8 imm:$src2))))]>,
8828                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8829 }
8830
8831 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8832                             WriteShuffle256>, VEX_W;
8833 let ExeDomain = SSEPackedDouble in
8834 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8835                              WriteFShuffle256>, VEX_W;
8836
8837 //===----------------------------------------------------------------------===//
8838 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8839 //
8840 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8841           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8842           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8843           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8844                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8845           VEX_4V, VEX_L;
8846 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8847           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8848           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8849           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8850                              (i8 imm:$src3)))]>,
8851           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8852
8853 let Predicates = [HasAVX2] in {
8854 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8855           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8856 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8857           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8858 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8859           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8860
8861 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8862                   (i8 imm:$imm))),
8863           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8864 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8865                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8866           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8867 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8868                   (i8 imm:$imm))),
8869           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8870 }
8871
8872
8873 //===----------------------------------------------------------------------===//
8874 // VINSERTI128 - Insert packed integer values
8875 //
8876 let hasSideEffects = 0 in {
8877 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8878           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8879           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8880           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8881 let mayLoad = 1 in
8882 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8883           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8884           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8885           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8886 }
8887
8888 let Predicates = [HasAVX2] in {
8889 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8890                                    (iPTR imm)),
8891           (VINSERTI128rr VR256:$src1, VR128:$src2,
8892                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8893 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8894                                    (iPTR imm)),
8895           (VINSERTI128rr VR256:$src1, VR128:$src2,
8896                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8897 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8898                                    (iPTR imm)),
8899           (VINSERTI128rr VR256:$src1, VR128:$src2,
8900                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8901 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8902                                    (iPTR imm)),
8903           (VINSERTI128rr VR256:$src1, VR128:$src2,
8904                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8905
8906 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8907                                    (iPTR imm)),
8908           (VINSERTI128rm VR256:$src1, addr:$src2,
8909                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8910 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8911                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8912                                    (iPTR imm)),
8913           (VINSERTI128rm VR256:$src1, addr:$src2,
8914                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8915 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8916                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8917                                    (iPTR imm)),
8918           (VINSERTI128rm VR256:$src1, addr:$src2,
8919                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8920 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8921                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8922                                    (iPTR imm)),
8923           (VINSERTI128rm VR256:$src1, addr:$src2,
8924                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8925 }
8926
8927 //===----------------------------------------------------------------------===//
8928 // VEXTRACTI128 - Extract packed integer values
8929 //
8930 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8931           (ins VR256:$src1, i8imm:$src2),
8932           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8933           [(set VR128:$dst,
8934             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8935           Sched<[WriteShuffle256]>, VEX, VEX_L;
8936 let hasSideEffects = 0, mayStore = 1 in
8937 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8938           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8939           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8940           Sched<[WriteStore]>, VEX, VEX_L;
8941
8942 let Predicates = [HasAVX2] in {
8943 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8944           (v2i64 (VEXTRACTI128rr
8945                     (v4i64 VR256:$src1),
8946                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8947 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8948           (v4i32 (VEXTRACTI128rr
8949                     (v8i32 VR256:$src1),
8950                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8951 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8952           (v8i16 (VEXTRACTI128rr
8953                     (v16i16 VR256:$src1),
8954                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8955 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8956           (v16i8 (VEXTRACTI128rr
8957                     (v32i8 VR256:$src1),
8958                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8959
8960 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8961                          (iPTR imm))), addr:$dst),
8962           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8963            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8964 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8965                          (iPTR imm))), addr:$dst),
8966           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8967            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8968 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8969                          (iPTR imm))), addr:$dst),
8970           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8971            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8972 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8973                          (iPTR imm))), addr:$dst),
8974           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8975            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8976 }
8977
8978 //===----------------------------------------------------------------------===//
8979 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8980 //
8981 multiclass avx2_pmovmask<string OpcodeStr,
8982                          Intrinsic IntLd128, Intrinsic IntLd256,
8983                          Intrinsic IntSt128, Intrinsic IntSt256> {
8984   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8985              (ins VR128:$src1, i128mem:$src2),
8986              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8987              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8988   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8989              (ins VR256:$src1, i256mem:$src2),
8990              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8991              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8992              VEX_4V, VEX_L;
8993   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8994              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8995              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8996              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8997   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8998              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8999              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9000              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
9001 }
9002
9003 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
9004                                 int_x86_avx2_maskload_d,
9005                                 int_x86_avx2_maskload_d_256,
9006                                 int_x86_avx2_maskstore_d,
9007                                 int_x86_avx2_maskstore_d_256>;
9008 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
9009                                 int_x86_avx2_maskload_q,
9010                                 int_x86_avx2_maskload_q_256,
9011                                 int_x86_avx2_maskstore_q,
9012                                 int_x86_avx2_maskstore_q_256>, VEX_W;
9013
9014 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
9015          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9016
9017 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
9018          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9019
9020 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
9021          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9022
9023 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
9024                              (bc_v8f32 (v8i32 immAllZerosV)))),
9025          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9026
9027 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
9028          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
9029                        VR256:$mask)>;
9030
9031 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
9032          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9033
9034 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
9035          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9036
9037 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
9038          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
9039                        VR256:$mask)>;
9040
9041 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
9042          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9043
9044 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
9045          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9046
9047 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9048          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9049
9050 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9051                              (v4f64 immAllZerosV))),
9052          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9053
9054 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
9055          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
9056                        VR256:$mask)>;
9057
9058 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9059          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9060
9061 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9062                              (bc_v4i64 (v8i32 immAllZerosV)))),
9063          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9064
9065 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
9066          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
9067                        VR256:$mask)>;
9068
9069
9070 //===----------------------------------------------------------------------===//
9071 // Variable Bit Shifts
9072 //
9073 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
9074                           ValueType vt128, ValueType vt256> {
9075   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
9076              (ins VR128:$src1, VR128:$src2),
9077              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9078              [(set VR128:$dst,
9079                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
9080              VEX_4V, Sched<[WriteVarVecShift]>;
9081   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
9082              (ins VR128:$src1, i128mem:$src2),
9083              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9084              [(set VR128:$dst,
9085                (vt128 (OpNode VR128:$src1,
9086                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
9087              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9088   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9089              (ins VR256:$src1, VR256:$src2),
9090              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9091              [(set VR256:$dst,
9092                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
9093              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
9094   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9095              (ins VR256:$src1, i256mem:$src2),
9096              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9097              [(set VR256:$dst,
9098                (vt256 (OpNode VR256:$src1,
9099                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
9100              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9101 }
9102
9103 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
9104 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
9105 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
9106 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
9107 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
9108
9109 //===----------------------------------------------------------------------===//
9110 // VGATHER - GATHER Operations
9111 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
9112                        X86MemOperand memop128, X86MemOperand memop256> {
9113   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
9114             (ins VR128:$src1, memop128:$src2, VR128:$mask),
9115             !strconcat(OpcodeStr,
9116               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9117             []>, VEX_4VOp3;
9118   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
9119             (ins RC256:$src1, memop256:$src2, RC256:$mask),
9120             !strconcat(OpcodeStr,
9121               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9122             []>, VEX_4VOp3, VEX_L;
9123 }
9124
9125 let mayLoad = 1, Constraints
9126   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
9127   in {
9128   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
9129   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
9130   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
9131   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
9132
9133   let ExeDomain = SSEPackedDouble in {
9134     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
9135     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
9136   }
9137
9138   let ExeDomain = SSEPackedSingle in {
9139     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
9140     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
9141   }
9142 }