lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 def SSE_PMULLD_ITINS : OpndItins<
 185   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 186 >;
 187
 188 // Definitions for backward compatibility.
 189 // The instructions mapped on these definitions uses a different itinerary
 190 // than the actual scheduling model.
 191 let Sched = WriteShuffle in
 192 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 193   IIC_ALU_NONMEM, IIC_ALU_MEM
 194 >;
 195
 196 let Sched = WriteVecIMul in
 197 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 198   IIC_ALU_NONMEM, IIC_ALU_MEM
 199 >;
 200
 201 let Sched = WriteShuffle in
 202 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 203   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 204 >;
 205
 206 let Sched = WriteMPSAD in
 207 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 208   IIC_ALU_NONMEM, IIC_ALU_MEM
 209 >;
 210
 211 let Sched = WriteFBlend in
 212 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 213   IIC_ALU_NONMEM, IIC_ALU_MEM
 214 >;
 215
 216 let Sched = WriteBlend in
 217 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 218   IIC_ALU_NONMEM, IIC_ALU_MEM
 219 >;
 220
 221 let Sched = WriteFBlend in
 222 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 223   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 224 >;
 225
 226 //===----------------------------------------------------------------------===//
 227 // SSE 1 & 2 Instructions Classes
 228 //===----------------------------------------------------------------------===//
 229
 230 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 231 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 232                            RegisterClass RC, X86MemOperand x86memop,
 233                            OpndItins itins,
 234                            bit Is2Addr = 1> {
 235   let isCommutable = 1 in {
 236     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 237        !if(Is2Addr,
 238            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 239            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 240        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 241        Sched<[itins.Sched]>;
 242   }
 243   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 244        !if(Is2Addr,
 245            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 246            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 247        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 248        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 249 }
 250
 251 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 252 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 253                              string asm, string SSEVer, string FPSizeStr,
 254                              Operand memopr, ComplexPattern mem_cpat,
 255                              OpndItins itins,
 256                              bit Is2Addr = 1> {
 257 let isCodeGenOnly = 1 in {
 258   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 259        !if(Is2Addr,
 260            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 261            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 262        [(set RC:$dst, (!cast<Intrinsic>(
 263                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 264              RC:$src1, RC:$src2))], itins.rr>,
 265        Sched<[itins.Sched]>;
 266   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 267        !if(Is2Addr,
 268            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 269            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 270        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 271                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 272              RC:$src1, mem_cpat:$src2))], itins.rm>,
 273        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 274 }
 275 }
 276
 277 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 278 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 279                            RegisterClass RC, ValueType vt,
 280                            X86MemOperand x86memop, PatFrag mem_frag,
 281                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 282   let isCommutable = 1 in
 283     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 284        !if(Is2Addr,
 285            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 286            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 287        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 288        Sched<[itins.Sched]>;
 289   let mayLoad = 1 in
 290     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 291        !if(Is2Addr,
 292            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 293            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 294        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 295           itins.rm, d>,
 296        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 297 }
 298
 299 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 300 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 301                                       string OpcodeStr, X86MemOperand x86memop,
 302                                       list<dag> pat_rr, list<dag> pat_rm,
 303                                       bit Is2Addr = 1> {
 304   let isCommutable = 1, hasSideEffects = 0 in
 305     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 306        !if(Is2Addr,
 307            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 308            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 309        pat_rr, NoItinerary, d>,
 310        Sched<[WriteVecLogic]>;
 311   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 312        !if(Is2Addr,
 313            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 314            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 315        pat_rm, NoItinerary, d>,
 316        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 317 }
 318
 319 //===----------------------------------------------------------------------===//
 320 //  Non-instruction patterns
 321 //===----------------------------------------------------------------------===//
 322
 323 // A vector extract of the first f32/f64 position is a subregister copy
 324 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 325           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 326 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 327           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 328
 329 // A 128-bit subvector extract from the first 256-bit vector position
 330 // is a subregister copy that needs no instruction.
 331 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 332           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 333 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 334           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 335
 336 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 337           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 338 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 339           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 340
 341 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 342           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 343 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 344           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 345
 346 // A 128-bit subvector insert to the first 256-bit vector position
 347 // is a subregister copy that needs no instruction.
 348 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 349 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 350           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 351 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 352           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 353 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 354           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 355 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 356           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 357 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 358           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 359 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 360           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 361 }
 362
 363 // Implicitly promote a 32-bit scalar to a vector.
 364 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 365           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 366 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 367           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 368 // Implicitly promote a 64-bit scalar to a vector.
 369 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 370           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 371 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 372           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 373
 374 // Bitcasts between 128-bit vector types. Return the original type since
 375 // no instruction is needed for the conversion
 376 let Predicates = [HasSSE2] in {
 377   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 378   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 379   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 380   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 381   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 382   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 383   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 384   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 385   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 386   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 387   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 388   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 389   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 390   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 391   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 392   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 393   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 394   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 395   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 396   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 397   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 398   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 399   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 400   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 401   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 402   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 403   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 404   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 405   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 406   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 407 }
 408
 409 // Bitcasts between 256-bit vector types. Return the original type since
 410 // no instruction is needed for the conversion
 411 let Predicates = [HasAVX] in {
 412   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 413   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 414   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 415   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 416   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 417   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 418   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 419   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 420   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 421   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 422   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 423   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 424   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 425   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 426   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 427   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 428   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 429   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 430   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 431   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 432   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 433   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 434   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 435   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 436   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 437   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 438   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 439   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 440   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 441   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 442 }
 443
 444 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 445 // This is expanded by ExpandPostRAPseudos.
 446 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 447     isPseudo = 1, SchedRW = [WriteZero] in {
 448   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 449                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 450   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 451                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 452 }
 453
 454 //===----------------------------------------------------------------------===//
 455 // AVX & SSE - Zero/One Vectors
 456 //===----------------------------------------------------------------------===//
 457
 458 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 459 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 460 // swizzled by ExecutionDepsFix to pxor.
 461 // We set canFoldAsLoad because this can be converted to a constant-pool
 462 // load of an all-zeros value if folding it would be beneficial.
 463 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 464     isPseudo = 1, SchedRW = [WriteZero] in {
 465 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 466                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 467 }
 468
 469 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 470 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 471 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 472 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 473 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 474
 475
 476 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 477 // and doesn't need it because on sandy bridge the register is set to zero
 478 // at the rename stage without using any execution unit, so SET0PSY
 479 // and SET0PDY can be used for vector int instructions without penalty
 480 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 481     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 482 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 483                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 484 }
 485
 486 let Predicates = [HasAVX] in
 487   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 488
 489 let Predicates = [HasAVX2] in {
 490   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 491   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 492   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 493   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 494 }
 495
 496 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 497 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 498 let Predicates = [HasAVX1Only] in {
 499 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 500 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 501           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 502
 503 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 504 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 505           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 506
 507 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 508 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 509           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 510
 511 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 512 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 513           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 514 }
 515
 516 // We set canFoldAsLoad because this can be converted to a constant-pool
 517 // load of an all-ones value if folding it would be beneficial.
 518 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 519     isPseudo = 1, SchedRW = [WriteZero] in {
 520   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 521                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 522   let Predicates = [HasAVX2] in
 523   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 524                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 525 }
 526
 527
 528 //===----------------------------------------------------------------------===//
 529 // SSE 1 & 2 - Move FP Scalar Instructions
 530 //
 531 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 532 // register copies because it's a partial register update; Register-to-register
 533 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 534 // that the insert be implementable in terms of a copy, and just mentioned, we
 535 // don't use movss/movsd for copies.
 536 //===----------------------------------------------------------------------===//
 537
 538 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 539                          X86MemOperand x86memop, string base_opc,
 540                          string asm_opr> {
 541   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 542               (ins VR128:$src1, RC:$src2),
 543               !strconcat(base_opc, asm_opr),
 544               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 545                                  (scalar_to_vector RC:$src2))))],
 546               IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 547
 548   // For the disassembler
 549   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 550   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 551                   (ins VR128:$src1, RC:$src2),
 552                   !strconcat(base_opc, asm_opr),
 553                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 554 }
 555
 556 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 557                       X86MemOperand x86memop, string OpcodeStr> {
 558   // AVX
 559   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 560                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 561                               VEX_4V, VEX_LIG;
 562
 563   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 564                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 565                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 566                      VEX, VEX_LIG, Sched<[WriteStore]>;
 567   // SSE1 & 2
 568   let Constraints = "$src1 = $dst" in {
 569     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 570                               "\t{$src2, $dst|$dst, $src2}">;
 571   }
 572
 573   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 574                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 575                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 576                   Sched<[WriteStore]>;
 577 }
 578
 579 // Loading from memory automatically zeroing upper bits.
 580 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 581                          PatFrag mem_pat, string OpcodeStr> {
 582   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 583                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 584                      [(set RC:$dst, (mem_pat addr:$src))],
 585                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 586   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 587                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 588                      [(set RC:$dst, (mem_pat addr:$src))],
 589                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 590 }
 591
 592 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 593 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 594
 595 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 596   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 597
 598   let AddedComplexity = 20 in
 599     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 600 }
 601
 602 // Patterns
 603 let Predicates = [UseAVX] in {
 604   let AddedComplexity = 15 in {
 605   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 606   // MOVS{S,D} to the lower bits.
 607   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 608             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 609   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 610             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 611   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 612             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 613   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 614             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 615
 616   // Move low f32 and clear high bits.
 617   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 618             (SUBREG_TO_REG (i32 0),
 619              (VMOVSSrr (v4f32 (V_SET0)),
 620                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 621   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 622             (SUBREG_TO_REG (i32 0),
 623              (VMOVSSrr (v4i32 (V_SET0)),
 624                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 625   }
 626
 627   let AddedComplexity = 20 in {
 628   // MOVSSrm zeros the high parts of the register; represent this
 629   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 630   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 631             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 632   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 633             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 634   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 635             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 636
 637   // MOVSDrm zeros the high parts of the register; represent this
 638   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 639   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 642             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 643   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 644             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 645   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 646             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 647   def : Pat<(v2f64 (X86vzload addr:$src)),
 648             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 649
 650   // Represent the same patterns above but in the form they appear for
 651   // 256-bit types
 652   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 653                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 654             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 655   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 656                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 657             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 658   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 659                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 660             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 661   }
 662   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 663                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 664             (SUBREG_TO_REG (i32 0),
 665                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 666                            sub_xmm)>;
 667   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 668                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 669             (SUBREG_TO_REG (i64 0),
 670                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 671                            sub_xmm)>;
 672   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 673                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 674             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 675
 676   // Move low f64 and clear high bits.
 677   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 678             (SUBREG_TO_REG (i32 0),
 679              (VMOVSDrr (v2f64 (V_SET0)),
 680                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 681
 682   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 683             (SUBREG_TO_REG (i32 0),
 684              (VMOVSDrr (v2i64 (V_SET0)),
 685                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 686
 687   // Extract and store.
 688   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 689                    addr:$dst),
 690             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 691   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 692                    addr:$dst),
 693             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 694
 695   // Shuffle with VMOVSS
 696   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 697             (VMOVSSrr (v4i32 VR128:$src1),
 698                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 699   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 700             (VMOVSSrr (v4f32 VR128:$src1),
 701                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 702
 703   // 256-bit variants
 704   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 705             (SUBREG_TO_REG (i32 0),
 706               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 707                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 708               sub_xmm)>;
 709   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 710             (SUBREG_TO_REG (i32 0),
 711               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 712                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 713               sub_xmm)>;
 714
 715   // Shuffle with VMOVSD
 716   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 717             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 718   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 719             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 720   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 721             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 722   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 723             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 724
 725   // 256-bit variants
 726   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 727             (SUBREG_TO_REG (i32 0),
 728               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 729                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 730               sub_xmm)>;
 731   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 732             (SUBREG_TO_REG (i32 0),
 733               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 734                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 735               sub_xmm)>;
 736
 737
 738   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 739   // is during lowering, where it's not possible to recognize the fold cause
 740   // it has two uses through a bitcast. One use disappears at isel time and the
 741   // fold opportunity reappears.
 742   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 743             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 744   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 745             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 746   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 747             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 748   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 749             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 750 }
 751
 752 let Predicates = [UseSSE1] in {
 753   let AddedComplexity = 15 in {
 754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 755   // MOVSS to the lower bits.
 756   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 757             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 758   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 759             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 760   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 761             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 762   }
 763
 764   let AddedComplexity = 20 in {
 765   // MOVSSrm already zeros the high parts of the register.
 766   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 767             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 768   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 769             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 770   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 771             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 772   }
 773
 774   // Extract and store.
 775   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 776                    addr:$dst),
 777             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 778
 779   // Shuffle with MOVSS
 780   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 781             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 782   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 783             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 784 }
 785
 786 let Predicates = [UseSSE2] in {
 787   let AddedComplexity = 15 in {
 788   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 789   // MOVSD to the lower bits.
 790   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 791             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 792   }
 793
 794   let AddedComplexity = 20 in {
 795   // MOVSDrm already zeros the high parts of the register.
 796   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 797             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 798   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 799             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 800   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 801             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 802   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 803             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 804   def : Pat<(v2f64 (X86vzload addr:$src)),
 805             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 806   }
 807
 808   // Extract and store.
 809   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 810                    addr:$dst),
 811             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 812
 813   // Shuffle with MOVSD
 814   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 815             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 816   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 817             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 818   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 819             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 820   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 821             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 822
 823   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 824   // is during lowering, where it's not possible to recognize the fold cause
 825   // it has two uses through a bitcast. One use disappears at isel time and the
 826   // fold opportunity reappears.
 827   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 828             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 829   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 830             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 831   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 832             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 833   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 834             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 835 }
 836
 837 //===----------------------------------------------------------------------===//
 838 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 839 //===----------------------------------------------------------------------===//
 840
 841 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 842                             X86MemOperand x86memop, PatFrag ld_frag,
 843                             string asm, Domain d,
 844                             OpndItins itins,
 845                             bit IsReMaterializable = 1> {
 846 let neverHasSideEffects = 1 in
 847   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 848               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 849            Sched<[WriteFShuffle]>;
 850 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 851   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 852               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 853                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 854            Sched<[WriteLoad]>;
 855 }
 856
 857 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 858                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 859                               PS, VEX;
 860 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 862                               PD, VEX;
 863 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 864                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 865                               PS, VEX;
 866 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 867                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 868                               PD, VEX;
 869
 870 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 871                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 872                               PS, VEX, VEX_L;
 873 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 874                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 875                               PD, VEX, VEX_L;
 876 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 877                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 878                               PS, VEX, VEX_L;
 879 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 880                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 881                               PD, VEX, VEX_L;
 882 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 883                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 884                               PS;
 885 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 886                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 887                               PD;
 888 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 889                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 890                               PS;
 891 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 892                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 893                               PD;
 894
 895 let SchedRW = [WriteStore] in {
 896 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 897                    "movaps\t{$src, $dst|$dst, $src}",
 898                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 899                    IIC_SSE_MOVA_P_MR>, VEX;
 900 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 901                    "movapd\t{$src, $dst|$dst, $src}",
 902                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 903                    IIC_SSE_MOVA_P_MR>, VEX;
 904 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 905                    "movups\t{$src, $dst|$dst, $src}",
 906                    [(store (v4f32 VR128:$src), addr:$dst)],
 907                    IIC_SSE_MOVU_P_MR>, VEX;
 908 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 909                    "movupd\t{$src, $dst|$dst, $src}",
 910                    [(store (v2f64 VR128:$src), addr:$dst)],
 911                    IIC_SSE_MOVU_P_MR>, VEX;
 912 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 913                    "movaps\t{$src, $dst|$dst, $src}",
 914                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 915                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 916 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 917                    "movapd\t{$src, $dst|$dst, $src}",
 918                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 919                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 920 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 921                    "movups\t{$src, $dst|$dst, $src}",
 922                    [(store (v8f32 VR256:$src), addr:$dst)],
 923                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 924 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 925                    "movupd\t{$src, $dst|$dst, $src}",
 926                    [(store (v4f64 VR256:$src), addr:$dst)],
 927                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 928 } // SchedRW
 929
 930 // For disassembler
 931 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 932     SchedRW = [WriteFShuffle] in {
 933   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 934                           (ins VR128:$src),
 935                           "movaps\t{$src, $dst|$dst, $src}", [],
 936                           IIC_SSE_MOVA_P_RR>, VEX;
 937   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 938                            (ins VR128:$src),
 939                            "movapd\t{$src, $dst|$dst, $src}", [],
 940                            IIC_SSE_MOVA_P_RR>, VEX;
 941   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 942                            (ins VR128:$src),
 943                            "movups\t{$src, $dst|$dst, $src}", [],
 944                            IIC_SSE_MOVU_P_RR>, VEX;
 945   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 946                            (ins VR128:$src),
 947                            "movupd\t{$src, $dst|$dst, $src}", [],
 948                            IIC_SSE_MOVU_P_RR>, VEX;
 949   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 950                             (ins VR256:$src),
 951                             "movaps\t{$src, $dst|$dst, $src}", [],
 952                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 953   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 954                             (ins VR256:$src),
 955                             "movapd\t{$src, $dst|$dst, $src}", [],
 956                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 957   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 958                             (ins VR256:$src),
 959                             "movups\t{$src, $dst|$dst, $src}", [],
 960                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 961   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 962                             (ins VR256:$src),
 963                             "movupd\t{$src, $dst|$dst, $src}", [],
 964                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 965 }
 966
 967 let Predicates = [HasAVX] in {
 968 def : Pat<(v8i32 (X86vzmovl
 969                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 970           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 971 def : Pat<(v4i64 (X86vzmovl
 972                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 973           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 974 def : Pat<(v8f32 (X86vzmovl
 975                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 976           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 977 def : Pat<(v4f64 (X86vzmovl
 978                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 979           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 980 }
 981
 982
 983 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 984           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 985 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 986           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 987
 988 let SchedRW = [WriteStore] in {
 989 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 990                    "movaps\t{$src, $dst|$dst, $src}",
 991                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 992                    IIC_SSE_MOVA_P_MR>;
 993 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 994                    "movapd\t{$src, $dst|$dst, $src}",
 995                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 996                    IIC_SSE_MOVA_P_MR>;
 997 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 998                    "movups\t{$src, $dst|$dst, $src}",
 999                    [(store (v4f32 VR128:$src), addr:$dst)],
1000                    IIC_SSE_MOVU_P_MR>;
1001 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1002                    "movupd\t{$src, $dst|$dst, $src}",
1003                    [(store (v2f64 VR128:$src), addr:$dst)],
1004                    IIC_SSE_MOVU_P_MR>;
1005 } // SchedRW
1006
1007 // For disassembler
1008 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1009     SchedRW = [WriteMove] in {
1010   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
1011                          "movaps\t{$src, $dst|$dst, $src}", [],
1012                          IIC_SSE_MOVA_P_RR>;
1013   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
1014                          "movapd\t{$src, $dst|$dst, $src}", [],
1015                          IIC_SSE_MOVA_P_RR>;
1016   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
1017                          "movups\t{$src, $dst|$dst, $src}", [],
1018                          IIC_SSE_MOVU_P_RR>;
1019   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
1020                          "movupd\t{$src, $dst|$dst, $src}", [],
1021                          IIC_SSE_MOVU_P_RR>;
1022 }
1023
1024 let Predicates = [HasAVX] in {
1025   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1028             (VMOVUPDmr addr:$dst, VR128:$src)>;
1029 }
1030
1031 let Predicates = [UseSSE1] in
1032   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1033             (MOVUPSmr addr:$dst, VR128:$src)>;
1034 let Predicates = [UseSSE2] in
1035   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1036             (MOVUPDmr addr:$dst, VR128:$src)>;
1037
1038 // Use vmovaps/vmovups for AVX integer load/store.
1039 let Predicates = [HasAVX] in {
1040   // 128-bit load/store
1041   def : Pat<(alignedloadv2i64 addr:$src),
1042             (VMOVAPSrm addr:$src)>;
1043   def : Pat<(loadv2i64 addr:$src),
1044             (VMOVUPSrm addr:$src)>;
1045
1046   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1047             (VMOVAPSmr addr:$dst, VR128:$src)>;
1048   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1049             (VMOVAPSmr addr:$dst, VR128:$src)>;
1050   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1051             (VMOVAPSmr addr:$dst, VR128:$src)>;
1052   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1053             (VMOVAPSmr addr:$dst, VR128:$src)>;
1054   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1055             (VMOVUPSmr addr:$dst, VR128:$src)>;
1056   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1057             (VMOVUPSmr addr:$dst, VR128:$src)>;
1058   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1059             (VMOVUPSmr addr:$dst, VR128:$src)>;
1060   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1061             (VMOVUPSmr addr:$dst, VR128:$src)>;
1062
1063   // 256-bit load/store
1064   def : Pat<(alignedloadv4i64 addr:$src),
1065             (VMOVAPSYrm addr:$src)>;
1066   def : Pat<(loadv4i64 addr:$src),
1067             (VMOVUPSYrm addr:$src)>;
1068   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1069             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1070   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1071             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1072   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1073             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1074   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1075             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1076   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1077             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1078   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1079             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1080   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1081             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1082   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1083             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1084
1085   // Special patterns for storing subvector extracts of lower 128-bits
1086   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1087   def : Pat<(alignedstore (v2f64 (extract_subvector
1088                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1089             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1090   def : Pat<(alignedstore (v4f32 (extract_subvector
1091                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1092             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1093   def : Pat<(alignedstore (v2i64 (extract_subvector
1094                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1095             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1096   def : Pat<(alignedstore (v4i32 (extract_subvector
1097                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1098             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1099   def : Pat<(alignedstore (v8i16 (extract_subvector
1100                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1101             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1102   def : Pat<(alignedstore (v16i8 (extract_subvector
1103                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1104             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1105
1106   def : Pat<(store (v2f64 (extract_subvector
1107                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1108             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1109   def : Pat<(store (v4f32 (extract_subvector
1110                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1111             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1112   def : Pat<(store (v2i64 (extract_subvector
1113                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1114             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1115   def : Pat<(store (v4i32 (extract_subvector
1116                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1117             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1118   def : Pat<(store (v8i16 (extract_subvector
1119                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1120             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1121   def : Pat<(store (v16i8 (extract_subvector
1122                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1123             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1124 }
1125
1126 // Use movaps / movups for SSE integer load / store (one byte shorter).
1127 // The instructions selected below are then converted to MOVDQA/MOVDQU
1128 // during the SSE domain pass.
1129 let Predicates = [UseSSE1] in {
1130   def : Pat<(alignedloadv2i64 addr:$src),
1131             (MOVAPSrm addr:$src)>;
1132   def : Pat<(loadv2i64 addr:$src),
1133             (MOVUPSrm addr:$src)>;
1134
1135   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1136             (MOVAPSmr addr:$dst, VR128:$src)>;
1137   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1138             (MOVAPSmr addr:$dst, VR128:$src)>;
1139   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1140             (MOVAPSmr addr:$dst, VR128:$src)>;
1141   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1142             (MOVAPSmr addr:$dst, VR128:$src)>;
1143   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1144             (MOVUPSmr addr:$dst, VR128:$src)>;
1145   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1146             (MOVUPSmr addr:$dst, VR128:$src)>;
1147   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1148             (MOVUPSmr addr:$dst, VR128:$src)>;
1149   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1150             (MOVUPSmr addr:$dst, VR128:$src)>;
1151 }
1152
1153 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1154 // bits are disregarded. FIXME: Set encoding to pseudo!
1155 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1156 let isCodeGenOnly = 1 in {
1157   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1158                          "movaps\t{$src, $dst|$dst, $src}",
1159                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1160                          IIC_SSE_MOVA_P_RM>, VEX;
1161   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1162                          "movapd\t{$src, $dst|$dst, $src}",
1163                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1164                          IIC_SSE_MOVA_P_RM>, VEX;
1165   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1166                        "movaps\t{$src, $dst|$dst, $src}",
1167                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1168                        IIC_SSE_MOVA_P_RM>;
1169   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1170                        "movapd\t{$src, $dst|$dst, $src}",
1171                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1172                        IIC_SSE_MOVA_P_RM>;
1173 }
1174 }
1175
1176 //===----------------------------------------------------------------------===//
1177 // SSE 1 & 2 - Move Low packed FP Instructions
1178 //===----------------------------------------------------------------------===//
1179
1180 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1181                                       string base_opc, string asm_opr,
1182                                       InstrItinClass itin> {
1183   def PSrm : PI<opc, MRMSrcMem,
1184          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1185          !strconcat(base_opc, "s", asm_opr),
1186      [(set VR128:$dst,
1187        (psnode VR128:$src1,
1188               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1189               itin, SSEPackedSingle>, PS,
1190      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1191
1192   def PDrm : PI<opc, MRMSrcMem,
1193          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1194          !strconcat(base_opc, "d", asm_opr),
1195      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1196                               (scalar_to_vector (loadf64 addr:$src2)))))],
1197               itin, SSEPackedDouble>, PD,
1198      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1199
1200 }
1201
1202 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1203                                  string base_opc, InstrItinClass itin> {
1204   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1205                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1206                                     itin>, VEX_4V;
1207
1208 let Constraints = "$src1 = $dst" in
1209   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1210                                     "\t{$src2, $dst|$dst, $src2}",
1211                                     itin>;
1212 }
1213
1214 let AddedComplexity = 20 in {
1215   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1216                                     IIC_SSE_MOV_LH>;
1217 }
1218
1219 let SchedRW = [WriteStore] in {
1220 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1221                    "movlps\t{$src, $dst|$dst, $src}",
1222                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1223                                  (iPTR 0))), addr:$dst)],
1224                                  IIC_SSE_MOV_LH>, VEX;
1225 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1226                    "movlpd\t{$src, $dst|$dst, $src}",
1227                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1228                                  (iPTR 0))), addr:$dst)],
1229                                  IIC_SSE_MOV_LH>, VEX;
1230 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1231                    "movlps\t{$src, $dst|$dst, $src}",
1232                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1233                                  (iPTR 0))), addr:$dst)],
1234                                  IIC_SSE_MOV_LH>;
1235 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1236                    "movlpd\t{$src, $dst|$dst, $src}",
1237                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1238                                  (iPTR 0))), addr:$dst)],
1239                                  IIC_SSE_MOV_LH>;
1240 } // SchedRW
1241
1242 let Predicates = [HasAVX] in {
1243   // Shuffle with VMOVLPS
1244   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1245             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1246   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1247             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1248
1249   // Shuffle with VMOVLPD
1250   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1251             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1252   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1253             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1254
1255   // Store patterns
1256   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1257                    addr:$src1),
1258             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1259   def : Pat<(store (v4i32 (X86Movlps
1260                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1261             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1262   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1263                    addr:$src1),
1264             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1265   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1266                    addr:$src1),
1267             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1268 }
1269
1270 let Predicates = [UseSSE1] in {
1271   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1272   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1273                                  (iPTR 0))), addr:$src1),
1274             (MOVLPSmr addr:$src1, VR128:$src2)>;
1275
1276   // Shuffle with MOVLPS
1277   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1278             (MOVLPSrm VR128:$src1, addr:$src2)>;
1279   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1280             (MOVLPSrm VR128:$src1, addr:$src2)>;
1281   def : Pat<(X86Movlps VR128:$src1,
1282                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1283             (MOVLPSrm VR128:$src1, addr:$src2)>;
1284
1285   // Store patterns
1286   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1287                                       addr:$src1),
1288             (MOVLPSmr addr:$src1, VR128:$src2)>;
1289   def : Pat<(store (v4i32 (X86Movlps
1290                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1291                               addr:$src1),
1292             (MOVLPSmr addr:$src1, VR128:$src2)>;
1293 }
1294
1295 let Predicates = [UseSSE2] in {
1296   // Shuffle with MOVLPD
1297   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1298             (MOVLPDrm VR128:$src1, addr:$src2)>;
1299   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1300             (MOVLPDrm VR128:$src1, addr:$src2)>;
1301
1302   // Store patterns
1303   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1304                            addr:$src1),
1305             (MOVLPDmr addr:$src1, VR128:$src2)>;
1306   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1307                            addr:$src1),
1308             (MOVLPDmr addr:$src1, VR128:$src2)>;
1309 }
1310
1311 //===----------------------------------------------------------------------===//
1312 // SSE 1 & 2 - Move Hi packed FP Instructions
1313 //===----------------------------------------------------------------------===//
1314
1315 let AddedComplexity = 20 in {
1316   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1317                                     IIC_SSE_MOV_LH>;
1318 }
1319
1320 let SchedRW = [WriteStore] in {
1321 // v2f64 extract element 1 is always custom lowered to unpack high to low
1322 // and extract element 0 so the non-store version isn't too horrible.
1323 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1324                    "movhps\t{$src, $dst|$dst, $src}",
1325                    [(store (f64 (vector_extract
1326                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1327                                             (bc_v2f64 (v4f32 VR128:$src))),
1328                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1329 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1330                    "movhpd\t{$src, $dst|$dst, $src}",
1331                    [(store (f64 (vector_extract
1332                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1333                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1334 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1335                    "movhps\t{$src, $dst|$dst, $src}",
1336                    [(store (f64 (vector_extract
1337                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1338                                             (bc_v2f64 (v4f32 VR128:$src))),
1339                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1340 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1341                    "movhpd\t{$src, $dst|$dst, $src}",
1342                    [(store (f64 (vector_extract
1343                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1344                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1345 } // SchedRW
1346
1347 let Predicates = [HasAVX] in {
1348   // VMOVHPS patterns
1349   def : Pat<(X86Movlhps VR128:$src1,
1350                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1351             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1352   def : Pat<(X86Movlhps VR128:$src1,
1353                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1354             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1355
1356   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1357   // is during lowering, where it's not possible to recognize the load fold
1358   // cause it has two uses through a bitcast. One use disappears at isel time
1359   // and the fold opportunity reappears.
1360   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1361                       (scalar_to_vector (loadf64 addr:$src2)))),
1362             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1363 }
1364
1365 let Predicates = [UseSSE1] in {
1366   // MOVHPS patterns
1367   def : Pat<(X86Movlhps VR128:$src1,
1368                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1369             (MOVHPSrm VR128:$src1, addr:$src2)>;
1370   def : Pat<(X86Movlhps VR128:$src1,
1371                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1372             (MOVHPSrm VR128:$src1, addr:$src2)>;
1373 }
1374
1375 let Predicates = [UseSSE2] in {
1376   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1377   // is during lowering, where it's not possible to recognize the load fold
1378   // cause it has two uses through a bitcast. One use disappears at isel time
1379   // and the fold opportunity reappears.
1380   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1381                       (scalar_to_vector (loadf64 addr:$src2)))),
1382             (MOVHPDrm VR128:$src1, addr:$src2)>;
1383 }
1384
1385 //===----------------------------------------------------------------------===//
1386 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1387 //===----------------------------------------------------------------------===//
1388
1389 let AddedComplexity = 20, Predicates = [UseAVX] in {
1390   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1391                                        (ins VR128:$src1, VR128:$src2),
1392                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1393                       [(set VR128:$dst,
1394                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1395                         IIC_SSE_MOV_LH>,
1396                       VEX_4V, Sched<[WriteFShuffle]>;
1397   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1398                                        (ins VR128:$src1, VR128:$src2),
1399                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1400                       [(set VR128:$dst,
1401                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1402                         IIC_SSE_MOV_LH>,
1403                       VEX_4V, Sched<[WriteFShuffle]>;
1404 }
1405 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1406   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1407                                        (ins VR128:$src1, VR128:$src2),
1408                       "movlhps\t{$src2, $dst|$dst, $src2}",
1409                       [(set VR128:$dst,
1410                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1411                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1412   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1413                                        (ins VR128:$src1, VR128:$src2),
1414                       "movhlps\t{$src2, $dst|$dst, $src2}",
1415                       [(set VR128:$dst,
1416                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1417                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1418 }
1419
1420 let Predicates = [UseAVX] in {
1421   // MOVLHPS patterns
1422   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1423             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1424   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1425             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1426
1427   // MOVHLPS patterns
1428   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1429             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1430 }
1431
1432 let Predicates = [UseSSE1] in {
1433   // MOVLHPS patterns
1434   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1435             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1436   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1437             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1438
1439   // MOVHLPS patterns
1440   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1441             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1442 }
1443
1444 //===----------------------------------------------------------------------===//
1445 // SSE 1 & 2 - Conversion Instructions
1446 //===----------------------------------------------------------------------===//
1447
1448 def SSE_CVT_PD : OpndItins<
1449   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1450 >;
1451
1452 let Sched = WriteCvtI2F in
1453 def SSE_CVT_PS : OpndItins<
1454   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1455 >;
1456
1457 let Sched = WriteCvtI2F in
1458 def SSE_CVT_Scalar : OpndItins<
1459   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1460 >;
1461
1462 let Sched = WriteCvtF2I in
1463 def SSE_CVT_SS2SI_32 : OpndItins<
1464   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1465 >;
1466
1467 let Sched = WriteCvtF2I in
1468 def SSE_CVT_SS2SI_64 : OpndItins<
1469   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1470 >;
1471
1472 let Sched = WriteCvtF2I in
1473 def SSE_CVT_SD2SI : OpndItins<
1474   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1475 >;
1476
1477 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1478                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1479                      string asm, OpndItins itins> {
1480   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1481                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1482                         itins.rr>, Sched<[itins.Sched]>;
1483   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1484                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1485                         itins.rm>, Sched<[itins.Sched.Folded]>;
1486 }
1487
1488 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1489                        X86MemOperand x86memop, string asm, Domain d,
1490                        OpndItins itins> {
1491 let neverHasSideEffects = 1 in {
1492   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1493              [], itins.rr, d>, Sched<[itins.Sched]>;
1494   let mayLoad = 1 in
1495   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1496              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1497 }
1498 }
1499
1500 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1501                           X86MemOperand x86memop, string asm> {
1502 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1503   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1504               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1505            Sched<[WriteCvtI2F]>;
1506   let mayLoad = 1 in
1507   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1508               (ins DstRC:$src1, x86memop:$src),
1509               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1510            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1511 } // neverHasSideEffects = 1
1512 }
1513
1514 let Predicates = [UseAVX] in {
1515 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1516                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1517                                 SSE_CVT_SS2SI_32>,
1518                                 XS, VEX, VEX_LIG;
1519 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1520                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1521                                 SSE_CVT_SS2SI_64>,
1522                                 XS, VEX, VEX_W, VEX_LIG;
1523 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1524                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1525                                 SSE_CVT_SD2SI>,
1526                                 XD, VEX, VEX_LIG;
1527 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1528                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1529                                 SSE_CVT_SD2SI>,
1530                                 XD, VEX, VEX_W, VEX_LIG;
1531
1532 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1533                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1534 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1535                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1536 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1537                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1538 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1539                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1540 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1541                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1542 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1543                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1544 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1545                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1546 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1547                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1548 }
1549 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1550 // register, but the same isn't true when only using memory operands,
1551 // provide other assembly "l" and "q" forms to address this explicitly
1552 // where appropriate to do so.
1553 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1554                                   XS, VEX_4V, VEX_LIG;
1555 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1556                                   XS, VEX_4V, VEX_W, VEX_LIG;
1557 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1558                                   XD, VEX_4V, VEX_LIG;
1559 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1560                                   XD, VEX_4V, VEX_W, VEX_LIG;
1561
1562 let Predicates = [UseAVX] in {
1563   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1564                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1565   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1566                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1567
1568   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1569             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1570   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1571             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1572   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1573             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1574   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1575             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1576
1577   def : Pat<(f32 (sint_to_fp GR32:$src)),
1578             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1579   def : Pat<(f32 (sint_to_fp GR64:$src)),
1580             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1581   def : Pat<(f64 (sint_to_fp GR32:$src)),
1582             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1583   def : Pat<(f64 (sint_to_fp GR64:$src)),
1584             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1585 }
1586
1587 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1588                       "cvttss2si\t{$src, $dst|$dst, $src}",
1589                       SSE_CVT_SS2SI_32>, XS;
1590 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1591                       "cvttss2si\t{$src, $dst|$dst, $src}",
1592                       SSE_CVT_SS2SI_64>, XS, REX_W;
1593 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1594                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1595                       SSE_CVT_SD2SI>, XD;
1596 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1597                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1598                       SSE_CVT_SD2SI>, XD, REX_W;
1599 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1600                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1601                       SSE_CVT_Scalar>, XS;
1602 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1603                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1604                       SSE_CVT_Scalar>, XS, REX_W;
1605 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1606                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1607                       SSE_CVT_Scalar>, XD;
1608 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1609                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1610                       SSE_CVT_Scalar>, XD, REX_W;
1611
1612 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1613                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1614 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1615                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1616 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1617                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1618 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1619                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1620 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1621                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1622 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1623                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1624 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1625                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1626 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1627                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1628
1629 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1630                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1631 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1632                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1633
1634 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1635 // and/or XMM operand(s).
1636
1637 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1638                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1639                          string asm, OpndItins itins> {
1640   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1641               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1642               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1643            Sched<[itins.Sched]>;
1644   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1645               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1646               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1647            Sched<[itins.Sched.Folded]>;
1648 }
1649
1650 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1651                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1652                     PatFrag ld_frag, string asm, OpndItins itins,
1653                     bit Is2Addr = 1> {
1654   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1655               !if(Is2Addr,
1656                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1657                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1658               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1659               itins.rr>, Sched<[itins.Sched]>;
1660   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1661               (ins DstRC:$src1, x86memop:$src2),
1662               !if(Is2Addr,
1663                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1664                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1665               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1666               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1667 }
1668
1669 let Predicates = [UseAVX] in {
1670 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1671                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1672                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1673 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1674                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1675                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1676 }
1677 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1678                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1679 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1680                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1681
1682
1683 let isCodeGenOnly = 1 in {
1684   let Predicates = [UseAVX] in {
1685   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1686             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1687             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1688   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1689             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1690             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1691             VEX_W;
1692   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1693             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1694             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1695   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1696             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1697             SSE_CVT_Scalar, 0>, XD,
1698             VEX_4V, VEX_W;
1699   }
1700   let Constraints = "$src1 = $dst" in {
1701     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1702                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1703                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1704     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1705                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1706                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1707     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1708                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1709                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1710     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1711                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1712                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1713   }
1714 } // isCodeGenOnly = 1
1715
1716 /// SSE 1 Only
1717
1718 // Aliases for intrinsics
1719 let isCodeGenOnly = 1 in {
1720 let Predicates = [UseAVX] in {
1721 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1722                                     ssmem, sse_load_f32, "cvttss2si",
1723                                     SSE_CVT_SS2SI_32>, XS, VEX;
1724 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1725                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1726                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1727                                    XS, VEX, VEX_W;
1728 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1729                                     sdmem, sse_load_f64, "cvttsd2si",
1730                                     SSE_CVT_SD2SI>, XD, VEX;
1731 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1732                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1733                                   "cvttsd2si", SSE_CVT_SD2SI>,
1734                                   XD, VEX, VEX_W;
1735 }
1736 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1737                                     ssmem, sse_load_f32, "cvttss2si",
1738                                     SSE_CVT_SS2SI_32>, XS;
1739 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1740                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1741                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1742 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1743                                     sdmem, sse_load_f64, "cvttsd2si",
1744                                     SSE_CVT_SD2SI>, XD;
1745 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1746                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1747                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1748 } // isCodeGenOnly = 1
1749
1750 let Predicates = [UseAVX] in {
1751 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1752                                   ssmem, sse_load_f32, "cvtss2si",
1753                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1754 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1755                                   ssmem, sse_load_f32, "cvtss2si",
1756                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1757 }
1758 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1759                                ssmem, sse_load_f32, "cvtss2si",
1760                                SSE_CVT_SS2SI_32>, XS;
1761 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1762                                  ssmem, sse_load_f32, "cvtss2si",
1763                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1764
1765 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1766                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1767                                SSEPackedSingle, SSE_CVT_PS>,
1768                                PS, VEX, Requires<[HasAVX]>;
1769 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1770                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1771                                SSEPackedSingle, SSE_CVT_PS>,
1772                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1773
1774 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1775                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1776                             SSEPackedSingle, SSE_CVT_PS>,
1777                             PS, Requires<[UseSSE2]>;
1778
1779 let Predicates = [UseAVX] in {
1780 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1781                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1782 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1783                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1784 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1785                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1786 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1787                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1788 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1789                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1790 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1791                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1792 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1793                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1794 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1795                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1796 }
1797
1798 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1799                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1800 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1801                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1802 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1803                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1804 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1805                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1806 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1807                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1808 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1809                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1810 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1811                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1812 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1813                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1814
1815 /// SSE 2 Only
1816
1817 // Convert scalar double to scalar single
1818 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1819 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1820                        (ins FR64:$src1, FR64:$src2),
1821                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1822                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1823                       Sched<[WriteCvtF2F]>;
1824 let mayLoad = 1 in
1825 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1826                        (ins FR64:$src1, f64mem:$src2),
1827                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1828                       [], IIC_SSE_CVT_Scalar_RM>,
1829                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1830                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1831 }
1832
1833 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1834           Requires<[UseAVX]>;
1835
1836 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1837                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1838                       [(set FR32:$dst, (fround FR64:$src))],
1839                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1840 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1841                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1842                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1843                       IIC_SSE_CVT_Scalar_RM>,
1844                       XD,
1845                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1846
1847 let isCodeGenOnly = 1 in {
1848 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1849                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1850                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1851                        [(set VR128:$dst,
1852                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1853                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1854                        Sched<[WriteCvtF2F]>;
1855 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1856                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1857                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1858                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1859                                           VR128:$src1, sse_load_f64:$src2))],
1860                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1861                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1862
1863 let Constraints = "$src1 = $dst" in {
1864 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1865                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1866                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1867                        [(set VR128:$dst,
1868                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1869                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1870                        Sched<[WriteCvtF2F]>;
1871 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1872                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1873                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1874                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1875                                           VR128:$src1, sse_load_f64:$src2))],
1876                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1877                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1878 }
1879 } // isCodeGenOnly = 1
1880
1881 // Convert scalar single to scalar double
1882 // SSE2 instructions with XS prefix
1883 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1884 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1885                     (ins FR32:$src1, FR32:$src2),
1886                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1887                     [], IIC_SSE_CVT_Scalar_RR>,
1888                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1889                     Sched<[WriteCvtF2F]>;
1890 let mayLoad = 1 in
1891 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1892                     (ins FR32:$src1, f32mem:$src2),
1893                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1894                     [], IIC_SSE_CVT_Scalar_RM>,
1895                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1896                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1897 }
1898
1899 def : Pat<(f64 (fextend FR32:$src)),
1900     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1901 def : Pat<(fextend (loadf32 addr:$src)),
1902     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1903
1904 def : Pat<(extloadf32 addr:$src),
1905     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1906     Requires<[UseAVX, OptForSize]>;
1907 def : Pat<(extloadf32 addr:$src),
1908     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1909     Requires<[UseAVX, OptForSpeed]>;
1910
1911 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1912                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1913                    [(set FR64:$dst, (fextend FR32:$src))],
1914                    IIC_SSE_CVT_Scalar_RR>, XS,
1915                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1916 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1917                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1918                    [(set FR64:$dst, (extloadf32 addr:$src))],
1919                    IIC_SSE_CVT_Scalar_RM>, XS,
1920                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1921
1922 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1923 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1924 // combine.
1925 // Since these loads aren't folded into the fextend, we have to match it
1926 // explicitly here.
1927 def : Pat<(fextend (loadf32 addr:$src)),
1928           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1929 def : Pat<(extloadf32 addr:$src),
1930           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1931
1932 let isCodeGenOnly = 1 in {
1933 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1934                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1935                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1936                     [(set VR128:$dst,
1937                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1938                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1939                     Sched<[WriteCvtF2F]>;
1940 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1941                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1942                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1943                     [(set VR128:$dst,
1944                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1945                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1946                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1947 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1948 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1949                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1950                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1951                     [(set VR128:$dst,
1952                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1953                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1954                     Sched<[WriteCvtF2F]>;
1955 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1956                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1957                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1958                     [(set VR128:$dst,
1959                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1960                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1961                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1962 }
1963 } // isCodeGenOnly = 1
1964
1965 // Convert packed single/double fp to doubleword
1966 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1967                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1968                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1969                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1970 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1971                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1972                        [(set VR128:$dst,
1973                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1974                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1975 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1976                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1977                         [(set VR256:$dst,
1978                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1979                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1980 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1981                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1982                         [(set VR256:$dst,
1983                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1984                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1985 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1986                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1987                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1988                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1989 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1990                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1991                      [(set VR128:$dst,
1992                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1993                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1994
1995
1996 // Convert Packed Double FP to Packed DW Integers
1997 let Predicates = [HasAVX] in {
1998 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1999 // register, but the same isn't true when using memory operands instead.
2000 // Provide other assembly rr and rm forms to address this explicitly.
2001 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2002                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2003                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2004                        VEX, Sched<[WriteCvtF2I]>;
2005
2006 // XMM only
2007 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2008                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2009 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2010                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2011                        [(set VR128:$dst,
2012                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2013                        Sched<[WriteCvtF2ILd]>;
2014
2015 // YMM only
2016 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2017                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2018                        [(set VR128:$dst,
2019                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2020                        Sched<[WriteCvtF2I]>;
2021 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2022                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2023                        [(set VR128:$dst,
2024                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2025                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2026 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2027                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2028 }
2029
2030 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2031                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2032                       [(set VR128:$dst,
2033                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2034                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2035 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2036                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2037                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2038                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2039
2040 // Convert with truncation packed single/double fp to doubleword
2041 // SSE2 packed instructions with XS prefix
2042 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2043                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2044                          [(set VR128:$dst,
2045                            (int_x86_sse2_cvttps2dq VR128:$src))],
2046                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2047 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2048                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2049                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2050                                             (loadv4f32 addr:$src)))],
2051                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2052 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2053                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2054                           [(set VR256:$dst,
2055                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2056                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2057 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2058                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2059                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2060                                              (loadv8f32 addr:$src)))],
2061                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2062                           Sched<[WriteCvtF2ILd]>;
2063
2064 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2065                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2066                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2067                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2068 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2069                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2070                        [(set VR128:$dst,
2071                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2072                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2073
2074 let Predicates = [HasAVX] in {
2075   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2076             (VCVTDQ2PSrr VR128:$src)>;
2077   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2078             (VCVTDQ2PSrm addr:$src)>;
2079
2080   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2081             (VCVTDQ2PSrr VR128:$src)>;
2082   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2083             (VCVTDQ2PSrm addr:$src)>;
2084
2085   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2086             (VCVTTPS2DQrr VR128:$src)>;
2087   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2088             (VCVTTPS2DQrm addr:$src)>;
2089
2090   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2091             (VCVTDQ2PSYrr VR256:$src)>;
2092   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2093             (VCVTDQ2PSYrm addr:$src)>;
2094
2095   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2096             (VCVTTPS2DQYrr VR256:$src)>;
2097   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2098             (VCVTTPS2DQYrm addr:$src)>;
2099 }
2100
2101 let Predicates = [UseSSE2] in {
2102   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2103             (CVTDQ2PSrr VR128:$src)>;
2104   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2105             (CVTDQ2PSrm addr:$src)>;
2106
2107   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2108             (CVTDQ2PSrr VR128:$src)>;
2109   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2110             (CVTDQ2PSrm addr:$src)>;
2111
2112   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2113             (CVTTPS2DQrr VR128:$src)>;
2114   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2115             (CVTTPS2DQrm addr:$src)>;
2116 }
2117
2118 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2119                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2120                         [(set VR128:$dst,
2121                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2122                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2123
2124 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2125 // register, but the same isn't true when using memory operands instead.
2126 // Provide other assembly rr and rm forms to address this explicitly.
2127
2128 // XMM only
2129 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2130                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2131 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2132                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2133                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2134                                             (loadv2f64 addr:$src)))],
2135                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2136
2137 // YMM only
2138 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2139                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2140                          [(set VR128:$dst,
2141                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2142                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2143 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2144                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2145                          [(set VR128:$dst,
2146                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2147                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2148 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2149                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2150
2151 let Predicates = [HasAVX] in {
2152   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2153             (VCVTTPD2DQYrr VR256:$src)>;
2154   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2155             (VCVTTPD2DQYrm addr:$src)>;
2156 } // Predicates = [HasAVX]
2157
2158 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2159                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2160                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2161                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2162 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2163                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2164                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2165                                         (memopv2f64 addr:$src)))],
2166                                         IIC_SSE_CVT_PD_RM>,
2167                       Sched<[WriteCvtF2ILd]>;
2168
2169 // Convert packed single to packed double
2170 let Predicates = [HasAVX] in {
2171                   // SSE2 instructions without OpSize prefix
2172 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2173                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2174                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2175                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2176 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2177                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2178                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2179                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2180 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2181                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2182                      [(set VR256:$dst,
2183                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2184                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2185 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2186                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2187                      [(set VR256:$dst,
2188                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2189                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2190 }
2191
2192 let Predicates = [UseSSE2] in {
2193 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2194                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2195                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2196                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2197 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2198                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2199                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2200                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2201 }
2202
2203 // Convert Packed DW Integers to Packed Double FP
2204 let Predicates = [HasAVX] in {
2205 let neverHasSideEffects = 1, mayLoad = 1 in
2206 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2207                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2208                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2209 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      [(set VR128:$dst,
2212                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2213                    Sched<[WriteCvtI2F]>;
2214 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2215                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2216                      [(set VR256:$dst,
2217                        (int_x86_avx_cvtdq2_pd_256
2218                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2219                     Sched<[WriteCvtI2FLd]>;
2220 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2221                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2222                      [(set VR256:$dst,
2223                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2224                     Sched<[WriteCvtI2F]>;
2225 }
2226
2227 let neverHasSideEffects = 1, mayLoad = 1 in
2228 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2229                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2230                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2231 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2232                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2233                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2234                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2235
2236 // AVX 256-bit register conversion intrinsics
2237 let Predicates = [HasAVX] in {
2238   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2239             (VCVTDQ2PDYrr VR128:$src)>;
2240   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2241             (VCVTDQ2PDYrm addr:$src)>;
2242 } // Predicates = [HasAVX]
2243
2244 // Convert packed double to packed single
2245 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2246 // register, but the same isn't true when using memory operands instead.
2247 // Provide other assembly rr and rm forms to address this explicitly.
2248 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2249                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2250                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2251                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2252
2253 // XMM only
2254 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2255                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2256 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2257                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2258                         [(set VR128:$dst,
2259                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2260                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2261
2262 // YMM only
2263 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2264                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2265                         [(set VR128:$dst,
2266                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2267                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2268 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2269                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2270                         [(set VR128:$dst,
2271                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2272                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2273 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2274                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2275
2276 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2277                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2278                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2279                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2280 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2281                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2282                      [(set VR128:$dst,
2283                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2284                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2285
2286
2287 // AVX 256-bit register conversion intrinsics
2288 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2289 // whenever possible to avoid declaring two versions of each one.
2290 let Predicates = [HasAVX] in {
2291   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2292             (VCVTDQ2PSYrr VR256:$src)>;
2293   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2294             (VCVTDQ2PSYrm addr:$src)>;
2295
2296   // Match fround and fextend for 128/256-bit conversions
2297   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2298             (VCVTPD2PSrr VR128:$src)>;
2299   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2300             (VCVTPD2PSXrm addr:$src)>;
2301   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2302             (VCVTPD2PSYrr VR256:$src)>;
2303   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2304             (VCVTPD2PSYrm addr:$src)>;
2305
2306   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2307             (VCVTPS2PDrr VR128:$src)>;
2308   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2309             (VCVTPS2PDYrr VR128:$src)>;
2310   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2311             (VCVTPS2PDYrm addr:$src)>;
2312 }
2313
2314 let Predicates = [UseSSE2] in {
2315   // Match fround and fextend for 128 conversions
2316   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2317             (CVTPD2PSrr VR128:$src)>;
2318   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2319             (CVTPD2PSrm addr:$src)>;
2320
2321   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2322             (CVTPS2PDrr VR128:$src)>;
2323 }
2324
2325 //===----------------------------------------------------------------------===//
2326 // SSE 1 & 2 - Compare Instructions
2327 //===----------------------------------------------------------------------===//
2328
2329 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2330 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2331                             Operand CC, SDNode OpNode, ValueType VT,
2332                             PatFrag ld_frag, string asm, string asm_alt,
2333                             OpndItins itins> {
2334   def rr : SIi8<0xC2, MRMSrcReg,
2335                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2336                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2337                 itins.rr>, Sched<[itins.Sched]>;
2338   def rm : SIi8<0xC2, MRMSrcMem,
2339                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2340                 [(set RC:$dst, (OpNode (VT RC:$src1),
2341                                          (ld_frag addr:$src2), imm:$cc))],
2342                                          itins.rm>,
2343            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2344
2345   // Accept explicit immediate argument form instead of comparison code.
2346   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2347     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2348                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2349                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2350     let mayLoad = 1 in
2351     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2352                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2353                       IIC_SSE_ALU_F32S_RM>,
2354                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2355   }
2356 }
2357
2358 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2359                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2360                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2361                  SSE_ALU_F32S>,
2362                  XS, VEX_4V, VEX_LIG;
2363 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2364                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2365                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2366                  SSE_ALU_F32S>, // same latency as 32 bit compare
2367                  XD, VEX_4V, VEX_LIG;
2368
2369 let Constraints = "$src1 = $dst" in {
2370   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2371                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2372                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2373                   XS;
2374   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2375                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2376                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2377                   SSE_ALU_F64S>,
2378                   XD;
2379 }
2380
2381 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2382                          Intrinsic Int, string asm, OpndItins itins> {
2383   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2384                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2385                         [(set VR128:$dst, (Int VR128:$src1,
2386                                                VR128:$src, imm:$cc))],
2387                                                itins.rr>,
2388            Sched<[itins.Sched]>;
2389   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2390                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2391                         [(set VR128:$dst, (Int VR128:$src1,
2392                                                (load addr:$src), imm:$cc))],
2393                                                itins.rm>,
2394            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2395 }
2396
2397 let isCodeGenOnly = 1 in {
2398   // Aliases to match intrinsics which expect XMM operand(s).
2399   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2400                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2401                        SSE_ALU_F32S>,
2402                        XS, VEX_4V;
2403   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2404                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2405                        SSE_ALU_F32S>, // same latency as f32
2406                        XD, VEX_4V;
2407   let Constraints = "$src1 = $dst" in {
2408     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2409                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2410                          SSE_ALU_F32S>, XS;
2411     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2412                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2413                          SSE_ALU_F64S>,
2414                          XD;
2415 }
2416 }
2417
2418
2419 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2420 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2421                             ValueType vt, X86MemOperand x86memop,
2422                             PatFrag ld_frag, string OpcodeStr> {
2423   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2424                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2425                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2426                      IIC_SSE_COMIS_RR>,
2427           Sched<[WriteFAdd]>;
2428   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2429                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2430                      [(set EFLAGS, (OpNode (vt RC:$src1),
2431                                            (ld_frag addr:$src2)))],
2432                                            IIC_SSE_COMIS_RM>,
2433           Sched<[WriteFAddLd, ReadAfterLd]>;
2434 }
2435
2436 let Defs = [EFLAGS] in {
2437   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2438                                   "ucomiss">, PS, VEX, VEX_LIG;
2439   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2440                                   "ucomisd">, PD, VEX, VEX_LIG;
2441   let Pattern = []<dag> in {
2442     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2443                                     "comiss">, PS, VEX, VEX_LIG;
2444     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2445                                     "comisd">, PD, VEX, VEX_LIG;
2446   }
2447
2448   let isCodeGenOnly = 1 in {
2449     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2450                               load, "ucomiss">, PS, VEX;
2451     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2452                               load, "ucomisd">, PD, VEX;
2453
2454     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2455                               load, "comiss">, PS, VEX;
2456     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2457                               load, "comisd">, PD, VEX;
2458   }
2459   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2460                                   "ucomiss">, PS;
2461   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2462                                   "ucomisd">, PD;
2463
2464   let Pattern = []<dag> in {
2465     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2466                                     "comiss">, PS;
2467     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2468                                     "comisd">, PD;
2469   }
2470
2471   let isCodeGenOnly = 1 in {
2472     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2473                                 load, "ucomiss">, PS;
2474     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2475                                 load, "ucomisd">, PD;
2476
2477     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2478                                     "comiss">, PS;
2479     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2480                                     "comisd">, PD;
2481   }
2482 } // Defs = [EFLAGS]
2483
2484 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2485 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2486                             Operand CC, Intrinsic Int, string asm,
2487                             string asm_alt, Domain d,
2488                             OpndItins itins = SSE_ALU_F32P> {
2489   def rri : PIi8<0xC2, MRMSrcReg,
2490              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2491              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2492              itins.rr, d>,
2493             Sched<[WriteFAdd]>;
2494   def rmi : PIi8<0xC2, MRMSrcMem,
2495              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2496              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2497              itins.rm, d>,
2498             Sched<[WriteFAddLd, ReadAfterLd]>;
2499
2500   // Accept explicit immediate argument form instead of comparison code.
2501   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2502     def rri_alt : PIi8<0xC2, MRMSrcReg,
2503                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2504                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2505     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2506                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2507                asm_alt, [], itins.rm, d>,
2508                Sched<[WriteFAddLd, ReadAfterLd]>;
2509   }
2510 }
2511
2512 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2513                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2514                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2515                SSEPackedSingle>, PS, VEX_4V;
2516 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2517                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2518                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2519                SSEPackedDouble>, PD, VEX_4V;
2520 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2521                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2522                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2523                SSEPackedSingle>, PS, VEX_4V, VEX_L;
2524 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2525                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2526                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2527                SSEPackedDouble>, PD, VEX_4V, VEX_L;
2528 let Constraints = "$src1 = $dst" in {
2529   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2530                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2531                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2532                  SSEPackedSingle, SSE_ALU_F32P>, PS;
2533   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2534                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2535                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2536                  SSEPackedDouble, SSE_ALU_F64P>, PD;
2537 }
2538
2539 let Predicates = [HasAVX] in {
2540 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2541           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2542 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2543           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2544 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2545           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2546 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2547           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2548
2549 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2550           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2551 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2552           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2553 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2554           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2555 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2556           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2557 }
2558
2559 let Predicates = [UseSSE1] in {
2560 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2561           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2562 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2563           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2564 }
2565
2566 let Predicates = [UseSSE2] in {
2567 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2568           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2569 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2570           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2571 }
2572
2573 //===----------------------------------------------------------------------===//
2574 // SSE 1 & 2 - Shuffle Instructions
2575 //===----------------------------------------------------------------------===//
2576
2577 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2578 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2579                          ValueType vt, string asm, PatFrag mem_frag,
2580                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2581   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2582                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2583                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2584                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2585             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2586   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2587     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2588                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2589                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2590                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2591               Sched<[WriteFShuffle]>;
2592 }
2593
2594 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2595            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2596            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2597 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2598            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2599            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2600 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2601            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2602            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2603 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2604            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2605            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2606
2607 let Constraints = "$src1 = $dst" in {
2608   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2609                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2610                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>, PS;
2611   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2612                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2613                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>, PD;
2614 }
2615
2616 let Predicates = [HasAVX] in {
2617   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2618                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2619             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2620   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2621             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2622
2623   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2624                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2625             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2626   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2627             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2628
2629   // 256-bit patterns
2630   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2631             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2632   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2633                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2634             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2635
2636   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2637             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2638   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2639                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2640             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2641 }
2642
2643 let Predicates = [UseSSE1] in {
2644   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2645                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2646             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2647   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2648             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2649 }
2650
2651 let Predicates = [UseSSE2] in {
2652   // Generic SHUFPD patterns
2653   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2654                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2655             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2656   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2657             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2658 }
2659
2660 //===----------------------------------------------------------------------===//
2661 // SSE 1 & 2 - Unpack FP Instructions
2662 //===----------------------------------------------------------------------===//
2663
2664 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2665 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2666                                    PatFrag mem_frag, RegisterClass RC,
2667                                    X86MemOperand x86memop, string asm,
2668                                    Domain d> {
2669     def rr : PI<opc, MRMSrcReg,
2670                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2671                 asm, [(set RC:$dst,
2672                            (vt (OpNode RC:$src1, RC:$src2)))],
2673                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2674     def rm : PI<opc, MRMSrcMem,
2675                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2676                 asm, [(set RC:$dst,
2677                            (vt (OpNode RC:$src1,
2678                                        (mem_frag addr:$src2))))],
2679                                        IIC_SSE_UNPCK, d>,
2680              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2681 }
2682
2683 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2684       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2685                      SSEPackedSingle>, PS, VEX_4V;
2686 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2687       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2688                      SSEPackedDouble>, PD, VEX_4V;
2689 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2690       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2691                      SSEPackedSingle>, PS, VEX_4V;
2692 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2693       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2694                      SSEPackedDouble>, PD, VEX_4V;
2695
2696 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2697       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2698                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2699 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2700       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2701                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2702 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2703       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2704                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2705 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2706       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2707                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2708
2709 let Constraints = "$src1 = $dst" in {
2710   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2711         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2712                        SSEPackedSingle>, PS;
2713   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2714         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2715                        SSEPackedDouble>, PD;
2716   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2717         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2718                        SSEPackedSingle>, PS;
2719   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2720         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2721                        SSEPackedDouble>, PD;
2722 } // Constraints = "$src1 = $dst"
2723
2724 let Predicates = [HasAVX1Only] in {
2725   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2726             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2727   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2728             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2729   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2730             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2731   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2732             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2733
2734   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2735             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2736   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2737             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2738   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2739             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2740   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2741             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2742 }
2743
2744 let Predicates = [HasAVX] in {
2745   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2746   // problem is during lowering, where it's not possible to recognize the load
2747   // fold cause it has two uses through a bitcast. One use disappears at isel
2748   // time and the fold opportunity reappears.
2749   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2750             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2751 }
2752
2753 let Predicates = [UseSSE2] in {
2754   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2755   // problem is during lowering, where it's not possible to recognize the load
2756   // fold cause it has two uses through a bitcast. One use disappears at isel
2757   // time and the fold opportunity reappears.
2758   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2759             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2760 }
2761
2762 //===----------------------------------------------------------------------===//
2763 // SSE 1 & 2 - Extract Floating-Point Sign mask
2764 //===----------------------------------------------------------------------===//
2765
2766 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2767 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2768                                 Domain d> {
2769   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2770               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2771               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2772               Sched<[WriteVecLogic]>;
2773 }
2774
2775 let Predicates = [HasAVX] in {
2776   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2777                                         "movmskps", SSEPackedSingle>, PS, VEX;
2778   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2779                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2780   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2781                                         "movmskps", SSEPackedSingle>, PS,
2782                                         VEX, VEX_L;
2783   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2784                                         "movmskpd", SSEPackedDouble>, PD,
2785                                         VEX, VEX_L;
2786
2787   def : Pat<(i32 (X86fgetsign FR32:$src)),
2788             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2789   def : Pat<(i64 (X86fgetsign FR32:$src)),
2790             (SUBREG_TO_REG (i64 0),
2791              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2792   def : Pat<(i32 (X86fgetsign FR64:$src)),
2793             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2794   def : Pat<(i64 (X86fgetsign FR64:$src)),
2795             (SUBREG_TO_REG (i64 0),
2796              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2797 }
2798
2799 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2800                                      SSEPackedSingle>, PS;
2801 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2802                                      SSEPackedDouble>, PD;
2803
2804 def : Pat<(i32 (X86fgetsign FR32:$src)),
2805           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2806       Requires<[UseSSE1]>;
2807 def : Pat<(i64 (X86fgetsign FR32:$src)),
2808           (SUBREG_TO_REG (i64 0),
2809            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2810       Requires<[UseSSE1]>;
2811 def : Pat<(i32 (X86fgetsign FR64:$src)),
2812           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2813       Requires<[UseSSE2]>;
2814 def : Pat<(i64 (X86fgetsign FR64:$src)),
2815           (SUBREG_TO_REG (i64 0),
2816            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2817       Requires<[UseSSE2]>;
2818
2819 //===---------------------------------------------------------------------===//
2820 // SSE2 - Packed Integer Logical Instructions
2821 //===---------------------------------------------------------------------===//
2822
2823 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2824
2825 /// PDI_binop_rm - Simple SSE2 binary operator.
2826 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2827                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2828                         X86MemOperand x86memop, OpndItins itins,
2829                         bit IsCommutable, bit Is2Addr> {
2830   let isCommutable = IsCommutable in
2831   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2832        (ins RC:$src1, RC:$src2),
2833        !if(Is2Addr,
2834            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2835            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2836        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2837        Sched<[itins.Sched]>;
2838   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2839        (ins RC:$src1, x86memop:$src2),
2840        !if(Is2Addr,
2841            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2842            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2843        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2844                                      (bitconvert (memop_frag addr:$src2)))))],
2845                                      itins.rm>,
2846        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2847 }
2848 } // ExeDomain = SSEPackedInt
2849
2850 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2851                          ValueType OpVT128, ValueType OpVT256,
2852                          OpndItins itins, bit IsCommutable = 0> {
2853 let Predicates = [HasAVX] in
2854   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2855                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2856
2857 let Constraints = "$src1 = $dst" in
2858   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2859                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2860
2861 let Predicates = [HasAVX2] in
2862   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2863                                OpVT256, VR256, loadv4i64, i256mem, itins,
2864                                IsCommutable, 0>, VEX_4V, VEX_L;
2865 }
2866
2867 // These are ordered here for pattern ordering requirements with the fp versions
2868
2869 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2870                            SSE_VEC_BIT_ITINS_P, 1>;
2871 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2872                            SSE_VEC_BIT_ITINS_P, 1>;
2873 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2874                            SSE_VEC_BIT_ITINS_P, 1>;
2875 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2876                            SSE_VEC_BIT_ITINS_P, 0>;
2877
2878 //===----------------------------------------------------------------------===//
2879 // SSE 1 & 2 - Logical Instructions
2880 //===----------------------------------------------------------------------===//
2881
2882 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2883 ///
2884 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2885                                        SDNode OpNode, OpndItins itins> {
2886   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2887               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2888               PS, VEX_4V;
2889
2890   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2891         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2892         PD, VEX_4V;
2893
2894   let Constraints = "$src1 = $dst" in {
2895     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2896                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2897                 PS;
2898
2899     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2900                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2901                 PD;
2902   }
2903 }
2904
2905 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2906 let isCodeGenOnly = 1 in {
2907   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2908                 SSE_BIT_ITINS_P>;
2909   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2910                 SSE_BIT_ITINS_P>;
2911   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2912                 SSE_BIT_ITINS_P>;
2913
2914   let isCommutable = 0 in
2915     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2916                   SSE_BIT_ITINS_P>;
2917 }
2918
2919 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2920 ///
2921 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2922                                    SDNode OpNode> {
2923   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2924         !strconcat(OpcodeStr, "ps"), f256mem,
2925         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2926         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2927                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2928
2929   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2930         !strconcat(OpcodeStr, "pd"), f256mem,
2931         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2932                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2933         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2934                                   (loadv4i64 addr:$src2)))], 0>,
2935                                   PD, VEX_4V, VEX_L;
2936
2937   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2938   // are all promoted to v2i64, and the patterns are covered by the int
2939   // version. This is needed in SSE only, because v2i64 isn't supported on
2940   // SSE1, but only on SSE2.
2941   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2942        !strconcat(OpcodeStr, "ps"), f128mem, [],
2943        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2944                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2945
2946   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2947        !strconcat(OpcodeStr, "pd"), f128mem,
2948        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2949                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2950        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2951                                  (loadv2i64 addr:$src2)))], 0>,
2952                                                  PD, VEX_4V;
2953
2954   let Constraints = "$src1 = $dst" in {
2955     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2956          !strconcat(OpcodeStr, "ps"), f128mem,
2957          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2958          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2959                                    (memopv2i64 addr:$src2)))]>, PS;
2960
2961     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2962          !strconcat(OpcodeStr, "pd"), f128mem,
2963          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2964                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2965          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2966                                    (memopv2i64 addr:$src2)))]>, PD;
2967   }
2968 }
2969
2970 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2971 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2972 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2973 let isCommutable = 0 in
2974   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2975
2976 // AVX1 requires type coercions in order to fold loads directly into logical
2977 // operations.
2978 let Predicates = [HasAVX1Only] in {
2979   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2980             (VANDPSYrm VR256:$src1, addr:$src2)>;
2981   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
2982             (VORPSYrm VR256:$src1, addr:$src2)>;
2983   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
2984             (VXORPSYrm VR256:$src1, addr:$src2)>;
2985   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
2986             (VANDNPSYrm VR256:$src1, addr:$src2)>;
2987 }
2988
2989 //===----------------------------------------------------------------------===//
2990 // SSE 1 & 2 - Arithmetic Instructions
2991 //===----------------------------------------------------------------------===//
2992
2993 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2994 /// vector forms.
2995 ///
2996 /// In addition, we also have a special variant of the scalar form here to
2997 /// represent the associated intrinsic operation.  This form is unlike the
2998 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2999 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3000 ///
3001 /// These three forms can each be reg+reg or reg+mem.
3002 ///
3003
3004 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3005 /// classes below
3006 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3007                                   SDNode OpNode, SizeItins itins> {
3008   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3009                                VR128, v4f32, f128mem, loadv4f32,
3010                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3011   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3012                                VR128, v2f64, f128mem, loadv2f64,
3013                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3014
3015   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3016                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3017                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3018   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3019                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3020                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3021
3022   let Constraints = "$src1 = $dst" in {
3023     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3024                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3025                               itins.s>, PS;
3026     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3027                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3028                               itins.d>, PD;
3029   }
3030 }
3031
3032 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3033                                   SizeItins itins> {
3034   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3035                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3036   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3037                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3038
3039   let Constraints = "$src1 = $dst" in {
3040     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3041                               OpNode, FR32, f32mem, itins.s>, XS;
3042     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3043                               OpNode, FR64, f64mem, itins.d>, XD;
3044   }
3045 }
3046
3047 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3048                                       SizeItins itins> {
3049   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3050                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3051                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3052   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3053                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3054                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3055
3056   let Constraints = "$src1 = $dst" in {
3057     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3058                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3059                    itins.s>, XS;
3060     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3061                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3062                    itins.d>, XD;
3063   }
3064 }
3065
3066 // Binary Arithmetic instructions
3067 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3068            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3069            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3070 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3071            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3072            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3073 let isCommutable = 0 in {
3074   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3075              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3076              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3077   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3078              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3079              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3080   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3081              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3082              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3083   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3084              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3085              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3086 }
3087
3088 let isCodeGenOnly = 1 in {
3089   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3090              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3091   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3092              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3093 }
3094
3095 // Patterns used to select SSE scalar fp arithmetic instructions from
3096 // a scalar fp operation followed by a blend.
3097 //
3098 // These patterns know, for example, how to select an ADDSS from a
3099 // float add plus vector insert.
3100 //
3101 // The effect is that the backend no longer emits unnecessary vector
3102 // insert instructions immediately after SSE scalar fp instructions
3103 // like addss or mulss.
3104 //
3105 // For example, given the following code:
3106 //   __m128 foo(__m128 A, __m128 B) {
3107 //     A[0] += B[0];
3108 //     return A;
3109 //   }
3110 //
3111 // previously we generated:
3112 //   addss %xmm0, %xmm1
3113 //   movss %xmm1, %xmm0
3114 //
3115 // we now generate:
3116 //   addss %xmm1, %xmm0
3117
3118 let Predicates = [UseSSE1] in {
3119   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3120                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3121                       FR32:$src))))),
3122             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3123   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3124                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3125                       FR32:$src))))),
3126             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3127   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3128                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3129                       FR32:$src))))),
3130             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3131   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3132                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3133                       FR32:$src))))),
3134             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3135 }
3136
3137 let Predicates = [UseSSE2] in {
3138   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3139
3140   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3141                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3142                       FR64:$src))))),
3143             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3144   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3145                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3146                       FR64:$src))))),
3147             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3148   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3149                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3150                       FR64:$src))))),
3151             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3152   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3153                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3154                       FR64:$src))))),
3155             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3156 }
3157
3158 let Predicates = [UseSSE41] in {
3159   // If the subtarget has SSE4.1 but not AVX, the vector insert
3160   // instruction is lowered into a X86insertps rather than a X86Movss.
3161   // When selecting SSE scalar single-precision fp arithmetic instructions,
3162   // make sure that we correctly match the X86insertps.
3163
3164   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3165                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3166                     FR32:$src))), (iPTR 0))),
3167             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3168   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3169                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3170                     FR32:$src))), (iPTR 0))),
3171             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3172   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3173                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3174                     FR32:$src))), (iPTR 0))),
3175             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3176   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3177                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3178                     FR32:$src))), (iPTR 0))),
3179             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3180 }
3181
3182 let Predicates = [HasAVX] in {
3183   // The following patterns select AVX Scalar single/double precision fp
3184   // arithmetic instructions.
3185
3186   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3187                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3188                       FR64:$src))))),
3189             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3190   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3191                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3192                       FR64:$src))))),
3193             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3194   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3195                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3196                       FR64:$src))))),
3197             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3198   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3199                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3200                       FR64:$src))))),
3201             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3202   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3203                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3204                        FR32:$src))), (iPTR 0))),
3205             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3206   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3207                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3208                        FR32:$src))), (iPTR 0))),
3209             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3210   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3211                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3212                        FR32:$src))), (iPTR 0))),
3213             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3214   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3215                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3216                        FR32:$src))), (iPTR 0))),
3217             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3218 }
3219
3220 // Patterns used to select SSE scalar fp arithmetic instructions from
3221 // a vector packed single/double fp operation followed by a vector insert.
3222 //
3223 // The effect is that the backend converts the packed fp instruction
3224 // followed by a vector insert into a single SSE scalar fp instruction.
3225 //
3226 // For example, given the following code:
3227 //   __m128 foo(__m128 A, __m128 B) {
3228 //     __m128 C = A + B;
3229 //     return (__m128) {c[0], a[1], a[2], a[3]};
3230 //   }
3231 //
3232 // previously we generated:
3233 //   addps %xmm0, %xmm1
3234 //   movss %xmm1, %xmm0
3235 //
3236 // we now generate:
3237 //   addss %xmm1, %xmm0
3238
3239 let Predicates = [UseSSE1] in {
3240   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3241                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3242             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3243   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3244                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3245             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3246   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3247                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3248             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3249   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3250                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3251             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3252 }
3253
3254 let Predicates = [UseSSE2] in {
3255   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3256   // from a packed double-precision fp instruction plus movsd.
3257
3258   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3259                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3260             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3261   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3262                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3263             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3264   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3265                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3266             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3267   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3268                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3269             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3270 }
3271
3272 let Predicates = [HasAVX] in {
3273   // The following patterns select AVX Scalar single/double precision fp
3274   // arithmetic instructions from a packed single precision fp instruction
3275   // plus movss/movsd.
3276
3277   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3278                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3279             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3280   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3281                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3282             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3283   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3284                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3285             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3286   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3287                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3288             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3289   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3290                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3291             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3292   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3293                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3294             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3295   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3296                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3297             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3298   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3299                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3300             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3301 }
3302
3303 /// Unop Arithmetic
3304 /// In addition, we also have a special variant of the scalar form here to
3305 /// represent the associated intrinsic operation.  This form is unlike the
3306 /// plain scalar form, in that it takes an entire vector (instead of a
3307 /// scalar) and leaves the top elements undefined.
3308 ///
3309 /// And, we have a special variant form for a full-vector intrinsic form.
3310
3311 let Sched = WriteFSqrt in {
3312 def SSE_SQRTPS : OpndItins<
3313   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3314 >;
3315
3316 def SSE_SQRTSS : OpndItins<
3317   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3318 >;
3319
3320 def SSE_SQRTPD : OpndItins<
3321   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3322 >;
3323
3324 def SSE_SQRTSD : OpndItins<
3325   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3326 >;
3327 }
3328
3329 let Sched = WriteFRcp in {
3330 def SSE_RCPP : OpndItins<
3331   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3332 >;
3333
3334 def SSE_RCPS : OpndItins<
3335   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3336 >;
3337 }
3338
3339 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3340 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3341                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3342 let Predicates = [HasAVX], hasSideEffects = 0 in {
3343   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3344                       (ins FR32:$src1, FR32:$src2),
3345                       !strconcat("v", OpcodeStr,
3346                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3347                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3348   let mayLoad = 1 in {
3349   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3350                       (ins FR32:$src1,f32mem:$src2),
3351                       !strconcat("v", OpcodeStr,
3352                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3353                       []>, VEX_4V, VEX_LIG,
3354                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3355   let isCodeGenOnly = 1 in
3356   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3357                       (ins VR128:$src1, ssmem:$src2),
3358                       !strconcat("v", OpcodeStr,
3359                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3360                       []>, VEX_4V, VEX_LIG,
3361                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3362   }
3363 }
3364
3365   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3366                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3367                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3368   // For scalar unary operations, fold a load into the operation
3369   // only in OptForSize mode. It eliminates an instruction, but it also
3370   // eliminates a whole-register clobber (the load), so it introduces a
3371   // partial register update condition.
3372   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3373                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3374                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3375             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3376 let isCodeGenOnly = 1 in {
3377   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3378                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3379                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3380                 Sched<[itins.Sched]>;
3381   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3382                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3383                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3384                 Sched<[itins.Sched.Folded]>;
3385 }
3386 }
3387
3388 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3389 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3390                            OpndItins itins> {
3391 let Predicates = [HasAVX], hasSideEffects = 0 in {
3392   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3393                        (ins FR32:$src1, FR32:$src2),
3394                        !strconcat("v", OpcodeStr,
3395                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3396                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3397   let mayLoad = 1 in {
3398   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3399                       (ins FR32:$src1,f32mem:$src2),
3400                       !strconcat("v", OpcodeStr,
3401                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3402                       []>, VEX_4V, VEX_LIG,
3403                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3404   let isCodeGenOnly = 1 in
3405   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3406                       (ins VR128:$src1, ssmem:$src2),
3407                       !strconcat("v", OpcodeStr,
3408                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3409                       []>, VEX_4V, VEX_LIG,
3410                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3411   }
3412 }
3413
3414   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3415                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3416                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3417   // For scalar unary operations, fold a load into the operation
3418   // only in OptForSize mode. It eliminates an instruction, but it also
3419   // eliminates a whole-register clobber (the load), so it introduces a
3420   // partial register update condition.
3421   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3422                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3423                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3424             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3425   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3426     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3427                       (ins VR128:$src1, VR128:$src2),
3428                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3429                       [], itins.rr>, Sched<[itins.Sched]>;
3430     let mayLoad = 1, hasSideEffects = 0 in
3431     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3432                       (ins VR128:$src1, ssmem:$src2),
3433                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3434                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3435   }
3436 }
3437
3438 /// sse1_fp_unop_p - SSE1 unops in packed form.
3439 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3440                           OpndItins itins> {
3441 let Predicates = [HasAVX] in {
3442   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3443                        !strconcat("v", OpcodeStr,
3444                                   "ps\t{$src, $dst|$dst, $src}"),
3445                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3446                        itins.rr>, VEX, Sched<[itins.Sched]>;
3447   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3448                        !strconcat("v", OpcodeStr,
3449                                   "ps\t{$src, $dst|$dst, $src}"),
3450                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3451                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3452   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3453                         !strconcat("v", OpcodeStr,
3454                                    "ps\t{$src, $dst|$dst, $src}"),
3455                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3456                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3457   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3458                         !strconcat("v", OpcodeStr,
3459                                    "ps\t{$src, $dst|$dst, $src}"),
3460                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3461                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3462 }
3463
3464   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3465                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3466                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3467             Sched<[itins.Sched]>;
3468   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3469                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3470                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3471             Sched<[itins.Sched.Folded]>;
3472 }
3473
3474 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3475 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3476                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3477                               OpndItins itins> {
3478 let isCodeGenOnly = 1 in {
3479 let Predicates = [HasAVX] in {
3480   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3481                            !strconcat("v", OpcodeStr,
3482                                       "ps\t{$src, $dst|$dst, $src}"),
3483                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3484                            itins.rr>, VEX, Sched<[itins.Sched]>;
3485   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3486                           !strconcat("v", OpcodeStr,
3487                           "ps\t{$src, $dst|$dst, $src}"),
3488                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3489                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3490   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3491                             !strconcat("v", OpcodeStr,
3492                                        "ps\t{$src, $dst|$dst, $src}"),
3493                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3494                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3495   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3496                           (ins f256mem:$src),
3497                           !strconcat("v", OpcodeStr,
3498                                     "ps\t{$src, $dst|$dst, $src}"),
3499                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3500                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3501 }
3502
3503   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3504                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3505                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3506                     itins.rr>, Sched<[itins.Sched]>;
3507   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3508                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3509                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3510                     itins.rm>, Sched<[itins.Sched.Folded]>;
3511 } // isCodeGenOnly = 1
3512 }
3513
3514 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3515 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3516                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3517 let Predicates = [HasAVX], hasSideEffects = 0 in {
3518   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3519                       (ins FR64:$src1, FR64:$src2),
3520                       !strconcat("v", OpcodeStr,
3521                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3522                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3523   let mayLoad = 1 in {
3524   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3525                       (ins FR64:$src1,f64mem:$src2),
3526                       !strconcat("v", OpcodeStr,
3527                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3528                       []>, VEX_4V, VEX_LIG,
3529                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3530   let isCodeGenOnly = 1 in
3531   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3532                       (ins VR128:$src1, sdmem:$src2),
3533                       !strconcat("v", OpcodeStr,
3534                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3535                       []>, VEX_4V, VEX_LIG,
3536                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3537   }
3538 }
3539
3540   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3541                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3542                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3543             Sched<[itins.Sched]>;
3544   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3545   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3546                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3547                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3548             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3549 let isCodeGenOnly = 1 in {
3550   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3551                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3552                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3553                 Sched<[itins.Sched]>;
3554   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3555                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3556                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3557                 Sched<[itins.Sched.Folded]>;
3558 }
3559 }
3560
3561 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3562 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3563                           SDNode OpNode, OpndItins itins> {
3564 let Predicates = [HasAVX] in {
3565   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3566                        !strconcat("v", OpcodeStr,
3567                                   "pd\t{$src, $dst|$dst, $src}"),
3568                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3569                        itins.rr>, VEX, Sched<[itins.Sched]>;
3570   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3571                        !strconcat("v", OpcodeStr,
3572                                   "pd\t{$src, $dst|$dst, $src}"),
3573                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3574                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3575   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3576                         !strconcat("v", OpcodeStr,
3577                                    "pd\t{$src, $dst|$dst, $src}"),
3578                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3579                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3580   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3581                         !strconcat("v", OpcodeStr,
3582                                    "pd\t{$src, $dst|$dst, $src}"),
3583                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3584                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3585 }
3586
3587   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3588               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3589               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3590             Sched<[itins.Sched]>;
3591   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3592                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3593                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3594             Sched<[itins.Sched.Folded]>;
3595 }
3596
3597 // Square root.
3598 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3599                             SSE_SQRTSS>,
3600              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3601              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3602                             SSE_SQRTSD>,
3603              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3604
3605 // Reciprocal approximations. Note that these typically require refinement
3606 // in order to obtain suitable precision.
3607 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3608              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3609              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3610                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3611 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3612              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3613              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3614                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3615
3616 let Predicates = [UseAVX] in {
3617   def : Pat<(f32 (fsqrt FR32:$src)),
3618             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3619   def : Pat<(f32 (fsqrt (load addr:$src))),
3620             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3621             Requires<[HasAVX, OptForSize]>;
3622   def : Pat<(f64 (fsqrt FR64:$src)),
3623             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3624   def : Pat<(f64 (fsqrt (load addr:$src))),
3625             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3626             Requires<[HasAVX, OptForSize]>;
3627
3628   def : Pat<(f32 (X86frsqrt FR32:$src)),
3629             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3630   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3631             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3632             Requires<[HasAVX, OptForSize]>;
3633
3634   def : Pat<(f32 (X86frcp FR32:$src)),
3635             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3636   def : Pat<(f32 (X86frcp (load addr:$src))),
3637             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3638             Requires<[HasAVX, OptForSize]>;
3639 }
3640 let Predicates = [UseAVX] in {
3641   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3642             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3643                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3644                               VR128)>;
3645   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3646             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3647
3648   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3649             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3650                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3651                               VR128)>;
3652   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3653             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3654 }
3655
3656 let Predicates = [HasAVX] in {
3657   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3658             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3659                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3660                               VR128)>;
3661   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3662             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3663
3664   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3665             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3666                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3667                               VR128)>;
3668   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3669             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3670 }
3671
3672 // Reciprocal approximations. Note that these typically require refinement
3673 // in order to obtain suitable precision.
3674 let Predicates = [UseSSE1] in {
3675   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3676             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3677   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3678             (RCPSSr_Int VR128:$src, VR128:$src)>;
3679 }
3680
3681 // There is no f64 version of the reciprocal approximation instructions.
3682
3683 //===----------------------------------------------------------------------===//
3684 // SSE 1 & 2 - Non-temporal stores
3685 //===----------------------------------------------------------------------===//
3686
3687 let AddedComplexity = 400 in { // Prefer non-temporal versions
3688 let SchedRW = [WriteStore] in {
3689 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3690                      (ins f128mem:$dst, VR128:$src),
3691                      "movntps\t{$src, $dst|$dst, $src}",
3692                      [(alignednontemporalstore (v4f32 VR128:$src),
3693                                                addr:$dst)],
3694                                                IIC_SSE_MOVNT>, VEX;
3695 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3696                      (ins f128mem:$dst, VR128:$src),
3697                      "movntpd\t{$src, $dst|$dst, $src}",
3698                      [(alignednontemporalstore (v2f64 VR128:$src),
3699                                                addr:$dst)],
3700                                                IIC_SSE_MOVNT>, VEX;
3701
3702 let ExeDomain = SSEPackedInt in
3703 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3704                          (ins f128mem:$dst, VR128:$src),
3705                          "movntdq\t{$src, $dst|$dst, $src}",
3706                          [(alignednontemporalstore (v2i64 VR128:$src),
3707                                                    addr:$dst)],
3708                                                    IIC_SSE_MOVNT>, VEX;
3709
3710 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3711                      (ins f256mem:$dst, VR256:$src),
3712                      "movntps\t{$src, $dst|$dst, $src}",
3713                      [(alignednontemporalstore (v8f32 VR256:$src),
3714                                                addr:$dst)],
3715                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3716 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3717                      (ins f256mem:$dst, VR256:$src),
3718                      "movntpd\t{$src, $dst|$dst, $src}",
3719                      [(alignednontemporalstore (v4f64 VR256:$src),
3720                                                addr:$dst)],
3721                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3722 let ExeDomain = SSEPackedInt in
3723 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3724                     (ins f256mem:$dst, VR256:$src),
3725                     "movntdq\t{$src, $dst|$dst, $src}",
3726                     [(alignednontemporalstore (v4i64 VR256:$src),
3727                                               addr:$dst)],
3728                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3729
3730 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3731                     "movntps\t{$src, $dst|$dst, $src}",
3732                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3733                     IIC_SSE_MOVNT>;
3734 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3735                     "movntpd\t{$src, $dst|$dst, $src}",
3736                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3737                     IIC_SSE_MOVNT>;
3738
3739 let ExeDomain = SSEPackedInt in
3740 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3741                     "movntdq\t{$src, $dst|$dst, $src}",
3742                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3743                     IIC_SSE_MOVNT>;
3744
3745 // There is no AVX form for instructions below this point
3746 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3747                  "movnti{l}\t{$src, $dst|$dst, $src}",
3748                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3749                  IIC_SSE_MOVNT>,
3750                PS, Requires<[HasSSE2]>;
3751 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3752                      "movnti{q}\t{$src, $dst|$dst, $src}",
3753                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3754                      IIC_SSE_MOVNT>,
3755                   PS, Requires<[HasSSE2]>;
3756 } // SchedRW = [WriteStore]
3757
3758 } // AddedComplexity
3759
3760 //===----------------------------------------------------------------------===//
3761 // SSE 1 & 2 - Prefetch and memory fence
3762 //===----------------------------------------------------------------------===//
3763
3764 // Prefetch intrinsic.
3765 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3766 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3767     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3768     IIC_SSE_PREFETCH>, TB;
3769 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3770     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3771     IIC_SSE_PREFETCH>, TB;
3772 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3773     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3774     IIC_SSE_PREFETCH>, TB;
3775 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3776     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3777     IIC_SSE_PREFETCH>, TB;
3778 }
3779
3780 // FIXME: How should flush instruction be modeled?
3781 let SchedRW = [WriteLoad] in {
3782 // Flush cache
3783 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3784                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3785                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3786 }
3787
3788 let SchedRW = [WriteNop] in {
3789 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3790 // was introduced with SSE2, it's backward compatible.
3791 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3792               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3793               OBXS, Requires<[HasSSE2]>;
3794 }
3795
3796 let SchedRW = [WriteFence] in {
3797 // Load, store, and memory fence
3798 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3799                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3800                TB, Requires<[HasSSE1]>;
3801 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3802                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3803                TB, Requires<[HasSSE2]>;
3804 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3805                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3806                TB, Requires<[HasSSE2]>;
3807 } // SchedRW
3808
3809 def : Pat<(X86SFence), (SFENCE)>;
3810 def : Pat<(X86LFence), (LFENCE)>;
3811 def : Pat<(X86MFence), (MFENCE)>;
3812
3813 //===----------------------------------------------------------------------===//
3814 // SSE 1 & 2 - Load/Store XCSR register
3815 //===----------------------------------------------------------------------===//
3816
3817 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3818                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3819                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3820 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3821                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3822                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3823
3824 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3825                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3826                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3827 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3828                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3829                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3830
3831 //===---------------------------------------------------------------------===//
3832 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3833 //===---------------------------------------------------------------------===//
3834
3835 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3836
3837 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3838 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3839                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3840                     VEX;
3841 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3842                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3843                     VEX, VEX_L;
3844 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3845                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3846                     VEX;
3847 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3848                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3849                     VEX, VEX_L;
3850 }
3851
3852 // For Disassembler
3853 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3854     SchedRW = [WriteMove] in {
3855 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3856                         "movdqa\t{$src, $dst|$dst, $src}", [],
3857                         IIC_SSE_MOVA_P_RR>,
3858                         VEX;
3859 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3860                         "movdqa\t{$src, $dst|$dst, $src}", [],
3861                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3862 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3863                         "movdqu\t{$src, $dst|$dst, $src}", [],
3864                         IIC_SSE_MOVU_P_RR>,
3865                         VEX;
3866 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3867                         "movdqu\t{$src, $dst|$dst, $src}", [],
3868                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3869 }
3870
3871 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3872     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3873 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3874                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3875                    VEX;
3876 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3877                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3878                    VEX, VEX_L;
3879 let Predicates = [HasAVX] in {
3880   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3881                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3882                     XS, VEX;
3883   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3884                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3885                     XS, VEX, VEX_L;
3886 }
3887 }
3888
3889 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3890 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3891                      (ins i128mem:$dst, VR128:$src),
3892                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3893                      VEX;
3894 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3895                      (ins i256mem:$dst, VR256:$src),
3896                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3897                      VEX, VEX_L;
3898 let Predicates = [HasAVX] in {
3899 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3900                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3901                   XS, VEX;
3902 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3903                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3904                   XS, VEX, VEX_L;
3905 }
3906 }
3907
3908 let SchedRW = [WriteMove] in {
3909 let neverHasSideEffects = 1 in
3910 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3911                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3912
3913 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3914                    "movdqu\t{$src, $dst|$dst, $src}",
3915                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3916
3917 // For Disassembler
3918 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3919 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3920                        "movdqa\t{$src, $dst|$dst, $src}", [],
3921                        IIC_SSE_MOVA_P_RR>;
3922
3923 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3924                        "movdqu\t{$src, $dst|$dst, $src}",
3925                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3926 }
3927 } // SchedRW
3928
3929 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3930     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3931 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3932                    "movdqa\t{$src, $dst|$dst, $src}",
3933                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3934                    IIC_SSE_MOVA_P_RM>;
3935 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3936                    "movdqu\t{$src, $dst|$dst, $src}",
3937                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3938                    IIC_SSE_MOVU_P_RM>,
3939                  XS, Requires<[UseSSE2]>;
3940 }
3941
3942 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3943 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3944                    "movdqa\t{$src, $dst|$dst, $src}",
3945                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3946                    IIC_SSE_MOVA_P_MR>;
3947 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3948                    "movdqu\t{$src, $dst|$dst, $src}",
3949                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3950                    IIC_SSE_MOVU_P_MR>,
3951                  XS, Requires<[UseSSE2]>;
3952 }
3953
3954 } // ExeDomain = SSEPackedInt
3955
3956 let Predicates = [HasAVX] in {
3957   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3958             (VMOVDQUmr addr:$dst, VR128:$src)>;
3959   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3960             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3961 }
3962 let Predicates = [UseSSE2] in
3963 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3964           (MOVDQUmr addr:$dst, VR128:$src)>;
3965
3966 //===---------------------------------------------------------------------===//
3967 // SSE2 - Packed Integer Arithmetic Instructions
3968 //===---------------------------------------------------------------------===//
3969
3970 let Sched = WriteVecIMul in
3971 def SSE_PMADD : OpndItins<
3972   IIC_SSE_PMADD, IIC_SSE_PMADD
3973 >;
3974
3975 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3976
3977 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3978                             RegisterClass RC, PatFrag memop_frag,
3979                             X86MemOperand x86memop,
3980                             OpndItins itins,
3981                             bit IsCommutable = 0,
3982                             bit Is2Addr = 1> {
3983   let isCommutable = IsCommutable in
3984   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3985        (ins RC:$src1, RC:$src2),
3986        !if(Is2Addr,
3987            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3988            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3989        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3990       Sched<[itins.Sched]>;
3991   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3992        (ins RC:$src1, x86memop:$src2),
3993        !if(Is2Addr,
3994            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3995            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3996        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3997        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3998 }
3999
4000 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4001                              Intrinsic IntId256, OpndItins itins,
4002                              bit IsCommutable = 0> {
4003 let Predicates = [HasAVX] in
4004   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4005                                  VR128, loadv2i64, i128mem, itins,
4006                                  IsCommutable, 0>, VEX_4V;
4007
4008 let Constraints = "$src1 = $dst" in
4009   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4010                                i128mem, itins, IsCommutable, 1>;
4011
4012 let Predicates = [HasAVX2] in
4013   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4014                                    VR256, loadv4i64, i256mem, itins,
4015                                    IsCommutable, 0>, VEX_4V, VEX_L;
4016 }
4017
4018 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4019                          string OpcodeStr, SDNode OpNode,
4020                          SDNode OpNode2, RegisterClass RC,
4021                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4022                          ShiftOpndItins itins,
4023                          bit Is2Addr = 1> {
4024   // src2 is always 128-bit
4025   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4026        (ins RC:$src1, VR128:$src2),
4027        !if(Is2Addr,
4028            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4029            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4030        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4031         itins.rr>, Sched<[WriteVecShift]>;
4032   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4033        (ins RC:$src1, i128mem:$src2),
4034        !if(Is2Addr,
4035            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4036            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4037        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4038                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
4039       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4040   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4041        (ins RC:$src1, i8imm:$src2),
4042        !if(Is2Addr,
4043            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4044            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4045        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4046        Sched<[WriteVecShift]>;
4047 }
4048
4049 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4050 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4051                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4052                          PatFrag memop_frag, X86MemOperand x86memop,
4053                          OpndItins itins,
4054                          bit IsCommutable = 0, bit Is2Addr = 1> {
4055   let isCommutable = IsCommutable in
4056   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4057        (ins RC:$src1, RC:$src2),
4058        !if(Is2Addr,
4059            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4060            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4061        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4062        Sched<[itins.Sched]>;
4063   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4064        (ins RC:$src1, x86memop:$src2),
4065        !if(Is2Addr,
4066            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4067            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4068        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4069                                      (bitconvert (memop_frag addr:$src2)))))]>,
4070        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4071 }
4072 } // ExeDomain = SSEPackedInt
4073
4074 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4075                              SSE_INTALU_ITINS_P, 1>;
4076 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4077                              SSE_INTALU_ITINS_P, 1>;
4078 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4079                              SSE_INTALU_ITINS_P, 1>;
4080 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4081                              SSE_INTALUQ_ITINS_P, 1>;
4082 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4083                              SSE_INTMUL_ITINS_P, 1>;
4084 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4085                              SSE_INTMUL_ITINS_P, 1>;
4086 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4087                              SSE_INTMUL_ITINS_P, 1>;
4088 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4089                              SSE_INTALU_ITINS_P, 0>;
4090 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4091                              SSE_INTALU_ITINS_P, 0>;
4092 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4093                              SSE_INTALU_ITINS_P, 0>;
4094 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4095                              SSE_INTALUQ_ITINS_P, 0>;
4096 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4097                              SSE_INTALU_ITINS_P, 0>;
4098 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4099                              SSE_INTALU_ITINS_P, 0>;
4100 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4101                              SSE_INTALU_ITINS_P, 1>;
4102 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4103                              SSE_INTALU_ITINS_P, 1>;
4104 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4105                              SSE_INTALU_ITINS_P, 1>;
4106 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4107                              SSE_INTALU_ITINS_P, 1>;
4108
4109 // Intrinsic forms
4110 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4111                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4112 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4113                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4114 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4115                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4116 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4117                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4118 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4119                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4120 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4121                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4122 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4123                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4124 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4125                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4126 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4127                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4128 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4129                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4130
4131 let Predicates = [HasAVX] in
4132 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4133                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4134                               VEX_4V;
4135 let Predicates = [HasAVX2] in
4136 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4137                                VR256, loadv4i64, i256mem,
4138                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4139 let Constraints = "$src1 = $dst" in
4140 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4141                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4142
4143 //===---------------------------------------------------------------------===//
4144 // SSE2 - Packed Integer Logical Instructions
4145 //===---------------------------------------------------------------------===//
4146
4147 let Predicates = [HasAVX] in {
4148 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4149                             VR128, v8i16, v8i16, bc_v8i16,
4150                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4151 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4152                             VR128, v4i32, v4i32, bc_v4i32,
4153                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4154 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4155                             VR128, v2i64, v2i64, bc_v2i64,
4156                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4157
4158 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4159                             VR128, v8i16, v8i16, bc_v8i16,
4160                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4161 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4162                             VR128, v4i32, v4i32, bc_v4i32,
4163                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4164 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4165                             VR128, v2i64, v2i64, bc_v2i64,
4166                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4167
4168 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4169                             VR128, v8i16, v8i16, bc_v8i16,
4170                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4171 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4172                             VR128, v4i32, v4i32, bc_v4i32,
4173                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4174
4175 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4176   // 128-bit logical shifts.
4177   def VPSLLDQri : PDIi8<0x73, MRM7r,
4178                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4179                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4180                     [(set VR128:$dst,
4181                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4182                     VEX_4V;
4183   def VPSRLDQri : PDIi8<0x73, MRM3r,
4184                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4185                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4186                     [(set VR128:$dst,
4187                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4188                     VEX_4V;
4189   // PSRADQri doesn't exist in SSE[1-3].
4190 }
4191 } // Predicates = [HasAVX]
4192
4193 let Predicates = [HasAVX2] in {
4194 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4195                              VR256, v16i16, v8i16, bc_v8i16,
4196                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4197 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4198                              VR256, v8i32, v4i32, bc_v4i32,
4199                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4200 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4201                              VR256, v4i64, v2i64, bc_v2i64,
4202                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4203
4204 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4205                              VR256, v16i16, v8i16, bc_v8i16,
4206                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4207 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4208                              VR256, v8i32, v4i32, bc_v4i32,
4209                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4210 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4211                              VR256, v4i64, v2i64, bc_v2i64,
4212                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4213
4214 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4215                              VR256, v16i16, v8i16, bc_v8i16,
4216                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4217 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4218                              VR256, v8i32, v4i32, bc_v4i32,
4219                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4220
4221 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4222   // 256-bit logical shifts.
4223   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4224                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4225                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4226                     [(set VR256:$dst,
4227                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4228                     VEX_4V, VEX_L;
4229   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4230                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4231                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4232                     [(set VR256:$dst,
4233                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4234                     VEX_4V, VEX_L;
4235   // PSRADQYri doesn't exist in SSE[1-3].
4236 }
4237 } // Predicates = [HasAVX2]
4238
4239 let Constraints = "$src1 = $dst" in {
4240 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4241                            VR128, v8i16, v8i16, bc_v8i16,
4242                            SSE_INTSHIFT_ITINS_P>;
4243 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4244                            VR128, v4i32, v4i32, bc_v4i32,
4245                            SSE_INTSHIFT_ITINS_P>;
4246 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4247                            VR128, v2i64, v2i64, bc_v2i64,
4248                            SSE_INTSHIFT_ITINS_P>;
4249
4250 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4251                            VR128, v8i16, v8i16, bc_v8i16,
4252                            SSE_INTSHIFT_ITINS_P>;
4253 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4254                            VR128, v4i32, v4i32, bc_v4i32,
4255                            SSE_INTSHIFT_ITINS_P>;
4256 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4257                            VR128, v2i64, v2i64, bc_v2i64,
4258                            SSE_INTSHIFT_ITINS_P>;
4259
4260 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4261                            VR128, v8i16, v8i16, bc_v8i16,
4262                            SSE_INTSHIFT_ITINS_P>;
4263 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4264                            VR128, v4i32, v4i32, bc_v4i32,
4265                            SSE_INTSHIFT_ITINS_P>;
4266
4267 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4268   // 128-bit logical shifts.
4269   def PSLLDQri : PDIi8<0x73, MRM7r,
4270                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4271                        "pslldq\t{$src2, $dst|$dst, $src2}",
4272                        [(set VR128:$dst,
4273                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4274                          IIC_SSE_INTSHDQ_P_RI>;
4275   def PSRLDQri : PDIi8<0x73, MRM3r,
4276                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4277                        "psrldq\t{$src2, $dst|$dst, $src2}",
4278                        [(set VR128:$dst,
4279                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4280                          IIC_SSE_INTSHDQ_P_RI>;
4281   // PSRADQri doesn't exist in SSE[1-3].
4282 }
4283 } // Constraints = "$src1 = $dst"
4284
4285 let Predicates = [HasAVX] in {
4286   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4287             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4288   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4289             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4290   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4291             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4292
4293   // Shift up / down and insert zero's.
4294   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4295             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4296   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4297             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4298 }
4299
4300 let Predicates = [HasAVX2] in {
4301   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4302             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4303   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4304             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4305 }
4306
4307 let Predicates = [UseSSE2] in {
4308   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4309             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4310   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4311             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4312   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4313             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4314
4315   // Shift up / down and insert zero's.
4316   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4317             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4318   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4319             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4320 }
4321
4322 //===---------------------------------------------------------------------===//
4323 // SSE2 - Packed Integer Comparison Instructions
4324 //===---------------------------------------------------------------------===//
4325
4326 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4327                              SSE_INTALU_ITINS_P, 1>;
4328 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4329                              SSE_INTALU_ITINS_P, 1>;
4330 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4331                              SSE_INTALU_ITINS_P, 1>;
4332 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4333                              SSE_INTALU_ITINS_P, 0>;
4334 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4335                              SSE_INTALU_ITINS_P, 0>;
4336 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4337                              SSE_INTALU_ITINS_P, 0>;
4338
4339 //===---------------------------------------------------------------------===//
4340 // SSE2 - Packed Integer Shuffle Instructions
4341 //===---------------------------------------------------------------------===//
4342
4343 let ExeDomain = SSEPackedInt in {
4344 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4345                          SDNode OpNode> {
4346 let Predicates = [HasAVX] in {
4347   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4348                       (ins VR128:$src1, i8imm:$src2),
4349                       !strconcat("v", OpcodeStr,
4350                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4351                       [(set VR128:$dst,
4352                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4353                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4354   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4355                       (ins i128mem:$src1, i8imm:$src2),
4356                       !strconcat("v", OpcodeStr,
4357                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4358                      [(set VR128:$dst,
4359                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4360                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4361                   Sched<[WriteShuffleLd]>;
4362 }
4363
4364 let Predicates = [HasAVX2] in {
4365   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4366                        (ins VR256:$src1, i8imm:$src2),
4367                        !strconcat("v", OpcodeStr,
4368                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4369                        [(set VR256:$dst,
4370                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4371                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4372   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4373                        (ins i256mem:$src1, i8imm:$src2),
4374                        !strconcat("v", OpcodeStr,
4375                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4376                       [(set VR256:$dst,
4377                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4378                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4379                    Sched<[WriteShuffleLd]>;
4380 }
4381
4382 let Predicates = [UseSSE2] in {
4383   def ri : Ii8<0x70, MRMSrcReg,
4384                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4385                !strconcat(OpcodeStr,
4386                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4387                 [(set VR128:$dst,
4388                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4389                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4390   def mi : Ii8<0x70, MRMSrcMem,
4391                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4392                !strconcat(OpcodeStr,
4393                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4394                 [(set VR128:$dst,
4395                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4396                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4397            Sched<[WriteShuffleLd, ReadAfterLd]>;
4398 }
4399 }
4400 } // ExeDomain = SSEPackedInt
4401
4402 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4403 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4404 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4405
4406 let Predicates = [HasAVX] in {
4407   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4408             (VPSHUFDmi addr:$src1, imm:$imm)>;
4409   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4410             (VPSHUFDri VR128:$src1, imm:$imm)>;
4411 }
4412
4413 let Predicates = [UseSSE2] in {
4414   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4415             (PSHUFDmi addr:$src1, imm:$imm)>;
4416   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4417             (PSHUFDri VR128:$src1, imm:$imm)>;
4418 }
4419
4420 //===---------------------------------------------------------------------===//
4421 // Packed Integer Pack Instructions (SSE & AVX)
4422 //===---------------------------------------------------------------------===//
4423
4424 let ExeDomain = SSEPackedInt in {
4425 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4426                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4427                      bit Is2Addr = 1> {
4428   def rr : PDI<opc, MRMSrcReg,
4429                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4430                !if(Is2Addr,
4431                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4432                    !strconcat(OpcodeStr,
4433                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4434                [(set VR128:$dst,
4435                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4436                Sched<[WriteShuffle]>;
4437   def rm : PDI<opc, MRMSrcMem,
4438                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4439                !if(Is2Addr,
4440                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4441                    !strconcat(OpcodeStr,
4442                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4443                [(set VR128:$dst,
4444                      (OutVT (OpNode VR128:$src1,
4445                                     (bc_frag (memopv2i64 addr:$src2)))))]>,
4446                Sched<[WriteShuffleLd, ReadAfterLd]>;
4447 }
4448
4449 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4450                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4451   def Yrr : PDI<opc, MRMSrcReg,
4452                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4453                 !strconcat(OpcodeStr,
4454                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4455                 [(set VR256:$dst,
4456                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4457                 Sched<[WriteShuffle]>;
4458   def Yrm : PDI<opc, MRMSrcMem,
4459                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4460                 !strconcat(OpcodeStr,
4461                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4462                 [(set VR256:$dst,
4463                       (OutVT (OpNode VR256:$src1,
4464                                      (bc_frag (memopv4i64 addr:$src2)))))]>,
4465                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4466 }
4467
4468 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4469                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4470                      bit Is2Addr = 1> {
4471   def rr : SS48I<opc, MRMSrcReg,
4472                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4473                  !if(Is2Addr,
4474                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4475                      !strconcat(OpcodeStr,
4476                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4477                  [(set VR128:$dst,
4478                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4479                  Sched<[WriteShuffle]>;
4480   def rm : SS48I<opc, MRMSrcMem,
4481                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4482                  !if(Is2Addr,
4483                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4484                      !strconcat(OpcodeStr,
4485                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4486                  [(set VR128:$dst,
4487                        (OutVT (OpNode VR128:$src1,
4488                                       (bc_frag (memopv2i64 addr:$src2)))))]>,
4489                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4490 }
4491
4492 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4493                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4494   def Yrr : SS48I<opc, MRMSrcReg,
4495                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4496                   !strconcat(OpcodeStr,
4497                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4498                   [(set VR256:$dst,
4499                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4500                   Sched<[WriteShuffle]>;
4501   def Yrm : SS48I<opc, MRMSrcMem,
4502                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4503                   !strconcat(OpcodeStr,
4504                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4505                   [(set VR256:$dst,
4506                         (OutVT (OpNode VR256:$src1,
4507                                        (bc_frag (memopv4i64 addr:$src2)))))]>,
4508                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4509 }
4510
4511 let Predicates = [HasAVX] in {
4512   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4513                              bc_v8i16, 0>, VEX_4V;
4514   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4515                              bc_v4i32, 0>, VEX_4V;
4516
4517   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4518                              bc_v8i16, 0>, VEX_4V;
4519   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4520                              bc_v4i32, 0>, VEX_4V;
4521 }
4522
4523 let Predicates = [HasAVX2] in {
4524   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4525                                bc_v16i16>, VEX_4V, VEX_L;
4526   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4527                                bc_v8i32>, VEX_4V, VEX_L;
4528
4529   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4530                                bc_v16i16>, VEX_4V, VEX_L;
4531   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4532                                bc_v8i32>, VEX_4V, VEX_L;
4533 }
4534
4535 let Constraints = "$src1 = $dst" in {
4536   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4537                             bc_v8i16>;
4538   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4539                             bc_v4i32>;
4540
4541   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4542                             bc_v8i16>;
4543
4544   let Predicates = [HasSSE41] in
4545   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4546                             bc_v4i32>;
4547 }
4548 } // ExeDomain = SSEPackedInt
4549
4550 //===---------------------------------------------------------------------===//
4551 // SSE2 - Packed Integer Unpack Instructions
4552 //===---------------------------------------------------------------------===//
4553
4554 let ExeDomain = SSEPackedInt in {
4555 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4556                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4557   def rr : PDI<opc, MRMSrcReg,
4558       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4559       !if(Is2Addr,
4560           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4561           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4562       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4563       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4564   def rm : PDI<opc, MRMSrcMem,
4565       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4566       !if(Is2Addr,
4567           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4568           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4569       [(set VR128:$dst, (OpNode VR128:$src1,
4570                                   (bc_frag (memopv2i64
4571                                                addr:$src2))))],
4572                                                IIC_SSE_UNPCK>,
4573       Sched<[WriteShuffleLd, ReadAfterLd]>;
4574 }
4575
4576 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4577                          SDNode OpNode, PatFrag bc_frag> {
4578   def Yrr : PDI<opc, MRMSrcReg,
4579       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4580       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4581       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4582       Sched<[WriteShuffle]>;
4583   def Yrm : PDI<opc, MRMSrcMem,
4584       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4585       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4586       [(set VR256:$dst, (OpNode VR256:$src1,
4587                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4588       Sched<[WriteShuffleLd, ReadAfterLd]>;
4589 }
4590
4591 let Predicates = [HasAVX] in {
4592   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4593                                  bc_v16i8, 0>, VEX_4V;
4594   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4595                                  bc_v8i16, 0>, VEX_4V;
4596   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4597                                  bc_v4i32, 0>, VEX_4V;
4598   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4599                                  bc_v2i64, 0>, VEX_4V;
4600
4601   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4602                                  bc_v16i8, 0>, VEX_4V;
4603   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4604                                  bc_v8i16, 0>, VEX_4V;
4605   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4606                                  bc_v4i32, 0>, VEX_4V;
4607   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4608                                  bc_v2i64, 0>, VEX_4V;
4609 }
4610
4611 let Predicates = [HasAVX2] in {
4612   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4613                                    bc_v32i8>, VEX_4V, VEX_L;
4614   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4615                                    bc_v16i16>, VEX_4V, VEX_L;
4616   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4617                                    bc_v8i32>, VEX_4V, VEX_L;
4618   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4619                                    bc_v4i64>, VEX_4V, VEX_L;
4620
4621   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4622                                    bc_v32i8>, VEX_4V, VEX_L;
4623   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4624                                    bc_v16i16>, VEX_4V, VEX_L;
4625   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4626                                    bc_v8i32>, VEX_4V, VEX_L;
4627   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4628                                    bc_v4i64>, VEX_4V, VEX_L;
4629 }
4630
4631 let Constraints = "$src1 = $dst" in {
4632   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4633                                 bc_v16i8>;
4634   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4635                                 bc_v8i16>;
4636   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4637                                 bc_v4i32>;
4638   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4639                                 bc_v2i64>;
4640
4641   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4642                                 bc_v16i8>;
4643   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4644                                 bc_v8i16>;
4645   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4646                                 bc_v4i32>;
4647   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4648                                 bc_v2i64>;
4649 }
4650 } // ExeDomain = SSEPackedInt
4651
4652 //===---------------------------------------------------------------------===//
4653 // SSE2 - Packed Integer Extract and Insert
4654 //===---------------------------------------------------------------------===//
4655
4656 let ExeDomain = SSEPackedInt in {
4657 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4658   def rri : Ii8<0xC4, MRMSrcReg,
4659        (outs VR128:$dst), (ins VR128:$src1,
4660         GR32orGR64:$src2, i32i8imm:$src3),
4661        !if(Is2Addr,
4662            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4663            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4664        [(set VR128:$dst,
4665          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4666        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4667   def rmi : Ii8<0xC4, MRMSrcMem,
4668                        (outs VR128:$dst), (ins VR128:$src1,
4669                         i16mem:$src2, i32i8imm:$src3),
4670        !if(Is2Addr,
4671            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4672            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4673        [(set VR128:$dst,
4674          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4675                     imm:$src3))], IIC_SSE_PINSRW>,
4676        Sched<[WriteShuffleLd, ReadAfterLd]>;
4677 }
4678
4679 // Extract
4680 let Predicates = [HasAVX] in
4681 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4682                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4683                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4684                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4685                                             imm:$src2))]>, PD, VEX,
4686                 Sched<[WriteShuffle]>;
4687 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4688                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4689                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4690                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4691                                             imm:$src2))], IIC_SSE_PEXTRW>,
4692                Sched<[WriteShuffleLd, ReadAfterLd]>;
4693
4694 // Insert
4695 let Predicates = [HasAVX] in
4696 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4697
4698 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4699 defm PINSRW : sse2_pinsrw, PD;
4700
4701 } // ExeDomain = SSEPackedInt
4702
4703 //===---------------------------------------------------------------------===//
4704 // SSE2 - Packed Mask Creation
4705 //===---------------------------------------------------------------------===//
4706
4707 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4708
4709 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4710            (ins VR128:$src),
4711            "pmovmskb\t{$src, $dst|$dst, $src}",
4712            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4713            IIC_SSE_MOVMSK>, VEX;
4714
4715 let Predicates = [HasAVX2] in {
4716 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4717            (ins VR256:$src),
4718            "pmovmskb\t{$src, $dst|$dst, $src}",
4719            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4720            VEX, VEX_L;
4721 }
4722
4723 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4724            "pmovmskb\t{$src, $dst|$dst, $src}",
4725            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4726            IIC_SSE_MOVMSK>;
4727
4728 } // ExeDomain = SSEPackedInt
4729
4730 //===---------------------------------------------------------------------===//
4731 // SSE2 - Conditional Store
4732 //===---------------------------------------------------------------------===//
4733
4734 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4735
4736 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4737 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4738            (ins VR128:$src, VR128:$mask),
4739            "maskmovdqu\t{$mask, $src|$src, $mask}",
4740            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4741            IIC_SSE_MASKMOV>, VEX;
4742 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4743 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4744            (ins VR128:$src, VR128:$mask),
4745            "maskmovdqu\t{$mask, $src|$src, $mask}",
4746            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4747            IIC_SSE_MASKMOV>, VEX;
4748
4749 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4750 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4751            "maskmovdqu\t{$mask, $src|$src, $mask}",
4752            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4753            IIC_SSE_MASKMOV>;
4754 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4755 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4756            "maskmovdqu\t{$mask, $src|$src, $mask}",
4757            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4758            IIC_SSE_MASKMOV>;
4759
4760 } // ExeDomain = SSEPackedInt
4761
4762 //===---------------------------------------------------------------------===//
4763 // SSE2 - Move Doubleword
4764 //===---------------------------------------------------------------------===//
4765
4766 //===---------------------------------------------------------------------===//
4767 // Move Int Doubleword to Packed Double Int
4768 //
4769 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4770                       "movd\t{$src, $dst|$dst, $src}",
4771                       [(set VR128:$dst,
4772                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4773                         VEX, Sched<[WriteMove]>;
4774 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4775                       "movd\t{$src, $dst|$dst, $src}",
4776                       [(set VR128:$dst,
4777                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4778                         IIC_SSE_MOVDQ>,
4779                       VEX, Sched<[WriteLoad]>;
4780 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4781                         "movq\t{$src, $dst|$dst, $src}",
4782                         [(set VR128:$dst,
4783                           (v2i64 (scalar_to_vector GR64:$src)))],
4784                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4785 let isCodeGenOnly = 1 in
4786 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4787                        "movq\t{$src, $dst|$dst, $src}",
4788                        [(set FR64:$dst, (bitconvert GR64:$src))],
4789                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4790
4791 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4792                       "movd\t{$src, $dst|$dst, $src}",
4793                       [(set VR128:$dst,
4794                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4795                   Sched<[WriteMove]>;
4796 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4797                       "movd\t{$src, $dst|$dst, $src}",
4798                       [(set VR128:$dst,
4799                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4800                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4801 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4802                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4803                         [(set VR128:$dst,
4804                           (v2i64 (scalar_to_vector GR64:$src)))],
4805                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4806 let isCodeGenOnly = 1 in
4807 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4808                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4809                        [(set FR64:$dst, (bitconvert GR64:$src))],
4810                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4811
4812 //===---------------------------------------------------------------------===//
4813 // Move Int Doubleword to Single Scalar
4814 //
4815 let isCodeGenOnly = 1 in {
4816   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4817                         "movd\t{$src, $dst|$dst, $src}",
4818                         [(set FR32:$dst, (bitconvert GR32:$src))],
4819                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4820
4821   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4822                         "movd\t{$src, $dst|$dst, $src}",
4823                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4824                         IIC_SSE_MOVDQ>,
4825                         VEX, Sched<[WriteLoad]>;
4826   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4827                         "movd\t{$src, $dst|$dst, $src}",
4828                         [(set FR32:$dst, (bitconvert GR32:$src))],
4829                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4830
4831   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4832                         "movd\t{$src, $dst|$dst, $src}",
4833                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4834                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4835 }
4836
4837 //===---------------------------------------------------------------------===//
4838 // Move Packed Doubleword Int to Packed Double Int
4839 //
4840 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4841                        "movd\t{$src, $dst|$dst, $src}",
4842                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4843                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4844                     Sched<[WriteMove]>;
4845 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4846                        (ins i32mem:$dst, VR128:$src),
4847                        "movd\t{$src, $dst|$dst, $src}",
4848                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4849                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4850                                      VEX, Sched<[WriteStore]>;
4851 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4852                        "movd\t{$src, $dst|$dst, $src}",
4853                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4854                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4855                    Sched<[WriteMove]>;
4856 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4857                        "movd\t{$src, $dst|$dst, $src}",
4858                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4859                                      (iPTR 0))), addr:$dst)],
4860                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4861
4862 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4863         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4864
4865 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4866         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4867
4868 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4869         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4870
4871 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4872         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4873
4874 //===---------------------------------------------------------------------===//
4875 // Move Packed Doubleword Int first element to Doubleword Int
4876 //
4877 let SchedRW = [WriteMove] in {
4878 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4879                           "movq\t{$src, $dst|$dst, $src}",
4880                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4881                                                            (iPTR 0)))],
4882                                                            IIC_SSE_MOVD_ToGP>,
4883                       VEX;
4884
4885 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4886                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4887                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4888                                                          (iPTR 0)))],
4889                                                          IIC_SSE_MOVD_ToGP>;
4890 } //SchedRW
4891
4892 //===---------------------------------------------------------------------===//
4893 // Bitcast FR64 <-> GR64
4894 //
4895 let isCodeGenOnly = 1 in {
4896   let Predicates = [UseAVX] in
4897   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4898                           "movq\t{$src, $dst|$dst, $src}",
4899                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4900                           VEX, Sched<[WriteLoad]>;
4901   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4902                            "movq\t{$src, $dst|$dst, $src}",
4903                            [(set GR64:$dst, (bitconvert FR64:$src))],
4904                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4905   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4906                            "movq\t{$src, $dst|$dst, $src}",
4907                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4908                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4909
4910   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4911                          "movq\t{$src, $dst|$dst, $src}",
4912                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4913                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4914   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4915                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4916                          [(set GR64:$dst, (bitconvert FR64:$src))],
4917                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4918   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4919                          "movq\t{$src, $dst|$dst, $src}",
4920                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4921                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4922 }
4923
4924 //===---------------------------------------------------------------------===//
4925 // Move Scalar Single to Double Int
4926 //
4927 let isCodeGenOnly = 1 in {
4928   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4929                         "movd\t{$src, $dst|$dst, $src}",
4930                         [(set GR32:$dst, (bitconvert FR32:$src))],
4931                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4932   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4933                         "movd\t{$src, $dst|$dst, $src}",
4934                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4935                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4936   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4937                         "movd\t{$src, $dst|$dst, $src}",
4938                         [(set GR32:$dst, (bitconvert FR32:$src))],
4939                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4940   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4941                         "movd\t{$src, $dst|$dst, $src}",
4942                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4943                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4944 }
4945
4946 //===---------------------------------------------------------------------===//
4947 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4948 //
4949 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4950 let AddedComplexity = 15 in {
4951 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4952                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4953                        [(set VR128:$dst, (v2i64 (X86vzmovl
4954                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4955                                       IIC_SSE_MOVDQ>,
4956                                       VEX, VEX_W;
4957 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4958                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4959                        [(set VR128:$dst, (v2i64 (X86vzmovl
4960                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4961                                       IIC_SSE_MOVDQ>;
4962 }
4963 } // isCodeGenOnly, SchedRW
4964
4965 let Predicates = [UseAVX] in {
4966   let AddedComplexity = 15 in
4967     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4968               (VMOVDI2PDIrr GR32:$src)>;
4969
4970   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4971   let AddedComplexity = 20 in {
4972     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4973               (VMOVDI2PDIrm addr:$src)>;
4974     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4975               (VMOVDI2PDIrm addr:$src)>;
4976     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4977               (VMOVDI2PDIrm addr:$src)>;
4978   }
4979   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4980   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4981                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4982             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4983   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4984                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4985             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4986 }
4987
4988 let Predicates = [UseSSE2] in {
4989   let AddedComplexity = 15 in
4990     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4991               (MOVDI2PDIrr GR32:$src)>;
4992
4993   let AddedComplexity = 20 in {
4994     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4995               (MOVDI2PDIrm addr:$src)>;
4996     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4997               (MOVDI2PDIrm addr:$src)>;
4998     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4999               (MOVDI2PDIrm addr:$src)>;
5000   }
5001 }
5002
5003 // These are the correct encodings of the instructions so that we know how to
5004 // read correct assembly, even though we continue to emit the wrong ones for
5005 // compatibility with Darwin's buggy assembler.
5006 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5007                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5008 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5009                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5010 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5011 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5012                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5013 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5014                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5015
5016 //===---------------------------------------------------------------------===//
5017 // SSE2 - Move Quadword
5018 //===---------------------------------------------------------------------===//
5019
5020 //===---------------------------------------------------------------------===//
5021 // Move Quadword Int to Packed Quadword Int
5022 //
5023
5024 let SchedRW = [WriteLoad] in {
5025 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5026                     "vmovq\t{$src, $dst|$dst, $src}",
5027                     [(set VR128:$dst,
5028                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5029                     VEX, Requires<[UseAVX]>;
5030 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5031                     "movq\t{$src, $dst|$dst, $src}",
5032                     [(set VR128:$dst,
5033                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5034                       IIC_SSE_MOVDQ>, XS,
5035                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5036 } // SchedRW
5037
5038 //===---------------------------------------------------------------------===//
5039 // Move Packed Quadword Int to Quadword Int
5040 //
5041 let SchedRW = [WriteStore] in {
5042 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5043                       "movq\t{$src, $dst|$dst, $src}",
5044                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5045                                     (iPTR 0))), addr:$dst)],
5046                                     IIC_SSE_MOVDQ>, VEX;
5047 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5048                       "movq\t{$src, $dst|$dst, $src}",
5049                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5050                                     (iPTR 0))), addr:$dst)],
5051                                     IIC_SSE_MOVDQ>;
5052 } // SchedRW
5053
5054 // For disassembler only
5055 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5056     SchedRW = [WriteVecLogic] in {
5057 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5058                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5059 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5060                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5061 }
5062
5063 //===---------------------------------------------------------------------===//
5064 // Store / copy lower 64-bits of a XMM register.
5065 //
5066 let Predicates = [UseAVX] in
5067 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5068           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5069 let Predicates = [UseSSE2] in
5070 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5071           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5072
5073 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5074 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5075                      "vmovq\t{$src, $dst|$dst, $src}",
5076                      [(set VR128:$dst,
5077                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5078                                                  (loadi64 addr:$src))))))],
5079                                                  IIC_SSE_MOVDQ>,
5080                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5081
5082 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5083                      "movq\t{$src, $dst|$dst, $src}",
5084                      [(set VR128:$dst,
5085                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5086                                                  (loadi64 addr:$src))))))],
5087                                                  IIC_SSE_MOVDQ>,
5088                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5089 }
5090
5091 let Predicates = [UseAVX], AddedComplexity = 20 in {
5092   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5093             (VMOVZQI2PQIrm addr:$src)>;
5094   def : Pat<(v2i64 (X86vzload addr:$src)),
5095             (VMOVZQI2PQIrm addr:$src)>;
5096 }
5097
5098 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5099   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5100             (MOVZQI2PQIrm addr:$src)>;
5101   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5102 }
5103
5104 let Predicates = [HasAVX] in {
5105 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5106           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5107 def : Pat<(v4i64 (X86vzload addr:$src)),
5108           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5109 }
5110
5111 //===---------------------------------------------------------------------===//
5112 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5113 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5114 //
5115 let SchedRW = [WriteVecLogic] in {
5116 let AddedComplexity = 15 in
5117 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5118                         "vmovq\t{$src, $dst|$dst, $src}",
5119                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5120                     IIC_SSE_MOVQ_RR>,
5121                       XS, VEX, Requires<[UseAVX]>;
5122 let AddedComplexity = 15 in
5123 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5124                         "movq\t{$src, $dst|$dst, $src}",
5125                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5126                     IIC_SSE_MOVQ_RR>,
5127                       XS, Requires<[UseSSE2]>;
5128 } // SchedRW
5129
5130 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5131 let AddedComplexity = 20 in
5132 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5133                         "vmovq\t{$src, $dst|$dst, $src}",
5134                     [(set VR128:$dst, (v2i64 (X86vzmovl
5135                                              (loadv2i64 addr:$src))))],
5136                                              IIC_SSE_MOVDQ>,
5137                       XS, VEX, Requires<[UseAVX]>;
5138 let AddedComplexity = 20 in {
5139 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5140                         "movq\t{$src, $dst|$dst, $src}",
5141                     [(set VR128:$dst, (v2i64 (X86vzmovl
5142                                              (loadv2i64 addr:$src))))],
5143                                              IIC_SSE_MOVDQ>,
5144                       XS, Requires<[UseSSE2]>;
5145 }
5146 } // isCodeGenOnly, SchedRW
5147
5148 let AddedComplexity = 20 in {
5149   let Predicates = [UseAVX] in {
5150     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5151               (VMOVZPQILo2PQIrr VR128:$src)>;
5152   }
5153   let Predicates = [UseSSE2] in {
5154     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5155               (MOVZPQILo2PQIrr VR128:$src)>;
5156   }
5157 }
5158
5159 //===---------------------------------------------------------------------===//
5160 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5161 //===---------------------------------------------------------------------===//
5162 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5163                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5164                               X86MemOperand x86memop> {
5165 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5166                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5167                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5168                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5169 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5170                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5171                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5172                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5173 }
5174
5175 let Predicates = [HasAVX] in {
5176   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5177                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5178   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5179                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5180   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5181                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5182   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5183                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5184 }
5185 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5186                                    memopv4f32, f128mem>;
5187 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5188                                    memopv4f32, f128mem>;
5189
5190 let Predicates = [HasAVX] in {
5191   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5192             (VMOVSHDUPrr VR128:$src)>;
5193   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5194             (VMOVSHDUPrm addr:$src)>;
5195   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5196             (VMOVSLDUPrr VR128:$src)>;
5197   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5198             (VMOVSLDUPrm addr:$src)>;
5199   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5200             (VMOVSHDUPYrr VR256:$src)>;
5201   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5202             (VMOVSHDUPYrm addr:$src)>;
5203   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5204             (VMOVSLDUPYrr VR256:$src)>;
5205   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5206             (VMOVSLDUPYrm addr:$src)>;
5207 }
5208
5209 let Predicates = [UseSSE3] in {
5210   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5211             (MOVSHDUPrr VR128:$src)>;
5212   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5213             (MOVSHDUPrm addr:$src)>;
5214   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5215             (MOVSLDUPrr VR128:$src)>;
5216   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5217             (MOVSLDUPrm addr:$src)>;
5218 }
5219
5220 //===---------------------------------------------------------------------===//
5221 // SSE3 - Replicate Double FP - MOVDDUP
5222 //===---------------------------------------------------------------------===//
5223
5224 multiclass sse3_replicate_dfp<string OpcodeStr> {
5225 let neverHasSideEffects = 1 in
5226 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5227                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5228                     [], IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5229 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5230                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5231                     [(set VR128:$dst,
5232                       (v2f64 (X86Movddup
5233                               (scalar_to_vector (loadf64 addr:$src)))))],
5234                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5235 }
5236
5237 // FIXME: Merge with above classe when there're patterns for the ymm version
5238 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5239 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5240                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5241                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5242                     Sched<[WriteFShuffle]>;
5243 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5244                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5245                     [(set VR256:$dst,
5246                       (v4f64 (X86Movddup
5247                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5248                     Sched<[WriteLoad]>;
5249 }
5250
5251 let Predicates = [HasAVX] in {
5252   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5253   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5254 }
5255
5256 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5257
5258 let Predicates = [HasAVX] in {
5259   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5260             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5261   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5262             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5263   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5264             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5265   def : Pat<(X86Movddup (bc_v2f64
5266                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5267             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5268
5269   // 256-bit version
5270   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5271             (VMOVDDUPYrm addr:$src)>;
5272   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5273             (VMOVDDUPYrm addr:$src)>;
5274   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5275             (VMOVDDUPYrm addr:$src)>;
5276   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5277             (VMOVDDUPYrr VR256:$src)>;
5278 }
5279
5280 let Predicates = [UseSSE3] in {
5281   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5282             (MOVDDUPrm addr:$src)>;
5283   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5284             (MOVDDUPrm addr:$src)>;
5285   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5286             (MOVDDUPrm addr:$src)>;
5287   def : Pat<(X86Movddup (bc_v2f64
5288                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5289             (MOVDDUPrm addr:$src)>;
5290 }
5291
5292 //===---------------------------------------------------------------------===//
5293 // SSE3 - Move Unaligned Integer
5294 //===---------------------------------------------------------------------===//
5295
5296 let SchedRW = [WriteLoad] in {
5297 let Predicates = [HasAVX] in {
5298   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5299                    "vlddqu\t{$src, $dst|$dst, $src}",
5300                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5301   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5302                    "vlddqu\t{$src, $dst|$dst, $src}",
5303                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5304                    VEX, VEX_L;
5305 }
5306 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5307                    "lddqu\t{$src, $dst|$dst, $src}",
5308                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5309                    IIC_SSE_LDDQU>;
5310 }
5311
5312 //===---------------------------------------------------------------------===//
5313 // SSE3 - Arithmetic
5314 //===---------------------------------------------------------------------===//
5315
5316 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5317                        X86MemOperand x86memop, OpndItins itins,
5318                        bit Is2Addr = 1> {
5319   def rr : I<0xD0, MRMSrcReg,
5320        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5321        !if(Is2Addr,
5322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5324        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5325        Sched<[itins.Sched]>;
5326   def rm : I<0xD0, MRMSrcMem,
5327        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5328        !if(Is2Addr,
5329            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5330            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5331        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5332        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5333 }
5334
5335 let Predicates = [HasAVX] in {
5336   let ExeDomain = SSEPackedSingle in {
5337     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5338                                  f128mem, SSE_ALU_F32P, 0>, XD, VEX_4V;
5339     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5340                                f256mem, SSE_ALU_F32P, 0>, XD, VEX_4V, VEX_L;
5341   }
5342   let ExeDomain = SSEPackedDouble in {
5343     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5344                                  f128mem, SSE_ALU_F64P, 0>, PD, VEX_4V;
5345     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5346                            f256mem, SSE_ALU_F64P, 0>, PD, VEX_4V, VEX_L;
5347   }
5348 }
5349 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5350   let ExeDomain = SSEPackedSingle in
5351   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5352                               f128mem, SSE_ALU_F32P>, XD;
5353   let ExeDomain = SSEPackedDouble in
5354   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5355                               f128mem, SSE_ALU_F64P>, PD;
5356 }
5357
5358 // Patterns used to select 'addsub' instructions.
5359 let Predicates = [HasAVX] in {
5360   // Constant 170 corresponds to the binary mask '10101010'.
5361   // When used as a blend mask, it allows selecting eight elements from two
5362   // input vectors as follow:
5363   // - Even-numbered values in the destination are copied from
5364   //   the corresponding elements in the first input vector;
5365   // - Odd-numbered values in the destination are copied from
5366   //   the corresponding elements in the second input vector.
5367
5368   def : Pat<(v8f32 (X86Blendi (v8f32 (fsub VR256:$lhs, VR256:$rhs)),
5369                               (v8f32 (fadd VR256:$lhs, VR256:$rhs)), (i32 170))),
5370             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5371
5372   // Constant 10 corresponds to the binary mask '1010'.
5373   // In the two pattens below, constant 10 is used as a blend mask to select
5374   // - the 1st and 3rd element from the first input vector (the 'fsub' node);
5375   // - the 2nd and 4th element from the second input vector (the 'fadd' node).
5376
5377   def : Pat<(v4f64 (X86Blendi (v4f64 (fsub VR256:$lhs, VR256:$rhs)),
5378                              (v4f64 (fadd VR256:$lhs, VR256:$rhs)), (i32 10))),
5379             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5380   def : Pat<(v4f64 (X86Blendi (v4f64 (fsub VR256:$lhs, VR256:$rhs)),
5381                               (v4f64 (fadd VR256:$lhs, VR256:$rhs)), (i32 10))),
5382             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5383   def : Pat<(v4f32 (X86Blendi (v4f32 (fsub VR128:$lhs, VR128:$rhs)),
5384                               (v4f32 (fadd VR128:$lhs, VR128:$rhs)), (i32 10))),
5385             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5386   def : Pat<(v2f64 (X86Blendi (v2f64 (fsub VR128:$lhs, VR128:$rhs)),
5387                               (v2f64 (fadd VR128:$lhs, VR128:$rhs)), (i32 2))),
5388             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5389   def : Pat<(v2f64 (X86Movsd (v2f64 (fadd VR128:$lhs, VR128:$rhs)),
5390                              (v2f64 (fsub VR128:$lhs, VR128:$rhs)))),
5391             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5392 }
5393
5394 let Predicates = [UseSSE3] in {
5395   // Constant 10 corresponds to the binary mask '1010'.
5396   // In the pattern below, it is used as a blend mask to select:
5397   // - the 1st and 3rd element from the first input vector (the fsub node);
5398   // - the 2nd and 4th element from the second input vector (the fadd node).
5399
5400   def : Pat<(v4f32 (X86Blendi (v4f32 (fsub VR128:$lhs, VR128:$rhs)),
5401                               (v4f32 (fadd VR128:$lhs, VR128:$rhs)), (i32 10))),
5402             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5403
5404   def : Pat<(v2f64 (X86Blendi (v2f64 (fsub VR128:$lhs, VR128:$rhs)),
5405                               (v2f64 (fadd VR128:$lhs, VR128:$rhs)), (i32 2))),
5406             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5407   def : Pat<(v2f64 (X86Movsd (v2f64 (fadd VR128:$lhs, VR128:$rhs)),
5408                              (v2f64 (fsub VR128:$lhs, VR128:$rhs)))),
5409             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5410 }
5411
5412 //===---------------------------------------------------------------------===//
5413 // SSE3 Instructions
5414 //===---------------------------------------------------------------------===//
5415
5416 // Horizontal ops
5417 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5418                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5419   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5420        !if(Is2Addr,
5421          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5422          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5423       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5424       Sched<[WriteFAdd]>;
5425
5426   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5427        !if(Is2Addr,
5428          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5429          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5430       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5431         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5432 }
5433 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5434                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5435   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5436        !if(Is2Addr,
5437          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5438          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5439       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5440       Sched<[WriteFAdd]>;
5441
5442   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5443        !if(Is2Addr,
5444          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5445          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5446       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5447         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5448 }
5449
5450 let Predicates = [HasAVX] in {
5451   let ExeDomain = SSEPackedSingle in {
5452     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5453                             X86fhadd, 0>, VEX_4V;
5454     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5455                             X86fhsub, 0>, VEX_4V;
5456     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5457                             X86fhadd, 0>, VEX_4V, VEX_L;
5458     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5459                             X86fhsub, 0>, VEX_4V, VEX_L;
5460   }
5461   let ExeDomain = SSEPackedDouble in {
5462     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5463                             X86fhadd, 0>, VEX_4V;
5464     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5465                             X86fhsub, 0>, VEX_4V;
5466     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5467                             X86fhadd, 0>, VEX_4V, VEX_L;
5468     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5469                             X86fhsub, 0>, VEX_4V, VEX_L;
5470   }
5471 }
5472
5473 let Constraints = "$src1 = $dst" in {
5474   let ExeDomain = SSEPackedSingle in {
5475     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5476     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5477   }
5478   let ExeDomain = SSEPackedDouble in {
5479     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5480     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5481   }
5482 }
5483
5484 //===---------------------------------------------------------------------===//
5485 // SSSE3 - Packed Absolute Instructions
5486 //===---------------------------------------------------------------------===//
5487
5488
5489 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5490 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5491                             Intrinsic IntId128> {
5492   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5493                     (ins VR128:$src),
5494                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5496                     Sched<[WriteVecALU]>;
5497
5498   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5499                     (ins i128mem:$src),
5500                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5501                     [(set VR128:$dst,
5502                       (IntId128
5503                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5504                     Sched<[WriteVecALULd]>;
5505 }
5506
5507 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5508 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5509                               Intrinsic IntId256> {
5510   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5511                     (ins VR256:$src),
5512                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5513                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5514                     Sched<[WriteVecALU]>;
5515
5516   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5517                     (ins i256mem:$src),
5518                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5519                     [(set VR256:$dst,
5520                       (IntId256
5521                        (bitconvert (memopv4i64 addr:$src))))]>,
5522                     Sched<[WriteVecALULd]>;
5523 }
5524
5525 // Helper fragments to match sext vXi1 to vXiY.
5526 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5527                                                VR128:$src))>;
5528 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5529 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5530 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5531                                                VR256:$src))>;
5532 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5533 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5534
5535 let Predicates = [HasAVX] in {
5536   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5537                                   int_x86_ssse3_pabs_b_128>, VEX;
5538   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5539                                   int_x86_ssse3_pabs_w_128>, VEX;
5540   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5541                                   int_x86_ssse3_pabs_d_128>, VEX;
5542
5543   def : Pat<(xor
5544             (bc_v2i64 (v16i1sextv16i8)),
5545             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5546             (VPABSBrr128 VR128:$src)>;
5547   def : Pat<(xor
5548             (bc_v2i64 (v8i1sextv8i16)),
5549             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5550             (VPABSWrr128 VR128:$src)>;
5551   def : Pat<(xor
5552             (bc_v2i64 (v4i1sextv4i32)),
5553             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5554             (VPABSDrr128 VR128:$src)>;
5555 }
5556
5557 let Predicates = [HasAVX2] in {
5558   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5559                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5560   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5561                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5562   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5563                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5564
5565   def : Pat<(xor
5566             (bc_v4i64 (v32i1sextv32i8)),
5567             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5568             (VPABSBrr256 VR256:$src)>;
5569   def : Pat<(xor
5570             (bc_v4i64 (v16i1sextv16i16)),
5571             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5572             (VPABSWrr256 VR256:$src)>;
5573   def : Pat<(xor
5574             (bc_v4i64 (v8i1sextv8i32)),
5575             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5576             (VPABSDrr256 VR256:$src)>;
5577 }
5578
5579 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5580                               int_x86_ssse3_pabs_b_128>;
5581 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5582                               int_x86_ssse3_pabs_w_128>;
5583 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5584                               int_x86_ssse3_pabs_d_128>;
5585
5586 let Predicates = [HasSSSE3] in {
5587   def : Pat<(xor
5588             (bc_v2i64 (v16i1sextv16i8)),
5589             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5590             (PABSBrr128 VR128:$src)>;
5591   def : Pat<(xor
5592             (bc_v2i64 (v8i1sextv8i16)),
5593             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5594             (PABSWrr128 VR128:$src)>;
5595   def : Pat<(xor
5596             (bc_v2i64 (v4i1sextv4i32)),
5597             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5598             (PABSDrr128 VR128:$src)>;
5599 }
5600
5601 //===---------------------------------------------------------------------===//
5602 // SSSE3 - Packed Binary Operator Instructions
5603 //===---------------------------------------------------------------------===//
5604
5605 let Sched = WriteVecALU in {
5606 def SSE_PHADDSUBD : OpndItins<
5607   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5608 >;
5609 def SSE_PHADDSUBSW : OpndItins<
5610   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5611 >;
5612 def SSE_PHADDSUBW : OpndItins<
5613   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5614 >;
5615 }
5616 let Sched = WriteShuffle in
5617 def SSE_PSHUFB : OpndItins<
5618   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5619 >;
5620 let Sched = WriteVecALU in
5621 def SSE_PSIGN : OpndItins<
5622   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5623 >;
5624 let Sched = WriteVecIMul in
5625 def SSE_PMULHRSW : OpndItins<
5626   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5627 >;
5628
5629 /// SS3I_binop_rm - Simple SSSE3 bin op
5630 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5631                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5632                          X86MemOperand x86memop, OpndItins itins,
5633                          bit Is2Addr = 1> {
5634   let isCommutable = 1 in
5635   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5636        (ins RC:$src1, RC:$src2),
5637        !if(Is2Addr,
5638          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5639          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5640        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5641        Sched<[itins.Sched]>;
5642   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5643        (ins RC:$src1, x86memop:$src2),
5644        !if(Is2Addr,
5645          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5646          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5647        [(set RC:$dst,
5648          (OpVT (OpNode RC:$src1,
5649           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5650        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5651 }
5652
5653 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5654 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5655                              Intrinsic IntId128, OpndItins itins,
5656                              bit Is2Addr = 1> {
5657   let isCommutable = 1 in
5658   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5659        (ins VR128:$src1, VR128:$src2),
5660        !if(Is2Addr,
5661          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5662          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5663        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5664        Sched<[itins.Sched]>;
5665   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5666        (ins VR128:$src1, i128mem:$src2),
5667        !if(Is2Addr,
5668          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5669          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5670        [(set VR128:$dst,
5671          (IntId128 VR128:$src1,
5672           (bitconvert (memopv2i64 addr:$src2))))]>,
5673        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5674 }
5675
5676 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5677                                Intrinsic IntId256,
5678                                X86FoldableSchedWrite Sched> {
5679   let isCommutable = 1 in
5680   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5681        (ins VR256:$src1, VR256:$src2),
5682        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5683        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5684        Sched<[Sched]>;
5685   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5686        (ins VR256:$src1, i256mem:$src2),
5687        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5688        [(set VR256:$dst,
5689          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5690        Sched<[Sched.Folded, ReadAfterLd]>;
5691 }
5692
5693 let ImmT = NoImm, Predicates = [HasAVX] in {
5694 let isCommutable = 0 in {
5695   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5696                                   loadv2i64, i128mem,
5697                                   SSE_PHADDSUBW, 0>, VEX_4V;
5698   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5699                                   loadv2i64, i128mem,
5700                                   SSE_PHADDSUBD, 0>, VEX_4V;
5701   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5702                                   loadv2i64, i128mem,
5703                                   SSE_PHADDSUBW, 0>, VEX_4V;
5704   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5705                                   loadv2i64, i128mem,
5706                                   SSE_PHADDSUBD, 0>, VEX_4V;
5707   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5708                                   loadv2i64, i128mem,
5709                                   SSE_PSIGN, 0>, VEX_4V;
5710   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5711                                   loadv2i64, i128mem,
5712                                   SSE_PSIGN, 0>, VEX_4V;
5713   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5714                                   loadv2i64, i128mem,
5715                                   SSE_PSIGN, 0>, VEX_4V;
5716   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5717                                   loadv2i64, i128mem,
5718                                   SSE_PSHUFB, 0>, VEX_4V;
5719   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5720                                       int_x86_ssse3_phadd_sw_128,
5721                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5722   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5723                                       int_x86_ssse3_phsub_sw_128,
5724                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5725   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5726                                       int_x86_ssse3_pmadd_ub_sw_128,
5727                                       SSE_PMADD, 0>, VEX_4V;
5728 }
5729 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5730                                       int_x86_ssse3_pmul_hr_sw_128,
5731                                       SSE_PMULHRSW, 0>, VEX_4V;
5732 }
5733
5734 let ImmT = NoImm, Predicates = [HasAVX2] in {
5735 let isCommutable = 0 in {
5736   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5737                                   loadv4i64, i256mem,
5738                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5739   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5740                                   loadv4i64, i256mem,
5741                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5742   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5743                                   loadv4i64, i256mem,
5744                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5745   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5746                                   loadv4i64, i256mem,
5747                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5748   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5749                                   loadv4i64, i256mem,
5750                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5751   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5752                                   loadv4i64, i256mem,
5753                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5754   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5755                                   loadv4i64, i256mem,
5756                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5757   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5758                                   loadv4i64, i256mem,
5759                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5760   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5761                                         int_x86_avx2_phadd_sw,
5762                                         WriteVecALU>, VEX_4V, VEX_L;
5763   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5764                                         int_x86_avx2_phsub_sw,
5765                                         WriteVecALU>, VEX_4V, VEX_L;
5766   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5767                                        int_x86_avx2_pmadd_ub_sw,
5768                                         WriteVecIMul>, VEX_4V, VEX_L;
5769 }
5770 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5771                                         int_x86_avx2_pmul_hr_sw,
5772                                         WriteVecIMul>, VEX_4V, VEX_L;
5773 }
5774
5775 // None of these have i8 immediate fields.
5776 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5777 let isCommutable = 0 in {
5778   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5779                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5780   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5781                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5782   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5783                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5784   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5785                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5786   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5787                                  memopv2i64, i128mem, SSE_PSIGN>;
5788   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5789                                  memopv2i64, i128mem, SSE_PSIGN>;
5790   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5791                                  memopv2i64, i128mem, SSE_PSIGN>;
5792   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5793                                  memopv2i64, i128mem, SSE_PSHUFB>;
5794   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5795                                      int_x86_ssse3_phadd_sw_128,
5796                                      SSE_PHADDSUBSW>;
5797   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5798                                      int_x86_ssse3_phsub_sw_128,
5799                                      SSE_PHADDSUBSW>;
5800   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5801                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5802 }
5803 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5804                                      int_x86_ssse3_pmul_hr_sw_128,
5805                                      SSE_PMULHRSW>;
5806 }
5807
5808 //===---------------------------------------------------------------------===//
5809 // SSSE3 - Packed Align Instruction Patterns
5810 //===---------------------------------------------------------------------===//
5811
5812 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5813   let neverHasSideEffects = 1 in {
5814   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5815       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5816       !if(Is2Addr,
5817         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5818         !strconcat(asm,
5819                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5820       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5821   let mayLoad = 1 in
5822   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5823       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5824       !if(Is2Addr,
5825         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5826         !strconcat(asm,
5827                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5828       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5829   }
5830 }
5831
5832 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5833   let neverHasSideEffects = 1 in {
5834   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5835       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5836       !strconcat(asm,
5837                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5838       []>, Sched<[WriteShuffle]>;
5839   let mayLoad = 1 in
5840   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5841       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5842       !strconcat(asm,
5843                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5844       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5845   }
5846 }
5847
5848 let Predicates = [HasAVX] in
5849   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5850 let Predicates = [HasAVX2] in
5851   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5852 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5853   defm PALIGN : ssse3_palignr<"palignr">;
5854
5855 let Predicates = [HasAVX2] in {
5856 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5857           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5858 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5859           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5860 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5861           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5862 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5863           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5864 }
5865
5866 let Predicates = [HasAVX] in {
5867 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5868           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5869 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5870           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5871 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5872           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5873 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5874           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5875 }
5876
5877 let Predicates = [UseSSSE3] in {
5878 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5879           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5880 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5881           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5882 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5883           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5884 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5885           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5886 }
5887
5888 //===---------------------------------------------------------------------===//
5889 // SSSE3 - Thread synchronization
5890 //===---------------------------------------------------------------------===//
5891
5892 let SchedRW = [WriteSystem] in {
5893 let usesCustomInserter = 1 in {
5894 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5895                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5896                 Requires<[HasSSE3]>;
5897 }
5898
5899 let Uses = [EAX, ECX, EDX] in
5900 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5901                  TB, Requires<[HasSSE3]>;
5902 let Uses = [ECX, EAX] in
5903 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5904                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5905                 TB, Requires<[HasSSE3]>;
5906 } // SchedRW
5907
5908 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5909 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5910
5911 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5912       Requires<[Not64BitMode]>;
5913 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5914       Requires<[In64BitMode]>;
5915
5916 //===----------------------------------------------------------------------===//
5917 // SSE4.1 - Packed Move with Sign/Zero Extend
5918 //===----------------------------------------------------------------------===//
5919
5920 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5921                                OpndItins itins = DEFAULT_ITINS> {
5922   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5923                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5924                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>,
5925                  Sched<[itins.Sched]>;
5926
5927   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5928                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5929        [(set VR128:$dst,
5930          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5931          itins.rm>, Sched<[itins.Sched.Folded]>;
5932 }
5933
5934 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5935                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
5936   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5937                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5938                   [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
5939
5940   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5941                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5942                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5943                   Sched<[Sched.Folded]>;
5944 }
5945
5946 let Predicates = [HasAVX] in {
5947 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5948                                      int_x86_sse41_pmovsxbw,
5949                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5950 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5951                                      int_x86_sse41_pmovsxwd,
5952                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5953 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5954                                      int_x86_sse41_pmovsxdq,
5955                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5956 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5957                                      int_x86_sse41_pmovzxbw,
5958                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5959 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5960                                      int_x86_sse41_pmovzxwd,
5961                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5962 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5963                                      int_x86_sse41_pmovzxdq,
5964                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5965 }
5966
5967 let Predicates = [HasAVX2] in {
5968 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5969                                         int_x86_avx2_pmovsxbw,
5970                                         WriteShuffle>, VEX, VEX_L;
5971 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5972                                         int_x86_avx2_pmovsxwd,
5973                                         WriteShuffle>, VEX, VEX_L;
5974 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5975                                         int_x86_avx2_pmovsxdq,
5976                                         WriteShuffle>, VEX, VEX_L;
5977 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5978                                         int_x86_avx2_pmovzxbw,
5979                                         WriteShuffle>, VEX, VEX_L;
5980 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5981                                         int_x86_avx2_pmovzxwd,
5982                                         WriteShuffle>, VEX, VEX_L;
5983 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5984                                         int_x86_avx2_pmovzxdq,
5985                                         WriteShuffle>, VEX, VEX_L;
5986 }
5987
5988 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,
5989                                       SSE_INTALU_ITINS_SHUFF_P>;
5990 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,
5991                                       SSE_INTALU_ITINS_SHUFF_P>;
5992 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,
5993                                       SSE_INTALU_ITINS_SHUFF_P>;
5994 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,
5995                                       SSE_INTALU_ITINS_SHUFF_P>;
5996 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,
5997                                       SSE_INTALU_ITINS_SHUFF_P>;
5998 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,
5999                                       SSE_INTALU_ITINS_SHUFF_P>;
6000
6001 let Predicates = [HasAVX] in {
6002   // Common patterns involving scalar load.
6003   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
6004             (VPMOVSXBWrm addr:$src)>;
6005   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
6006             (VPMOVSXBWrm addr:$src)>;
6007   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
6008             (VPMOVSXBWrm addr:$src)>;
6009
6010   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
6011             (VPMOVSXWDrm addr:$src)>;
6012   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
6013             (VPMOVSXWDrm addr:$src)>;
6014   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
6015             (VPMOVSXWDrm addr:$src)>;
6016
6017   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
6018             (VPMOVSXDQrm addr:$src)>;
6019   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
6020             (VPMOVSXDQrm addr:$src)>;
6021   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
6022             (VPMOVSXDQrm addr:$src)>;
6023
6024   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
6025             (VPMOVZXBWrm addr:$src)>;
6026   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
6027             (VPMOVZXBWrm addr:$src)>;
6028   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
6029             (VPMOVZXBWrm addr:$src)>;
6030
6031   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
6032             (VPMOVZXWDrm addr:$src)>;
6033   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
6034             (VPMOVZXWDrm addr:$src)>;
6035   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
6036             (VPMOVZXWDrm addr:$src)>;
6037
6038   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
6039             (VPMOVZXDQrm addr:$src)>;
6040   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
6041             (VPMOVZXDQrm addr:$src)>;
6042   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
6043             (VPMOVZXDQrm addr:$src)>;
6044 }
6045
6046 let Predicates = [UseSSE41] in {
6047   // Common patterns involving scalar load.
6048   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
6049             (PMOVSXBWrm addr:$src)>;
6050   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
6051             (PMOVSXBWrm addr:$src)>;
6052   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
6053             (PMOVSXBWrm addr:$src)>;
6054
6055   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
6056             (PMOVSXWDrm addr:$src)>;
6057   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
6058             (PMOVSXWDrm addr:$src)>;
6059   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
6060             (PMOVSXWDrm addr:$src)>;
6061
6062   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
6063             (PMOVSXDQrm addr:$src)>;
6064   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
6065             (PMOVSXDQrm addr:$src)>;
6066   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
6067             (PMOVSXDQrm addr:$src)>;
6068
6069   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
6070             (PMOVZXBWrm addr:$src)>;
6071   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
6072             (PMOVZXBWrm addr:$src)>;
6073   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
6074             (PMOVZXBWrm addr:$src)>;
6075
6076   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
6077             (PMOVZXWDrm addr:$src)>;
6078   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
6079             (PMOVZXWDrm addr:$src)>;
6080   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
6081             (PMOVZXWDrm addr:$src)>;
6082
6083   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
6084             (PMOVZXDQrm addr:$src)>;
6085   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
6086             (PMOVZXDQrm addr:$src)>;
6087   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
6088             (PMOVZXDQrm addr:$src)>;
6089 }
6090
6091 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
6092                                OpndItins itins = DEFAULT_ITINS> {
6093   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
6094                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6095                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>,
6096                  Sched<[itins.Sched]>;
6097
6098   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
6099                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6100        [(set VR128:$dst,
6101          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
6102          itins.rm>, Sched<[itins.Sched.Folded]>;
6103 }
6104
6105 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
6106                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
6107   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
6108                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6109                   [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6110
6111   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
6112                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6113        [(set VR256:$dst,
6114          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
6115          Sched<[Sched.Folded]>;
6116 }
6117
6118 let Predicates = [HasAVX] in {
6119 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd,
6120                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6121 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq,
6122                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6123 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd,
6124                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6125 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq,
6126                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6127 }
6128
6129 let Predicates = [HasAVX2] in {
6130 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
6131                                        int_x86_avx2_pmovsxbd, WriteShuffle>,
6132                                        VEX, VEX_L;
6133 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
6134                                        int_x86_avx2_pmovsxwq, WriteShuffle>,
6135                                        VEX, VEX_L;
6136 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
6137                                        int_x86_avx2_pmovzxbd, WriteShuffle>,
6138                                        VEX, VEX_L;
6139 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
6140                                        int_x86_avx2_pmovzxwq, WriteShuffle>,
6141                                        VEX, VEX_L;
6142 }
6143
6144 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
6145                                       SSE_INTALU_ITINS_SHUFF_P>;
6146 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
6147                                       SSE_INTALU_ITINS_SHUFF_P>;
6148 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
6149                                       SSE_INTALU_ITINS_SHUFF_P>;
6150 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
6151                                       SSE_INTALU_ITINS_SHUFF_P>;
6152
6153 let Predicates = [HasAVX] in {
6154   // Common patterns involving scalar load
6155   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
6156             (VPMOVSXBDrm addr:$src)>;
6157   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
6158             (VPMOVSXWQrm addr:$src)>;
6159
6160   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
6161             (VPMOVZXBDrm addr:$src)>;
6162   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
6163             (VPMOVZXWQrm addr:$src)>;
6164 }
6165
6166 let Predicates = [UseSSE41] in {
6167   // Common patterns involving scalar load
6168   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
6169             (PMOVSXBDrm addr:$src)>;
6170   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
6171             (PMOVSXWQrm addr:$src)>;
6172
6173   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
6174             (PMOVZXBDrm addr:$src)>;
6175   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
6176             (PMOVZXWQrm addr:$src)>;
6177 }
6178
6179 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
6180                                X86FoldableSchedWrite Sched> {
6181   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
6182                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6183                  [(set VR128:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6184
6185   // Expecting a i16 load any extended to i32 value.
6186   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
6187                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6188                  [(set VR128:$dst, (IntId (bitconvert
6189                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
6190                  Sched<[Sched.Folded]>;
6191 }
6192
6193 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
6194                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
6195   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
6196                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6197                  [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6198
6199   // Expecting a i16 load any extended to i32 value.
6200   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
6201                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6202                   [(set VR256:$dst, (IntId (bitconvert
6203                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
6204                  Sched<[Sched.Folded]>;
6205 }
6206
6207 let Predicates = [HasAVX] in {
6208 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq,
6209                                      WriteShuffle>, VEX;
6210 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq,
6211                                      WriteShuffle>, VEX;
6212 }
6213 let Predicates = [HasAVX2] in {
6214 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq", int_x86_avx2_pmovsxbq,
6215                                        WriteShuffle>, VEX, VEX_L;
6216 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq", int_x86_avx2_pmovzxbq,
6217                                        WriteShuffle>, VEX, VEX_L;
6218 }
6219 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
6220                                       WriteShuffle>;
6221 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
6222                                       WriteShuffle>;
6223
6224 let Predicates = [HasAVX2] in {
6225   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
6226   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
6227   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
6228
6229   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
6230   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
6231
6232   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
6233
6234   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
6235             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6236   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
6237             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6238   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
6239             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6240
6241   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
6242             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6243   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
6244             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6245
6246   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
6247             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6248
6249   def : Pat<(v8i32 (X86vsext (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
6250             (VPMOVSXWDYrm addr:$src)>;
6251   def : Pat<(v4i64 (X86vsext (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
6252             (VPMOVSXDQYrm addr:$src)>;
6253
6254   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
6255                     (scalar_to_vector (loadi64 addr:$src))))))),
6256             (VPMOVSXBDYrm addr:$src)>;
6257   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
6258                     (scalar_to_vector (loadf64 addr:$src))))))),
6259             (VPMOVSXBDYrm addr:$src)>;
6260
6261   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
6262                     (scalar_to_vector (loadi64 addr:$src))))))),
6263             (VPMOVSXWQYrm addr:$src)>;
6264   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
6265                     (scalar_to_vector (loadf64 addr:$src))))))),
6266             (VPMOVSXWQYrm addr:$src)>;
6267
6268   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
6269                     (scalar_to_vector (loadi32 addr:$src))))))),
6270             (VPMOVSXBQYrm addr:$src)>;
6271 }
6272
6273 let Predicates = [HasAVX] in {
6274   // Common patterns involving scalar load
6275   def : Pat<(int_x86_sse41_pmovsxbq
6276               (bitconvert (v4i32 (X86vzmovl
6277                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6278             (VPMOVSXBQrm addr:$src)>;
6279
6280   def : Pat<(int_x86_sse41_pmovzxbq
6281               (bitconvert (v4i32 (X86vzmovl
6282                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6283             (VPMOVZXBQrm addr:$src)>;
6284 }
6285
6286 let Predicates = [UseSSE41] in {
6287   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
6288   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
6289   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
6290
6291   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
6292   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
6293
6294   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
6295
6296   // Common patterns involving scalar load
6297   def : Pat<(int_x86_sse41_pmovsxbq
6298               (bitconvert (v4i32 (X86vzmovl
6299                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6300             (PMOVSXBQrm addr:$src)>;
6301
6302   def : Pat<(int_x86_sse41_pmovzxbq
6303               (bitconvert (v4i32 (X86vzmovl
6304                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6305             (PMOVZXBQrm addr:$src)>;
6306
6307   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6308                     (scalar_to_vector (loadi64 addr:$src))))))),
6309             (PMOVSXWDrm addr:$src)>;
6310   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6311                     (scalar_to_vector (loadf64 addr:$src))))))),
6312             (PMOVSXWDrm addr:$src)>;
6313   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6314                     (scalar_to_vector (loadi32 addr:$src))))))),
6315             (PMOVSXBDrm addr:$src)>;
6316   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6317                     (scalar_to_vector (loadi32 addr:$src))))))),
6318             (PMOVSXWQrm addr:$src)>;
6319   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6320                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6321             (PMOVSXBQrm addr:$src)>;
6322   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6323                     (scalar_to_vector (loadi64 addr:$src))))))),
6324             (PMOVSXDQrm addr:$src)>;
6325   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6326                     (scalar_to_vector (loadf64 addr:$src))))))),
6327             (PMOVSXDQrm addr:$src)>;
6328   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6329                     (scalar_to_vector (loadi64 addr:$src))))))),
6330             (PMOVSXBWrm addr:$src)>;
6331   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6332                     (scalar_to_vector (loadf64 addr:$src))))))),
6333             (PMOVSXBWrm addr:$src)>;
6334 }
6335
6336 let Predicates = [HasAVX2] in {
6337   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
6338   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
6339   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
6340
6341   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
6342   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
6343
6344   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
6345
6346   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
6347             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6348   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
6349             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6350   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
6351             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6352
6353   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
6354             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6355   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
6356             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6357
6358   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
6359             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6360 }
6361
6362 let Predicates = [HasAVX] in {
6363   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
6364   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
6365   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
6366
6367   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
6368   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
6369
6370   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
6371
6372   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6373             (VPMOVZXBWrm addr:$src)>;
6374   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6375             (VPMOVZXBWrm addr:$src)>;
6376   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6377             (VPMOVZXBDrm addr:$src)>;
6378   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6379             (VPMOVZXBQrm addr:$src)>;
6380
6381   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6382             (VPMOVZXWDrm addr:$src)>;
6383   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6384             (VPMOVZXWDrm addr:$src)>;
6385   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6386             (VPMOVZXWQrm addr:$src)>;
6387
6388   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6389             (VPMOVZXDQrm addr:$src)>;
6390   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6391             (VPMOVZXDQrm addr:$src)>;
6392   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6393             (VPMOVZXDQrm addr:$src)>;
6394
6395   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
6396   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
6397   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
6398
6399   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
6400   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
6401
6402   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
6403
6404   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6405                     (scalar_to_vector (loadi64 addr:$src))))))),
6406             (VPMOVSXWDrm addr:$src)>;
6407   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6408                     (scalar_to_vector (loadi64 addr:$src))))))),
6409             (VPMOVSXDQrm addr:$src)>;
6410   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6411                     (scalar_to_vector (loadf64 addr:$src))))))),
6412             (VPMOVSXWDrm addr:$src)>;
6413   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6414                     (scalar_to_vector (loadf64 addr:$src))))))),
6415             (VPMOVSXDQrm addr:$src)>;
6416   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6417                     (scalar_to_vector (loadi64 addr:$src))))))),
6418             (VPMOVSXBWrm addr:$src)>;
6419   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6420                     (scalar_to_vector (loadf64 addr:$src))))))),
6421             (VPMOVSXBWrm addr:$src)>;
6422
6423   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6424                     (scalar_to_vector (loadi32 addr:$src))))))),
6425             (VPMOVSXBDrm addr:$src)>;
6426   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6427                     (scalar_to_vector (loadi32 addr:$src))))))),
6428             (VPMOVSXWQrm addr:$src)>;
6429   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6430                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6431             (VPMOVSXBQrm addr:$src)>;
6432 }
6433
6434 let Predicates = [UseSSE41] in {
6435   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
6436   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
6437   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
6438
6439   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
6440   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
6441
6442   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
6443
6444   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6445             (PMOVZXBWrm addr:$src)>;
6446   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6447             (PMOVZXBWrm addr:$src)>;
6448   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6449             (PMOVZXBDrm addr:$src)>;
6450   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6451             (PMOVZXBQrm addr:$src)>;
6452
6453   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6454             (PMOVZXWDrm addr:$src)>;
6455   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6456             (PMOVZXWDrm addr:$src)>;
6457   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6458             (PMOVZXWQrm addr:$src)>;
6459
6460   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6461             (PMOVZXDQrm addr:$src)>;
6462   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6463             (PMOVZXDQrm addr:$src)>;
6464   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6465             (PMOVZXDQrm addr:$src)>;
6466 }
6467
6468 //===----------------------------------------------------------------------===//
6469 // SSE4.1 - Extract Instructions
6470 //===----------------------------------------------------------------------===//
6471
6472 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6473 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6474   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6475                  (ins VR128:$src1, i32i8imm:$src2),
6476                  !strconcat(OpcodeStr,
6477                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6478                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6479                                          imm:$src2))]>,
6480                   Sched<[WriteShuffle]>;
6481   let neverHasSideEffects = 1, mayStore = 1,
6482       SchedRW = [WriteShuffleLd, WriteRMW] in
6483   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6484                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6485                  !strconcat(OpcodeStr,
6486                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6487                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6488                                                  imm:$src2)))), addr:$dst)]>;
6489 }
6490
6491 let Predicates = [HasAVX] in
6492   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6493
6494 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6495
6496
6497 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6498 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6499   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6500   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6501                    (ins VR128:$src1, i32i8imm:$src2),
6502                    !strconcat(OpcodeStr,
6503                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6504                    []>, Sched<[WriteShuffle]>;
6505
6506   let neverHasSideEffects = 1, mayStore = 1,
6507       SchedRW = [WriteShuffleLd, WriteRMW] in
6508   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6509                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6510                  !strconcat(OpcodeStr,
6511                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6512                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6513                                                   imm:$src2)))), addr:$dst)]>;
6514 }
6515
6516 let Predicates = [HasAVX] in
6517   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6518
6519 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6520
6521
6522 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6523 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6524   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6525                  (ins VR128:$src1, i32i8imm:$src2),
6526                  !strconcat(OpcodeStr,
6527                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6528                  [(set GR32:$dst,
6529                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6530                   Sched<[WriteShuffle]>;
6531   let SchedRW = [WriteShuffleLd, WriteRMW] in
6532   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6533                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6534                  !strconcat(OpcodeStr,
6535                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6536                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6537                           addr:$dst)]>;
6538 }
6539
6540 let Predicates = [HasAVX] in
6541   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6542
6543 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6544
6545 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6546 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6547   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6548                  (ins VR128:$src1, i32i8imm:$src2),
6549                  !strconcat(OpcodeStr,
6550                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6551                  [(set GR64:$dst,
6552                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6553                   Sched<[WriteShuffle]>, REX_W;
6554   let SchedRW = [WriteShuffleLd, WriteRMW] in
6555   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6556                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6557                  !strconcat(OpcodeStr,
6558                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6559                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6560                           addr:$dst)]>, REX_W;
6561 }
6562
6563 let Predicates = [HasAVX] in
6564   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6565
6566 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6567
6568 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6569 /// destination
6570 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6571                             OpndItins itins = DEFAULT_ITINS> {
6572   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6573                  (ins VR128:$src1, i32i8imm:$src2),
6574                  !strconcat(OpcodeStr,
6575                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6576                  [(set GR32orGR64:$dst,
6577                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6578                     itins.rr>, Sched<[WriteFBlend]>;
6579   let SchedRW = [WriteFBlendLd, WriteRMW] in
6580   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6581                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6582                  !strconcat(OpcodeStr,
6583                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6584                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6585                           addr:$dst)], itins.rm>;
6586 }
6587
6588 let ExeDomain = SSEPackedSingle in {
6589   let Predicates = [UseAVX] in
6590     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6591   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6592 }
6593
6594 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6595 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6596                                               imm:$src2))),
6597                  addr:$dst),
6598           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6599           Requires<[HasAVX]>;
6600 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6601                                               imm:$src2))),
6602                  addr:$dst),
6603           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6604           Requires<[UseSSE41]>;
6605
6606 //===----------------------------------------------------------------------===//
6607 // SSE4.1 - Insert Instructions
6608 //===----------------------------------------------------------------------===//
6609
6610 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6611   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6612       (ins VR128:$src1, GR32orGR64:$src2, i32i8imm:$src3),
6613       !if(Is2Addr,
6614         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6615         !strconcat(asm,
6616                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6617       [(set VR128:$dst,
6618         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6619       Sched<[WriteShuffle]>;
6620   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6621       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6622       !if(Is2Addr,
6623         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6624         !strconcat(asm,
6625                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6626       [(set VR128:$dst,
6627         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6628                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6629 }
6630
6631 let Predicates = [HasAVX] in
6632   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6633 let Constraints = "$src1 = $dst" in
6634   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6635
6636 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6637   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6638       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6639       !if(Is2Addr,
6640         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6641         !strconcat(asm,
6642                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6643       [(set VR128:$dst,
6644         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6645       Sched<[WriteShuffle]>;
6646   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6647       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6648       !if(Is2Addr,
6649         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6650         !strconcat(asm,
6651                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6652       [(set VR128:$dst,
6653         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6654                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6655 }
6656
6657 let Predicates = [HasAVX] in
6658   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6659 let Constraints = "$src1 = $dst" in
6660   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6661
6662 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6663   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6664       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6665       !if(Is2Addr,
6666         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6667         !strconcat(asm,
6668                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6669       [(set VR128:$dst,
6670         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6671       Sched<[WriteShuffle]>;
6672   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6673       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6674       !if(Is2Addr,
6675         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6676         !strconcat(asm,
6677                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6678       [(set VR128:$dst,
6679         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6680                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6681 }
6682
6683 let Predicates = [HasAVX] in
6684   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6685 let Constraints = "$src1 = $dst" in
6686   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6687
6688 // insertps has a few different modes, there's the first two here below which
6689 // are optimized inserts that won't zero arbitrary elements in the destination
6690 // vector. The next one matches the intrinsic and could zero arbitrary elements
6691 // in the target vector.
6692 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6693                            OpndItins itins = DEFAULT_ITINS> {
6694   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6695       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6696       !if(Is2Addr,
6697         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6698         !strconcat(asm,
6699                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6700       [(set VR128:$dst,
6701         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6702       Sched<[WriteFShuffle]>;
6703   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6704       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6705       !if(Is2Addr,
6706         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6707         !strconcat(asm,
6708                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6709       [(set VR128:$dst,
6710         (X86insertps VR128:$src1,
6711                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6712                     imm:$src3))], itins.rm>,
6713       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6714 }
6715
6716 let ExeDomain = SSEPackedSingle in {
6717   let Predicates = [UseAVX] in
6718     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6719   let Constraints = "$src1 = $dst" in
6720     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6721 }
6722
6723 let Predicates = [UseSSE41] in {
6724   // If we're inserting an element from a load or a null pshuf of a load,
6725   // fold the load into the insertps instruction.
6726   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6727                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6728                    imm:$src3)),
6729             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6730   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6731                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6732             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6733 }
6734
6735 let Predicates = [UseAVX] in {
6736   // If we're inserting an element from a vbroadcast of a load, fold the
6737   // load into the X86insertps instruction.
6738   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6739                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6740             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6741   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6742                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6743             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6744 }
6745
6746 //===----------------------------------------------------------------------===//
6747 // SSE4.1 - Round Instructions
6748 //===----------------------------------------------------------------------===//
6749
6750 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6751                             X86MemOperand x86memop, RegisterClass RC,
6752                             PatFrag mem_frag32, PatFrag mem_frag64,
6753                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6754 let ExeDomain = SSEPackedSingle in {
6755   // Intrinsic operation, reg.
6756   // Vector intrinsic operation, reg
6757   def PSr : SS4AIi8<opcps, MRMSrcReg,
6758                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6759                     !strconcat(OpcodeStr,
6760                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6761                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6762                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6763
6764   // Vector intrinsic operation, mem
6765   def PSm : SS4AIi8<opcps, MRMSrcMem,
6766                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6767                     !strconcat(OpcodeStr,
6768                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6769                     [(set RC:$dst,
6770                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6771                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6772 } // ExeDomain = SSEPackedSingle
6773
6774 let ExeDomain = SSEPackedDouble in {
6775   // Vector intrinsic operation, reg
6776   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6777                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6778                     !strconcat(OpcodeStr,
6779                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6780                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6781                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6782
6783   // Vector intrinsic operation, mem
6784   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6785                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6786                     !strconcat(OpcodeStr,
6787                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6788                     [(set RC:$dst,
6789                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6790                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6791 } // ExeDomain = SSEPackedDouble
6792 }
6793
6794 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6795                             string OpcodeStr,
6796                             Intrinsic F32Int,
6797                             Intrinsic F64Int, bit Is2Addr = 1> {
6798 let ExeDomain = GenericDomain in {
6799   // Operation, reg.
6800   let hasSideEffects = 0 in
6801   def SSr : SS4AIi8<opcss, MRMSrcReg,
6802       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6803       !if(Is2Addr,
6804           !strconcat(OpcodeStr,
6805               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6806           !strconcat(OpcodeStr,
6807               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6808       []>, Sched<[WriteFAdd]>;
6809
6810   // Intrinsic operation, reg.
6811   let isCodeGenOnly = 1 in
6812   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6813         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6814         !if(Is2Addr,
6815             !strconcat(OpcodeStr,
6816                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6817             !strconcat(OpcodeStr,
6818                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6819         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6820         Sched<[WriteFAdd]>;
6821
6822   // Intrinsic operation, mem.
6823   def SSm : SS4AIi8<opcss, MRMSrcMem,
6824         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6825         !if(Is2Addr,
6826             !strconcat(OpcodeStr,
6827                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6828             !strconcat(OpcodeStr,
6829                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6830         [(set VR128:$dst,
6831              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6832         Sched<[WriteFAddLd, ReadAfterLd]>;
6833
6834   // Operation, reg.
6835   let hasSideEffects = 0 in
6836   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6837         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6838         !if(Is2Addr,
6839             !strconcat(OpcodeStr,
6840                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6841             !strconcat(OpcodeStr,
6842                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6843         []>, Sched<[WriteFAdd]>;
6844
6845   // Intrinsic operation, reg.
6846   let isCodeGenOnly = 1 in
6847   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6848         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6849         !if(Is2Addr,
6850             !strconcat(OpcodeStr,
6851                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6852             !strconcat(OpcodeStr,
6853                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6854         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6855         Sched<[WriteFAdd]>;
6856
6857   // Intrinsic operation, mem.
6858   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6859         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6860         !if(Is2Addr,
6861             !strconcat(OpcodeStr,
6862                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6863             !strconcat(OpcodeStr,
6864                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6865         [(set VR128:$dst,
6866               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6867         Sched<[WriteFAddLd, ReadAfterLd]>;
6868 } // ExeDomain = GenericDomain
6869 }
6870
6871 // FP round - roundss, roundps, roundsd, roundpd
6872 let Predicates = [HasAVX] in {
6873   // Intrinsic form
6874   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6875                                   loadv4f32, loadv2f64,
6876                                   int_x86_sse41_round_ps,
6877                                   int_x86_sse41_round_pd>, VEX;
6878   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6879                                   loadv8f32, loadv4f64,
6880                                   int_x86_avx_round_ps_256,
6881                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6882   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6883                                   int_x86_sse41_round_ss,
6884                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6885
6886   def : Pat<(ffloor FR32:$src),
6887             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6888   def : Pat<(f64 (ffloor FR64:$src)),
6889             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6890   def : Pat<(f32 (fnearbyint FR32:$src)),
6891             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6892   def : Pat<(f64 (fnearbyint FR64:$src)),
6893             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6894   def : Pat<(f32 (fceil FR32:$src)),
6895             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6896   def : Pat<(f64 (fceil FR64:$src)),
6897             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6898   def : Pat<(f32 (frint FR32:$src)),
6899             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6900   def : Pat<(f64 (frint FR64:$src)),
6901             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6902   def : Pat<(f32 (ftrunc FR32:$src)),
6903             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6904   def : Pat<(f64 (ftrunc FR64:$src)),
6905             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6906
6907   def : Pat<(v4f32 (ffloor VR128:$src)),
6908             (VROUNDPSr VR128:$src, (i32 0x1))>;
6909   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6910             (VROUNDPSr VR128:$src, (i32 0xC))>;
6911   def : Pat<(v4f32 (fceil VR128:$src)),
6912             (VROUNDPSr VR128:$src, (i32 0x2))>;
6913   def : Pat<(v4f32 (frint VR128:$src)),
6914             (VROUNDPSr VR128:$src, (i32 0x4))>;
6915   def : Pat<(v4f32 (ftrunc VR128:$src)),
6916             (VROUNDPSr VR128:$src, (i32 0x3))>;
6917
6918   def : Pat<(v2f64 (ffloor VR128:$src)),
6919             (VROUNDPDr VR128:$src, (i32 0x1))>;
6920   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6921             (VROUNDPDr VR128:$src, (i32 0xC))>;
6922   def : Pat<(v2f64 (fceil VR128:$src)),
6923             (VROUNDPDr VR128:$src, (i32 0x2))>;
6924   def : Pat<(v2f64 (frint VR128:$src)),
6925             (VROUNDPDr VR128:$src, (i32 0x4))>;
6926   def : Pat<(v2f64 (ftrunc VR128:$src)),
6927             (VROUNDPDr VR128:$src, (i32 0x3))>;
6928
6929   def : Pat<(v8f32 (ffloor VR256:$src)),
6930             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6931   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6932             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6933   def : Pat<(v8f32 (fceil VR256:$src)),
6934             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6935   def : Pat<(v8f32 (frint VR256:$src)),
6936             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6937   def : Pat<(v8f32 (ftrunc VR256:$src)),
6938             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6939
6940   def : Pat<(v4f64 (ffloor VR256:$src)),
6941             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6942   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6943             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6944   def : Pat<(v4f64 (fceil VR256:$src)),
6945             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6946   def : Pat<(v4f64 (frint VR256:$src)),
6947             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6948   def : Pat<(v4f64 (ftrunc VR256:$src)),
6949             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6950 }
6951
6952 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6953                                memopv4f32, memopv2f64,
6954                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6955 let Constraints = "$src1 = $dst" in
6956 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6957                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6958
6959 let Predicates = [UseSSE41] in {
6960   def : Pat<(ffloor FR32:$src),
6961             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6962   def : Pat<(f64 (ffloor FR64:$src)),
6963             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6964   def : Pat<(f32 (fnearbyint FR32:$src)),
6965             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6966   def : Pat<(f64 (fnearbyint FR64:$src)),
6967             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6968   def : Pat<(f32 (fceil FR32:$src)),
6969             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6970   def : Pat<(f64 (fceil FR64:$src)),
6971             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6972   def : Pat<(f32 (frint FR32:$src)),
6973             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6974   def : Pat<(f64 (frint FR64:$src)),
6975             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6976   def : Pat<(f32 (ftrunc FR32:$src)),
6977             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6978   def : Pat<(f64 (ftrunc FR64:$src)),
6979             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6980
6981   def : Pat<(v4f32 (ffloor VR128:$src)),
6982             (ROUNDPSr VR128:$src, (i32 0x1))>;
6983   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6984             (ROUNDPSr VR128:$src, (i32 0xC))>;
6985   def : Pat<(v4f32 (fceil VR128:$src)),
6986             (ROUNDPSr VR128:$src, (i32 0x2))>;
6987   def : Pat<(v4f32 (frint VR128:$src)),
6988             (ROUNDPSr VR128:$src, (i32 0x4))>;
6989   def : Pat<(v4f32 (ftrunc VR128:$src)),
6990             (ROUNDPSr VR128:$src, (i32 0x3))>;
6991
6992   def : Pat<(v2f64 (ffloor VR128:$src)),
6993             (ROUNDPDr VR128:$src, (i32 0x1))>;
6994   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6995             (ROUNDPDr VR128:$src, (i32 0xC))>;
6996   def : Pat<(v2f64 (fceil VR128:$src)),
6997             (ROUNDPDr VR128:$src, (i32 0x2))>;
6998   def : Pat<(v2f64 (frint VR128:$src)),
6999             (ROUNDPDr VR128:$src, (i32 0x4))>;
7000   def : Pat<(v2f64 (ftrunc VR128:$src)),
7001             (ROUNDPDr VR128:$src, (i32 0x3))>;
7002 }
7003
7004 //===----------------------------------------------------------------------===//
7005 // SSE4.1 - Packed Bit Test
7006 //===----------------------------------------------------------------------===//
7007
7008 // ptest instruction we'll lower to this in X86ISelLowering primarily from
7009 // the intel intrinsic that corresponds to this.
7010 let Defs = [EFLAGS], Predicates = [HasAVX] in {
7011 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
7012                 "vptest\t{$src2, $src1|$src1, $src2}",
7013                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
7014                 Sched<[WriteVecLogic]>, VEX;
7015 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
7016                 "vptest\t{$src2, $src1|$src1, $src2}",
7017                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
7018                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
7019
7020 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
7021                 "vptest\t{$src2, $src1|$src1, $src2}",
7022                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
7023                 Sched<[WriteVecLogic]>, VEX, VEX_L;
7024 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
7025                 "vptest\t{$src2, $src1|$src1, $src2}",
7026                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
7027                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
7028 }
7029
7030 let Defs = [EFLAGS] in {
7031 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
7032               "ptest\t{$src2, $src1|$src1, $src2}",
7033               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
7034               Sched<[WriteVecLogic]>;
7035 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
7036               "ptest\t{$src2, $src1|$src1, $src2}",
7037               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
7038               Sched<[WriteVecLogicLd, ReadAfterLd]>;
7039 }
7040
7041 // The bit test instructions below are AVX only
7042 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
7043                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
7044   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
7045             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
7046             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
7047             Sched<[WriteVecLogic]>, VEX;
7048   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
7049             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
7050             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
7051             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
7052 }
7053
7054 let Defs = [EFLAGS], Predicates = [HasAVX] in {
7055 let ExeDomain = SSEPackedSingle in {
7056 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
7057 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
7058                             VEX_L;
7059 }
7060 let ExeDomain = SSEPackedDouble in {
7061 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
7062 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
7063                             VEX_L;
7064 }
7065 }
7066
7067 //===----------------------------------------------------------------------===//
7068 // SSE4.1 - Misc Instructions
7069 //===----------------------------------------------------------------------===//
7070
7071 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
7072   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
7073                      "popcnt{w}\t{$src, $dst|$dst, $src}",
7074                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
7075                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
7076                      OpSize16, XS;
7077   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
7078                      "popcnt{w}\t{$src, $dst|$dst, $src}",
7079                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
7080                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7081                       Sched<[WriteFAddLd]>, OpSize16, XS;
7082
7083   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
7084                      "popcnt{l}\t{$src, $dst|$dst, $src}",
7085                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
7086                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
7087                      OpSize32, XS;
7088
7089   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
7090                      "popcnt{l}\t{$src, $dst|$dst, $src}",
7091                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
7092                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7093                       Sched<[WriteFAddLd]>, OpSize32, XS;
7094
7095   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
7096                       "popcnt{q}\t{$src, $dst|$dst, $src}",
7097                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
7098                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
7099   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
7100                       "popcnt{q}\t{$src, $dst|$dst, $src}",
7101                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
7102                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7103                        Sched<[WriteFAddLd]>, XS;
7104 }
7105
7106
7107
7108 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
7109 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
7110                                  Intrinsic IntId128,
7111                                  X86FoldableSchedWrite Sched> {
7112   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7113                     (ins VR128:$src),
7114                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7115                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
7116                     Sched<[Sched]>;
7117   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7118                      (ins i128mem:$src),
7119                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7120                      [(set VR128:$dst,
7121                        (IntId128 (bitconvert (memopv2i64 addr:$src))))]>,
7122                     Sched<[Sched.Folded]>;
7123 }
7124
7125 // PHMIN has the same profile as PSAD, thus we use the same scheduling
7126 // model, although the naming is misleading.
7127 let Predicates = [HasAVX] in
7128 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
7129                                          int_x86_sse41_phminposuw,
7130                                          WriteVecIMul>, VEX;
7131 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
7132                                          int_x86_sse41_phminposuw,
7133                                          WriteVecIMul>;
7134
7135 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
7136 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
7137                               Intrinsic IntId128, bit Is2Addr = 1,
7138                               OpndItins itins = DEFAULT_ITINS> {
7139   let isCommutable = 1 in
7140   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7141        (ins VR128:$src1, VR128:$src2),
7142        !if(Is2Addr,
7143            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7144            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7145        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
7146        itins.rr>, Sched<[itins.Sched]>;
7147   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7148        (ins VR128:$src1, i128mem:$src2),
7149        !if(Is2Addr,
7150            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7151            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7152        [(set VR128:$dst,
7153          (IntId128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))],
7154        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7155 }
7156
7157 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
7158 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
7159                                 Intrinsic IntId256,
7160                                 X86FoldableSchedWrite Sched> {
7161   let isCommutable = 1 in
7162   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
7163        (ins VR256:$src1, VR256:$src2),
7164        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7165        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
7166        Sched<[Sched]>;
7167   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
7168        (ins VR256:$src1, i256mem:$src2),
7169        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7170        [(set VR256:$dst,
7171          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
7172        Sched<[Sched.Folded, ReadAfterLd]>;
7173 }
7174
7175
7176 /// SS48I_binop_rm - Simple SSE41 binary operator.
7177 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7178                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7179                           X86MemOperand x86memop, bit Is2Addr = 1,
7180                           OpndItins itins = SSE_INTALU_ITINS_P> {
7181   let isCommutable = 1 in
7182   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7183        (ins RC:$src1, RC:$src2),
7184        !if(Is2Addr,
7185            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7186            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7187        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7188        Sched<[itins.Sched]>;
7189   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7190        (ins RC:$src1, x86memop:$src2),
7191        !if(Is2Addr,
7192            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7193            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7194        [(set RC:$dst,
7195          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
7196        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7197 }
7198
7199 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
7200 /// types.
7201 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
7202                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
7203                          PatFrag memop_frag, X86MemOperand x86memop,
7204                          OpndItins itins,
7205                          bit IsCommutable = 0, bit Is2Addr = 1> {
7206   let isCommutable = IsCommutable in
7207   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7208        (ins RC:$src1, RC:$src2),
7209        !if(Is2Addr,
7210            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7211            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7212        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
7213        Sched<[itins.Sched]>;
7214   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7215        (ins RC:$src1, x86memop:$src2),
7216        !if(Is2Addr,
7217            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7218            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7219        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
7220                                      (bitconvert (memop_frag addr:$src2)))))]>,
7221        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7222 }
7223
7224 let Predicates = [HasAVX] in {
7225   let isCommutable = 0 in
7226   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
7227                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7228                                   VEX_4V;
7229   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
7230                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7231                                   VEX_4V;
7232   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
7233                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7234                                   VEX_4V;
7235   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
7236                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7237                                   VEX_4V;
7238   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
7239                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7240                                   VEX_4V;
7241   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
7242                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7243                                   VEX_4V;
7244   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
7245                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7246                                   VEX_4V;
7247   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
7248                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7249                                   VEX_4V;
7250   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
7251                                    VR128, loadv2i64, i128mem,
7252                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
7253 }
7254
7255 let Predicates = [HasAVX2] in {
7256   let isCommutable = 0 in
7257   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
7258                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7259                                   VEX_4V, VEX_L;
7260   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
7261                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7262                                   VEX_4V, VEX_L;
7263   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
7264                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7265                                   VEX_4V, VEX_L;
7266   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
7267                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7268                                   VEX_4V, VEX_L;
7269   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
7270                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7271                                   VEX_4V, VEX_L;
7272   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
7273                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7274                                   VEX_4V, VEX_L;
7275   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
7276                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7277                                   VEX_4V, VEX_L;
7278   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
7279                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7280                                   VEX_4V, VEX_L;
7281   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
7282                                   VR256, loadv4i64, i256mem,
7283                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
7284 }
7285
7286 let Constraints = "$src1 = $dst" in {
7287   let isCommutable = 0 in
7288   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
7289                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7290   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
7291                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7292   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
7293                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7294   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
7295                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7296   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
7297                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7298   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
7299                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7300   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
7301                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7302   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
7303                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7304   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
7305                                   VR128, memopv2i64, i128mem,
7306                                   SSE_INTMUL_ITINS_P, 1>;
7307 }
7308
7309 let Predicates = [HasAVX] in {
7310   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
7311                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7312                                  VEX_4V;
7313   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7314                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7315                                  VEX_4V;
7316 }
7317 let Predicates = [HasAVX2] in {
7318   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7319                                   memopv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7320                                   VEX_4V, VEX_L;
7321   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7322                                   memopv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7323                                   VEX_4V, VEX_L;
7324 }
7325
7326 let Constraints = "$src1 = $dst" in {
7327   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7328                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7329   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7330                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7331 }
7332
7333 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7334 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7335                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7336                  X86MemOperand x86memop, bit Is2Addr = 1,
7337                  OpndItins itins = DEFAULT_ITINS> {
7338   let isCommutable = 1 in
7339   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7340         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7341         !if(Is2Addr,
7342             !strconcat(OpcodeStr,
7343                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7344             !strconcat(OpcodeStr,
7345                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7346         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7347         Sched<[itins.Sched]>;
7348   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7349         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7350         !if(Is2Addr,
7351             !strconcat(OpcodeStr,
7352                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7353             !strconcat(OpcodeStr,
7354                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7355         [(set RC:$dst,
7356           (IntId RC:$src1,
7357            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7358         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7359 }
7360
7361 let Predicates = [HasAVX] in {
7362   let isCommutable = 0 in {
7363     let ExeDomain = SSEPackedSingle in {
7364     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7365                                         VR128, loadv4f32, f128mem, 0,
7366                                         DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7367     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7368                                     int_x86_avx_blend_ps_256, VR256, loadv8f32,
7369                                     f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7370                                     VEX_4V, VEX_L;
7371     }
7372     let ExeDomain = SSEPackedDouble in {
7373     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7374                                         VR128, loadv2f64, f128mem, 0,
7375                                         DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7376     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7377                                      int_x86_avx_blend_pd_256,VR256, loadv4f64,
7378                                      f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7379                                      VEX_4V, VEX_L;
7380     }
7381   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7382                                       VR128, loadv2i64, i128mem, 0,
7383                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7384   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7385                                       VR128, loadv2i64, i128mem, 0,
7386                                       DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7387   }
7388   let ExeDomain = SSEPackedSingle in
7389   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7390                                    VR128, loadv4f32, f128mem, 0,
7391                                    SSE_DPPS_ITINS>, VEX_4V;
7392   let ExeDomain = SSEPackedDouble in
7393   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7394                                    VR128, loadv2f64, f128mem, 0,
7395                                    SSE_DPPS_ITINS>, VEX_4V;
7396   let ExeDomain = SSEPackedSingle in
7397   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7398                                     VR256, loadv8f32, i256mem, 0,
7399                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7400 }
7401
7402 let Predicates = [HasAVX2] in {
7403   let isCommutable = 0 in {
7404   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7405                                   VR256, loadv4i64, i256mem, 0,
7406                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7407   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7408                                   VR256, loadv4i64, i256mem, 0,
7409                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7410   }
7411 }
7412
7413 let Constraints = "$src1 = $dst" in {
7414   let isCommutable = 0 in {
7415   let ExeDomain = SSEPackedSingle in
7416   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7417                                      VR128, memopv4f32, f128mem,
7418                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7419   let ExeDomain = SSEPackedDouble in
7420   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7421                                      VR128, memopv2f64, f128mem,
7422                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7423   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7424                                      VR128, memopv2i64, i128mem,
7425                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7426   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7427                                      VR128, memopv2i64, i128mem,
7428                                      1, SSE_MPSADBW_ITINS>;
7429   }
7430   let ExeDomain = SSEPackedSingle in
7431   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7432                                   VR128, memopv4f32, f128mem, 1,
7433                                   SSE_DPPS_ITINS>;
7434   let ExeDomain = SSEPackedDouble in
7435   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7436                                   VR128, memopv2f64, f128mem, 1,
7437                                   SSE_DPPD_ITINS>;
7438 }
7439
7440 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7441 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7442                                     RegisterClass RC, X86MemOperand x86memop,
7443                                     PatFrag mem_frag, Intrinsic IntId,
7444                                     X86FoldableSchedWrite Sched> {
7445   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7446                   (ins RC:$src1, RC:$src2, RC:$src3),
7447                   !strconcat(OpcodeStr,
7448                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7449                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7450                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7451                 Sched<[Sched]>;
7452
7453   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7454                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7455                   !strconcat(OpcodeStr,
7456                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7457                   [(set RC:$dst,
7458                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7459                                RC:$src3))],
7460                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7461                 Sched<[Sched.Folded, ReadAfterLd]>;
7462 }
7463
7464 let Predicates = [HasAVX] in {
7465 let ExeDomain = SSEPackedDouble in {
7466 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7467                                            loadv2f64, int_x86_sse41_blendvpd,
7468                                            WriteFVarBlend>;
7469 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7470                                   loadv4f64, int_x86_avx_blendv_pd_256,
7471                                   WriteFVarBlend>, VEX_L;
7472 } // ExeDomain = SSEPackedDouble
7473 let ExeDomain = SSEPackedSingle in {
7474 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7475                                            loadv4f32, int_x86_sse41_blendvps,
7476                                            WriteFVarBlend>;
7477 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7478                                   loadv8f32, int_x86_avx_blendv_ps_256,
7479                                   WriteFVarBlend>, VEX_L;
7480 } // ExeDomain = SSEPackedSingle
7481 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7482                                            loadv2i64, int_x86_sse41_pblendvb,
7483                                            WriteVarBlend>;
7484 }
7485
7486 let Predicates = [HasAVX2] in {
7487 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7488                                       loadv4i64, int_x86_avx2_pblendvb,
7489                                       WriteVarBlend>, VEX_L;
7490 }
7491
7492 let Predicates = [HasAVX] in {
7493   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7494                             (v16i8 VR128:$src2))),
7495             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7496   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7497                             (v4i32 VR128:$src2))),
7498             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7499   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7500                             (v4f32 VR128:$src2))),
7501             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7502   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7503                             (v2i64 VR128:$src2))),
7504             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7505   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7506                             (v2f64 VR128:$src2))),
7507             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7508   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7509                             (v8i32 VR256:$src2))),
7510             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7511   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7512                             (v8f32 VR256:$src2))),
7513             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7514   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7515                             (v4i64 VR256:$src2))),
7516             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7517   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7518                             (v4f64 VR256:$src2))),
7519             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7520
7521   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7522                                (imm:$mask))),
7523             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7524   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7525                                (imm:$mask))),
7526             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7527
7528   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7529                                (imm:$mask))),
7530             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7531   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7532                                (imm:$mask))),
7533             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7534   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7535                                (imm:$mask))),
7536             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7537 }
7538
7539 let Predicates = [HasAVX2] in {
7540   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7541                             (v32i8 VR256:$src2))),
7542             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7543   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7544                                (imm:$mask))),
7545             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7546 }
7547
7548 /// SS41I_ternary_int - SSE 4.1 ternary operator
7549 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7550   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7551                                X86MemOperand x86memop, Intrinsic IntId,
7552                                OpndItins itins = DEFAULT_ITINS> {
7553     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7554                     (ins VR128:$src1, VR128:$src2),
7555                     !strconcat(OpcodeStr,
7556                      "\t{$src2, $dst|$dst, $src2}"),
7557                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7558                     itins.rr>;
7559
7560     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7561                     (ins VR128:$src1, x86memop:$src2),
7562                     !strconcat(OpcodeStr,
7563                      "\t{$src2, $dst|$dst, $src2}"),
7564                     [(set VR128:$dst,
7565                       (IntId VR128:$src1,
7566                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7567                        itins.rm>;
7568   }
7569 }
7570
7571 let ExeDomain = SSEPackedDouble in
7572 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7573                                   int_x86_sse41_blendvpd>;
7574 let ExeDomain = SSEPackedSingle in
7575 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7576                                   int_x86_sse41_blendvps>;
7577 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7578                                   int_x86_sse41_pblendvb>;
7579
7580 // Aliases with the implicit xmm0 argument
7581 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7582                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7583 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7584                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7585 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7586                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7587 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7588                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7589 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7590                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7591 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7592                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7593
7594 let Predicates = [UseSSE41] in {
7595   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7596                             (v16i8 VR128:$src2))),
7597             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7598   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7599                             (v4i32 VR128:$src2))),
7600             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7601   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7602                             (v4f32 VR128:$src2))),
7603             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7604   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7605                             (v2i64 VR128:$src2))),
7606             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7607   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7608                             (v2f64 VR128:$src2))),
7609             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7610
7611   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7612                                (imm:$mask))),
7613             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7614   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7615                                (imm:$mask))),
7616             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7617   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7618                                (imm:$mask))),
7619             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7620
7621 }
7622
7623 let SchedRW = [WriteLoad] in {
7624 let Predicates = [HasAVX] in
7625 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7626                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7627                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7628                        VEX;
7629 let Predicates = [HasAVX2] in
7630 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7631                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7632                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7633                          VEX, VEX_L;
7634 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7635                        "movntdqa\t{$src, $dst|$dst, $src}",
7636                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7637 } // SchedRW
7638
7639 //===----------------------------------------------------------------------===//
7640 // SSE4.2 - Compare Instructions
7641 //===----------------------------------------------------------------------===//
7642
7643 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7644 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7645                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7646                           X86MemOperand x86memop, bit Is2Addr = 1> {
7647   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7648        (ins RC:$src1, RC:$src2),
7649        !if(Is2Addr,
7650            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7651            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7652        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7653   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7654        (ins RC:$src1, x86memop:$src2),
7655        !if(Is2Addr,
7656            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7657            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7658        [(set RC:$dst,
7659          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7660 }
7661
7662 let Predicates = [HasAVX] in
7663   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7664                                  loadv2i64, i128mem, 0>, VEX_4V;
7665
7666 let Predicates = [HasAVX2] in
7667   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7668                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7669
7670 let Constraints = "$src1 = $dst" in
7671   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7672                                 memopv2i64, i128mem>;
7673
7674 //===----------------------------------------------------------------------===//
7675 // SSE4.2 - String/text Processing Instructions
7676 //===----------------------------------------------------------------------===//
7677
7678 // Packed Compare Implicit Length Strings, Return Mask
7679 multiclass pseudo_pcmpistrm<string asm> {
7680   def REG : PseudoI<(outs VR128:$dst),
7681                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7682     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7683                                                   imm:$src3))]>;
7684   def MEM : PseudoI<(outs VR128:$dst),
7685                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7686     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7687                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7688 }
7689
7690 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7691   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7692   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7693 }
7694
7695 multiclass pcmpistrm_SS42AI<string asm> {
7696   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7697     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7698     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7699     []>, Sched<[WritePCmpIStrM]>;
7700   let mayLoad = 1 in
7701   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7702     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7703     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7704     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7705 }
7706
7707 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7708   let Predicates = [HasAVX] in
7709   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7710   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7711 }
7712
7713 // Packed Compare Explicit Length Strings, Return Mask
7714 multiclass pseudo_pcmpestrm<string asm> {
7715   def REG : PseudoI<(outs VR128:$dst),
7716                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7717     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7718                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7719   def MEM : PseudoI<(outs VR128:$dst),
7720                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7721     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7722                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7723 }
7724
7725 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7726   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7727   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7728 }
7729
7730 multiclass SS42AI_pcmpestrm<string asm> {
7731   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7732     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7733     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7734     []>, Sched<[WritePCmpEStrM]>;
7735   let mayLoad = 1 in
7736   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7737     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7738     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7739     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7740 }
7741
7742 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7743   let Predicates = [HasAVX] in
7744   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7745   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7746 }
7747
7748 // Packed Compare Implicit Length Strings, Return Index
7749 multiclass pseudo_pcmpistri<string asm> {
7750   def REG : PseudoI<(outs GR32:$dst),
7751                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7752     [(set GR32:$dst, EFLAGS,
7753       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7754   def MEM : PseudoI<(outs GR32:$dst),
7755                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7756     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7757                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7758 }
7759
7760 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7761   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7762   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7763 }
7764
7765 multiclass SS42AI_pcmpistri<string asm> {
7766   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7767     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7768     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7769     []>, Sched<[WritePCmpIStrI]>;
7770   let mayLoad = 1 in
7771   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7772     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7773     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7774     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7775 }
7776
7777 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7778   let Predicates = [HasAVX] in
7779   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7780   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7781 }
7782
7783 // Packed Compare Explicit Length Strings, Return Index
7784 multiclass pseudo_pcmpestri<string asm> {
7785   def REG : PseudoI<(outs GR32:$dst),
7786                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7787     [(set GR32:$dst, EFLAGS,
7788       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7789   def MEM : PseudoI<(outs GR32:$dst),
7790                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7791     [(set GR32:$dst, EFLAGS,
7792       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7793        imm:$src5))]>;
7794 }
7795
7796 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7797   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7798   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7799 }
7800
7801 multiclass SS42AI_pcmpestri<string asm> {
7802   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7803     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7804     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7805     []>, Sched<[WritePCmpEStrI]>;
7806   let mayLoad = 1 in
7807   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7808     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7809     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7810     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7811 }
7812
7813 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7814   let Predicates = [HasAVX] in
7815   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7816   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7817 }
7818
7819 //===----------------------------------------------------------------------===//
7820 // SSE4.2 - CRC Instructions
7821 //===----------------------------------------------------------------------===//
7822
7823 // No CRC instructions have AVX equivalents
7824
7825 // crc intrinsic instruction
7826 // This set of instructions are only rm, the only difference is the size
7827 // of r and m.
7828 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7829                    RegisterClass RCIn, SDPatternOperator Int> :
7830   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7831          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7832          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7833          Sched<[WriteFAdd]>;
7834
7835 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7836                    X86MemOperand x86memop, SDPatternOperator Int> :
7837   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7838          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7839          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7840          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7841
7842 let Constraints = "$src1 = $dst" in {
7843   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7844                                  int_x86_sse42_crc32_32_8>;
7845   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7846                                  int_x86_sse42_crc32_32_8>;
7847   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7848                                  int_x86_sse42_crc32_32_16>, OpSize16;
7849   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7850                                  int_x86_sse42_crc32_32_16>, OpSize16;
7851   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7852                                  int_x86_sse42_crc32_32_32>, OpSize32;
7853   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7854                                  int_x86_sse42_crc32_32_32>, OpSize32;
7855   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7856                                  int_x86_sse42_crc32_64_64>, REX_W;
7857   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7858                                  int_x86_sse42_crc32_64_64>, REX_W;
7859   let hasSideEffects = 0 in {
7860     let mayLoad = 1 in
7861     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7862                                    null_frag>, REX_W;
7863     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7864                                    null_frag>, REX_W;
7865   }
7866 }
7867
7868 //===----------------------------------------------------------------------===//
7869 // SHA-NI Instructions
7870 //===----------------------------------------------------------------------===//
7871
7872 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7873                       bit UsesXMM0 = 0> {
7874   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7875              (ins VR128:$src1, VR128:$src2),
7876              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7877              [!if(UsesXMM0,
7878                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7879                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7880
7881   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7882              (ins VR128:$src1, i128mem:$src2),
7883              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7884              [!if(UsesXMM0,
7885                   (set VR128:$dst, (IntId VR128:$src1,
7886                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7887                   (set VR128:$dst, (IntId VR128:$src1,
7888                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7889 }
7890
7891 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7892   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7893                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7894                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7895                          [(set VR128:$dst,
7896                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7897                             (i8 imm:$src3)))]>, TA;
7898   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7899                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7900                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7901                          [(set VR128:$dst,
7902                            (int_x86_sha1rnds4 VR128:$src1,
7903                             (bc_v4i32 (memopv2i64 addr:$src2)),
7904                             (i8 imm:$src3)))]>, TA;
7905
7906   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7907   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7908   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7909
7910   let Uses=[XMM0] in
7911   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7912
7913   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7914   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7915 }
7916
7917 // Aliases with explicit %xmm0
7918 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7919                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7920 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7921                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7922
7923 //===----------------------------------------------------------------------===//
7924 // AES-NI Instructions
7925 //===----------------------------------------------------------------------===//
7926
7927 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7928                               Intrinsic IntId128, bit Is2Addr = 1> {
7929   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7930        (ins VR128:$src1, VR128:$src2),
7931        !if(Is2Addr,
7932            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7933            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7934        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7935        Sched<[WriteAESDecEnc]>;
7936   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7937        (ins VR128:$src1, i128mem:$src2),
7938        !if(Is2Addr,
7939            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7940            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7941        [(set VR128:$dst,
7942          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>,
7943        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7944 }
7945
7946 // Perform One Round of an AES Encryption/Decryption Flow
7947 let Predicates = [HasAVX, HasAES] in {
7948   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7949                          int_x86_aesni_aesenc, 0>, VEX_4V;
7950   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7951                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7952   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7953                          int_x86_aesni_aesdec, 0>, VEX_4V;
7954   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7955                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7956 }
7957
7958 let Constraints = "$src1 = $dst" in {
7959   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7960                          int_x86_aesni_aesenc>;
7961   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7962                          int_x86_aesni_aesenclast>;
7963   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7964                          int_x86_aesni_aesdec>;
7965   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7966                          int_x86_aesni_aesdeclast>;
7967 }
7968
7969 // Perform the AES InvMixColumn Transformation
7970 let Predicates = [HasAVX, HasAES] in {
7971   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7972       (ins VR128:$src1),
7973       "vaesimc\t{$src1, $dst|$dst, $src1}",
7974       [(set VR128:$dst,
7975         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7976       VEX;
7977   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7978       (ins i128mem:$src1),
7979       "vaesimc\t{$src1, $dst|$dst, $src1}",
7980       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7981       Sched<[WriteAESIMCLd]>, VEX;
7982 }
7983 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7984   (ins VR128:$src1),
7985   "aesimc\t{$src1, $dst|$dst, $src1}",
7986   [(set VR128:$dst,
7987     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7988 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7989   (ins i128mem:$src1),
7990   "aesimc\t{$src1, $dst|$dst, $src1}",
7991   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7992   Sched<[WriteAESIMCLd]>;
7993
7994 // AES Round Key Generation Assist
7995 let Predicates = [HasAVX, HasAES] in {
7996   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7997       (ins VR128:$src1, i8imm:$src2),
7998       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7999       [(set VR128:$dst,
8000         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
8001       Sched<[WriteAESKeyGen]>, VEX;
8002   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
8003       (ins i128mem:$src1, i8imm:$src2),
8004       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8005       [(set VR128:$dst,
8006         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
8007       Sched<[WriteAESKeyGenLd]>, VEX;
8008 }
8009 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
8010   (ins VR128:$src1, i8imm:$src2),
8011   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8012   [(set VR128:$dst,
8013     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
8014   Sched<[WriteAESKeyGen]>;
8015 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
8016   (ins i128mem:$src1, i8imm:$src2),
8017   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8018   [(set VR128:$dst,
8019     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
8020   Sched<[WriteAESKeyGenLd]>;
8021
8022 //===----------------------------------------------------------------------===//
8023 // PCLMUL Instructions
8024 //===----------------------------------------------------------------------===//
8025
8026 // AVX carry-less Multiplication instructions
8027 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
8028            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
8029            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8030            [(set VR128:$dst,
8031              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
8032            Sched<[WriteCLMul]>;
8033
8034 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
8035            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
8036            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8037            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
8038                               (loadv2i64 addr:$src2), imm:$src3))]>,
8039            Sched<[WriteCLMulLd, ReadAfterLd]>;
8040
8041 // Carry-less Multiplication instructions
8042 let Constraints = "$src1 = $dst" in {
8043 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
8044            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
8045            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8046            [(set VR128:$dst,
8047              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
8048              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
8049
8050 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
8051            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
8052            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8053            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
8054                               (memopv2i64 addr:$src2), imm:$src3))],
8055                               IIC_SSE_PCLMULQDQ_RM>,
8056            Sched<[WriteCLMulLd, ReadAfterLd]>;
8057 } // Constraints = "$src1 = $dst"
8058
8059
8060 multiclass pclmul_alias<string asm, int immop> {
8061   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8062                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
8063
8064   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8065                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
8066
8067   def : InstAlias<!strconcat("vpclmul", asm,
8068                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8069                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
8070                   0>;
8071
8072   def : InstAlias<!strconcat("vpclmul", asm,
8073                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8074                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
8075                   0>;
8076 }
8077 defm : pclmul_alias<"hqhq", 0x11>;
8078 defm : pclmul_alias<"hqlq", 0x01>;
8079 defm : pclmul_alias<"lqhq", 0x10>;
8080 defm : pclmul_alias<"lqlq", 0x00>;
8081
8082 //===----------------------------------------------------------------------===//
8083 // SSE4A Instructions
8084 //===----------------------------------------------------------------------===//
8085
8086 let Predicates = [HasSSE4A] in {
8087
8088 let Constraints = "$src = $dst" in {
8089 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
8090                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
8091                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
8092                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
8093                                     imm:$idx))]>, PD;
8094 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8095               (ins VR128:$src, VR128:$mask),
8096               "extrq\t{$mask, $src|$src, $mask}",
8097               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
8098                                  VR128:$mask))]>, PD;
8099
8100 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
8101                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
8102                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
8103                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
8104                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
8105 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8106                  (ins VR128:$src, VR128:$mask),
8107                  "insertq\t{$mask, $src|$src, $mask}",
8108                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
8109                                     VR128:$mask))]>, XD;
8110 }
8111
8112 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
8113                 "movntss\t{$src, $dst|$dst, $src}",
8114                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
8115
8116 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
8117                 "movntsd\t{$src, $dst|$dst, $src}",
8118                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
8119 }
8120
8121 //===----------------------------------------------------------------------===//
8122 // AVX Instructions
8123 //===----------------------------------------------------------------------===//
8124
8125 //===----------------------------------------------------------------------===//
8126 // VBROADCAST - Load from memory and broadcast to all elements of the
8127 //              destination operand
8128 //
8129 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
8130                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
8131   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8132         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8133         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
8134
8135 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
8136                            X86MemOperand x86memop, ValueType VT,
8137                            PatFrag ld_frag, SchedWrite Sched> :
8138   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8139         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8140         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
8141         Sched<[Sched]>, VEX {
8142     let mayLoad = 1;
8143 }
8144
8145 // AVX2 adds register forms
8146 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
8147                          Intrinsic Int, SchedWrite Sched> :
8148   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8149          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8150          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
8151
8152 let ExeDomain = SSEPackedSingle in {
8153   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
8154                                              f32mem, v4f32, loadf32, WriteLoad>;
8155   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
8156                                              f32mem, v8f32, loadf32,
8157                                              WriteFShuffleLd>, VEX_L;
8158 }
8159 let ExeDomain = SSEPackedDouble in
8160 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
8161                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
8162 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
8163                                    int_x86_avx_vbroadcastf128_pd_256,
8164                                    WriteFShuffleLd>, VEX_L;
8165
8166 let ExeDomain = SSEPackedSingle in {
8167   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
8168                                            int_x86_avx2_vbroadcast_ss_ps,
8169                                            WriteFShuffle>;
8170   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
8171                                       int_x86_avx2_vbroadcast_ss_ps_256,
8172                                       WriteFShuffle256>, VEX_L;
8173 }
8174 let ExeDomain = SSEPackedDouble in
8175 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
8176                                       int_x86_avx2_vbroadcast_sd_pd_256,
8177                                       WriteFShuffle256>, VEX_L;
8178
8179 let Predicates = [HasAVX2] in
8180 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
8181                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
8182                                    VEX_L;
8183
8184 let Predicates = [HasAVX] in
8185 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
8186           (VBROADCASTF128 addr:$src)>;
8187
8188
8189 //===----------------------------------------------------------------------===//
8190 // VINSERTF128 - Insert packed floating-point values
8191 //
8192 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
8193 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
8194           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8195           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8196           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
8197 let mayLoad = 1 in
8198 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
8199           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
8200           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8201           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
8202 }
8203
8204 let Predicates = [HasAVX] in {
8205 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
8206                                    (iPTR imm)),
8207           (VINSERTF128rr VR256:$src1, VR128:$src2,
8208                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8209 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
8210                                    (iPTR imm)),
8211           (VINSERTF128rr VR256:$src1, VR128:$src2,
8212                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8213
8214 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
8215                                    (iPTR imm)),
8216           (VINSERTF128rm VR256:$src1, addr:$src2,
8217                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8218 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
8219                                    (iPTR imm)),
8220           (VINSERTF128rm VR256:$src1, addr:$src2,
8221                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8222 }
8223
8224 let Predicates = [HasAVX1Only] in {
8225 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8226                                    (iPTR imm)),
8227           (VINSERTF128rr VR256:$src1, VR128:$src2,
8228                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8229 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8230                                    (iPTR imm)),
8231           (VINSERTF128rr VR256:$src1, VR128:$src2,
8232                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8233 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8234                                    (iPTR imm)),
8235           (VINSERTF128rr VR256:$src1, VR128:$src2,
8236                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8237 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8238                                    (iPTR imm)),
8239           (VINSERTF128rr VR256:$src1, VR128:$src2,
8240                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8241
8242 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8243                                    (iPTR imm)),
8244           (VINSERTF128rm VR256:$src1, addr:$src2,
8245                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8246 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8247                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8248                                    (iPTR imm)),
8249           (VINSERTF128rm VR256:$src1, addr:$src2,
8250                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8251 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8252                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8253                                    (iPTR imm)),
8254           (VINSERTF128rm VR256:$src1, addr:$src2,
8255                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8256 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8257                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8258                                    (iPTR imm)),
8259           (VINSERTF128rm VR256:$src1, addr:$src2,
8260                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8261 }
8262
8263 //===----------------------------------------------------------------------===//
8264 // VEXTRACTF128 - Extract packed floating-point values
8265 //
8266 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
8267 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8268           (ins VR256:$src1, i8imm:$src2),
8269           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8270           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8271 let mayStore = 1 in
8272 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8273           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
8274           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8275           []>, Sched<[WriteStore]>, VEX, VEX_L;
8276 }
8277
8278 // AVX1 patterns
8279 let Predicates = [HasAVX] in {
8280 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8281           (v4f32 (VEXTRACTF128rr
8282                     (v8f32 VR256:$src1),
8283                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8284 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8285           (v2f64 (VEXTRACTF128rr
8286                     (v4f64 VR256:$src1),
8287                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8288
8289 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8290                          (iPTR imm))), addr:$dst),
8291           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8292            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8293 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8294                          (iPTR imm))), addr:$dst),
8295           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8296            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8297 }
8298
8299 let Predicates = [HasAVX1Only] in {
8300 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8301           (v2i64 (VEXTRACTF128rr
8302                   (v4i64 VR256:$src1),
8303                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8304 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8305           (v4i32 (VEXTRACTF128rr
8306                   (v8i32 VR256:$src1),
8307                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8308 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8309           (v8i16 (VEXTRACTF128rr
8310                   (v16i16 VR256:$src1),
8311                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8312 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8313           (v16i8 (VEXTRACTF128rr
8314                   (v32i8 VR256:$src1),
8315                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8316
8317 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8318                                 (iPTR imm))), addr:$dst),
8319           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8320            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8321 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8322                                 (iPTR imm))), addr:$dst),
8323           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8324            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8325 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8326                                 (iPTR imm))), addr:$dst),
8327           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8328            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8329 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8330                                 (iPTR imm))), addr:$dst),
8331           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8332            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8333 }
8334
8335 //===----------------------------------------------------------------------===//
8336 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8337 //
8338 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8339                           Intrinsic IntLd, Intrinsic IntLd256,
8340                           Intrinsic IntSt, Intrinsic IntSt256> {
8341   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8342              (ins VR128:$src1, f128mem:$src2),
8343              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8344              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8345              VEX_4V;
8346   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8347              (ins VR256:$src1, f256mem:$src2),
8348              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8349              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8350              VEX_4V, VEX_L;
8351   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8352              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8353              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8354              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8355   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8356              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8357              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8358              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8359 }
8360
8361 let ExeDomain = SSEPackedSingle in
8362 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8363                                  int_x86_avx_maskload_ps,
8364                                  int_x86_avx_maskload_ps_256,
8365                                  int_x86_avx_maskstore_ps,
8366                                  int_x86_avx_maskstore_ps_256>;
8367 let ExeDomain = SSEPackedDouble in
8368 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8369                                  int_x86_avx_maskload_pd,
8370                                  int_x86_avx_maskload_pd_256,
8371                                  int_x86_avx_maskstore_pd,
8372                                  int_x86_avx_maskstore_pd_256>;
8373
8374 //===----------------------------------------------------------------------===//
8375 // VPERMIL - Permute Single and Double Floating-Point Values
8376 //
8377 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8378                       RegisterClass RC, X86MemOperand x86memop_f,
8379                       X86MemOperand x86memop_i, PatFrag i_frag,
8380                       Intrinsic IntVar, ValueType vt> {
8381   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8382              (ins RC:$src1, RC:$src2),
8383              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8384              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8385              Sched<[WriteFShuffle]>;
8386   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8387              (ins RC:$src1, x86memop_i:$src2),
8388              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8389              [(set RC:$dst, (IntVar RC:$src1,
8390                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8391              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8392
8393   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8394              (ins RC:$src1, i8imm:$src2),
8395              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8396              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX,
8397              Sched<[WriteFShuffle]>;
8398   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8399              (ins x86memop_f:$src1, i8imm:$src2),
8400              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8401              [(set RC:$dst,
8402                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX,
8403              Sched<[WriteFShuffleLd]>;
8404 }
8405
8406 let ExeDomain = SSEPackedSingle in {
8407   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8408                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8409   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8410                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8411 }
8412 let ExeDomain = SSEPackedDouble in {
8413   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8414                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8415   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8416                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8417 }
8418
8419 let Predicates = [HasAVX] in {
8420 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
8421           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8422 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
8423           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8424 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (loadv4i64 addr:$src1)),
8425                                (i8 imm:$imm))),
8426           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8427 def : Pat<(v4i64 (X86VPermilp (loadv4i64 addr:$src1), (i8 imm:$imm))),
8428           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8429
8430 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
8431           (VPERMILPDri VR128:$src1, imm:$imm)>;
8432 def : Pat<(v2i64 (X86VPermilp (loadv2i64 addr:$src1), (i8 imm:$imm))),
8433           (VPERMILPDmi addr:$src1, imm:$imm)>;
8434 }
8435
8436 //===----------------------------------------------------------------------===//
8437 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8438 //
8439 let ExeDomain = SSEPackedSingle in {
8440 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8441           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8442           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8443           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8444                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8445           Sched<[WriteFShuffle]>;
8446 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8447           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8448           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8449           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8450                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8451           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8452 }
8453
8454 let Predicates = [HasAVX] in {
8455 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8456           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8457 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8458                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8459           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8460 }
8461
8462 let Predicates = [HasAVX1Only] in {
8463 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8464           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8465 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8466           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8467 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8468           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8469 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8470           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8471
8472 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8473                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8474           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8475 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8476                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8477           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8478 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8479                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8480           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8481 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8482                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8483           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8484 }
8485
8486 //===----------------------------------------------------------------------===//
8487 // VZERO - Zero YMM registers
8488 //
8489 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8490             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8491   // Zero All YMM registers
8492   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8493                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8494
8495   // Zero Upper bits of YMM registers
8496   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8497                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8498 }
8499
8500 //===----------------------------------------------------------------------===//
8501 // Half precision conversion instructions
8502 //===----------------------------------------------------------------------===//
8503 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8504   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8505              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8506              [(set RC:$dst, (Int VR128:$src))]>,
8507              T8PD, VEX, Sched<[WriteCvtF2F]>;
8508   let neverHasSideEffects = 1, mayLoad = 1 in
8509   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8510              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8511              Sched<[WriteCvtF2FLd]>;
8512 }
8513
8514 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8515   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8516                (ins RC:$src1, i32i8imm:$src2),
8517                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8518                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8519                TAPD, VEX, Sched<[WriteCvtF2F]>;
8520   let neverHasSideEffects = 1, mayStore = 1,
8521       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8522   def mr : Ii8<0x1D, MRMDestMem, (outs),
8523                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8524                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8525                TAPD, VEX;
8526 }
8527
8528 let Predicates = [HasF16C] in {
8529   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8530   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8531   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8532   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8533
8534   // Pattern match vcvtph2ps of a scalar i64 load.
8535   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8536             (VCVTPH2PSrm addr:$src)>;
8537   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8538             (VCVTPH2PSrm addr:$src)>;
8539 }
8540
8541 // Patterns for  matching conversions from float to half-float and vice versa.
8542 let Predicates = [HasF16C] in {
8543   def : Pat<(fp_to_f16 FR32:$src),
8544             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8545               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8546
8547   def : Pat<(f16_to_fp GR16:$src),
8548             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8549               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8550
8551   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8552             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8553               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8554 }
8555
8556 //===----------------------------------------------------------------------===//
8557 // AVX2 Instructions
8558 //===----------------------------------------------------------------------===//
8559
8560 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8561 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8562                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8563                  X86MemOperand x86memop> {
8564   let isCommutable = 1 in
8565   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8566         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
8567         !strconcat(OpcodeStr,
8568             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8569         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8570         Sched<[WriteBlend]>, VEX_4V;
8571   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8572         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
8573         !strconcat(OpcodeStr,
8574             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8575         [(set RC:$dst,
8576           (IntId RC:$src1,
8577            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8578         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8579 }
8580
8581 let isCommutable = 0 in {
8582 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8583                                    VR128, loadv2i64, i128mem>;
8584 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8585                                     VR256, loadv4i64, i256mem>, VEX_L;
8586 }
8587
8588 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8589                   imm:$mask)),
8590           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8591 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8592                   imm:$mask)),
8593           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8594
8595 //===----------------------------------------------------------------------===//
8596 // VPBROADCAST - Load from memory and broadcast to all elements of the
8597 //               destination operand
8598 //
8599 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8600                           X86MemOperand x86memop, PatFrag ld_frag,
8601                           Intrinsic Int128, Intrinsic Int256> {
8602   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8603                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8604                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8605                   Sched<[WriteShuffle]>, VEX;
8606   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8607                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8608                   [(set VR128:$dst,
8609                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8610                   Sched<[WriteLoad]>, VEX;
8611   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8612                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8613                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8614                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8615   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8616                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8617                    [(set VR256:$dst,
8618                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8619                    Sched<[WriteLoad]>, VEX, VEX_L;
8620 }
8621
8622 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8623                                     int_x86_avx2_pbroadcastb_128,
8624                                     int_x86_avx2_pbroadcastb_256>;
8625 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8626                                     int_x86_avx2_pbroadcastw_128,
8627                                     int_x86_avx2_pbroadcastw_256>;
8628 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8629                                     int_x86_avx2_pbroadcastd_128,
8630                                     int_x86_avx2_pbroadcastd_256>;
8631 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8632                                     int_x86_avx2_pbroadcastq_128,
8633                                     int_x86_avx2_pbroadcastq_256>;
8634
8635 let Predicates = [HasAVX2] in {
8636   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8637           (VPBROADCASTBrm addr:$src)>;
8638   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8639           (VPBROADCASTBYrm addr:$src)>;
8640   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8641           (VPBROADCASTWrm addr:$src)>;
8642   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8643           (VPBROADCASTWYrm addr:$src)>;
8644   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8645           (VPBROADCASTDrm addr:$src)>;
8646   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8647           (VPBROADCASTDYrm addr:$src)>;
8648   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8649           (VPBROADCASTQrm addr:$src)>;
8650   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8651           (VPBROADCASTQYrm addr:$src)>;
8652
8653   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8654           (VPBROADCASTBrr VR128:$src)>;
8655   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8656           (VPBROADCASTBYrr VR128:$src)>;
8657   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8658           (VPBROADCASTWrr VR128:$src)>;
8659   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8660           (VPBROADCASTWYrr VR128:$src)>;
8661   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8662           (VPBROADCASTDrr VR128:$src)>;
8663   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8664           (VPBROADCASTDYrr VR128:$src)>;
8665   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8666           (VPBROADCASTQrr VR128:$src)>;
8667   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8668           (VPBROADCASTQYrr VR128:$src)>;
8669   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8670           (VBROADCASTSSrr VR128:$src)>;
8671   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8672           (VBROADCASTSSYrr VR128:$src)>;
8673   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8674           (VPBROADCASTQrr VR128:$src)>;
8675   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8676           (VBROADCASTSDYrr VR128:$src)>;
8677
8678   // Provide fallback in case the load node that is used in the patterns above
8679   // is used by additional users, which prevents the pattern selection.
8680   let AddedComplexity = 20 in {
8681     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8682               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8683     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8684               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8685     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8686               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8687
8688     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8689               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8690     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8691               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8692     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8693               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8694
8695     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8696           (VPBROADCASTBrr (COPY_TO_REGCLASS
8697                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8698                            VR128))>;
8699     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8700           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8701                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8702                             VR128))>;
8703
8704     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8705           (VPBROADCASTWrr (COPY_TO_REGCLASS
8706                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8707                            VR128))>;
8708     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8709           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8710                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8711                             VR128))>;
8712
8713     // The patterns for VPBROADCASTD are not needed because they would match
8714     // the exact same thing as VBROADCASTSS patterns.
8715
8716     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8717           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8718     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8719   }
8720 }
8721
8722 // AVX1 broadcast patterns
8723 let Predicates = [HasAVX1Only] in {
8724 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8725           (VBROADCASTSSYrm addr:$src)>;
8726 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8727           (VBROADCASTSDYrm addr:$src)>;
8728 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8729           (VBROADCASTSSrm addr:$src)>;
8730 }
8731
8732 let Predicates = [HasAVX] in {
8733   // Provide fallback in case the load node that is used in the patterns above
8734   // is used by additional users, which prevents the pattern selection.
8735   let AddedComplexity = 20 in {
8736   // 128bit broadcasts:
8737   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8738             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8739   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8740             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8741               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8742               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8743   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8744             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8745               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8746               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8747
8748   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8749             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8750   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8751             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8752               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8753               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8754   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8755             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8756               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8757               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8758   }
8759 }
8760
8761 //===----------------------------------------------------------------------===//
8762 // VPERM - Permute instructions
8763 //
8764
8765 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8766                      ValueType OpVT> {
8767   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8768                    (ins VR256:$src1, VR256:$src2),
8769                    !strconcat(OpcodeStr,
8770                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8771                    [(set VR256:$dst,
8772                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8773                    Sched<[WriteFShuffle256]>, VEX_4V, VEX_L;
8774   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8775                    (ins VR256:$src1, i256mem:$src2),
8776                    !strconcat(OpcodeStr,
8777                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8778                    [(set VR256:$dst,
8779                      (OpVT (X86VPermv VR256:$src1,
8780                             (bitconvert (mem_frag addr:$src2)))))]>,
8781                    Sched<[WriteFShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8782 }
8783
8784 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32>;
8785 let ExeDomain = SSEPackedSingle in
8786 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32>;
8787
8788 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8789                          ValueType OpVT> {
8790   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8791                      (ins VR256:$src1, i8imm:$src2),
8792                      !strconcat(OpcodeStr,
8793                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8794                      [(set VR256:$dst,
8795                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8796                      Sched<[WriteShuffle256]>, VEX, VEX_L;
8797   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8798                      (ins i256mem:$src1, i8imm:$src2),
8799                      !strconcat(OpcodeStr,
8800                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8801                      [(set VR256:$dst,
8802                        (OpVT (X86VPermi (mem_frag addr:$src1),
8803                               (i8 imm:$src2))))]>,
8804                      Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX, VEX_L;
8805 }
8806
8807 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64>, VEX_W;
8808 let ExeDomain = SSEPackedDouble in
8809 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64>, VEX_W;
8810
8811 //===----------------------------------------------------------------------===//
8812 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8813 //
8814 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8815           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8816           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8817           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8818                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8819           VEX_4V, VEX_L;
8820 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8821           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8822           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8823           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8824                              (i8 imm:$src3)))]>,
8825           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8826
8827 let Predicates = [HasAVX2] in {
8828 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8829           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8830 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8831           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8832 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8833           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8834
8835 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8836                   (i8 imm:$imm))),
8837           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8838 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8839                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8840           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8841 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8842                   (i8 imm:$imm))),
8843           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8844 }
8845
8846
8847 //===----------------------------------------------------------------------===//
8848 // VINSERTI128 - Insert packed integer values
8849 //
8850 let neverHasSideEffects = 1 in {
8851 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8852           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8853           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8854           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8855 let mayLoad = 1 in
8856 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8857           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8858           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8859           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8860 }
8861
8862 let Predicates = [HasAVX2] in {
8863 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8864                                    (iPTR imm)),
8865           (VINSERTI128rr VR256:$src1, VR128:$src2,
8866                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8867 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8868                                    (iPTR imm)),
8869           (VINSERTI128rr VR256:$src1, VR128:$src2,
8870                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8871 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8872                                    (iPTR imm)),
8873           (VINSERTI128rr VR256:$src1, VR128:$src2,
8874                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8875 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8876                                    (iPTR imm)),
8877           (VINSERTI128rr VR256:$src1, VR128:$src2,
8878                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8879
8880 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8881                                    (iPTR imm)),
8882           (VINSERTI128rm VR256:$src1, addr:$src2,
8883                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8884 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8885                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8886                                    (iPTR imm)),
8887           (VINSERTI128rm VR256:$src1, addr:$src2,
8888                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8889 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8890                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8891                                    (iPTR imm)),
8892           (VINSERTI128rm VR256:$src1, addr:$src2,
8893                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8894 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8895                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8896                                    (iPTR imm)),
8897           (VINSERTI128rm VR256:$src1, addr:$src2,
8898                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8899 }
8900
8901 //===----------------------------------------------------------------------===//
8902 // VEXTRACTI128 - Extract packed integer values
8903 //
8904 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8905           (ins VR256:$src1, i8imm:$src2),
8906           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8907           [(set VR128:$dst,
8908             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8909           Sched<[WriteShuffle256]>, VEX, VEX_L;
8910 let neverHasSideEffects = 1, mayStore = 1 in
8911 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8912           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8913           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8914           Sched<[WriteStore]>, VEX, VEX_L;
8915
8916 let Predicates = [HasAVX2] in {
8917 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8918           (v2i64 (VEXTRACTI128rr
8919                     (v4i64 VR256:$src1),
8920                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8921 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8922           (v4i32 (VEXTRACTI128rr
8923                     (v8i32 VR256:$src1),
8924                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8925 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8926           (v8i16 (VEXTRACTI128rr
8927                     (v16i16 VR256:$src1),
8928                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8929 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8930           (v16i8 (VEXTRACTI128rr
8931                     (v32i8 VR256:$src1),
8932                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8933
8934 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8935                          (iPTR imm))), addr:$dst),
8936           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8937            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8938 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8939                          (iPTR imm))), addr:$dst),
8940           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8941            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8942 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8943                          (iPTR imm))), addr:$dst),
8944           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8945            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8946 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8947                          (iPTR imm))), addr:$dst),
8948           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8949            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8950 }
8951
8952 //===----------------------------------------------------------------------===//
8953 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8954 //
8955 multiclass avx2_pmovmask<string OpcodeStr,
8956                          Intrinsic IntLd128, Intrinsic IntLd256,
8957                          Intrinsic IntSt128, Intrinsic IntSt256> {
8958   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8959              (ins VR128:$src1, i128mem:$src2),
8960              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8961              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8962   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8963              (ins VR256:$src1, i256mem:$src2),
8964              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8965              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8966              VEX_4V, VEX_L;
8967   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8968              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8969              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8970              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8971   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8972              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8973              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8974              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8975 }
8976
8977 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8978                                 int_x86_avx2_maskload_d,
8979                                 int_x86_avx2_maskload_d_256,
8980                                 int_x86_avx2_maskstore_d,
8981                                 int_x86_avx2_maskstore_d_256>;
8982 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8983                                 int_x86_avx2_maskload_q,
8984                                 int_x86_avx2_maskload_q_256,
8985                                 int_x86_avx2_maskstore_q,
8986                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8987
8988
8989 //===----------------------------------------------------------------------===//
8990 // Variable Bit Shifts
8991 //
8992 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8993                           ValueType vt128, ValueType vt256> {
8994   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8995              (ins VR128:$src1, VR128:$src2),
8996              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8997              [(set VR128:$dst,
8998                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8999              VEX_4V, Sched<[WriteVarVecShift]>;
9000   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
9001              (ins VR128:$src1, i128mem:$src2),
9002              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9003              [(set VR128:$dst,
9004                (vt128 (OpNode VR128:$src1,
9005                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
9006              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9007   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9008              (ins VR256:$src1, VR256:$src2),
9009              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9010              [(set VR256:$dst,
9011                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
9012              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
9013   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9014              (ins VR256:$src1, i256mem:$src2),
9015              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9016              [(set VR256:$dst,
9017                (vt256 (OpNode VR256:$src1,
9018                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
9019              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9020 }
9021
9022 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
9023 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
9024 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
9025 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
9026 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
9027
9028 //===----------------------------------------------------------------------===//
9029 // VGATHER - GATHER Operations
9030 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
9031                        X86MemOperand memop128, X86MemOperand memop256> {
9032   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
9033             (ins VR128:$src1, memop128:$src2, VR128:$mask),
9034             !strconcat(OpcodeStr,
9035               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9036             []>, VEX_4VOp3;
9037   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
9038             (ins RC256:$src1, memop256:$src2, RC256:$mask),
9039             !strconcat(OpcodeStr,
9040               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9041             []>, VEX_4VOp3, VEX_L;
9042 }
9043
9044 let mayLoad = 1, Constraints
9045   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
9046   in {
9047   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
9048   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
9049   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
9050   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
9051
9052   let ExeDomain = SSEPackedDouble in {
9053     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
9054     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
9055   }
9056
9057   let ExeDomain = SSEPackedSingle in {
9058     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
9059     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
9060   }
9061 }