lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def X86aesimc          : SDNode<"X86ISD::AESIMC",          SDTIntBinOp>;
  73 def X86aesenc          : SDNode<"X86ISD::AESENC",          SDTIntBinOp>;
  74 def X86aesenclast      : SDNode<"X86ISD::AESENCLAST",      SDTIntBinOp>;
  75 def X86aesdec          : SDNode<"X86ISD::AESDEC",          SDTIntBinOp>;
  76 def X86aesdeclast      : SDNode<"X86ISD::AESDECLAST",      SDTIntBinOp>;
  77
  78 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  79                                           SDTCisVT<1, v4f32>,
  80                                           SDTCisVT<2, v4f32>]>;
  81 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  82
  83 //===----------------------------------------------------------------------===//
  84 // SSE Complex Patterns
  85 //===----------------------------------------------------------------------===//
  86
  87 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  88 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  89 // forms.
  90 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  91                                   [SDNPHasChain, SDNPMayLoad]>;
  92 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  93                                   [SDNPHasChain, SDNPMayLoad]>;
  94
  95 def ssmem : Operand<v4f32> {
  96   let PrintMethod = "printf32mem";
  97   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  98   let ParserMatchClass = X86MemAsmOperand;
  99 }
 100 def sdmem : Operand<v2f64> {
 101   let PrintMethod = "printf64mem";
 102   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 103   let ParserMatchClass = X86MemAsmOperand;
 104 }
 105
 106 //===----------------------------------------------------------------------===//
 107 // SSE pattern fragments
 108 //===----------------------------------------------------------------------===//
 109
 110 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 111 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 112 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 113 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 114
 115 // Like 'store', but always requires vector alignment.
 116 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 117                            (store node:$val, node:$ptr), [{
 118   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 119 }]>;
 120
 121 // Like 'load', but always requires vector alignment.
 122 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 123   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 124 }]>;
 125
 126 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 127                                (f32 (alignedload node:$ptr))>;
 128 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 129                                (f64 (alignedload node:$ptr))>;
 130 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 131                                (v4f32 (alignedload node:$ptr))>;
 132 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 133                                (v2f64 (alignedload node:$ptr))>;
 134 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 135                                (v4i32 (alignedload node:$ptr))>;
 136 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 137                                (v2i64 (alignedload node:$ptr))>;
 138
 139 // Like 'load', but uses special alignment checks suitable for use in
 140 // memory operands in most SSE instructions, which are required to
 141 // be naturally aligned on some targets but not on others.  If the subtarget
 142 // allows unaligned accesses, match any load, though this may require
 143 // setting a feature bit in the processor (on startup, for example).
 144 // Opteron 10h and later implement such a feature.
 145 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 146   return    Subtarget->hasVectorUAMem()
 147          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 148 }]>;
 149
 150 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 151 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 152 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 153 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 154 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 155 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 156 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 157
 158 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 159 // 16-byte boundary.
 160 // FIXME: 8 byte alignment for mmx reads is not required
 161 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 162   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 163 }]>;
 164
 165 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 166 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 167 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 168 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 169
 170 // MOVNT Support
 171 // Like 'store', but requires the non-temporal bit to be set
 172 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 173                            (st node:$val, node:$ptr), [{
 174   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 175     return ST->isNonTemporal();
 176   return false;
 177 }]>;
 178
 179 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 180                                    (st node:$val, node:$ptr), [{
 181   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 182     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 183            ST->getAddressingMode() == ISD::UNINDEXED &&
 184            ST->getAlignment() >= 16;
 185   return false;
 186 }]>;
 187
 188 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 189                                    (st node:$val, node:$ptr), [{
 190   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 191     return ST->isNonTemporal() &&
 192            ST->getAlignment() < 16;
 193   return false;
 194 }]>;
 195
 196 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 197 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 198 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 199 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 200 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 201 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 202
 203 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 204                            (bitconvert (v2i64 (X86vzmovl
 205                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 206 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 207                            (bitconvert (v4i32 (X86vzmovl
 208                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 209
 210 def vzload_v2i64 : PatFrag<(ops node:$src),
 211                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 212
 213
 214 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 215   return N->isExactlyValue(+0.0);
 216 }]>;
 217
 218 // BYTE_imm - Transform bit immediates into byte immediates.
 219 def BYTE_imm  : SDNodeXForm<imm, [{
 220   // Transformation function: imm >> 3
 221   return getI32Imm(N->getZExtValue() >> 3);
 222 }]>;
 223
 224 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 225 // SHUFP* etc. imm.
 226 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFHW imm.
 232 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 237 // PSHUFLW imm.
 238 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 240 }]>;
 241
 242 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 243 // a PALIGNR imm.
 244 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 245   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 246 }]>;
 247
 248 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 249                        (vector_shuffle node:$lhs, node:$rhs), [{
 250   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 251   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 252 }]>;
 253
 254 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 255                       (vector_shuffle node:$lhs, node:$rhs), [{
 256   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 257 }]>;
 258
 259 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 260                       (vector_shuffle node:$lhs, node:$rhs), [{
 261   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 262 }]>;
 263
 264 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 265                             (vector_shuffle node:$lhs, node:$rhs), [{
 266   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 267 }]>;
 268
 269 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 270                       (vector_shuffle node:$lhs, node:$rhs), [{
 271   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 272 }]>;
 273
 274 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 275                     (vector_shuffle node:$lhs, node:$rhs), [{
 276   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 277 }]>;
 278
 279 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 280                    (vector_shuffle node:$lhs, node:$rhs), [{
 281   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 282 }]>;
 283
 284 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 285                        (vector_shuffle node:$lhs, node:$rhs), [{
 286   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 287 }]>;
 288
 289 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 290                        (vector_shuffle node:$lhs, node:$rhs), [{
 291   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 292 }]>;
 293
 294 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 295                      (vector_shuffle node:$lhs, node:$rhs), [{
 296   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 297 }]>;
 298
 299 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 300                      (vector_shuffle node:$lhs, node:$rhs), [{
 301   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 302 }]>;
 303
 304 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 305                            (vector_shuffle node:$lhs, node:$rhs), [{
 306   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 307 }]>;
 308
 309 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 310                            (vector_shuffle node:$lhs, node:$rhs), [{
 311   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 312 }]>;
 313
 314 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 315                      (vector_shuffle node:$lhs, node:$rhs), [{
 316   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 317 }], SHUFFLE_get_shuf_imm>;
 318
 319 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 320                     (vector_shuffle node:$lhs, node:$rhs), [{
 321   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 322 }], SHUFFLE_get_shuf_imm>;
 323
 324 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 325                       (vector_shuffle node:$lhs, node:$rhs), [{
 326   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 327 }], SHUFFLE_get_pshufhw_imm>;
 328
 329 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 330                       (vector_shuffle node:$lhs, node:$rhs), [{
 331   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 332 }], SHUFFLE_get_pshuflw_imm>;
 333
 334 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 335                      (vector_shuffle node:$lhs, node:$rhs), [{
 336   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 337 }], SHUFFLE_get_palign_imm>;
 338
 339 //===----------------------------------------------------------------------===//
 340 // SSE scalar FP Instructions
 341 //===----------------------------------------------------------------------===//
 342
 343 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 344 // instruction selection into a branch sequence.
 345 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 346   def CMOV_FR32 : I<0, Pseudo,
 347                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 348                     "#CMOV_FR32 PSEUDO!",
 349                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 350                                                   EFLAGS))]>;
 351   def CMOV_FR64 : I<0, Pseudo,
 352                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 353                     "#CMOV_FR64 PSEUDO!",
 354                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 355                                                   EFLAGS))]>;
 356   def CMOV_V4F32 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V4F32 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2F64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2F64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368   def CMOV_V2I64 : I<0, Pseudo,
 369                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 370                     "#CMOV_V2I64 PSEUDO!",
 371                     [(set VR128:$dst,
 372                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 373                                           EFLAGS)))]>;
 374 }
 375
 376 //===----------------------------------------------------------------------===//
 377 // SSE1 Instructions
 378 //===----------------------------------------------------------------------===//
 379
 380 // Move Instructions. Register-to-register movss is not used for FR32
 381 // register copies because it's a partial register update; FsMOVAPSrr is
 382 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 383 // because INSERT_SUBREG requires that the insert be implementable in terms of
 384 // a copy, and just mentioned, we don't use movss for copies.
 385 let Constraints = "$src1 = $dst" in
 386 def MOVSSrr : SSI<0x10, MRMSrcReg,
 387                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 388                   "movss\t{$src2, $dst|$dst, $src2}",
 389                   [(set (v4f32 VR128:$dst),
 390                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 391
 392 // Extract the low 32-bit value from one vector and insert it into another.
 393 let AddedComplexity = 15 in
 394 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 395           (MOVSSrr (v4f32 VR128:$src1),
 396                    (EXTRACT_SUBREG (v4f32 VR128:$src2), x86_subreg_ss))>;
 397
 398 // Implicitly promote a 32-bit scalar to a vector.
 399 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 400           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, x86_subreg_ss)>;
 401
 402 // Loading from memory automatically zeroing upper bits.
 403 let canFoldAsLoad = 1, isReMaterializable = 1 in
 404 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 405                   "movss\t{$src, $dst|$dst, $src}",
 406                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 407
 408 // MOVSSrm zeros the high parts of the register; represent this
 409 // with SUBREG_TO_REG.
 410 let AddedComplexity = 20 in {
 411 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 412           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 413 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 414           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 415 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 416           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 417 }
 418
 419 // Store scalar value to memory.
 420 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 421                   "movss\t{$src, $dst|$dst, $src}",
 422                   [(store FR32:$src, addr:$dst)]>;
 423
 424 // Extract and store.
 425 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 426                  addr:$dst),
 427           (MOVSSmr addr:$dst,
 428                    (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss))>;
 429
 430 // Conversion instructions
 431 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 432                       "cvttss2si\t{$src, $dst|$dst, $src}",
 433                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 434 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 435                       "cvttss2si\t{$src, $dst|$dst, $src}",
 436                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 437 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 438                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 439                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 440 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 441                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 442                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 443
 444 // Match intrinsics which expect XMM operand(s).
 445 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 446                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 447 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 448                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 449
 450 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 451                          "cvtss2si\t{$src, $dst|$dst, $src}",
 452                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 453 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 454                          "cvtss2si\t{$src, $dst|$dst, $src}",
 455                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 456                                            (load addr:$src)))]>;
 457
 458 // Match intrinisics which expect MM and XMM operand(s).
 459 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 460                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 461                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 462 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 463                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 464                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 465                                            (load addr:$src)))]>;
 466 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 467                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 468                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 469 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 470                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 471                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 472                                            (load addr:$src)))]>;
 473 let Constraints = "$src1 = $dst" in {
 474   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 475                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 476                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 477                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 478                                            VR64:$src2))]>;
 479   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 480                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 481                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 482                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 483                                             (load addr:$src2)))]>;
 484 }
 485
 486 // Aliases for intrinsics
 487 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 488                           "cvttss2si\t{$src, $dst|$dst, $src}",
 489                           [(set GR32:$dst,
 490                             (int_x86_sse_cvttss2si VR128:$src))]>;
 491 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 492                           "cvttss2si\t{$src, $dst|$dst, $src}",
 493                           [(set GR32:$dst,
 494                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 495
 496 let Constraints = "$src1 = $dst" in {
 497   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 498                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 499                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 500                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 501                                               GR32:$src2))]>;
 502   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 503                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 504                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 505                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 506                                               (loadi32 addr:$src2)))]>;
 507 }
 508
 509 // Comparison instructions
 510 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 511   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 512                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 513                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 514 let mayLoad = 1 in
 515   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 516                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 517                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 518 }
 519
 520 let Defs = [EFLAGS] in {
 521 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 522                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 523                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 524 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 525                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 526                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 527
 528 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 529                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 530 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 531                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 532
 533 } // Defs = [EFLAGS]
 534
 535 // Aliases to match intrinsics which expect XMM operand(s).
 536 let Constraints = "$src1 = $dst" in {
 537   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 538                         (outs VR128:$dst),
 539                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 540                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 541                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 542                                              VR128:$src1,
 543                                              VR128:$src, imm:$cc))]>;
 544   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 545                         (outs VR128:$dst),
 546                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 547                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 548                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 549                                            (load addr:$src), imm:$cc))]>;
 550 }
 551
 552 let Defs = [EFLAGS] in {
 553 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 554                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 555                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 556                                                VR128:$src2))]>;
 557 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 558                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 559                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 560                                                (load addr:$src2)))]>;
 561
 562 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 563                       "comiss\t{$src2, $src1|$src1, $src2}",
 564                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 565                                              VR128:$src2))]>;
 566 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 567                       "comiss\t{$src2, $src1|$src1, $src2}",
 568                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 569                                              (load addr:$src2)))]>;
 570 } // Defs = [EFLAGS]
 571
 572 // Aliases of packed SSE1 instructions for scalar use. These all have names
 573 // that start with 'Fs'.
 574
 575 // Alias instructions that map fld0 to pxor for sse.
 576 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 577     canFoldAsLoad = 1 in
 578   // FIXME: Set encoding to pseudo!
 579 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 580                  [(set FR32:$dst, fp32imm0)]>,
 581                  Requires<[HasSSE1]>, TB, OpSize;
 582
 583 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 584 // disregarded.
 585 let neverHasSideEffects = 1 in
 586 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 587                      "movaps\t{$src, $dst|$dst, $src}", []>;
 588
 589 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 590 // disregarded.
 591 let canFoldAsLoad = 1, isReMaterializable = 1 in
 592 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 593                      "movaps\t{$src, $dst|$dst, $src}",
 594                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 595
 596 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 597 let Constraints = "$src1 = $dst" in {
 598 let isCommutable = 1 in {
 599   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 600                                        (ins FR32:$src1, FR32:$src2),
 601                       "andps\t{$src2, $dst|$dst, $src2}",
 602                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 603   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 604                                        (ins FR32:$src1, FR32:$src2),
 605                       "orps\t{$src2, $dst|$dst, $src2}",
 606                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 607   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 608                                        (ins FR32:$src1, FR32:$src2),
 609                       "xorps\t{$src2, $dst|$dst, $src2}",
 610                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 611 }
 612
 613 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 614                                      (ins FR32:$src1, f128mem:$src2),
 615                     "andps\t{$src2, $dst|$dst, $src2}",
 616                     [(set FR32:$dst, (X86fand FR32:$src1,
 617                                       (memopfsf32 addr:$src2)))]>;
 618 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 619                                      (ins FR32:$src1, f128mem:$src2),
 620                     "orps\t{$src2, $dst|$dst, $src2}",
 621                     [(set FR32:$dst, (X86for FR32:$src1,
 622                                       (memopfsf32 addr:$src2)))]>;
 623 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 624                                      (ins FR32:$src1, f128mem:$src2),
 625                     "xorps\t{$src2, $dst|$dst, $src2}",
 626                     [(set FR32:$dst, (X86fxor FR32:$src1,
 627                                       (memopfsf32 addr:$src2)))]>;
 628
 629 let neverHasSideEffects = 1 in {
 630 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 631                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 632                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 633 let mayLoad = 1 in
 634 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 635                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 636                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 637 }
 638 }
 639
 640 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 641 ///
 642 /// In addition, we also have a special variant of the scalar form here to
 643 /// represent the associated intrinsic operation.  This form is unlike the
 644 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 645 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 646 ///
 647 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 648 /// six "instructions".
 649 ///
 650 let Constraints = "$src1 = $dst" in {
 651 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 652                                   SDNode OpNode, Intrinsic F32Int,
 653                                   bit Commutable = 0> {
 654   // Scalar operation, reg+reg.
 655   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 656                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 657                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 658     let isCommutable = Commutable;
 659   }
 660
 661   // Scalar operation, reg+mem.
 662   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 663                                  (ins FR32:$src1, f32mem:$src2),
 664                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 665                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 666
 667   // Vector operation, reg+reg.
 668   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 669                                  (ins VR128:$src1, VR128:$src2),
 670                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 671                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 672     let isCommutable = Commutable;
 673   }
 674
 675   // Vector operation, reg+mem.
 676   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 677                                  (ins VR128:$src1, f128mem:$src2),
 678                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 679              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 680
 681   // Intrinsic operation, reg+reg.
 682   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 683                                      (ins VR128:$src1, VR128:$src2),
 684                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 685                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]>;
 686
 687   // Intrinsic operation, reg+mem.
 688   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 689                                      (ins VR128:$src1, ssmem:$src2),
 690                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 691                      [(set VR128:$dst, (F32Int VR128:$src1,
 692                                                sse_load_f32:$src2))]>;
 693 }
 694 }
 695
 696 // Arithmetic instructions
 697 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 698 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 699 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 700 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 701
 702 /// sse1_fp_binop_rm - Other SSE1 binops
 703 ///
 704 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 705 /// instructions for a full-vector intrinsic form.  Operations that map
 706 /// onto C operators don't use this form since they just use the plain
 707 /// vector form instead of having a separate vector intrinsic form.
 708 ///
 709 /// This provides a total of eight "instructions".
 710 ///
 711 let Constraints = "$src1 = $dst" in {
 712 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 713                             SDNode OpNode,
 714                             Intrinsic F32Int,
 715                             Intrinsic V4F32Int,
 716                             bit Commutable = 0> {
 717
 718   // Scalar operation, reg+reg.
 719   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 720                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 721                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 722     let isCommutable = Commutable;
 723   }
 724
 725   // Scalar operation, reg+mem.
 726   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 727                                  (ins FR32:$src1, f32mem:$src2),
 728                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 729                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 730
 731   // Vector operation, reg+reg.
 732   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 733                                  (ins VR128:$src1, VR128:$src2),
 734                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 735                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 736     let isCommutable = Commutable;
 737   }
 738
 739   // Vector operation, reg+mem.
 740   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 741                                  (ins VR128:$src1, f128mem:$src2),
 742                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 743              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 744
 745   // Intrinsic operation, reg+reg.
 746   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 747                                      (ins VR128:$src1, VR128:$src2),
 748                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 749                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 750     let isCommutable = Commutable;
 751   }
 752
 753   // Intrinsic operation, reg+mem.
 754   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 755                                      (ins VR128:$src1, ssmem:$src2),
 756                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 757                      [(set VR128:$dst, (F32Int VR128:$src1,
 758                                                sse_load_f32:$src2))]>;
 759
 760   // Vector intrinsic operation, reg+reg.
 761   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 762                                      (ins VR128:$src1, VR128:$src2),
 763                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 764                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 765     let isCommutable = Commutable;
 766   }
 767
 768   // Vector intrinsic operation, reg+mem.
 769   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 770                                      (ins VR128:$src1, f128mem:$src2),
 771                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 772            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 773 }
 774 }
 775
 776 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 777                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 778 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 779                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 780
 781 //===----------------------------------------------------------------------===//
 782 // SSE packed FP Instructions
 783
 784 // Move Instructions
 785 let neverHasSideEffects = 1 in
 786 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 787                    "movaps\t{$src, $dst|$dst, $src}", []>;
 788 let canFoldAsLoad = 1, isReMaterializable = 1 in
 789 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 790                    "movaps\t{$src, $dst|$dst, $src}",
 791                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 792
 793 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 794                    "movaps\t{$src, $dst|$dst, $src}",
 795                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 796
 797 let neverHasSideEffects = 1 in
 798 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 799                    "movups\t{$src, $dst|$dst, $src}", []>;
 800 let canFoldAsLoad = 1, isReMaterializable = 1 in
 801 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 802                    "movups\t{$src, $dst|$dst, $src}",
 803                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 804 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 805                    "movups\t{$src, $dst|$dst, $src}",
 806                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 807
 808 // Intrinsic forms of MOVUPS load and store
 809 let canFoldAsLoad = 1, isReMaterializable = 1 in
 810 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 811                        "movups\t{$src, $dst|$dst, $src}",
 812                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 813 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 814                        "movups\t{$src, $dst|$dst, $src}",
 815                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 816
 817 let Constraints = "$src1 = $dst" in {
 818   let AddedComplexity = 20 in {
 819     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 820                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 821                        "movlps\t{$src2, $dst|$dst, $src2}",
 822        [(set VR128:$dst,
 823          (movlp VR128:$src1,
 824                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 825     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 826                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 827                        "movhps\t{$src2, $dst|$dst, $src2}",
 828        [(set VR128:$dst,
 829          (movlhps VR128:$src1,
 830                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 831   } // AddedComplexity
 832 } // Constraints = "$src1 = $dst"
 833
 834
 835 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 836           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 837
 838 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 839                    "movlps\t{$src, $dst|$dst, $src}",
 840                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 841                                  (iPTR 0))), addr:$dst)]>;
 842
 843 // v2f64 extract element 1 is always custom lowered to unpack high to low
 844 // and extract element 0 so the non-store version isn't too horrible.
 845 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 846                    "movhps\t{$src, $dst|$dst, $src}",
 847                    [(store (f64 (vector_extract
 848                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 849                                          (undef)), (iPTR 0))), addr:$dst)]>;
 850
 851 let Constraints = "$src1 = $dst" in {
 852 let AddedComplexity = 20 in {
 853 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 854                                      (ins VR128:$src1, VR128:$src2),
 855                     "movlhps\t{$src2, $dst|$dst, $src2}",
 856                     [(set VR128:$dst,
 857                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 858
 859 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 860                                      (ins VR128:$src1, VR128:$src2),
 861                     "movhlps\t{$src2, $dst|$dst, $src2}",
 862                     [(set VR128:$dst,
 863                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 864 } // AddedComplexity
 865 } // Constraints = "$src1 = $dst"
 866
 867 let AddedComplexity = 20 in {
 868 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 869           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 870 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 871           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 872 }
 873
 874
 875
 876 // Arithmetic
 877
 878 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 879 ///
 880 /// In addition, we also have a special variant of the scalar form here to
 881 /// represent the associated intrinsic operation.  This form is unlike the
 882 /// plain scalar form, in that it takes an entire vector (instead of a
 883 /// scalar) and leaves the top elements undefined.
 884 ///
 885 /// And, we have a special variant form for a full-vector intrinsic form.
 886 ///
 887 /// These four forms can each have a reg or a mem operand, so there are a
 888 /// total of eight "instructions".
 889 ///
 890 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 891                            SDNode OpNode,
 892                            Intrinsic F32Int,
 893                            Intrinsic V4F32Int,
 894                            bit Commutable = 0> {
 895   // Scalar operation, reg.
 896   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 897                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 898                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 899     let isCommutable = Commutable;
 900   }
 901
 902   // Scalar operation, mem.
 903   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 904                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 905                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
 906             Requires<[HasSSE1, OptForSize]>;
 907
 908   // Vector operation, reg.
 909   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 910               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 911               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 912     let isCommutable = Commutable;
 913   }
 914
 915   // Vector operation, mem.
 916   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 917                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 918                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 919
 920   // Intrinsic operation, reg.
 921   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 922                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 923                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 924     let isCommutable = Commutable;
 925   }
 926
 927   // Intrinsic operation, mem.
 928   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 929                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 930                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 931
 932   // Vector intrinsic operation, reg
 933   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 934                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 935                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 936     let isCommutable = Commutable;
 937   }
 938
 939   // Vector intrinsic operation, mem
 940   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 941                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 942                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 943 }
 944
 945 // Square root.
 946 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 947                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 948
 949 // Reciprocal approximations. Note that these typically require refinement
 950 // in order to obtain suitable precision.
 951 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 952                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 953 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 954                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 955
 956 // Logical
 957 let Constraints = "$src1 = $dst" in {
 958   let isCommutable = 1 in {
 959     def ANDPSrr : PSI<0x54, MRMSrcReg,
 960                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 961                       "andps\t{$src2, $dst|$dst, $src2}",
 962                       [(set VR128:$dst, (v2i64
 963                                          (and VR128:$src1, VR128:$src2)))]>;
 964     def ORPSrr  : PSI<0x56, MRMSrcReg,
 965                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 966                       "orps\t{$src2, $dst|$dst, $src2}",
 967                       [(set VR128:$dst, (v2i64
 968                                          (or VR128:$src1, VR128:$src2)))]>;
 969     def XORPSrr : PSI<0x57, MRMSrcReg,
 970                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 971                       "xorps\t{$src2, $dst|$dst, $src2}",
 972                       [(set VR128:$dst, (v2i64
 973                                          (xor VR128:$src1, VR128:$src2)))]>;
 974   }
 975
 976   def ANDPSrm : PSI<0x54, MRMSrcMem,
 977                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 978                     "andps\t{$src2, $dst|$dst, $src2}",
 979                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 980                                        (memopv2i64 addr:$src2)))]>;
 981   def ORPSrm  : PSI<0x56, MRMSrcMem,
 982                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 983                     "orps\t{$src2, $dst|$dst, $src2}",
 984                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 985                                        (memopv2i64 addr:$src2)))]>;
 986   def XORPSrm : PSI<0x57, MRMSrcMem,
 987                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 988                     "xorps\t{$src2, $dst|$dst, $src2}",
 989                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 990                                        (memopv2i64 addr:$src2)))]>;
 991   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 992                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 993                      "andnps\t{$src2, $dst|$dst, $src2}",
 994                      [(set VR128:$dst,
 995                        (v2i64 (and (xor VR128:$src1,
 996                                     (bc_v2i64 (v4i32 immAllOnesV))),
 997                                VR128:$src2)))]>;
 998   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 999                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1000                      "andnps\t{$src2, $dst|$dst, $src2}",
1001                      [(set VR128:$dst,
1002                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1003                                     (bc_v2i64 (v4i32 immAllOnesV))),
1004                                (memopv2i64 addr:$src2))))]>;
1005 }
1006
1007 let Constraints = "$src1 = $dst" in {
1008   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1009                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1010                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1011                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1012                                                         VR128:$src, imm:$cc))]>;
1013   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1014                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1015                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1016                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1017                                             (memop addr:$src), imm:$cc))]>;
1018 }
1019 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1020           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1021 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1022           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1023
1024 // Shuffle and unpack instructions
1025 let Constraints = "$src1 = $dst" in {
1026   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1027     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1028                           (outs VR128:$dst), (ins VR128:$src1,
1029                            VR128:$src2, i8imm:$src3),
1030                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1031                           [(set VR128:$dst,
1032                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1033   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1034                         (outs VR128:$dst), (ins VR128:$src1,
1035                          f128mem:$src2, i8imm:$src3),
1036                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1037                         [(set VR128:$dst,
1038                           (v4f32 (shufp:$src3
1039                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1040
1041   let AddedComplexity = 10 in {
1042     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1043                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1044                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1045                          [(set VR128:$dst,
1046                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1047     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1048                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1049                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1050                          [(set VR128:$dst,
1051                            (v4f32 (unpckh VR128:$src1,
1052                                           (memopv4f32 addr:$src2))))]>;
1053
1054     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1055                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1056                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1057                          [(set VR128:$dst,
1058                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1059     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1060                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1061                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1062                          [(set VR128:$dst,
1063                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1064   } // AddedComplexity
1065 } // Constraints = "$src1 = $dst"
1066
1067 // Mask creation
1068 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1069                      "movmskps\t{$src, $dst|$dst, $src}",
1070                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1071 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1072                      "movmskpd\t{$src, $dst|$dst, $src}",
1073                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1074
1075 // Prefetch intrinsic.
1076 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1077     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1078 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1079     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1080 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1081     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1082 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1083     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1084
1085 // Non-temporal stores
1086 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1087                     "movntps\t{$src, $dst|$dst, $src}",
1088                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1089
1090 let AddedComplexity = 400 in { // Prefer non-temporal versions
1091 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1092                     "movntps\t{$src, $dst|$dst, $src}",
1093                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1094
1095 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1096                     "movntdq\t{$src, $dst|$dst, $src}",
1097                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1098
1099 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1100                  "movnti\t{$src, $dst|$dst, $src}",
1101                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1102                TB, Requires<[HasSSE2]>;
1103
1104 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1105                      "movnti\t{$src, $dst|$dst, $src}",
1106                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1107                   TB, Requires<[HasSSE2]>;
1108 }
1109
1110 // Load, store, and memory fence
1111 def SFENCE : PSI<0xAE, MRM7r, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
1112
1113 // MXCSR register
1114 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1115                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1116 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1117                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1118
1119 // Alias instructions that map zero vector to pxor / xorp* for sse.
1120 // We set canFoldAsLoad because this can be converted to a constant-pool
1121 // load of an all-zeros value if folding it would be beneficial.
1122 // FIXME: Change encoding to pseudo!
1123 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1124     isCodeGenOnly = 1 in
1125 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1126                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1127
1128 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
1129 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
1130 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
1131 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
1132 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
1133
1134 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1135           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss))>;
1136
1137 //===---------------------------------------------------------------------===//
1138 // SSE2 Instructions
1139 //===---------------------------------------------------------------------===//
1140
1141 // Move Instructions. Register-to-register movsd is not used for FR64
1142 // register copies because it's a partial register update; FsMOVAPDrr is
1143 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1144 // because INSERT_SUBREG requires that the insert be implementable in terms of
1145 // a copy, and just mentioned, we don't use movsd for copies.
1146 let Constraints = "$src1 = $dst" in
1147 def MOVSDrr : SDI<0x10, MRMSrcReg,
1148                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1149                   "movsd\t{$src2, $dst|$dst, $src2}",
1150                   [(set (v2f64 VR128:$dst),
1151                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1152
1153 // Extract the low 64-bit value from one vector and insert it into another.
1154 let AddedComplexity = 15 in
1155 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1156           (MOVSDrr (v2f64 VR128:$src1),
1157                    (EXTRACT_SUBREG (v2f64 VR128:$src2), x86_subreg_sd))>;
1158
1159 // Implicitly promote a 64-bit scalar to a vector.
1160 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1161           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, x86_subreg_sd)>;
1162
1163 // Loading from memory automatically zeroing upper bits.
1164 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1165 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1166                   "movsd\t{$src, $dst|$dst, $src}",
1167                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1168
1169 // MOVSDrm zeros the high parts of the register; represent this
1170 // with SUBREG_TO_REG.
1171 let AddedComplexity = 20 in {
1172 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1173           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1174 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1175           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1176 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1177           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1178 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1179           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1180 def : Pat<(v2f64 (X86vzload addr:$src)),
1181           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1182 }
1183
1184 // Store scalar value to memory.
1185 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1186                   "movsd\t{$src, $dst|$dst, $src}",
1187                   [(store FR64:$src, addr:$dst)]>;
1188
1189 // Extract and store.
1190 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1191                  addr:$dst),
1192           (MOVSDmr addr:$dst,
1193                    (EXTRACT_SUBREG (v2f64 VR128:$src), x86_subreg_sd))>;
1194
1195 // Conversion instructions
1196 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1197                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1198                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1199 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1200                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1201                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1202 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1203                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1204                       [(set FR32:$dst, (fround FR64:$src))]>;
1205 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1206                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1207                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1208                   Requires<[HasSSE2, OptForSize]>;
1209 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1210                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1211                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1212 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1213                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1214                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1215
1216 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1217                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1218 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1219                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1220 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1221                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1222 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1223                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1224 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1225                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1226 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1227                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1228 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1229                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1230 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1231                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1232 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1233                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1234 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1235                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1236
1237 // SSE2 instructions with XS prefix
1238 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1239                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1240                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1241                  Requires<[HasSSE2]>;
1242 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1243                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1244                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1245                  Requires<[HasSSE2, OptForSize]>;
1246
1247 def : Pat<(extloadf32 addr:$src),
1248           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1249       Requires<[HasSSE2, OptForSpeed]>;
1250
1251 // Match intrinsics which expect XMM operand(s).
1252 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1253                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1254                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1255 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1256                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1257                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1258                                            (load addr:$src)))]>;
1259
1260 // Match intrinisics which expect MM and XMM operand(s).
1261 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1262                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1263                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1264 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1265                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1266                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1267                                            (memop addr:$src)))]>;
1268 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1269                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1270                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1271 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1272                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1273                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1274                                            (memop addr:$src)))]>;
1275 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1276                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1277                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1278 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1279                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1280                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1281                                             (load addr:$src)))]>;
1282
1283 // Aliases for intrinsics
1284 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1285                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1286                           [(set GR32:$dst,
1287                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1288 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1289                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1290                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1291                                             (load addr:$src)))]>;
1292
1293 // Comparison instructions
1294 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1295   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1296                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1297                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1298 let mayLoad = 1 in
1299   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1300                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1301                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1302 }
1303
1304 let Defs = [EFLAGS] in {
1305 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1306                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1307                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1308 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1309                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1310                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1311 } // Defs = [EFLAGS]
1312
1313 // Aliases to match intrinsics which expect XMM operand(s).
1314 let Constraints = "$src1 = $dst" in {
1315   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1316                         (outs VR128:$dst),
1317                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1318                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1319                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1320                                            VR128:$src, imm:$cc))]>;
1321   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1322                         (outs VR128:$dst),
1323                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1324                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1325                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1326                                            (load addr:$src), imm:$cc))]>;
1327 }
1328
1329 let Defs = [EFLAGS] in {
1330 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1331                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1332                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1333                                                VR128:$src2))]>;
1334 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1335                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1336                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1337                                                (load addr:$src2)))]>;
1338
1339 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1340                       "comisd\t{$src2, $src1|$src1, $src2}",
1341                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1342                                              VR128:$src2))]>;
1343 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1344                       "comisd\t{$src2, $src1|$src1, $src2}",
1345                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1346                                              (load addr:$src2)))]>;
1347 } // Defs = [EFLAGS]
1348
1349 // Aliases of packed SSE2 instructions for scalar use. These all have names
1350 // that start with 'Fs'.
1351
1352 // Alias instructions that map fld0 to pxor for sse.
1353 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1354     canFoldAsLoad = 1 in
1355 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1356                  [(set FR64:$dst, fpimm0)]>,
1357                Requires<[HasSSE2]>, TB, OpSize;
1358
1359 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1360 // disregarded.
1361 let neverHasSideEffects = 1 in
1362 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1363                      "movapd\t{$src, $dst|$dst, $src}", []>;
1364
1365 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1366 // disregarded.
1367 let canFoldAsLoad = 1, isReMaterializable = 1 in
1368 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1369                      "movapd\t{$src, $dst|$dst, $src}",
1370                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1371
1372 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1373 let Constraints = "$src1 = $dst" in {
1374 let isCommutable = 1 in {
1375   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1376                                        (ins FR64:$src1, FR64:$src2),
1377                       "andpd\t{$src2, $dst|$dst, $src2}",
1378                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1379   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1380                                        (ins FR64:$src1, FR64:$src2),
1381                       "orpd\t{$src2, $dst|$dst, $src2}",
1382                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1383   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1384                                        (ins FR64:$src1, FR64:$src2),
1385                       "xorpd\t{$src2, $dst|$dst, $src2}",
1386                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1387 }
1388
1389 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1390                                      (ins FR64:$src1, f128mem:$src2),
1391                     "andpd\t{$src2, $dst|$dst, $src2}",
1392                     [(set FR64:$dst, (X86fand FR64:$src1,
1393                                       (memopfsf64 addr:$src2)))]>;
1394 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1395                                      (ins FR64:$src1, f128mem:$src2),
1396                     "orpd\t{$src2, $dst|$dst, $src2}",
1397                     [(set FR64:$dst, (X86for FR64:$src1,
1398                                       (memopfsf64 addr:$src2)))]>;
1399 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1400                                      (ins FR64:$src1, f128mem:$src2),
1401                     "xorpd\t{$src2, $dst|$dst, $src2}",
1402                     [(set FR64:$dst, (X86fxor FR64:$src1,
1403                                       (memopfsf64 addr:$src2)))]>;
1404
1405 let neverHasSideEffects = 1 in {
1406 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1407                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1408                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1409 let mayLoad = 1 in
1410 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1411                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1412                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1413 }
1414 }
1415
1416 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1417 ///
1418 /// In addition, we also have a special variant of the scalar form here to
1419 /// represent the associated intrinsic operation.  This form is unlike the
1420 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1421 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1422 ///
1423 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1424 /// six "instructions".
1425 ///
1426 let Constraints = "$src1 = $dst" in {
1427 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1428                                   SDNode OpNode, Intrinsic F64Int,
1429                                   bit Commutable = 0> {
1430   // Scalar operation, reg+reg.
1431   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1432                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1433                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1434     let isCommutable = Commutable;
1435   }
1436
1437   // Scalar operation, reg+mem.
1438   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1439                                  (ins FR64:$src1, f64mem:$src2),
1440                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1441                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1442
1443   // Vector operation, reg+reg.
1444   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1445                                  (ins VR128:$src1, VR128:$src2),
1446                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1447                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1448     let isCommutable = Commutable;
1449   }
1450
1451   // Vector operation, reg+mem.
1452   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1453                                  (ins VR128:$src1, f128mem:$src2),
1454                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1455              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1456
1457   // Intrinsic operation, reg+reg.
1458   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1459                                      (ins VR128:$src1, VR128:$src2),
1460                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1461                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]>;
1462
1463   // Intrinsic operation, reg+mem.
1464   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1465                                      (ins VR128:$src1, sdmem:$src2),
1466                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1467                      [(set VR128:$dst, (F64Int VR128:$src1,
1468                                                sse_load_f64:$src2))]>;
1469 }
1470 }
1471
1472 // Arithmetic instructions
1473 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1474 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1475 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1476 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1477
1478 /// sse2_fp_binop_rm - Other SSE2 binops
1479 ///
1480 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1481 /// instructions for a full-vector intrinsic form.  Operations that map
1482 /// onto C operators don't use this form since they just use the plain
1483 /// vector form instead of having a separate vector intrinsic form.
1484 ///
1485 /// This provides a total of eight "instructions".
1486 ///
1487 let Constraints = "$src1 = $dst" in {
1488 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1489                             SDNode OpNode,
1490                             Intrinsic F64Int,
1491                             Intrinsic V2F64Int,
1492                             bit Commutable = 0> {
1493
1494   // Scalar operation, reg+reg.
1495   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1496                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1497                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1498     let isCommutable = Commutable;
1499   }
1500
1501   // Scalar operation, reg+mem.
1502   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1503                                  (ins FR64:$src1, f64mem:$src2),
1504                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1505                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1506
1507   // Vector operation, reg+reg.
1508   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1509                                  (ins VR128:$src1, VR128:$src2),
1510                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1511                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1512     let isCommutable = Commutable;
1513   }
1514
1515   // Vector operation, reg+mem.
1516   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1517                                  (ins VR128:$src1, f128mem:$src2),
1518                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1519              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1520
1521   // Intrinsic operation, reg+reg.
1522   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1523                                      (ins VR128:$src1, VR128:$src2),
1524                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1525                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1526     let isCommutable = Commutable;
1527   }
1528
1529   // Intrinsic operation, reg+mem.
1530   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1531                                      (ins VR128:$src1, sdmem:$src2),
1532                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1533                      [(set VR128:$dst, (F64Int VR128:$src1,
1534                                                sse_load_f64:$src2))]>;
1535
1536   // Vector intrinsic operation, reg+reg.
1537   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1538                                      (ins VR128:$src1, VR128:$src2),
1539                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1540                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1541     let isCommutable = Commutable;
1542   }
1543
1544   // Vector intrinsic operation, reg+mem.
1545   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1546                                      (ins VR128:$src1, f128mem:$src2),
1547                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1548                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1549                                                  (memopv2f64 addr:$src2)))]>;
1550 }
1551 }
1552
1553 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1554                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1555 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1556                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1557
1558 //===---------------------------------------------------------------------===//
1559 // SSE packed FP Instructions
1560
1561 // Move Instructions
1562 let neverHasSideEffects = 1 in
1563 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1564                    "movapd\t{$src, $dst|$dst, $src}", []>;
1565 let canFoldAsLoad = 1, isReMaterializable = 1 in
1566 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1567                    "movapd\t{$src, $dst|$dst, $src}",
1568                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1569
1570 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1571                    "movapd\t{$src, $dst|$dst, $src}",
1572                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1573
1574 let neverHasSideEffects = 1 in
1575 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1576                    "movupd\t{$src, $dst|$dst, $src}", []>;
1577 let canFoldAsLoad = 1 in
1578 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1579                    "movupd\t{$src, $dst|$dst, $src}",
1580                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1581 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1582                    "movupd\t{$src, $dst|$dst, $src}",
1583                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1584
1585 // Intrinsic forms of MOVUPD load and store
1586 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1587                        "movupd\t{$src, $dst|$dst, $src}",
1588                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1589 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1590                        "movupd\t{$src, $dst|$dst, $src}",
1591                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1592
1593 let Constraints = "$src1 = $dst" in {
1594   let AddedComplexity = 20 in {
1595     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1596                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1597                        "movlpd\t{$src2, $dst|$dst, $src2}",
1598                        [(set VR128:$dst,
1599                          (v2f64 (movlp VR128:$src1,
1600                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1601     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1602                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1603                        "movhpd\t{$src2, $dst|$dst, $src2}",
1604                        [(set VR128:$dst,
1605                          (v2f64 (movlhps VR128:$src1,
1606                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1607   } // AddedComplexity
1608 } // Constraints = "$src1 = $dst"
1609
1610 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1611                    "movlpd\t{$src, $dst|$dst, $src}",
1612                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1613                                  (iPTR 0))), addr:$dst)]>;
1614
1615 // v2f64 extract element 1 is always custom lowered to unpack high to low
1616 // and extract element 0 so the non-store version isn't too horrible.
1617 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1618                    "movhpd\t{$src, $dst|$dst, $src}",
1619                    [(store (f64 (vector_extract
1620                                  (v2f64 (unpckh VR128:$src, (undef))),
1621                                  (iPTR 0))), addr:$dst)]>;
1622
1623 // SSE2 instructions without OpSize prefix
1624 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1625                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1626                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1627                      TB, Requires<[HasSSE2]>;
1628 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1629                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1630                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1631                                         (bitconvert (memopv2i64 addr:$src))))]>,
1632                      TB, Requires<[HasSSE2]>;
1633
1634 // SSE2 instructions with XS prefix
1635 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1636                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1637                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1638                      XS, Requires<[HasSSE2]>;
1639 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1640                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1641                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1642                                         (bitconvert (memopv2i64 addr:$src))))]>,
1643                      XS, Requires<[HasSSE2]>;
1644
1645 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1646                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1647                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1648 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1649                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1650                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1651                                             (memop addr:$src)))]>;
1652 // SSE2 packed instructions with XS prefix
1653 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1654                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1655 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1656                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1657
1658 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1659                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1660                         [(set VR128:$dst,
1661                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1662                       XS, Requires<[HasSSE2]>;
1663 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1664                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1665                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1666                                            (memop addr:$src)))]>,
1667                       XS, Requires<[HasSSE2]>;
1668
1669 // SSE2 packed instructions with XD prefix
1670 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1671                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1672                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1673                      XD, Requires<[HasSSE2]>;
1674 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1675                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1676                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1677                                           (memop addr:$src)))]>,
1678                      XD, Requires<[HasSSE2]>;
1679
1680 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1681                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1682                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1683 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1684                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1685                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1686                                              (memop addr:$src)))]>;
1687
1688 // SSE2 instructions without OpSize prefix
1689 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1690                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1691 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1692                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1693
1694 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1695                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1696                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1697                      TB, Requires<[HasSSE2]>;
1698 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1699                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1700                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1701                                           (load addr:$src)))]>,
1702                      TB, Requires<[HasSSE2]>;
1703
1704 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1705                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1706 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1707                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1708
1709
1710 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1711                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1712                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1713 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1714                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1715                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1716                                             (memop addr:$src)))]>;
1717
1718 // Match intrinsics which expect XMM operand(s).
1719 // Aliases for intrinsics
1720 let Constraints = "$src1 = $dst" in {
1721 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1722                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1723                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1724                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1725                                            GR32:$src2))]>;
1726 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1727                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1728                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1729                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1730                                            (loadi32 addr:$src2)))]>;
1731 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1732                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1733                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1734                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1735                                       VR128:$src2))]>;
1736 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1737                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1738                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1739                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1740                                       (load addr:$src2)))]>;
1741 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1742                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1743                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1744                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1745                                        VR128:$src2))]>, XS,
1746                     Requires<[HasSSE2]>;
1747 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1748                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1749                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1750                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1751                                        (load addr:$src2)))]>, XS,
1752                     Requires<[HasSSE2]>;
1753 }
1754
1755 // Arithmetic
1756
1757 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1758 ///
1759 /// In addition, we also have a special variant of the scalar form here to
1760 /// represent the associated intrinsic operation.  This form is unlike the
1761 /// plain scalar form, in that it takes an entire vector (instead of a
1762 /// scalar) and leaves the top elements undefined.
1763 ///
1764 /// And, we have a special variant form for a full-vector intrinsic form.
1765 ///
1766 /// These four forms can each have a reg or a mem operand, so there are a
1767 /// total of eight "instructions".
1768 ///
1769 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1770                            SDNode OpNode,
1771                            Intrinsic F64Int,
1772                            Intrinsic V2F64Int,
1773                            bit Commutable = 0> {
1774   // Scalar operation, reg.
1775   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1776                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1777                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1778     let isCommutable = Commutable;
1779   }
1780
1781   // Scalar operation, mem.
1782   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1783                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1784                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1785
1786   // Vector operation, reg.
1787   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1788               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1789               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1790     let isCommutable = Commutable;
1791   }
1792
1793   // Vector operation, mem.
1794   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1795                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1796                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1797
1798   // Intrinsic operation, reg.
1799   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1800                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1801                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1802     let isCommutable = Commutable;
1803   }
1804
1805   // Intrinsic operation, mem.
1806   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1807                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1808                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1809
1810   // Vector intrinsic operation, reg
1811   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1812                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1813                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1814     let isCommutable = Commutable;
1815   }
1816
1817   // Vector intrinsic operation, mem
1818   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1819                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1820                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1821 }
1822
1823 // Square root.
1824 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1825                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1826
1827 // There is no f64 version of the reciprocal approximation instructions.
1828
1829 // Logical
1830 let Constraints = "$src1 = $dst" in {
1831   let isCommutable = 1 in {
1832     def ANDPDrr : PDI<0x54, MRMSrcReg,
1833                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1834                       "andpd\t{$src2, $dst|$dst, $src2}",
1835                       [(set VR128:$dst,
1836                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1837                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1838     def ORPDrr  : PDI<0x56, MRMSrcReg,
1839                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1840                       "orpd\t{$src2, $dst|$dst, $src2}",
1841                       [(set VR128:$dst,
1842                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1843                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1844     def XORPDrr : PDI<0x57, MRMSrcReg,
1845                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1846                       "xorpd\t{$src2, $dst|$dst, $src2}",
1847                       [(set VR128:$dst,
1848                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1849                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1850   }
1851
1852   def ANDPDrm : PDI<0x54, MRMSrcMem,
1853                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1854                     "andpd\t{$src2, $dst|$dst, $src2}",
1855                     [(set VR128:$dst,
1856                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1857                        (memopv2i64 addr:$src2)))]>;
1858   def ORPDrm  : PDI<0x56, MRMSrcMem,
1859                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1860                     "orpd\t{$src2, $dst|$dst, $src2}",
1861                     [(set VR128:$dst,
1862                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1863                        (memopv2i64 addr:$src2)))]>;
1864   def XORPDrm : PDI<0x57, MRMSrcMem,
1865                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1866                     "xorpd\t{$src2, $dst|$dst, $src2}",
1867                     [(set VR128:$dst,
1868                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1869                        (memopv2i64 addr:$src2)))]>;
1870   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1871                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1872                      "andnpd\t{$src2, $dst|$dst, $src2}",
1873                      [(set VR128:$dst,
1874                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1875                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1876   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1877                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1878                      "andnpd\t{$src2, $dst|$dst, $src2}",
1879                      [(set VR128:$dst,
1880                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1881                         (memopv2i64 addr:$src2)))]>;
1882 }
1883
1884 let Constraints = "$src1 = $dst" in {
1885   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1886                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1887                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1888                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1889                                                         VR128:$src, imm:$cc))]>;
1890   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1891                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1892                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1893                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1894                                                  (memop addr:$src), imm:$cc))]>;
1895 }
1896 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1897           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1898 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1899           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1900
1901 // Shuffle and unpack instructions
1902 let Constraints = "$src1 = $dst" in {
1903   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1904                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1905                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1906                  [(set VR128:$dst,
1907                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1908   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1909                         (outs VR128:$dst), (ins VR128:$src1,
1910                          f128mem:$src2, i8imm:$src3),
1911                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1912                         [(set VR128:$dst,
1913                           (v2f64 (shufp:$src3
1914                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1915
1916   let AddedComplexity = 10 in {
1917     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1918                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1919                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1920                          [(set VR128:$dst,
1921                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1922     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1923                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1924                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1925                          [(set VR128:$dst,
1926                            (v2f64 (unpckh VR128:$src1,
1927                                           (memopv2f64 addr:$src2))))]>;
1928
1929     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1930                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1931                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1932                          [(set VR128:$dst,
1933                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1934     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1935                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1936                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1937                          [(set VR128:$dst,
1938                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1939   } // AddedComplexity
1940 } // Constraints = "$src1 = $dst"
1941
1942
1943 //===---------------------------------------------------------------------===//
1944 // SSE integer instructions
1945 let ExeDomain = SSEPackedInt in {
1946
1947 // Move Instructions
1948 let neverHasSideEffects = 1 in
1949 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1950                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1951 let canFoldAsLoad = 1, mayLoad = 1 in
1952 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1953                    "movdqa\t{$src, $dst|$dst, $src}",
1954                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1955 let mayStore = 1 in
1956 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1957                    "movdqa\t{$src, $dst|$dst, $src}",
1958                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1959 let canFoldAsLoad = 1, mayLoad = 1 in
1960 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1961                    "movdqu\t{$src, $dst|$dst, $src}",
1962                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1963                  XS, Requires<[HasSSE2]>;
1964 let mayStore = 1 in
1965 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1966                    "movdqu\t{$src, $dst|$dst, $src}",
1967                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1968                  XS, Requires<[HasSSE2]>;
1969
1970 // Intrinsic forms of MOVDQU load and store
1971 let canFoldAsLoad = 1 in
1972 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1973                        "movdqu\t{$src, $dst|$dst, $src}",
1974                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1975                  XS, Requires<[HasSSE2]>;
1976 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1977                        "movdqu\t{$src, $dst|$dst, $src}",
1978                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1979                      XS, Requires<[HasSSE2]>;
1980
1981 let Constraints = "$src1 = $dst" in {
1982
1983 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1984                             bit Commutable = 0> {
1985   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1986                                (ins VR128:$src1, VR128:$src2),
1987                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1988                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1989     let isCommutable = Commutable;
1990   }
1991   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1992                                (ins VR128:$src1, i128mem:$src2),
1993                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1994                [(set VR128:$dst, (IntId VR128:$src1,
1995                                         (bitconvert (memopv2i64
1996                                                      addr:$src2))))]>;
1997 }
1998
1999 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2000                              string OpcodeStr,
2001                              Intrinsic IntId, Intrinsic IntId2> {
2002   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2003                                (ins VR128:$src1, VR128:$src2),
2004                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2005                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2006   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2007                                (ins VR128:$src1, i128mem:$src2),
2008                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2009                [(set VR128:$dst, (IntId VR128:$src1,
2010                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2011   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2012                                 (ins VR128:$src1, i32i8imm:$src2),
2013                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2014                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2015 }
2016
2017 /// PDI_binop_rm - Simple SSE2 binary operator.
2018 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2019                         ValueType OpVT, bit Commutable = 0> {
2020   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2021                                (ins VR128:$src1, VR128:$src2),
2022                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2023                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
2024     let isCommutable = Commutable;
2025   }
2026   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2027                                (ins VR128:$src1, i128mem:$src2),
2028                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2029                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2030                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2031 }
2032
2033 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2034 ///
2035 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2036 /// to collapse (bitconvert VT to VT) into its operand.
2037 ///
2038 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2039                               bit Commutable = 0> {
2040   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2041                (ins VR128:$src1, VR128:$src2),
2042                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2043                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
2044     let isCommutable = Commutable;
2045   }
2046   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2047                (ins VR128:$src1, i128mem:$src2),
2048                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2049                [(set VR128:$dst, (OpNode VR128:$src1,
2050                (memopv2i64 addr:$src2)))]>;
2051 }
2052
2053 } // Constraints = "$src1 = $dst"
2054 } // ExeDomain = SSEPackedInt
2055
2056 // 128-bit Integer Arithmetic
2057
2058 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2059 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2060 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2061 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2062
2063 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2064 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2065 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2066 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2067
2068 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2069 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2070 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2071 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2072
2073 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2074 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2075 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2076 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2077
2078 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2079
2080 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2081 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
2082 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2083
2084 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2085
2086 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2087 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2088
2089
2090 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2091 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2092 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2093 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2094 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2095
2096
2097 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2098                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2099 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2100                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2101 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2102                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2103
2104 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2105                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2106 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2107                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2108 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2109                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2110
2111 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2112                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2113 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2114                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2115
2116 // 128-bit logical shifts.
2117 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2118     ExeDomain = SSEPackedInt in {
2119   def PSLLDQri : PDIi8<0x73, MRM7r,
2120                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2121                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2122   def PSRLDQri : PDIi8<0x73, MRM3r,
2123                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2124                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2125   // PSRADQri doesn't exist in SSE[1-3].
2126 }
2127
2128 let Predicates = [HasSSE2] in {
2129   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2130             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2131   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2132             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2133   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2134             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2135   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2136             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2137   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2138             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2139
2140   // Shift up / down and insert zero's.
2141   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2142             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2143   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2144             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2145 }
2146
2147 // Logical
2148 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2149 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2150 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2151
2152 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2153   def PANDNrr : PDI<0xDF, MRMSrcReg,
2154                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2155                     "pandn\t{$src2, $dst|$dst, $src2}",
2156                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2157                                               VR128:$src2)))]>;
2158
2159   def PANDNrm : PDI<0xDF, MRMSrcMem,
2160                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2161                     "pandn\t{$src2, $dst|$dst, $src2}",
2162                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2163                                               (memopv2i64 addr:$src2))))]>;
2164 }
2165
2166 // SSE2 Integer comparison
2167 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2168 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2169 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2170 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2171 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2172 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2173
2174 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2175           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2176 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2177           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2178 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2179           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2180 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2181           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2182 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2183           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2184 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2185           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2186
2187 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2188           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2189 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2190           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2191 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2192           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2193 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2194           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2195 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2196           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2197 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2198           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2199
2200
2201 // Pack instructions
2202 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2203 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2204 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2205
2206 let ExeDomain = SSEPackedInt in {
2207
2208 // Shuffle and unpack instructions
2209 let AddedComplexity = 5 in {
2210 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2211                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2212                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2213                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2214                                                VR128:$src1, (undef))))]>;
2215 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2216                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2217                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2218                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2219                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2220                                              (undef))))]>;
2221 }
2222
2223 // SSE2 with ImmT == Imm8 and XS prefix.
2224 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2225                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2226                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2227                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2228                                                             (undef))))]>,
2229                 XS, Requires<[HasSSE2]>;
2230 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2231                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2232                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2233                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2234                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2235                                             (undef))))]>,
2236                 XS, Requires<[HasSSE2]>;
2237
2238 // SSE2 with ImmT == Imm8 and XD prefix.
2239 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2240                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2241                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2242                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2243                                                             (undef))))]>,
2244                 XD, Requires<[HasSSE2]>;
2245 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2246                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2247                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2248                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2249                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2250                                              (undef))))]>,
2251                 XD, Requires<[HasSSE2]>;
2252
2253
2254 let Constraints = "$src1 = $dst" in {
2255   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2256                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2257                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2258                         [(set VR128:$dst,
2259                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2260   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2261                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2262                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2263                         [(set VR128:$dst,
2264                           (unpckl VR128:$src1,
2265                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2266   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2267                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2268                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2269                         [(set VR128:$dst,
2270                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2271   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2272                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2273                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2274                         [(set VR128:$dst,
2275                           (unpckl VR128:$src1,
2276                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2277   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2278                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2279                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2280                         [(set VR128:$dst,
2281                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2282   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2283                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2284                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2285                         [(set VR128:$dst,
2286                           (unpckl VR128:$src1,
2287                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2288   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2289                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2290                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2291                         [(set VR128:$dst,
2292                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2293   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2294                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2295                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2296                         [(set VR128:$dst,
2297                           (v2i64 (unpckl VR128:$src1,
2298                                          (memopv2i64 addr:$src2))))]>;
2299
2300   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2301                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2302                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2303                         [(set VR128:$dst,
2304                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2305   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2306                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2307                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2308                         [(set VR128:$dst,
2309                           (unpckh VR128:$src1,
2310                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2311   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2312                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2313                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2314                         [(set VR128:$dst,
2315                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2316   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2317                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2318                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2319                         [(set VR128:$dst,
2320                           (unpckh VR128:$src1,
2321                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2322   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2323                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2324                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2325                         [(set VR128:$dst,
2326                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2327   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2328                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2329                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2330                         [(set VR128:$dst,
2331                           (unpckh VR128:$src1,
2332                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2333   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2334                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2335                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2336                         [(set VR128:$dst,
2337                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2338   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2339                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2340                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2341                         [(set VR128:$dst,
2342                           (v2i64 (unpckh VR128:$src1,
2343                                          (memopv2i64 addr:$src2))))]>;
2344 }
2345
2346 // Extract / Insert
2347 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2348                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2349                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2350                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2351                                                 imm:$src2))]>;
2352 let Constraints = "$src1 = $dst" in {
2353   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2354                        (outs VR128:$dst), (ins VR128:$src1,
2355                         GR32:$src2, i32i8imm:$src3),
2356                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2357                        [(set VR128:$dst,
2358                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2359   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2360                        (outs VR128:$dst), (ins VR128:$src1,
2361                         i16mem:$src2, i32i8imm:$src3),
2362                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2363                        [(set VR128:$dst,
2364                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2365                                     imm:$src3))]>;
2366 }
2367
2368 // Mask creation
2369 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2370                      "pmovmskb\t{$src, $dst|$dst, $src}",
2371                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2372
2373 // Conditional store
2374 let Uses = [EDI] in
2375 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2376                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2377                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2378
2379 let Uses = [RDI] in
2380 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2381                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2382                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2383
2384 } // ExeDomain = SSEPackedInt
2385
2386 // Non-temporal stores
2387 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2388                         "movntpd\t{$src, $dst|$dst, $src}",
2389                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2390 let ExeDomain = SSEPackedInt in
2391 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2392                         "movntdq\t{$src, $dst|$dst, $src}",
2393                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2394 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2395                     "movnti\t{$src, $dst|$dst, $src}",
2396                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2397                   TB, Requires<[HasSSE2]>;
2398
2399 let AddedComplexity = 400 in { // Prefer non-temporal versions
2400 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2401                     "movntpd\t{$src, $dst|$dst, $src}",
2402                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2403
2404 let ExeDomain = SSEPackedInt in
2405 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2406                     "movntdq\t{$src, $dst|$dst, $src}",
2407                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2408 }
2409
2410 // Flush cache
2411 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2412                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2413               TB, Requires<[HasSSE2]>;
2414
2415 // Load, store, and memory fence
2416 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2417                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2418 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2419                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2420
2421 //TODO: custom lower this so as to never even generate the noop
2422 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2423            (i8 0)), (NOOP)>;
2424 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2425 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2426 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2427            (i8 1)), (MFENCE)>;
2428
2429 // Alias instructions that map zero vector to pxor / xorp* for sse.
2430 // We set canFoldAsLoad because this can be converted to a constant-pool
2431 // load of an all-ones value if folding it would be beneficial.
2432 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2433     isCodeGenOnly = 1 in
2434   // FIXME: Change encoding to pseudo.
2435   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2436                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2437
2438 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2439                       "movd\t{$src, $dst|$dst, $src}",
2440                       [(set VR128:$dst,
2441                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2442 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2443                       "movd\t{$src, $dst|$dst, $src}",
2444                       [(set VR128:$dst,
2445                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2446
2447 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2448                       "movd\t{$src, $dst|$dst, $src}",
2449                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2450
2451 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2452                       "movd\t{$src, $dst|$dst, $src}",
2453                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2454
2455 // SSE2 instructions with XS prefix
2456 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2457                     "movq\t{$src, $dst|$dst, $src}",
2458                     [(set VR128:$dst,
2459                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2460                   Requires<[HasSSE2]>;
2461 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2462                       "movq\t{$src, $dst|$dst, $src}",
2463                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2464                                     (iPTR 0))), addr:$dst)]>;
2465
2466 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2467           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), x86_subreg_sd))>;
2468
2469 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2470                        "movd\t{$src, $dst|$dst, $src}",
2471                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2472                                         (iPTR 0)))]>;
2473 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2474                        "movd\t{$src, $dst|$dst, $src}",
2475                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2476                                      (iPTR 0))), addr:$dst)]>;
2477
2478 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2479                       "movd\t{$src, $dst|$dst, $src}",
2480                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2481 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2482                       "movd\t{$src, $dst|$dst, $src}",
2483                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2484
2485 // Store / copy lower 64-bits of a XMM register.
2486 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2487                      "movq\t{$src, $dst|$dst, $src}",
2488                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2489
2490 // movd / movq to XMM register zero-extends
2491 let AddedComplexity = 15 in {
2492 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2493                        "movd\t{$src, $dst|$dst, $src}",
2494                        [(set VR128:$dst, (v4i32 (X86vzmovl
2495                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2496 // This is X86-64 only.
2497 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2498                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2499                        [(set VR128:$dst, (v2i64 (X86vzmovl
2500                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2501 }
2502
2503 let AddedComplexity = 20 in {
2504 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2505                        "movd\t{$src, $dst|$dst, $src}",
2506                        [(set VR128:$dst,
2507                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2508                                                    (loadi32 addr:$src))))))]>;
2509
2510 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2511             (MOVZDI2PDIrm addr:$src)>;
2512 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2513             (MOVZDI2PDIrm addr:$src)>;
2514 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2515             (MOVZDI2PDIrm addr:$src)>;
2516
2517 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2518                      "movq\t{$src, $dst|$dst, $src}",
2519                      [(set VR128:$dst,
2520                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2521                                                  (loadi64 addr:$src))))))]>, XS,
2522                    Requires<[HasSSE2]>;
2523
2524 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2525             (MOVZQI2PQIrm addr:$src)>;
2526 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2527             (MOVZQI2PQIrm addr:$src)>;
2528 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2529 }
2530
2531 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2532 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2533 let AddedComplexity = 15 in
2534 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2535                         "movq\t{$src, $dst|$dst, $src}",
2536                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2537                       XS, Requires<[HasSSE2]>;
2538
2539 let AddedComplexity = 20 in {
2540 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2541                         "movq\t{$src, $dst|$dst, $src}",
2542                     [(set VR128:$dst, (v2i64 (X86vzmovl
2543                                              (loadv2i64 addr:$src))))]>,
2544                       XS, Requires<[HasSSE2]>;
2545
2546 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2547             (MOVZPQILo2PQIrm addr:$src)>;
2548 }
2549
2550 // Instructions for the disassembler
2551 // xr = XMM register
2552 // xm = mem64
2553
2554 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2555                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2556
2557 //===---------------------------------------------------------------------===//
2558 // SSE3 Instructions
2559 //===---------------------------------------------------------------------===//
2560
2561 // Move Instructions
2562 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2563                       "movshdup\t{$src, $dst|$dst, $src}",
2564                       [(set VR128:$dst, (v4f32 (movshdup
2565                                                 VR128:$src, (undef))))]>;
2566 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2567                       "movshdup\t{$src, $dst|$dst, $src}",
2568                       [(set VR128:$dst, (movshdup
2569                                          (memopv4f32 addr:$src), (undef)))]>;
2570
2571 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2572                       "movsldup\t{$src, $dst|$dst, $src}",
2573                       [(set VR128:$dst, (v4f32 (movsldup
2574                                                 VR128:$src, (undef))))]>;
2575 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2576                       "movsldup\t{$src, $dst|$dst, $src}",
2577                       [(set VR128:$dst, (movsldup
2578                                          (memopv4f32 addr:$src), (undef)))]>;
2579
2580 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2581                       "movddup\t{$src, $dst|$dst, $src}",
2582                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2583 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2584                       "movddup\t{$src, $dst|$dst, $src}",
2585                     [(set VR128:$dst,
2586                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2587                                       (undef))))]>;
2588
2589 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2590                    (undef)),
2591           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2592
2593 let AddedComplexity = 5 in {
2594 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2595           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2596 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2597           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2598 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2599           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2600 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2601           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2602 }
2603
2604 // Arithmetic
2605 let Constraints = "$src1 = $dst" in {
2606   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2607                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2608                         "addsubps\t{$src2, $dst|$dst, $src2}",
2609                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2610                                            VR128:$src2))]>;
2611   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2612                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2613                         "addsubps\t{$src2, $dst|$dst, $src2}",
2614                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2615                                            (memop addr:$src2)))]>;
2616   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2617                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2618                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2619                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2620                                           VR128:$src2))]>;
2621   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2622                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2623                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2624                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2625                                           (memop addr:$src2)))]>;
2626 }
2627
2628 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2629                    "lddqu\t{$src, $dst|$dst, $src}",
2630                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2631
2632 // Horizontal ops
2633 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2634   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2635          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2636          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2637 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2638   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2639          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2640          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2641 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2642   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2643         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2644         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2645 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2646   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2647         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2648       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2649
2650 let Constraints = "$src1 = $dst" in {
2651   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2652   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2653   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2654   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2655   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2656   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2657   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2658   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2659 }
2660
2661 // Thread synchronization
2662 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2663                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2664 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2665                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2666
2667 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2668 let AddedComplexity = 15 in
2669 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2670           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2671 let AddedComplexity = 20 in
2672 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2673           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2674
2675 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2676 let AddedComplexity = 15 in
2677   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2678             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2679 let AddedComplexity = 20 in
2680   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2681             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2682
2683 //===---------------------------------------------------------------------===//
2684 // SSSE3 Instructions
2685 //===---------------------------------------------------------------------===//
2686
2687 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2688 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2689                               Intrinsic IntId64, Intrinsic IntId128> {
2690   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2691                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2692                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2693
2694   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2695                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2696                    [(set VR64:$dst,
2697                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2698
2699   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2700                     (ins VR128:$src),
2701                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2702                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2703                     OpSize;
2704
2705   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2706                     (ins i128mem:$src),
2707                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2708                     [(set VR128:$dst,
2709                       (IntId128
2710                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2711 }
2712
2713 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2714 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2715                                Intrinsic IntId64, Intrinsic IntId128> {
2716   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2717                    (ins VR64:$src),
2718                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2719                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2720
2721   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2722                    (ins i64mem:$src),
2723                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2724                    [(set VR64:$dst,
2725                      (IntId64
2726                       (bitconvert (memopv4i16 addr:$src))))]>;
2727
2728   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2729                     (ins VR128:$src),
2730                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2731                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2732                     OpSize;
2733
2734   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2735                     (ins i128mem:$src),
2736                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2737                     [(set VR128:$dst,
2738                       (IntId128
2739                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2740 }
2741
2742 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2743 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2744                                Intrinsic IntId64, Intrinsic IntId128> {
2745   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2746                    (ins VR64:$src),
2747                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2748                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2749
2750   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2751                    (ins i64mem:$src),
2752                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2753                    [(set VR64:$dst,
2754                      (IntId64
2755                       (bitconvert (memopv2i32 addr:$src))))]>;
2756
2757   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2758                     (ins VR128:$src),
2759                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2760                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2761                     OpSize;
2762
2763   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2764                     (ins i128mem:$src),
2765                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2766                     [(set VR128:$dst,
2767                       (IntId128
2768                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2769 }
2770
2771 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2772                                        int_x86_ssse3_pabs_b,
2773                                        int_x86_ssse3_pabs_b_128>;
2774 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2775                                        int_x86_ssse3_pabs_w,
2776                                        int_x86_ssse3_pabs_w_128>;
2777 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2778                                        int_x86_ssse3_pabs_d,
2779                                        int_x86_ssse3_pabs_d_128>;
2780
2781 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2782 let Constraints = "$src1 = $dst" in {
2783   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2784                                  Intrinsic IntId64, Intrinsic IntId128,
2785                                  bit Commutable = 0> {
2786     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2787                      (ins VR64:$src1, VR64:$src2),
2788                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2789                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2790       let isCommutable = Commutable;
2791     }
2792     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2793                      (ins VR64:$src1, i64mem:$src2),
2794                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2795                      [(set VR64:$dst,
2796                        (IntId64 VR64:$src1,
2797                         (bitconvert (memopv8i8 addr:$src2))))]>;
2798
2799     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2800                       (ins VR128:$src1, VR128:$src2),
2801                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2802                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2803                       OpSize {
2804       let isCommutable = Commutable;
2805     }
2806     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2807                       (ins VR128:$src1, i128mem:$src2),
2808                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2809                       [(set VR128:$dst,
2810                         (IntId128 VR128:$src1,
2811                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2812   }
2813 }
2814
2815 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2816 let Constraints = "$src1 = $dst" in {
2817   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2818                                   Intrinsic IntId64, Intrinsic IntId128,
2819                                   bit Commutable = 0> {
2820     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2821                      (ins VR64:$src1, VR64:$src2),
2822                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2823                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2824       let isCommutable = Commutable;
2825     }
2826     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2827                      (ins VR64:$src1, i64mem:$src2),
2828                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2829                      [(set VR64:$dst,
2830                        (IntId64 VR64:$src1,
2831                         (bitconvert (memopv4i16 addr:$src2))))]>;
2832
2833     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2834                       (ins VR128:$src1, VR128:$src2),
2835                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2836                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2837                       OpSize {
2838       let isCommutable = Commutable;
2839     }
2840     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2841                       (ins VR128:$src1, i128mem:$src2),
2842                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2843                       [(set VR128:$dst,
2844                         (IntId128 VR128:$src1,
2845                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2846   }
2847 }
2848
2849 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2850 let Constraints = "$src1 = $dst" in {
2851   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2852                                   Intrinsic IntId64, Intrinsic IntId128,
2853                                   bit Commutable = 0> {
2854     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2855                      (ins VR64:$src1, VR64:$src2),
2856                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2857                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2858       let isCommutable = Commutable;
2859     }
2860     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2861                      (ins VR64:$src1, i64mem:$src2),
2862                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2863                      [(set VR64:$dst,
2864                        (IntId64 VR64:$src1,
2865                         (bitconvert (memopv2i32 addr:$src2))))]>;
2866
2867     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2868                       (ins VR128:$src1, VR128:$src2),
2869                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2870                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2871                       OpSize {
2872       let isCommutable = Commutable;
2873     }
2874     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2875                       (ins VR128:$src1, i128mem:$src2),
2876                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2877                       [(set VR128:$dst,
2878                         (IntId128 VR128:$src1,
2879                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2880   }
2881 }
2882
2883 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2884                                         int_x86_ssse3_phadd_w,
2885                                         int_x86_ssse3_phadd_w_128>;
2886 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2887                                         int_x86_ssse3_phadd_d,
2888                                         int_x86_ssse3_phadd_d_128>;
2889 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2890                                         int_x86_ssse3_phadd_sw,
2891                                         int_x86_ssse3_phadd_sw_128>;
2892 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2893                                         int_x86_ssse3_phsub_w,
2894                                         int_x86_ssse3_phsub_w_128>;
2895 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2896                                         int_x86_ssse3_phsub_d,
2897                                         int_x86_ssse3_phsub_d_128>;
2898 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2899                                         int_x86_ssse3_phsub_sw,
2900                                         int_x86_ssse3_phsub_sw_128>;
2901 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2902                                         int_x86_ssse3_pmadd_ub_sw,
2903                                         int_x86_ssse3_pmadd_ub_sw_128>;
2904 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2905                                         int_x86_ssse3_pmul_hr_sw,
2906                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2907 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2908                                         int_x86_ssse3_pshuf_b,
2909                                         int_x86_ssse3_pshuf_b_128>;
2910 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2911                                         int_x86_ssse3_psign_b,
2912                                         int_x86_ssse3_psign_b_128>;
2913 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2914                                         int_x86_ssse3_psign_w,
2915                                         int_x86_ssse3_psign_w_128>;
2916 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2917                                         int_x86_ssse3_psign_d,
2918                                         int_x86_ssse3_psign_d_128>;
2919
2920 let Constraints = "$src1 = $dst" in {
2921   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2922                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2923                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2924                            []>;
2925   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2926                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2927                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2928                            []>;
2929
2930   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2931                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2932                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2933                            []>, OpSize;
2934   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2935                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2936                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2937                            []>, OpSize;
2938 }
2939
2940 // palignr patterns.
2941 def : Pat<(int_x86_ssse3_palign_r VR64:$src1, VR64:$src2, (i8 imm:$src3)),
2942           (PALIGNR64rr VR64:$src1, VR64:$src2, (BYTE_imm imm:$src3))>,
2943           Requires<[HasSSSE3]>;
2944 def : Pat<(int_x86_ssse3_palign_r VR64:$src1,
2945                                       (memop64 addr:$src2),
2946                                       (i8 imm:$src3)),
2947           (PALIGNR64rm VR64:$src1, addr:$src2, (BYTE_imm imm:$src3))>,
2948           Requires<[HasSSSE3]>;
2949
2950 def : Pat<(int_x86_ssse3_palign_r_128 VR128:$src1, VR128:$src2, (i8 imm:$src3)),
2951           (PALIGNR128rr VR128:$src1, VR128:$src2, (BYTE_imm imm:$src3))>,
2952           Requires<[HasSSSE3]>;
2953 def : Pat<(int_x86_ssse3_palign_r_128 VR128:$src1,
2954                                       (memopv2i64 addr:$src2),
2955                                       (i8 imm:$src3)),
2956           (PALIGNR128rm VR128:$src1, addr:$src2, (BYTE_imm imm:$src3))>,
2957           Requires<[HasSSSE3]>;
2958
2959 let AddedComplexity = 5 in {
2960 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2961           (PALIGNR128rr VR128:$src2, VR128:$src1,
2962                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2963       Requires<[HasSSSE3]>;
2964 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2965           (PALIGNR128rr VR128:$src2, VR128:$src1,
2966                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2967       Requires<[HasSSSE3]>;
2968 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2969           (PALIGNR128rr VR128:$src2, VR128:$src1,
2970                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2971       Requires<[HasSSSE3]>;
2972 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2973           (PALIGNR128rr VR128:$src2, VR128:$src1,
2974                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2975       Requires<[HasSSSE3]>;
2976 }
2977
2978 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2979           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2980 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2981           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2982
2983 //===---------------------------------------------------------------------===//
2984 // Non-Instruction Patterns
2985 //===---------------------------------------------------------------------===//
2986
2987 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2988 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2989 // combine.
2990 // Since these loads aren't folded into the fextend, we have to match it
2991 // explicitly here.
2992 let Predicates = [HasSSE2] in
2993  def : Pat<(fextend (loadf32 addr:$src)),
2994            (CVTSS2SDrm addr:$src)>;
2995
2996 // bit_convert
2997 let Predicates = [HasSSE2] in {
2998   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2999   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3000   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3001   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3002   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3003   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3004   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3005   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3006   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3007   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3008   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3009   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3010   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3011   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3012   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3013   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3014   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3015   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3016   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3017   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3018   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3019   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3020   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3021   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3022   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3023   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3024   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3025   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3026   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3027   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3028 }
3029
3030 // Move scalar to XMM zero-extended
3031 // movd to XMM register zero-extends
3032 let AddedComplexity = 15 in {
3033 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3034 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3035           (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
3036 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3037           (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
3038 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3039           (MOVSSrr (v4f32 (V_SET0)),
3040                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss)))>;
3041 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3042           (MOVSSrr (v4i32 (V_SET0)),
3043                    (EXTRACT_SUBREG (v4i32 VR128:$src), x86_subreg_ss))>;
3044 }
3045
3046 // Splat v2f64 / v2i64
3047 let AddedComplexity = 10 in {
3048 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3049           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3050 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3051           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3052 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3053           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3054 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3055           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3056 }
3057
3058 // Special unary SHUFPSrri case.
3059 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3060           (SHUFPSrri VR128:$src1, VR128:$src1,
3061                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3062 let AddedComplexity = 5 in
3063 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3064           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3065       Requires<[HasSSE2]>;
3066 // Special unary SHUFPDrri case.
3067 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3068           (SHUFPDrri VR128:$src1, VR128:$src1,
3069                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3070       Requires<[HasSSE2]>;
3071 // Special unary SHUFPDrri case.
3072 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3073           (SHUFPDrri VR128:$src1, VR128:$src1,
3074                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3075       Requires<[HasSSE2]>;
3076 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3077 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3078           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3079       Requires<[HasSSE2]>;
3080
3081 // Special binary v4i32 shuffle cases with SHUFPS.
3082 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3083           (SHUFPSrri VR128:$src1, VR128:$src2,
3084                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3085            Requires<[HasSSE2]>;
3086 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3087           (SHUFPSrmi VR128:$src1, addr:$src2,
3088                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3089            Requires<[HasSSE2]>;
3090 // Special binary v2i64 shuffle cases using SHUFPDrri.
3091 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3092           (SHUFPDrri VR128:$src1, VR128:$src2,
3093                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3094           Requires<[HasSSE2]>;
3095
3096 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3097 let AddedComplexity = 15 in {
3098 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3099           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3100           Requires<[OptForSpeed, HasSSE2]>;
3101 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3102           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3103           Requires<[OptForSpeed, HasSSE2]>;
3104 }
3105 let AddedComplexity = 10 in {
3106 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3107           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3108 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3109           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3110 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3111           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3112 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3113           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3114 }
3115
3116 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3117 let AddedComplexity = 15 in {
3118 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3119           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3120           Requires<[OptForSpeed, HasSSE2]>;
3121 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3122           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3123           Requires<[OptForSpeed, HasSSE2]>;
3124 }
3125 let AddedComplexity = 10 in {
3126 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3127           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3128 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3129           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3130 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3131           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3132 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3133           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3134 }
3135
3136 let AddedComplexity = 20 in {
3137 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3138 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3139           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3140
3141 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3142 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3143           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3144
3145 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3146 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3147           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3148 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3149           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3150 }
3151
3152 let AddedComplexity = 20 in {
3153 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3154 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3155           (MOVLPSrm VR128:$src1, addr:$src2)>;
3156 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3157           (MOVLPDrm VR128:$src1, addr:$src2)>;
3158 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3159           (MOVLPSrm VR128:$src1, addr:$src2)>;
3160 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3161           (MOVLPDrm VR128:$src1, addr:$src2)>;
3162 }
3163
3164 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3165 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3166           (MOVLPSmr addr:$src1, VR128:$src2)>;
3167 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3168           (MOVLPDmr addr:$src1, VR128:$src2)>;
3169 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3170                  addr:$src1),
3171           (MOVLPSmr addr:$src1, VR128:$src2)>;
3172 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3173           (MOVLPDmr addr:$src1, VR128:$src2)>;
3174
3175 let AddedComplexity = 15 in {
3176 // Setting the lowest element in the vector.
3177 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3178           (MOVSSrr (v4i32 VR128:$src1),
3179                    (EXTRACT_SUBREG (v4i32 VR128:$src2), x86_subreg_ss))>;
3180 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3181           (MOVSDrr (v2i64 VR128:$src1),
3182                    (EXTRACT_SUBREG (v2i64 VR128:$src2), x86_subreg_sd))>;
3183
3184 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3185 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3186           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, x86_subreg_sd))>,
3187       Requires<[HasSSE2]>;
3188 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3189           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, x86_subreg_sd))>,
3190       Requires<[HasSSE2]>;
3191 }
3192
3193 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3194 // fall back to this for SSE1)
3195 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3196           (SHUFPSrri VR128:$src2, VR128:$src1,
3197                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3198
3199 // Set lowest element and zero upper elements.
3200 let AddedComplexity = 15 in
3201 def : Pat<(v2f64 (movl immAllZerosV_bc, VR128:$src)),
3202           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3203 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3204           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3205
3206 // Some special case pandn patterns.
3207 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3208                   VR128:$src2)),
3209           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3210 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3211                   VR128:$src2)),
3212           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3213 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3214                   VR128:$src2)),
3215           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3216
3217 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3218                   (memop addr:$src2))),
3219           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3220 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3221                   (memop addr:$src2))),
3222           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3223 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3224                   (memop addr:$src2))),
3225           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3226
3227 // vector -> vector casts
3228 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3229           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3230 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3231           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3232 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3233           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3234 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3235           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3236
3237 // Use movaps / movups for SSE integer load / store (one byte shorter).
3238 def : Pat<(alignedloadv4i32 addr:$src),
3239           (MOVAPSrm addr:$src)>;
3240 def : Pat<(loadv4i32 addr:$src),
3241           (MOVUPSrm addr:$src)>;
3242 def : Pat<(alignedloadv2i64 addr:$src),
3243           (MOVAPSrm addr:$src)>;
3244 def : Pat<(loadv2i64 addr:$src),
3245           (MOVUPSrm addr:$src)>;
3246
3247 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3248           (MOVAPSmr addr:$dst, VR128:$src)>;
3249 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3250           (MOVAPSmr addr:$dst, VR128:$src)>;
3251 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3252           (MOVAPSmr addr:$dst, VR128:$src)>;
3253 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3254           (MOVAPSmr addr:$dst, VR128:$src)>;
3255 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3256           (MOVUPSmr addr:$dst, VR128:$src)>;
3257 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3258           (MOVUPSmr addr:$dst, VR128:$src)>;
3259 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3260           (MOVUPSmr addr:$dst, VR128:$src)>;
3261 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3262           (MOVUPSmr addr:$dst, VR128:$src)>;
3263
3264 //===----------------------------------------------------------------------===//
3265 // SSE4.1 Instructions
3266 //===----------------------------------------------------------------------===//
3267
3268 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3269                             string OpcodeStr,
3270                             Intrinsic V4F32Int,
3271                             Intrinsic V2F64Int> {
3272   // Intrinsic operation, reg.
3273   // Vector intrinsic operation, reg
3274   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3275                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3276                     !strconcat(OpcodeStr,
3277                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3278                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3279                     OpSize;
3280
3281   // Vector intrinsic operation, mem
3282   def PSm_Int : Ii8<opcps, MRMSrcMem,
3283                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3284                     !strconcat(OpcodeStr,
3285                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3286                     [(set VR128:$dst,
3287                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3288                     TA, OpSize,
3289                 Requires<[HasSSE41]>;
3290
3291   // Vector intrinsic operation, reg
3292   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3293                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3294                     !strconcat(OpcodeStr,
3295                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3296                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3297                     OpSize;
3298
3299   // Vector intrinsic operation, mem
3300   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3301                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3302                     !strconcat(OpcodeStr,
3303                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3304                     [(set VR128:$dst,
3305                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3306                     OpSize;
3307 }
3308
3309 let Constraints = "$src1 = $dst" in {
3310 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3311                             string OpcodeStr,
3312                             Intrinsic F32Int,
3313                             Intrinsic F64Int> {
3314   // Intrinsic operation, reg.
3315   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3316                     (outs VR128:$dst),
3317                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3318                     !strconcat(OpcodeStr,
3319                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3320                     [(set VR128:$dst,
3321                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3322                     OpSize;
3323
3324   // Intrinsic operation, mem.
3325   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3326                     (outs VR128:$dst),
3327                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3328                     !strconcat(OpcodeStr,
3329                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3330                     [(set VR128:$dst,
3331                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3332                     OpSize;
3333
3334   // Intrinsic operation, reg.
3335   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3336                     (outs VR128:$dst),
3337                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3338                     !strconcat(OpcodeStr,
3339                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3340                     [(set VR128:$dst,
3341                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3342                     OpSize;
3343
3344   // Intrinsic operation, mem.
3345   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3346                     (outs VR128:$dst),
3347                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3348                     !strconcat(OpcodeStr,
3349                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3350                     [(set VR128:$dst,
3351                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3352                     OpSize;
3353 }
3354 }
3355
3356 // FP round - roundss, roundps, roundsd, roundpd
3357 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3358                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3359 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3360                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3361
3362 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3363 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3364                                  Intrinsic IntId128> {
3365   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3366                     (ins VR128:$src),
3367                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3368                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3369   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3370                      (ins i128mem:$src),
3371                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3372                      [(set VR128:$dst,
3373                        (IntId128
3374                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3375 }
3376
3377 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3378                                          int_x86_sse41_phminposuw>;
3379
3380 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3381 let Constraints = "$src1 = $dst" in {
3382   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3383                                 Intrinsic IntId128, bit Commutable = 0> {
3384     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3385                    (ins VR128:$src1, VR128:$src2),
3386                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3387                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3388                    OpSize {
3389       let isCommutable = Commutable;
3390     }
3391     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3392                    (ins VR128:$src1, i128mem:$src2),
3393                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3394                    [(set VR128:$dst,
3395                      (IntId128 VR128:$src1,
3396                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3397   }
3398 }
3399
3400 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3401                                        int_x86_sse41_pcmpeqq, 1>;
3402 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3403                                        int_x86_sse41_packusdw, 0>;
3404 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3405                                        int_x86_sse41_pminsb, 1>;
3406 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3407                                        int_x86_sse41_pminsd, 1>;
3408 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3409                                        int_x86_sse41_pminud, 1>;
3410 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3411                                        int_x86_sse41_pminuw, 1>;
3412 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3413                                        int_x86_sse41_pmaxsb, 1>;
3414 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3415                                        int_x86_sse41_pmaxsd, 1>;
3416 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3417                                        int_x86_sse41_pmaxud, 1>;
3418 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3419                                        int_x86_sse41_pmaxuw, 1>;
3420
3421 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3422
3423 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3424           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3425 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3426           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3427
3428 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3429 let Constraints = "$src1 = $dst" in {
3430   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3431                                 SDNode OpNode, Intrinsic IntId128,
3432                                 bit Commutable = 0> {
3433     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3434                    (ins VR128:$src1, VR128:$src2),
3435                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3436                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3437                                                    VR128:$src2))]>, OpSize {
3438       let isCommutable = Commutable;
3439     }
3440     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3441                       (ins VR128:$src1, VR128:$src2),
3442                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3443                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3444                       OpSize {
3445       let isCommutable = Commutable;
3446     }
3447     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3448                    (ins VR128:$src1, i128mem:$src2),
3449                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3450                    [(set VR128:$dst,
3451                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3452     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3453                        (ins VR128:$src1, i128mem:$src2),
3454                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3455                        [(set VR128:$dst,
3456                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3457                        OpSize;
3458   }
3459 }
3460 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3461                                        int_x86_sse41_pmulld, 1>;
3462
3463 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3464 let Constraints = "$src1 = $dst" in {
3465   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3466                                  Intrinsic IntId128, bit Commutable = 0> {
3467     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3468                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3469                     !strconcat(OpcodeStr,
3470                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3471                     [(set VR128:$dst,
3472                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3473                     OpSize {
3474       let isCommutable = Commutable;
3475     }
3476     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3477                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3478                     !strconcat(OpcodeStr,
3479                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3480                     [(set VR128:$dst,
3481                       (IntId128 VR128:$src1,
3482                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3483                     OpSize;
3484   }
3485 }
3486
3487 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3488                                         int_x86_sse41_blendps, 0>;
3489 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3490                                         int_x86_sse41_blendpd, 0>;
3491 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3492                                         int_x86_sse41_pblendw, 0>;
3493 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3494                                         int_x86_sse41_dpps, 1>;
3495 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3496                                         int_x86_sse41_dppd, 1>;
3497 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3498                                         int_x86_sse41_mpsadbw, 1>;
3499
3500
3501 /// SS41I_ternary_int - SSE 4.1 ternary operator
3502 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3503   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3504     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3505                     (ins VR128:$src1, VR128:$src2),
3506                     !strconcat(OpcodeStr,
3507                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3508                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3509                     OpSize;
3510
3511     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3512                     (ins VR128:$src1, i128mem:$src2),
3513                     !strconcat(OpcodeStr,
3514                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3515                     [(set VR128:$dst,
3516                       (IntId VR128:$src1,
3517                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3518   }
3519 }
3520
3521 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3522 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3523 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3524
3525
3526 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3527   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3528                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3529                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3530
3531   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3532                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3533        [(set VR128:$dst,
3534          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3535        OpSize;
3536 }
3537
3538 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3539 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3540 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3541 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3542 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3543 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3544
3545 // Common patterns involving scalar load.
3546 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3547           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3548 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3549           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3550
3551 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3552           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3553 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3554           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3555
3556 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3557           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3558 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3559           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3560
3561 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3562           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3563 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3564           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3565
3566 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3567           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3568 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3569           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3570
3571 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3572           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3573 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3574           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3575
3576
3577 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3578   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3579                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3580                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3581
3582   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3583                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3584        [(set VR128:$dst,
3585          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3586           OpSize;
3587 }
3588
3589 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3590 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3591 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3592 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3593
3594 // Common patterns involving scalar load
3595 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3596           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3597 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3598           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3599
3600 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3601           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3602 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3603           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3604
3605
3606 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3607   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3608                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3609                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3610
3611   // Expecting a i16 load any extended to i32 value.
3612   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3613                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3614                  [(set VR128:$dst, (IntId (bitconvert
3615                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3616                  OpSize;
3617 }
3618
3619 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3620 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3621
3622 // Common patterns involving scalar load
3623 def : Pat<(int_x86_sse41_pmovsxbq
3624             (bitconvert (v4i32 (X86vzmovl
3625                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3626           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3627
3628 def : Pat<(int_x86_sse41_pmovzxbq
3629             (bitconvert (v4i32 (X86vzmovl
3630                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3631           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3632
3633
3634 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3635 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3636   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3637                  (ins VR128:$src1, i32i8imm:$src2),
3638                  !strconcat(OpcodeStr,
3639                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3640                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3641                  OpSize;
3642   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3643                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3644                  !strconcat(OpcodeStr,
3645                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3646                  []>, OpSize;
3647 // FIXME:
3648 // There's an AssertZext in the way of writing the store pattern
3649 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3650 }
3651
3652 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3653
3654
3655 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3656 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3657   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3658                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3659                  !strconcat(OpcodeStr,
3660                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3661                  []>, OpSize;
3662 // FIXME:
3663 // There's an AssertZext in the way of writing the store pattern
3664 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3665 }
3666
3667 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3668
3669
3670 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3671 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3672   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3673                  (ins VR128:$src1, i32i8imm:$src2),
3674                  !strconcat(OpcodeStr,
3675                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3676                  [(set GR32:$dst,
3677                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3678   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3679                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3680                  !strconcat(OpcodeStr,
3681                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3682                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3683                           addr:$dst)]>, OpSize;
3684 }
3685
3686 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3687
3688
3689 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3690 /// destination
3691 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3692   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3693                  (ins VR128:$src1, i32i8imm:$src2),
3694                  !strconcat(OpcodeStr,
3695                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3696                  [(set GR32:$dst,
3697                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3698            OpSize;
3699   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3700                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3701                  !strconcat(OpcodeStr,
3702                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3703                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3704                           addr:$dst)]>, OpSize;
3705 }
3706
3707 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3708
3709 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3710 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3711                                               imm:$src2))),
3712                  addr:$dst),
3713           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3714          Requires<[HasSSE41]>;
3715
3716 let Constraints = "$src1 = $dst" in {
3717   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3718     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3719                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3720                    !strconcat(OpcodeStr,
3721                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3722                    [(set VR128:$dst,
3723                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3724     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3725                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3726                    !strconcat(OpcodeStr,
3727                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3728                    [(set VR128:$dst,
3729                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3730                                 imm:$src3))]>, OpSize;
3731   }
3732 }
3733
3734 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3735
3736 let Constraints = "$src1 = $dst" in {
3737   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3738     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3739                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3740                    !strconcat(OpcodeStr,
3741                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3742                    [(set VR128:$dst,
3743                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3744                    OpSize;
3745     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3746                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3747                    !strconcat(OpcodeStr,
3748                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3749                    [(set VR128:$dst,
3750                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3751                                        imm:$src3)))]>, OpSize;
3752   }
3753 }
3754
3755 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3756
3757 // insertps has a few different modes, there's the first two here below which
3758 // are optimized inserts that won't zero arbitrary elements in the destination
3759 // vector. The next one matches the intrinsic and could zero arbitrary elements
3760 // in the target vector.
3761 let Constraints = "$src1 = $dst" in {
3762   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3763     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3764                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3765                    !strconcat(OpcodeStr,
3766                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3767                    [(set VR128:$dst,
3768                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3769       OpSize;
3770     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3771                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3772                    !strconcat(OpcodeStr,
3773                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3774                    [(set VR128:$dst,
3775                      (X86insrtps VR128:$src1,
3776                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3777                                  imm:$src3))]>, OpSize;
3778   }
3779 }
3780
3781 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3782
3783 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3784           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3785
3786 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3787 // the intel intrinsic that corresponds to this.
3788 let Defs = [EFLAGS] in {
3789 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3790                     "ptest \t{$src2, $src1|$src1, $src2}",
3791                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3792               OpSize;
3793 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3794                     "ptest \t{$src2, $src1|$src1, $src2}",
3795                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3796               OpSize;
3797 }
3798
3799 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3800                        "movntdqa\t{$src, $dst|$dst, $src}",
3801                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3802                        OpSize;
3803
3804
3805 //===----------------------------------------------------------------------===//
3806 // SSE4.2 Instructions
3807 //===----------------------------------------------------------------------===//
3808
3809 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3810 let Constraints = "$src1 = $dst" in {
3811   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3812                                 Intrinsic IntId128, bit Commutable = 0> {
3813     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3814                    (ins VR128:$src1, VR128:$src2),
3815                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3816                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3817                    OpSize {
3818       let isCommutable = Commutable;
3819     }
3820     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3821                    (ins VR128:$src1, i128mem:$src2),
3822                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3823                    [(set VR128:$dst,
3824                      (IntId128 VR128:$src1,
3825                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3826   }
3827 }
3828
3829 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3830
3831 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3832           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3833 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3834           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3835
3836 defm AESIMC          : SS42I_binop_rm_int<0xDB, "aesimc",
3837                        int_x86_sse42_aesimc>;
3838 defm AESENC          : SS42I_binop_rm_int<0xDC, "aesenc",
3839                        int_x86_sse42_aesenc>;
3840 defm AESENCLAST      : SS42I_binop_rm_int<0xDD, "aesenclast",
3841                        int_x86_sse42_aesenclast>;
3842 defm AESDEC          : SS42I_binop_rm_int<0xDE, "aesdec",
3843                        int_x86_sse42_aesdec>;
3844 defm AESDECLAST      : SS42I_binop_rm_int<0xDF, "aesdeclast",
3845                        int_x86_sse42_aesdeclast>;
3846
3847 def : Pat<(v2i64 (X86aesimc VR128:$src1, VR128:$src2)),
3848           (AESIMCrr VR128:$src1, VR128:$src2)>;
3849 def : Pat<(v2i64 (X86aesimc VR128:$src1, (memop addr:$src2))),
3850           (AESIMCrm VR128:$src1, addr:$src2)>;
3851 def : Pat<(v2i64 (X86aesenc VR128:$src1, VR128:$src2)),
3852           (AESENCrr VR128:$src1, VR128:$src2)>;
3853 def : Pat<(v2i64 (X86aesenc VR128:$src1, (memop addr:$src2))),
3854           (AESENCrm VR128:$src1, addr:$src2)>;
3855 def : Pat<(v2i64 (X86aesenclast VR128:$src1, VR128:$src2)),
3856           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3857 def : Pat<(v2i64 (X86aesenclast VR128:$src1, (memop addr:$src2))),
3858           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3859 def : Pat<(v2i64 (X86aesdec VR128:$src1, VR128:$src2)),
3860           (AESDECrr VR128:$src1, VR128:$src2)>;
3861 def : Pat<(v2i64 (X86aesdec VR128:$src1, (memop addr:$src2))),
3862           (AESDECrm VR128:$src1, addr:$src2)>;
3863 def : Pat<(v2i64 (X86aesdeclast VR128:$src1, VR128:$src2)),
3864           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3865 def : Pat<(v2i64 (X86aesdeclast VR128:$src1, (memop addr:$src2))),
3866           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3867
3868 def AESKEYGENASSIST128rr : SS42AI<0xDF, MRMSrcReg, (outs),
3869   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3870   "aeskeygenassist\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3871 def AESKEYGENASSIST128rm : SS42AI<0xDF, MRMSrcMem, (outs),
3872   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3873   "aeskeygenassist\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3874
3875 // crc intrinsic instruction
3876 // This set of instructions are only rm, the only difference is the size
3877 // of r and m.
3878 let Constraints = "$src1 = $dst" in {
3879   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3880                       (ins GR32:$src1, i8mem:$src2),
3881                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3882                        [(set GR32:$dst,
3883                          (int_x86_sse42_crc32_8 GR32:$src1,
3884                          (load addr:$src2)))]>;
3885   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3886                       (ins GR32:$src1, GR8:$src2),
3887                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3888                        [(set GR32:$dst,
3889                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3890   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3891                       (ins GR32:$src1, i16mem:$src2),
3892                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3893                        [(set GR32:$dst,
3894                          (int_x86_sse42_crc32_16 GR32:$src1,
3895                          (load addr:$src2)))]>,
3896                          OpSize;
3897   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3898                       (ins GR32:$src1, GR16:$src2),
3899                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3900                        [(set GR32:$dst,
3901                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3902                          OpSize;
3903   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3904                       (ins GR32:$src1, i32mem:$src2),
3905                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3906                        [(set GR32:$dst,
3907                          (int_x86_sse42_crc32_32 GR32:$src1,
3908                          (load addr:$src2)))]>;
3909   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3910                       (ins GR32:$src1, GR32:$src2),
3911                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3912                        [(set GR32:$dst,
3913                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3914   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3915                       (ins GR64:$src1, i8mem:$src2),
3916                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3917                        [(set GR64:$dst,
3918                          (int_x86_sse42_crc64_8 GR64:$src1,
3919                          (load addr:$src2)))]>,
3920                          REX_W;
3921   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3922                       (ins GR64:$src1, GR8:$src2),
3923                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3924                        [(set GR64:$dst,
3925                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3926                          REX_W;
3927   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3928                       (ins GR64:$src1, i64mem:$src2),
3929                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3930                        [(set GR64:$dst,
3931                          (int_x86_sse42_crc64_64 GR64:$src1,
3932                          (load addr:$src2)))]>,
3933                          REX_W;
3934   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3935                       (ins GR64:$src1, GR64:$src2),
3936                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3937                        [(set GR64:$dst,
3938                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3939                          REX_W;
3940 }
3941
3942 // String/text processing instructions.
3943 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3944 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3945   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3946   "#PCMPISTRM128rr PSEUDO!",
3947   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3948                                                 imm:$src3))]>, OpSize;
3949 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3950   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3951   "#PCMPISTRM128rm PSEUDO!",
3952   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3953                                                 imm:$src3))]>, OpSize;
3954 }
3955
3956 let Defs = [XMM0, EFLAGS] in {
3957 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3958   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3959    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3960 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3961   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3962   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3963 }
3964
3965 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3966 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3967   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3968   "#PCMPESTRM128rr PSEUDO!",
3969   [(set VR128:$dst,
3970         (int_x86_sse42_pcmpestrm128
3971          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3972
3973 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3974   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3975   "#PCMPESTRM128rm PSEUDO!",
3976   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3977                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3978   OpSize;
3979 }
3980
3981 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3982 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3983   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3984   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3985 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3986   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3987   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3988 }
3989
3990 let Defs = [ECX, EFLAGS] in {
3991   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3992     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3993       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3994       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3995       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3996        (implicit EFLAGS)]>, OpSize;
3997     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3998       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3999       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
4000       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4001        (implicit EFLAGS)]>, OpSize;
4002   }
4003 }
4004
4005 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4006 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4007 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4008 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4009 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4010 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4011
4012 let Defs = [ECX, EFLAGS] in {
4013 let Uses = [EAX, EDX] in {
4014   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
4015     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4016       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4017       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4018       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4019        (implicit EFLAGS)]>, OpSize;
4020     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4021       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4022        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4023        [(set ECX,
4024              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4025         (implicit EFLAGS)]>, OpSize;
4026   }
4027 }
4028 }
4029
4030 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4031 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4032 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4033 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4034 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4035 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;