lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_DEFAULT, d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
  77           IIC_DEFAULT, d>;
  78 }
  79
  80 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  81 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  82                                       string OpcodeStr, X86MemOperand x86memop,
  83                                       list<dag> pat_rr, list<dag> pat_rm,
  84                                       bit Is2Addr = 1,
  85                                       bit rr_hasSideEffects = 0> {
  86   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  87     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  88        !if(Is2Addr,
  89            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  90            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  91        pat_rr, IIC_DEFAULT, d>;
  92   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  93        !if(Is2Addr,
  94            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  95            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  96        pat_rm, IIC_DEFAULT, d>;
  97 }
  98
  99 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 100 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 101                            string asm, string SSEVer, string FPSizeStr,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 105        !if(Is2Addr,
 106            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 107            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 108            [(set RC:$dst, (!cast<Intrinsic>(
 109                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 110                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 111   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (!cast<Intrinsic>(
 116                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 117              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Non-instruction patterns
 122 //===----------------------------------------------------------------------===//
 123
 124 // A vector extract of the first f32/f64 position is a subregister copy
 125 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 126           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 127 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 128           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 129
 130 // A 128-bit subvector extract from the first 256-bit vector position
 131 // is a subregister copy that needs no instruction.
 132 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 133           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 134 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 135           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 136
 137 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 138           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 139 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 140           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 141
 142 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 143           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 144 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 145           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 146
 147 // A 128-bit subvector insert to the first 256-bit vector position
 148 // is a subregister copy that needs no instruction.
 149 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 158           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 159 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 160           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 161
 162 // Implicitly promote a 32-bit scalar to a vector.
 163 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 164           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 165 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 166           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 167 // Implicitly promote a 64-bit scalar to a vector.
 168 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 169           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 170 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 171           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 172
 173 // Bitcasts between 128-bit vector types. Return the original type since
 174 // no instruction is needed for the conversion
 175 let Predicates = [HasSSE2] in {
 176   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 205   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 206 }
 207
 208 // Bitcasts between 256-bit vector types. Return the original type since
 209 // no instruction is needed for the conversion
 210 let Predicates = [HasAVX] in {
 211   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 215   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 220   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 225   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 230   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 240   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 241 }
 242
 243 // Alias instructions that map fld0 to pxor for sse.
 244 // This is expanded by ExpandPostRAPseudos.
 245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 246     isPseudo = 1 in {
 247   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 248                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 249   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 251 }
 252
 253 //===----------------------------------------------------------------------===//
 254 // AVX & SSE - Zero/One Vectors
 255 //===----------------------------------------------------------------------===//
 256
 257 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 258 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 259 // swizzled by ExecutionDepsFix to pxor.
 260 // We set canFoldAsLoad because this can be converted to a constant-pool
 261 // load of an all-zeros value if folding it would be beneficial.
 262 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 263     isPseudo = 1, neverHasSideEffects = 1 in {
 264 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 265 }
 266
 267 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 272 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 273
 274
 275 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 276 // and doesn't need it because on sandy bridge the register is set to zero
 277 // at the rename stage without using any execution unit, so SET0PSY
 278 // and SET0PDY can be used for vector int instructions without penalty
 279 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 280 // JIT implementatioan, it does not expand the instructions below like
 281 // X86MCInstLower does.
 282 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 283     isCodeGenOnly = 1 in {
 284 let Predicates = [HasAVX] in {
 285 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 287 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 288                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 289 }
 290 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 291 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    []>, VEX_4V;
 293 }
 294
 295 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 296   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 297   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 298   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 299   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 300 }
 301
 302 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 303 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 304 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 307
 308 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 309 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 310           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 311
 312 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 313 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 314           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 315
 316 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 317 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 318           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 319
 320 // We set canFoldAsLoad because this can be converted to a constant-pool
 321 // load of an all-ones value if folding it would be beneficial.
 322 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 323 // JIT implementation, it does not expand the instructions below like
 324 // X86MCInstLower does.
 325 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 326     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 327   let Predicates = [HasAVX] in
 328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 332   let Predicates = [HasAVX2] in
 333   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 334                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // SSE 1 & 2 - Move FP Scalar Instructions
 340 //
 341 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 342 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 343 // is used instead. Register-to-register movss/movsd is not modeled as an
 344 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 345 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 346 //===----------------------------------------------------------------------===//
 347
 348 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 349       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 350       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 351
 352 // Loading from memory automatically zeroing upper bits.
 353 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 354                     PatFrag mem_pat, string OpcodeStr> :
 355       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 356          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 357                         [(set RC:$dst, (mem_pat addr:$src))]>;
 358
 359 // AVX
 360 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 361                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 362                 VEX_LIG;
 363 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 364                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 365                 VEX_LIG;
 366
 367 // For the disassembler
 368 let isCodeGenOnly = 1 in {
 369   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 370                         (ins VR128:$src1, FR32:$src2),
 371                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 372                         XS, VEX_4V, VEX_LIG;
 373   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 374                         (ins VR128:$src1, FR64:$src2),
 375                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 376                         XD, VEX_4V, VEX_LIG;
 377 }
 378
 379 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 380   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 381                  VEX_LIG;
 382   let AddedComplexity = 20 in
 383     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 384                    VEX_LIG;
 385 }
 386
 387 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 388                   "movss\t{$src, $dst|$dst, $src}",
 389                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 390 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 391                   "movsd\t{$src, $dst|$dst, $src}",
 392                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 393
 394 // SSE1 & 2
 395 let Constraints = "$src1 = $dst" in {
 396   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 397                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 398   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 399                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 400
 401   // For the disassembler
 402   let isCodeGenOnly = 1 in {
 403     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 404                          (ins VR128:$src1, FR32:$src2),
 405                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 406     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 407                          (ins VR128:$src1, FR64:$src2),
 408                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 409   }
 410 }
 411
 412 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 413   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 414
 415   let AddedComplexity = 20 in
 416     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 417 }
 418
 419 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 420                   "movss\t{$src, $dst|$dst, $src}",
 421                   [(store FR32:$src, addr:$dst)]>;
 422 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 423                   "movsd\t{$src, $dst|$dst, $src}",
 424                   [(store FR64:$src, addr:$dst)]>;
 425
 426 // Patterns
 427 let Predicates = [HasAVX] in {
 428   let AddedComplexity = 15 in {
 429   // Extract the low 32-bit value from one vector and insert it into another.
 430   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 431             (VMOVSSrr (v4f32 VR128:$src1),
 432                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 433   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 434             (VMOVSSrr (v4i32 VR128:$src1),
 435                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 436
 437   // Extract the low 64-bit value from one vector and insert it into another.
 438   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 439             (VMOVSDrr (v2f64 VR128:$src1),
 440                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 441   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 442             (VMOVSDrr (v2i64 VR128:$src1),
 443                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 444
 445   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 446   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 447             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 448   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 449             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 450
 451   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 452   // MOVS{S,D} to the lower bits.
 453   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 454             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 455   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 456             (VMOVSSrr (v4f32 (V_SET0)),
 457                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 458   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 459             (VMOVSSrr (v4i32 (V_SET0)),
 460                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 461   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 462             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 463
 464   // Move low f32 and clear high bits.
 465   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 466             (SUBREG_TO_REG (i32 0),
 467               (VMOVSSrr (v4f32 (V_SET0)),
 468                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 469   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 470             (SUBREG_TO_REG (i32 0),
 471               (VMOVSSrr (v4i32 (V_SET0)),
 472                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 473   }
 474
 475   let AddedComplexity = 20 in {
 476   // MOVSSrm zeros the high parts of the register; represent this
 477   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 478   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 479             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 480   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 481             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 482   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 483             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 484
 485   // MOVSDrm zeros the high parts of the register; represent this
 486   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 488             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 490             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 492             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 494             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 495   def : Pat<(v2f64 (X86vzload addr:$src)),
 496             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 497
 498   // Represent the same patterns above but in the form they appear for
 499   // 256-bit types
 500   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 501                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 502             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 503   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 504                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 505             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 506   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 507                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 508             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 509   }
 510   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 511                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 512             (SUBREG_TO_REG (i32 0),
 513                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 514                            sub_xmm)>;
 515   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 516                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 517             (SUBREG_TO_REG (i64 0),
 518                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 519                            sub_xmm)>;
 520   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 521                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 522             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 523
 524   // Move low f64 and clear high bits.
 525   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 526             (SUBREG_TO_REG (i32 0),
 527               (VMOVSDrr (v2f64 (V_SET0)),
 528                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 529
 530   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 531             (SUBREG_TO_REG (i32 0),
 532               (VMOVSDrr (v2i64 (V_SET0)),
 533                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 534
 535 // Extract and store.
 536   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 537                    addr:$dst),
 538             (VMOVSSmr addr:$dst,
 539                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 540   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 541                    addr:$dst),
 542             (VMOVSDmr addr:$dst,
 543                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 544
 545   // Shuffle with VMOVSS
 546   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 547             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 548   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 549             (VMOVSSrr (v4i32 VR128:$src1),
 550                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 551   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 552             (VMOVSSrr (v4f32 VR128:$src1),
 553                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 554
 555   // 256-bit variants
 556   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 557             (SUBREG_TO_REG (i32 0),
 558                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 559                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 560   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 561             (SUBREG_TO_REG (i32 0),
 562                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 563                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 564
 565   // Shuffle with VMOVSD
 566   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 567             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 568   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 569             (VMOVSDrr (v2i64 VR128:$src1),
 570                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 571   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 572             (VMOVSDrr (v2f64 VR128:$src1),
 573                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 574   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 575             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 576                                                    sub_sd))>;
 577   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 579                                                    sub_sd))>;
 580
 581   // 256-bit variants
 582   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 583             (SUBREG_TO_REG (i32 0),
 584                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 585                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 586   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 587             (SUBREG_TO_REG (i32 0),
 588                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 589                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 590
 591
 592   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 593   // is during lowering, where it's not possible to recognize the fold cause
 594   // it has two uses through a bitcast. One use disappears at isel time and the
 595   // fold opportunity reappears.
 596   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 597             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 598                                                    sub_sd))>;
 599   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 600             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 601                                                    sub_sd))>;
 602   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 603             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 604                                                    sub_sd))>;
 605   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 606             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 607                                                    sub_sd))>;
 608 }
 609
 610 let Predicates = [HasSSE1] in {
 611   let AddedComplexity = 15 in {
 612   // Extract the low 32-bit value from one vector and insert it into another.
 613   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 614             (MOVSSrr (v4f32 VR128:$src1),
 615                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 616   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 617             (MOVSSrr (v4i32 VR128:$src1),
 618                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 619
 620   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 621   // MOVSS to the lower bits.
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 623             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 625             (MOVSSrr (v4f32 (V_SET0)),
 626                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 627   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 628             (MOVSSrr (v4i32 (V_SET0)),
 629                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 630   }
 631
 632   let AddedComplexity = 20 in {
 633   // MOVSSrm zeros the high parts of the register; represent this
 634   // with SUBREG_TO_REG.
 635   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 636             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 637   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 638             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 639   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 640             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 641   }
 642
 643   // Extract and store.
 644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 645                    addr:$dst),
 646             (MOVSSmr addr:$dst,
 647                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 648
 649   // Shuffle with MOVSS
 650   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 651             (MOVSSrr VR128:$src1, FR32:$src2)>;
 652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (MOVSSrr (v4i32 VR128:$src1),
 654                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (MOVSSrr (v4f32 VR128:$src1),
 657                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 658 }
 659
 660 let Predicates = [HasSSE2] in {
 661   let AddedComplexity = 15 in {
 662   // Extract the low 64-bit value from one vector and insert it into another.
 663   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 664             (MOVSDrr (v2f64 VR128:$src1),
 665                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 666   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 667             (MOVSDrr (v2i64 VR128:$src1),
 668                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 669
 670   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 671   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 672             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 673   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 674             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 675
 676   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 677   // MOVSD to the lower bits.
 678   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 679             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 680   }
 681
 682   let AddedComplexity = 20 in {
 683   // MOVSDrm zeros the high parts of the register; represent this
 684   // with SUBREG_TO_REG.
 685   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 686             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 687   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 688             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 689   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 690             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 691   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 692             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 693   def : Pat<(v2f64 (X86vzload addr:$src)),
 694             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 695   }
 696
 697   // Extract and store.
 698   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 699                    addr:$dst),
 700             (MOVSDmr addr:$dst,
 701                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 702
 703   // Shuffle with MOVSD
 704   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 705             (MOVSDrr VR128:$src1, FR64:$src2)>;
 706   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 707             (MOVSDrr (v2i64 VR128:$src1),
 708                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 709   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 710             (MOVSDrr (v2f64 VR128:$src1),
 711                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 712   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 713             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 714   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 715             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 716
 717   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 718   // is during lowering, where it's not possible to recognize the fold cause
 719   // it has two uses through a bitcast. One use disappears at isel time and the
 720   // fold opportunity reappears.
 721   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 722             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 723   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 724             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 725   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 726             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 727   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 728             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 729 }
 730
 731 //===----------------------------------------------------------------------===//
 732 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 733 //===----------------------------------------------------------------------===//
 734
 735 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 736                             X86MemOperand x86memop, PatFrag ld_frag,
 737                             string asm, Domain d,
 738                             bit IsReMaterializable = 1> {
 739 let neverHasSideEffects = 1 in
 740   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], IIC_DEFAULT, d>;
 742 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 743   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 744               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 745                    [(set RC:$dst, (ld_frag addr:$src))], IIC_DEFAULT, d>;
 746 }
 747
 748 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 749                               "movaps", SSEPackedSingle>, TB, VEX;
 750 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 751                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 752 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 753                               "movups", SSEPackedSingle>, TB, VEX;
 754 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 755                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 756
 757 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 758                               "movaps", SSEPackedSingle>, TB, VEX;
 759 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 760                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 761 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 762                               "movups", SSEPackedSingle>, TB, VEX;
 763 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 764                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 765 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 766                               "movaps", SSEPackedSingle>, TB;
 767 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 768                               "movapd", SSEPackedDouble>, TB, OpSize;
 769 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 770                               "movups", SSEPackedSingle>, TB;
 771 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 772                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 773
 774 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 775                    "movaps\t{$src, $dst|$dst, $src}",
 776                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 777 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 778                    "movapd\t{$src, $dst|$dst, $src}",
 779                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 780 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 781                    "movups\t{$src, $dst|$dst, $src}",
 782                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 783 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 784                    "movupd\t{$src, $dst|$dst, $src}",
 785                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 786 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 787                    "movaps\t{$src, $dst|$dst, $src}",
 788                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 789 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 790                    "movapd\t{$src, $dst|$dst, $src}",
 791                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 792 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 793                    "movups\t{$src, $dst|$dst, $src}",
 794                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 795 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 796                    "movupd\t{$src, $dst|$dst, $src}",
 797                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 798
 799 // For disassembler
 800 let isCodeGenOnly = 1 in {
 801   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 802                           (ins VR128:$src),
 803                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 804   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 805                            (ins VR128:$src),
 806                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 807   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 808                            (ins VR128:$src),
 809                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 810   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 811                            (ins VR128:$src),
 812                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 813   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 814                             (ins VR256:$src),
 815                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 816   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 817                             (ins VR256:$src),
 818                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 819   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 820                             (ins VR256:$src),
 821                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 822   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 823                             (ins VR256:$src),
 824                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 825 }
 826
 827 let Predicates = [HasAVX] in {
 828 def : Pat<(v8i32 (X86vzmovl
 829                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 830           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 831 def : Pat<(v4i64 (X86vzmovl
 832                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 833           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 834 def : Pat<(v8f32 (X86vzmovl
 835                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 836           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 837 def : Pat<(v4f64 (X86vzmovl
 838                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 839           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 840 }
 841
 842
 843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 845 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 846           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 847
 848 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 851 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 852                    "movapd\t{$src, $dst|$dst, $src}",
 853                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 854 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movups\t{$src, $dst|$dst, $src}",
 856                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 857 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 858                    "movupd\t{$src, $dst|$dst, $src}",
 859                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 860
 861 // For disassembler
 862 let isCodeGenOnly = 1 in {
 863   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 864                          "movaps\t{$src, $dst|$dst, $src}", []>;
 865   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 866                          "movapd\t{$src, $dst|$dst, $src}", []>;
 867   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 868                          "movups\t{$src, $dst|$dst, $src}", []>;
 869   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 870                          "movupd\t{$src, $dst|$dst, $src}", []>;
 871 }
 872
 873 let Predicates = [HasAVX] in {
 874   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 875             (VMOVUPSmr addr:$dst, VR128:$src)>;
 876   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 877             (VMOVUPDmr addr:$dst, VR128:$src)>;
 878 }
 879
 880 let Predicates = [HasSSE1] in
 881   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 882             (MOVUPSmr addr:$dst, VR128:$src)>;
 883 let Predicates = [HasSSE2] in
 884   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 885             (MOVUPDmr addr:$dst, VR128:$src)>;
 886
 887 // Use vmovaps/vmovups for AVX integer load/store.
 888 let Predicates = [HasAVX] in {
 889   // 128-bit load/store
 890   def : Pat<(alignedloadv2i64 addr:$src),
 891             (VMOVAPSrm addr:$src)>;
 892   def : Pat<(loadv2i64 addr:$src),
 893             (VMOVUPSrm addr:$src)>;
 894
 895   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 896             (VMOVAPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 898             (VMOVAPSmr addr:$dst, VR128:$src)>;
 899   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 900             (VMOVAPSmr addr:$dst, VR128:$src)>;
 901   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 902             (VMOVAPSmr addr:$dst, VR128:$src)>;
 903   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 904             (VMOVUPSmr addr:$dst, VR128:$src)>;
 905   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 906             (VMOVUPSmr addr:$dst, VR128:$src)>;
 907   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 908             (VMOVUPSmr addr:$dst, VR128:$src)>;
 909   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 910             (VMOVUPSmr addr:$dst, VR128:$src)>;
 911
 912   // 256-bit load/store
 913   def : Pat<(alignedloadv4i64 addr:$src),
 914             (VMOVAPSYrm addr:$src)>;
 915   def : Pat<(loadv4i64 addr:$src),
 916             (VMOVUPSYrm addr:$src)>;
 917   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 918             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 919   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 921   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 923   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 925   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 926             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 927   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 929   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 931   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 933 }
 934
 935 // Use movaps / movups for SSE integer load / store (one byte shorter).
 936 // The instructions selected below are then converted to MOVDQA/MOVDQU
 937 // during the SSE domain pass.
 938 let Predicates = [HasSSE1] in {
 939   def : Pat<(alignedloadv2i64 addr:$src),
 940             (MOVAPSrm addr:$src)>;
 941   def : Pat<(loadv2i64 addr:$src),
 942             (MOVUPSrm addr:$src)>;
 943
 944   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 945             (MOVAPSmr addr:$dst, VR128:$src)>;
 946   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 947             (MOVAPSmr addr:$dst, VR128:$src)>;
 948   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 949             (MOVAPSmr addr:$dst, VR128:$src)>;
 950   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 951             (MOVAPSmr addr:$dst, VR128:$src)>;
 952   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 953             (MOVUPSmr addr:$dst, VR128:$src)>;
 954   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 955             (MOVUPSmr addr:$dst, VR128:$src)>;
 956   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 959             (MOVUPSmr addr:$dst, VR128:$src)>;
 960 }
 961
 962 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 963 // bits are disregarded. FIXME: Set encoding to pseudo!
 964 let neverHasSideEffects = 1 in {
 965 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 966                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 967 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 968                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 969 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 970                      "movaps\t{$src, $dst|$dst, $src}", []>;
 971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 972                      "movapd\t{$src, $dst|$dst, $src}", []>;
 973 }
 974
 975 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 976 // bits are disregarded. FIXME: Set encoding to pseudo!
 977 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 978 let isCodeGenOnly = 1 in {
 979   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 980                          "movaps\t{$src, $dst|$dst, $src}",
 981                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 982   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 983                          "movapd\t{$src, $dst|$dst, $src}",
 984                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 985 }
 986 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 987                      "movaps\t{$src, $dst|$dst, $src}",
 988                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 989 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 990                      "movapd\t{$src, $dst|$dst, $src}",
 991                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 992 }
 993
 994 //===----------------------------------------------------------------------===//
 995 // SSE 1 & 2 - Move Low packed FP Instructions
 996 //===----------------------------------------------------------------------===//
 997
 998 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 999                                  PatFrag mov_frag, string base_opc,
1000                                  string asm_opr> {
1001   def PSrm : PI<opc, MRMSrcMem,
1002          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1003          !strconcat(base_opc, "s", asm_opr),
1004      [(set RC:$dst,
1005        (mov_frag RC:$src1,
1006               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1007               IIC_DEFAULT, SSEPackedSingle>, TB;
1008
1009   def PDrm : PI<opc, MRMSrcMem,
1010          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1011          !strconcat(base_opc, "d", asm_opr),
1012      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1013                               (scalar_to_vector (loadf64 addr:$src2)))))],
1014               IIC_DEFAULT, SSEPackedDouble>, TB, OpSize;
1015 }
1016
1017 let AddedComplexity = 20 in {
1018   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1019                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1020 }
1021 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1022   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1023                                    "\t{$src2, $dst|$dst, $src2}">;
1024 }
1025
1026 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1027                    "movlps\t{$src, $dst|$dst, $src}",
1028                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1029                                  (iPTR 0))), addr:$dst)]>, VEX;
1030 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1031                    "movlpd\t{$src, $dst|$dst, $src}",
1032                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1033                                  (iPTR 0))), addr:$dst)]>, VEX;
1034 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1035                    "movlps\t{$src, $dst|$dst, $src}",
1036                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1037                                  (iPTR 0))), addr:$dst)]>;
1038 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1039                    "movlpd\t{$src, $dst|$dst, $src}",
1040                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1041                                  (iPTR 0))), addr:$dst)]>;
1042
1043 let Predicates = [HasAVX] in {
1044   let AddedComplexity = 20 in {
1045     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1046     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1051     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1053     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055   }
1056
1057   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1058   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1059             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1060   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1061                                  VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063
1064   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1065   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1066             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1067   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069
1070   // Shuffle with VMOVLPS
1071   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(X86Movlps VR128:$src1,
1076                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078
1079   // Shuffle with VMOVLPD
1080   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1085                               (scalar_to_vector (loadf64 addr:$src2)))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087
1088   // Store patterns
1089   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1090                    addr:$src1),
1091             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v4i32 (X86Movlps
1093                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1096                    addr:$src1),
1097             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101 }
1102
1103 let Predicates = [HasSSE1] in {
1104   let AddedComplexity = 20 in {
1105     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1106     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1107               (MOVLPSrm VR128:$src1, addr:$src2)>;
1108     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110   }
1111
1112   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1113   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1114                                  (iPTR 0))), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1119                                  VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121
1122   // Shuffle with MOVLPS
1123   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(X86Movlps VR128:$src1,
1128                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133
1134   // Store patterns
1135   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1136                                       addr:$src1),
1137             (MOVLPSmr addr:$src1, VR128:$src2)>;
1138   def : Pat<(store (v4i32 (X86Movlps
1139                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1140                               addr:$src1),
1141             (MOVLPSmr addr:$src1, VR128:$src2)>;
1142 }
1143
1144 let Predicates = [HasSSE2] in {
1145   let AddedComplexity = 20 in {
1146     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1147     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1148               (MOVLPDrm VR128:$src1, addr:$src2)>;
1149     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151   }
1152
1153   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1154   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1155             (MOVLPDmr addr:$src1, VR128:$src2)>;
1156   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158
1159   // Shuffle with MOVLPD
1160   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1165                               (scalar_to_vector (loadf64 addr:$src2)))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1170                            addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 // SSE 1 & 2 - Move Hi packed FP Instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 let AddedComplexity = 20 in {
1182   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1183                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1184 }
1185 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1186   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1187                                    "\t{$src2, $dst|$dst, $src2}">;
1188 }
1189
1190 // v2f64 extract element 1 is always custom lowered to unpack high to low
1191 // and extract element 0 so the non-store version isn't too horrible.
1192 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1193                    "movhps\t{$src, $dst|$dst, $src}",
1194                    [(store (f64 (vector_extract
1195                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1196                                             (bc_v2f64 (v4f32 VR128:$src))),
1197                                  (iPTR 0))), addr:$dst)]>, VEX;
1198 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movhpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract
1201                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1202                                  (iPTR 0))), addr:$dst)]>, VEX;
1203 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1204                    "movhps\t{$src, $dst|$dst, $src}",
1205                    [(store (f64 (vector_extract
1206                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1207                                             (bc_v2f64 (v4f32 VR128:$src))),
1208                                  (iPTR 0))), addr:$dst)]>;
1209 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movhpd\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract
1212                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1213                                  (iPTR 0))), addr:$dst)]>;
1214
1215 let Predicates = [HasAVX] in {
1216   // VMOVHPS patterns
1217   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1218             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1219   def : Pat<(X86Movlhps VR128:$src1,
1220                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1221             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228
1229   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1230   // is during lowering, where it's not possible to recognize the load fold
1231   // cause it has two uses through a bitcast. One use disappears at isel time
1232   // and the fold opportunity reappears.
1233   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1238   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1239                       (scalar_to_vector (loadf64 addr:$src2)))),
1240             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1241 }
1242
1243 let Predicates = [HasSSE1] in {
1244   // MOVHPS patterns
1245   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1246             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1247   def : Pat<(X86Movlhps VR128:$src1,
1248                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1249             (MOVHPSrm VR128:$src1, addr:$src2)>;
1250   def : Pat<(X86Movlhps VR128:$src1,
1251                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1252             (MOVHPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(X86Movlhps VR128:$src1,
1254                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1255             (MOVHPSrm VR128:$src1, addr:$src2)>;
1256 }
1257
1258 let Predicates = [HasSSE2] in {
1259   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1260   // is during lowering, where it's not possible to recognize the load fold
1261   // cause it has two uses through a bitcast. One use disappears at isel time
1262   // and the fold opportunity reappears.
1263   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1264                       (scalar_to_vector (loadf64 addr:$src2)))),
1265             (MOVHPDrm VR128:$src1, addr:$src2)>;
1266
1267   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1268   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1269                       (scalar_to_vector (loadf64 addr:$src2)))),
1270             (MOVHPDrm VR128:$src1, addr:$src2)>;
1271 }
1272
1273 //===----------------------------------------------------------------------===//
1274 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1275 //===----------------------------------------------------------------------===//
1276
1277 let AddedComplexity = 20 in {
1278   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1279                                        (ins VR128:$src1, VR128:$src2),
1280                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1281                       [(set VR128:$dst,
1282                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>,
1283                       VEX_4V;
1284   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1285                                        (ins VR128:$src1, VR128:$src2),
1286                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1287                       [(set VR128:$dst,
1288                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>,
1289                       VEX_4V;
1290 }
1291 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1292   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1293                                        (ins VR128:$src1, VR128:$src2),
1294                       "movlhps\t{$src2, $dst|$dst, $src2}",
1295                       [(set VR128:$dst,
1296                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>;
1297   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1298                                        (ins VR128:$src1, VR128:$src2),
1299                       "movhlps\t{$src2, $dst|$dst, $src2}",
1300                       [(set VR128:$dst,
1301                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>;
1302 }
1303
1304 let Predicates = [HasAVX] in {
1305   // MOVLHPS patterns
1306   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1307             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1308   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1309             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1310
1311   // MOVHLPS patterns
1312   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1313             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1314 }
1315
1316 let Predicates = [HasSSE1] in {
1317   // MOVLHPS patterns
1318   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1319             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1320   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1321             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1322
1323   // MOVHLPS patterns
1324   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1325             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1326 }
1327
1328 //===----------------------------------------------------------------------===//
1329 // SSE 1 & 2 - Conversion Instructions
1330 //===----------------------------------------------------------------------===//
1331
1332 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1333                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1334                      string asm> {
1335   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1336                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1337   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1338                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1339 }
1340
1341 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1342                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1343                          string asm, Domain d> {
1344   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1345                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1346                         IIC_DEFAULT, d>;
1347   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1348                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1349                         IIC_DEFAULT, d>;
1350 }
1351
1352 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1353                           X86MemOperand x86memop, string asm> {
1354 let neverHasSideEffects = 1 in {
1355   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1356               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1357   let mayLoad = 1 in
1358   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1359               (ins DstRC:$src1, x86memop:$src),
1360               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1361 } // neverHasSideEffects = 1
1362 }
1363
1364 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1365                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1366                                 VEX_LIG;
1367 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1368                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1369                                 VEX_W, VEX_LIG;
1370 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1371                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1372                                 VEX_LIG;
1373 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1374                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1375                                 VEX, VEX_W, VEX_LIG;
1376
1377 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1378 // register, but the same isn't true when only using memory operands,
1379 // provide other assembly "l" and "q" forms to address this explicitly
1380 // where appropriate to do so.
1381 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1382                                   VEX_4V, VEX_LIG;
1383 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1384                                   VEX_4V, VEX_W, VEX_LIG;
1385 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1386                                   VEX_4V, VEX_LIG;
1387 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1388                                   VEX_4V, VEX_LIG;
1389 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1390                                   VEX_4V, VEX_W, VEX_LIG;
1391
1392 let Predicates = [HasAVX], AddedComplexity = 1 in {
1393   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1394             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1395   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1396             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1397   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1398             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1399   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1400             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1401
1402   def : Pat<(f32 (sint_to_fp GR32:$src)),
1403             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1404   def : Pat<(f32 (sint_to_fp GR64:$src)),
1405             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1406   def : Pat<(f64 (sint_to_fp GR32:$src)),
1407             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1408   def : Pat<(f64 (sint_to_fp GR64:$src)),
1409             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1410 }
1411
1412 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1413                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1414 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1415                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1416 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1417                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1418 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1419                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1420 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1421                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1422 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1423                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1424 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1425                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1426 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1427                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1428
1429 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1430 // and/or XMM operand(s).
1431
1432 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1433                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1434                          string asm> {
1435   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1436               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1437               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1438   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1439               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1440               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1441 }
1442
1443 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1444                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1445                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1446   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1447               !if(Is2Addr,
1448                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1449                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1450               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1451   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1452               (ins DstRC:$src1, x86memop:$src2),
1453               !if(Is2Addr,
1454                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1455                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1456               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1457 }
1458
1459 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1460                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1461 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1462                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1463                   XD, VEX, VEX_W, VEX_LIG;
1464
1465 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1466                 f128mem, load, "cvtsd2si{l}">, XD;
1467 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1468                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1469
1470
1471 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1472           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1473 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1474           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1475           VEX_W;
1476 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1477           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1478 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1479           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1480           VEX_4V, VEX_W;
1481
1482 let Constraints = "$src1 = $dst" in {
1483   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1484                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1485                         "cvtsi2ss">, XS;
1486   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1487                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1488                         "cvtsi2ss{q}">, XS, REX_W;
1489   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1490                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1491                         "cvtsi2sd">, XD;
1492   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1493                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1494                         "cvtsi2sd">, XD, REX_W;
1495 }
1496
1497 /// SSE 1 Only
1498
1499 // Aliases for intrinsics
1500 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1501                                     f32mem, load, "cvttss2si">, XS, VEX;
1502 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1503                                     int_x86_sse_cvttss2si64, f32mem, load,
1504                                     "cvttss2si">, XS, VEX, VEX_W;
1505 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1506                                     f128mem, load, "cvttsd2si">, XD, VEX;
1507 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1508                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1509                                     "cvttsd2si">, XD, VEX, VEX_W;
1510 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1511                                     f32mem, load, "cvttss2si">, XS;
1512 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1513                                     int_x86_sse_cvttss2si64, f32mem, load,
1514                                     "cvttss2si{q}">, XS, REX_W;
1515 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1516                                     f128mem, load, "cvttsd2si">, XD;
1517 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1518                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1519                                     "cvttsd2si{q}">, XD, REX_W;
1520
1521 let Pattern = []<dag> in {
1522 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1523                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1524                                VEX, VEX_LIG;
1525 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1526                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1527                                VEX_W, VEX_LIG;
1528 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1529                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1530                                SSEPackedSingle>, TB, VEX;
1531 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1532                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1533                                SSEPackedSingle>, TB, VEX;
1534 }
1535
1536 let Pattern = []<dag> in {
1537 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1538                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1539 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1540                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1541 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1542                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1543                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1544 }
1545
1546 let Predicates = [HasAVX] in {
1547   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1548             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1549   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1550             (VCVTSS2SIrm addr:$src)>;
1551   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1552             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1553   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1554             (VCVTSS2SI64rm addr:$src)>;
1555 }
1556
1557 let Predicates = [HasSSE1] in {
1558   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1559             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1560   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1561             (CVTSS2SIrm addr:$src)>;
1562   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1563             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1564   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1565             (CVTSS2SI64rm addr:$src)>;
1566 }
1567
1568 /// SSE 2 Only
1569
1570 // Convert scalar double to scalar single
1571 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1572                        (ins FR64:$src1, FR64:$src2),
1573                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1574                       VEX_4V, VEX_LIG;
1575 let mayLoad = 1 in
1576 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1577                        (ins FR64:$src1, f64mem:$src2),
1578                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1579                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1580
1581 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1582           Requires<[HasAVX]>;
1583
1584 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1585                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1586                       [(set FR32:$dst, (fround FR64:$src))]>;
1587 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1588                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1589                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1590                   Requires<[HasSSE2, OptForSize]>;
1591
1592 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1593                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1594                       XS, VEX_4V;
1595 let Constraints = "$src1 = $dst" in
1596 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1597                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1598
1599 // Convert scalar single to scalar double
1600 // SSE2 instructions with XS prefix
1601 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1602                     (ins FR32:$src1, FR32:$src2),
1603                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1604                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1605 let mayLoad = 1 in
1606 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1607                     (ins FR32:$src1, f32mem:$src2),
1608                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1609                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1610
1611 let Predicates = [HasAVX] in {
1612   def : Pat<(f64 (fextend FR32:$src)),
1613             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1614   def : Pat<(fextend (loadf32 addr:$src)),
1615             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1616   def : Pat<(extloadf32 addr:$src),
1617             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1618 }
1619
1620 def : Pat<(extloadf32 addr:$src),
1621           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1622           Requires<[HasAVX, OptForSpeed]>;
1623
1624 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1625                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1626                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1627                  Requires<[HasSSE2]>;
1628 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1629                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1630                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1631                  Requires<[HasSSE2, OptForSize]>;
1632
1633 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1634 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1635 // combine.
1636 // Since these loads aren't folded into the fextend, we have to match it
1637 // explicitly here.
1638 def : Pat<(fextend (loadf32 addr:$src)),
1639           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1640 def : Pat<(extloadf32 addr:$src),
1641           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1642
1643 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1644                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1645                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1646                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1647                                        VR128:$src2))]>, XS, VEX_4V,
1648                     Requires<[HasAVX]>;
1649 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1650                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1651                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1652                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1653                                        (load addr:$src2)))]>, XS, VEX_4V,
1654                     Requires<[HasAVX]>;
1655 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1656 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1657                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1658                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1659                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1660                                        VR128:$src2))]>, XS,
1661                     Requires<[HasSSE2]>;
1662 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1663                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1664                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1665                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1666                                        (load addr:$src2)))]>, XS,
1667                     Requires<[HasSSE2]>;
1668 }
1669
1670 // Convert doubleword to packed single/double fp
1671 // SSE2 instructions without OpSize prefix
1672 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1673                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1674                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1675                      TB, VEX, Requires<[HasAVX]>;
1676 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1677                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1678                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1679                                         (bitconvert (memopv2i64 addr:$src))))]>,
1680                      TB, VEX, Requires<[HasAVX]>;
1681 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1682                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1683                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1684                      TB, Requires<[HasSSE2]>;
1685 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1686                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1687                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1688                                         (bitconvert (memopv2i64 addr:$src))))]>,
1689                      TB, Requires<[HasSSE2]>;
1690
1691 // FIXME: why the non-intrinsic version is described as SSE3?
1692 // SSE2 instructions with XS prefix
1693 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1694                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1695                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1696                      XS, VEX, Requires<[HasAVX]>;
1697 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1698                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1699                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1700                                         (bitconvert (memopv2i64 addr:$src))))]>,
1701                      XS, VEX, Requires<[HasAVX]>;
1702 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1703                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1704                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1705                      XS, Requires<[HasSSE2]>;
1706 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1707                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1708                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1709                                         (bitconvert (memopv2i64 addr:$src))))]>,
1710                      XS, Requires<[HasSSE2]>;
1711
1712
1713 // Convert packed single/double fp to doubleword
1714 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1715                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1716 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1717                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1718 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1719                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1720 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1721                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1722 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1723                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1724 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1725                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1726
1727 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1728                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1729                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1730                         VEX;
1731 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1732                          (ins f128mem:$src),
1733                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1734                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1735                                             (memop addr:$src)))]>, VEX;
1736 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1737                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1738                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1739 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1740                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1741                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1742                                             (memop addr:$src)))]>;
1743
1744 // SSE2 packed instructions with XD prefix
1745 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1746                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1747                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1748                      XD, VEX, Requires<[HasAVX]>;
1749 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1750                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1751                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1752                                           (memop addr:$src)))]>,
1753                      XD, VEX, Requires<[HasAVX]>;
1754 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1755                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1756                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1757                      XD, Requires<[HasSSE2]>;
1758 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1759                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1760                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1761                                           (memop addr:$src)))]>,
1762                      XD, Requires<[HasSSE2]>;
1763
1764
1765 // Convert with truncation packed single/double fp to doubleword
1766 // SSE2 packed instructions with XS prefix
1767 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1768                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1769                         [(set VR128:$dst,
1770                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1771 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1772                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1773                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1774                                            (memop addr:$src)))]>, VEX;
1775 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1776                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1777                          [(set VR256:$dst,
1778                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1779 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1780                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1781                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1782                                             (memopv8f32 addr:$src)))]>, VEX;
1783
1784 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1785                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1786                       [(set VR128:$dst,
1787                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1788 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1789                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1790                       [(set VR128:$dst,
1791                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1792
1793 let Predicates = [HasAVX] in {
1794   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1795             (Int_VCVTDQ2PSrr VR128:$src)>;
1796   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1797             (Int_VCVTDQ2PSrm addr:$src)>;
1798
1799   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1800             (VCVTTPS2DQrr VR128:$src)>;
1801   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1802             (VCVTTPS2DQrm addr:$src)>;
1803
1804   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1805             (VCVTDQ2PSYrr VR256:$src)>;
1806   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1807             (VCVTDQ2PSYrm addr:$src)>;
1808
1809   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1810             (VCVTTPS2DQYrr VR256:$src)>;
1811   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1812             (VCVTTPS2DQYrm addr:$src)>;
1813 }
1814
1815 let Predicates = [HasSSE2] in {
1816   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1817             (Int_CVTDQ2PSrr VR128:$src)>;
1818   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1819             (Int_CVTDQ2PSrm addr:$src)>;
1820
1821   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1822             (CVTTPS2DQrr VR128:$src)>;
1823   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1824             (CVTTPS2DQrm addr:$src)>;
1825 }
1826
1827 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1828                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1829                         [(set VR128:$dst,
1830                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1831 let isCodeGenOnly = 1 in
1832 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1833                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1834                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1835                                                (memop addr:$src)))]>, VEX;
1836 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1837                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1838                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1839 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1840                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1841                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1842                                         (memop addr:$src)))]>;
1843
1844 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1845 // register, but the same isn't true when using memory operands instead.
1846 // Provide other assembly rr and rm forms to address this explicitly.
1847 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1848                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1849
1850 // XMM only
1851 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1852                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1853 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1854                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1855
1856 // YMM only
1857 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1858                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1859 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1860                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1861
1862 // Convert packed single to packed double
1863 let Predicates = [HasAVX] in {
1864                   // SSE2 instructions without OpSize prefix
1865 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1866                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1867 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1868                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1869 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1870                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1871 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1872                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1873 }
1874 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1875                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1876 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1877                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1878
1879 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1880                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1881                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1882                      TB, VEX, Requires<[HasAVX]>;
1883 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1884                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1885                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1886                                           (load addr:$src)))]>,
1887                      TB, VEX, Requires<[HasAVX]>;
1888 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1889                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1890                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1891                      TB, Requires<[HasSSE2]>;
1892 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1893                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1894                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1895                                           (load addr:$src)))]>,
1896                      TB, Requires<[HasSSE2]>;
1897
1898 // Convert packed double to packed single
1899 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1900 // register, but the same isn't true when using memory operands instead.
1901 // Provide other assembly rr and rm forms to address this explicitly.
1902 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1903                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1904 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1905                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1906
1907 // XMM only
1908 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1910 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1911                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1912
1913 // YMM only
1914 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1915                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1916 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1917                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1918 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1919                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1920 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1921                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1922
1923
1924 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1925                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1926                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1927 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1928                          (ins f128mem:$src),
1929                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1930                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1931                                             (memop addr:$src)))]>;
1932 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1933                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1934                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1935 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1936                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1937                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1938                                             (memop addr:$src)))]>;
1939
1940 // AVX 256-bit register conversion intrinsics
1941 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1942 // whenever possible to avoid declaring two versions of each one.
1943 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1944           (VCVTDQ2PSYrr VR256:$src)>;
1945 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
1946           (VCVTDQ2PSYrm addr:$src)>;
1947
1948 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1949           (VCVTPD2PSYrr VR256:$src)>;
1950 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1951           (VCVTPD2PSYrm addr:$src)>;
1952
1953 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1954           (VCVTPS2DQYrr VR256:$src)>;
1955 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1956           (VCVTPS2DQYrm addr:$src)>;
1957
1958 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1959           (VCVTPS2PDYrr VR128:$src)>;
1960 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1961           (VCVTPS2PDYrm addr:$src)>;
1962
1963 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1964           (VCVTTPD2DQYrr VR256:$src)>;
1965 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1966           (VCVTTPD2DQYrm addr:$src)>;
1967
1968 // Match fround and fextend for 128/256-bit conversions
1969 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1970           (VCVTPD2PSYrr VR256:$src)>;
1971 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1972           (VCVTPD2PSYrm addr:$src)>;
1973
1974 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1975           (VCVTPS2PDYrr VR128:$src)>;
1976 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1977           (VCVTPS2PDYrm addr:$src)>;
1978
1979 //===----------------------------------------------------------------------===//
1980 // SSE 1 & 2 - Compare Instructions
1981 //===----------------------------------------------------------------------===//
1982
1983 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1984 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1985                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1986                             string asm, string asm_alt> {
1987   def rr : SIi8<0xC2, MRMSrcReg,
1988                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1989                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1990   def rm : SIi8<0xC2, MRMSrcMem,
1991                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
1992                 [(set RC:$dst, (OpNode (VT RC:$src1),
1993                                          (ld_frag addr:$src2), imm:$cc))]>;
1994
1995   // Accept explicit immediate argument form instead of comparison code.
1996   let neverHasSideEffects = 1 in {
1997     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
1998                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
1999     let mayLoad = 1 in
2000     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2001                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2002   }
2003 }
2004
2005 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2006                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2007                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2008                  XS, VEX_4V, VEX_LIG;
2009 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2010                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2011                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2012                  XD, VEX_4V, VEX_LIG;
2013
2014 let Constraints = "$src1 = $dst" in {
2015   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2016                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2017                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2018                   XS;
2019   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2020                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2021                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2022                   XD;
2023 }
2024
2025 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2026                          Intrinsic Int, string asm> {
2027   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2028                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2029                         [(set VR128:$dst, (Int VR128:$src1,
2030                                                VR128:$src, imm:$cc))]>;
2031   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2032                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2033                         [(set VR128:$dst, (Int VR128:$src1,
2034                                                (load addr:$src), imm:$cc))]>;
2035 }
2036
2037 // Aliases to match intrinsics which expect XMM operand(s).
2038 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2039                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2040                      XS, VEX_4V;
2041 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2042                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2043                      XD, VEX_4V;
2044 let Constraints = "$src1 = $dst" in {
2045   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2046                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2047   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2048                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2049 }
2050
2051
2052 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2053 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2054                             ValueType vt, X86MemOperand x86memop,
2055                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2056   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2057                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2058                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2059                      IIC_DEFAULT, d>;
2060   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2061                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2062                      [(set EFLAGS, (OpNode (vt RC:$src1),
2063                                            (ld_frag addr:$src2)))],
2064                                            IIC_DEFAULT, d>;
2065 }
2066
2067 let Defs = [EFLAGS] in {
2068   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2069                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2070   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2071                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2072                                   VEX_LIG;
2073   let Pattern = []<dag> in {
2074     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2075                                     "comiss", SSEPackedSingle>, TB, VEX,
2076                                     VEX_LIG;
2077     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2078                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2079                                     VEX_LIG;
2080   }
2081
2082   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2083                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2084   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2085                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2086
2087   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2088                             load, "comiss", SSEPackedSingle>, TB, VEX;
2089   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2090                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2091   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2092                                   "ucomiss", SSEPackedSingle>, TB;
2093   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2094                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2095
2096   let Pattern = []<dag> in {
2097     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2098                                     "comiss", SSEPackedSingle>, TB;
2099     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2100                                     "comisd", SSEPackedDouble>, TB, OpSize;
2101   }
2102
2103   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2104                               load, "ucomiss", SSEPackedSingle>, TB;
2105   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2106                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2107
2108   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2109                                   "comiss", SSEPackedSingle>, TB;
2110   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2111                                   "comisd", SSEPackedDouble>, TB, OpSize;
2112 } // Defs = [EFLAGS]
2113
2114 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2115 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2116                             Intrinsic Int, string asm, string asm_alt,
2117                             Domain d> {
2118   let isAsmParserOnly = 1 in {
2119     def rri : PIi8<0xC2, MRMSrcReg,
2120                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2121                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2122                IIC_DEFAULT, d>;
2123     def rmi : PIi8<0xC2, MRMSrcMem,
2124                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2125                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2126                IIC_DEFAULT, d>;
2127   }
2128
2129   // Accept explicit immediate argument form instead of comparison code.
2130   def rri_alt : PIi8<0xC2, MRMSrcReg,
2131              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2132              asm_alt, [], IIC_DEFAULT, d>;
2133   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2134              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2135              asm_alt, [], IIC_DEFAULT, d>;
2136 }
2137
2138 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2139                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2140                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2141                SSEPackedSingle>, TB, VEX_4V;
2142 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2143                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2144                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2145                SSEPackedDouble>, TB, OpSize, VEX_4V;
2146 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2147                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2148                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2149                SSEPackedSingle>, TB, VEX_4V;
2150 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2151                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2152                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2153                SSEPackedDouble>, TB, OpSize, VEX_4V;
2154 let Constraints = "$src1 = $dst" in {
2155   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2156                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2157                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2158                  SSEPackedSingle>, TB;
2159   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2160                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2161                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2162                  SSEPackedDouble>, TB, OpSize;
2163 }
2164
2165 let Predicates = [HasAVX] in {
2166 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2167           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2168 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2169           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2170 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2171           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2172 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2173           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2174
2175 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2176           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2177 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2178           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2179 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2180           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2181 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2182           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2183 }
2184
2185 let Predicates = [HasSSE1] in {
2186 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2187           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2188 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2189           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2190 }
2191
2192 let Predicates = [HasSSE2] in {
2193 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2194           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2195 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2196           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2197 }
2198
2199 //===----------------------------------------------------------------------===//
2200 // SSE 1 & 2 - Shuffle Instructions
2201 //===----------------------------------------------------------------------===//
2202
2203 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2204 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2205                          ValueType vt, string asm, PatFrag mem_frag,
2206                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2207   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2208                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2209                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2210                                        (i8 imm:$src3))))], IIC_DEFAULT, d>;
2211   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2212     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2213                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2214                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2215                                        (i8 imm:$src3))))], IIC_DEFAULT, d>;
2216 }
2217
2218 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2219            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2220            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2221 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2222            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2223            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2224 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2225            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2226            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2227 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2228            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2229            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2230
2231 let Constraints = "$src1 = $dst" in {
2232   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2233                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2234                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2235                     TB;
2236   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2237                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2238                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2239                     TB, OpSize;
2240 }
2241
2242 let Predicates = [HasAVX] in {
2243   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2244                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2245             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2246   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2247             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2248
2249   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2250                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2251             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2252   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2253             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2254
2255   // 256-bit patterns
2256   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2257             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2258   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2259                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2260             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2261
2262   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2263             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2264   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2265                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2266             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2267 }
2268
2269 let Predicates = [HasSSE1] in {
2270   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2271                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2272             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2273   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2274             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2275 }
2276
2277 let Predicates = [HasSSE2] in {
2278   // Generic SHUFPD patterns
2279   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2280                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2281             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2282   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2283             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2284 }
2285
2286 //===----------------------------------------------------------------------===//
2287 // SSE 1 & 2 - Unpack Instructions
2288 //===----------------------------------------------------------------------===//
2289
2290 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2291 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2292                                    PatFrag mem_frag, RegisterClass RC,
2293                                    X86MemOperand x86memop, string asm,
2294                                    Domain d> {
2295     def rr : PI<opc, MRMSrcReg,
2296                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2297                 asm, [(set RC:$dst,
2298                            (vt (OpNode RC:$src1, RC:$src2)))],
2299                            IIC_DEFAULT, d>;
2300     def rm : PI<opc, MRMSrcMem,
2301                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2302                 asm, [(set RC:$dst,
2303                            (vt (OpNode RC:$src1,
2304                                        (mem_frag addr:$src2))))],
2305                                        IIC_DEFAULT, d>;
2306 }
2307
2308 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2309       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2310                      SSEPackedSingle>, TB, VEX_4V;
2311 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2312       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2313                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2314 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2315       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2316                      SSEPackedSingle>, TB, VEX_4V;
2317 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2318       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2319                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2320
2321 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2322       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2323                      SSEPackedSingle>, TB, VEX_4V;
2324 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2325       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2326                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2327 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2328       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2329                      SSEPackedSingle>, TB, VEX_4V;
2330 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2331       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2332                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2333
2334 let Constraints = "$src1 = $dst" in {
2335   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2336         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2337                        SSEPackedSingle>, TB;
2338   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2339         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2340                        SSEPackedDouble>, TB, OpSize;
2341   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2342         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2343                        SSEPackedSingle>, TB;
2344   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2345         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2346                        SSEPackedDouble>, TB, OpSize;
2347 } // Constraints = "$src1 = $dst"
2348
2349 let Predicates = [HasAVX], AddedComplexity = 1 in {
2350   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2351   // problem is during lowering, where it's not possible to recognize the load
2352   // fold cause it has two uses through a bitcast. One use disappears at isel
2353   // time and the fold opportunity reappears.
2354   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2355             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2356 }
2357
2358 let Predicates = [HasSSE2] in {
2359   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2360   // problem is during lowering, where it's not possible to recognize the load
2361   // fold cause it has two uses through a bitcast. One use disappears at isel
2362   // time and the fold opportunity reappears.
2363   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2364             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2365 }
2366
2367 //===----------------------------------------------------------------------===//
2368 // SSE 1 & 2 - Extract Floating-Point Sign mask
2369 //===----------------------------------------------------------------------===//
2370
2371 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2372 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2373                                 Domain d> {
2374   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2375                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2376                      [(set GR32:$dst, (Int RC:$src))], IIC_DEFAULT, d>;
2377   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2378                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2379                 IIC_DEFAULT, d>, REX_W;
2380 }
2381
2382 let Predicates = [HasAVX] in {
2383   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2384                                         "movmskps", SSEPackedSingle>, TB, VEX;
2385   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2386                                         "movmskpd", SSEPackedDouble>, TB,
2387                                         OpSize, VEX;
2388   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2389                                         "movmskps", SSEPackedSingle>, TB, VEX;
2390   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2391                                         "movmskpd", SSEPackedDouble>, TB,
2392                                         OpSize, VEX;
2393
2394   def : Pat<(i32 (X86fgetsign FR32:$src)),
2395             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2396                                           sub_ss))>;
2397   def : Pat<(i64 (X86fgetsign FR32:$src)),
2398             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2399                                           sub_ss))>;
2400   def : Pat<(i32 (X86fgetsign FR64:$src)),
2401             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2402                                           sub_sd))>;
2403   def : Pat<(i64 (X86fgetsign FR64:$src)),
2404             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2405                                           sub_sd))>;
2406
2407   // Assembler Only
2408   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2409              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2410              SSEPackedSingle>, TB, VEX;
2411   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2412              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2413              SSEPackedDouble>, TB,
2414              OpSize, VEX;
2415   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2416              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2417              SSEPackedSingle>, TB, VEX;
2418   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2419              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2420              SSEPackedDouble>, TB,
2421              OpSize, VEX;
2422 }
2423
2424 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2425                                      SSEPackedSingle>, TB;
2426 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2427                                      SSEPackedDouble>, TB, OpSize;
2428
2429 def : Pat<(i32 (X86fgetsign FR32:$src)),
2430           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2431                                        sub_ss))>, Requires<[HasSSE1]>;
2432 def : Pat<(i64 (X86fgetsign FR32:$src)),
2433           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2434                                        sub_ss))>, Requires<[HasSSE1]>;
2435 def : Pat<(i32 (X86fgetsign FR64:$src)),
2436           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2437                                        sub_sd))>, Requires<[HasSSE2]>;
2438 def : Pat<(i64 (X86fgetsign FR64:$src)),
2439           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2440                                        sub_sd))>, Requires<[HasSSE2]>;
2441
2442 //===---------------------------------------------------------------------===//
2443 // SSE2 - Packed Integer Logical Instructions
2444 //===---------------------------------------------------------------------===//
2445
2446 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2447
2448 /// PDI_binop_rm - Simple SSE2 binary operator.
2449 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2450                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2451                         X86MemOperand x86memop, bit IsCommutable = 0,
2452                         bit Is2Addr = 1> {
2453   let isCommutable = IsCommutable in
2454   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2455        (ins RC:$src1, RC:$src2),
2456        !if(Is2Addr,
2457            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2458            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2459        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2460   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2461        (ins RC:$src1, x86memop:$src2),
2462        !if(Is2Addr,
2463            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2464            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2465        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2466                                      (bitconvert (memop_frag addr:$src2)))))]>;
2467 }
2468 } // ExeDomain = SSEPackedInt
2469
2470 // These are ordered here for pattern ordering requirements with the fp versions
2471
2472 let Predicates = [HasAVX] in {
2473 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2474                           i128mem, 1, 0>, VEX_4V;
2475 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2476                           i128mem, 1, 0>, VEX_4V;
2477 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2478                           i128mem, 1, 0>, VEX_4V;
2479 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2480                           i128mem, 0, 0>, VEX_4V;
2481 }
2482
2483 let Constraints = "$src1 = $dst" in {
2484 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2485                          i128mem, 1>;
2486 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2487                          i128mem, 1>;
2488 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2489                          i128mem, 1>;
2490 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2491                           i128mem, 0>;
2492 } // Constraints = "$src1 = $dst"
2493
2494 let Predicates = [HasAVX2] in {
2495 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2496                            i256mem, 1, 0>, VEX_4V;
2497 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2498                            i256mem, 1, 0>, VEX_4V;
2499 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2500                            i256mem, 1, 0>, VEX_4V;
2501 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2502                             i256mem, 0, 0>, VEX_4V;
2503 }
2504
2505 //===----------------------------------------------------------------------===//
2506 // SSE 1 & 2 - Logical Instructions
2507 //===----------------------------------------------------------------------===//
2508
2509 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2510 ///
2511 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2512                                        SDNode OpNode> {
2513   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2514               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2515
2516   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2517         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2518
2519   let Constraints = "$src1 = $dst" in {
2520     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2521                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2522
2523     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2524                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2525   }
2526 }
2527
2528 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2529 let mayLoad = 0 in {
2530   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2531   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2532   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2533 }
2534
2535 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2536   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2537
2538 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2539 ///
2540 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2541                                    SDNode OpNode> {
2542   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2543   // are all promoted to v2i64, and the patterns are covered by the int
2544   // version. This is needed in SSE only, because v2i64 isn't supported on
2545   // SSE1, but only on SSE2.
2546   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2547        !strconcat(OpcodeStr, "ps"), f128mem, [],
2548        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2549                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2550
2551   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2552        !strconcat(OpcodeStr, "pd"), f128mem,
2553        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2554                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2555        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2556                                  (memopv2i64 addr:$src2)))], 0>,
2557                                                  TB, OpSize, VEX_4V;
2558   let Constraints = "$src1 = $dst" in {
2559     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2560          !strconcat(OpcodeStr, "ps"), f128mem,
2561          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2562          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2563                                    (memopv2i64 addr:$src2)))]>, TB;
2564
2565     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2566          !strconcat(OpcodeStr, "pd"), f128mem,
2567          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2568                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2569          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2570                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2571   }
2572 }
2573
2574 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2575 ///
2576 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2577                                      SDNode OpNode> {
2578     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2579           !strconcat(OpcodeStr, "ps"), f256mem,
2580           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2581           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2582                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2583
2584     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2585           !strconcat(OpcodeStr, "pd"), f256mem,
2586           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2587                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2588           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2589                                     (memopv4i64 addr:$src2)))], 0>,
2590                                     TB, OpSize, VEX_4V;
2591 }
2592
2593 // AVX 256-bit packed logical ops forms
2594 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2595 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2596 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2597 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2598
2599 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2600 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2601 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2602 let isCommutable = 0 in
2603   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2604
2605 //===----------------------------------------------------------------------===//
2606 // SSE 1 & 2 - Arithmetic Instructions
2607 //===----------------------------------------------------------------------===//
2608
2609 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2610 /// vector forms.
2611 ///
2612 /// In addition, we also have a special variant of the scalar form here to
2613 /// represent the associated intrinsic operation.  This form is unlike the
2614 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2615 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2616 ///
2617 /// These three forms can each be reg+reg or reg+mem.
2618 ///
2619
2620 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2621 /// classes below
2622 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2623                                   bit Is2Addr = 1> {
2624   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2625                             OpNode, FR32, f32mem, Is2Addr>, XS;
2626   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2627                             OpNode, FR64, f64mem, Is2Addr>, XD;
2628 }
2629
2630 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2631                                    bit Is2Addr = 1> {
2632   let mayLoad = 0 in {
2633   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2634               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2635   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2636               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2637   }
2638 }
2639
2640 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2641                                     SDNode OpNode> {
2642   let mayLoad = 0 in {
2643     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2644                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2645     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2646                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2647   }
2648 }
2649
2650 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2651                                       bit Is2Addr = 1> {
2652   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2653      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2654   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2655      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2656 }
2657
2658 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2659                                       bit Is2Addr = 1> {
2660   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2661      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2662                                               SSEPackedSingle, Is2Addr>, TB;
2663
2664   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2665      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2666                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2667 }
2668
2669 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2670   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2671      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2672       SSEPackedSingle, 0>, TB;
2673
2674   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2675      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2676       SSEPackedDouble, 0>, TB, OpSize;
2677 }
2678
2679 // Binary Arithmetic instructions
2680 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2681             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2682 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2683             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2684 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2685             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2686 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2687             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2688
2689 let isCommutable = 0 in {
2690   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2691               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2692   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2693               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2694   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2695               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2696   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2697               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2698   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2699               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2700   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2701               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2702               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2703               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2704   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2705               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2706   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2707               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2708               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2709               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2710 }
2711
2712 let Constraints = "$src1 = $dst" in {
2713   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2714              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2715              basic_sse12_fp_binop_s_int<0x58, "add">;
2716   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2717              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2718              basic_sse12_fp_binop_s_int<0x59, "mul">;
2719
2720   let isCommutable = 0 in {
2721     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2722                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2723                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2724     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2725                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2726                basic_sse12_fp_binop_s_int<0x5E, "div">;
2727     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2728                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2729                basic_sse12_fp_binop_s_int<0x5F, "max">,
2730                basic_sse12_fp_binop_p_int<0x5F, "max">;
2731     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2732                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2733                basic_sse12_fp_binop_s_int<0x5D, "min">,
2734                basic_sse12_fp_binop_p_int<0x5D, "min">;
2735   }
2736 }
2737
2738 /// Unop Arithmetic
2739 /// In addition, we also have a special variant of the scalar form here to
2740 /// represent the associated intrinsic operation.  This form is unlike the
2741 /// plain scalar form, in that it takes an entire vector (instead of a
2742 /// scalar) and leaves the top elements undefined.
2743 ///
2744 /// And, we have a special variant form for a full-vector intrinsic form.
2745
2746 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2747 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2748                           SDNode OpNode, Intrinsic F32Int> {
2749   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2750                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2751                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2752   // For scalar unary operations, fold a load into the operation
2753   // only in OptForSize mode. It eliminates an instruction, but it also
2754   // eliminates a whole-register clobber (the load), so it introduces a
2755   // partial register update condition.
2756   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2757                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2758                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2759             Requires<[HasSSE1, OptForSize]>;
2760   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2761                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2762                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2763   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2764                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2765                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2766 }
2767
2768 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2769 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2770   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2771                 !strconcat(OpcodeStr,
2772                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2773   let mayLoad = 1 in
2774   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2775                 !strconcat(OpcodeStr,
2776                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2777   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2778                 (ins VR128:$src1, ssmem:$src2),
2779                 !strconcat(OpcodeStr,
2780                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2781 }
2782
2783 /// sse1_fp_unop_p - SSE1 unops in packed form.
2784 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2785   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2786               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2787               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2788   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2789                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2790                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2791 }
2792
2793 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2794 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2795   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2796               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2797               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2798   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2799                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2800                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2801 }
2802
2803 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2804 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2805                               Intrinsic V4F32Int> {
2806   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2807                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2808                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2809   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2810                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2811                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2812 }
2813
2814 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2815 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2816                                 Intrinsic V4F32Int> {
2817   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2818                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2819                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2820   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2821                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2822                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2823 }
2824
2825 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2826 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2827                           SDNode OpNode, Intrinsic F64Int> {
2828   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2829                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2830                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2831   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2832   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2833                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2834                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2835             Requires<[HasSSE2, OptForSize]>;
2836   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2837                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2838                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2839   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2840                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2841                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2842 }
2843
2844 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2845 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2846   let neverHasSideEffects = 1 in {
2847   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2848                !strconcat(OpcodeStr,
2849                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2850   let mayLoad = 1 in
2851   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2852                !strconcat(OpcodeStr,
2853                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2854   }
2855   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2856                (ins VR128:$src1, sdmem:$src2),
2857                !strconcat(OpcodeStr,
2858                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2859 }
2860
2861 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2862 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2863                           SDNode OpNode> {
2864   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2865               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2866               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2867   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2868                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2869                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2870 }
2871
2872 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2873 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2874   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2875               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2876               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2877   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2878                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2879                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2880 }
2881
2882 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2883 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2884                               Intrinsic V2F64Int> {
2885   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2886                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2887                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2888   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2889                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2890                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2891 }
2892
2893 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2894 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2895                                 Intrinsic V2F64Int> {
2896   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2897                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2898                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2899   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2900                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2901                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2902 }
2903
2904 let Predicates = [HasAVX] in {
2905   // Square root.
2906   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2907                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
2908
2909   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2910                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2911                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2912                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2913                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2914                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2915                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2916                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2917                 VEX;
2918
2919   // Reciprocal approximations. Note that these typically require refinement
2920   // in order to obtain suitable precision.
2921   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
2922   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2923                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2924                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2925                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2926
2927   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
2928   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2929                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2930                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2931                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2932 }
2933
2934 let AddedComplexity = 1 in {
2935 def : Pat<(f32 (fsqrt FR32:$src)),
2936           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2937 def : Pat<(f32 (fsqrt (load addr:$src))),
2938           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2939           Requires<[HasAVX, OptForSize]>;
2940 def : Pat<(f64 (fsqrt FR64:$src)),
2941           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2942 def : Pat<(f64 (fsqrt (load addr:$src))),
2943           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2944           Requires<[HasAVX, OptForSize]>;
2945
2946 def : Pat<(f32 (X86frsqrt FR32:$src)),
2947           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2948 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2949           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2950           Requires<[HasAVX, OptForSize]>;
2951
2952 def : Pat<(f32 (X86frcp FR32:$src)),
2953           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2954 def : Pat<(f32 (X86frcp (load addr:$src))),
2955           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2956           Requires<[HasAVX, OptForSize]>;
2957 }
2958
2959 let Predicates = [HasAVX], AddedComplexity = 1 in {
2960   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2961             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2962                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
2963                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2964                 sub_ss)>;
2965   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2966             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2967
2968   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2969             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2970                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
2971                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2972                 sub_sd)>;
2973   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2974             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2975
2976   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2977             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2978                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2979                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2980                 sub_ss)>;
2981   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
2982             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2983
2984   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
2985             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2986                 (VRCPSSr (f32 (IMPLICIT_DEF)),
2987                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2988                 sub_ss)>;
2989   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
2990             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2991 }
2992
2993 // Square root.
2994 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2995              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2996              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2997              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2998              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2999              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3000
3001 // Reciprocal approximations. Note that these typically require refinement
3002 // in order to obtain suitable precision.
3003 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3004              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3005              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3006 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3007              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3008              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3009
3010 // There is no f64 version of the reciprocal approximation instructions.
3011
3012 //===----------------------------------------------------------------------===//
3013 // SSE 1 & 2 - Non-temporal stores
3014 //===----------------------------------------------------------------------===//
3015
3016 let AddedComplexity = 400 in { // Prefer non-temporal versions
3017   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3018                        (ins f128mem:$dst, VR128:$src),
3019                        "movntps\t{$src, $dst|$dst, $src}",
3020                        [(alignednontemporalstore (v4f32 VR128:$src),
3021                                                  addr:$dst)]>, VEX;
3022   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3023                        (ins f128mem:$dst, VR128:$src),
3024                        "movntpd\t{$src, $dst|$dst, $src}",
3025                        [(alignednontemporalstore (v2f64 VR128:$src),
3026                                                  addr:$dst)]>, VEX;
3027
3028   let ExeDomain = SSEPackedInt in
3029   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3030                            (ins f128mem:$dst, VR128:$src),
3031                            "movntdq\t{$src, $dst|$dst, $src}",
3032                            [(alignednontemporalstore (v2i64 VR128:$src),
3033                                                      addr:$dst)]>, VEX;
3034
3035   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3036             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3037
3038   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3039                        (ins f256mem:$dst, VR256:$src),
3040                        "movntps\t{$src, $dst|$dst, $src}",
3041                        [(alignednontemporalstore (v8f32 VR256:$src),
3042                                                  addr:$dst)]>, VEX;
3043   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3044                        (ins f256mem:$dst, VR256:$src),
3045                        "movntpd\t{$src, $dst|$dst, $src}",
3046                        [(alignednontemporalstore (v4f64 VR256:$src),
3047                                                  addr:$dst)]>, VEX;
3048   let ExeDomain = SSEPackedInt in
3049   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3050                       (ins f256mem:$dst, VR256:$src),
3051                       "movntdq\t{$src, $dst|$dst, $src}",
3052                       [(alignednontemporalstore (v4i64 VR256:$src),
3053                                                 addr:$dst)]>, VEX;
3054 }
3055
3056 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3057           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3058 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3059           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3060 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3061           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3062
3063 let AddedComplexity = 400 in { // Prefer non-temporal versions
3064 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3065                     "movntps\t{$src, $dst|$dst, $src}",
3066                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3067 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3068                     "movntpd\t{$src, $dst|$dst, $src}",
3069                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3070
3071 let ExeDomain = SSEPackedInt in
3072 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3073                     "movntdq\t{$src, $dst|$dst, $src}",
3074                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3075
3076 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3077           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3078
3079 // There is no AVX form for instructions below this point
3080 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3081                  "movnti{l}\t{$src, $dst|$dst, $src}",
3082                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3083                TB, Requires<[HasSSE2]>;
3084 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3085                      "movnti{q}\t{$src, $dst|$dst, $src}",
3086                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3087                   TB, Requires<[HasSSE2]>;
3088 }
3089
3090 //===----------------------------------------------------------------------===//
3091 // SSE 1 & 2 - Prefetch and memory fence
3092 //===----------------------------------------------------------------------===//
3093
3094 // Prefetch intrinsic.
3095 let Predicates = [HasSSE1] in {
3096 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3097     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3098 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3099     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3100 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3101     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3102 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3103     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3104 }
3105
3106 // Flush cache
3107 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3108                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3109               TB, Requires<[HasSSE2]>;
3110
3111 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3112 // was introduced with SSE2, it's backward compatible.
3113 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3114
3115 // Load, store, and memory fence
3116 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3117                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3118 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3119                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3120 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3121                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3122
3123 def : Pat<(X86SFence), (SFENCE)>;
3124 def : Pat<(X86LFence), (LFENCE)>;
3125 def : Pat<(X86MFence), (MFENCE)>;
3126
3127 //===----------------------------------------------------------------------===//
3128 // SSE 1 & 2 - Load/Store XCSR register
3129 //===----------------------------------------------------------------------===//
3130
3131 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3132                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3133 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3134                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3135
3136 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3137                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3138 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3139                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3140
3141 //===---------------------------------------------------------------------===//
3142 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3143 //===---------------------------------------------------------------------===//
3144
3145 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3146
3147 let neverHasSideEffects = 1 in {
3148 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3149                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3150 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3151                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3152 }
3153 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3154                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3155 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3156                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3157
3158 // For Disassembler
3159 let isCodeGenOnly = 1 in {
3160 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3161                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3162 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3163                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3164 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3165                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3166 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3167                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3168 }
3169
3170 let canFoldAsLoad = 1, mayLoad = 1 in {
3171 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3172                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3173 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3174                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3175 let Predicates = [HasAVX] in {
3176   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3177                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3178   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3179                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3180 }
3181 }
3182
3183 let mayStore = 1 in {
3184 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3185                      (ins i128mem:$dst, VR128:$src),
3186                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3187 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3188                      (ins i256mem:$dst, VR256:$src),
3189                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3190 let Predicates = [HasAVX] in {
3191 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3192                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3193 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3194                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3195 }
3196 }
3197
3198 let neverHasSideEffects = 1 in
3199 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3200                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3201
3202 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3203                    "movdqu\t{$src, $dst|$dst, $src}",
3204                    []>, XS, Requires<[HasSSE2]>;
3205
3206 // For Disassembler
3207 let isCodeGenOnly = 1 in {
3208 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3209                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3210
3211 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3212                        "movdqu\t{$src, $dst|$dst, $src}",
3213                        []>, XS, Requires<[HasSSE2]>;
3214 }
3215
3216 let canFoldAsLoad = 1, mayLoad = 1 in {
3217 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3218                    "movdqa\t{$src, $dst|$dst, $src}",
3219                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3220 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3221                    "movdqu\t{$src, $dst|$dst, $src}",
3222                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3223                  XS, Requires<[HasSSE2]>;
3224 }
3225
3226 let mayStore = 1 in {
3227 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3228                    "movdqa\t{$src, $dst|$dst, $src}",
3229                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3230 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3231                    "movdqu\t{$src, $dst|$dst, $src}",
3232                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3233                  XS, Requires<[HasSSE2]>;
3234 }
3235
3236 // Intrinsic forms of MOVDQU load and store
3237 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3238                        "vmovdqu\t{$src, $dst|$dst, $src}",
3239                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3240                      XS, VEX, Requires<[HasAVX]>;
3241
3242 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3243                        "movdqu\t{$src, $dst|$dst, $src}",
3244                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3245                      XS, Requires<[HasSSE2]>;
3246
3247 } // ExeDomain = SSEPackedInt
3248
3249 let Predicates = [HasAVX] in {
3250   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3251             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3252 }
3253
3254 //===---------------------------------------------------------------------===//
3255 // SSE2 - Packed Integer Arithmetic Instructions
3256 //===---------------------------------------------------------------------===//
3257
3258 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3259
3260 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3261                             RegisterClass RC, PatFrag memop_frag,
3262                             X86MemOperand x86memop, bit IsCommutable = 0,
3263                             bit Is2Addr = 1> {
3264   let isCommutable = IsCommutable in
3265   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3266        (ins RC:$src1, RC:$src2),
3267        !if(Is2Addr,
3268            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3269            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3270        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3271   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3272        (ins RC:$src1, x86memop:$src2),
3273        !if(Is2Addr,
3274            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3275            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3276        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3277 }
3278
3279 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3280                          string OpcodeStr, SDNode OpNode,
3281                          SDNode OpNode2, RegisterClass RC,
3282                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3283                          bit Is2Addr = 1> {
3284   // src2 is always 128-bit
3285   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3286        (ins RC:$src1, VR128:$src2),
3287        !if(Is2Addr,
3288            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3289            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3290        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))]>;
3291   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3292        (ins RC:$src1, i128mem:$src2),
3293        !if(Is2Addr,
3294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3296        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3297                        (bc_frag (memopv2i64 addr:$src2)))))]>;
3298   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3299        (ins RC:$src1, i32i8imm:$src2),
3300        !if(Is2Addr,
3301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3303        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))]>;
3304 }
3305
3306 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3307 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3308                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3309                          PatFrag memop_frag, X86MemOperand x86memop,
3310                          bit IsCommutable = 0, bit Is2Addr = 1> {
3311   let isCommutable = IsCommutable in
3312   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3313        (ins RC:$src1, RC:$src2),
3314        !if(Is2Addr,
3315            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3316            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3317        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3318   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3319        (ins RC:$src1, x86memop:$src2),
3320        !if(Is2Addr,
3321            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3322            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3323        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3324                                      (bitconvert (memop_frag addr:$src2)))))]>;
3325 }
3326 } // ExeDomain = SSEPackedInt
3327
3328 // 128-bit Integer Arithmetic
3329
3330 let Predicates = [HasAVX] in {
3331 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3332                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3333 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3334                             i128mem, 1, 0>, VEX_4V;
3335 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3336                             i128mem, 1, 0>, VEX_4V;
3337 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3338                             i128mem, 1, 0>, VEX_4V;
3339 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3340                             i128mem, 1, 0>, VEX_4V;
3341 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3342                             i128mem, 0, 0>, VEX_4V;
3343 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3344                             i128mem, 0, 0>, VEX_4V;
3345 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3346                             i128mem, 0, 0>, VEX_4V;
3347 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3348                             i128mem, 0, 0>, VEX_4V;
3349 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3350                               memopv2i64, i128mem, 1, 0>, VEX_4V;
3351
3352 // Intrinsic forms
3353 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3354                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3355 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3356                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3357 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3358                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3359 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3360                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3361 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3362                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3363 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3364                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3365 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3366                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3367 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3368                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3369 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3370                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3371 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3372                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3373 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3374                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3375 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3376                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3377 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3378                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3379 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3380                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3381 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3382                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3383 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3384                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3385 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3386                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3387 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3388                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3389 }
3390
3391 let Predicates = [HasAVX2] in {
3392 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3393                              i256mem, 1, 0>, VEX_4V;
3394 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3395                              i256mem, 1, 0>, VEX_4V;
3396 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3397                              i256mem, 1, 0>, VEX_4V;
3398 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3399                              i256mem, 1, 0>, VEX_4V;
3400 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3401                              i256mem, 1, 0>, VEX_4V;
3402 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3403                              i256mem, 0, 0>, VEX_4V;
3404 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3405                              i256mem, 0, 0>, VEX_4V;
3406 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3407                              i256mem, 0, 0>, VEX_4V;
3408 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3409                              i256mem, 0, 0>, VEX_4V;
3410 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3411                                VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3412
3413 // Intrinsic forms
3414 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3415                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3416 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3417                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3418 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3419                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3420 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3421                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3422 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3423                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3424 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3425                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3426 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3427                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3428 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3429                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3430 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3431                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3432 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3433                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3434 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3435                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3436 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3437                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3438 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3439                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3440 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3441                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3442 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3443                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3444 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3445                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3446 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3447                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3448 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3449                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3450 }
3451
3452 let Constraints = "$src1 = $dst" in {
3453 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3454                            i128mem, 1>;
3455 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3456                            i128mem, 1>;
3457 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3458                            i128mem, 1>;
3459 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3460                            i128mem, 1>;
3461 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3462                            i128mem, 1>;
3463 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3464                           i128mem>;
3465 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3466                           i128mem>;
3467 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3468                           i128mem>;
3469 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3470                           i128mem>;
3471 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3472                              memopv2i64, i128mem, 1>;
3473
3474 // Intrinsic forms
3475 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3476                                 VR128, memopv2i64, i128mem>;
3477 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3478                                 VR128, memopv2i64, i128mem>;
3479 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3480                                 VR128, memopv2i64, i128mem>;
3481 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3482                                 VR128, memopv2i64, i128mem>;
3483 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3484                                 VR128, memopv2i64, i128mem, 1>;
3485 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3486                                 VR128, memopv2i64, i128mem, 1>;
3487 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3488                                 VR128, memopv2i64, i128mem, 1>;
3489 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3490                                 VR128, memopv2i64, i128mem, 1>;
3491 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3492                                 VR128, memopv2i64, i128mem, 1>;
3493 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3494                                 VR128, memopv2i64, i128mem, 1>;
3495 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3496                                 VR128, memopv2i64, i128mem, 1>;
3497 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3498                                 VR128, memopv2i64, i128mem, 1>;
3499 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3500                                 VR128, memopv2i64, i128mem, 1>;
3501 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3502                                 VR128, memopv2i64, i128mem, 1>;
3503 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3504                                 VR128, memopv2i64, i128mem, 1>;
3505 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3506                                 VR128, memopv2i64, i128mem, 1>;
3507 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3508                                 VR128, memopv2i64, i128mem, 1>;
3509 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3510                                 VR128, memopv2i64, i128mem, 1>;
3511
3512 } // Constraints = "$src1 = $dst"
3513
3514 //===---------------------------------------------------------------------===//
3515 // SSE2 - Packed Integer Logical Instructions
3516 //===---------------------------------------------------------------------===//
3517
3518 let Predicates = [HasAVX] in {
3519 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3520                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3521 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3522                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3523 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3524                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3525
3526 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3527                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3528 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3529                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3530 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3531                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3532
3533 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3534                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3535 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3536                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3537
3538 let ExeDomain = SSEPackedInt in {
3539   // 128-bit logical shifts.
3540   def VPSLLDQri : PDIi8<0x73, MRM7r,
3541                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3542                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3543                     [(set VR128:$dst,
3544                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3545                     VEX_4V;
3546   def VPSRLDQri : PDIi8<0x73, MRM3r,
3547                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3548                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3549                     [(set VR128:$dst,
3550                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3551                     VEX_4V;
3552   // PSRADQri doesn't exist in SSE[1-3].
3553 }
3554 } // Predicates = [HasAVX]
3555
3556 let Predicates = [HasAVX2] in {
3557 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3558                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3559 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3560                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3561 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3562                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3563
3564 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3565                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3566 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3567                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3568 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3569                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3570
3571 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3572                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3573 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3574                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3575
3576 let ExeDomain = SSEPackedInt in {
3577   // 256-bit logical shifts.
3578   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3579                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3580                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3581                     [(set VR256:$dst,
3582                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3583                     VEX_4V;
3584   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3585                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3586                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3587                     [(set VR256:$dst,
3588                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3589                     VEX_4V;
3590   // PSRADQYri doesn't exist in SSE[1-3].
3591 }
3592 } // Predicates = [HasAVX2]
3593
3594 let Constraints = "$src1 = $dst" in {
3595 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3596                            VR128, v8i16, v8i16, bc_v8i16>;
3597 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3598                            VR128, v4i32, v4i32, bc_v4i32>;
3599 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3600                            VR128, v2i64, v2i64, bc_v2i64>;
3601
3602 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3603                            VR128, v8i16, v8i16, bc_v8i16>;
3604 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3605                            VR128, v4i32, v4i32, bc_v4i32>;
3606 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3607                            VR128, v2i64, v2i64, bc_v2i64>;
3608
3609 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3610                            VR128, v8i16, v8i16, bc_v8i16>;
3611 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3612                            VR128, v4i32, v4i32, bc_v4i32>;
3613
3614 let ExeDomain = SSEPackedInt in {
3615   // 128-bit logical shifts.
3616   def PSLLDQri : PDIi8<0x73, MRM7r,
3617                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3618                        "pslldq\t{$src2, $dst|$dst, $src2}",
3619                        [(set VR128:$dst,
3620                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3621   def PSRLDQri : PDIi8<0x73, MRM3r,
3622                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3623                        "psrldq\t{$src2, $dst|$dst, $src2}",
3624                        [(set VR128:$dst,
3625                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3626   // PSRADQri doesn't exist in SSE[1-3].
3627 }
3628 } // Constraints = "$src1 = $dst"
3629
3630 let Predicates = [HasAVX] in {
3631   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3632             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3633   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3634             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3635   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3636             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3637
3638   // Shift up / down and insert zero's.
3639   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3640             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3641   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3642             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3643 }
3644
3645 let Predicates = [HasAVX2] in {
3646   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3647             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3648   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3649             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3650 }
3651
3652 let Predicates = [HasSSE2] in {
3653   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3654             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3655   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3656             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3657   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3658             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3659
3660   // Shift up / down and insert zero's.
3661   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3662             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3663   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3664             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3665 }
3666
3667 //===---------------------------------------------------------------------===//
3668 // SSE2 - Packed Integer Comparison Instructions
3669 //===---------------------------------------------------------------------===//
3670
3671 let Predicates = [HasAVX] in {
3672   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
3673                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3674   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
3675                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3676   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
3677                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3678   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
3679                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3680   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
3681                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3682   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
3683                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3684 }
3685
3686 let Predicates = [HasAVX2] in {
3687   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
3688                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3689   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
3690                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3691   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
3692                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3693   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
3694                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3695   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
3696                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3697   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
3698                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3699 }
3700
3701 let Constraints = "$src1 = $dst" in {
3702   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
3703                                VR128, memopv2i64, i128mem, 1>;
3704   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
3705                                VR128, memopv2i64, i128mem, 1>;
3706   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
3707                                VR128, memopv2i64, i128mem, 1>;
3708   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
3709                                VR128, memopv2i64, i128mem>;
3710   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
3711                                VR128, memopv2i64, i128mem>;
3712   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
3713                                VR128, memopv2i64, i128mem>;
3714 } // Constraints = "$src1 = $dst"
3715
3716 //===---------------------------------------------------------------------===//
3717 // SSE2 - Packed Integer Pack Instructions
3718 //===---------------------------------------------------------------------===//
3719
3720 let Predicates = [HasAVX] in {
3721 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3722                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3723 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3724                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3725 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3726                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3727 }
3728
3729 let Predicates = [HasAVX2] in {
3730 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3731                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3732 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3733                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3734 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3735                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3736 }
3737
3738 let Constraints = "$src1 = $dst" in {
3739 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3740                                  VR128, memopv2i64, i128mem>;
3741 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3742                                  VR128, memopv2i64, i128mem>;
3743 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3744                                  VR128, memopv2i64, i128mem>;
3745 } // Constraints = "$src1 = $dst"
3746
3747 //===---------------------------------------------------------------------===//
3748 // SSE2 - Packed Integer Shuffle Instructions
3749 //===---------------------------------------------------------------------===//
3750
3751 let ExeDomain = SSEPackedInt in {
3752 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
3753 def ri : Ii8<0x70, MRMSrcReg,
3754              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3755              !strconcat(OpcodeStr,
3756                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3757               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))]>;
3758 def mi : Ii8<0x70, MRMSrcMem,
3759              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3760              !strconcat(OpcodeStr,
3761                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3762               [(set VR128:$dst,
3763                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
3764                              (i8 imm:$src2))))]>;
3765 }
3766
3767 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3768 def Yri : Ii8<0x70, MRMSrcReg,
3769               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3770               !strconcat(OpcodeStr,
3771                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3772               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
3773 def Ymi : Ii8<0x70, MRMSrcMem,
3774               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3775               !strconcat(OpcodeStr,
3776                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3777               [(set VR256:$dst,
3778                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
3779                              (i8 imm:$src2))))]>;
3780 }
3781 } // ExeDomain = SSEPackedInt
3782
3783 let Predicates = [HasAVX] in {
3784  let AddedComplexity = 5 in
3785   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
3786
3787  // SSE2 with ImmT == Imm8 and XS prefix.
3788   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
3789
3790  // SSE2 with ImmT == Imm8 and XD prefix.
3791   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
3792
3793  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3794            (VPSHUFDmi addr:$src1, imm:$imm)>;
3795  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3796            (VPSHUFDri VR128:$src1, imm:$imm)>;
3797 }
3798
3799 let Predicates = [HasAVX2] in {
3800   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
3801   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
3802   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
3803 }
3804
3805 let Predicates = [HasSSE2] in {
3806  let AddedComplexity = 5 in
3807   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
3808
3809  // SSE2 with ImmT == Imm8 and XS prefix.
3810   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
3811
3812  // SSE2 with ImmT == Imm8 and XD prefix.
3813   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
3814
3815  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3816            (PSHUFDmi addr:$src1, imm:$imm)>;
3817  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3818            (PSHUFDri VR128:$src1, imm:$imm)>;
3819 }
3820
3821 //===---------------------------------------------------------------------===//
3822 // SSE2 - Packed Integer Unpack Instructions
3823 //===---------------------------------------------------------------------===//
3824
3825 let ExeDomain = SSEPackedInt in {
3826 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3827                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3828   def rr : PDI<opc, MRMSrcReg,
3829       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3830       !if(Is2Addr,
3831           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3832           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3833       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
3834   def rm : PDI<opc, MRMSrcMem,
3835       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3836       !if(Is2Addr,
3837           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3838           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3839       [(set VR128:$dst, (OpNode VR128:$src1,
3840                                   (bc_frag (memopv2i64
3841                                                addr:$src2))))]>;
3842 }
3843
3844 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
3845                          SDNode OpNode, PatFrag bc_frag> {
3846   def Yrr : PDI<opc, MRMSrcReg,
3847       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
3848       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3849       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
3850   def Yrm : PDI<opc, MRMSrcMem,
3851       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
3852       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3853       [(set VR256:$dst, (OpNode VR256:$src1,
3854                                   (bc_frag (memopv4i64 addr:$src2))))]>;
3855 }
3856
3857 let Predicates = [HasAVX] in {
3858   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
3859                                  bc_v16i8, 0>, VEX_4V;
3860   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
3861                                  bc_v8i16, 0>, VEX_4V;
3862   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
3863                                  bc_v4i32, 0>, VEX_4V;
3864   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
3865                                  bc_v2i64, 0>, VEX_4V;
3866
3867   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
3868                                  bc_v16i8, 0>, VEX_4V;
3869   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
3870                                  bc_v8i16, 0>, VEX_4V;
3871   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
3872                                  bc_v4i32, 0>, VEX_4V;
3873   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
3874                                  bc_v2i64, 0>, VEX_4V;
3875 }
3876
3877 let Predicates = [HasAVX2] in {
3878   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
3879                                    bc_v32i8>, VEX_4V;
3880   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
3881                                    bc_v16i16>, VEX_4V;
3882   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
3883                                    bc_v8i32>, VEX_4V;
3884   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
3885                                    bc_v4i64>, VEX_4V;
3886
3887   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
3888                                    bc_v32i8>, VEX_4V;
3889   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
3890                                    bc_v16i16>, VEX_4V;
3891   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
3892                                    bc_v8i32>, VEX_4V;
3893   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
3894                                    bc_v4i64>, VEX_4V;
3895 }
3896
3897 let Constraints = "$src1 = $dst" in {
3898   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
3899                                 bc_v16i8>;
3900   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
3901                                 bc_v8i16>;
3902   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
3903                                 bc_v4i32>;
3904   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
3905                                 bc_v2i64>;
3906
3907   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
3908                                 bc_v16i8>;
3909   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
3910                                 bc_v8i16>;
3911   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
3912                                 bc_v4i32>;
3913   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
3914                                 bc_v2i64>;
3915 }
3916 } // ExeDomain = SSEPackedInt
3917
3918 // Patterns for using AVX1 instructions with integer vectors
3919 // Here to give AVX2 priority
3920 let Predicates = [HasAVX] in {
3921   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
3922             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
3923   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
3924             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
3925   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
3926             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
3927   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
3928             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
3929
3930   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
3931             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
3932   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
3933             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
3934   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
3935             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
3936   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
3937             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
3938 }
3939
3940 //===---------------------------------------------------------------------===//
3941 // SSE2 - Packed Integer Extract and Insert
3942 //===---------------------------------------------------------------------===//
3943
3944 let ExeDomain = SSEPackedInt in {
3945 multiclass sse2_pinsrw<bit Is2Addr = 1> {
3946   def rri : Ii8<0xC4, MRMSrcReg,
3947        (outs VR128:$dst), (ins VR128:$src1,
3948         GR32:$src2, i32i8imm:$src3),
3949        !if(Is2Addr,
3950            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3951            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3952        [(set VR128:$dst,
3953          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
3954   def rmi : Ii8<0xC4, MRMSrcMem,
3955                        (outs VR128:$dst), (ins VR128:$src1,
3956                         i16mem:$src2, i32i8imm:$src3),
3957        !if(Is2Addr,
3958            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3959            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3960        [(set VR128:$dst,
3961          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
3962                     imm:$src3))]>;
3963 }
3964
3965 // Extract
3966 let Predicates = [HasAVX] in
3967 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
3968                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3969                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3970                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3971                                                 imm:$src2))]>, TB, OpSize, VEX;
3972 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
3973                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3974                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3975                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3976                                                 imm:$src2))]>;
3977
3978 // Insert
3979 let Predicates = [HasAVX] in {
3980   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
3981   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
3982        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
3983        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
3984        []>, TB, OpSize, VEX_4V;
3985 }
3986
3987 let Constraints = "$src1 = $dst" in
3988   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
3989
3990 } // ExeDomain = SSEPackedInt
3991
3992 //===---------------------------------------------------------------------===//
3993 // SSE2 - Packed Mask Creation
3994 //===---------------------------------------------------------------------===//
3995
3996 let ExeDomain = SSEPackedInt in {
3997
3998 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3999            "pmovmskb\t{$src, $dst|$dst, $src}",
4000            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4001 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4002            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4003
4004 let Predicates = [HasAVX2] in {
4005 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4006            "pmovmskb\t{$src, $dst|$dst, $src}",
4007            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4008 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4009            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4010 }
4011
4012 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4013            "pmovmskb\t{$src, $dst|$dst, $src}",
4014            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4015
4016 } // ExeDomain = SSEPackedInt
4017
4018 //===---------------------------------------------------------------------===//
4019 // SSE2 - Conditional Store
4020 //===---------------------------------------------------------------------===//
4021
4022 let ExeDomain = SSEPackedInt in {
4023
4024 let Uses = [EDI] in
4025 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4026            (ins VR128:$src, VR128:$mask),
4027            "maskmovdqu\t{$mask, $src|$src, $mask}",
4028            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4029 let Uses = [RDI] in
4030 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4031            (ins VR128:$src, VR128:$mask),
4032            "maskmovdqu\t{$mask, $src|$src, $mask}",
4033            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4034
4035 let Uses = [EDI] in
4036 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4037            "maskmovdqu\t{$mask, $src|$src, $mask}",
4038            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4039 let Uses = [RDI] in
4040 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4041            "maskmovdqu\t{$mask, $src|$src, $mask}",
4042            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4043
4044 } // ExeDomain = SSEPackedInt
4045
4046 //===---------------------------------------------------------------------===//
4047 // SSE2 - Move Doubleword
4048 //===---------------------------------------------------------------------===//
4049
4050 //===---------------------------------------------------------------------===//
4051 // Move Int Doubleword to Packed Double Int
4052 //
4053 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4054                       "movd\t{$src, $dst|$dst, $src}",
4055                       [(set VR128:$dst,
4056                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4057 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4058                       "movd\t{$src, $dst|$dst, $src}",
4059                       [(set VR128:$dst,
4060                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4061                       VEX;
4062 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4063                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4064                         [(set VR128:$dst,
4065                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4066 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4067                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4068                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4069
4070 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4071                       "movd\t{$src, $dst|$dst, $src}",
4072                       [(set VR128:$dst,
4073                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4074 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4075                       "movd\t{$src, $dst|$dst, $src}",
4076                       [(set VR128:$dst,
4077                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4078 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4079                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4080                         [(set VR128:$dst,
4081                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4082 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4083                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4084                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4085
4086 //===---------------------------------------------------------------------===//
4087 // Move Int Doubleword to Single Scalar
4088 //
4089 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4090                       "movd\t{$src, $dst|$dst, $src}",
4091                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4092
4093 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4094                       "movd\t{$src, $dst|$dst, $src}",
4095                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4096                       VEX;
4097 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4098                       "movd\t{$src, $dst|$dst, $src}",
4099                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4100
4101 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4102                       "movd\t{$src, $dst|$dst, $src}",
4103                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4104
4105 //===---------------------------------------------------------------------===//
4106 // Move Packed Doubleword Int to Packed Double Int
4107 //
4108 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4109                        "movd\t{$src, $dst|$dst, $src}",
4110                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4111                                         (iPTR 0)))]>, VEX;
4112 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4113                        (ins i32mem:$dst, VR128:$src),
4114                        "movd\t{$src, $dst|$dst, $src}",
4115                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4116                                      (iPTR 0))), addr:$dst)]>, VEX;
4117 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4118                        "movd\t{$src, $dst|$dst, $src}",
4119                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4120                                         (iPTR 0)))]>;
4121 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4122                        "movd\t{$src, $dst|$dst, $src}",
4123                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4124                                      (iPTR 0))), addr:$dst)]>;
4125
4126 //===---------------------------------------------------------------------===//
4127 // Move Packed Doubleword Int first element to Doubleword Int
4128 //
4129 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4130                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4131                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4132                                                            (iPTR 0)))]>,
4133                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4134
4135 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4136                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4137                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4138                                                          (iPTR 0)))]>;
4139
4140 //===---------------------------------------------------------------------===//
4141 // Bitcast FR64 <-> GR64
4142 //
4143 let Predicates = [HasAVX] in
4144 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4145                         "vmovq\t{$src, $dst|$dst, $src}",
4146                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4147                         VEX;
4148 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4149                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4150                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4151 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4152                          "movq\t{$src, $dst|$dst, $src}",
4153                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4154                          VEX;
4155
4156 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4157                        "movq\t{$src, $dst|$dst, $src}",
4158                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4159 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4160                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4161                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4162 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4163                        "movq\t{$src, $dst|$dst, $src}",
4164                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4165
4166 //===---------------------------------------------------------------------===//
4167 // Move Scalar Single to Double Int
4168 //
4169 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4170                       "movd\t{$src, $dst|$dst, $src}",
4171                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4172 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4173                       "movd\t{$src, $dst|$dst, $src}",
4174                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4175 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4176                       "movd\t{$src, $dst|$dst, $src}",
4177                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4178 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4179                       "movd\t{$src, $dst|$dst, $src}",
4180                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4181
4182 //===---------------------------------------------------------------------===//
4183 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4184 //
4185 let AddedComplexity = 15 in {
4186 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4187                        "movd\t{$src, $dst|$dst, $src}",
4188                        [(set VR128:$dst, (v4i32 (X86vzmovl
4189                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4190                                       VEX;
4191 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4192                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4193                        [(set VR128:$dst, (v2i64 (X86vzmovl
4194                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4195                                       VEX, VEX_W;
4196 }
4197 let AddedComplexity = 15 in {
4198 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4199                        "movd\t{$src, $dst|$dst, $src}",
4200                        [(set VR128:$dst, (v4i32 (X86vzmovl
4201                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4202 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4203                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4204                        [(set VR128:$dst, (v2i64 (X86vzmovl
4205                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4206 }
4207
4208 let AddedComplexity = 20 in {
4209 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4210                        "movd\t{$src, $dst|$dst, $src}",
4211                        [(set VR128:$dst,
4212                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4213                                                    (loadi32 addr:$src))))))]>,
4214                                                    VEX;
4215 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4216                        "movd\t{$src, $dst|$dst, $src}",
4217                        [(set VR128:$dst,
4218                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4219                                                    (loadi32 addr:$src))))))]>;
4220 }
4221
4222 let Predicates = [HasAVX] in {
4223   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4224   let AddedComplexity = 20 in {
4225     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4226               (VMOVZDI2PDIrm addr:$src)>;
4227     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4228               (VMOVZDI2PDIrm addr:$src)>;
4229   }
4230   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4231   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4232                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4233             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4234   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4235                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4236             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4237 }
4238
4239 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4240   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4241             (MOVZDI2PDIrm addr:$src)>;
4242   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4243             (MOVZDI2PDIrm addr:$src)>;
4244 }
4245
4246 // These are the correct encodings of the instructions so that we know how to
4247 // read correct assembly, even though we continue to emit the wrong ones for
4248 // compatibility with Darwin's buggy assembler.
4249 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4250                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4251 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4252                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4253 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4254                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4255 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4256                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4257 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4258                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4259 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4260                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4261
4262 //===---------------------------------------------------------------------===//
4263 // SSE2 - Move Quadword
4264 //===---------------------------------------------------------------------===//
4265
4266 //===---------------------------------------------------------------------===//
4267 // Move Quadword Int to Packed Quadword Int
4268 //
4269 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4270                     "vmovq\t{$src, $dst|$dst, $src}",
4271                     [(set VR128:$dst,
4272                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4273                     VEX, Requires<[HasAVX]>;
4274 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4275                     "movq\t{$src, $dst|$dst, $src}",
4276                     [(set VR128:$dst,
4277                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4278                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4279
4280 //===---------------------------------------------------------------------===//
4281 // Move Packed Quadword Int to Quadword Int
4282 //
4283 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4284                       "movq\t{$src, $dst|$dst, $src}",
4285                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4286                                     (iPTR 0))), addr:$dst)]>, VEX;
4287 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4288                       "movq\t{$src, $dst|$dst, $src}",
4289                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4290                                     (iPTR 0))), addr:$dst)]>;
4291
4292 //===---------------------------------------------------------------------===//
4293 // Store / copy lower 64-bits of a XMM register.
4294 //
4295 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4296                      "movq\t{$src, $dst|$dst, $src}",
4297                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4298 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4299                      "movq\t{$src, $dst|$dst, $src}",
4300                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4301
4302 let AddedComplexity = 20 in
4303 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4304                      "vmovq\t{$src, $dst|$dst, $src}",
4305                      [(set VR128:$dst,
4306                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4307                                                  (loadi64 addr:$src))))))]>,
4308                      XS, VEX, Requires<[HasAVX]>;
4309
4310 let AddedComplexity = 20 in
4311 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4312                      "movq\t{$src, $dst|$dst, $src}",
4313                      [(set VR128:$dst,
4314                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4315                                                  (loadi64 addr:$src))))))]>,
4316                      XS, Requires<[HasSSE2]>;
4317
4318 let Predicates = [HasAVX], AddedComplexity = 20 in {
4319   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4320             (VMOVZQI2PQIrm addr:$src)>;
4321   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4322             (VMOVZQI2PQIrm addr:$src)>;
4323   def : Pat<(v2i64 (X86vzload addr:$src)),
4324             (VMOVZQI2PQIrm addr:$src)>;
4325 }
4326
4327 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4328   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4329             (MOVZQI2PQIrm addr:$src)>;
4330   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4331             (MOVZQI2PQIrm addr:$src)>;
4332   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4333 }
4334
4335 let Predicates = [HasAVX] in {
4336 def : Pat<(v4i64 (X86vzload addr:$src)),
4337           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4338 }
4339
4340 //===---------------------------------------------------------------------===//
4341 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4342 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4343 //
4344 let AddedComplexity = 15 in
4345 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4346                         "vmovq\t{$src, $dst|$dst, $src}",
4347                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4348                       XS, VEX, Requires<[HasAVX]>;
4349 let AddedComplexity = 15 in
4350 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4351                         "movq\t{$src, $dst|$dst, $src}",
4352                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4353                       XS, Requires<[HasSSE2]>;
4354
4355 let AddedComplexity = 20 in
4356 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4357                         "vmovq\t{$src, $dst|$dst, $src}",
4358                     [(set VR128:$dst, (v2i64 (X86vzmovl
4359                                              (loadv2i64 addr:$src))))]>,
4360                       XS, VEX, Requires<[HasAVX]>;
4361 let AddedComplexity = 20 in {
4362 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4363                         "movq\t{$src, $dst|$dst, $src}",
4364                     [(set VR128:$dst, (v2i64 (X86vzmovl
4365                                              (loadv2i64 addr:$src))))]>,
4366                       XS, Requires<[HasSSE2]>;
4367 }
4368
4369 let AddedComplexity = 20 in {
4370   let Predicates = [HasAVX] in {
4371     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4372               (VMOVZPQILo2PQIrm addr:$src)>;
4373     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4374               (VMOVZPQILo2PQIrr VR128:$src)>;
4375   }
4376   let Predicates = [HasSSE2] in {
4377     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4378               (MOVZPQILo2PQIrm addr:$src)>;
4379     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4380               (MOVZPQILo2PQIrr VR128:$src)>;
4381   }
4382 }
4383
4384 // Instructions to match in the assembler
4385 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4386                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4387 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4388                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4389 // Recognize "movd" with GR64 destination, but encode as a "movq"
4390 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4391                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4392
4393 // Instructions for the disassembler
4394 // xr = XMM register
4395 // xm = mem64
4396
4397 let Predicates = [HasAVX] in
4398 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4399                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4400 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4401                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4402
4403 //===---------------------------------------------------------------------===//
4404 // SSE3 - Conversion Instructions
4405 //===---------------------------------------------------------------------===//
4406
4407 // Convert Packed Double FP to Packed DW Integers
4408 let Predicates = [HasAVX] in {
4409 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4410 // register, but the same isn't true when using memory operands instead.
4411 // Provide other assembly rr and rm forms to address this explicitly.
4412 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4413                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4414 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4415                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4416
4417 // XMM only
4418 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4419                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4420 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4421                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4422
4423 // YMM only
4424 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4425                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4426 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4427                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4428 }
4429
4430 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4431                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4432 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4433                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4434
4435 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4436           (VCVTTPD2DQYrr VR256:$src)>;
4437 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4438           (VCVTTPD2DQYrm addr:$src)>;
4439
4440 // Convert Packed DW Integers to Packed Double FP
4441 let Predicates = [HasAVX] in {
4442 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4443                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4444 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4445                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4446 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4447                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4448 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4449                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4450 }
4451
4452 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4453                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4454 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4455                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4456
4457 // AVX 256-bit register conversion intrinsics
4458 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4459            (VCVTDQ2PDYrr VR128:$src)>;
4460 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4461            (VCVTDQ2PDYrm addr:$src)>;
4462
4463 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4464           (VCVTPD2DQYrr VR256:$src)>;
4465 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4466           (VCVTPD2DQYrm addr:$src)>;
4467
4468 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4469           (VCVTDQ2PDYrr VR128:$src)>;
4470 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4471           (VCVTDQ2PDYrm addr:$src)>;
4472
4473 //===---------------------------------------------------------------------===//
4474 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4475 //===---------------------------------------------------------------------===//
4476 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4477                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4478                               X86MemOperand x86memop> {
4479 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4480                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4481                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4482 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4483                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4484                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4485 }
4486
4487 let Predicates = [HasAVX] in {
4488   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4489                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4490   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4491                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4492   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4493                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4494   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4495                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4496 }
4497 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4498                                    memopv4f32, f128mem>;
4499 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4500                                    memopv4f32, f128mem>;
4501
4502 let Predicates = [HasAVX] in {
4503   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4504             (VMOVSHDUPrr VR128:$src)>;
4505   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4506             (VMOVSHDUPrm addr:$src)>;
4507   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4508             (VMOVSLDUPrr VR128:$src)>;
4509   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4510             (VMOVSLDUPrm addr:$src)>;
4511   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4512             (VMOVSHDUPYrr VR256:$src)>;
4513   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4514             (VMOVSHDUPYrm addr:$src)>;
4515   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4516             (VMOVSLDUPYrr VR256:$src)>;
4517   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4518             (VMOVSLDUPYrm addr:$src)>;
4519 }
4520
4521 let Predicates = [HasSSE3] in {
4522   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4523             (MOVSHDUPrr VR128:$src)>;
4524   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4525             (MOVSHDUPrm addr:$src)>;
4526   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4527             (MOVSLDUPrr VR128:$src)>;
4528   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4529             (MOVSLDUPrm addr:$src)>;
4530 }
4531
4532 //===---------------------------------------------------------------------===//
4533 // SSE3 - Replicate Double FP - MOVDDUP
4534 //===---------------------------------------------------------------------===//
4535
4536 multiclass sse3_replicate_dfp<string OpcodeStr> {
4537 let neverHasSideEffects = 1 in
4538 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4539                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4540                     []>;
4541 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4542                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4543                     [(set VR128:$dst,
4544                       (v2f64 (X86Movddup
4545                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4546 }
4547
4548 // FIXME: Merge with above classe when there're patterns for the ymm version
4549 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4550 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4551                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4552                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4553 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4554                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4555                     [(set VR256:$dst,
4556                       (v4f64 (X86Movddup
4557                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4558 }
4559
4560 let Predicates = [HasAVX] in {
4561   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4562   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4563 }
4564
4565 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4566
4567 let Predicates = [HasAVX] in {
4568   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4569             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4570   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4571             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4572   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4573             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4574   def : Pat<(X86Movddup (bc_v2f64
4575                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4576             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4577
4578   // 256-bit version
4579   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4580             (VMOVDDUPYrm addr:$src)>;
4581   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4582             (VMOVDDUPYrm addr:$src)>;
4583   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4584             (VMOVDDUPYrm addr:$src)>;
4585   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4586             (VMOVDDUPYrr VR256:$src)>;
4587 }
4588
4589 let Predicates = [HasSSE3] in {
4590   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4591             (MOVDDUPrm addr:$src)>;
4592   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4593             (MOVDDUPrm addr:$src)>;
4594   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4595             (MOVDDUPrm addr:$src)>;
4596   def : Pat<(X86Movddup (bc_v2f64
4597                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4598             (MOVDDUPrm addr:$src)>;
4599 }
4600
4601 //===---------------------------------------------------------------------===//
4602 // SSE3 - Move Unaligned Integer
4603 //===---------------------------------------------------------------------===//
4604
4605 let Predicates = [HasAVX] in {
4606   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4607                    "vlddqu\t{$src, $dst|$dst, $src}",
4608                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4609   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4610                    "vlddqu\t{$src, $dst|$dst, $src}",
4611                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4612 }
4613 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4614                    "lddqu\t{$src, $dst|$dst, $src}",
4615                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4616
4617 //===---------------------------------------------------------------------===//
4618 // SSE3 - Arithmetic
4619 //===---------------------------------------------------------------------===//
4620
4621 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4622                        X86MemOperand x86memop, bit Is2Addr = 1> {
4623   def rr : I<0xD0, MRMSrcReg,
4624        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4625        !if(Is2Addr,
4626            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4627            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4628        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4629   def rm : I<0xD0, MRMSrcMem,
4630        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4631        !if(Is2Addr,
4632            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4633            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4634        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4635 }
4636
4637 let Predicates = [HasAVX] in {
4638   let ExeDomain = SSEPackedSingle in {
4639     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4640                                  f128mem, 0>, TB, XD, VEX_4V;
4641     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4642                                  f256mem, 0>, TB, XD, VEX_4V;
4643   }
4644   let ExeDomain = SSEPackedDouble in {
4645     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4646                                  f128mem, 0>, TB, OpSize, VEX_4V;
4647     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4648                                  f256mem, 0>, TB, OpSize, VEX_4V;
4649   }
4650 }
4651 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
4652   let ExeDomain = SSEPackedSingle in
4653   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4654                               f128mem>, TB, XD;
4655   let ExeDomain = SSEPackedDouble in
4656   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4657                               f128mem>, TB, OpSize;
4658 }
4659
4660 //===---------------------------------------------------------------------===//
4661 // SSE3 Instructions
4662 //===---------------------------------------------------------------------===//
4663
4664 // Horizontal ops
4665 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4666                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4667   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4668        !if(Is2Addr,
4669          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4670          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4671       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4672
4673   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4674        !if(Is2Addr,
4675          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4676          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4677       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4678 }
4679 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4680                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4681   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4682        !if(Is2Addr,
4683          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4684          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4685       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4686
4687   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4688        !if(Is2Addr,
4689          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4690          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4691       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4692 }
4693
4694 let Predicates = [HasAVX] in {
4695   let ExeDomain = SSEPackedSingle in {
4696     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4697                             X86fhadd, 0>, VEX_4V;
4698     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4699                             X86fhsub, 0>, VEX_4V;
4700     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4701                             X86fhadd, 0>, VEX_4V;
4702     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4703                             X86fhsub, 0>, VEX_4V;
4704   }
4705   let ExeDomain = SSEPackedDouble in {
4706     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4707                             X86fhadd, 0>, VEX_4V;
4708     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4709                             X86fhsub, 0>, VEX_4V;
4710     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4711                             X86fhadd, 0>, VEX_4V;
4712     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4713                             X86fhsub, 0>, VEX_4V;
4714   }
4715 }
4716
4717 let Constraints = "$src1 = $dst" in {
4718   let ExeDomain = SSEPackedSingle in {
4719     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4720     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4721   }
4722   let ExeDomain = SSEPackedDouble in {
4723     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4724     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4725   }
4726 }
4727
4728 //===---------------------------------------------------------------------===//
4729 // SSSE3 - Packed Absolute Instructions
4730 //===---------------------------------------------------------------------===//
4731
4732
4733 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4734 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4735                             Intrinsic IntId128> {
4736   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4737                     (ins VR128:$src),
4738                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4739                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4740                     OpSize;
4741
4742   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4743                     (ins i128mem:$src),
4744                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4745                     [(set VR128:$dst,
4746                       (IntId128
4747                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
4748 }
4749
4750 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4751 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4752                               Intrinsic IntId256> {
4753   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4754                     (ins VR256:$src),
4755                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4756                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4757                     OpSize;
4758
4759   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4760                     (ins i256mem:$src),
4761                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4762                     [(set VR256:$dst,
4763                       (IntId256
4764                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4765 }
4766
4767 let Predicates = [HasAVX] in {
4768   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4769                                   int_x86_ssse3_pabs_b_128>, VEX;
4770   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
4771                                   int_x86_ssse3_pabs_w_128>, VEX;
4772   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
4773                                   int_x86_ssse3_pabs_d_128>, VEX;
4774 }
4775
4776 let Predicates = [HasAVX2] in {
4777   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
4778                                     int_x86_avx2_pabs_b>, VEX;
4779   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
4780                                     int_x86_avx2_pabs_w>, VEX;
4781   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
4782                                     int_x86_avx2_pabs_d>, VEX;
4783 }
4784
4785 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
4786                               int_x86_ssse3_pabs_b_128>;
4787 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
4788                               int_x86_ssse3_pabs_w_128>;
4789 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
4790                               int_x86_ssse3_pabs_d_128>;
4791
4792 //===---------------------------------------------------------------------===//
4793 // SSSE3 - Packed Binary Operator Instructions
4794 //===---------------------------------------------------------------------===//
4795
4796 /// SS3I_binop_rm - Simple SSSE3 bin op
4797 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4798                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
4799                          X86MemOperand x86memop, bit Is2Addr = 1> {
4800   let isCommutable = 1 in
4801   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
4802        (ins RC:$src1, RC:$src2),
4803        !if(Is2Addr,
4804          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4805          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4806        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
4807        OpSize;
4808   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
4809        (ins RC:$src1, x86memop:$src2),
4810        !if(Is2Addr,
4811          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4812          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4813        [(set RC:$dst,
4814          (OpVT (OpNode RC:$src1,
4815           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
4816 }
4817
4818 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4819 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4820                              Intrinsic IntId128, bit Is2Addr = 1> {
4821   let isCommutable = 1 in
4822   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4823        (ins VR128:$src1, VR128:$src2),
4824        !if(Is2Addr,
4825          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4826          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4827        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4828        OpSize;
4829   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4830        (ins VR128:$src1, i128mem:$src2),
4831        !if(Is2Addr,
4832          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4833          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4834        [(set VR128:$dst,
4835          (IntId128 VR128:$src1,
4836           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
4837 }
4838
4839 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
4840                                Intrinsic IntId256> {
4841   let isCommutable = 1 in
4842   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4843        (ins VR256:$src1, VR256:$src2),
4844        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4845        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
4846        OpSize;
4847   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4848        (ins VR256:$src1, i256mem:$src2),
4849        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4850        [(set VR256:$dst,
4851          (IntId256 VR256:$src1,
4852           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
4853 }
4854
4855 let ImmT = NoImm, Predicates = [HasAVX] in {
4856 let isCommutable = 0 in {
4857   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
4858                                   memopv2i64, i128mem, 0>, VEX_4V;
4859   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
4860                                   memopv2i64, i128mem, 0>, VEX_4V;
4861   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
4862                                   memopv2i64, i128mem, 0>, VEX_4V;
4863   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
4864                                   memopv2i64, i128mem, 0>, VEX_4V;
4865   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
4866                                   memopv2i64, i128mem, 0>, VEX_4V;
4867   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
4868                                   memopv2i64, i128mem, 0>, VEX_4V;
4869   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
4870                                   memopv2i64, i128mem, 0>, VEX_4V;
4871   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
4872                                   memopv2i64, i128mem, 0>, VEX_4V;
4873   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
4874                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
4875   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
4876                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
4877   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
4878                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
4879 }
4880 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
4881                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
4882 }
4883
4884 let ImmT = NoImm, Predicates = [HasAVX2] in {
4885 let isCommutable = 0 in {
4886   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
4887                                   memopv4i64, i256mem, 0>, VEX_4V;
4888   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
4889                                   memopv4i64, i256mem, 0>, VEX_4V;
4890   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
4891                                   memopv4i64, i256mem, 0>, VEX_4V;
4892   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
4893                                   memopv4i64, i256mem, 0>, VEX_4V;
4894   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
4895                                   memopv4i64, i256mem, 0>, VEX_4V;
4896   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
4897                                   memopv4i64, i256mem, 0>, VEX_4V;
4898   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
4899                                   memopv4i64, i256mem, 0>, VEX_4V;
4900   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
4901                                   memopv4i64, i256mem, 0>, VEX_4V;
4902   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
4903                                         int_x86_avx2_phadd_sw>, VEX_4V;
4904   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
4905                                         int_x86_avx2_phsub_sw>, VEX_4V;
4906   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
4907                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
4908 }
4909 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
4910                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
4911 }
4912
4913 // None of these have i8 immediate fields.
4914 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
4915 let isCommutable = 0 in {
4916   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
4917                                  memopv2i64, i128mem>;
4918   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
4919                                  memopv2i64, i128mem>;
4920   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
4921                                  memopv2i64, i128mem>;
4922   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
4923                                  memopv2i64, i128mem>;
4924   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
4925                                  memopv2i64, i128mem>;
4926   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
4927                                  memopv2i64, i128mem>;
4928   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
4929                                  memopv2i64, i128mem>;
4930   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
4931                                  memopv2i64, i128mem>;
4932   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
4933                                      int_x86_ssse3_phadd_sw_128>;
4934   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
4935                                      int_x86_ssse3_phsub_sw_128>;
4936   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
4937                                      int_x86_ssse3_pmadd_ub_sw_128>;
4938 }
4939 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
4940                                      int_x86_ssse3_pmul_hr_sw_128>;
4941 }
4942
4943 //===---------------------------------------------------------------------===//
4944 // SSSE3 - Packed Align Instruction Patterns
4945 //===---------------------------------------------------------------------===//
4946
4947 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
4948   let neverHasSideEffects = 1 in {
4949   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
4950       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4951       !if(Is2Addr,
4952         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4953         !strconcat(asm,
4954                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4955       []>, OpSize;
4956   let mayLoad = 1 in
4957   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
4958       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4959       !if(Is2Addr,
4960         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4961         !strconcat(asm,
4962                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4963       []>, OpSize;
4964   }
4965 }
4966
4967 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
4968   let neverHasSideEffects = 1 in {
4969   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
4970       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
4971       !strconcat(asm,
4972                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4973       []>, OpSize;
4974   let mayLoad = 1 in
4975   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
4976       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
4977       !strconcat(asm,
4978                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4979       []>, OpSize;
4980   }
4981 }
4982
4983 let Predicates = [HasAVX] in
4984   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
4985 let Predicates = [HasAVX2] in
4986   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
4987 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
4988   defm PALIGN : ssse3_palign<"palignr">;
4989
4990 let Predicates = [HasAVX2] in {
4991 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
4992           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
4993 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
4994           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
4995 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
4996           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
4997 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
4998           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
4999 }
5000
5001 let Predicates = [HasAVX] in {
5002 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5003           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5004 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5005           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5006 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5007           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5008 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5009           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5010 }
5011
5012 let Predicates = [HasSSSE3] in {
5013 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5014           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5015 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5016           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5017 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5018           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5019 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5020           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5021 }
5022
5023 //===---------------------------------------------------------------------===//
5024 // SSSE3 - Thread synchronization
5025 //===---------------------------------------------------------------------===//
5026
5027 let usesCustomInserter = 1 in {
5028 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5029                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5030                 Requires<[HasSSE3]>;
5031 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5032                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5033                 Requires<[HasSSE3]>;
5034 }
5035
5036 let Uses = [EAX, ECX, EDX] in
5037 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5038                  Requires<[HasSSE3]>;
5039 let Uses = [ECX, EAX] in
5040 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5041                 Requires<[HasSSE3]>;
5042
5043 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5044 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5045
5046 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5047       Requires<[In32BitMode]>;
5048 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5049       Requires<[In64BitMode]>;
5050
5051 //===----------------------------------------------------------------------===//
5052 // SSE4.1 - Packed Move with Sign/Zero Extend
5053 //===----------------------------------------------------------------------===//
5054
5055 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5056   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5057                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5058                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5059
5060   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5061                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5062        [(set VR128:$dst,
5063          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5064        OpSize;
5065 }
5066
5067 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5068                                  Intrinsic IntId> {
5069   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5070                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5071                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5072
5073   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5074                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5075                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5076 }
5077
5078 let Predicates = [HasAVX] in {
5079 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5080                                      VEX;
5081 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5082                                      VEX;
5083 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5084                                      VEX;
5085 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5086                                      VEX;
5087 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5088                                      VEX;
5089 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5090                                      VEX;
5091 }
5092
5093 let Predicates = [HasAVX2] in {
5094 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5095                                         int_x86_avx2_pmovsxbw>, VEX;
5096 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5097                                         int_x86_avx2_pmovsxwd>, VEX;
5098 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5099                                         int_x86_avx2_pmovsxdq>, VEX;
5100 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5101                                         int_x86_avx2_pmovzxbw>, VEX;
5102 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5103                                         int_x86_avx2_pmovzxwd>, VEX;
5104 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5105                                         int_x86_avx2_pmovzxdq>, VEX;
5106 }
5107
5108 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5109 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5110 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5111 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5112 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5113 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5114
5115 let Predicates = [HasAVX] in {
5116   // Common patterns involving scalar load.
5117   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5118             (VPMOVSXBWrm addr:$src)>;
5119   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5120             (VPMOVSXBWrm addr:$src)>;
5121
5122   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5123             (VPMOVSXWDrm addr:$src)>;
5124   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5125             (VPMOVSXWDrm addr:$src)>;
5126
5127   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5128             (VPMOVSXDQrm addr:$src)>;
5129   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5130             (VPMOVSXDQrm addr:$src)>;
5131
5132   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5133             (VPMOVZXBWrm addr:$src)>;
5134   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5135             (VPMOVZXBWrm addr:$src)>;
5136
5137   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5138             (VPMOVZXWDrm addr:$src)>;
5139   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5140             (VPMOVZXWDrm addr:$src)>;
5141
5142   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5143             (VPMOVZXDQrm addr:$src)>;
5144   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5145             (VPMOVZXDQrm addr:$src)>;
5146 }
5147
5148 let Predicates = [HasSSE41] in {
5149   // Common patterns involving scalar load.
5150   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5151             (PMOVSXBWrm addr:$src)>;
5152   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5153             (PMOVSXBWrm addr:$src)>;
5154
5155   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5156             (PMOVSXWDrm addr:$src)>;
5157   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5158             (PMOVSXWDrm addr:$src)>;
5159
5160   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5161             (PMOVSXDQrm addr:$src)>;
5162   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5163             (PMOVSXDQrm addr:$src)>;
5164
5165   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5166             (PMOVZXBWrm addr:$src)>;
5167   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5168             (PMOVZXBWrm addr:$src)>;
5169
5170   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5171             (PMOVZXWDrm addr:$src)>;
5172   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5173             (PMOVZXWDrm addr:$src)>;
5174
5175   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5176             (PMOVZXDQrm addr:$src)>;
5177   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5178             (PMOVZXDQrm addr:$src)>;
5179 }
5180
5181 let Predicates = [HasAVX] in {
5182 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5183 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5184 }
5185
5186 let Predicates = [HasSSE41] in {
5187 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5188 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5189 }
5190
5191
5192 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5193   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5194                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5195                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5196
5197   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5198                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5199        [(set VR128:$dst,
5200          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5201           OpSize;
5202 }
5203
5204 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5205                                  Intrinsic IntId> {
5206   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5207                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5208                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5209
5210   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5211                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5212        [(set VR256:$dst,
5213          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5214           OpSize;
5215 }
5216
5217 let Predicates = [HasAVX] in {
5218 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5219                                      VEX;
5220 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5221                                      VEX;
5222 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5223                                      VEX;
5224 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5225                                      VEX;
5226 }
5227
5228 let Predicates = [HasAVX2] in {
5229 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5230                                        int_x86_avx2_pmovsxbd>, VEX;
5231 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5232                                        int_x86_avx2_pmovsxwq>, VEX;
5233 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5234                                        int_x86_avx2_pmovzxbd>, VEX;
5235 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5236                                        int_x86_avx2_pmovzxwq>, VEX;
5237 }
5238
5239 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5240 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5241 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5242 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5243
5244 let Predicates = [HasAVX] in {
5245   // Common patterns involving scalar load
5246   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5247             (VPMOVSXBDrm addr:$src)>;
5248   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5249             (VPMOVSXWQrm addr:$src)>;
5250
5251   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5252             (VPMOVZXBDrm addr:$src)>;
5253   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5254             (VPMOVZXWQrm addr:$src)>;
5255 }
5256
5257 let Predicates = [HasSSE41] in {
5258   // Common patterns involving scalar load
5259   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5260             (PMOVSXBDrm addr:$src)>;
5261   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5262             (PMOVSXWQrm addr:$src)>;
5263
5264   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5265             (PMOVZXBDrm addr:$src)>;
5266   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5267             (PMOVZXWQrm addr:$src)>;
5268 }
5269
5270 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5271   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5272                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5273                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5274
5275   // Expecting a i16 load any extended to i32 value.
5276   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5277                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5278                  [(set VR128:$dst, (IntId (bitconvert
5279                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5280                  OpSize;
5281 }
5282
5283 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5284                                  Intrinsic IntId> {
5285   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5286                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5287                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5288
5289   // Expecting a i16 load any extended to i32 value.
5290   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5291                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5292                   [(set VR256:$dst, (IntId (bitconvert
5293                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5294                   OpSize;
5295 }
5296
5297 let Predicates = [HasAVX] in {
5298 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5299                                      VEX;
5300 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5301                                      VEX;
5302 }
5303 let Predicates = [HasAVX2] in {
5304 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5305                                        int_x86_avx2_pmovsxbq>, VEX;
5306 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5307                                        int_x86_avx2_pmovzxbq>, VEX;
5308 }
5309 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5310 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5311
5312 let Predicates = [HasAVX] in {
5313   // Common patterns involving scalar load
5314   def : Pat<(int_x86_sse41_pmovsxbq
5315               (bitconvert (v4i32 (X86vzmovl
5316                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5317             (VPMOVSXBQrm addr:$src)>;
5318
5319   def : Pat<(int_x86_sse41_pmovzxbq
5320               (bitconvert (v4i32 (X86vzmovl
5321                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5322             (VPMOVZXBQrm addr:$src)>;
5323 }
5324
5325 let Predicates = [HasSSE41] in {
5326   // Common patterns involving scalar load
5327   def : Pat<(int_x86_sse41_pmovsxbq
5328               (bitconvert (v4i32 (X86vzmovl
5329                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5330             (PMOVSXBQrm addr:$src)>;
5331
5332   def : Pat<(int_x86_sse41_pmovzxbq
5333               (bitconvert (v4i32 (X86vzmovl
5334                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5335             (PMOVZXBQrm addr:$src)>;
5336 }
5337
5338 //===----------------------------------------------------------------------===//
5339 // SSE4.1 - Extract Instructions
5340 //===----------------------------------------------------------------------===//
5341
5342 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5343 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5344   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5345                  (ins VR128:$src1, i32i8imm:$src2),
5346                  !strconcat(OpcodeStr,
5347                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5348                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5349                  OpSize;
5350   let neverHasSideEffects = 1, mayStore = 1 in
5351   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5352                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5353                  !strconcat(OpcodeStr,
5354                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5355                  []>, OpSize;
5356 // FIXME:
5357 // There's an AssertZext in the way of writing the store pattern
5358 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5359 }
5360
5361 let Predicates = [HasAVX] in {
5362   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5363   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5364          (ins VR128:$src1, i32i8imm:$src2),
5365          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5366 }
5367
5368 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5369
5370
5371 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5372 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5373   let neverHasSideEffects = 1, mayStore = 1 in
5374   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5375                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5376                  !strconcat(OpcodeStr,
5377                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5378                  []>, OpSize;
5379 // FIXME:
5380 // There's an AssertZext in the way of writing the store pattern
5381 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5382 }
5383
5384 let Predicates = [HasAVX] in
5385   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5386
5387 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5388
5389
5390 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5391 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5392   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5393                  (ins VR128:$src1, i32i8imm:$src2),
5394                  !strconcat(OpcodeStr,
5395                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5396                  [(set GR32:$dst,
5397                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5398   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5399                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5400                  !strconcat(OpcodeStr,
5401                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5402                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5403                           addr:$dst)]>, OpSize;
5404 }
5405
5406 let Predicates = [HasAVX] in
5407   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5408
5409 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5410
5411 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5412 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5413   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5414                  (ins VR128:$src1, i32i8imm:$src2),
5415                  !strconcat(OpcodeStr,
5416                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5417                  [(set GR64:$dst,
5418                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5419   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5420                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5421                  !strconcat(OpcodeStr,
5422                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5423                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5424                           addr:$dst)]>, OpSize, REX_W;
5425 }
5426
5427 let Predicates = [HasAVX] in
5428   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5429
5430 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5431
5432 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5433 /// destination
5434 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5435   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5436                  (ins VR128:$src1, i32i8imm:$src2),
5437                  !strconcat(OpcodeStr,
5438                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5439                  [(set GR32:$dst,
5440                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5441            OpSize;
5442   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5443                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5444                  !strconcat(OpcodeStr,
5445                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5446                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5447                           addr:$dst)]>, OpSize;
5448 }
5449
5450 let ExeDomain = SSEPackedSingle in {
5451   let Predicates = [HasAVX] in {
5452     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5453     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5454                     (ins VR128:$src1, i32i8imm:$src2),
5455                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5456                     []>, OpSize, VEX;
5457   }
5458   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5459 }
5460
5461 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5462 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5463                                               imm:$src2))),
5464                  addr:$dst),
5465           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5466           Requires<[HasAVX]>;
5467 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5468                                               imm:$src2))),
5469                  addr:$dst),
5470           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5471           Requires<[HasSSE41]>;
5472
5473 //===----------------------------------------------------------------------===//
5474 // SSE4.1 - Insert Instructions
5475 //===----------------------------------------------------------------------===//
5476
5477 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5478   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5479       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5480       !if(Is2Addr,
5481         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5482         !strconcat(asm,
5483                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5484       [(set VR128:$dst,
5485         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5486   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5487       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5488       !if(Is2Addr,
5489         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5490         !strconcat(asm,
5491                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5492       [(set VR128:$dst,
5493         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5494                    imm:$src3))]>, OpSize;
5495 }
5496
5497 let Predicates = [HasAVX] in
5498   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5499 let Constraints = "$src1 = $dst" in
5500   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5501
5502 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5503   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5504       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5505       !if(Is2Addr,
5506         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5507         !strconcat(asm,
5508                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5509       [(set VR128:$dst,
5510         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5511       OpSize;
5512   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5513       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5514       !if(Is2Addr,
5515         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5516         !strconcat(asm,
5517                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5518       [(set VR128:$dst,
5519         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5520                           imm:$src3)))]>, OpSize;
5521 }
5522
5523 let Predicates = [HasAVX] in
5524   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5525 let Constraints = "$src1 = $dst" in
5526   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5527
5528 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5529   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5530       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5531       !if(Is2Addr,
5532         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5533         !strconcat(asm,
5534                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5535       [(set VR128:$dst,
5536         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5537       OpSize;
5538   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5539       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5540       !if(Is2Addr,
5541         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5542         !strconcat(asm,
5543                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5544       [(set VR128:$dst,
5545         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5546                           imm:$src3)))]>, OpSize;
5547 }
5548
5549 let Predicates = [HasAVX] in
5550   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5551 let Constraints = "$src1 = $dst" in
5552   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5553
5554 // insertps has a few different modes, there's the first two here below which
5555 // are optimized inserts that won't zero arbitrary elements in the destination
5556 // vector. The next one matches the intrinsic and could zero arbitrary elements
5557 // in the target vector.
5558 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5559   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5560       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5561       !if(Is2Addr,
5562         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5563         !strconcat(asm,
5564                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5565       [(set VR128:$dst,
5566         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5567       OpSize;
5568   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5569       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5570       !if(Is2Addr,
5571         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5572         !strconcat(asm,
5573                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5574       [(set VR128:$dst,
5575         (X86insrtps VR128:$src1,
5576                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5577                     imm:$src3))]>, OpSize;
5578 }
5579
5580 let ExeDomain = SSEPackedSingle in {
5581   let Predicates = [HasAVX] in
5582     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5583   let Constraints = "$src1 = $dst" in
5584     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5585 }
5586
5587 //===----------------------------------------------------------------------===//
5588 // SSE4.1 - Round Instructions
5589 //===----------------------------------------------------------------------===//
5590
5591 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5592                             X86MemOperand x86memop, RegisterClass RC,
5593                             PatFrag mem_frag32, PatFrag mem_frag64,
5594                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5595 let ExeDomain = SSEPackedSingle in {
5596   // Intrinsic operation, reg.
5597   // Vector intrinsic operation, reg
5598   def PSr : SS4AIi8<opcps, MRMSrcReg,
5599                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5600                     !strconcat(OpcodeStr,
5601                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5602                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5603                     OpSize;
5604
5605   // Vector intrinsic operation, mem
5606   def PSm : SS4AIi8<opcps, MRMSrcMem,
5607                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5608                     !strconcat(OpcodeStr,
5609                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5610                     [(set RC:$dst,
5611                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5612                     OpSize;
5613 } // ExeDomain = SSEPackedSingle
5614
5615 let ExeDomain = SSEPackedDouble in {
5616   // Vector intrinsic operation, reg
5617   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5618                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5619                     !strconcat(OpcodeStr,
5620                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5621                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5622                     OpSize;
5623
5624   // Vector intrinsic operation, mem
5625   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5626                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5627                     !strconcat(OpcodeStr,
5628                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5629                     [(set RC:$dst,
5630                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5631                     OpSize;
5632 } // ExeDomain = SSEPackedDouble
5633 }
5634
5635 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5636                             string OpcodeStr,
5637                             Intrinsic F32Int,
5638                             Intrinsic F64Int, bit Is2Addr = 1> {
5639 let ExeDomain = GenericDomain in {
5640   // Operation, reg.
5641   def SSr : SS4AIi8<opcss, MRMSrcReg,
5642       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
5643       !if(Is2Addr,
5644           !strconcat(OpcodeStr,
5645               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5646           !strconcat(OpcodeStr,
5647               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5648       []>, OpSize;
5649
5650   // Intrinsic operation, reg.
5651   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
5652         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5653         !if(Is2Addr,
5654             !strconcat(OpcodeStr,
5655                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5656             !strconcat(OpcodeStr,
5657                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5658         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5659         OpSize;
5660
5661   // Intrinsic operation, mem.
5662   def SSm : SS4AIi8<opcss, MRMSrcMem,
5663         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5664         !if(Is2Addr,
5665             !strconcat(OpcodeStr,
5666                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5667             !strconcat(OpcodeStr,
5668                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5669         [(set VR128:$dst,
5670              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5671         OpSize;
5672
5673   // Operation, reg.
5674   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5675         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
5676         !if(Is2Addr,
5677             !strconcat(OpcodeStr,
5678                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5679             !strconcat(OpcodeStr,
5680                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5681         []>, OpSize;
5682
5683   // Intrinsic operation, reg.
5684   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
5685         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5686         !if(Is2Addr,
5687             !strconcat(OpcodeStr,
5688                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5689             !strconcat(OpcodeStr,
5690                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5691         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5692         OpSize;
5693
5694   // Intrinsic operation, mem.
5695   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5696         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5697         !if(Is2Addr,
5698             !strconcat(OpcodeStr,
5699                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5700             !strconcat(OpcodeStr,
5701                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5702         [(set VR128:$dst,
5703               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5704         OpSize;
5705 } // ExeDomain = GenericDomain
5706 }
5707
5708 // FP round - roundss, roundps, roundsd, roundpd
5709 let Predicates = [HasAVX] in {
5710   // Intrinsic form
5711   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5712                                   memopv4f32, memopv2f64,
5713                                   int_x86_sse41_round_ps,
5714                                   int_x86_sse41_round_pd>, VEX;
5715   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5716                                   memopv8f32, memopv4f64,
5717                                   int_x86_avx_round_ps_256,
5718                                   int_x86_avx_round_pd_256>, VEX;
5719   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5720                                   int_x86_sse41_round_ss,
5721                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
5722
5723   def : Pat<(ffloor FR32:$src),
5724             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
5725   def : Pat<(f64 (ffloor FR64:$src)),
5726             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
5727   def : Pat<(f32 (fnearbyint FR32:$src)),
5728             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
5729   def : Pat<(f64 (fnearbyint FR64:$src)),
5730             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
5731   def : Pat<(f32 (fceil FR32:$src)),
5732             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
5733   def : Pat<(f64 (fceil FR64:$src)),
5734             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
5735   def : Pat<(f32 (frint FR32:$src)),
5736             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
5737   def : Pat<(f64 (frint FR64:$src)),
5738             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
5739   def : Pat<(f32 (ftrunc FR32:$src)),
5740             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
5741   def : Pat<(f64 (ftrunc FR64:$src)),
5742             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
5743 }
5744
5745 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
5746                                memopv4f32, memopv2f64,
5747                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
5748 let Constraints = "$src1 = $dst" in
5749 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
5750                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
5751
5752 def : Pat<(ffloor FR32:$src),
5753           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
5754 def : Pat<(f64 (ffloor FR64:$src)),
5755           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
5756 def : Pat<(f32 (fnearbyint FR32:$src)),
5757           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
5758 def : Pat<(f64 (fnearbyint FR64:$src)),
5759           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
5760 def : Pat<(f32 (fceil FR32:$src)),
5761           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
5762 def : Pat<(f64 (fceil FR64:$src)),
5763           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
5764 def : Pat<(f32 (frint FR32:$src)),
5765           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
5766 def : Pat<(f64 (frint FR64:$src)),
5767           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
5768 def : Pat<(f32 (ftrunc FR32:$src)),
5769           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
5770 def : Pat<(f64 (ftrunc FR64:$src)),
5771           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
5772
5773 //===----------------------------------------------------------------------===//
5774 // SSE4.1 - Packed Bit Test
5775 //===----------------------------------------------------------------------===//
5776
5777 // ptest instruction we'll lower to this in X86ISelLowering primarily from
5778 // the intel intrinsic that corresponds to this.
5779 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5780 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5781                 "vptest\t{$src2, $src1|$src1, $src2}",
5782                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5783                 OpSize, VEX;
5784 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5785                 "vptest\t{$src2, $src1|$src1, $src2}",
5786                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5787                 OpSize, VEX;
5788
5789 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
5790                 "vptest\t{$src2, $src1|$src1, $src2}",
5791                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
5792                 OpSize, VEX;
5793 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
5794                 "vptest\t{$src2, $src1|$src1, $src2}",
5795                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
5796                 OpSize, VEX;
5797 }
5798
5799 let Defs = [EFLAGS] in {
5800 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5801               "ptest\t{$src2, $src1|$src1, $src2}",
5802               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5803               OpSize;
5804 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5805               "ptest\t{$src2, $src1|$src1, $src2}",
5806               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5807               OpSize;
5808 }
5809
5810 // The bit test instructions below are AVX only
5811 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
5812                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
5813   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
5814             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5815             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
5816   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
5817             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5818             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
5819             OpSize, VEX;
5820 }
5821
5822 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5823 let ExeDomain = SSEPackedSingle in {
5824 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
5825 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
5826 }
5827 let ExeDomain = SSEPackedDouble in {
5828 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
5829 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
5830 }
5831 }
5832
5833 //===----------------------------------------------------------------------===//
5834 // SSE4.1 - Misc Instructions
5835 //===----------------------------------------------------------------------===//
5836
5837 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
5838   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
5839                      "popcnt{w}\t{$src, $dst|$dst, $src}",
5840                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
5841                      OpSize, XS;
5842   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
5843                      "popcnt{w}\t{$src, $dst|$dst, $src}",
5844                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
5845                       (implicit EFLAGS)]>, OpSize, XS;
5846
5847   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
5848                      "popcnt{l}\t{$src, $dst|$dst, $src}",
5849                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
5850                      XS;
5851   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
5852                      "popcnt{l}\t{$src, $dst|$dst, $src}",
5853                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
5854                       (implicit EFLAGS)]>, XS;
5855
5856   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
5857                       "popcnt{q}\t{$src, $dst|$dst, $src}",
5858                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
5859                       XS;
5860   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
5861                       "popcnt{q}\t{$src, $dst|$dst, $src}",
5862                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
5863                        (implicit EFLAGS)]>, XS;
5864 }
5865
5866
5867
5868 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
5869 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
5870                                  Intrinsic IntId128> {
5871   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5872                     (ins VR128:$src),
5873                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5874                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
5875   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5876                      (ins i128mem:$src),
5877                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5878                      [(set VR128:$dst,
5879                        (IntId128
5880                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5881 }
5882
5883 let Predicates = [HasAVX] in
5884 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
5885                                          int_x86_sse41_phminposuw>, VEX;
5886 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
5887                                          int_x86_sse41_phminposuw>;
5888
5889 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
5890 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
5891                               Intrinsic IntId128, bit Is2Addr = 1> {
5892   let isCommutable = 1 in
5893   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5894        (ins VR128:$src1, VR128:$src2),
5895        !if(Is2Addr,
5896            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5897            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5898        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
5899   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5900        (ins VR128:$src1, i128mem:$src2),
5901        !if(Is2Addr,
5902            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5903            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5904        [(set VR128:$dst,
5905          (IntId128 VR128:$src1,
5906           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5907 }
5908
5909 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
5910 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5911                                 Intrinsic IntId256> {
5912   let isCommutable = 1 in
5913   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
5914        (ins VR256:$src1, VR256:$src2),
5915        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5916        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
5917   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
5918        (ins VR256:$src1, i256mem:$src2),
5919        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5920        [(set VR256:$dst,
5921          (IntId256 VR256:$src1,
5922           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5923 }
5924
5925 let Predicates = [HasAVX] in {
5926   let isCommutable = 0 in
5927   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
5928                                                          0>, VEX_4V;
5929   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
5930                                                          0>, VEX_4V;
5931   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
5932                                                          0>, VEX_4V;
5933   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
5934                                                          0>, VEX_4V;
5935   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
5936                                                          0>, VEX_4V;
5937   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
5938                                                          0>, VEX_4V;
5939   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
5940                                                          0>, VEX_4V;
5941   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
5942                                                          0>, VEX_4V;
5943   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
5944                                                          0>, VEX_4V;
5945   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
5946                                                          0>, VEX_4V;
5947 }
5948
5949 let Predicates = [HasAVX2] in {
5950   let isCommutable = 0 in
5951   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
5952                                         int_x86_avx2_packusdw>, VEX_4V;
5953   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
5954                                         int_x86_avx2_pmins_b>, VEX_4V;
5955   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
5956                                         int_x86_avx2_pmins_d>, VEX_4V;
5957   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
5958                                         int_x86_avx2_pminu_d>, VEX_4V;
5959   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
5960                                         int_x86_avx2_pminu_w>, VEX_4V;
5961   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
5962                                         int_x86_avx2_pmaxs_b>, VEX_4V;
5963   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
5964                                         int_x86_avx2_pmaxs_d>, VEX_4V;
5965   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
5966                                         int_x86_avx2_pmaxu_d>, VEX_4V;
5967   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
5968                                         int_x86_avx2_pmaxu_w>, VEX_4V;
5969   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
5970                                         int_x86_avx2_pmul_dq>, VEX_4V;
5971 }
5972
5973 let Constraints = "$src1 = $dst" in {
5974   let isCommutable = 0 in
5975   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
5976   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
5977   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
5978   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
5979   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
5980   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
5981   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
5982   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
5983   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
5984   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
5985 }
5986
5987 /// SS48I_binop_rm - Simple SSE41 binary operator.
5988 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5989                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5990                           X86MemOperand x86memop, bit Is2Addr = 1> {
5991   let isCommutable = 1 in
5992   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
5993        (ins RC:$src1, RC:$src2),
5994        !if(Is2Addr,
5995            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5996            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5997        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
5998   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
5999        (ins RC:$src1, x86memop:$src2),
6000        !if(Is2Addr,
6001            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6002            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6003        [(set RC:$dst,
6004          (OpVT (OpNode RC:$src1,
6005           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6006 }
6007
6008 let Predicates = [HasAVX] in {
6009   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6010                                 memopv2i64, i128mem, 0>, VEX_4V;
6011   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6012                                  memopv2i64, i128mem, 0>, VEX_4V;
6013 }
6014 let Predicates = [HasAVX2] in {
6015   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6016                                   memopv4i64, i256mem, 0>, VEX_4V;
6017   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6018                                   memopv4i64, i256mem, 0>, VEX_4V;
6019 }
6020
6021 let Constraints = "$src1 = $dst" in {
6022   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6023                                 memopv2i64, i128mem>;
6024   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6025                                 memopv2i64, i128mem>;
6026 }
6027
6028 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6029 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6030                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6031                  X86MemOperand x86memop, bit Is2Addr = 1> {
6032   let isCommutable = 1 in
6033   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6034         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6035         !if(Is2Addr,
6036             !strconcat(OpcodeStr,
6037                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6038             !strconcat(OpcodeStr,
6039                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6040         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6041         OpSize;
6042   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6043         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6044         !if(Is2Addr,
6045             !strconcat(OpcodeStr,
6046                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6047             !strconcat(OpcodeStr,
6048                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6049         [(set RC:$dst,
6050           (IntId RC:$src1,
6051            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6052         OpSize;
6053 }
6054
6055 let Predicates = [HasAVX] in {
6056   let isCommutable = 0 in {
6057     let ExeDomain = SSEPackedSingle in {
6058     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6059                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6060     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6061               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6062     }
6063     let ExeDomain = SSEPackedDouble in {
6064     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6065                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6066     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6067               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6068     }
6069   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6070                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6071   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6072                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6073   }
6074   let ExeDomain = SSEPackedSingle in
6075   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6076                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6077   let ExeDomain = SSEPackedDouble in
6078   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6079                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6080   let ExeDomain = SSEPackedSingle in
6081   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6082                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6083 }
6084
6085 let Predicates = [HasAVX2] in {
6086   let isCommutable = 0 in {
6087   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6088                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6089   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6090                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6091   }
6092 }
6093
6094 let Constraints = "$src1 = $dst" in {
6095   let isCommutable = 0 in {
6096   let ExeDomain = SSEPackedSingle in
6097   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6098                                      VR128, memopv4f32, i128mem>;
6099   let ExeDomain = SSEPackedDouble in
6100   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6101                                      VR128, memopv2f64, i128mem>;
6102   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6103                                      VR128, memopv2i64, i128mem>;
6104   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6105                                      VR128, memopv2i64, i128mem>;
6106   }
6107   let ExeDomain = SSEPackedSingle in
6108   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6109                                   VR128, memopv4f32, i128mem>;
6110   let ExeDomain = SSEPackedDouble in
6111   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6112                                   VR128, memopv2f64, i128mem>;
6113 }
6114
6115 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6116 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6117                                     RegisterClass RC, X86MemOperand x86memop,
6118                                     PatFrag mem_frag, Intrinsic IntId> {
6119   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6120                   (ins RC:$src1, RC:$src2, RC:$src3),
6121                   !strconcat(OpcodeStr,
6122                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6123                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6124                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6125
6126   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6127                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6128                   !strconcat(OpcodeStr,
6129                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6130                   [(set RC:$dst,
6131                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6132                                RC:$src3))],
6133                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6134 }
6135
6136 let Predicates = [HasAVX] in {
6137 let ExeDomain = SSEPackedDouble in {
6138 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6139                                            memopv2f64, int_x86_sse41_blendvpd>;
6140 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6141                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6142 } // ExeDomain = SSEPackedDouble
6143 let ExeDomain = SSEPackedSingle in {
6144 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6145                                            memopv4f32, int_x86_sse41_blendvps>;
6146 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6147                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6148 } // ExeDomain = SSEPackedSingle
6149 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6150                                            memopv2i64, int_x86_sse41_pblendvb>;
6151 }
6152
6153 let Predicates = [HasAVX2] in {
6154 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6155                                            memopv4i64, int_x86_avx2_pblendvb>;
6156 }
6157
6158 let Predicates = [HasAVX] in {
6159   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6160                             (v16i8 VR128:$src2))),
6161             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6162   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6163                             (v4i32 VR128:$src2))),
6164             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6165   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6166                             (v4f32 VR128:$src2))),
6167             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6168   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6169                             (v2i64 VR128:$src2))),
6170             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6171   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6172                             (v2f64 VR128:$src2))),
6173             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6174   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6175                             (v8i32 VR256:$src2))),
6176             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6177   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6178                             (v8f32 VR256:$src2))),
6179             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6180   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6181                             (v4i64 VR256:$src2))),
6182             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6183   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6184                             (v4f64 VR256:$src2))),
6185             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6186 }
6187
6188 let Predicates = [HasAVX2] in {
6189   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6190                             (v32i8 VR256:$src2))),
6191             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6192 }
6193
6194 /// SS41I_ternary_int - SSE 4.1 ternary operator
6195 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6196   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6197                                Intrinsic IntId> {
6198     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6199                     (ins VR128:$src1, VR128:$src2),
6200                     !strconcat(OpcodeStr,
6201                      "\t{$src2, $dst|$dst, $src2}"),
6202                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6203                     OpSize;
6204
6205     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6206                     (ins VR128:$src1, i128mem:$src2),
6207                     !strconcat(OpcodeStr,
6208                      "\t{$src2, $dst|$dst, $src2}"),
6209                     [(set VR128:$dst,
6210                       (IntId VR128:$src1,
6211                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6212   }
6213 }
6214
6215 let ExeDomain = SSEPackedDouble in
6216 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6217                                   int_x86_sse41_blendvpd>;
6218 let ExeDomain = SSEPackedSingle in
6219 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6220                                   int_x86_sse41_blendvps>;
6221 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6222                                   int_x86_sse41_pblendvb>;
6223
6224 let Predicates = [HasSSE41] in {
6225   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6226                             (v16i8 VR128:$src2))),
6227             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6228   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6229                             (v4i32 VR128:$src2))),
6230             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6231   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6232                             (v4f32 VR128:$src2))),
6233             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6234   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6235                             (v2i64 VR128:$src2))),
6236             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6237   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6238                             (v2f64 VR128:$src2))),
6239             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6240 }
6241
6242 let Predicates = [HasAVX] in
6243 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6244                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6245                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6246                        OpSize, VEX;
6247 let Predicates = [HasAVX2] in
6248 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6249                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6250                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6251                          OpSize, VEX;
6252 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6253                        "movntdqa\t{$src, $dst|$dst, $src}",
6254                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6255                        OpSize;
6256
6257 //===----------------------------------------------------------------------===//
6258 // SSE4.2 - Compare Instructions
6259 //===----------------------------------------------------------------------===//
6260
6261 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6262 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6263                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6264                           X86MemOperand x86memop, bit Is2Addr = 1> {
6265   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6266        (ins RC:$src1, RC:$src2),
6267        !if(Is2Addr,
6268            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6269            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6270        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6271        OpSize;
6272   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6273        (ins RC:$src1, x86memop:$src2),
6274        !if(Is2Addr,
6275            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6276            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6277        [(set RC:$dst,
6278          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6279 }
6280
6281 let Predicates = [HasAVX] in
6282   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6283                                  memopv2i64, i128mem, 0>, VEX_4V;
6284
6285 let Predicates = [HasAVX2] in
6286   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6287                                   memopv4i64, i256mem, 0>, VEX_4V;
6288
6289 let Constraints = "$src1 = $dst" in
6290   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6291                                 memopv2i64, i128mem>;
6292
6293 //===----------------------------------------------------------------------===//
6294 // SSE4.2 - String/text Processing Instructions
6295 //===----------------------------------------------------------------------===//
6296
6297 // Packed Compare Implicit Length Strings, Return Mask
6298 multiclass pseudo_pcmpistrm<string asm> {
6299   def REG : PseudoI<(outs VR128:$dst),
6300                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6301     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6302                                                   imm:$src3))]>;
6303   def MEM : PseudoI<(outs VR128:$dst),
6304                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6305     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6306                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6307 }
6308
6309 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6310   let AddedComplexity = 1 in
6311     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6312   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6313 }
6314
6315 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6316   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6317       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6318       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6319   let mayLoad = 1 in
6320   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6321       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6322       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6323 }
6324
6325 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6326   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6327       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6328       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6329   let mayLoad = 1 in
6330   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6331       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6332       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6333 }
6334
6335 // Packed Compare Explicit Length Strings, Return Mask
6336 multiclass pseudo_pcmpestrm<string asm> {
6337   def REG : PseudoI<(outs VR128:$dst),
6338                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6339     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6340                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6341   def MEM : PseudoI<(outs VR128:$dst),
6342                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6343     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6344                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6345 }
6346
6347 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6348   let AddedComplexity = 1 in
6349     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6350   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6351 }
6352
6353 let Predicates = [HasAVX],
6354     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6355   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6356       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6357       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6358   let mayLoad = 1 in
6359   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6360       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6361       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6362 }
6363
6364 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6365   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6366       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6367       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6368   let mayLoad = 1 in
6369   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6370       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6371       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6372 }
6373
6374 // Packed Compare Implicit Length Strings, Return Index
6375 let Defs = [ECX, EFLAGS] in {
6376   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6377     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6378       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6379       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6380       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6381        (implicit EFLAGS)]>, OpSize;
6382     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6383       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6384       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6385       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6386        (implicit EFLAGS)]>, OpSize;
6387   }
6388 }
6389
6390 let Predicates = [HasAVX] in {
6391 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6392                                     VEX;
6393 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6394                                     VEX;
6395 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6396                                     VEX;
6397 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6398                                     VEX;
6399 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6400                                     VEX;
6401 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6402                                     VEX;
6403 }
6404
6405 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6406 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6407 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6408 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6409 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6410 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6411
6412 // Packed Compare Explicit Length Strings, Return Index
6413 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6414   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6415     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6416       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6417       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6418       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6419        (implicit EFLAGS)]>, OpSize;
6420     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6421       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6422       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6423        [(set ECX,
6424              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6425         (implicit EFLAGS)]>, OpSize;
6426   }
6427 }
6428
6429 let Predicates = [HasAVX] in {
6430 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6431                                     VEX;
6432 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6433                                     VEX;
6434 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6435                                     VEX;
6436 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6437                                     VEX;
6438 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6439                                     VEX;
6440 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6441                                     VEX;
6442 }
6443
6444 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6445 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6446 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6447 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6448 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6449 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6450
6451 //===----------------------------------------------------------------------===//
6452 // SSE4.2 - CRC Instructions
6453 //===----------------------------------------------------------------------===//
6454
6455 // No CRC instructions have AVX equivalents
6456
6457 // crc intrinsic instruction
6458 // This set of instructions are only rm, the only difference is the size
6459 // of r and m.
6460 let Constraints = "$src1 = $dst" in {
6461   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6462                       (ins GR32:$src1, i8mem:$src2),
6463                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6464                        [(set GR32:$dst,
6465                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6466                          (load addr:$src2)))]>;
6467   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6468                       (ins GR32:$src1, GR8:$src2),
6469                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6470                        [(set GR32:$dst,
6471                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6472   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6473                       (ins GR32:$src1, i16mem:$src2),
6474                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6475                        [(set GR32:$dst,
6476                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6477                          (load addr:$src2)))]>,
6478                          OpSize;
6479   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6480                       (ins GR32:$src1, GR16:$src2),
6481                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6482                        [(set GR32:$dst,
6483                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6484                          OpSize;
6485   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6486                       (ins GR32:$src1, i32mem:$src2),
6487                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6488                        [(set GR32:$dst,
6489                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6490                          (load addr:$src2)))]>;
6491   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6492                       (ins GR32:$src1, GR32:$src2),
6493                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6494                        [(set GR32:$dst,
6495                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6496   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6497                       (ins GR64:$src1, i8mem:$src2),
6498                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6499                        [(set GR64:$dst,
6500                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6501                          (load addr:$src2)))]>,
6502                          REX_W;
6503   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6504                       (ins GR64:$src1, GR8:$src2),
6505                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6506                        [(set GR64:$dst,
6507                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6508                          REX_W;
6509   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6510                       (ins GR64:$src1, i64mem:$src2),
6511                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6512                        [(set GR64:$dst,
6513                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6514                          (load addr:$src2)))]>,
6515                          REX_W;
6516   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6517                       (ins GR64:$src1, GR64:$src2),
6518                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6519                        [(set GR64:$dst,
6520                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6521                          REX_W;
6522 }
6523
6524 //===----------------------------------------------------------------------===//
6525 // AES-NI Instructions
6526 //===----------------------------------------------------------------------===//
6527
6528 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6529                               Intrinsic IntId128, bit Is2Addr = 1> {
6530   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6531        (ins VR128:$src1, VR128:$src2),
6532        !if(Is2Addr,
6533            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6534            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6535        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6536        OpSize;
6537   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6538        (ins VR128:$src1, i128mem:$src2),
6539        !if(Is2Addr,
6540            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6541            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6542        [(set VR128:$dst,
6543          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6544 }
6545
6546 // Perform One Round of an AES Encryption/Decryption Flow
6547 let Predicates = [HasAVX, HasAES] in {
6548   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6549                          int_x86_aesni_aesenc, 0>, VEX_4V;
6550   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6551                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6552   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6553                          int_x86_aesni_aesdec, 0>, VEX_4V;
6554   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6555                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6556 }
6557
6558 let Constraints = "$src1 = $dst" in {
6559   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6560                          int_x86_aesni_aesenc>;
6561   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6562                          int_x86_aesni_aesenclast>;
6563   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6564                          int_x86_aesni_aesdec>;
6565   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6566                          int_x86_aesni_aesdeclast>;
6567 }
6568
6569 // Perform the AES InvMixColumn Transformation
6570 let Predicates = [HasAVX, HasAES] in {
6571   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6572       (ins VR128:$src1),
6573       "vaesimc\t{$src1, $dst|$dst, $src1}",
6574       [(set VR128:$dst,
6575         (int_x86_aesni_aesimc VR128:$src1))]>,
6576       OpSize, VEX;
6577   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6578       (ins i128mem:$src1),
6579       "vaesimc\t{$src1, $dst|$dst, $src1}",
6580       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6581       OpSize, VEX;
6582 }
6583 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6584   (ins VR128:$src1),
6585   "aesimc\t{$src1, $dst|$dst, $src1}",
6586   [(set VR128:$dst,
6587     (int_x86_aesni_aesimc VR128:$src1))]>,
6588   OpSize;
6589 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6590   (ins i128mem:$src1),
6591   "aesimc\t{$src1, $dst|$dst, $src1}",
6592   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6593   OpSize;
6594
6595 // AES Round Key Generation Assist
6596 let Predicates = [HasAVX, HasAES] in {
6597   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6598       (ins VR128:$src1, i8imm:$src2),
6599       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6600       [(set VR128:$dst,
6601         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6602       OpSize, VEX;
6603   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6604       (ins i128mem:$src1, i8imm:$src2),
6605       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6606       [(set VR128:$dst,
6607         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6608       OpSize, VEX;
6609 }
6610 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6611   (ins VR128:$src1, i8imm:$src2),
6612   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6613   [(set VR128:$dst,
6614     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6615   OpSize;
6616 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6617   (ins i128mem:$src1, i8imm:$src2),
6618   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6619   [(set VR128:$dst,
6620     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6621   OpSize;
6622
6623 //===----------------------------------------------------------------------===//
6624 // CLMUL Instructions
6625 //===----------------------------------------------------------------------===//
6626
6627 // Carry-less Multiplication instructions
6628 let neverHasSideEffects = 1 in {
6629 // AVX carry-less Multiplication instructions
6630 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6631            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6632            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6633            []>;
6634
6635 let mayLoad = 1 in
6636 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6637            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6638            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6639            []>;
6640
6641 let Constraints = "$src1 = $dst" in {
6642 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6643            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6644            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6645            []>;
6646
6647 let mayLoad = 1 in
6648 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6649            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6650            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6651            []>;
6652 } // Constraints = "$src1 = $dst"
6653 } // neverHasSideEffects = 1
6654
6655
6656 multiclass pclmul_alias<string asm, int immop> {
6657   def : InstAlias<!strconcat("pclmul", asm,
6658                            "dq {$src, $dst|$dst, $src}"),
6659                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6660
6661   def : InstAlias<!strconcat("pclmul", asm,
6662                              "dq {$src, $dst|$dst, $src}"),
6663                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6664
6665   def : InstAlias<!strconcat("vpclmul", asm,
6666                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6667                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6668
6669   def : InstAlias<!strconcat("vpclmul", asm,
6670                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6671                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6672 }
6673 defm : pclmul_alias<"hqhq", 0x11>;
6674 defm : pclmul_alias<"hqlq", 0x01>;
6675 defm : pclmul_alias<"lqhq", 0x10>;
6676 defm : pclmul_alias<"lqlq", 0x00>;
6677
6678 //===----------------------------------------------------------------------===//
6679 // AVX Instructions
6680 //===----------------------------------------------------------------------===//
6681
6682 //===----------------------------------------------------------------------===//
6683 // VBROADCAST - Load from memory and broadcast to all elements of the
6684 //              destination operand
6685 //
6686 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6687                     X86MemOperand x86memop, Intrinsic Int> :
6688   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6689         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6690         [(set RC:$dst, (Int addr:$src))]>, VEX;
6691
6692 // AVX2 adds register forms
6693 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
6694                          Intrinsic Int> :
6695   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
6696          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6697          [(set RC:$dst, (Int VR128:$src))]>, VEX;
6698
6699 let ExeDomain = SSEPackedSingle in {
6700   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
6701                                       int_x86_avx_vbroadcast_ss>;
6702   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
6703                                       int_x86_avx_vbroadcast_ss_256>;
6704 }
6705 let ExeDomain = SSEPackedDouble in
6706 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
6707                                     int_x86_avx_vbroadcast_sd_256>;
6708 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
6709                                    int_x86_avx_vbroadcastf128_pd_256>;
6710
6711 let ExeDomain = SSEPackedSingle in {
6712   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
6713                                            int_x86_avx2_vbroadcast_ss_ps>;
6714   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
6715                                            int_x86_avx2_vbroadcast_ss_ps_256>;
6716 }
6717 let ExeDomain = SSEPackedDouble in
6718 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
6719                                          int_x86_avx2_vbroadcast_sd_pd_256>;
6720
6721 let Predicates = [HasAVX2] in
6722 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
6723                                    int_x86_avx2_vbroadcasti128>;
6724
6725 let Predicates = [HasAVX] in
6726 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
6727           (VBROADCASTF128 addr:$src)>;
6728
6729
6730 //===----------------------------------------------------------------------===//
6731 // VINSERTF128 - Insert packed floating-point values
6732 //
6733 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
6734 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
6735           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
6736           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6737           []>, VEX_4V;
6738 let mayLoad = 1 in
6739 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
6740           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
6741           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6742           []>, VEX_4V;
6743 }
6744
6745 let Predicates = [HasAVX] in {
6746 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
6747           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6748 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
6749           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6750 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
6751           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6752 }
6753
6754 //===----------------------------------------------------------------------===//
6755 // VEXTRACTF128 - Extract packed floating-point values
6756 //
6757 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
6758 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
6759           (ins VR256:$src1, i8imm:$src2),
6760           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6761           []>, VEX;
6762 let mayStore = 1 in
6763 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
6764           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
6765           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6766           []>, VEX;
6767 }
6768
6769 let Predicates = [HasAVX] in {
6770 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
6771           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6772 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
6773           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6774 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
6775           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6776 }
6777
6778 //===----------------------------------------------------------------------===//
6779 // VMASKMOV - Conditional SIMD Packed Loads and Stores
6780 //
6781 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
6782                           Intrinsic IntLd, Intrinsic IntLd256,
6783                           Intrinsic IntSt, Intrinsic IntSt256> {
6784   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
6785              (ins VR128:$src1, f128mem:$src2),
6786              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6787              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
6788              VEX_4V;
6789   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
6790              (ins VR256:$src1, f256mem:$src2),
6791              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6792              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
6793              VEX_4V;
6794   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
6795              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
6796              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6797              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
6798   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
6799              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
6800              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6801              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
6802 }
6803
6804 let ExeDomain = SSEPackedSingle in
6805 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
6806                                  int_x86_avx_maskload_ps,
6807                                  int_x86_avx_maskload_ps_256,
6808                                  int_x86_avx_maskstore_ps,
6809                                  int_x86_avx_maskstore_ps_256>;
6810 let ExeDomain = SSEPackedDouble in
6811 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
6812                                  int_x86_avx_maskload_pd,
6813                                  int_x86_avx_maskload_pd_256,
6814                                  int_x86_avx_maskstore_pd,
6815                                  int_x86_avx_maskstore_pd_256>;
6816
6817 //===----------------------------------------------------------------------===//
6818 // VPERMIL - Permute Single and Double Floating-Point Values
6819 //
6820 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
6821                       RegisterClass RC, X86MemOperand x86memop_f,
6822                       X86MemOperand x86memop_i, PatFrag i_frag,
6823                       Intrinsic IntVar, ValueType vt> {
6824   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
6825              (ins RC:$src1, RC:$src2),
6826              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6827              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
6828   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
6829              (ins RC:$src1, x86memop_i:$src2),
6830              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6831              [(set RC:$dst, (IntVar RC:$src1,
6832                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
6833
6834   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
6835              (ins RC:$src1, i8imm:$src2),
6836              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6837              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
6838   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
6839              (ins x86memop_f:$src1, i8imm:$src2),
6840              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6841              [(set RC:$dst,
6842                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
6843 }
6844
6845 let ExeDomain = SSEPackedSingle in {
6846   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
6847                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
6848   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
6849                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
6850 }
6851 let ExeDomain = SSEPackedDouble in {
6852   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
6853                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
6854   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
6855                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
6856 }
6857
6858 let Predicates = [HasAVX] in {
6859 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
6860           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6861 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
6862           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6863 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
6864                                (i8 imm:$imm))),
6865           (VPERMILPSYmi addr:$src1, imm:$imm)>;
6866 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
6867           (VPERMILPDYmi addr:$src1, imm:$imm)>;
6868
6869 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
6870           (VPERMILPDri VR128:$src1, imm:$imm)>;
6871 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
6872           (VPERMILPDmi addr:$src1, imm:$imm)>;
6873 }
6874
6875 //===----------------------------------------------------------------------===//
6876 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
6877 //
6878 let ExeDomain = SSEPackedSingle in {
6879 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
6880           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6881           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6882           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
6883                               (i8 imm:$src3))))]>, VEX_4V;
6884 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
6885           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
6886           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6887           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
6888                              (i8 imm:$src3)))]>, VEX_4V;
6889 }
6890
6891 let Predicates = [HasAVX] in {
6892 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6893           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6894 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6895           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6896 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6897           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6898 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6899           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6900 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6901           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6902
6903 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
6904                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
6905           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
6906 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
6907                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
6908           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
6909 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
6910                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
6911           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
6912 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
6913                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
6914           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
6915 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
6916                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
6917           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
6918 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
6919                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
6920           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
6921 }
6922
6923 //===----------------------------------------------------------------------===//
6924 // VZERO - Zero YMM registers
6925 //
6926 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
6927             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
6928   // Zero All YMM registers
6929   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
6930                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
6931
6932   // Zero Upper bits of YMM registers
6933   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
6934                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
6935 }
6936
6937 //===----------------------------------------------------------------------===//
6938 // Half precision conversion instructions
6939 //===----------------------------------------------------------------------===//
6940 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
6941 let Predicates = [HasAVX, HasF16C] in {
6942   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
6943              "vcvtph2ps\t{$src, $dst|$dst, $src}",
6944              [(set RC:$dst, (Int VR128:$src))]>,
6945              T8, OpSize, VEX;
6946   let neverHasSideEffects = 1, mayLoad = 1 in
6947   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6948              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
6949 }
6950 }
6951
6952 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
6953 let Predicates = [HasAVX, HasF16C] in {
6954   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
6955                (ins RC:$src1, i32i8imm:$src2),
6956                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6957                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
6958                TA, OpSize, VEX;
6959   let neverHasSideEffects = 1, mayLoad = 1 in
6960   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
6961                (ins RC:$src1, i32i8imm:$src2),
6962                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
6963                TA, OpSize, VEX;
6964 }
6965 }
6966
6967 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
6968 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
6969 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
6970 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
6971
6972 //===----------------------------------------------------------------------===//
6973 // AVX2 Instructions
6974 //===----------------------------------------------------------------------===//
6975
6976 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
6977 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
6978                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6979                  X86MemOperand x86memop> {
6980   let isCommutable = 1 in
6981   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
6982         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6983         !strconcat(OpcodeStr,
6984             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6985         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6986         VEX_4V;
6987   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
6988         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6989         !strconcat(OpcodeStr,
6990             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6991         [(set RC:$dst,
6992           (IntId RC:$src1,
6993            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6994         VEX_4V;
6995 }
6996
6997 let isCommutable = 0 in {
6998 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
6999                                    VR128, memopv2i64, i128mem>;
7000 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7001                                     VR256, memopv4i64, i256mem>;
7002 }
7003
7004 //===----------------------------------------------------------------------===//
7005 // VPBROADCAST - Load from memory and broadcast to all elements of the
7006 //               destination operand
7007 //
7008 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7009                           X86MemOperand x86memop, PatFrag ld_frag,
7010                           Intrinsic Int128, Intrinsic Int256> {
7011   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7012                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7013                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7014   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7015                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7016                   [(set VR128:$dst,
7017                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7018   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7019                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7020                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7021   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7022                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7023                    [(set VR256:$dst,
7024                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7025 }
7026
7027 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7028                                     int_x86_avx2_pbroadcastb_128,
7029                                     int_x86_avx2_pbroadcastb_256>;
7030 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7031                                     int_x86_avx2_pbroadcastw_128,
7032                                     int_x86_avx2_pbroadcastw_256>;
7033 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7034                                     int_x86_avx2_pbroadcastd_128,
7035                                     int_x86_avx2_pbroadcastd_256>;
7036 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7037                                     int_x86_avx2_pbroadcastq_128,
7038                                     int_x86_avx2_pbroadcastq_256>;
7039
7040 let Predicates = [HasAVX2] in {
7041   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7042           (VPBROADCASTBrm addr:$src)>;
7043   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7044           (VPBROADCASTBYrm addr:$src)>;
7045   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7046           (VPBROADCASTWrm addr:$src)>;
7047   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7048           (VPBROADCASTWYrm addr:$src)>;
7049   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7050           (VPBROADCASTDrm addr:$src)>;
7051   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7052           (VPBROADCASTDYrm addr:$src)>;
7053   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7054           (VPBROADCASTQrm addr:$src)>;
7055   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7056           (VPBROADCASTQYrm addr:$src)>;
7057 }
7058
7059 // AVX1 broadcast patterns
7060 let Predicates = [HasAVX] in {
7061 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7062           (VBROADCASTSSYrm addr:$src)>;
7063 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7064           (VBROADCASTSDrm addr:$src)>;
7065 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7066           (VBROADCASTSSYrm addr:$src)>;
7067 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7068           (VBROADCASTSDrm addr:$src)>;
7069
7070 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7071           (VBROADCASTSSrm addr:$src)>;
7072 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7073           (VBROADCASTSSrm addr:$src)>;
7074 }
7075
7076 //===----------------------------------------------------------------------===//
7077 // VPERM - Permute instructions
7078 //
7079
7080 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7081                      Intrinsic Int> {
7082   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7083                    (ins VR256:$src1, VR256:$src2),
7084                    !strconcat(OpcodeStr,
7085                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7086                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7087   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7088                    (ins VR256:$src1, i256mem:$src2),
7089                    !strconcat(OpcodeStr,
7090                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7091                    [(set VR256:$dst, (Int VR256:$src1,
7092                                       (bitconvert (mem_frag addr:$src2))))]>,
7093                    VEX_4V;
7094 }
7095
7096 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7097 let ExeDomain = SSEPackedSingle in
7098 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7099
7100 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7101                          Intrinsic Int> {
7102   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7103                      (ins VR256:$src1, i8imm:$src2),
7104                      !strconcat(OpcodeStr,
7105                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7106                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7107   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7108                      (ins i256mem:$src1, i8imm:$src2),
7109                      !strconcat(OpcodeStr,
7110                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7111                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7112                      VEX;
7113 }
7114
7115 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7116                             VEX_W;
7117 let ExeDomain = SSEPackedDouble in
7118 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7119                              VEX_W;
7120
7121 //===----------------------------------------------------------------------===//
7122 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7123 //
7124 let AddedComplexity = 1 in {
7125 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7126           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7127           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7128           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7129                             (i8 imm:$src3))))]>, VEX_4V;
7130 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7131           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7132           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7133           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7134                              (i8 imm:$src3)))]>, VEX_4V;
7135 }
7136
7137 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7138 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7139           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7140 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7141           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7142 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7143           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7144
7145 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7146                   (i8 imm:$imm))),
7147           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7148 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7149                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7150           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7151 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7152                   (i8 imm:$imm))),
7153           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7154 }
7155
7156
7157 //===----------------------------------------------------------------------===//
7158 // VINSERTI128 - Insert packed integer values
7159 //
7160 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7161           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7162           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7163           [(set VR256:$dst,
7164             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7165           VEX_4V;
7166 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7167           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7168           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7169           [(set VR256:$dst,
7170             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7171              imm:$src3))]>, VEX_4V;
7172
7173 let Predicates = [HasAVX2] in {
7174 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7175                                    (i32 imm)),
7176           (VINSERTI128rr VR256:$src1, VR128:$src2,
7177                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7178 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7179                                    (i32 imm)),
7180           (VINSERTI128rr VR256:$src1, VR128:$src2,
7181                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7182 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7183                                    (i32 imm)),
7184           (VINSERTI128rr VR256:$src1, VR128:$src2,
7185                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7186 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7187                                    (i32 imm)),
7188           (VINSERTI128rr VR256:$src1, VR128:$src2,
7189                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7190 }
7191
7192 // AVX1 patterns
7193 let Predicates = [HasAVX] in {
7194 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7195                                    (i32 imm)),
7196           (VINSERTF128rr VR256:$src1, VR128:$src2,
7197                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7198 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7199                                    (i32 imm)),
7200           (VINSERTF128rr VR256:$src1, VR128:$src2,
7201                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7202 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7203                                    (i32 imm)),
7204           (VINSERTF128rr VR256:$src1, VR128:$src2,
7205                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7206 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7207                                    (i32 imm)),
7208           (VINSERTF128rr VR256:$src1, VR128:$src2,
7209                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7210 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7211                                    (i32 imm)),
7212           (VINSERTF128rr VR256:$src1, VR128:$src2,
7213                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7214 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7215                                    (i32 imm)),
7216           (VINSERTF128rr VR256:$src1, VR128:$src2,
7217                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7218 }
7219
7220 //===----------------------------------------------------------------------===//
7221 // VEXTRACTI128 - Extract packed integer values
7222 //
7223 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7224           (ins VR256:$src1, i8imm:$src2),
7225           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7226           [(set VR128:$dst,
7227             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7228           VEX;
7229 let neverHasSideEffects = 1, mayStore = 1 in
7230 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7231           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7232           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7233
7234 let Predicates = [HasAVX2] in {
7235 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7236           (v2i64 (VEXTRACTI128rr
7237                     (v4i64 VR256:$src1),
7238                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7239 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7240           (v4i32 (VEXTRACTI128rr
7241                     (v8i32 VR256:$src1),
7242                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7243 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7244           (v8i16 (VEXTRACTI128rr
7245                     (v16i16 VR256:$src1),
7246                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7247 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7248           (v16i8 (VEXTRACTI128rr
7249                     (v32i8 VR256:$src1),
7250                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7251 }
7252
7253 // AVX1 patterns
7254 let Predicates = [HasAVX] in {
7255 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7256           (v4f32 (VEXTRACTF128rr
7257                     (v8f32 VR256:$src1),
7258                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7259 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7260           (v2f64 (VEXTRACTF128rr
7261                     (v4f64 VR256:$src1),
7262                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7263 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7264           (v2i64 (VEXTRACTF128rr
7265                     (v4i64 VR256:$src1),
7266                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7267 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7268           (v4i32 (VEXTRACTF128rr
7269                     (v8i32 VR256:$src1),
7270                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7271 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7272           (v8i16 (VEXTRACTF128rr
7273                     (v16i16 VR256:$src1),
7274                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7275 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7276           (v16i8 (VEXTRACTF128rr
7277                     (v32i8 VR256:$src1),
7278                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7279 }
7280
7281 //===----------------------------------------------------------------------===//
7282 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7283 //
7284 multiclass avx2_pmovmask<string OpcodeStr,
7285                          Intrinsic IntLd128, Intrinsic IntLd256,
7286                          Intrinsic IntSt128, Intrinsic IntSt256> {
7287   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7288              (ins VR128:$src1, i128mem:$src2),
7289              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7290              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7291   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7292              (ins VR256:$src1, i256mem:$src2),
7293              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7294              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7295   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7296              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7297              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7298              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7299   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7300              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7301              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7302              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7303 }
7304
7305 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7306                                 int_x86_avx2_maskload_d,
7307                                 int_x86_avx2_maskload_d_256,
7308                                 int_x86_avx2_maskstore_d,
7309                                 int_x86_avx2_maskstore_d_256>;
7310 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7311                                 int_x86_avx2_maskload_q,
7312                                 int_x86_avx2_maskload_q_256,
7313                                 int_x86_avx2_maskstore_q,
7314                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7315
7316
7317 //===----------------------------------------------------------------------===//
7318 // Variable Bit Shifts
7319 //
7320 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7321                           ValueType vt128, ValueType vt256> {
7322   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7323              (ins VR128:$src1, VR128:$src2),
7324              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7325              [(set VR128:$dst,
7326                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7327              VEX_4V;
7328   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7329              (ins VR128:$src1, i128mem:$src2),
7330              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7331              [(set VR128:$dst,
7332                (vt128 (OpNode VR128:$src1,
7333                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7334              VEX_4V;
7335   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7336              (ins VR256:$src1, VR256:$src2),
7337              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7338              [(set VR256:$dst,
7339                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7340              VEX_4V;
7341   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7342              (ins VR256:$src1, i256mem:$src2),
7343              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7344              [(set VR256:$dst,
7345                (vt256 (OpNode VR256:$src1,
7346                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7347              VEX_4V;
7348 }
7349
7350 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7351 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7352 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7353 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7354 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;