Still more vector_shuffle pattern removal.
[oota-llvm.git] / lib / Target / X86 / X86InstrSSE.td
1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the X86 SSE instruction set, defining the instructions,
11 // and properties of the instructions which are needed for code generation,
12 // machine code emission, and analysis.
13 //
14 //===----------------------------------------------------------------------===//
15
16
17 //===----------------------------------------------------------------------===//
18 // SSE 1 & 2 Instructions Classes
19 //===----------------------------------------------------------------------===//
20
21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
23                            RegisterClass RC, X86MemOperand x86memop,
24                            bit Is2Addr = 1> {
25   let isCommutable = 1 in {
26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
27        !if(Is2Addr,
28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
31   }
32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
33        !if(Is2Addr,
34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
37 }
38
39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
41                              string asm, string SSEVer, string FPSizeStr,
42                              Operand memopr, ComplexPattern mem_cpat,
43                              bit Is2Addr = 1> {
44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
45        !if(Is2Addr,
46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
48        [(set RC:$dst, (!cast<Intrinsic>(
49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
50              RC:$src1, RC:$src2))]>;
51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
52        !if(Is2Addr,
53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
57              RC:$src1, mem_cpat:$src2))]>;
58 }
59
60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
62                            RegisterClass RC, ValueType vt,
63                            X86MemOperand x86memop, PatFrag mem_frag,
64                            Domain d, bit Is2Addr = 1> {
65   let isCommutable = 1 in
66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
67        !if(Is2Addr,
68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_DEFAULT, d>;
71   let mayLoad = 1 in
72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
73        !if(Is2Addr,
74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
77           IIC_DEFAULT, d>;
78 }
79
80 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
81 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
82                                       string OpcodeStr, X86MemOperand x86memop,
83                                       list<dag> pat_rr, list<dag> pat_rm,
84                                       bit Is2Addr = 1,
85                                       bit rr_hasSideEffects = 0> {
86   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
87     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
88        !if(Is2Addr,
89            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
90            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
91        pat_rr, IIC_DEFAULT, d>;
92   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
93        !if(Is2Addr,
94            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
95            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
96        pat_rm, IIC_DEFAULT, d>;
97 }
98
99 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
100 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
101                            string asm, string SSEVer, string FPSizeStr,
102                            X86MemOperand x86memop, PatFrag mem_frag,
103                            Domain d, bit Is2Addr = 1> {
104   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
105        !if(Is2Addr,
106            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
107            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
108            [(set RC:$dst, (!cast<Intrinsic>(
109                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
110                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
111   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
112        !if(Is2Addr,
113            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
114            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
115        [(set RC:$dst, (!cast<Intrinsic>(
116                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
117              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
118 }
119
120 //===----------------------------------------------------------------------===//
121 //  Non-instruction patterns
122 //===----------------------------------------------------------------------===//
123
124 // A vector extract of the first f32/f64 position is a subregister copy
125 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
126           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
127 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
128           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
129
130 // A 128-bit subvector extract from the first 256-bit vector position
131 // is a subregister copy that needs no instruction.
132 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
133           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
134 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
135           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
136
137 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
138           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
139 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
140           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
141
142 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
143           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
144 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
145           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
146
147 // A 128-bit subvector insert to the first 256-bit vector position
148 // is a subregister copy that needs no instruction.
149 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
150           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
151 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
152           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
153 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
154           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
155 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
156           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
157 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
158           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
159 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
160           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
161
162 // Implicitly promote a 32-bit scalar to a vector.
163 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
164           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
165 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
166           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
167 // Implicitly promote a 64-bit scalar to a vector.
168 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
169           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
170 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
171           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
172
173 // Bitcasts between 128-bit vector types. Return the original type since
174 // no instruction is needed for the conversion
175 let Predicates = [HasSSE2] in {
176   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
177   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
178   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
179   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
180   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
181   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
182   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
183   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
184   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
185   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
186   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
187   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
188   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
189   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
190   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
191   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
192   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
193   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
194   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
195   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
196   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
197   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
198   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
199   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
200   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
201   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
202   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
203   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
204   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
205   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
206 }
207
208 // Bitcasts between 256-bit vector types. Return the original type since
209 // no instruction is needed for the conversion
210 let Predicates = [HasAVX] in {
211   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
212   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
213   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
214   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
215   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
216   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
217   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
218   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
219   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
220   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
221   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
222   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
223   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
224   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
225   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
226   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
227   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
228   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
229   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
230   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
231   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
232   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
233   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
234   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
235   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
236   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
237   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
238   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
239   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
240   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
241 }
242
243 // Alias instructions that map fld0 to pxor for sse.
244 // This is expanded by ExpandPostRAPseudos.
245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
246     isPseudo = 1 in {
247   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
248                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
249   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
250                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
251 }
252
253 //===----------------------------------------------------------------------===//
254 // AVX & SSE - Zero/One Vectors
255 //===----------------------------------------------------------------------===//
256
257 // Alias instruction that maps zero vector to pxor / xorp* for sse.
258 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
259 // swizzled by ExecutionDepsFix to pxor.
260 // We set canFoldAsLoad because this can be converted to a constant-pool
261 // load of an all-zeros value if folding it would be beneficial.
262 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
263     isPseudo = 1, neverHasSideEffects = 1 in {
264 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
265 }
266
267 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
268 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
269 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
270 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
271 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
272 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
273
274
275 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
276 // and doesn't need it because on sandy bridge the register is set to zero
277 // at the rename stage without using any execution unit, so SET0PSY
278 // and SET0PDY can be used for vector int instructions without penalty
279 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
280 // JIT implementatioan, it does not expand the instructions below like
281 // X86MCInstLower does.
282 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
283     isCodeGenOnly = 1 in {
284 let Predicates = [HasAVX] in {
285 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
286                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
287 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
288                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
289 }
290 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
291 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
292                    []>, VEX_4V;
293 }
294
295 let Predicates = [HasAVX2], AddedComplexity = 5 in {
296   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
297   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
298   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
299   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
300 }
301
302 // AVX has no support for 256-bit integer instructions, but since the 128-bit
303 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
304 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
305 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
306           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
307
308 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
309 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
310           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
311
312 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
313 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
314           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
315
316 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
317 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
318           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
319
320 // We set canFoldAsLoad because this can be converted to a constant-pool
321 // load of an all-ones value if folding it would be beneficial.
322 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
323 // JIT implementation, it does not expand the instructions below like
324 // X86MCInstLower does.
325 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
326     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
327   let Predicates = [HasAVX] in
328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
332   let Predicates = [HasAVX2] in
333   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
334                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
335 }
336
337
338 //===----------------------------------------------------------------------===//
339 // SSE 1 & 2 - Move FP Scalar Instructions
340 //
341 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
342 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
343 // is used instead. Register-to-register movss/movsd is not modeled as an
344 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
345 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
346 //===----------------------------------------------------------------------===//
347
348 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
349       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
350       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
351
352 // Loading from memory automatically zeroing upper bits.
353 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
354                     PatFrag mem_pat, string OpcodeStr> :
355       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
356          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
357                         [(set RC:$dst, (mem_pat addr:$src))]>;
358
359 // AVX
360 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
361                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
362                 VEX_LIG;
363 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
364                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
365                 VEX_LIG;
366
367 // For the disassembler
368 let isCodeGenOnly = 1 in {
369   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
370                         (ins VR128:$src1, FR32:$src2),
371                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
372                         XS, VEX_4V, VEX_LIG;
373   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
374                         (ins VR128:$src1, FR64:$src2),
375                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
376                         XD, VEX_4V, VEX_LIG;
377 }
378
379 let canFoldAsLoad = 1, isReMaterializable = 1 in {
380   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
381                  VEX_LIG;
382   let AddedComplexity = 20 in
383     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
384                    VEX_LIG;
385 }
386
387 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
388                   "movss\t{$src, $dst|$dst, $src}",
389                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
390 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
391                   "movsd\t{$src, $dst|$dst, $src}",
392                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
393
394 // SSE1 & 2
395 let Constraints = "$src1 = $dst" in {
396   def MOVSSrr : sse12_move_rr<FR32, v4f32,
397                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
398   def MOVSDrr : sse12_move_rr<FR64, v2f64,
399                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
400
401   // For the disassembler
402   let isCodeGenOnly = 1 in {
403     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
404                          (ins VR128:$src1, FR32:$src2),
405                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
406     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
407                          (ins VR128:$src1, FR64:$src2),
408                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
409   }
410 }
411
412 let canFoldAsLoad = 1, isReMaterializable = 1 in {
413   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
414
415   let AddedComplexity = 20 in
416     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
417 }
418
419 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
420                   "movss\t{$src, $dst|$dst, $src}",
421                   [(store FR32:$src, addr:$dst)]>;
422 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
423                   "movsd\t{$src, $dst|$dst, $src}",
424                   [(store FR64:$src, addr:$dst)]>;
425
426 // Patterns
427 let Predicates = [HasAVX] in {
428   let AddedComplexity = 15 in {
429   // Extract the low 32-bit value from one vector and insert it into another.
430   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
431             (VMOVSSrr (v4f32 VR128:$src1),
432                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
433   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
434             (VMOVSSrr (v4i32 VR128:$src1),
435                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
436
437   // Extract the low 64-bit value from one vector and insert it into another.
438   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
439             (VMOVSDrr (v2f64 VR128:$src1),
440                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
441   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
442             (VMOVSDrr (v2i64 VR128:$src1),
443                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
444
445   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
446   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
447             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
448   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
449             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
450
451   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
452   // MOVS{S,D} to the lower bits.
453   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
454             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
455   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
456             (VMOVSSrr (v4f32 (V_SET0)),
457                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
458   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
459             (VMOVSSrr (v4i32 (V_SET0)),
460                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
461   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
462             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
463
464   // Move low f32 and clear high bits.
465   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
466             (SUBREG_TO_REG (i32 0),
467               (VMOVSSrr (v4f32 (V_SET0)),
468                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
469   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
470             (SUBREG_TO_REG (i32 0),
471               (VMOVSSrr (v4i32 (V_SET0)),
472                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
473   }
474
475   let AddedComplexity = 20 in {
476   // MOVSSrm zeros the high parts of the register; represent this
477   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
478   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
479             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
480   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
481             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
482   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
483             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
484
485   // MOVSDrm zeros the high parts of the register; represent this
486   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
488             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
490             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
492             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
494             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
495   def : Pat<(v2f64 (X86vzload addr:$src)),
496             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
497
498   // Represent the same patterns above but in the form they appear for
499   // 256-bit types
500   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
501                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
502             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
503   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
504                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
505             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
506   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
507                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
508             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
509   }
510   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
511                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
512             (SUBREG_TO_REG (i32 0),
513                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
514                            sub_xmm)>;
515   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
516                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
517             (SUBREG_TO_REG (i64 0),
518                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
519                            sub_xmm)>;
520   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
521                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
522             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
523
524   // Move low f64 and clear high bits.
525   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
526             (SUBREG_TO_REG (i32 0),
527               (VMOVSDrr (v2f64 (V_SET0)),
528                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
529
530   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
531             (SUBREG_TO_REG (i32 0),
532               (VMOVSDrr (v2i64 (V_SET0)),
533                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
534
535 // Extract and store.
536   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
537                    addr:$dst),
538             (VMOVSSmr addr:$dst,
539                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
540   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
541                    addr:$dst),
542             (VMOVSDmr addr:$dst,
543                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
544
545   // Shuffle with VMOVSS
546   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
547             (VMOVSSrr VR128:$src1, FR32:$src2)>;
548   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
549             (VMOVSSrr (v4i32 VR128:$src1),
550                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
551   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
552             (VMOVSSrr (v4f32 VR128:$src1),
553                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
554
555   // 256-bit variants
556   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
557             (SUBREG_TO_REG (i32 0),
558                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
559                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
560   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
561             (SUBREG_TO_REG (i32 0),
562                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
563                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
564
565   // Shuffle with VMOVSD
566   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
567             (VMOVSDrr VR128:$src1, FR64:$src2)>;
568   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
569             (VMOVSDrr (v2i64 VR128:$src1),
570                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
571   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
572             (VMOVSDrr (v2f64 VR128:$src1),
573                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
574   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
575             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
576                                                    sub_sd))>;
577   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
579                                                    sub_sd))>;
580
581   // 256-bit variants
582   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
583             (SUBREG_TO_REG (i32 0),
584                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
585                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
586   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
587             (SUBREG_TO_REG (i32 0),
588                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
589                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
590
591
592   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
593   // is during lowering, where it's not possible to recognize the fold cause
594   // it has two uses through a bitcast. One use disappears at isel time and the
595   // fold opportunity reappears.
596   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
597             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
598                                                    sub_sd))>;
599   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
600             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
601                                                    sub_sd))>;
602   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
603             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
604                                                    sub_sd))>;
605   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
606             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
607                                                    sub_sd))>;
608 }
609
610 let Predicates = [HasSSE1] in {
611   let AddedComplexity = 15 in {
612   // Extract the low 32-bit value from one vector and insert it into another.
613   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
614             (MOVSSrr (v4f32 VR128:$src1),
615                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
616   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
617             (MOVSSrr (v4i32 VR128:$src1),
618                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
619
620   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
621   // MOVSS to the lower bits.
622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
623             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
624   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
625             (MOVSSrr (v4f32 (V_SET0)),
626                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
627   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
628             (MOVSSrr (v4i32 (V_SET0)),
629                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
630   }
631
632   let AddedComplexity = 20 in {
633   // MOVSSrm zeros the high parts of the register; represent this
634   // with SUBREG_TO_REG.
635   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
636             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
637   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
638             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
639   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
640             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
641   }
642
643   // Extract and store.
644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
645                    addr:$dst),
646             (MOVSSmr addr:$dst,
647                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
648
649   // Shuffle with MOVSS
650   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
651             (MOVSSrr VR128:$src1, FR32:$src2)>;
652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
653             (MOVSSrr (v4i32 VR128:$src1),
654                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
656             (MOVSSrr (v4f32 VR128:$src1),
657                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
658 }
659
660 let Predicates = [HasSSE2] in {
661   let AddedComplexity = 15 in {
662   // Extract the low 64-bit value from one vector and insert it into another.
663   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
664             (MOVSDrr (v2f64 VR128:$src1),
665                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
666   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
667             (MOVSDrr (v2i64 VR128:$src1),
668                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
669
670   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
671   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
672             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
673   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
674             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
675
676   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
677   // MOVSD to the lower bits.
678   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
679             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
680   }
681
682   let AddedComplexity = 20 in {
683   // MOVSDrm zeros the high parts of the register; represent this
684   // with SUBREG_TO_REG.
685   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
686             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
687   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
688             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
689   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
690             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
691   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
692             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
693   def : Pat<(v2f64 (X86vzload addr:$src)),
694             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
695   }
696
697   // Extract and store.
698   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
699                    addr:$dst),
700             (MOVSDmr addr:$dst,
701                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
702
703   // Shuffle with MOVSD
704   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
705             (MOVSDrr VR128:$src1, FR64:$src2)>;
706   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
707             (MOVSDrr (v2i64 VR128:$src1),
708                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
709   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
710             (MOVSDrr (v2f64 VR128:$src1),
711                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
712   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
713             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
714   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
715             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
716
717   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
718   // is during lowering, where it's not possible to recognize the fold cause
719   // it has two uses through a bitcast. One use disappears at isel time and the
720   // fold opportunity reappears.
721   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
722             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
723   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
724             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
725   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
726             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
727   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
728             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
729 }
730
731 //===----------------------------------------------------------------------===//
732 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
733 //===----------------------------------------------------------------------===//
734
735 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
736                             X86MemOperand x86memop, PatFrag ld_frag,
737                             string asm, Domain d,
738                             bit IsReMaterializable = 1> {
739 let neverHasSideEffects = 1 in
740   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], IIC_DEFAULT, d>;
742 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
743   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
744               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
745                    [(set RC:$dst, (ld_frag addr:$src))], IIC_DEFAULT, d>;
746 }
747
748 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
749                               "movaps", SSEPackedSingle>, TB, VEX;
750 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
751                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
752 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
753                               "movups", SSEPackedSingle>, TB, VEX;
754 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
755                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
756
757 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
758                               "movaps", SSEPackedSingle>, TB, VEX;
759 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
760                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
761 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
762                               "movups", SSEPackedSingle>, TB, VEX;
763 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
764                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
765 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
766                               "movaps", SSEPackedSingle>, TB;
767 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
768                               "movapd", SSEPackedDouble>, TB, OpSize;
769 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
770                               "movups", SSEPackedSingle>, TB;
771 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
772                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
773
774 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
775                    "movaps\t{$src, $dst|$dst, $src}",
776                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
777 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
778                    "movapd\t{$src, $dst|$dst, $src}",
779                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
780 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
781                    "movups\t{$src, $dst|$dst, $src}",
782                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
783 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
784                    "movupd\t{$src, $dst|$dst, $src}",
785                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
786 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
787                    "movaps\t{$src, $dst|$dst, $src}",
788                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
789 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
790                    "movapd\t{$src, $dst|$dst, $src}",
791                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
792 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
793                    "movups\t{$src, $dst|$dst, $src}",
794                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
795 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
796                    "movupd\t{$src, $dst|$dst, $src}",
797                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
798
799 // For disassembler
800 let isCodeGenOnly = 1 in {
801   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
802                           (ins VR128:$src),
803                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
804   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
805                            (ins VR128:$src),
806                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
807   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
808                            (ins VR128:$src),
809                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
810   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
811                            (ins VR128:$src),
812                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
813   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
814                             (ins VR256:$src),
815                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
816   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
817                             (ins VR256:$src),
818                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
819   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
820                             (ins VR256:$src),
821                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
822   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
823                             (ins VR256:$src),
824                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
825 }
826
827 let Predicates = [HasAVX] in {
828 def : Pat<(v8i32 (X86vzmovl
829                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
830           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
831 def : Pat<(v4i64 (X86vzmovl
832                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
833           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
834 def : Pat<(v8f32 (X86vzmovl
835                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
836           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
837 def : Pat<(v4f64 (X86vzmovl
838                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
839           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
840 }
841
842
843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
845 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
846           (VMOVUPDYmr addr:$dst, VR256:$src)>;
847
848 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
849                    "movaps\t{$src, $dst|$dst, $src}",
850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
851 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
852                    "movapd\t{$src, $dst|$dst, $src}",
853                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
854 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
855                    "movups\t{$src, $dst|$dst, $src}",
856                    [(store (v4f32 VR128:$src), addr:$dst)]>;
857 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
858                    "movupd\t{$src, $dst|$dst, $src}",
859                    [(store (v2f64 VR128:$src), addr:$dst)]>;
860
861 // For disassembler
862 let isCodeGenOnly = 1 in {
863   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
864                          "movaps\t{$src, $dst|$dst, $src}", []>;
865   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
866                          "movapd\t{$src, $dst|$dst, $src}", []>;
867   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
868                          "movups\t{$src, $dst|$dst, $src}", []>;
869   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
870                          "movupd\t{$src, $dst|$dst, $src}", []>;
871 }
872
873 let Predicates = [HasAVX] in {
874   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
875             (VMOVUPSmr addr:$dst, VR128:$src)>;
876   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
877             (VMOVUPDmr addr:$dst, VR128:$src)>;
878 }
879
880 let Predicates = [HasSSE1] in
881   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
882             (MOVUPSmr addr:$dst, VR128:$src)>;
883 let Predicates = [HasSSE2] in
884   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
885             (MOVUPDmr addr:$dst, VR128:$src)>;
886
887 // Use vmovaps/vmovups for AVX integer load/store.
888 let Predicates = [HasAVX] in {
889   // 128-bit load/store
890   def : Pat<(alignedloadv2i64 addr:$src),
891             (VMOVAPSrm addr:$src)>;
892   def : Pat<(loadv2i64 addr:$src),
893             (VMOVUPSrm addr:$src)>;
894
895   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
896             (VMOVAPSmr addr:$dst, VR128:$src)>;
897   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
898             (VMOVAPSmr addr:$dst, VR128:$src)>;
899   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
900             (VMOVAPSmr addr:$dst, VR128:$src)>;
901   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
902             (VMOVAPSmr addr:$dst, VR128:$src)>;
903   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
904             (VMOVUPSmr addr:$dst, VR128:$src)>;
905   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
906             (VMOVUPSmr addr:$dst, VR128:$src)>;
907   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
908             (VMOVUPSmr addr:$dst, VR128:$src)>;
909   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
910             (VMOVUPSmr addr:$dst, VR128:$src)>;
911
912   // 256-bit load/store
913   def : Pat<(alignedloadv4i64 addr:$src),
914             (VMOVAPSYrm addr:$src)>;
915   def : Pat<(loadv4i64 addr:$src),
916             (VMOVUPSYrm addr:$src)>;
917   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
918             (VMOVAPSYmr addr:$dst, VR256:$src)>;
919   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
921   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
923   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
925   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
926             (VMOVUPSYmr addr:$dst, VR256:$src)>;
927   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
929   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
931   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
933 }
934
935 // Use movaps / movups for SSE integer load / store (one byte shorter).
936 // The instructions selected below are then converted to MOVDQA/MOVDQU
937 // during the SSE domain pass.
938 let Predicates = [HasSSE1] in {
939   def : Pat<(alignedloadv2i64 addr:$src),
940             (MOVAPSrm addr:$src)>;
941   def : Pat<(loadv2i64 addr:$src),
942             (MOVUPSrm addr:$src)>;
943
944   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
945             (MOVAPSmr addr:$dst, VR128:$src)>;
946   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
947             (MOVAPSmr addr:$dst, VR128:$src)>;
948   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
949             (MOVAPSmr addr:$dst, VR128:$src)>;
950   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
951             (MOVAPSmr addr:$dst, VR128:$src)>;
952   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
953             (MOVUPSmr addr:$dst, VR128:$src)>;
954   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
955             (MOVUPSmr addr:$dst, VR128:$src)>;
956   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
957             (MOVUPSmr addr:$dst, VR128:$src)>;
958   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
959             (MOVUPSmr addr:$dst, VR128:$src)>;
960 }
961
962 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
963 // bits are disregarded. FIXME: Set encoding to pseudo!
964 let neverHasSideEffects = 1 in {
965 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
966                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
967 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
968                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
969 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
970                      "movaps\t{$src, $dst|$dst, $src}", []>;
971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
972                      "movapd\t{$src, $dst|$dst, $src}", []>;
973 }
974
975 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
976 // bits are disregarded. FIXME: Set encoding to pseudo!
977 let canFoldAsLoad = 1, isReMaterializable = 1 in {
978 let isCodeGenOnly = 1 in {
979   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
980                          "movaps\t{$src, $dst|$dst, $src}",
981                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
982   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
983                          "movapd\t{$src, $dst|$dst, $src}",
984                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
985 }
986 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
987                      "movaps\t{$src, $dst|$dst, $src}",
988                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
989 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
990                      "movapd\t{$src, $dst|$dst, $src}",
991                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
992 }
993
994 //===----------------------------------------------------------------------===//
995 // SSE 1 & 2 - Move Low packed FP Instructions
996 //===----------------------------------------------------------------------===//
997
998 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
999                                  PatFrag mov_frag, string base_opc,
1000                                  string asm_opr> {
1001   def PSrm : PI<opc, MRMSrcMem,
1002          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1003          !strconcat(base_opc, "s", asm_opr),
1004      [(set RC:$dst,
1005        (mov_frag RC:$src1,
1006               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1007               IIC_DEFAULT, SSEPackedSingle>, TB;
1008
1009   def PDrm : PI<opc, MRMSrcMem,
1010          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1011          !strconcat(base_opc, "d", asm_opr),
1012      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1013                               (scalar_to_vector (loadf64 addr:$src2)))))],
1014               IIC_DEFAULT, SSEPackedDouble>, TB, OpSize;
1015 }
1016
1017 let AddedComplexity = 20 in {
1018   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1019                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1020 }
1021 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1022   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1023                                    "\t{$src2, $dst|$dst, $src2}">;
1024 }
1025
1026 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1027                    "movlps\t{$src, $dst|$dst, $src}",
1028                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1029                                  (iPTR 0))), addr:$dst)]>, VEX;
1030 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1031                    "movlpd\t{$src, $dst|$dst, $src}",
1032                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1033                                  (iPTR 0))), addr:$dst)]>, VEX;
1034 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1035                    "movlps\t{$src, $dst|$dst, $src}",
1036                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1037                                  (iPTR 0))), addr:$dst)]>;
1038 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1039                    "movlpd\t{$src, $dst|$dst, $src}",
1040                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1041                                  (iPTR 0))), addr:$dst)]>;
1042
1043 let Predicates = [HasAVX] in {
1044   let AddedComplexity = 20 in {
1045     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1046     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1051     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1053     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055   }
1056
1057   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1058   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1059             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1060   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1061                                  VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063
1064   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1065   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1066             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1067   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069
1070   // Shuffle with VMOVLPS
1071   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(X86Movlps VR128:$src1,
1076                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078
1079   // Shuffle with VMOVLPD
1080   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1085                               (scalar_to_vector (loadf64 addr:$src2)))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087
1088   // Store patterns
1089   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1090                    addr:$src1),
1091             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v4i32 (X86Movlps
1093                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1096                    addr:$src1),
1097             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101 }
1102
1103 let Predicates = [HasSSE1] in {
1104   let AddedComplexity = 20 in {
1105     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1106     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1107               (MOVLPSrm VR128:$src1, addr:$src2)>;
1108     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110   }
1111
1112   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1113   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1114                                  (iPTR 0))), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1119                                  VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121
1122   // Shuffle with MOVLPS
1123   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(X86Movlps VR128:$src1,
1128                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133
1134   // Store patterns
1135   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1136                                       addr:$src1),
1137             (MOVLPSmr addr:$src1, VR128:$src2)>;
1138   def : Pat<(store (v4i32 (X86Movlps
1139                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1140                               addr:$src1),
1141             (MOVLPSmr addr:$src1, VR128:$src2)>;
1142 }
1143
1144 let Predicates = [HasSSE2] in {
1145   let AddedComplexity = 20 in {
1146     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1147     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1148               (MOVLPDrm VR128:$src1, addr:$src2)>;
1149     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151   }
1152
1153   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1154   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1155             (MOVLPDmr addr:$src1, VR128:$src2)>;
1156   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158
1159   // Shuffle with MOVLPD
1160   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1165                               (scalar_to_vector (loadf64 addr:$src2)))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1170                            addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 // SSE 1 & 2 - Move Hi packed FP Instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 let AddedComplexity = 20 in {
1182   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1183                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1184 }
1185 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1186   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1187                                    "\t{$src2, $dst|$dst, $src2}">;
1188 }
1189
1190 // v2f64 extract element 1 is always custom lowered to unpack high to low
1191 // and extract element 0 so the non-store version isn't too horrible.
1192 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1193                    "movhps\t{$src, $dst|$dst, $src}",
1194                    [(store (f64 (vector_extract
1195                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1196                                             (bc_v2f64 (v4f32 VR128:$src))),
1197                                  (iPTR 0))), addr:$dst)]>, VEX;
1198 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movhpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract
1201                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1202                                  (iPTR 0))), addr:$dst)]>, VEX;
1203 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1204                    "movhps\t{$src, $dst|$dst, $src}",
1205                    [(store (f64 (vector_extract
1206                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1207                                             (bc_v2f64 (v4f32 VR128:$src))),
1208                                  (iPTR 0))), addr:$dst)]>;
1209 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movhpd\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract
1212                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1213                                  (iPTR 0))), addr:$dst)]>;
1214
1215 let Predicates = [HasAVX] in {
1216   // VMOVHPS patterns
1217   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1218             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1219   def : Pat<(X86Movlhps VR128:$src1,
1220                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1221             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228
1229   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1230   // is during lowering, where it's not possible to recognize the load fold 
1231   // cause it has two uses through a bitcast. One use disappears at isel time
1232   // and the fold opportunity reappears.
1233   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1238   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1239                       (scalar_to_vector (loadf64 addr:$src2)))),
1240             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1241 }
1242
1243 let Predicates = [HasSSE1] in {
1244   // MOVHPS patterns
1245   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1246             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1247   def : Pat<(X86Movlhps VR128:$src1,
1248                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1249             (MOVHPSrm VR128:$src1, addr:$src2)>;
1250   def : Pat<(X86Movlhps VR128:$src1,
1251                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1252             (MOVHPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(X86Movlhps VR128:$src1,
1254                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1255             (MOVHPSrm VR128:$src1, addr:$src2)>;
1256 }
1257
1258 let Predicates = [HasSSE2] in {
1259   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1260   // is during lowering, where it's not possible to recognize the load fold 
1261   // cause it has two uses through a bitcast. One use disappears at isel time
1262   // and the fold opportunity reappears.
1263   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1264                       (scalar_to_vector (loadf64 addr:$src2)))),
1265             (MOVHPDrm VR128:$src1, addr:$src2)>;
1266
1267   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1268   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1269                       (scalar_to_vector (loadf64 addr:$src2)))),
1270             (MOVHPDrm VR128:$src1, addr:$src2)>;
1271 }
1272
1273 //===----------------------------------------------------------------------===//
1274 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1275 //===----------------------------------------------------------------------===//
1276
1277 let AddedComplexity = 20 in {
1278   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1279                                        (ins VR128:$src1, VR128:$src2),
1280                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1281                       [(set VR128:$dst,
1282                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>,
1283                       VEX_4V;
1284   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1285                                        (ins VR128:$src1, VR128:$src2),
1286                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1287                       [(set VR128:$dst,
1288                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>,
1289                       VEX_4V;
1290 }
1291 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1292   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1293                                        (ins VR128:$src1, VR128:$src2),
1294                       "movlhps\t{$src2, $dst|$dst, $src2}",
1295                       [(set VR128:$dst,
1296                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))]>;
1297   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1298                                        (ins VR128:$src1, VR128:$src2),
1299                       "movhlps\t{$src2, $dst|$dst, $src2}",
1300                       [(set VR128:$dst,
1301                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))]>;
1302 }
1303
1304 let Predicates = [HasAVX] in {
1305   // MOVLHPS patterns
1306   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1307             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1308   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1309             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1310
1311   // MOVHLPS patterns
1312   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1313             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1314 }
1315
1316 let Predicates = [HasSSE1] in {
1317   // MOVLHPS patterns
1318   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1319             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1320   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1321             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1322
1323   // MOVHLPS patterns
1324   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1325             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1326 }
1327
1328 //===----------------------------------------------------------------------===//
1329 // SSE 1 & 2 - Conversion Instructions
1330 //===----------------------------------------------------------------------===//
1331
1332 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1333                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1334                      string asm> {
1335   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1336                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1337   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1338                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1339 }
1340
1341 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1342                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1343                          string asm, Domain d> {
1344   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1345                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1346                         IIC_DEFAULT, d>;
1347   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1348                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1349                         IIC_DEFAULT, d>;
1350 }
1351
1352 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1353                           X86MemOperand x86memop, string asm> {
1354 let neverHasSideEffects = 1 in {
1355   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1356               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1357   let mayLoad = 1 in
1358   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1359               (ins DstRC:$src1, x86memop:$src),
1360               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1361 } // neverHasSideEffects = 1
1362 }
1363
1364 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1365                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1366                                 VEX_LIG;
1367 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1368                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1369                                 VEX_W, VEX_LIG;
1370 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1371                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1372                                 VEX_LIG;
1373 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1374                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1375                                 VEX, VEX_W, VEX_LIG;
1376
1377 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1378 // register, but the same isn't true when only using memory operands,
1379 // provide other assembly "l" and "q" forms to address this explicitly
1380 // where appropriate to do so.
1381 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1382                                   VEX_4V, VEX_LIG;
1383 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1384                                   VEX_4V, VEX_W, VEX_LIG;
1385 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1386                                   VEX_4V, VEX_LIG;
1387 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1388                                   VEX_4V, VEX_LIG;
1389 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1390                                   VEX_4V, VEX_W, VEX_LIG;
1391
1392 let Predicates = [HasAVX], AddedComplexity = 1 in {
1393   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1394             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1395   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1396             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1397   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1398             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1399   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1400             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1401
1402   def : Pat<(f32 (sint_to_fp GR32:$src)),
1403             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1404   def : Pat<(f32 (sint_to_fp GR64:$src)),
1405             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1406   def : Pat<(f64 (sint_to_fp GR32:$src)),
1407             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1408   def : Pat<(f64 (sint_to_fp GR64:$src)),
1409             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1410 }
1411
1412 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1413                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1414 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1415                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1416 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1417                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1418 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1419                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1420 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1421                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1422 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1423                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1424 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1425                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1426 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1427                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1428
1429 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1430 // and/or XMM operand(s).
1431
1432 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1433                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1434                          string asm> {
1435   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1436               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1437               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1438   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1439               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1440               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1441 }
1442
1443 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1444                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1445                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1446   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1447               !if(Is2Addr,
1448                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1449                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1450               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1451   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1452               (ins DstRC:$src1, x86memop:$src2),
1453               !if(Is2Addr,
1454                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1455                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1456               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1457 }
1458
1459 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1460                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1461 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1462                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1463                   XD, VEX, VEX_W, VEX_LIG;
1464
1465 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1466                 f128mem, load, "cvtsd2si{l}">, XD;
1467 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1468                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1469
1470
1471 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1472           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1473 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1474           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1475           VEX_W;
1476 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1477           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1478 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1479           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1480           VEX_4V, VEX_W;
1481
1482 let Constraints = "$src1 = $dst" in {
1483   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1484                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1485                         "cvtsi2ss">, XS;
1486   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1487                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1488                         "cvtsi2ss{q}">, XS, REX_W;
1489   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1490                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1491                         "cvtsi2sd">, XD;
1492   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1493                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1494                         "cvtsi2sd">, XD, REX_W;
1495 }
1496
1497 /// SSE 1 Only
1498
1499 // Aliases for intrinsics
1500 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1501                                     f32mem, load, "cvttss2si">, XS, VEX;
1502 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1503                                     int_x86_sse_cvttss2si64, f32mem, load,
1504                                     "cvttss2si">, XS, VEX, VEX_W;
1505 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1506                                     f128mem, load, "cvttsd2si">, XD, VEX;
1507 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1508                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1509                                     "cvttsd2si">, XD, VEX, VEX_W;
1510 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1511                                     f32mem, load, "cvttss2si">, XS;
1512 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1513                                     int_x86_sse_cvttss2si64, f32mem, load,
1514                                     "cvttss2si{q}">, XS, REX_W;
1515 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1516                                     f128mem, load, "cvttsd2si">, XD;
1517 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1518                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1519                                     "cvttsd2si{q}">, XD, REX_W;
1520
1521 let Pattern = []<dag> in {
1522 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1523                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1524                                VEX, VEX_LIG;
1525 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1526                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1527                                VEX_W, VEX_LIG;
1528 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1529                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1530                                SSEPackedSingle>, TB, VEX;
1531 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1532                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1533                                SSEPackedSingle>, TB, VEX;
1534 }
1535
1536 let Pattern = []<dag> in {
1537 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1538                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1539 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1540                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1541 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1542                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1543                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1544 }
1545
1546 let Predicates = [HasAVX] in {
1547   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1548             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1549   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1550             (VCVTSS2SIrm addr:$src)>;
1551   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1552             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1553   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1554             (VCVTSS2SI64rm addr:$src)>;
1555 }
1556
1557 let Predicates = [HasSSE1] in {
1558   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1559             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1560   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1561             (CVTSS2SIrm addr:$src)>;
1562   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1563             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1564   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1565             (CVTSS2SI64rm addr:$src)>;
1566 }
1567
1568 /// SSE 2 Only
1569
1570 // Convert scalar double to scalar single
1571 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1572                        (ins FR64:$src1, FR64:$src2),
1573                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1574                       VEX_4V, VEX_LIG;
1575 let mayLoad = 1 in
1576 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1577                        (ins FR64:$src1, f64mem:$src2),
1578                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1579                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1580
1581 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1582           Requires<[HasAVX]>;
1583
1584 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1585                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1586                       [(set FR32:$dst, (fround FR64:$src))]>;
1587 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1588                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1589                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1590                   Requires<[HasSSE2, OptForSize]>;
1591
1592 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1593                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1594                       XS, VEX_4V;
1595 let Constraints = "$src1 = $dst" in
1596 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1597                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1598
1599 // Convert scalar single to scalar double
1600 // SSE2 instructions with XS prefix
1601 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1602                     (ins FR32:$src1, FR32:$src2),
1603                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1604                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1605 let mayLoad = 1 in
1606 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1607                     (ins FR32:$src1, f32mem:$src2),
1608                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1609                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1610
1611 let Predicates = [HasAVX] in {
1612   def : Pat<(f64 (fextend FR32:$src)),
1613             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1614   def : Pat<(fextend (loadf32 addr:$src)),
1615             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1616   def : Pat<(extloadf32 addr:$src),
1617             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1618 }
1619
1620 def : Pat<(extloadf32 addr:$src),
1621           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1622           Requires<[HasAVX, OptForSpeed]>;
1623
1624 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1625                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1626                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1627                  Requires<[HasSSE2]>;
1628 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1629                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1630                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1631                  Requires<[HasSSE2, OptForSize]>;
1632
1633 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1634 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1635 // combine.
1636 // Since these loads aren't folded into the fextend, we have to match it
1637 // explicitly here.
1638 def : Pat<(fextend (loadf32 addr:$src)),
1639           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1640 def : Pat<(extloadf32 addr:$src),
1641           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1642
1643 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1644                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1645                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1646                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1647                                        VR128:$src2))]>, XS, VEX_4V,
1648                     Requires<[HasAVX]>;
1649 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1650                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1651                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1652                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1653                                        (load addr:$src2)))]>, XS, VEX_4V,
1654                     Requires<[HasAVX]>;
1655 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1656 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1657                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1658                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1659                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1660                                        VR128:$src2))]>, XS,
1661                     Requires<[HasSSE2]>;
1662 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1663                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1664                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1665                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1666                                        (load addr:$src2)))]>, XS,
1667                     Requires<[HasSSE2]>;
1668 }
1669
1670 // Convert doubleword to packed single/double fp
1671 // SSE2 instructions without OpSize prefix
1672 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1673                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1674                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1675                      TB, VEX, Requires<[HasAVX]>;
1676 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1677                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1678                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1679                                         (bitconvert (memopv2i64 addr:$src))))]>,
1680                      TB, VEX, Requires<[HasAVX]>;
1681 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1682                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1683                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1684                      TB, Requires<[HasSSE2]>;
1685 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1686                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1687                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1688                                         (bitconvert (memopv2i64 addr:$src))))]>,
1689                      TB, Requires<[HasSSE2]>;
1690
1691 // FIXME: why the non-intrinsic version is described as SSE3?
1692 // SSE2 instructions with XS prefix
1693 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1694                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1695                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1696                      XS, VEX, Requires<[HasAVX]>;
1697 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1698                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1699                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1700                                         (bitconvert (memopv2i64 addr:$src))))]>,
1701                      XS, VEX, Requires<[HasAVX]>;
1702 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1703                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1704                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1705                      XS, Requires<[HasSSE2]>;
1706 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1707                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1708                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1709                                         (bitconvert (memopv2i64 addr:$src))))]>,
1710                      XS, Requires<[HasSSE2]>;
1711
1712
1713 // Convert packed single/double fp to doubleword
1714 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1715                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1716 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1717                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1718 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1719                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1720 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1721                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1722 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1723                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1724 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1725                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1726
1727 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1728                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1729                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1730                         VEX;
1731 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1732                          (ins f128mem:$src),
1733                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1734                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1735                                             (memop addr:$src)))]>, VEX;
1736 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1737                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1738                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1739 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1740                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1741                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1742                                             (memop addr:$src)))]>;
1743
1744 // SSE2 packed instructions with XD prefix
1745 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1746                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1747                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1748                      XD, VEX, Requires<[HasAVX]>;
1749 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1750                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1751                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1752                                           (memop addr:$src)))]>,
1753                      XD, VEX, Requires<[HasAVX]>;
1754 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1755                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1756                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1757                      XD, Requires<[HasSSE2]>;
1758 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1759                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1760                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1761                                           (memop addr:$src)))]>,
1762                      XD, Requires<[HasSSE2]>;
1763
1764
1765 // Convert with truncation packed single/double fp to doubleword
1766 // SSE2 packed instructions with XS prefix
1767 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1768                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1769                         [(set VR128:$dst,
1770                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1771 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1772                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1773                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1774                                            (memop addr:$src)))]>, VEX;
1775 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1776                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1777                          [(set VR256:$dst,
1778                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1779 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1780                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1781                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1782                                             (memopv8f32 addr:$src)))]>, VEX;
1783
1784 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1785                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1786                       [(set VR128:$dst,
1787                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1788 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1789                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1790                       [(set VR128:$dst,
1791                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1792
1793 let Predicates = [HasAVX] in {
1794   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1795             (Int_VCVTDQ2PSrr VR128:$src)>;
1796   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1797             (Int_VCVTDQ2PSrm addr:$src)>;
1798
1799   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1800             (VCVTTPS2DQrr VR128:$src)>;
1801   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1802             (VCVTTPS2DQrm addr:$src)>;
1803
1804   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1805             (VCVTDQ2PSYrr VR256:$src)>;
1806   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1807             (VCVTDQ2PSYrm addr:$src)>;
1808
1809   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1810             (VCVTTPS2DQYrr VR256:$src)>;
1811   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1812             (VCVTTPS2DQYrm addr:$src)>;
1813 }
1814
1815 let Predicates = [HasSSE2] in {
1816   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1817             (Int_CVTDQ2PSrr VR128:$src)>;
1818   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1819             (Int_CVTDQ2PSrm addr:$src)>;
1820
1821   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1822             (CVTTPS2DQrr VR128:$src)>;
1823   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1824             (CVTTPS2DQrm addr:$src)>;
1825 }
1826
1827 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1828                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1829                         [(set VR128:$dst,
1830                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1831 let isCodeGenOnly = 1 in
1832 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1833                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1834                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1835                                                (memop addr:$src)))]>, VEX;
1836 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1837                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1838                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1839 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1840                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1841                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1842                                         (memop addr:$src)))]>;
1843
1844 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1845 // register, but the same isn't true when using memory operands instead.
1846 // Provide other assembly rr and rm forms to address this explicitly.
1847 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1848                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1849
1850 // XMM only
1851 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1852                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1853 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1854                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1855
1856 // YMM only
1857 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1858                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1859 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1860                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1861
1862 // Convert packed single to packed double
1863 let Predicates = [HasAVX] in {
1864                   // SSE2 instructions without OpSize prefix
1865 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1866                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1867 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1868                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1869 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1870                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1871 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1872                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1873 }
1874 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1875                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1876 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1877                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1878
1879 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1880                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1881                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1882                      TB, VEX, Requires<[HasAVX]>;
1883 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1884                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1885                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1886                                           (load addr:$src)))]>,
1887                      TB, VEX, Requires<[HasAVX]>;
1888 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1889                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1890                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1891                      TB, Requires<[HasSSE2]>;
1892 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1893                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1894                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1895                                           (load addr:$src)))]>,
1896                      TB, Requires<[HasSSE2]>;
1897
1898 // Convert packed double to packed single
1899 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1900 // register, but the same isn't true when using memory operands instead.
1901 // Provide other assembly rr and rm forms to address this explicitly.
1902 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1903                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1904 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1905                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1906
1907 // XMM only
1908 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1910 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1911                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1912
1913 // YMM only
1914 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1915                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1916 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1917                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1918 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1919                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1920 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1921                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1922
1923
1924 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1925                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1926                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1927 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1928                          (ins f128mem:$src),
1929                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1930                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1931                                             (memop addr:$src)))]>;
1932 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1933                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1934                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1935 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1936                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1937                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1938                                             (memop addr:$src)))]>;
1939
1940 // AVX 256-bit register conversion intrinsics
1941 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1942 // whenever possible to avoid declaring two versions of each one.
1943 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1944           (VCVTDQ2PSYrr VR256:$src)>;
1945 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
1946           (VCVTDQ2PSYrm addr:$src)>;
1947
1948 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1949           (VCVTPD2PSYrr VR256:$src)>;
1950 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1951           (VCVTPD2PSYrm addr:$src)>;
1952
1953 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1954           (VCVTPS2DQYrr VR256:$src)>;
1955 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1956           (VCVTPS2DQYrm addr:$src)>;
1957
1958 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1959           (VCVTPS2PDYrr VR128:$src)>;
1960 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1961           (VCVTPS2PDYrm addr:$src)>;
1962
1963 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1964           (VCVTTPD2DQYrr VR256:$src)>;
1965 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1966           (VCVTTPD2DQYrm addr:$src)>;
1967
1968 // Match fround and fextend for 128/256-bit conversions
1969 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1970           (VCVTPD2PSYrr VR256:$src)>;
1971 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1972           (VCVTPD2PSYrm addr:$src)>;
1973
1974 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1975           (VCVTPS2PDYrr VR128:$src)>;
1976 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1977           (VCVTPS2PDYrm addr:$src)>;
1978
1979 //===----------------------------------------------------------------------===//
1980 // SSE 1 & 2 - Compare Instructions
1981 //===----------------------------------------------------------------------===//
1982
1983 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1984 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1985                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1986                             string asm, string asm_alt> {
1987   def rr : SIi8<0xC2, MRMSrcReg,
1988                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1989                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1990   def rm : SIi8<0xC2, MRMSrcMem,
1991                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
1992                 [(set RC:$dst, (OpNode (VT RC:$src1),
1993                                          (ld_frag addr:$src2), imm:$cc))]>;
1994
1995   // Accept explicit immediate argument form instead of comparison code.
1996   let neverHasSideEffects = 1 in {
1997     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
1998                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
1999     let mayLoad = 1 in
2000     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2001                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2002   }
2003 }
2004
2005 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2006                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2007                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2008                  XS, VEX_4V, VEX_LIG;
2009 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2010                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2011                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2012                  XD, VEX_4V, VEX_LIG;
2013
2014 let Constraints = "$src1 = $dst" in {
2015   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2016                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2017                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2018                   XS;
2019   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2020                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2021                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2022                   XD;
2023 }
2024
2025 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2026                          Intrinsic Int, string asm> {
2027   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2028                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2029                         [(set VR128:$dst, (Int VR128:$src1,
2030                                                VR128:$src, imm:$cc))]>;
2031   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2032                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2033                         [(set VR128:$dst, (Int VR128:$src1,
2034                                                (load addr:$src), imm:$cc))]>;
2035 }
2036
2037 // Aliases to match intrinsics which expect XMM operand(s).
2038 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2039                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2040                      XS, VEX_4V;
2041 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2042                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2043                      XD, VEX_4V;
2044 let Constraints = "$src1 = $dst" in {
2045   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2046                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2047   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2048                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2049 }
2050
2051
2052 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2053 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2054                             ValueType vt, X86MemOperand x86memop,
2055                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2056   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2057                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2058                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2059                      IIC_DEFAULT, d>;
2060   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2061                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2062                      [(set EFLAGS, (OpNode (vt RC:$src1),
2063                                            (ld_frag addr:$src2)))],
2064                                            IIC_DEFAULT, d>;
2065 }
2066
2067 let Defs = [EFLAGS] in {
2068   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2069                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2070   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2071                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2072                                   VEX_LIG;
2073   let Pattern = []<dag> in {
2074     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2075                                     "comiss", SSEPackedSingle>, TB, VEX,
2076                                     VEX_LIG;
2077     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2078                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2079                                     VEX_LIG;
2080   }
2081
2082   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2083                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2084   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2085                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2086
2087   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2088                             load, "comiss", SSEPackedSingle>, TB, VEX;
2089   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2090                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2091   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2092                                   "ucomiss", SSEPackedSingle>, TB;
2093   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2094                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2095
2096   let Pattern = []<dag> in {
2097     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2098                                     "comiss", SSEPackedSingle>, TB;
2099     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2100                                     "comisd", SSEPackedDouble>, TB, OpSize;
2101   }
2102
2103   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2104                               load, "ucomiss", SSEPackedSingle>, TB;
2105   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2106                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2107
2108   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2109                                   "comiss", SSEPackedSingle>, TB;
2110   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2111                                   "comisd", SSEPackedDouble>, TB, OpSize;
2112 } // Defs = [EFLAGS]
2113
2114 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2115 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2116                             Intrinsic Int, string asm, string asm_alt,
2117                             Domain d> {
2118   let isAsmParserOnly = 1 in {
2119     def rri : PIi8<0xC2, MRMSrcReg,
2120                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2121                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2122                IIC_DEFAULT, d>;
2123     def rmi : PIi8<0xC2, MRMSrcMem,
2124                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2125                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2126                IIC_DEFAULT, d>;
2127   }
2128
2129   // Accept explicit immediate argument form instead of comparison code.
2130   def rri_alt : PIi8<0xC2, MRMSrcReg,
2131              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2132              asm_alt, [], IIC_DEFAULT, d>;
2133   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2134              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2135              asm_alt, [], IIC_DEFAULT, d>;
2136 }
2137
2138 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2139                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2140                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2141                SSEPackedSingle>, TB, VEX_4V;
2142 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2143                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2144                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2145                SSEPackedDouble>, TB, OpSize, VEX_4V;
2146 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2147                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2148                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2149                SSEPackedSingle>, TB, VEX_4V;
2150 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2151                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2152                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2153                SSEPackedDouble>, TB, OpSize, VEX_4V;
2154 let Constraints = "$src1 = $dst" in {
2155   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2156                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2157                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2158                  SSEPackedSingle>, TB;
2159   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2160                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2161                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2162                  SSEPackedDouble>, TB, OpSize;
2163 }
2164
2165 let Predicates = [HasAVX] in {
2166 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2167           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2168 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2169           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2170 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2171           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2172 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2173           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2174
2175 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2176           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2177 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2178           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2179 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2180           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2181 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2182           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2183 }
2184
2185 let Predicates = [HasSSE1] in {
2186 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2187           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2188 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2189           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2190 }
2191
2192 let Predicates = [HasSSE2] in {
2193 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2194           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2195 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2196           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2197 }
2198
2199 //===----------------------------------------------------------------------===//
2200 // SSE 1 & 2 - Shuffle Instructions
2201 //===----------------------------------------------------------------------===//
2202
2203 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2204 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2205                          ValueType vt, string asm, PatFrag mem_frag,
2206                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2207   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2208                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2209                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2210                                        (i8 imm:$src3))))], IIC_DEFAULT, d>;
2211   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2212     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2213                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2214                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2215                                        (i8 imm:$src3))))], IIC_DEFAULT, d>;
2216 }
2217
2218 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2219            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2220            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2221 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2222            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2223            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2224 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2225            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2226            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2227 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2228            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2229            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2230
2231 let Constraints = "$src1 = $dst" in {
2232   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2233                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2234                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2235                     TB;
2236   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2237                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2238                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2239                     TB, OpSize;
2240 }
2241
2242 let Predicates = [HasAVX] in {
2243   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2244                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2245             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2246   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2247             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2248
2249   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2250                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2251             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2252   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2253             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2254
2255   // 256-bit patterns
2256   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2257             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2258   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2259                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2260             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2261
2262   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2263             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2264   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2265                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2266             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2267 }
2268
2269 let Predicates = [HasSSE1] in {
2270   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2271                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2272             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2273   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2274             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2275 }
2276
2277 let Predicates = [HasSSE2] in {
2278   // Generic SHUFPD patterns
2279   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2280                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2281             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2282   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2283             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2284 }
2285
2286 //===----------------------------------------------------------------------===//
2287 // SSE 1 & 2 - Unpack Instructions
2288 //===----------------------------------------------------------------------===//
2289
2290 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2291 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2292                                    PatFrag mem_frag, RegisterClass RC,
2293                                    X86MemOperand x86memop, string asm,
2294                                    Domain d> {
2295     def rr : PI<opc, MRMSrcReg,
2296                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2297                 asm, [(set RC:$dst,
2298                            (vt (OpNode RC:$src1, RC:$src2)))],
2299                            IIC_DEFAULT, d>;
2300     def rm : PI<opc, MRMSrcMem,
2301                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2302                 asm, [(set RC:$dst,
2303                            (vt (OpNode RC:$src1,
2304                                        (mem_frag addr:$src2))))],
2305                                        IIC_DEFAULT, d>;
2306 }
2307
2308 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2309       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2310                      SSEPackedSingle>, TB, VEX_4V;
2311 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2312       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2313                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2314 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2315       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2316                      SSEPackedSingle>, TB, VEX_4V;
2317 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2318       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2319                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2320
2321 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2322       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2323                      SSEPackedSingle>, TB, VEX_4V;
2324 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2325       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2326                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2327 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2328       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2329                      SSEPackedSingle>, TB, VEX_4V;
2330 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2331       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2332                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2333
2334 let Constraints = "$src1 = $dst" in {
2335   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2336         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2337                        SSEPackedSingle>, TB;
2338   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2339         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2340                        SSEPackedDouble>, TB, OpSize;
2341   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2342         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2343                        SSEPackedSingle>, TB;
2344   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2345         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2346                        SSEPackedDouble>, TB, OpSize;
2347 } // Constraints = "$src1 = $dst"
2348
2349 let Predicates = [HasAVX], AddedComplexity = 1 in {
2350   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2351   // problem is during lowering, where it's not possible to recognize the load
2352   // fold cause it has two uses through a bitcast. One use disappears at isel
2353   // time and the fold opportunity reappears.
2354   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2355             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2356 }
2357
2358 let Predicates = [HasSSE2] in {
2359   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2360   // problem is during lowering, where it's not possible to recognize the load
2361   // fold cause it has two uses through a bitcast. One use disappears at isel
2362   // time and the fold opportunity reappears.
2363   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2364             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2365 }
2366
2367 //===----------------------------------------------------------------------===//
2368 // SSE 1 & 2 - Extract Floating-Point Sign mask
2369 //===----------------------------------------------------------------------===//
2370
2371 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2372 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2373                                 Domain d> {
2374   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2375                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2376                      [(set GR32:$dst, (Int RC:$src))], IIC_DEFAULT, d>;
2377   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2378                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2379                 IIC_DEFAULT, d>, REX_W;
2380 }
2381
2382 let Predicates = [HasAVX] in {
2383   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2384                                         "movmskps", SSEPackedSingle>, TB, VEX;
2385   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2386                                         "movmskpd", SSEPackedDouble>, TB,
2387                                         OpSize, VEX;
2388   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2389                                         "movmskps", SSEPackedSingle>, TB, VEX;
2390   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2391                                         "movmskpd", SSEPackedDouble>, TB,
2392                                         OpSize, VEX;
2393
2394   def : Pat<(i32 (X86fgetsign FR32:$src)),
2395             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2396                                           sub_ss))>;
2397   def : Pat<(i64 (X86fgetsign FR32:$src)),
2398             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2399                                           sub_ss))>;
2400   def : Pat<(i32 (X86fgetsign FR64:$src)),
2401             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2402                                           sub_sd))>;
2403   def : Pat<(i64 (X86fgetsign FR64:$src)),
2404             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2405                                           sub_sd))>;
2406
2407   // Assembler Only
2408   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2409              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2410              SSEPackedSingle>, TB, VEX;
2411   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2412              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2413              SSEPackedDouble>, TB,
2414              OpSize, VEX;
2415   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2416              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2417              SSEPackedSingle>, TB, VEX;
2418   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2419              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2420              SSEPackedDouble>, TB,
2421              OpSize, VEX;
2422 }
2423
2424 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2425                                      SSEPackedSingle>, TB;
2426 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2427                                      SSEPackedDouble>, TB, OpSize;
2428
2429 def : Pat<(i32 (X86fgetsign FR32:$src)),
2430           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2431                                        sub_ss))>, Requires<[HasSSE1]>;
2432 def : Pat<(i64 (X86fgetsign FR32:$src)),
2433           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2434                                        sub_ss))>, Requires<[HasSSE1]>;
2435 def : Pat<(i32 (X86fgetsign FR64:$src)),
2436           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2437                                        sub_sd))>, Requires<[HasSSE2]>;
2438 def : Pat<(i64 (X86fgetsign FR64:$src)),
2439           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2440                                        sub_sd))>, Requires<[HasSSE2]>;
2441
2442 //===---------------------------------------------------------------------===//
2443 // SSE2 - Packed Integer Logical Instructions
2444 //===---------------------------------------------------------------------===//
2445
2446 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2447
2448 /// PDI_binop_rm - Simple SSE2 binary operator.
2449 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2450                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2451                         X86MemOperand x86memop, bit IsCommutable = 0,
2452                         bit Is2Addr = 1> {
2453   let isCommutable = IsCommutable in
2454   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2455        (ins RC:$src1, RC:$src2),
2456        !if(Is2Addr,
2457            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2458            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2459        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2460   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2461        (ins RC:$src1, x86memop:$src2),
2462        !if(Is2Addr,
2463            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2464            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2465        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2466                                      (bitconvert (memop_frag addr:$src2)))))]>;
2467 }
2468 } // ExeDomain = SSEPackedInt
2469
2470 // These are ordered here for pattern ordering requirements with the fp versions
2471
2472 let Predicates = [HasAVX] in {
2473 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2474                           i128mem, 1, 0>, VEX_4V;
2475 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2476                           i128mem, 1, 0>, VEX_4V;
2477 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2478                           i128mem, 1, 0>, VEX_4V;
2479 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2480                           i128mem, 0, 0>, VEX_4V;
2481 }
2482
2483 let Constraints = "$src1 = $dst" in {
2484 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2485                          i128mem, 1>;
2486 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2487                          i128mem, 1>;
2488 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2489                          i128mem, 1>;
2490 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2491                           i128mem, 0>;
2492 } // Constraints = "$src1 = $dst"
2493
2494 let Predicates = [HasAVX2] in {
2495 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2496                            i256mem, 1, 0>, VEX_4V;
2497 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2498                            i256mem, 1, 0>, VEX_4V;
2499 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2500                            i256mem, 1, 0>, VEX_4V;
2501 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2502                             i256mem, 0, 0>, VEX_4V;
2503 }
2504
2505 //===----------------------------------------------------------------------===//
2506 // SSE 1 & 2 - Logical Instructions
2507 //===----------------------------------------------------------------------===//
2508
2509 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2510 ///
2511 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2512                                        SDNode OpNode> {
2513   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2514               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2515
2516   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2517         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2518
2519   let Constraints = "$src1 = $dst" in {
2520     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2521                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2522
2523     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2524                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2525   }
2526 }
2527
2528 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2529 let mayLoad = 0 in {
2530   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2531   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2532   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2533 }
2534
2535 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2536   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2537
2538 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2539 ///
2540 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2541                                    SDNode OpNode> {
2542   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2543   // are all promoted to v2i64, and the patterns are covered by the int
2544   // version. This is needed in SSE only, because v2i64 isn't supported on
2545   // SSE1, but only on SSE2.
2546   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2547        !strconcat(OpcodeStr, "ps"), f128mem, [],
2548        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2549                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2550
2551   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2552        !strconcat(OpcodeStr, "pd"), f128mem,
2553        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2554                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2555        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2556                                  (memopv2i64 addr:$src2)))], 0>,
2557                                                  TB, OpSize, VEX_4V;
2558   let Constraints = "$src1 = $dst" in {
2559     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2560          !strconcat(OpcodeStr, "ps"), f128mem,
2561          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2562          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2563                                    (memopv2i64 addr:$src2)))]>, TB;
2564
2565     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2566          !strconcat(OpcodeStr, "pd"), f128mem,
2567          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2568                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2569          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2570                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2571   }
2572 }
2573
2574 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2575 ///
2576 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2577                                      SDNode OpNode> {
2578     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2579           !strconcat(OpcodeStr, "ps"), f256mem,
2580           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2581           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2582                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2583
2584     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2585           !strconcat(OpcodeStr, "pd"), f256mem,
2586           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2587                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2588           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2589                                     (memopv4i64 addr:$src2)))], 0>,
2590                                     TB, OpSize, VEX_4V;
2591 }
2592
2593 // AVX 256-bit packed logical ops forms
2594 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2595 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2596 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2597 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2598
2599 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2600 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2601 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2602 let isCommutable = 0 in
2603   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2604
2605 //===----------------------------------------------------------------------===//
2606 // SSE 1 & 2 - Arithmetic Instructions
2607 //===----------------------------------------------------------------------===//
2608
2609 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2610 /// vector forms.
2611 ///
2612 /// In addition, we also have a special variant of the scalar form here to
2613 /// represent the associated intrinsic operation.  This form is unlike the
2614 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2615 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2616 ///
2617 /// These three forms can each be reg+reg or reg+mem.
2618 ///
2619
2620 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2621 /// classes below
2622 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2623                                   bit Is2Addr = 1> {
2624   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2625                             OpNode, FR32, f32mem, Is2Addr>, XS;
2626   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2627                             OpNode, FR64, f64mem, Is2Addr>, XD;
2628 }
2629
2630 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2631                                    bit Is2Addr = 1> {
2632   let mayLoad = 0 in {
2633   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2634               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2635   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2636               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2637   }
2638 }
2639
2640 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2641                                     SDNode OpNode> {
2642   let mayLoad = 0 in {
2643     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2644                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2645     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2646                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2647   }
2648 }
2649
2650 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2651                                       bit Is2Addr = 1> {
2652   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2653      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2654   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2655      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2656 }
2657
2658 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2659                                       bit Is2Addr = 1> {
2660   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2661      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2662                                               SSEPackedSingle, Is2Addr>, TB;
2663
2664   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2665      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2666                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2667 }
2668
2669 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2670   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2671      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2672       SSEPackedSingle, 0>, TB;
2673
2674   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2675      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2676       SSEPackedDouble, 0>, TB, OpSize;
2677 }
2678
2679 // Binary Arithmetic instructions
2680 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2681             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2682 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2683             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2684 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2685             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2686 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2687             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2688
2689 let isCommutable = 0 in {
2690   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2691               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2692   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2693               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2694   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2695               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2696   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2697               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2698   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2699               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2700   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2701               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2702               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2703               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2704   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2705               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2706   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2707               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2708               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2709               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2710 }
2711
2712 let Constraints = "$src1 = $dst" in {
2713   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2714              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2715              basic_sse12_fp_binop_s_int<0x58, "add">;
2716   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2717              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2718              basic_sse12_fp_binop_s_int<0x59, "mul">;
2719
2720   let isCommutable = 0 in {
2721     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2722                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2723                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2724     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2725                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2726                basic_sse12_fp_binop_s_int<0x5E, "div">;
2727     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2728                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2729                basic_sse12_fp_binop_s_int<0x5F, "max">,
2730                basic_sse12_fp_binop_p_int<0x5F, "max">;
2731     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2732                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2733                basic_sse12_fp_binop_s_int<0x5D, "min">,
2734                basic_sse12_fp_binop_p_int<0x5D, "min">;
2735   }
2736 }
2737
2738 /// Unop Arithmetic
2739 /// In addition, we also have a special variant of the scalar form here to
2740 /// represent the associated intrinsic operation.  This form is unlike the
2741 /// plain scalar form, in that it takes an entire vector (instead of a
2742 /// scalar) and leaves the top elements undefined.
2743 ///
2744 /// And, we have a special variant form for a full-vector intrinsic form.
2745
2746 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2747 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2748                           SDNode OpNode, Intrinsic F32Int> {
2749   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2750                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2751                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2752   // For scalar unary operations, fold a load into the operation
2753   // only in OptForSize mode. It eliminates an instruction, but it also
2754   // eliminates a whole-register clobber (the load), so it introduces a
2755   // partial register update condition.
2756   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2757                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2758                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2759             Requires<[HasSSE1, OptForSize]>;
2760   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2761                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2762                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2763   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2764                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2765                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2766 }
2767
2768 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2769 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2770   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2771                 !strconcat(OpcodeStr,
2772                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2773   let mayLoad = 1 in
2774   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2775                 !strconcat(OpcodeStr,
2776                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2777   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2778                 (ins VR128:$src1, ssmem:$src2),
2779                 !strconcat(OpcodeStr,
2780                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2781 }
2782
2783 /// sse1_fp_unop_p - SSE1 unops in packed form.
2784 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2785   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2786               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2787               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2788   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2789                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2790                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2791 }
2792
2793 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2794 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2795   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2796               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2797               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2798   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2799                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2800                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2801 }
2802
2803 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2804 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2805                               Intrinsic V4F32Int> {
2806   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2807                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2808                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2809   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2810                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2811                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2812 }
2813
2814 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2815 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2816                                 Intrinsic V4F32Int> {
2817   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2818                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2819                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2820   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2821                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2822                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2823 }
2824
2825 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2826 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2827                           SDNode OpNode, Intrinsic F64Int> {
2828   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2829                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2830                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2831   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2832   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2833                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2834                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2835             Requires<[HasSSE2, OptForSize]>;
2836   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2837                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2838                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2839   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2840                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2841                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2842 }
2843
2844 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2845 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2846   let neverHasSideEffects = 1 in {
2847   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2848                !strconcat(OpcodeStr,
2849                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2850   let mayLoad = 1 in
2851   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2852                !strconcat(OpcodeStr,
2853                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2854   }
2855   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2856                (ins VR128:$src1, sdmem:$src2),
2857                !strconcat(OpcodeStr,
2858                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2859 }
2860
2861 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2862 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2863                           SDNode OpNode> {
2864   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2865               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2866               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2867   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2868                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2869                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2870 }
2871
2872 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2873 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2874   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2875               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2876               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2877   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2878                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2879                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2880 }
2881
2882 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2883 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2884                               Intrinsic V2F64Int> {
2885   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2886                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2887                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2888   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2889                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2890                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2891 }
2892
2893 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2894 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2895                                 Intrinsic V2F64Int> {
2896   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2897                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2898                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2899   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2900                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2901                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2902 }
2903
2904 let Predicates = [HasAVX] in {
2905   // Square root.
2906   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2907                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
2908
2909   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2910                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2911                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2912                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2913                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2914                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2915                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2916                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2917                 VEX;
2918
2919   // Reciprocal approximations. Note that these typically require refinement
2920   // in order to obtain suitable precision.
2921   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
2922   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2923                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2924                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2925                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2926
2927   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
2928   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2929                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2930                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2931                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2932 }
2933
2934 let AddedComplexity = 1 in {
2935 def : Pat<(f32 (fsqrt FR32:$src)),
2936           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2937 def : Pat<(f32 (fsqrt (load addr:$src))),
2938           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2939           Requires<[HasAVX, OptForSize]>;
2940 def : Pat<(f64 (fsqrt FR64:$src)),
2941           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2942 def : Pat<(f64 (fsqrt (load addr:$src))),
2943           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2944           Requires<[HasAVX, OptForSize]>;
2945
2946 def : Pat<(f32 (X86frsqrt FR32:$src)),
2947           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2948 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2949           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2950           Requires<[HasAVX, OptForSize]>;
2951
2952 def : Pat<(f32 (X86frcp FR32:$src)),
2953           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2954 def : Pat<(f32 (X86frcp (load addr:$src))),
2955           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2956           Requires<[HasAVX, OptForSize]>;
2957 }
2958
2959 let Predicates = [HasAVX], AddedComplexity = 1 in {
2960   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2961             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2962                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
2963                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2964                 sub_ss)>;
2965   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2966             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2967
2968   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2969             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2970                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
2971                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2972                 sub_sd)>;
2973   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2974             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2975
2976   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2977             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2978                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2979                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2980                 sub_ss)>;
2981   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
2982             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2983
2984   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
2985             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2986                 (VRCPSSr (f32 (IMPLICIT_DEF)),
2987                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2988                 sub_ss)>;
2989   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
2990             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2991 }
2992
2993 // Square root.
2994 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2995              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2996              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2997              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2998              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2999              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3000
3001 // Reciprocal approximations. Note that these typically require refinement
3002 // in order to obtain suitable precision.
3003 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3004              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3005              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3006 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3007              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3008              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3009
3010 // There is no f64 version of the reciprocal approximation instructions.
3011
3012 //===----------------------------------------------------------------------===//
3013 // SSE 1 & 2 - Non-temporal stores
3014 //===----------------------------------------------------------------------===//
3015
3016 let AddedComplexity = 400 in { // Prefer non-temporal versions
3017   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3018                        (ins f128mem:$dst, VR128:$src),
3019                        "movntps\t{$src, $dst|$dst, $src}",
3020                        [(alignednontemporalstore (v4f32 VR128:$src),
3021                                                  addr:$dst)]>, VEX;
3022   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3023                        (ins f128mem:$dst, VR128:$src),
3024                        "movntpd\t{$src, $dst|$dst, $src}",
3025                        [(alignednontemporalstore (v2f64 VR128:$src),
3026                                                  addr:$dst)]>, VEX;
3027
3028   let ExeDomain = SSEPackedInt in
3029   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3030                            (ins f128mem:$dst, VR128:$src),
3031                            "movntdq\t{$src, $dst|$dst, $src}",
3032                            [(alignednontemporalstore (v2i64 VR128:$src),
3033                                                      addr:$dst)]>, VEX;
3034
3035   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3036             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3037
3038   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3039                        (ins f256mem:$dst, VR256:$src),
3040                        "movntps\t{$src, $dst|$dst, $src}",
3041                        [(alignednontemporalstore (v8f32 VR256:$src),
3042                                                  addr:$dst)]>, VEX;
3043   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3044                        (ins f256mem:$dst, VR256:$src),
3045                        "movntpd\t{$src, $dst|$dst, $src}",
3046                        [(alignednontemporalstore (v4f64 VR256:$src),
3047                                                  addr:$dst)]>, VEX;
3048   let ExeDomain = SSEPackedInt in
3049   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3050                       (ins f256mem:$dst, VR256:$src),
3051                       "movntdq\t{$src, $dst|$dst, $src}",
3052                       [(alignednontemporalstore (v4i64 VR256:$src),
3053                                                 addr:$dst)]>, VEX;
3054 }
3055
3056 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3057           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3058 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3059           (VMOVNTPDYmr addr:$dst, VR256:$src)>;