lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 245   let isCommutable = 1 in {
 246     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 247        !if(Is2Addr,
 248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 250        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr, d>,
 251        Sched<[itins.Sched]>;
 252   }
 253   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 254        !if(Is2Addr,
 255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 257        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm, d>,
 258        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 259 }
 260
 261 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 262 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 263                              string asm, string SSEVer, string FPSizeStr,
 264                              Operand memopr, ComplexPattern mem_cpat,
 265                              Domain d, OpndItins itins, bit Is2Addr = 1> {
 266 let isCodeGenOnly = 1 in {
 267   def rr_Int : SI_Int<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 268        !if(Is2Addr,
 269            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 270            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 271        [(set RC:$dst, (!cast<Intrinsic>(
 272                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 273              RC:$src1, RC:$src2))], itins.rr, d>,
 274        Sched<[itins.Sched]>;
 275   def rm_Int : SI_Int<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 276        !if(Is2Addr,
 277            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 278            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 279        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 280                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 281              RC:$src1, mem_cpat:$src2))], itins.rm, d>,
 282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 283 }
 284 }
 285
 286 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 287 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 288                            RegisterClass RC, ValueType vt,
 289                            X86MemOperand x86memop, PatFrag mem_frag,
 290                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 291   let isCommutable = 1 in
 292     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 293        !if(Is2Addr,
 294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 296        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 297        Sched<[itins.Sched]>;
 298   let mayLoad = 1 in
 299     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 300        !if(Is2Addr,
 301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 303        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 304           itins.rm, d>,
 305        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 306 }
 307
 308 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 309 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 310                                       string OpcodeStr, X86MemOperand x86memop,
 311                                       list<dag> pat_rr, list<dag> pat_rm,
 312                                       bit Is2Addr = 1> {
 313   let isCommutable = 1, hasSideEffects = 0 in
 314     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 315        !if(Is2Addr,
 316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 318        pat_rr, NoItinerary, d>,
 319        Sched<[WriteVecLogic]>;
 320   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 321        !if(Is2Addr,
 322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 324        pat_rm, NoItinerary, d>,
 325        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 //  Non-instruction patterns
 330 //===----------------------------------------------------------------------===//
 331
 332 // A vector extract of the first f32/f64 position is a subregister copy
 333 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 334           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 335 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 337
 338 // A 128-bit subvector extract from the first 256-bit vector position
 339 // is a subregister copy that needs no instruction.
 340 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 341           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 342 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 343           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 344
 345 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 346           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 347 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 348           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 349
 350 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 351           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 352 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 353           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 354
 355 // A 128-bit subvector insert to the first 256-bit vector position
 356 // is a subregister copy that needs no instruction.
 357 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 358 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 359           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 360 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 }
 371
 372 // Implicitly promote a 32-bit scalar to a vector.
 373 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 374           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 375 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 // Implicitly promote a 64-bit scalar to a vector.
 378 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 379           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 380 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382
 383 // Bitcasts between 128-bit vector types. Return the original type since
 384 // no instruction is needed for the conversion
 385 let Predicates = [HasSSE2] in {
 386   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 387   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 388   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 392   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 397   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 402   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 407   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 412   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 416 }
 417
 418 // Bitcasts between 256-bit vector types. Return the original type since
 419 // no instruction is needed for the conversion
 420 let Predicates = [HasAVX] in {
 421   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 422   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 423   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 427   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 431   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 432   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 436   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 437   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 441   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 442   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 447   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 451 }
 452
 453 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 454 // This is expanded by ExpandPostRAPseudos.
 455 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 456     isPseudo = 1, SchedRW = [WriteZero] in {
 457   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 458                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 459   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 460                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 461 }
 462
 463 //===----------------------------------------------------------------------===//
 464 // AVX & SSE - Zero/One Vectors
 465 //===----------------------------------------------------------------------===//
 466
 467 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 468 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 469 // swizzled by ExecutionDepsFix to pxor.
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-zeros value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 476 }
 477
 478 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 479 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 480 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 483
 484
 485 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 486 // and doesn't need it because on sandy bridge the register is set to zero
 487 // at the rename stage without using any execution unit, so SET0PSY
 488 // and SET0PDY can be used for vector int instructions without penalty
 489 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 490     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 491 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 492                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 493 }
 494
 495 let Predicates = [HasAVX] in
 496   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 497
 498 let Predicates = [HasAVX2] in {
 499   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 500   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 501   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 503 }
 504
 505 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 506 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 507 let Predicates = [HasAVX1Only] in {
 508 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 509 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 510           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511
 512 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 513 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 514           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515
 516 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 517 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 518           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519
 520 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 521 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 522           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 }
 524
 525 // We set canFoldAsLoad because this can be converted to a constant-pool
 526 // load of an all-ones value if folding it would be beneficial.
 527 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 528     isPseudo = 1, SchedRW = [WriteZero] in {
 529   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 530                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 531   let Predicates = [HasAVX2] in
 532   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 533                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 534 }
 535
 536
 537 //===----------------------------------------------------------------------===//
 538 // SSE 1 & 2 - Move FP Scalar Instructions
 539 //
 540 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 541 // register copies because it's a partial register update; Register-to-register
 542 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 543 // that the insert be implementable in terms of a copy, and just mentioned, we
 544 // don't use movss/movsd for copies.
 545 //===----------------------------------------------------------------------===//
 546
 547 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 548                          X86MemOperand x86memop, string base_opc,
 549                          string asm_opr, Domain d = GenericDomain> {
 550   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 551               (ins VR128:$src1, RC:$src2),
 552               !strconcat(base_opc, asm_opr),
 553               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 554                                  (scalar_to_vector RC:$src2))))],
 555               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
 556
 557   // For the disassembler
 558   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 559   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 560                   (ins VR128:$src1, RC:$src2),
 561                   !strconcat(base_opc, asm_opr),
 562                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 563 }
 564
 565 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 566                       X86MemOperand x86memop, string OpcodeStr,
 567                       Domain d = GenericDomain> {
 568   // AVX
 569   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 570                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
 571                               VEX_4V, VEX_LIG;
 572
 573   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 574                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 575                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 576                      VEX, VEX_LIG, Sched<[WriteStore]>;
 577   // SSE1 & 2
 578   let Constraints = "$src1 = $dst" in {
 579     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 580                               "\t{$src2, $dst|$dst, $src2}", d>;
 581   }
 582
 583   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 584                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 585                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 586                   Sched<[WriteStore]>;
 587 }
 588
 589 // Loading from memory automatically zeroing upper bits.
 590 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 591                          PatFrag mem_pat, string OpcodeStr,
 592                          Domain d = GenericDomain> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
 604                         SSEPackedSingle>, XS;
 605 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
 606                         SSEPackedDouble>, XD;
 607
 608 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 609   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
 610                              SSEPackedSingle>, XS;
 611
 612   let AddedComplexity = 20 in
 613     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
 614                                SSEPackedDouble>, XD;
 615 }
 616
 617 // Patterns
 618 let Predicates = [UseAVX] in {
 619   let AddedComplexity = 20 in {
 620   // MOVSSrm zeros the high parts of the register; represent this
 621   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 626   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 628
 629   // MOVSDrm zeros the high parts of the register; represent this
 630   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 631   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 639   def : Pat<(v2f64 (X86vzload addr:$src)),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641
 642   // Represent the same patterns above but in the form they appear for
 643   // 256-bit types
 644   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 645                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 646             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 647   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 648                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 649             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 650   }
 651
 652   // Extract and store.
 653   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 654                    addr:$dst),
 655             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 656   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 657                    addr:$dst),
 658             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 659
 660   // Shuffle with VMOVSS
 661   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 662             (VMOVSSrr (v4i32 VR128:$src1),
 663                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 664   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 665             (VMOVSSrr (v4f32 VR128:$src1),
 666                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 667
 668   // 256-bit variants
 669   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 670             (SUBREG_TO_REG (i32 0),
 671               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 672                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 673               sub_xmm)>;
 674   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 675             (SUBREG_TO_REG (i32 0),
 676               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 677                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 678               sub_xmm)>;
 679
 680   // Shuffle with VMOVSD
 681   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 682             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 683   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689
 690   // 256-bit variants
 691   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 692             (SUBREG_TO_REG (i32 0),
 693               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 694                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 695               sub_xmm)>;
 696   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 697             (SUBREG_TO_REG (i32 0),
 698               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 699                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 700               sub_xmm)>;
 701
 702   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 703   // is during lowering, where it's not possible to recognize the fold cause
 704   // it has two uses through a bitcast. One use disappears at isel time and the
 705   // fold opportunity reappears.
 706   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 707             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 708   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714 }
 715
 716 let Predicates = [UseSSE1] in {
 717   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 718   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 719   // MOVSS to the lower bits.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 721             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 723             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 725             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   }
 727
 728   let AddedComplexity = 20 in {
 729   // MOVSSrm already zeros the high parts of the register.
 730   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 731             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 732   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   }
 737
 738   // Extract and store.
 739   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 740                    addr:$dst),
 741             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 742
 743   // Shuffle with MOVSS
 744   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 745             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 746   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748 }
 749
 750 let Predicates = [UseSSE2] in {
 751   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 752   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 753   // MOVSD to the lower bits.
 754   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 755             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 756   }
 757
 758   let AddedComplexity = 20 in {
 759   // MOVSDrm already zeros the high parts of the register.
 760   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 761             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 762   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzload addr:$src)),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   }
 771
 772   // Extract and store.
 773   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 774                    addr:$dst),
 775             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 776
 777   // Shuffle with MOVSD
 778   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 779             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 780   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786
 787   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 788   // is during lowering, where it's not possible to recognize the fold because
 789   // it has two uses through a bitcast. One use disappears at isel time and the
 790   // fold opportunity reappears.
 791   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 792             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 793   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799 }
 800
 801 //===----------------------------------------------------------------------===//
 802 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 803 //===----------------------------------------------------------------------===//
 804
 805 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 806                             X86MemOperand x86memop, PatFrag ld_frag,
 807                             string asm, Domain d,
 808                             OpndItins itins,
 809                             bit IsReMaterializable = 1> {
 810 let hasSideEffects = 0 in
 811   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 812               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 813            Sched<[WriteFShuffle]>;
 814 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 815   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 816               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 817                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 818            Sched<[WriteLoad]>;
 819 }
 820
 821 let Predicates = [HasAVX, NoVLX] in {
 822 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 823                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 824                               PS, VEX;
 825 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 826                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 827                               PD, VEX;
 828 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 829                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 830                               PS, VEX;
 831 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 832                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 833                               PD, VEX;
 834
 835 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               PS, VEX, VEX_L;
 838 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               PD, VEX, VEX_L;
 841 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               PS, VEX, VEX_L;
 844 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               PD, VEX, VEX_L;
 847 }
 848
 849 let Predicates = [UseSSE1] in {
 850 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 851                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 852                               PS;
 853 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 854                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 855                               PS;
 856 }
 857 let Predicates = [UseSSE2] in {
 858 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 859                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 860                               PD;
 861 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 862                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 863                               PD;
 864 }
 865
 866 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 867 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 868                    "movaps\t{$src, $dst|$dst, $src}",
 869                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 870                    IIC_SSE_MOVA_P_MR>, VEX;
 871 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 872                    "movapd\t{$src, $dst|$dst, $src}",
 873                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 874                    IIC_SSE_MOVA_P_MR>, VEX;
 875 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 876                    "movups\t{$src, $dst|$dst, $src}",
 877                    [(store (v4f32 VR128:$src), addr:$dst)],
 878                    IIC_SSE_MOVU_P_MR>, VEX;
 879 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 880                    "movupd\t{$src, $dst|$dst, $src}",
 881                    [(store (v2f64 VR128:$src), addr:$dst)],
 882                    IIC_SSE_MOVU_P_MR>, VEX;
 883 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 884                    "movaps\t{$src, $dst|$dst, $src}",
 885                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 886                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 887 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 888                    "movapd\t{$src, $dst|$dst, $src}",
 889                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 890                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 891 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 892                    "movups\t{$src, $dst|$dst, $src}",
 893                    [(store (v8f32 VR256:$src), addr:$dst)],
 894                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 895 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 896                    "movupd\t{$src, $dst|$dst, $src}",
 897                    [(store (v4f64 VR256:$src), addr:$dst)],
 898                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 899 } // SchedRW
 900
 901 // For disassembler
 902 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 903     SchedRW = [WriteFShuffle] in {
 904   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 905                           (ins VR128:$src),
 906                           "movaps\t{$src, $dst|$dst, $src}", [],
 907                           IIC_SSE_MOVA_P_RR>, VEX;
 908   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 909                            (ins VR128:$src),
 910                            "movapd\t{$src, $dst|$dst, $src}", [],
 911                            IIC_SSE_MOVA_P_RR>, VEX;
 912   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 913                            (ins VR128:$src),
 914                            "movups\t{$src, $dst|$dst, $src}", [],
 915                            IIC_SSE_MOVU_P_RR>, VEX;
 916   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 917                            (ins VR128:$src),
 918                            "movupd\t{$src, $dst|$dst, $src}", [],
 919                            IIC_SSE_MOVU_P_RR>, VEX;
 920   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 921                             (ins VR256:$src),
 922                             "movaps\t{$src, $dst|$dst, $src}", [],
 923                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 924   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 925                             (ins VR256:$src),
 926                             "movapd\t{$src, $dst|$dst, $src}", [],
 927                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 928   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 929                             (ins VR256:$src),
 930                             "movups\t{$src, $dst|$dst, $src}", [],
 931                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 932   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 933                             (ins VR256:$src),
 934                             "movupd\t{$src, $dst|$dst, $src}", [],
 935                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 936 }
 937
 938 let Predicates = [HasAVX] in {
 939 def : Pat<(v8i32 (X86vzmovl
 940                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 942 def : Pat<(v4i64 (X86vzmovl
 943                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 945 def : Pat<(v8f32 (X86vzmovl
 946                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 948 def : Pat<(v4f64 (X86vzmovl
 949                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 950           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 951 }
 952
 953
 954 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 955           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 956 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 957           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 958
 959 let SchedRW = [WriteStore] in {
 960 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 961                    "movaps\t{$src, $dst|$dst, $src}",
 962                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 963                    IIC_SSE_MOVA_P_MR>;
 964 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 965                    "movapd\t{$src, $dst|$dst, $src}",
 966                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 967                    IIC_SSE_MOVA_P_MR>;
 968 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movups\t{$src, $dst|$dst, $src}",
 970                    [(store (v4f32 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVU_P_MR>;
 972 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 973                    "movupd\t{$src, $dst|$dst, $src}",
 974                    [(store (v2f64 VR128:$src), addr:$dst)],
 975                    IIC_SSE_MOVU_P_MR>;
 976 } // SchedRW
 977
 978 // For disassembler
 979 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 980     SchedRW = [WriteFShuffle] in {
 981   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 982                          "movaps\t{$src, $dst|$dst, $src}", [],
 983                          IIC_SSE_MOVA_P_RR>;
 984   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 985                          "movapd\t{$src, $dst|$dst, $src}", [],
 986                          IIC_SSE_MOVA_P_RR>;
 987   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 988                          "movups\t{$src, $dst|$dst, $src}", [],
 989                          IIC_SSE_MOVU_P_RR>;
 990   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 991                          "movupd\t{$src, $dst|$dst, $src}", [],
 992                          IIC_SSE_MOVU_P_RR>;
 993 }
 994
 995 let Predicates = [HasAVX] in {
 996   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 997             (VMOVUPSmr addr:$dst, VR128:$src)>;
 998   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 999             (VMOVUPDmr addr:$dst, VR128:$src)>;
1000 }
1001
1002 let Predicates = [UseSSE1] in
1003   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1004             (MOVUPSmr addr:$dst, VR128:$src)>;
1005 let Predicates = [UseSSE2] in
1006   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1007             (MOVUPDmr addr:$dst, VR128:$src)>;
1008
1009 // Use vmovaps/vmovups for AVX integer load/store.
1010 let Predicates = [HasAVX, NoVLX] in {
1011   // 128-bit load/store
1012   def : Pat<(alignedloadv2i64 addr:$src),
1013             (VMOVAPSrm addr:$src)>;
1014   def : Pat<(loadv2i64 addr:$src),
1015             (VMOVUPSrm addr:$src)>;
1016
1017   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033
1034   // 256-bit load/store
1035   def : Pat<(alignedloadv4i64 addr:$src),
1036             (VMOVAPSYrm addr:$src)>;
1037   def : Pat<(loadv4i64 addr:$src),
1038             (VMOVUPSYrm addr:$src)>;
1039   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055
1056   // Special patterns for storing subvector extracts of lower 128-bits
1057   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1058   def : Pat<(alignedstore (v2f64 (extract_subvector
1059                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(alignedstore (v4f32 (extract_subvector
1062                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(alignedstore (v2i64 (extract_subvector
1065                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(alignedstore (v4i32 (extract_subvector
1068                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(alignedstore (v8i16 (extract_subvector
1071                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(alignedstore (v16i8 (extract_subvector
1074                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076
1077   def : Pat<(store (v2f64 (extract_subvector
1078                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1079             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1080   def : Pat<(store (v4f32 (extract_subvector
1081                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1082             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1083   def : Pat<(store (v2i64 (extract_subvector
1084                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1085             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1086   def : Pat<(store (v4i32 (extract_subvector
1087                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1088             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1089   def : Pat<(store (v8i16 (extract_subvector
1090                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1091             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1092   def : Pat<(store (v16i8 (extract_subvector
1093                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1094             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1095 }
1096
1097 // Use movaps / movups for SSE integer load / store (one byte shorter).
1098 // The instructions selected below are then converted to MOVDQA/MOVDQU
1099 // during the SSE domain pass.
1100 let Predicates = [UseSSE1] in {
1101   def : Pat<(alignedloadv2i64 addr:$src),
1102             (MOVAPSrm addr:$src)>;
1103   def : Pat<(loadv2i64 addr:$src),
1104             (MOVUPSrm addr:$src)>;
1105
1106   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1107             (MOVAPSmr addr:$dst, VR128:$src)>;
1108   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1115             (MOVUPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122 }
1123
1124 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1125 // bits are disregarded. FIXME: Set encoding to pseudo!
1126 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1127 let isCodeGenOnly = 1 in {
1128   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1129                          "movaps\t{$src, $dst|$dst, $src}",
1130                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1131                          IIC_SSE_MOVA_P_RM>, VEX;
1132   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1133                          "movapd\t{$src, $dst|$dst, $src}",
1134                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1135                          IIC_SSE_MOVA_P_RM>, VEX;
1136   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1137                        "movaps\t{$src, $dst|$dst, $src}",
1138                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1139                        IIC_SSE_MOVA_P_RM>;
1140   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1141                        "movapd\t{$src, $dst|$dst, $src}",
1142                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1143                        IIC_SSE_MOVA_P_RM>;
1144 }
1145 }
1146
1147 //===----------------------------------------------------------------------===//
1148 // SSE 1 & 2 - Move Low packed FP Instructions
1149 //===----------------------------------------------------------------------===//
1150
1151 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1152                                       string base_opc, string asm_opr,
1153                                       InstrItinClass itin> {
1154   def PSrm : PI<opc, MRMSrcMem,
1155          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1156          !strconcat(base_opc, "s", asm_opr),
1157      [(set VR128:$dst,
1158        (psnode VR128:$src1,
1159               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1160               itin, SSEPackedSingle>, PS,
1161      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1162
1163   def PDrm : PI<opc, MRMSrcMem,
1164          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1165          !strconcat(base_opc, "d", asm_opr),
1166      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1167                               (scalar_to_vector (loadf64 addr:$src2)))))],
1168               itin, SSEPackedDouble>, PD,
1169      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1170
1171 }
1172
1173 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1174                                  string base_opc, InstrItinClass itin> {
1175   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1176                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1177                                     itin>, VEX_4V;
1178
1179 let Constraints = "$src1 = $dst" in
1180   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1181                                     "\t{$src2, $dst|$dst, $src2}",
1182                                     itin>;
1183 }
1184
1185 let AddedComplexity = 20 in {
1186   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1187                                     IIC_SSE_MOV_LH>;
1188 }
1189
1190 let SchedRW = [WriteStore] in {
1191 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1192                    "movlps\t{$src, $dst|$dst, $src}",
1193                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1194                                  (iPTR 0))), addr:$dst)],
1195                                  IIC_SSE_MOV_LH>, VEX;
1196 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1197                    "movlpd\t{$src, $dst|$dst, $src}",
1198                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1199                                  (iPTR 0))), addr:$dst)],
1200                                  IIC_SSE_MOV_LH>, VEX;
1201 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1202                    "movlps\t{$src, $dst|$dst, $src}",
1203                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1204                                  (iPTR 0))), addr:$dst)],
1205                                  IIC_SSE_MOV_LH>;
1206 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1207                    "movlpd\t{$src, $dst|$dst, $src}",
1208                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1209                                  (iPTR 0))), addr:$dst)],
1210                                  IIC_SSE_MOV_LH>;
1211 } // SchedRW
1212
1213 let Predicates = [HasAVX] in {
1214   // Shuffle with VMOVLPS
1215   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1216             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219
1220   // Shuffle with VMOVLPD
1221   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1223   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1226                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1227             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1228
1229   // Store patterns
1230   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1231                    addr:$src1),
1232             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1233   def : Pat<(store (v4i32 (X86Movlps
1234                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1235             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1236   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1237                    addr:$src1),
1238             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1239   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1240                    addr:$src1),
1241             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1242 }
1243
1244 let Predicates = [UseSSE1] in {
1245   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1246   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1247                                  (iPTR 0))), addr:$src1),
1248             (MOVLPSmr addr:$src1, VR128:$src2)>;
1249
1250   // Shuffle with MOVLPS
1251   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1252             (MOVLPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(X86Movlps VR128:$src1,
1256                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1257             (MOVLPSrm VR128:$src1, addr:$src2)>;
1258
1259   // Store patterns
1260   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1261                                       addr:$src1),
1262             (MOVLPSmr addr:$src1, VR128:$src2)>;
1263   def : Pat<(store (v4i32 (X86Movlps
1264                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1265                               addr:$src1),
1266             (MOVLPSmr addr:$src1, VR128:$src2)>;
1267 }
1268
1269 let Predicates = [UseSSE2] in {
1270   // Shuffle with MOVLPD
1271   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1272             (MOVLPDrm VR128:$src1, addr:$src2)>;
1273   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1276                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1277             (MOVLPDrm VR128:$src1, addr:$src2)>;
1278
1279   // Store patterns
1280   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1281                            addr:$src1),
1282             (MOVLPDmr addr:$src1, VR128:$src2)>;
1283   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1284                            addr:$src1),
1285             (MOVLPDmr addr:$src1, VR128:$src2)>;
1286 }
1287
1288 //===----------------------------------------------------------------------===//
1289 // SSE 1 & 2 - Move Hi packed FP Instructions
1290 //===----------------------------------------------------------------------===//
1291
1292 let AddedComplexity = 20 in {
1293   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1294                                     IIC_SSE_MOV_LH>;
1295 }
1296
1297 let SchedRW = [WriteStore] in {
1298 // v2f64 extract element 1 is always custom lowered to unpack high to low
1299 // and extract element 0 so the non-store version isn't too horrible.
1300 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1301                    "movhps\t{$src, $dst|$dst, $src}",
1302                    [(store (f64 (vector_extract
1303                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1304                                             (bc_v2f64 (v4f32 VR128:$src))),
1305                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1306 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1307                    "movhpd\t{$src, $dst|$dst, $src}",
1308                    [(store (f64 (vector_extract
1309                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1310                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1311 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1312                    "movhps\t{$src, $dst|$dst, $src}",
1313                    [(store (f64 (vector_extract
1314                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1315                                             (bc_v2f64 (v4f32 VR128:$src))),
1316                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1317 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1318                    "movhpd\t{$src, $dst|$dst, $src}",
1319                    [(store (f64 (vector_extract
1320                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1321                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1322 } // SchedRW
1323
1324 let Predicates = [HasAVX] in {
1325   // VMOVHPS patterns
1326   def : Pat<(X86Movlhps VR128:$src1,
1327                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1328             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1329   def : Pat<(X86Movlhps VR128:$src1,
1330                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1331             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1332
1333   // VMOVHPD patterns
1334
1335   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1336   // is during lowering, where it's not possible to recognize the load fold
1337   // cause it has two uses through a bitcast. One use disappears at isel time
1338   // and the fold opportunity reappears.
1339   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1340                       (scalar_to_vector (loadf64 addr:$src2)))),
1341             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1342   // Also handle an i64 load because that may get selected as a faster way to
1343   // load the data.
1344   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1345                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1346             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1347
1348   def : Pat<(store (f64 (vector_extract
1349                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1350                           (iPTR 0))), addr:$dst),
1351             (VMOVHPDmr addr:$dst, VR128:$src)>;
1352 }
1353
1354 let Predicates = [UseSSE1] in {
1355   // MOVHPS patterns
1356   def : Pat<(X86Movlhps VR128:$src1,
1357                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1358             (MOVHPSrm VR128:$src1, addr:$src2)>;
1359   def : Pat<(X86Movlhps VR128:$src1,
1360                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1361             (MOVHPSrm VR128:$src1, addr:$src2)>;
1362 }
1363
1364 let Predicates = [UseSSE2] in {
1365   // MOVHPD patterns
1366
1367   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1368   // is during lowering, where it's not possible to recognize the load fold
1369   // cause it has two uses through a bitcast. One use disappears at isel time
1370   // and the fold opportunity reappears.
1371   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1372                       (scalar_to_vector (loadf64 addr:$src2)))),
1373             (MOVHPDrm VR128:$src1, addr:$src2)>;
1374   // Also handle an i64 load because that may get selected as a faster way to
1375   // load the data.
1376   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1377                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1378             (MOVHPDrm VR128:$src1, addr:$src2)>;
1379
1380   def : Pat<(store (f64 (vector_extract
1381                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1382                           (iPTR 0))), addr:$dst),
1383             (MOVHPDmr addr:$dst, VR128:$src)>;
1384 }
1385
1386 //===----------------------------------------------------------------------===//
1387 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1388 //===----------------------------------------------------------------------===//
1389
1390 let AddedComplexity = 20, Predicates = [UseAVX] in {
1391   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1392                                        (ins VR128:$src1, VR128:$src2),
1393                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1394                       [(set VR128:$dst,
1395                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1396                         IIC_SSE_MOV_LH>,
1397                       VEX_4V, Sched<[WriteFShuffle]>;
1398   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1399                                        (ins VR128:$src1, VR128:$src2),
1400                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1401                       [(set VR128:$dst,
1402                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1403                         IIC_SSE_MOV_LH>,
1404                       VEX_4V, Sched<[WriteFShuffle]>;
1405 }
1406 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1407   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1408                                        (ins VR128:$src1, VR128:$src2),
1409                       "movlhps\t{$src2, $dst|$dst, $src2}",
1410                       [(set VR128:$dst,
1411                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1412                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1413   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1414                                        (ins VR128:$src1, VR128:$src2),
1415                       "movhlps\t{$src2, $dst|$dst, $src2}",
1416                       [(set VR128:$dst,
1417                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1418                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1419 }
1420
1421 let Predicates = [UseAVX] in {
1422   // MOVLHPS patterns
1423   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1424             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1425   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1427
1428   // MOVHLPS patterns
1429   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1430             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1431 }
1432
1433 let Predicates = [UseSSE1] in {
1434   // MOVLHPS patterns
1435   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1436             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1437   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1439
1440   // MOVHLPS patterns
1441   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1442             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1443 }
1444
1445 //===----------------------------------------------------------------------===//
1446 // SSE 1 & 2 - Conversion Instructions
1447 //===----------------------------------------------------------------------===//
1448
1449 def SSE_CVT_PD : OpndItins<
1450   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1451 >;
1452
1453 let Sched = WriteCvtI2F in
1454 def SSE_CVT_PS : OpndItins<
1455   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1456 >;
1457
1458 let Sched = WriteCvtI2F in
1459 def SSE_CVT_Scalar : OpndItins<
1460   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1461 >;
1462
1463 let Sched = WriteCvtF2I in
1464 def SSE_CVT_SS2SI_32 : OpndItins<
1465   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1466 >;
1467
1468 let Sched = WriteCvtF2I in
1469 def SSE_CVT_SS2SI_64 : OpndItins<
1470   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1471 >;
1472
1473 let Sched = WriteCvtF2I in
1474 def SSE_CVT_SD2SI : OpndItins<
1475   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1476 >;
1477
1478 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1479                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1480                      string asm, OpndItins itins> {
1481   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1482                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1483                         itins.rr>, Sched<[itins.Sched]>;
1484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1485                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1486                         itins.rm>, Sched<[itins.Sched.Folded]>;
1487 }
1488
1489 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1490                        X86MemOperand x86memop, string asm, Domain d,
1491                        OpndItins itins> {
1492 let hasSideEffects = 0 in {
1493   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1494              [], itins.rr, d>, Sched<[itins.Sched]>;
1495   let mayLoad = 1 in
1496   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1497              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1498 }
1499 }
1500
1501 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1502                           X86MemOperand x86memop, string asm> {
1503 let hasSideEffects = 0, Predicates = [UseAVX] in {
1504   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1505               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1506            Sched<[WriteCvtI2F]>;
1507   let mayLoad = 1 in
1508   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1509               (ins DstRC:$src1, x86memop:$src),
1510               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1511            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1512 } // hasSideEffects = 0
1513 }
1514
1515 let Predicates = [UseAVX] in {
1516 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1517                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1518                                 SSE_CVT_SS2SI_32>,
1519                                 XS, VEX, VEX_LIG;
1520 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1521                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1522                                 SSE_CVT_SS2SI_64>,
1523                                 XS, VEX, VEX_W, VEX_LIG;
1524 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1525                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1526                                 SSE_CVT_SD2SI>,
1527                                 XD, VEX, VEX_LIG;
1528 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1529                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1530                                 SSE_CVT_SD2SI>,
1531                                 XD, VEX, VEX_W, VEX_LIG;
1532
1533 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1534                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1537 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1541 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1545 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1549 }
1550 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1551 // register, but the same isn't true when only using memory operands,
1552 // provide other assembly "l" and "q" forms to address this explicitly
1553 // where appropriate to do so.
1554 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1555                                   XS, VEX_4V, VEX_LIG;
1556 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1557                                   XS, VEX_4V, VEX_W, VEX_LIG;
1558 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1559                                   XD, VEX_4V, VEX_LIG;
1560 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1561                                   XD, VEX_4V, VEX_W, VEX_LIG;
1562
1563 let Predicates = [UseAVX] in {
1564   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1565                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1566   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568
1569   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1570             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1571   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1572             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1574             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1576             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577
1578   def : Pat<(f32 (sint_to_fp GR32:$src)),
1579             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1580   def : Pat<(f32 (sint_to_fp GR64:$src)),
1581             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1582   def : Pat<(f64 (sint_to_fp GR32:$src)),
1583             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR64:$src)),
1585             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1586 }
1587
1588 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1589                       "cvttss2si\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_SS2SI_32>, XS;
1591 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1592                       "cvttss2si\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_SS2SI_64>, XS, REX_W;
1594 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1595                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_SD2SI>, XD;
1597 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1598                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_SD2SI>, XD, REX_W;
1600 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1601                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1602                       SSE_CVT_Scalar>, XS;
1603 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1604                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1605                       SSE_CVT_Scalar>, XS, REX_W;
1606 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1607                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1608                       SSE_CVT_Scalar>, XD;
1609 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1610                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1611                       SSE_CVT_Scalar>, XD, REX_W;
1612
1613 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1614                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1617 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1621 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1625 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1629
1630 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1631                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1632 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1634
1635 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1636 // and/or XMM operand(s).
1637
1638 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1639                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1640                          string asm, OpndItins itins> {
1641   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1642               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1643               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1644            Sched<[itins.Sched]>;
1645   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1646               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1647               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1648            Sched<[itins.Sched.Folded]>;
1649 }
1650
1651 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1652                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1653                     PatFrag ld_frag, string asm, OpndItins itins,
1654                     bit Is2Addr = 1> {
1655   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1656               !if(Is2Addr,
1657                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1658                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1659               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1660               itins.rr>, Sched<[itins.Sched]>;
1661   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1662               (ins DstRC:$src1, x86memop:$src2),
1663               !if(Is2Addr,
1664                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1665                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1666               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1667               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1668 }
1669
1670 let Predicates = [UseAVX] in {
1671 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1672                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1673                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1674 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1675                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1676                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1677 }
1678 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1679                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1680 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1681                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1682
1683
1684 let isCodeGenOnly = 1 in {
1685   let Predicates = [UseAVX] in {
1686   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1687             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1688             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1689   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1690             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1691             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1692             VEX_W;
1693   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1694             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1695             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1696   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1697             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1698             SSE_CVT_Scalar, 0>, XD,
1699             VEX_4V, VEX_W;
1700   }
1701   let Constraints = "$src1 = $dst" in {
1702     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1703                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1704                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1705     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1706                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1707                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1708     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1709                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1710                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1711     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1712                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1713                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1714   }
1715 } // isCodeGenOnly = 1
1716
1717 /// SSE 1 Only
1718
1719 // Aliases for intrinsics
1720 let isCodeGenOnly = 1 in {
1721 let Predicates = [UseAVX] in {
1722 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1723                                     ssmem, sse_load_f32, "cvttss2si",
1724                                     SSE_CVT_SS2SI_32>, XS, VEX;
1725 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1726                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1727                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1728                                    XS, VEX, VEX_W;
1729 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1730                                     sdmem, sse_load_f64, "cvttsd2si",
1731                                     SSE_CVT_SD2SI>, XD, VEX;
1732 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1733                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1734                                   "cvttsd2si", SSE_CVT_SD2SI>,
1735                                   XD, VEX, VEX_W;
1736 }
1737 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1738                                     ssmem, sse_load_f32, "cvttss2si",
1739                                     SSE_CVT_SS2SI_32>, XS;
1740 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1741                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1742                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1743 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1744                                     sdmem, sse_load_f64, "cvttsd2si",
1745                                     SSE_CVT_SD2SI>, XD;
1746 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1747                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1748                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1749 } // isCodeGenOnly = 1
1750
1751 let Predicates = [UseAVX] in {
1752 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1753                                   ssmem, sse_load_f32, "cvtss2si",
1754                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1755 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1756                                   ssmem, sse_load_f32, "cvtss2si",
1757                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1758 }
1759 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1760                                ssmem, sse_load_f32, "cvtss2si",
1761                                SSE_CVT_SS2SI_32>, XS;
1762 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1763                                  ssmem, sse_load_f32, "cvtss2si",
1764                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1765
1766 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1767                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1768                                SSEPackedSingle, SSE_CVT_PS>,
1769                                PS, VEX, Requires<[HasAVX]>;
1770 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1771                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1772                                SSEPackedSingle, SSE_CVT_PS>,
1773                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1774
1775 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1776                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1777                             SSEPackedSingle, SSE_CVT_PS>,
1778                             PS, Requires<[UseSSE2]>;
1779
1780 let Predicates = [UseAVX] in {
1781 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1782                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1785 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1789 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1793 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1797 }
1798
1799 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1800                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1803 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1807 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1808                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1811 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1815
1816 /// SSE 2 Only
1817
1818 // Convert scalar double to scalar single
1819 let hasSideEffects = 0, Predicates = [UseAVX] in {
1820 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1821                        (ins FR64:$src1, FR64:$src2),
1822                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1823                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1824                       Sched<[WriteCvtF2F]>;
1825 let mayLoad = 1 in
1826 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1827                        (ins FR64:$src1, f64mem:$src2),
1828                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1829                       [], IIC_SSE_CVT_Scalar_RM>,
1830                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1831                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1832 }
1833
1834 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1835           Requires<[UseAVX]>;
1836
1837 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1838                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1839                       [(set FR32:$dst, (fround FR64:$src))],
1840                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1841 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1842                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1843                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1844                       IIC_SSE_CVT_Scalar_RM>,
1845                       XD,
1846                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1847
1848 let isCodeGenOnly = 1 in {
1849 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1850                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1851                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1852                        [(set VR128:$dst,
1853                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1854                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>,
1855                        Sched<[WriteCvtF2F]>;
1856 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1857                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1858                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1859                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1860                                           VR128:$src1, sse_load_f64:$src2))],
1861                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>,
1862                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1863
1864 let Constraints = "$src1 = $dst" in {
1865 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1866                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1867                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1868                        [(set VR128:$dst,
1869                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1870                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1871                        Sched<[WriteCvtF2F]>;
1872 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1873                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1874                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1875                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1876                                           VR128:$src1, sse_load_f64:$src2))],
1877                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1878                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1879 }
1880 } // isCodeGenOnly = 1
1881
1882 // Convert scalar single to scalar double
1883 // SSE2 instructions with XS prefix
1884 let hasSideEffects = 0, Predicates = [UseAVX] in {
1885 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1886                     (ins FR32:$src1, FR32:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [], IIC_SSE_CVT_Scalar_RR>,
1889                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1890                     Sched<[WriteCvtF2F]>;
1891 let mayLoad = 1 in
1892 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1893                     (ins FR32:$src1, f32mem:$src2),
1894                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1895                     [], IIC_SSE_CVT_Scalar_RM>,
1896                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1897                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1898 }
1899
1900 def : Pat<(f64 (fextend FR32:$src)),
1901     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1902 def : Pat<(fextend (loadf32 addr:$src)),
1903     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1904
1905 def : Pat<(extloadf32 addr:$src),
1906     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1907     Requires<[UseAVX, OptForSize]>;
1908 def : Pat<(extloadf32 addr:$src),
1909     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1910     Requires<[UseAVX, OptForSpeed]>;
1911
1912 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1913                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1914                    [(set FR64:$dst, (fextend FR32:$src))],
1915                    IIC_SSE_CVT_Scalar_RR>, XS,
1916                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1917 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1918                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1919                    [(set FR64:$dst, (extloadf32 addr:$src))],
1920                    IIC_SSE_CVT_Scalar_RM>, XS,
1921                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1922
1923 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1924 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1925 // combine.
1926 // Since these loads aren't folded into the fextend, we have to match it
1927 // explicitly here.
1928 def : Pat<(fextend (loadf32 addr:$src)),
1929           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1930 def : Pat<(extloadf32 addr:$src),
1931           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1932
1933 let isCodeGenOnly = 1 in {
1934 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1935                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1936                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1937                     [(set VR128:$dst,
1938                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1939                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>,
1940                     Sched<[WriteCvtF2F]>;
1941 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1942                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1943                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1944                     [(set VR128:$dst,
1945                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1946                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>,
1947                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1948 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1949 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1950                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1951                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1952                     [(set VR128:$dst,
1953                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1954                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1955                     Sched<[WriteCvtF2F]>;
1956 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1957                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1958                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1959                     [(set VR128:$dst,
1960                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1961                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1962                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1963 }
1964 } // isCodeGenOnly = 1
1965
1966 // Convert packed single/double fp to doubleword
1967 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1968                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1969                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1970                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1971 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1972                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1973                        [(set VR128:$dst,
1974                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1975                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1976 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1977                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1978                         [(set VR256:$dst,
1979                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1980                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1981 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1982                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1983                         [(set VR256:$dst,
1984                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1985                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1986 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1988                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1989                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1990 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1991                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1992                      [(set VR128:$dst,
1993                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1994                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1995
1996
1997 // Convert Packed Double FP to Packed DW Integers
1998 let Predicates = [HasAVX] in {
1999 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2000 // register, but the same isn't true when using memory operands instead.
2001 // Provide other assembly rr and rm forms to address this explicitly.
2002 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2003                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2004                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2005                        VEX, Sched<[WriteCvtF2I]>;
2006
2007 // XMM only
2008 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2009                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2010 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2011                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst,
2013                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2014                        Sched<[WriteCvtF2ILd]>;
2015
2016 // YMM only
2017 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2018                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2019                        [(set VR128:$dst,
2020                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2021                        Sched<[WriteCvtF2I]>;
2022 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2023                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2024                        [(set VR128:$dst,
2025                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2026                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2027 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2028                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2029 }
2030
2031 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2032                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2033                       [(set VR128:$dst,
2034                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2035                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2036 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2037                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2038                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2039                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2040
2041 // Convert with truncation packed single/double fp to doubleword
2042 // SSE2 packed instructions with XS prefix
2043 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2045                          [(set VR128:$dst,
2046                            (int_x86_sse2_cvttps2dq VR128:$src))],
2047                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2048 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2049                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2050                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2051                                             (loadv4f32 addr:$src)))],
2052                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2053 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2054                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2055                           [(set VR256:$dst,
2056                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2057                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2058 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2059                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2060                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2061                                              (loadv8f32 addr:$src)))],
2062                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2063                           Sched<[WriteCvtF2ILd]>;
2064
2065 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2066                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2067                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2068                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2069 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2070                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2071                        [(set VR128:$dst,
2072                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2073                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2074
2075 let Predicates = [HasAVX] in {
2076   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2077             (VCVTDQ2PSrr VR128:$src)>;
2078   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2079             (VCVTDQ2PSrm addr:$src)>;
2080
2081   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2082             (VCVTDQ2PSrr VR128:$src)>;
2083   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2084             (VCVTDQ2PSrm addr:$src)>;
2085
2086   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2087             (VCVTTPS2DQrr VR128:$src)>;
2088   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2089             (VCVTTPS2DQrm addr:$src)>;
2090
2091   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2092             (VCVTDQ2PSYrr VR256:$src)>;
2093   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2094             (VCVTDQ2PSYrm addr:$src)>;
2095
2096   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2097             (VCVTTPS2DQYrr VR256:$src)>;
2098   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2099             (VCVTTPS2DQYrm addr:$src)>;
2100 }
2101
2102 let Predicates = [UseSSE2] in {
2103   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2104             (CVTDQ2PSrr VR128:$src)>;
2105   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2106             (CVTDQ2PSrm addr:$src)>;
2107
2108   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2109             (CVTDQ2PSrr VR128:$src)>;
2110   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2111             (CVTDQ2PSrm addr:$src)>;
2112
2113   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2114             (CVTTPS2DQrr VR128:$src)>;
2115   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2116             (CVTTPS2DQrm addr:$src)>;
2117 }
2118
2119 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2120                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2121                         [(set VR128:$dst,
2122                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2123                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2124
2125 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2126 // register, but the same isn't true when using memory operands instead.
2127 // Provide other assembly rr and rm forms to address this explicitly.
2128
2129 // XMM only
2130 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2131                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2132 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2133                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2134                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2135                                             (loadv2f64 addr:$src)))],
2136                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2137
2138 // YMM only
2139 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2140                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2141                          [(set VR128:$dst,
2142                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2143                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2144 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2145                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2146                          [(set VR128:$dst,
2147                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2148                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2149 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2150                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2151
2152 let Predicates = [HasAVX] in {
2153   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2154             (VCVTTPD2DQYrr VR256:$src)>;
2155   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2156             (VCVTTPD2DQYrm addr:$src)>;
2157 } // Predicates = [HasAVX]
2158
2159 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2160                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2161                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2162                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2163 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2164                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2165                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2166                                         (memopv2f64 addr:$src)))],
2167                                         IIC_SSE_CVT_PD_RM>,
2168                       Sched<[WriteCvtF2ILd]>;
2169
2170 // Convert packed single to packed double
2171 let Predicates = [HasAVX] in {
2172                   // SSE2 instructions without OpSize prefix
2173 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2174                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2175                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2176                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2177 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2178                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2179                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2180                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2181 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2182                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2183                      [(set VR256:$dst,
2184                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2185                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2186 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2187                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2188                      [(set VR256:$dst,
2189                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2190                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2191 }
2192
2193 let Predicates = [UseSSE2] in {
2194 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2195                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2196                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2197                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2198 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2199                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2200                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2201                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2202 }
2203
2204 // Convert Packed DW Integers to Packed Double FP
2205 let Predicates = [HasAVX] in {
2206 let hasSideEffects = 0, mayLoad = 1 in
2207 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2208                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2209                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2210 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2211                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2212                      [(set VR128:$dst,
2213                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2214                    Sched<[WriteCvtI2F]>;
2215 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2216                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2217                      [(set VR256:$dst,
2218                        (int_x86_avx_cvtdq2_pd_256
2219                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2220                     Sched<[WriteCvtI2FLd]>;
2221 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2222                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2223                      [(set VR256:$dst,
2224                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2225                     Sched<[WriteCvtI2F]>;
2226 }
2227
2228 let hasSideEffects = 0, mayLoad = 1 in
2229 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2230                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2231                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2232 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2233                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2234                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2235                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2236
2237 // AVX 256-bit register conversion intrinsics
2238 let Predicates = [HasAVX] in {
2239   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2240             (VCVTDQ2PDYrr VR128:$src)>;
2241   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2242             (VCVTDQ2PDYrm addr:$src)>;
2243 } // Predicates = [HasAVX]
2244
2245 // Convert packed double to packed single
2246 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2247 // register, but the same isn't true when using memory operands instead.
2248 // Provide other assembly rr and rm forms to address this explicitly.
2249 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2250                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2251                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2252                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2253
2254 // XMM only
2255 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2256                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2257 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2258                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2259                         [(set VR128:$dst,
2260                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2261                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2262
2263 // YMM only
2264 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2265                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2266                         [(set VR128:$dst,
2267                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2268                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2269 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2270                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2271                         [(set VR128:$dst,
2272                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2273                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2274 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2275                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2276
2277 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2278                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2279                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2280                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2281 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2282                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2283                      [(set VR128:$dst,
2284                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2285                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2286
2287
2288 // AVX 256-bit register conversion intrinsics
2289 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2290 // whenever possible to avoid declaring two versions of each one.
2291 let Predicates = [HasAVX] in {
2292   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2293             (VCVTDQ2PSYrr VR256:$src)>;
2294   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2295             (VCVTDQ2PSYrm addr:$src)>;
2296
2297   // Match fround and fextend for 128/256-bit conversions
2298   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2299             (VCVTPD2PSrr VR128:$src)>;
2300   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2301             (VCVTPD2PSXrm addr:$src)>;
2302   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2303             (VCVTPD2PSYrr VR256:$src)>;
2304   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2305             (VCVTPD2PSYrm addr:$src)>;
2306
2307   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2308             (VCVTPS2PDrr VR128:$src)>;
2309   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2310             (VCVTPS2PDYrr VR128:$src)>;
2311   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2312             (VCVTPS2PDYrm addr:$src)>;
2313 }
2314
2315 let Predicates = [UseSSE2] in {
2316   // Match fround and fextend for 128 conversions
2317   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2318             (CVTPD2PSrr VR128:$src)>;
2319   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2320             (CVTPD2PSrm addr:$src)>;
2321
2322   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2323             (CVTPS2PDrr VR128:$src)>;
2324 }
2325
2326 //===----------------------------------------------------------------------===//
2327 // SSE 1 & 2 - Compare Instructions
2328 //===----------------------------------------------------------------------===//
2329
2330 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2331 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2332                             Operand CC, SDNode OpNode, ValueType VT,
2333                             PatFrag ld_frag, string asm, string asm_alt,
2334                             OpndItins itins, ImmLeaf immLeaf> {
2335   def rr : SIi8<0xC2, MRMSrcReg,
2336                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2337                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2338                 itins.rr>, Sched<[itins.Sched]>;
2339   def rm : SIi8<0xC2, MRMSrcMem,
2340                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2341                 [(set RC:$dst, (OpNode (VT RC:$src1),
2342                                          (ld_frag addr:$src2), immLeaf:$cc))],
2343                                          itins.rm>,
2344            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2345
2346   // Accept explicit immediate argument form instead of comparison code.
2347   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2348     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2349                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2350                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2351     let mayLoad = 1 in
2352     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2353                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2354                       IIC_SSE_ALU_F32S_RM>,
2355                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2356   }
2357 }
2358
2359 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2360                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2361                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2362                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2363 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2364                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2365                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2366                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2367                  XD, VEX_4V, VEX_LIG;
2368
2369 let Constraints = "$src1 = $dst" in {
2370   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2371                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2372                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2373                   i8immZExt3>, XS;
2374   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2375                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2376                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2377                   SSE_ALU_F64S, i8immZExt3>, XD;
2378 }
2379
2380 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2381                          Intrinsic Int, string asm, OpndItins itins,
2382                          ImmLeaf immLeaf> {
2383   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2384                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2385                         [(set VR128:$dst, (Int VR128:$src1,
2386                                                VR128:$src, immLeaf:$cc))],
2387                                                itins.rr>,
2388            Sched<[itins.Sched]>;
2389   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2390                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2391                         [(set VR128:$dst, (Int VR128:$src1,
2392                                                (load addr:$src), immLeaf:$cc))],
2393                                                itins.rm>,
2394            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2395 }
2396
2397 let isCodeGenOnly = 1 in {
2398   // Aliases to match intrinsics which expect XMM operand(s).
2399   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2400                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2401                        SSE_ALU_F32S, i8immZExt5>,
2402                        XS, VEX_4V;
2403   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2404                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2405                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2406                        XD, VEX_4V;
2407   let Constraints = "$src1 = $dst" in {
2408     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2409                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2410                          SSE_ALU_F32S, i8immZExt3>, XS;
2411     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2412                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2413                          SSE_ALU_F64S, i8immZExt3>,
2414                          XD;
2415 }
2416 }
2417
2418
2419 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2420 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2421                             ValueType vt, X86MemOperand x86memop,
2422                             PatFrag ld_frag, string OpcodeStr> {
2423   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2424                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2425                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2426                      IIC_SSE_COMIS_RR>,
2427           Sched<[WriteFAdd]>;
2428   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2429                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2430                      [(set EFLAGS, (OpNode (vt RC:$src1),
2431                                            (ld_frag addr:$src2)))],
2432                                            IIC_SSE_COMIS_RM>,
2433           Sched<[WriteFAddLd, ReadAfterLd]>;
2434 }
2435
2436 let Defs = [EFLAGS] in {
2437   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2438                                   "ucomiss">, PS, VEX, VEX_LIG;
2439   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2440                                   "ucomisd">, PD, VEX, VEX_LIG;
2441   let Pattern = []<dag> in {
2442     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2443                                     "comiss">, PS, VEX, VEX_LIG;
2444     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2445                                     "comisd">, PD, VEX, VEX_LIG;
2446   }
2447
2448   let isCodeGenOnly = 1 in {
2449     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2450                               load, "ucomiss">, PS, VEX;
2451     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2452                               load, "ucomisd">, PD, VEX;
2453
2454     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2455                               load, "comiss">, PS, VEX;
2456     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2457                               load, "comisd">, PD, VEX;
2458   }
2459   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2460                                   "ucomiss">, PS;
2461   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2462                                   "ucomisd">, PD;
2463
2464   let Pattern = []<dag> in {
2465     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2466                                     "comiss">, PS;
2467     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2468                                     "comisd">, PD;
2469   }
2470
2471   let isCodeGenOnly = 1 in {
2472     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2473                                 load, "ucomiss">, PS;
2474     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2475                                 load, "ucomisd">, PD;
2476
2477     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2478                                     "comiss">, PS;
2479     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2480                                     "comisd">, PD;
2481   }
2482 } // Defs = [EFLAGS]
2483
2484 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2485 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2486                             Operand CC, Intrinsic Int, string asm,
2487                             string asm_alt, Domain d, ImmLeaf immLeaf,
2488                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2489   let isCommutable = 1 in
2490   def rri : PIi8<0xC2, MRMSrcReg,
2491              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2492              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2493              itins.rr, d>,
2494             Sched<[WriteFAdd]>;
2495   def rmi : PIi8<0xC2, MRMSrcMem,
2496              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2497              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2498              itins.rm, d>,
2499             Sched<[WriteFAddLd, ReadAfterLd]>;
2500
2501   // Accept explicit immediate argument form instead of comparison code.
2502   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2503     def rri_alt : PIi8<0xC2, MRMSrcReg,
2504                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2505                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2506     let mayLoad = 1 in
2507     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2508                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2509                asm_alt, [], itins.rm, d>,
2510                Sched<[WriteFAddLd, ReadAfterLd]>;
2511   }
2512 }
2513
2514 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2515                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2516                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2517                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2518 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2519                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2520                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2521                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2522 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2523                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2525                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2526 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2527                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2528                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2529                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2530 let Constraints = "$src1 = $dst" in {
2531   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2532                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2533                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2534                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2535   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2536                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2537                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2538                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2539 }
2540
2541 let Predicates = [HasAVX] in {
2542 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2543           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2544 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2545           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2546 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2547           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2548 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2549           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2550
2551 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2552           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2553 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2554           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2555 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2556           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2557 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2558           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2559 }
2560
2561 let Predicates = [UseSSE1] in {
2562 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2563           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2564 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2565           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2566 }
2567
2568 let Predicates = [UseSSE2] in {
2569 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2570           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2571 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2572           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2573 }
2574
2575 //===----------------------------------------------------------------------===//
2576 // SSE 1 & 2 - Shuffle Instructions
2577 //===----------------------------------------------------------------------===//
2578
2579 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2580 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2581                          ValueType vt, string asm, PatFrag mem_frag,
2582                          Domain d> {
2583   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2584                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2585                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2586                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2587             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2588   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2589                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2590                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2591                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2592             Sched<[WriteFShuffle]>;
2593 }
2594
2595 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2596            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2597            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2598 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2599            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2600            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2601 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2602            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2603            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2604 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2605            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2606            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2607
2608 let Constraints = "$src1 = $dst" in {
2609   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2610                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2611                     memopv4f32, SSEPackedSingle>, PS;
2612   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2613                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2614                     memopv2f64, SSEPackedDouble>, PD;
2615 }
2616
2617 let Predicates = [HasAVX] in {
2618   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2619                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2620             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2621   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2622             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2623
2624   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2625                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2626             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2627   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2628             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2629
2630   // 256-bit patterns
2631   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2632             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2633   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2634                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2635             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2636
2637   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2638             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2639   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2640                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2641             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2642 }
2643
2644 let Predicates = [UseSSE1] in {
2645   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2646                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2647             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2648   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2649             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2650 }
2651
2652 let Predicates = [UseSSE2] in {
2653   // Generic SHUFPD patterns
2654   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2655                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2656             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2657   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2658             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2659 }
2660
2661 //===----------------------------------------------------------------------===//
2662 // SSE 1 & 2 - Unpack FP Instructions
2663 //===----------------------------------------------------------------------===//
2664
2665 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2666 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2667                                    PatFrag mem_frag, RegisterClass RC,
2668                                    X86MemOperand x86memop, string asm,
2669                                    Domain d> {
2670     def rr : PI<opc, MRMSrcReg,
2671                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2672                 asm, [(set RC:$dst,
2673                            (vt (OpNode RC:$src1, RC:$src2)))],
2674                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2675     def rm : PI<opc, MRMSrcMem,
2676                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2677                 asm, [(set RC:$dst,
2678                            (vt (OpNode RC:$src1,
2679                                        (mem_frag addr:$src2))))],
2680                                        IIC_SSE_UNPCK, d>,
2681              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2682 }
2683
2684 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2685       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2686                      SSEPackedSingle>, PS, VEX_4V;
2687 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2688       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2689                      SSEPackedDouble>, PD, VEX_4V;
2690 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2691       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2692                      SSEPackedSingle>, PS, VEX_4V;
2693 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2694       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2695                      SSEPackedDouble>, PD, VEX_4V;
2696
2697 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2698       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2699                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2700 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2701       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2702                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2703 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2704       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2706 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2707       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2708                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2709
2710 let Constraints = "$src1 = $dst" in {
2711   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2712         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2713                        SSEPackedSingle>, PS;
2714   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2715         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2716                        SSEPackedDouble>, PD;
2717   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2718         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2719                        SSEPackedSingle>, PS;
2720   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2721         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2722                        SSEPackedDouble>, PD;
2723 } // Constraints = "$src1 = $dst"
2724
2725 let Predicates = [HasAVX1Only] in {
2726   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2727             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2728   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2729             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2730   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2731             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2732   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2733             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2734
2735   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2736             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2737   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2738             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2739   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2740             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2741   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2742             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2743 }
2744
2745 //===----------------------------------------------------------------------===//
2746 // SSE 1 & 2 - Extract Floating-Point Sign mask
2747 //===----------------------------------------------------------------------===//
2748
2749 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2750 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2751                                 Domain d> {
2752   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2753               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2754               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2755               Sched<[WriteVecLogic]>;
2756 }
2757
2758 let Predicates = [HasAVX] in {
2759   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2760                                         "movmskps", SSEPackedSingle>, PS, VEX;
2761   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2762                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2763   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2764                                         "movmskps", SSEPackedSingle>, PS,
2765                                         VEX, VEX_L;
2766   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2767                                         "movmskpd", SSEPackedDouble>, PD,
2768                                         VEX, VEX_L;
2769
2770   def : Pat<(i32 (X86fgetsign FR32:$src)),
2771             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2772   def : Pat<(i64 (X86fgetsign FR32:$src)),
2773             (SUBREG_TO_REG (i64 0),
2774              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2775   def : Pat<(i32 (X86fgetsign FR64:$src)),
2776             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2777   def : Pat<(i64 (X86fgetsign FR64:$src)),
2778             (SUBREG_TO_REG (i64 0),
2779              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2780 }
2781
2782 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2783                                      SSEPackedSingle>, PS;
2784 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2785                                      SSEPackedDouble>, PD;
2786
2787 def : Pat<(i32 (X86fgetsign FR32:$src)),
2788           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2789       Requires<[UseSSE1]>;
2790 def : Pat<(i64 (X86fgetsign FR32:$src)),
2791           (SUBREG_TO_REG (i64 0),
2792            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2793       Requires<[UseSSE1]>;
2794 def : Pat<(i32 (X86fgetsign FR64:$src)),
2795           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2796       Requires<[UseSSE2]>;
2797 def : Pat<(i64 (X86fgetsign FR64:$src)),
2798           (SUBREG_TO_REG (i64 0),
2799            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2800       Requires<[UseSSE2]>;
2801
2802 //===---------------------------------------------------------------------===//
2803 // SSE2 - Packed Integer Logical Instructions
2804 //===---------------------------------------------------------------------===//
2805
2806 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2807
2808 /// PDI_binop_rm - Simple SSE2 binary operator.
2809 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2810                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2811                         X86MemOperand x86memop, OpndItins itins,
2812                         bit IsCommutable, bit Is2Addr> {
2813   let isCommutable = IsCommutable in
2814   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2815        (ins RC:$src1, RC:$src2),
2816        !if(Is2Addr,
2817            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2818            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2819        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2820        Sched<[itins.Sched]>;
2821   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2822        (ins RC:$src1, x86memop:$src2),
2823        !if(Is2Addr,
2824            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2825            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2826        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2827                                      (bitconvert (memop_frag addr:$src2)))))],
2828                                      itins.rm>,
2829        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2830 }
2831 } // ExeDomain = SSEPackedInt
2832
2833 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2834                          ValueType OpVT128, ValueType OpVT256,
2835                          OpndItins itins, bit IsCommutable = 0> {
2836 let Predicates = [HasAVX, NoVLX] in
2837   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2838                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2839
2840 let Constraints = "$src1 = $dst" in
2841   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2842                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2843
2844 let Predicates = [HasAVX2, NoVLX] in
2845   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2846                                OpVT256, VR256, loadv4i64, i256mem, itins,
2847                                IsCommutable, 0>, VEX_4V, VEX_L;
2848 }
2849
2850 // These are ordered here for pattern ordering requirements with the fp versions
2851
2852 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2853                            SSE_VEC_BIT_ITINS_P, 1>;
2854 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2855                            SSE_VEC_BIT_ITINS_P, 1>;
2856 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2857                            SSE_VEC_BIT_ITINS_P, 1>;
2858 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2859                            SSE_VEC_BIT_ITINS_P, 0>;
2860
2861 //===----------------------------------------------------------------------===//
2862 // SSE 1 & 2 - Logical Instructions
2863 //===----------------------------------------------------------------------===//
2864
2865 // Multiclass for scalars using the X86 logical operation aliases for FP.
2866 multiclass sse12_fp_packed_scalar_logical_alias<
2867     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2868   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2869                 FR32, f32, f128mem, loadf32_128, SSEPackedSingle, itins, 0>,
2870                 PS, VEX_4V;
2871
2872   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2873                 FR64, f64, f128mem, loadf64_128, SSEPackedDouble, itins, 0>,
2874                 PD, VEX_4V;
2875
2876   let Constraints = "$src1 = $dst" in {
2877     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2878                 f32, f128mem, memopfsf32_128, SSEPackedSingle, itins>, PS;
2879
2880     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2881                 f64, f128mem, memopfsf64_128, SSEPackedDouble, itins>, PD;
2882   }
2883 }
2884
2885 let isCodeGenOnly = 1 in {
2886   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2887                 SSE_BIT_ITINS_P>;
2888   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2889                 SSE_BIT_ITINS_P>;
2890   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2891                 SSE_BIT_ITINS_P>;
2892
2893   let isCommutable = 0 in
2894     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2895                   SSE_BIT_ITINS_P>;
2896 }
2897
2898 // Multiclass for vectors using the X86 logical operation aliases for FP.
2899 multiclass sse12_fp_packed_vector_logical_alias<
2900     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2901   let Predicates = [HasAVX, NoVLX] in {
2902   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2903               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2904               PS, VEX_4V;
2905
2906   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2907         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2908         PD, VEX_4V;
2909   }
2910
2911   let Constraints = "$src1 = $dst" in {
2912     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2913                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2914                 PS;
2915
2916     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2917                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2918                 PD;
2919   }
2920 }
2921
2922 let isCodeGenOnly = 1 in {
2923   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2924                 SSE_BIT_ITINS_P>;
2925   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2926                 SSE_BIT_ITINS_P>;
2927   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2928                 SSE_BIT_ITINS_P>;
2929
2930   let isCommutable = 0 in
2931     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2932                   SSE_BIT_ITINS_P>;
2933 }
2934
2935 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2936 ///
2937 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2938                                    SDNode OpNode> {
2939   let Predicates = [HasAVX, NoVLX] in {
2940   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2941         !strconcat(OpcodeStr, "ps"), f256mem,
2942         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2943         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2944                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2945
2946   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2947         !strconcat(OpcodeStr, "pd"), f256mem,
2948         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2949                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2950         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2951                                   (loadv4i64 addr:$src2)))], 0>,
2952                                   PD, VEX_4V, VEX_L;
2953
2954   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2955   // are all promoted to v2i64, and the patterns are covered by the int
2956   // version. This is needed in SSE only, because v2i64 isn't supported on
2957   // SSE1, but only on SSE2.
2958   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2959        !strconcat(OpcodeStr, "ps"), f128mem, [],
2960        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2961                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2962
2963   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2964        !strconcat(OpcodeStr, "pd"), f128mem,
2965        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2966                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2967        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2968                                  (loadv2i64 addr:$src2)))], 0>,
2969                                                  PD, VEX_4V;
2970   }
2971
2972   let Constraints = "$src1 = $dst" in {
2973     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2974          !strconcat(OpcodeStr, "ps"), f128mem,
2975          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2976          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2977                                    (memopv2i64 addr:$src2)))]>, PS;
2978
2979     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2980          !strconcat(OpcodeStr, "pd"), f128mem,
2981          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2982                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2983          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2984                                    (memopv2i64 addr:$src2)))]>, PD;
2985   }
2986 }
2987
2988 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2989 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2990 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2991 let isCommutable = 0 in
2992   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2993
2994 // AVX1 requires type coercions in order to fold loads directly into logical
2995 // operations.
2996 let Predicates = [HasAVX1Only] in {
2997   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2998             (VANDPSYrm VR256:$src1, addr:$src2)>;
2999   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3000             (VORPSYrm VR256:$src1, addr:$src2)>;
3001   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3002             (VXORPSYrm VR256:$src1, addr:$src2)>;
3003   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3004             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3005 }
3006
3007 //===----------------------------------------------------------------------===//
3008 // SSE 1 & 2 - Arithmetic Instructions
3009 //===----------------------------------------------------------------------===//
3010
3011 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3012 /// vector forms.
3013 ///
3014 /// In addition, we also have a special variant of the scalar form here to
3015 /// represent the associated intrinsic operation.  This form is unlike the
3016 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3017 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3018 ///
3019 /// These three forms can each be reg+reg or reg+mem.
3020 ///
3021
3022 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3023 /// classes below
3024 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3025                                   SDNode OpNode, SizeItins itins> {
3026   let Predicates = [HasAVX, NoVLX] in {
3027   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3028                                VR128, v4f32, f128mem, loadv4f32,
3029                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3030   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3031                                VR128, v2f64, f128mem, loadv2f64,
3032                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3033
3034   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3035                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3036                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3037   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3038                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3039                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3040   }
3041
3042   let Constraints = "$src1 = $dst" in {
3043     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3044                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3045                               itins.s>, PS;
3046     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3047                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3048                               itins.d>, PD;
3049   }
3050 }
3051
3052 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3053                                   SizeItins itins> {
3054   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3055                          OpNode, FR32, f32mem, SSEPackedSingle, itins.s, 0>,
3056                          XS, VEX_4V, VEX_LIG;
3057   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3058                          OpNode, FR64, f64mem, SSEPackedDouble, itins.d, 0>,
3059                          XD, VEX_4V, VEX_LIG;
3060
3061   let Constraints = "$src1 = $dst" in {
3062     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3063                               OpNode, FR32, f32mem, SSEPackedSingle,
3064                               itins.s>, XS;
3065     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3066                               OpNode, FR64, f64mem, SSEPackedDouble,
3067                               itins.d>, XD;
3068   }
3069 }
3070
3071 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3072                                       SizeItins itins> {
3073   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3074                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3075                    SSEPackedSingle, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3076   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3077                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3078                    SSEPackedDouble, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3079
3080   let Constraints = "$src1 = $dst" in {
3081     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3082                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3083                    SSEPackedSingle, itins.s>, XS;
3084     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3085                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3086                    SSEPackedDouble, itins.d>, XD;
3087   }
3088 }
3089
3090 // Binary Arithmetic instructions
3091 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3092            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3093            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3094 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3095            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3096            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3097 let isCommutable = 0 in {
3098   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3099              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3100              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3101   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3102              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3103              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3104   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3105              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3106              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3107   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3108              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3109              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3110 }
3111
3112 let isCodeGenOnly = 1 in {
3113   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3114              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3115   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3116              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3117 }
3118
3119 // Patterns used to select SSE scalar fp arithmetic instructions from
3120 // either:
3121 //
3122 // (1) a scalar fp operation followed by a blend
3123 //
3124 // The effect is that the backend no longer emits unnecessary vector
3125 // insert instructions immediately after SSE scalar fp instructions
3126 // like addss or mulss.
3127 //
3128 // For example, given the following code:
3129 //   __m128 foo(__m128 A, __m128 B) {
3130 //     A[0] += B[0];
3131 //     return A;
3132 //   }
3133 //
3134 // Previously we generated:
3135 //   addss %xmm0, %xmm1
3136 //   movss %xmm1, %xmm0
3137 //
3138 // We now generate:
3139 //   addss %xmm1, %xmm0
3140 //
3141 // (2) a vector packed single/double fp operation followed by a vector insert
3142 //
3143 // The effect is that the backend converts the packed fp instruction
3144 // followed by a vector insert into a single SSE scalar fp instruction.
3145 //
3146 // For example, given the following code:
3147 //   __m128 foo(__m128 A, __m128 B) {
3148 //     __m128 C = A + B;
3149 //     return (__m128) {c[0], a[1], a[2], a[3]};
3150 //   }
3151 //
3152 // Previously we generated:
3153 //   addps %xmm0, %xmm1
3154 //   movss %xmm1, %xmm0
3155 //
3156 // We now generate:
3157 //   addss %xmm1, %xmm0
3158
3159 // TODO: Some canonicalization in lowering would simplify the number of
3160 // patterns we have to try to match.
3161 multiclass scalar_math_f32_patterns<SDNode Op, string OpcPrefix> {
3162   let Predicates = [UseSSE1] in {
3163     // extracted scalar math op with insert via movss
3164     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3165           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3166           FR32:$src))))),
3167       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3168           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3169
3170     // vector math op with insert via movss
3171     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3172           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3173       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3174   }
3175
3176   // With SSE 4.1, blendi is preferred to movsd, so match that too.
3177   let Predicates = [UseSSE41] in {
3178     // extracted scalar math op with insert via blend
3179     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3180           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3181           FR32:$src))), (i8 1))),
3182       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3183           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3184
3185     // vector math op with insert via blend
3186     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3187           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3188       (!cast<I>(OpcPrefix#SSrr_Int)v4f32:$dst, v4f32:$src)>;
3189
3190   }
3191
3192   // Repeat everything for AVX, except for the movss + scalar combo...
3193   // because that one shouldn't occur with AVX codegen?
3194   let Predicates = [HasAVX] in {
3195     // extracted scalar math op with insert via blend
3196     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3197           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3198           FR32:$src))), (i8 1))),
3199       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3200           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3201
3202     // vector math op with insert via movss
3203     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3204           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3205       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3206
3207     // vector math op with insert via blend
3208     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3209           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3210       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3211   }
3212 }
3213
3214 defm : scalar_math_f32_patterns<fadd, "ADD">;
3215 defm : scalar_math_f32_patterns<fsub, "SUB">;
3216 defm : scalar_math_f32_patterns<fmul, "MUL">;
3217 defm : scalar_math_f32_patterns<fdiv, "DIV">;
3218
3219 multiclass scalar_math_f64_patterns<SDNode Op, string OpcPrefix> {
3220   let Predicates = [UseSSE2] in {
3221     // extracted scalar math op with insert via movsd
3222     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3223           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3224           FR64:$src))))),
3225       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3226           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3227
3228     // vector math op with insert via movsd
3229     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3230           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3231       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3232   }
3233
3234   // With SSE 4.1, blendi is preferred to movsd, so match those too.
3235   let Predicates = [UseSSE41] in {
3236     // extracted scalar math op with insert via blend
3237     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3238           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3239           FR64:$src))), (i8 1))),
3240       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3241           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3242
3243     // vector math op with insert via blend
3244     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3245           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3246       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3247   }
3248
3249   // Repeat everything for AVX.
3250   let Predicates = [HasAVX] in {
3251     // extracted scalar math op with insert via movsd
3252     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3253           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3254           FR64:$src))))),
3255       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3256           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3257
3258     // extracted scalar math op with insert via blend
3259     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3260           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3261           FR64:$src))), (i8 1))),
3262       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3263           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3264
3265     // vector math op with insert via movsd
3266     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3267           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3268       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3269
3270     // vector math op with insert via blend
3271     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3272           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3273       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3274   }
3275 }
3276
3277 defm : scalar_math_f64_patterns<fadd, "ADD">;
3278 defm : scalar_math_f64_patterns<fsub, "SUB">;
3279 defm : scalar_math_f64_patterns<fmul, "MUL">;
3280 defm : scalar_math_f64_patterns<fdiv, "DIV">;
3281
3282
3283 /// Unop Arithmetic
3284 /// In addition, we also have a special variant of the scalar form here to
3285 /// represent the associated intrinsic operation.  This form is unlike the
3286 /// plain scalar form, in that it takes an entire vector (instead of a
3287 /// scalar) and leaves the top elements undefined.
3288 ///
3289 /// And, we have a special variant form for a full-vector intrinsic form.
3290
3291 let Sched = WriteFSqrt in {
3292 def SSE_SQRTPS : OpndItins<
3293   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3294 >;
3295
3296 def SSE_SQRTSS : OpndItins<
3297   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3298 >;
3299
3300 def SSE_SQRTPD : OpndItins<
3301   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3302 >;
3303
3304 def SSE_SQRTSD : OpndItins<
3305   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3306 >;
3307 }
3308
3309 let Sched = WriteFRsqrt in {
3310 def SSE_RSQRTPS : OpndItins<
3311   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3312 >;
3313
3314 def SSE_RSQRTSS : OpndItins<
3315   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3316 >;
3317 }
3318
3319 let Sched = WriteFRcp in {
3320 def SSE_RCPP : OpndItins<
3321   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3322 >;
3323
3324 def SSE_RCPS : OpndItins<
3325   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3326 >;
3327 }
3328
3329 /// sse_fp_unop_s - SSE1 unops in scalar form
3330 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3331 /// the HW instructions are 2 operand / destructive.
3332 multiclass sse_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3333                           ValueType vt, ValueType ScalarVT,
3334                           X86MemOperand x86memop, Operand vec_memop,
3335                           ComplexPattern mem_cpat, Intrinsic Intr,
3336                           SDNode OpNode, Domain d, OpndItins itins,
3337                           Predicate target, string Suffix> {
3338   let hasSideEffects = 0 in {
3339   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1),
3340               !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3341             [(set RC:$dst, (OpNode RC:$src1))], itins.rr, d>, Sched<[itins.Sched]>,
3342             Requires<[target]>;
3343   let mayLoad = 1 in
3344   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1),
3345             !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3346             [(set RC:$dst, (OpNode (load addr:$src1)))], itins.rm, d>,
3347             Sched<[itins.Sched.Folded, ReadAfterLd]>,
3348             Requires<[target, OptForSize]>;
3349
3350   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3351   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3352               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3353             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3354   let mayLoad = 1 in
3355   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, vec_memop:$src2),
3356               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3357             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3358   }
3359   }
3360
3361   let Predicates = [target] in {
3362   def : Pat<(vt (OpNode mem_cpat:$src)),
3363             (vt (COPY_TO_REGCLASS (vt (!cast<Instruction>(NAME#Suffix##m_Int)
3364                  (vt (IMPLICIT_DEF)), mem_cpat:$src)), RC))>;
3365   // These are unary operations, but they are modeled as having 2 source operands
3366   // because the high elements of the destination are unchanged in SSE.
3367   def : Pat<(Intr VR128:$src),
3368             (!cast<Instruction>(NAME#Suffix##r_Int) VR128:$src, VR128:$src)>;
3369   def : Pat<(Intr (load addr:$src)),
3370             (vt (COPY_TO_REGCLASS(!cast<Instruction>(NAME#Suffix##m)
3371                                       addr:$src), VR128))>;
3372   def : Pat<(Intr mem_cpat:$src),
3373              (!cast<Instruction>(NAME#Suffix##m_Int)
3374                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3375   }
3376 }
3377
3378 multiclass avx_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3379                           ValueType vt, ValueType ScalarVT,
3380                           X86MemOperand x86memop, Operand vec_memop,
3381                           ComplexPattern mem_cpat,
3382                           Intrinsic Intr, SDNode OpNode, Domain d,
3383                           OpndItins itins, string Suffix> {
3384   let hasSideEffects = 0 in {
3385   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3386             !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3387             [], itins.rr, d>, Sched<[itins.Sched]>;
3388   let mayLoad = 1 in
3389   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3390              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3391             [], itins.rm, d>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3392   let isCodeGenOnly = 1 in {
3393   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst),
3394                 (ins VR128:$src1, VR128:$src2),
3395              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3396              []>, Sched<[itins.Sched.Folded]>;
3397   let mayLoad = 1 in
3398   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst),
3399                 (ins VR128:$src1, vec_memop:$src2),
3400              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3401              []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3402   }
3403   }
3404
3405   let Predicates = [UseAVX] in {
3406    def : Pat<(OpNode RC:$src),  (!cast<Instruction>("V"#NAME#Suffix##r)
3407                                 (ScalarVT (IMPLICIT_DEF)), RC:$src)>;
3408
3409    def : Pat<(vt (OpNode mem_cpat:$src)),
3410              (!cast<Instruction>("V"#NAME#Suffix##m_Int) (vt (IMPLICIT_DEF)),
3411                                   mem_cpat:$src)>;
3412
3413   }
3414   let Predicates = [HasAVX] in {
3415    def : Pat<(Intr VR128:$src),
3416              (!cast<Instruction>("V"#NAME#Suffix##r_Int) (vt (IMPLICIT_DEF)),
3417                                  VR128:$src)>;
3418
3419    def : Pat<(Intr mem_cpat:$src),
3420              (!cast<Instruction>("V"#NAME#Suffix##m_Int)
3421                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3422   }
3423   let Predicates = [UseAVX, OptForSize] in
3424   def : Pat<(ScalarVT (OpNode (load addr:$src))),
3425             (!cast<Instruction>("V"#NAME#Suffix##m) (ScalarVT (IMPLICIT_DEF)),
3426              addr:$src)>;
3427 }
3428
3429 /// sse1_fp_unop_p - SSE1 unops in packed form.
3430 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3431                           OpndItins itins> {
3432 let Predicates = [HasAVX] in {
3433   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3434                        !strconcat("v", OpcodeStr,
3435                                   "ps\t{$src, $dst|$dst, $src}"),
3436                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3437                        itins.rr>, VEX, Sched<[itins.Sched]>;
3438   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3439                        !strconcat("v", OpcodeStr,
3440                                   "ps\t{$src, $dst|$dst, $src}"),
3441                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3442                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3443   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3444                         !strconcat("v", OpcodeStr,
3445                                    "ps\t{$src, $dst|$dst, $src}"),
3446                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3447                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3448   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3449                         !strconcat("v", OpcodeStr,
3450                                    "ps\t{$src, $dst|$dst, $src}"),
3451                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3452                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3453 }
3454
3455   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3456                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3457                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3458             Sched<[itins.Sched]>;
3459   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3460                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3461                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3462             Sched<[itins.Sched.Folded]>;
3463 }
3464
3465 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3466 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3467                           SDNode OpNode, OpndItins itins> {
3468 let Predicates = [HasAVX] in {
3469   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3470                        !strconcat("v", OpcodeStr,
3471                                   "pd\t{$src, $dst|$dst, $src}"),
3472                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3473                        itins.rr>, VEX, Sched<[itins.Sched]>;
3474   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3475                        !strconcat("v", OpcodeStr,
3476                                   "pd\t{$src, $dst|$dst, $src}"),
3477                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3478                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3479   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3480                         !strconcat("v", OpcodeStr,
3481                                    "pd\t{$src, $dst|$dst, $src}"),
3482                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3483                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3484   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3485                         !strconcat("v", OpcodeStr,
3486                                    "pd\t{$src, $dst|$dst, $src}"),
3487                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3488                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3489 }
3490
3491   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3492               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3493               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3494             Sched<[itins.Sched]>;
3495   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3496                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3497                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3498             Sched<[itins.Sched.Folded]>;
3499 }
3500
3501 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3502                           OpndItins itins> {
3503   defm SS        :  sse_fp_unop_s<opc, OpcodeStr##ss, FR32, v4f32, f32, f32mem,
3504                       ssmem, sse_load_f32,
3505                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3506                       SSEPackedSingle, itins, UseSSE1, "SS">, XS;
3507   defm V#NAME#SS  : avx_fp_unop_s<opc, "v"#OpcodeStr##ss, FR32, v4f32, f32,
3508                       f32mem, ssmem, sse_load_f32,
3509                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3510                       SSEPackedSingle, itins, "SS">, XS, VEX_4V, VEX_LIG;
3511 }
3512
3513 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3514                           OpndItins itins> {
3515   defm SD         : sse_fp_unop_s<opc, OpcodeStr##sd, FR64, v2f64, f64, f64mem,
3516                          sdmem, sse_load_f64,
3517                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3518                          OpNode, SSEPackedDouble, itins, UseSSE2, "SD">, XD;
3519   defm V#NAME#SD  : avx_fp_unop_s<opc, "v"#OpcodeStr##sd, FR64, v2f64, f64,
3520                          f64mem, sdmem, sse_load_f64,
3521                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3522                          OpNode, SSEPackedDouble, itins, "SD">,
3523                          XD, VEX_4V, VEX_LIG;
3524 }
3525
3526 // Square root.
3527 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3528              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3529              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3530              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3531
3532 // Reciprocal approximations. Note that these typically require refinement
3533 // in order to obtain suitable precision.
3534 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3535              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>;
3536 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3537              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>;
3538
3539 // There is no f64 version of the reciprocal approximation instructions.
3540
3541 // TODO: We should add *scalar* op patterns for these just like we have for
3542 // the binops above. If the binop and unop patterns could all be unified
3543 // that would be even better.
3544
3545 multiclass scalar_unary_math_patterns<Intrinsic Intr, string OpcPrefix,
3546                                       SDNode Move, ValueType VT,
3547                                       Predicate BasePredicate> {
3548   let Predicates = [BasePredicate] in {
3549     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3550               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3551   }
3552
3553   // With SSE 4.1, blendi is preferred to movs*, so match that too.
3554   let Predicates = [UseSSE41] in {
3555     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3556               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3557   }
3558
3559   // Repeat for AVX versions of the instructions.
3560   let Predicates = [HasAVX] in {
3561     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3562               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3563
3564     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3565               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3566   }
3567 }
3568
3569 defm : scalar_unary_math_patterns<int_x86_sse_rcp_ss, "RCPSS", X86Movss,
3570                                   v4f32, UseSSE1>;
3571 defm : scalar_unary_math_patterns<int_x86_sse_rsqrt_ss, "RSQRTSS", X86Movss,
3572                                   v4f32, UseSSE1>;
3573 defm : scalar_unary_math_patterns<int_x86_sse_sqrt_ss, "SQRTSS", X86Movss,
3574                                   v4f32, UseSSE1>;
3575 defm : scalar_unary_math_patterns<int_x86_sse2_sqrt_sd, "SQRTSD", X86Movsd,
3576                                   v2f64, UseSSE2>;
3577
3578
3579 //===----------------------------------------------------------------------===//
3580 // SSE 1 & 2 - Non-temporal stores
3581 //===----------------------------------------------------------------------===//
3582
3583 let AddedComplexity = 400 in { // Prefer non-temporal versions
3584 let SchedRW = [WriteStore] in {
3585 let Predicates = [HasAVX, NoVLX] in {
3586 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3587                      (ins f128mem:$dst, VR128:$src),
3588                      "movntps\t{$src, $dst|$dst, $src}",
3589                      [(alignednontemporalstore (v4f32 VR128:$src),
3590                                                addr:$dst)],
3591                                                IIC_SSE_MOVNT>, VEX;
3592 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3593                      (ins f128mem:$dst, VR128:$src),
3594                      "movntpd\t{$src, $dst|$dst, $src}",
3595                      [(alignednontemporalstore (v2f64 VR128:$src),
3596                                                addr:$dst)],
3597                                                IIC_SSE_MOVNT>, VEX;
3598
3599 let ExeDomain = SSEPackedInt in
3600 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3601                          (ins f128mem:$dst, VR128:$src),
3602                          "movntdq\t{$src, $dst|$dst, $src}",
3603                          [(alignednontemporalstore (v2i64 VR128:$src),
3604                                                    addr:$dst)],
3605                                                    IIC_SSE_MOVNT>, VEX;
3606
3607 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3608                      (ins f256mem:$dst, VR256:$src),
3609                      "movntps\t{$src, $dst|$dst, $src}",
3610                      [(alignednontemporalstore (v8f32 VR256:$src),
3611                                                addr:$dst)],
3612                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3613 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3614                      (ins f256mem:$dst, VR256:$src),
3615                      "movntpd\t{$src, $dst|$dst, $src}",
3616                      [(alignednontemporalstore (v4f64 VR256:$src),
3617                                                addr:$dst)],
3618                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3619 let ExeDomain = SSEPackedInt in
3620 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3621                     (ins f256mem:$dst, VR256:$src),
3622                     "movntdq\t{$src, $dst|$dst, $src}",
3623                     [(alignednontemporalstore (v4i64 VR256:$src),
3624                                               addr:$dst)],
3625                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3626 }
3627
3628 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3629                     "movntps\t{$src, $dst|$dst, $src}",
3630                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3631                     IIC_SSE_MOVNT>;
3632 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3633                     "movntpd\t{$src, $dst|$dst, $src}",
3634                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3635                     IIC_SSE_MOVNT>;
3636
3637 let ExeDomain = SSEPackedInt in
3638 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3639                     "movntdq\t{$src, $dst|$dst, $src}",
3640                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3641                     IIC_SSE_MOVNT>;
3642
3643 // There is no AVX form for instructions below this point
3644 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3645                  "movnti{l}\t{$src, $dst|$dst, $src}",
3646                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3647                  IIC_SSE_MOVNT>,
3648                PS, Requires<[HasSSE2]>;
3649 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3650                      "movnti{q}\t{$src, $dst|$dst, $src}",
3651                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3652                      IIC_SSE_MOVNT>,
3653                   PS, Requires<[HasSSE2]>;
3654 } // SchedRW = [WriteStore]
3655
3656 let Predicates = [HasAVX2, NoVLX] in {
3657   def : Pat<(alignednontemporalstore (v8i32 VR256:$src), addr:$dst),
3658             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3659   def : Pat<(alignednontemporalstore (v16i16 VR256:$src), addr:$dst),
3660             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3661   def : Pat<(alignednontemporalstore (v32i8 VR256:$src), addr:$dst),
3662             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3663 }
3664
3665 let Predicates = [HasAVX, NoVLX] in {
3666   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3667             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3668   def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3669             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3670   def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3671             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3672 }
3673
3674 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3675           (MOVNTDQmr addr:$dst, VR128:$src)>;
3676 def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3677           (MOVNTDQmr addr:$dst, VR128:$src)>;
3678 def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3679           (MOVNTDQmr addr:$dst, VR128:$src)>;
3680
3681 } // AddedComplexity
3682
3683 //===----------------------------------------------------------------------===//
3684 // SSE 1 & 2 - Prefetch and memory fence
3685 //===----------------------------------------------------------------------===//
3686
3687 // Prefetch intrinsic.
3688 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3689 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3690     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3691     IIC_SSE_PREFETCH>, TB;
3692 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3693     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3694     IIC_SSE_PREFETCH>, TB;
3695 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3696     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3697     IIC_SSE_PREFETCH>, TB;
3698 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3699     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3700     IIC_SSE_PREFETCH>, TB;
3701 }
3702
3703 // FIXME: How should flush instruction be modeled?
3704 let SchedRW = [WriteLoad] in {
3705 // Flush cache
3706 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3707                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3708                IIC_SSE_PREFETCH>, PS, Requires<[HasSSE2]>;
3709 }
3710
3711 let SchedRW = [WriteNop] in {
3712 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3713 // was introduced with SSE2, it's backward compatible.
3714 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3715               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3716               OBXS, Requires<[HasSSE2]>;
3717 }
3718
3719 let SchedRW = [WriteFence] in {
3720 // Load, store, and memory fence
3721 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3722                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3723                PS, Requires<[HasSSE1]>;
3724 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3725                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3726                TB, Requires<[HasSSE2]>;
3727 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3728                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3729                TB, Requires<[HasSSE2]>;
3730 } // SchedRW
3731
3732 def : Pat<(X86SFence), (SFENCE)>;
3733 def : Pat<(X86LFence), (LFENCE)>;
3734 def : Pat<(X86MFence), (MFENCE)>;
3735
3736 //===----------------------------------------------------------------------===//
3737 // SSE 1 & 2 - Load/Store XCSR register
3738 //===----------------------------------------------------------------------===//
3739
3740 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3741                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3742                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3743 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3744                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3745                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3746
3747 let Predicates = [UseSSE1] in {
3748 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3749                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3750                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3751 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3752                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3753                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3754 }
3755
3756 //===---------------------------------------------------------------------===//
3757 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3758 //===---------------------------------------------------------------------===//
3759
3760 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3761
3762 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3763 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3764                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3765                     VEX;
3766 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3767                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3768                     VEX, VEX_L;
3769 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3770                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3771                     VEX;
3772 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3773                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3774                     VEX, VEX_L;
3775 }
3776
3777 // For Disassembler
3778 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3779     SchedRW = [WriteMove] in {
3780 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3781                         "movdqa\t{$src, $dst|$dst, $src}", [],
3782                         IIC_SSE_MOVA_P_RR>,
3783                         VEX;
3784 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3785                         "movdqa\t{$src, $dst|$dst, $src}", [],
3786                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3787 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3788                         "movdqu\t{$src, $dst|$dst, $src}", [],
3789                         IIC_SSE_MOVU_P_RR>,
3790                         VEX;
3791 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3792                         "movdqu\t{$src, $dst|$dst, $src}", [],
3793                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3794 }
3795
3796 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3797     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3798 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3799                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3800                    VEX;
3801 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3802                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3803                    VEX, VEX_L;
3804 let Predicates = [HasAVX] in {
3805   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3806                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3807                     XS, VEX;
3808   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3809                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3810                     XS, VEX, VEX_L;
3811 }
3812 }
3813
3814 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3815 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3816                      (ins i128mem:$dst, VR128:$src),
3817                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3818                      VEX;
3819 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3820                      (ins i256mem:$dst, VR256:$src),
3821                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3822                      VEX, VEX_L;
3823 let Predicates = [HasAVX] in {
3824 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3825                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3826                   XS, VEX;
3827 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3828                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3829                   XS, VEX, VEX_L;
3830 }
3831 }
3832
3833 let SchedRW = [WriteMove] in {
3834 let hasSideEffects = 0 in
3835 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3836                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3837
3838 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3839                    "movdqu\t{$src, $dst|$dst, $src}",
3840                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3841
3842 // For Disassembler
3843 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3844 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3845                        "movdqa\t{$src, $dst|$dst, $src}", [],
3846                        IIC_SSE_MOVA_P_RR>;
3847
3848 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3849                        "movdqu\t{$src, $dst|$dst, $src}",
3850                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3851 }
3852 } // SchedRW
3853
3854 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3855     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3856 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3857                    "movdqa\t{$src, $dst|$dst, $src}",
3858                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3859                    IIC_SSE_MOVA_P_RM>;
3860 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3861                    "movdqu\t{$src, $dst|$dst, $src}",
3862                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3863                    IIC_SSE_MOVU_P_RM>,
3864                  XS, Requires<[UseSSE2]>;
3865 }
3866
3867 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3868 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3869                    "movdqa\t{$src, $dst|$dst, $src}",
3870                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3871                    IIC_SSE_MOVA_P_MR>;
3872 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3873                    "movdqu\t{$src, $dst|$dst, $src}",
3874                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3875                    IIC_SSE_MOVU_P_MR>,
3876                  XS, Requires<[UseSSE2]>;
3877 }
3878
3879 } // ExeDomain = SSEPackedInt
3880
3881 let Predicates = [HasAVX] in {
3882   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3883             (VMOVDQUmr addr:$dst, VR128:$src)>;
3884   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3885             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3886 }
3887 let Predicates = [UseSSE2] in
3888 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3889           (MOVDQUmr addr:$dst, VR128:$src)>;
3890
3891 //===---------------------------------------------------------------------===//
3892 // SSE2 - Packed Integer Arithmetic Instructions
3893 //===---------------------------------------------------------------------===//
3894
3895 let Sched = WriteVecIMul in
3896 def SSE_PMADD : OpndItins<
3897   IIC_SSE_PMADD, IIC_SSE_PMADD
3898 >;
3899
3900 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3901
3902 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3903                             RegisterClass RC, PatFrag memop_frag,
3904                             X86MemOperand x86memop,
3905                             OpndItins itins,
3906                             bit IsCommutable = 0,
3907                             bit Is2Addr = 1> {
3908   let isCommutable = IsCommutable in
3909   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3910        (ins RC:$src1, RC:$src2),
3911        !if(Is2Addr,
3912            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3913            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3914        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3915       Sched<[itins.Sched]>;
3916   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3917        (ins RC:$src1, x86memop:$src2),
3918        !if(Is2Addr,
3919            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3920            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3921        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3922        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3923 }
3924
3925 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3926                              Intrinsic IntId256, OpndItins itins,
3927                              bit IsCommutable = 0> {
3928 let Predicates = [HasAVX] in
3929   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3930                                  VR128, loadv2i64, i128mem, itins,
3931                                  IsCommutable, 0>, VEX_4V;
3932
3933 let Constraints = "$src1 = $dst" in
3934   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3935                                i128mem, itins, IsCommutable, 1>;
3936
3937 let Predicates = [HasAVX2] in
3938   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3939                                    VR256, loadv4i64, i256mem, itins,
3940                                    IsCommutable, 0>, VEX_4V, VEX_L;
3941 }
3942
3943 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3944                          string OpcodeStr, SDNode OpNode,
3945                          SDNode OpNode2, RegisterClass RC,
3946                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3947                          PatFrag ld_frag, ShiftOpndItins itins,
3948                          bit Is2Addr = 1> {
3949   // src2 is always 128-bit
3950   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3951        (ins RC:$src1, VR128:$src2),
3952        !if(Is2Addr,
3953            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3954            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3955        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3956         itins.rr>, Sched<[WriteVecShift]>;
3957   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3958        (ins RC:$src1, i128mem:$src2),
3959        !if(Is2Addr,
3960            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3961            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3962        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3963                        (bc_frag (ld_frag addr:$src2)))))], itins.rm>,
3964       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3965   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3966        (ins RC:$src1, u8imm:$src2),
3967        !if(Is2Addr,
3968            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3969            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3970        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3971        Sched<[WriteVecShift]>;
3972 }
3973
3974 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3975 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3976                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3977                          PatFrag memop_frag, X86MemOperand x86memop,
3978                          OpndItins itins,
3979                          bit IsCommutable = 0, bit Is2Addr = 1> {
3980   let isCommutable = IsCommutable in
3981   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3982        (ins RC:$src1, RC:$src2),
3983        !if(Is2Addr,
3984            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3985            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3986        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3987        Sched<[itins.Sched]>;
3988   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3989        (ins RC:$src1, x86memop:$src2),
3990        !if(Is2Addr,
3991            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3992            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3993        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3994                                      (bitconvert (memop_frag addr:$src2)))))]>,
3995        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3996 }
3997 } // ExeDomain = SSEPackedInt
3998
3999 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4000                              SSE_INTALU_ITINS_P, 1>;
4001 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4002                              SSE_INTALU_ITINS_P, 1>;
4003 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4004                              SSE_INTALU_ITINS_P, 1>;
4005 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4006                              SSE_INTALUQ_ITINS_P, 1>;
4007 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4008                              SSE_INTMUL_ITINS_P, 1>;
4009 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4010                              SSE_INTMUL_ITINS_P, 1>;
4011 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4012                              SSE_INTMUL_ITINS_P, 1>;
4013 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4014                              SSE_INTALU_ITINS_P, 0>;
4015 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4016                              SSE_INTALU_ITINS_P, 0>;
4017 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4018                              SSE_INTALU_ITINS_P, 0>;
4019 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4020                              SSE_INTALUQ_ITINS_P, 0>;
4021 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4022                              SSE_INTALU_ITINS_P, 0>;
4023 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4024                              SSE_INTALU_ITINS_P, 0>;
4025 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4026                              SSE_INTALU_ITINS_P, 1>;
4027 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4028                              SSE_INTALU_ITINS_P, 1>;
4029 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4030                              SSE_INTALU_ITINS_P, 1>;
4031 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4032                              SSE_INTALU_ITINS_P, 1>;
4033
4034 // Intrinsic forms
4035 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4036                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4037 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4038                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4039 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4040                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4041 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4042                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4043 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4044                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4045 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4046                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4047 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4048                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4049 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4050                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4051 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4052                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4053 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4054                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4055
4056 let Predicates = [HasAVX2] in
4057   def : Pat<(v32i8 (X86psadbw (v32i8 VR256:$src1),
4058                               (v32i8 VR256:$src2))),
4059             (VPSADBWYrr VR256:$src2, VR256:$src1)>;
4060
4061 let Predicates = [HasAVX] in
4062   def : Pat<(v16i8 (X86psadbw (v16i8 VR128:$src1),
4063                               (v16i8 VR128:$src2))),
4064             (VPSADBWrr VR128:$src2, VR128:$src1)>;
4065
4066 def : Pat<(v16i8 (X86psadbw (v16i8 VR128:$src1),
4067                             (v16i8 VR128:$src2))),
4068           (PSADBWrr VR128:$src2, VR128:$src1)>;
4069
4070 let Predicates = [HasAVX] in
4071 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4072                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4073                               VEX_4V;
4074 let Predicates = [HasAVX2] in
4075 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4076                                VR256, loadv4i64, i256mem,
4077                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4078 let Constraints = "$src1 = $dst" in
4079 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4080                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4081
4082 //===---------------------------------------------------------------------===//
4083 // SSE2 - Packed Integer Logical Instructions
4084 //===---------------------------------------------------------------------===//
4085
4086 let Predicates = [HasAVX, NoVLX] in {
4087 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4088                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4089                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4090 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4091                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4092                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4093 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4094                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4095                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4096
4097 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4098                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4099                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4100 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4101                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4102                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4103 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4104                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4105                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4106
4107 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4108                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4109                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4110 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4111                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4112                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4113
4114 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4115   // 128-bit logical shifts.
4116   def VPSLLDQri : PDIi8<0x73, MRM7r,
4117                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4118                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4119                     [(set VR128:$dst,
4120                       (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))]>,
4121                     VEX_4V;
4122   def VPSRLDQri : PDIi8<0x73, MRM3r,
4123                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4124                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4125                     [(set VR128:$dst,
4126                       (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))]>,
4127                     VEX_4V;
4128   // PSRADQri doesn't exist in SSE[1-3].
4129 }
4130 } // Predicates = [HasAVX]
4131
4132 let Predicates = [HasAVX2, NoVLX] in {
4133 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4134                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4135                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4136 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4137                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4138                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4139 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4140                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4141                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4142
4143 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4144                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4145                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4146 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4147                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4148                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4149 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4150                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4151                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4152
4153 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4154                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4155                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4156 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4157                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4158                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4159
4160 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4161   // 256-bit logical shifts.
4162   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4163                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4164                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4165                     [(set VR256:$dst,
4166                       (v4i64 (X86vshldq VR256:$src1, (i8 imm:$src2))))]>,
4167                     VEX_4V, VEX_L;
4168   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4169                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4170                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4171                     [(set VR256:$dst,
4172                       (v4i64 (X86vshrdq VR256:$src1, (i8 imm:$src2))))]>,
4173                     VEX_4V, VEX_L;
4174   // PSRADQYri doesn't exist in SSE[1-3].
4175 }
4176 } // Predicates = [HasAVX2]
4177
4178 let Constraints = "$src1 = $dst" in {
4179 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4180                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4181                            SSE_INTSHIFT_ITINS_P>;
4182 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4183                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4184                            SSE_INTSHIFT_ITINS_P>;
4185 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4186                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4187                            SSE_INTSHIFT_ITINS_P>;
4188
4189 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4190                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4191                            SSE_INTSHIFT_ITINS_P>;
4192 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4193                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4194                            SSE_INTSHIFT_ITINS_P>;
4195 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4196                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4197                            SSE_INTSHIFT_ITINS_P>;
4198
4199 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4200                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4201                            SSE_INTSHIFT_ITINS_P>;
4202 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4203                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4204                            SSE_INTSHIFT_ITINS_P>;
4205
4206 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4207   // 128-bit logical shifts.
4208   def PSLLDQri : PDIi8<0x73, MRM7r,
4209                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4210                        "pslldq\t{$src2, $dst|$dst, $src2}",
4211                        [(set VR128:$dst,
4212                          (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))],
4213                        IIC_SSE_INTSHDQ_P_RI>;
4214   def PSRLDQri : PDIi8<0x73, MRM3r,
4215                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4216                        "psrldq\t{$src2, $dst|$dst, $src2}",
4217                        [(set VR128:$dst,
4218                          (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))],
4219                        IIC_SSE_INTSHDQ_P_RI>;
4220   // PSRADQri doesn't exist in SSE[1-3].
4221 }
4222 } // Constraints = "$src1 = $dst"
4223
4224 let Predicates = [HasAVX] in {
4225   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4226             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4227 }
4228
4229 let Predicates = [UseSSE2] in {
4230   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4231             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4232 }
4233
4234 //===---------------------------------------------------------------------===//
4235 // SSE2 - Packed Integer Comparison Instructions
4236 //===---------------------------------------------------------------------===//
4237
4238 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4239                              SSE_INTALU_ITINS_P, 1>;
4240 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4241                              SSE_INTALU_ITINS_P, 1>;
4242 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4243                              SSE_INTALU_ITINS_P, 1>;
4244 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4245                              SSE_INTALU_ITINS_P, 0>;
4246 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4247                              SSE_INTALU_ITINS_P, 0>;
4248 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4249                              SSE_INTALU_ITINS_P, 0>;
4250
4251 //===---------------------------------------------------------------------===//
4252 // SSE2 - Packed Integer Shuffle Instructions
4253 //===---------------------------------------------------------------------===//
4254
4255 let ExeDomain = SSEPackedInt in {
4256 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4257                          SDNode OpNode> {
4258 let Predicates = [HasAVX] in {
4259   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4260                       (ins VR128:$src1, u8imm:$src2),
4261                       !strconcat("v", OpcodeStr,
4262                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4263                       [(set VR128:$dst,
4264                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4265                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4266   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4267                       (ins i128mem:$src1, u8imm:$src2),
4268                       !strconcat("v", OpcodeStr,
4269                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4270                      [(set VR128:$dst,
4271                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4272                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4273                   Sched<[WriteShuffleLd]>;
4274 }
4275
4276 let Predicates = [HasAVX2] in {
4277   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4278                        (ins VR256:$src1, u8imm:$src2),
4279                        !strconcat("v", OpcodeStr,
4280                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4281                        [(set VR256:$dst,
4282                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4283                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4284   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4285                        (ins i256mem:$src1, u8imm:$src2),
4286                        !strconcat("v", OpcodeStr,
4287                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4288                       [(set VR256:$dst,
4289                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4290                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4291                    Sched<[WriteShuffleLd]>;
4292 }
4293
4294 let Predicates = [UseSSE2] in {
4295   def ri : Ii8<0x70, MRMSrcReg,
4296                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4297                !strconcat(OpcodeStr,
4298                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4299                 [(set VR128:$dst,
4300                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4301                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4302   def mi : Ii8<0x70, MRMSrcMem,
4303                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4304                !strconcat(OpcodeStr,
4305                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4306                 [(set VR128:$dst,
4307                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4308                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4309            Sched<[WriteShuffleLd, ReadAfterLd]>;
4310 }
4311 }
4312 } // ExeDomain = SSEPackedInt
4313
4314 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4315 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4316 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4317
4318 let Predicates = [HasAVX] in {
4319   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4320             (VPSHUFDmi addr:$src1, imm:$imm)>;
4321   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4322             (VPSHUFDri VR128:$src1, imm:$imm)>;
4323 }
4324
4325 let Predicates = [UseSSE2] in {
4326   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4327             (PSHUFDmi addr:$src1, imm:$imm)>;
4328   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4329             (PSHUFDri VR128:$src1, imm:$imm)>;
4330 }
4331
4332 //===---------------------------------------------------------------------===//
4333 // Packed Integer Pack Instructions (SSE & AVX)
4334 //===---------------------------------------------------------------------===//
4335
4336 let ExeDomain = SSEPackedInt in {
4337 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4338                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4339                      PatFrag ld_frag, bit Is2Addr = 1> {
4340   def rr : PDI<opc, MRMSrcReg,
4341                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4342                !if(Is2Addr,
4343                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4344                    !strconcat(OpcodeStr,
4345                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4346                [(set VR128:$dst,
4347                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4348                Sched<[WriteShuffle]>;
4349   def rm : PDI<opc, MRMSrcMem,
4350                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4351                !if(Is2Addr,
4352                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4353                    !strconcat(OpcodeStr,
4354                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4355                [(set VR128:$dst,
4356                      (OutVT (OpNode VR128:$src1,
4357                                     (bc_frag (ld_frag addr:$src2)))))]>,
4358                Sched<[WriteShuffleLd, ReadAfterLd]>;
4359 }
4360
4361 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4362                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4363   def Yrr : PDI<opc, MRMSrcReg,
4364                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4365                 !strconcat(OpcodeStr,
4366                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4367                 [(set VR256:$dst,
4368                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4369                 Sched<[WriteShuffle]>;
4370   def Yrm : PDI<opc, MRMSrcMem,
4371                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4372                 !strconcat(OpcodeStr,
4373                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4374                 [(set VR256:$dst,
4375                       (OutVT (OpNode VR256:$src1,
4376                                      (bc_frag (loadv4i64 addr:$src2)))))]>,
4377                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4378 }
4379
4380 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4381                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4382                      PatFrag ld_frag, bit Is2Addr = 1> {
4383   def rr : SS48I<opc, MRMSrcReg,
4384                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4385                  !if(Is2Addr,
4386                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4387                      !strconcat(OpcodeStr,
4388                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4389                  [(set VR128:$dst,
4390                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4391                  Sched<[WriteShuffle]>;
4392   def rm : SS48I<opc, MRMSrcMem,
4393                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4394                  !if(Is2Addr,
4395                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4396                      !strconcat(OpcodeStr,
4397                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4398                  [(set VR128:$dst,
4399                        (OutVT (OpNode VR128:$src1,
4400                                       (bc_frag (ld_frag addr:$src2)))))]>,
4401                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4402 }
4403
4404 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4405                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4406   def Yrr : SS48I<opc, MRMSrcReg,
4407                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4408                   !strconcat(OpcodeStr,
4409                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4410                   [(set VR256:$dst,
4411                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4412                   Sched<[WriteShuffle]>;
4413   def Yrm : SS48I<opc, MRMSrcMem,
4414                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4415                   !strconcat(OpcodeStr,
4416                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4417                   [(set VR256:$dst,
4418                         (OutVT (OpNode VR256:$src1,
4419                                        (bc_frag (loadv4i64 addr:$src2)))))]>,
4420                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4421 }
4422
4423 let Predicates = [HasAVX] in {
4424   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4425                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4426   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4427                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4428
4429   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4430                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4431   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4432                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4433 }
4434
4435 let Predicates = [HasAVX2] in {
4436   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4437                                bc_v16i16>, VEX_4V, VEX_L;
4438   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4439                                bc_v8i32>, VEX_4V, VEX_L;
4440
4441   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4442                                bc_v16i16>, VEX_4V, VEX_L;
4443   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4444                                bc_v8i32>, VEX_4V, VEX_L;
4445 }
4446
4447 let Constraints = "$src1 = $dst" in {
4448   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4449                             bc_v8i16, memopv2i64>;
4450   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4451                             bc_v4i32, memopv2i64>;
4452
4453   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4454                             bc_v8i16, memopv2i64>;
4455
4456   let Predicates = [HasSSE41] in
4457   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4458                             bc_v4i32, memopv2i64>;
4459 }
4460 } // ExeDomain = SSEPackedInt
4461
4462 //===---------------------------------------------------------------------===//
4463 // SSE2 - Packed Integer Unpack Instructions
4464 //===---------------------------------------------------------------------===//
4465
4466 let ExeDomain = SSEPackedInt in {
4467 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4468                        SDNode OpNode, PatFrag bc_frag, PatFrag ld_frag,
4469                        bit Is2Addr = 1> {
4470   def rr : PDI<opc, MRMSrcReg,
4471       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4472       !if(Is2Addr,
4473           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4474           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4475       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4476       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4477   def rm : PDI<opc, MRMSrcMem,
4478       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4479       !if(Is2Addr,
4480           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4481           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4482       [(set VR128:$dst, (OpNode VR128:$src1,
4483                                   (bc_frag (ld_frag addr:$src2))))],
4484                                                IIC_SSE_UNPCK>,
4485       Sched<[WriteShuffleLd, ReadAfterLd]>;
4486 }
4487
4488 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4489                          SDNode OpNode, PatFrag bc_frag> {
4490   def Yrr : PDI<opc, MRMSrcReg,
4491       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4492       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4493       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4494       Sched<[WriteShuffle]>;
4495   def Yrm : PDI<opc, MRMSrcMem,
4496       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4497       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4498       [(set VR256:$dst, (OpNode VR256:$src1,
4499                                   (bc_frag (loadv4i64 addr:$src2))))]>,
4500       Sched<[WriteShuffleLd, ReadAfterLd]>;
4501 }
4502
4503 let Predicates = [HasAVX] in {
4504   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4505                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4506   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4507                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4508   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4509                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4510   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4511                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4512
4513   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4514                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4515   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4516                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4517   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4518                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4519   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4520                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4521 }
4522
4523 let Predicates = [HasAVX2] in {
4524   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4525                                    bc_v32i8>, VEX_4V, VEX_L;
4526   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4527                                    bc_v16i16>, VEX_4V, VEX_L;
4528   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4529                                    bc_v8i32>, VEX_4V, VEX_L;
4530   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4531                                    bc_v4i64>, VEX_4V, VEX_L;
4532
4533   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4534                                    bc_v32i8>, VEX_4V, VEX_L;
4535   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4536                                    bc_v16i16>, VEX_4V, VEX_L;
4537   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4538                                    bc_v8i32>, VEX_4V, VEX_L;
4539   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4540                                    bc_v4i64>, VEX_4V, VEX_L;
4541 }
4542
4543 let Constraints = "$src1 = $dst" in {
4544   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4545                                 bc_v16i8, memopv2i64>;
4546   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4547                                 bc_v8i16, memopv2i64>;
4548   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4549                                 bc_v4i32, memopv2i64>;
4550   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4551                                 bc_v2i64, memopv2i64>;
4552
4553   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4554                                 bc_v16i8, memopv2i64>;
4555   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4556                                 bc_v8i16, memopv2i64>;
4557   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4558                                 bc_v4i32, memopv2i64>;
4559   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4560                                 bc_v2i64, memopv2i64>;
4561 }
4562 } // ExeDomain = SSEPackedInt
4563
4564 //===---------------------------------------------------------------------===//
4565 // SSE2 - Packed Integer Extract and Insert
4566 //===---------------------------------------------------------------------===//
4567
4568 let ExeDomain = SSEPackedInt in {
4569 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4570   def rri : Ii8<0xC4, MRMSrcReg,
4571        (outs VR128:$dst), (ins VR128:$src1,
4572         GR32orGR64:$src2, u8imm:$src3),
4573        !if(Is2Addr,
4574            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4575            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4576        [(set VR128:$dst,
4577          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4578        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4579   def rmi : Ii8<0xC4, MRMSrcMem,
4580                        (outs VR128:$dst), (ins VR128:$src1,
4581                         i16mem:$src2, u8imm:$src3),
4582        !if(Is2Addr,
4583            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4584            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4585        [(set VR128:$dst,
4586          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4587                     imm:$src3))], IIC_SSE_PINSRW>,
4588        Sched<[WriteShuffleLd, ReadAfterLd]>;
4589 }
4590
4591 // Extract
4592 let Predicates = [HasAVX] in
4593 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4594                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4595                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4596                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4597                                             imm:$src2))]>, PD, VEX,
4598                 Sched<[WriteShuffle]>;
4599 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4600                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4601                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4602                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4603                                             imm:$src2))], IIC_SSE_PEXTRW>,
4604                Sched<[WriteShuffleLd, ReadAfterLd]>;
4605
4606 // Insert
4607 let Predicates = [HasAVX] in
4608 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4609
4610 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4611 defm PINSRW : sse2_pinsrw, PD;
4612
4613 } // ExeDomain = SSEPackedInt
4614
4615 //===---------------------------------------------------------------------===//
4616 // SSE2 - Packed Mask Creation
4617 //===---------------------------------------------------------------------===//
4618
4619 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4620
4621 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4622            (ins VR128:$src),
4623            "pmovmskb\t{$src, $dst|$dst, $src}",
4624            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4625            IIC_SSE_MOVMSK>, VEX;
4626
4627 let Predicates = [HasAVX2] in {
4628 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4629            (ins VR256:$src),
4630            "pmovmskb\t{$src, $dst|$dst, $src}",
4631            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4632            VEX, VEX_L;
4633 }
4634
4635 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4636            "pmovmskb\t{$src, $dst|$dst, $src}",
4637            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4638            IIC_SSE_MOVMSK>;
4639
4640 } // ExeDomain = SSEPackedInt
4641
4642 //===---------------------------------------------------------------------===//
4643 // SSE2 - Conditional Store
4644 //===---------------------------------------------------------------------===//
4645
4646 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4647
4648 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4649 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4650            (ins VR128:$src, VR128:$mask),
4651            "maskmovdqu\t{$mask, $src|$src, $mask}",
4652            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4653            IIC_SSE_MASKMOV>, VEX;
4654 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4655 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4656            (ins VR128:$src, VR128:$mask),
4657            "maskmovdqu\t{$mask, $src|$src, $mask}",
4658            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4659            IIC_SSE_MASKMOV>, VEX;
4660
4661 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4662 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4663            "maskmovdqu\t{$mask, $src|$src, $mask}",
4664            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4665            IIC_SSE_MASKMOV>;
4666 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4667 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4668            "maskmovdqu\t{$mask, $src|$src, $mask}",
4669            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4670            IIC_SSE_MASKMOV>;
4671
4672 } // ExeDomain = SSEPackedInt
4673
4674 //===---------------------------------------------------------------------===//
4675 // SSE2 - Move Doubleword
4676 //===---------------------------------------------------------------------===//
4677
4678 //===---------------------------------------------------------------------===//
4679 // Move Int Doubleword to Packed Double Int
4680 //
4681 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4682                       "movd\t{$src, $dst|$dst, $src}",
4683                       [(set VR128:$dst,
4684                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4685                         VEX, Sched<[WriteMove]>;
4686 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4687                       "movd\t{$src, $dst|$dst, $src}",
4688                       [(set VR128:$dst,
4689                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4690                         IIC_SSE_MOVDQ>,
4691                       VEX, Sched<[WriteLoad]>;
4692 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4693                         "movq\t{$src, $dst|$dst, $src}",
4694                         [(set VR128:$dst,
4695                           (v2i64 (scalar_to_vector GR64:$src)))],
4696                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4697 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4698 def VMOV64toPQIrm : VRS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4699                         "movq\t{$src, $dst|$dst, $src}",
4700                         [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteLoad]>;
4701 let isCodeGenOnly = 1 in
4702 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4703                        "movq\t{$src, $dst|$dst, $src}",
4704                        [(set FR64:$dst, (bitconvert GR64:$src))],
4705                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4706
4707 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4708                       "movd\t{$src, $dst|$dst, $src}",
4709                       [(set VR128:$dst,
4710                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4711                   Sched<[WriteMove]>;
4712 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4713                       "movd\t{$src, $dst|$dst, $src}",
4714                       [(set VR128:$dst,
4715                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4716                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4717 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4718                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4719                         [(set VR128:$dst,
4720                           (v2i64 (scalar_to_vector GR64:$src)))],
4721                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4722 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4723 def MOV64toPQIrm : RS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4724                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4725                         [], IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4726 let isCodeGenOnly = 1 in
4727 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4728                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4729                        [(set FR64:$dst, (bitconvert GR64:$src))],
4730                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4731
4732 //===---------------------------------------------------------------------===//
4733 // Move Int Doubleword to Single Scalar
4734 //
4735 let isCodeGenOnly = 1 in {
4736   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4737                         "movd\t{$src, $dst|$dst, $src}",
4738                         [(set FR32:$dst, (bitconvert GR32:$src))],
4739                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4740
4741   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4742                         "movd\t{$src, $dst|$dst, $src}",
4743                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4744                         IIC_SSE_MOVDQ>,
4745                         VEX, Sched<[WriteLoad]>;
4746   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4747                         "movd\t{$src, $dst|$dst, $src}",
4748                         [(set FR32:$dst, (bitconvert GR32:$src))],
4749                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4750
4751   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4752                         "movd\t{$src, $dst|$dst, $src}",
4753                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4754                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4755 }
4756
4757 //===---------------------------------------------------------------------===//
4758 // Move Packed Doubleword Int to Packed Double Int
4759 //
4760 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4761                        "movd\t{$src, $dst|$dst, $src}",
4762                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4763                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4764                     Sched<[WriteMove]>;
4765 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4766                        (ins i32mem:$dst, VR128:$src),
4767                        "movd\t{$src, $dst|$dst, $src}",
4768                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4769                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4770                                      VEX, Sched<[WriteStore]>;
4771 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4772                        "movd\t{$src, $dst|$dst, $src}",
4773                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4774                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4775                    Sched<[WriteMove]>;
4776 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4777                        "movd\t{$src, $dst|$dst, $src}",
4778                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4779                                      (iPTR 0))), addr:$dst)],
4780                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4781
4782 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4783         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4784
4785 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4786         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4787
4788 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4789         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4790
4791 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4792         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4793
4794 //===---------------------------------------------------------------------===//
4795 // Move Packed Doubleword Int first element to Doubleword Int
4796 //
4797 let SchedRW = [WriteMove] in {
4798 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4799                           "movq\t{$src, $dst|$dst, $src}",
4800                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4801                                                            (iPTR 0)))],
4802                                                            IIC_SSE_MOVD_ToGP>,
4803                       VEX;
4804
4805 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4806                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4807                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4808                                                          (iPTR 0)))],
4809                                                          IIC_SSE_MOVD_ToGP>;
4810 } //SchedRW
4811
4812 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4813 def VMOVPQIto64rm : VRS2I<0x7E, MRMDestMem, (outs i64mem:$dst),
4814                           (ins VR128:$src), "movq\t{$src, $dst|$dst, $src}",
4815                           [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4816 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4817 def MOVPQIto64rm : RS2I<0x7E, MRMDestMem, (outs i64mem:$dst), (ins VR128:$src),
4818                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4819                         [], IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4820
4821 //===---------------------------------------------------------------------===//
4822 // Bitcast FR64 <-> GR64
4823 //
4824 let isCodeGenOnly = 1 in {
4825   let Predicates = [UseAVX] in
4826   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4827                           "movq\t{$src, $dst|$dst, $src}",
4828                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4829                           VEX, Sched<[WriteLoad]>;
4830   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4831                            "movq\t{$src, $dst|$dst, $src}",
4832                            [(set GR64:$dst, (bitconvert FR64:$src))],
4833                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4834   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4835                            "movq\t{$src, $dst|$dst, $src}",
4836                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4837                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4838
4839   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4840                          "movq\t{$src, $dst|$dst, $src}",
4841                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4842                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4843   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4844                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4845                          [(set GR64:$dst, (bitconvert FR64:$src))],
4846                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4847   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4848                          "movq\t{$src, $dst|$dst, $src}",
4849                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4850                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4851 }
4852
4853 //===---------------------------------------------------------------------===//
4854 // Move Scalar Single to Double Int
4855 //
4856 let isCodeGenOnly = 1 in {
4857   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4858                         "movd\t{$src, $dst|$dst, $src}",
4859                         [(set GR32:$dst, (bitconvert FR32:$src))],
4860                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4861   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4862                         "movd\t{$src, $dst|$dst, $src}",
4863                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4864                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4865   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4866                         "movd\t{$src, $dst|$dst, $src}",
4867                         [(set GR32:$dst, (bitconvert FR32:$src))],
4868                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4869   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4870                         "movd\t{$src, $dst|$dst, $src}",
4871                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4872                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4873 }
4874
4875 //===---------------------------------------------------------------------===//
4876 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4877 //
4878 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4879 let AddedComplexity = 15 in {
4880 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4881                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4882                        [(set VR128:$dst, (v2i64 (X86vzmovl
4883                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4884                                       IIC_SSE_MOVDQ>,
4885                                       VEX, VEX_W;
4886 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4887                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4888                        [(set VR128:$dst, (v2i64 (X86vzmovl
4889                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4890                                       IIC_SSE_MOVDQ>;
4891 }
4892 } // isCodeGenOnly, SchedRW
4893
4894 let Predicates = [UseAVX] in {
4895   let AddedComplexity = 15 in
4896     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4897               (VMOVDI2PDIrr GR32:$src)>;
4898
4899   // AVX 128-bit movd/movq instructions write zeros in the high 128-bit part.
4900   // These instructions also write zeros in the high part of a 256-bit register.
4901   let AddedComplexity = 20 in {
4902     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4903               (VMOVDI2PDIrm addr:$src)>;
4904     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4905               (VMOVDI2PDIrm addr:$src)>;
4906     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4907               (VMOVDI2PDIrm addr:$src)>;
4908     def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4909                 (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
4910               (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrm addr:$src), sub_xmm)>;
4911   }
4912   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4913   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4914                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4915             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4916   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4917                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4918             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4919 }
4920
4921 let Predicates = [UseSSE2] in {
4922   let AddedComplexity = 15 in
4923     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4924               (MOVDI2PDIrr GR32:$src)>;
4925
4926   let AddedComplexity = 20 in {
4927     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4928               (MOVDI2PDIrm addr:$src)>;
4929     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4930               (MOVDI2PDIrm addr:$src)>;
4931     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4932               (MOVDI2PDIrm addr:$src)>;
4933   }
4934 }
4935
4936 // These are the correct encodings of the instructions so that we know how to
4937 // read correct assembly, even though we continue to emit the wrong ones for
4938 // compatibility with Darwin's buggy assembler.
4939 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4940                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4941 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4942                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4943 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4944 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4945                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4946 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4947                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4948
4949 //===---------------------------------------------------------------------===//
4950 // SSE2 - Move Quadword
4951 //===---------------------------------------------------------------------===//
4952
4953 //===---------------------------------------------------------------------===//
4954 // Move Quadword Int to Packed Quadword Int
4955 //
4956
4957 let ExeDomain = SSEPackedInt, SchedRW = [WriteLoad] in {
4958 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4959                     "vmovq\t{$src, $dst|$dst, $src}",
4960                     [(set VR128:$dst,
4961                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4962                     VEX, Requires<[UseAVX]>;
4963 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4964                     "movq\t{$src, $dst|$dst, $src}",
4965                     [(set VR128:$dst,
4966                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4967                       IIC_SSE_MOVDQ>, XS,
4968                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4969 } // ExeDomain, SchedRW
4970
4971 //===---------------------------------------------------------------------===//
4972 // Move Packed Quadword Int to Quadword Int
4973 //
4974 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4975 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4976                       "movq\t{$src, $dst|$dst, $src}",
4977                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4978                                     (iPTR 0))), addr:$dst)],
4979                                     IIC_SSE_MOVDQ>, VEX;
4980 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4981                       "movq\t{$src, $dst|$dst, $src}",
4982                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4983                                     (iPTR 0))), addr:$dst)],
4984                                     IIC_SSE_MOVDQ>;
4985 } // ExeDomain, SchedRW
4986
4987 // For disassembler only
4988 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4989     SchedRW = [WriteVecLogic] in {
4990 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4991                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
4992 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4993                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
4994 }
4995
4996 //===---------------------------------------------------------------------===//
4997 // Store / copy lower 64-bits of a XMM register.
4998 //
4999 let Predicates = [HasAVX] in
5000 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5001           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5002 let Predicates = [UseSSE2] in
5003 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5004           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5005
5006 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, AddedComplexity = 20 in {
5007 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5008                      "vmovq\t{$src, $dst|$dst, $src}",
5009                      [(set VR128:$dst,
5010                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5011                                                  (loadi64 addr:$src))))))],
5012                                                  IIC_SSE_MOVDQ>,
5013                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5014
5015 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5016                      "movq\t{$src, $dst|$dst, $src}",
5017                      [(set VR128:$dst,
5018                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5019                                                  (loadi64 addr:$src))))))],
5020                                                  IIC_SSE_MOVDQ>,
5021                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5022 } // ExeDomain, isCodeGenOnly, AddedComplexity
5023
5024 let Predicates = [UseAVX], AddedComplexity = 20 in {
5025   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5026             (VMOVZQI2PQIrm addr:$src)>;
5027   def : Pat<(v2i64 (X86vzload addr:$src)),
5028             (VMOVZQI2PQIrm addr:$src)>;
5029   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5030               (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
5031             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
5032 }
5033
5034 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5035   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5036             (MOVZQI2PQIrm addr:$src)>;
5037   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5038 }
5039
5040 let Predicates = [HasAVX] in {
5041 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5042           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5043 def : Pat<(v4i64 (X86vzload addr:$src)),
5044           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5045 }
5046
5047 //===---------------------------------------------------------------------===//
5048 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5049 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5050 //
5051 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
5052 let AddedComplexity = 15 in
5053 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5054                         "vmovq\t{$src, $dst|$dst, $src}",
5055                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5056                     IIC_SSE_MOVQ_RR>,
5057                       XS, VEX, Requires<[UseAVX]>;
5058 let AddedComplexity = 15 in
5059 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5060                         "movq\t{$src, $dst|$dst, $src}",
5061                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5062                     IIC_SSE_MOVQ_RR>,
5063                       XS, Requires<[UseSSE2]>;
5064 } // ExeDomain, SchedRW
5065
5066 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5067 let AddedComplexity = 20 in
5068 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5069                         "vmovq\t{$src, $dst|$dst, $src}",
5070                     [(set VR128:$dst, (v2i64 (X86vzmovl
5071                                              (loadv2i64 addr:$src))))],
5072                                              IIC_SSE_MOVDQ>,
5073                       XS, VEX, Requires<[UseAVX]>;
5074 let AddedComplexity = 20 in {
5075 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5076                         "movq\t{$src, $dst|$dst, $src}",
5077                     [(set VR128:$dst, (v2i64 (X86vzmovl
5078                                              (loadv2i64 addr:$src))))],
5079                                              IIC_SSE_MOVDQ>,
5080                       XS, Requires<[UseSSE2]>;
5081 }
5082 } // ExeDomain, isCodeGenOnly, SchedRW
5083
5084 let AddedComplexity = 20 in {
5085   let Predicates = [UseAVX] in {
5086     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5087               (VMOVZPQILo2PQIrr VR128:$src)>;
5088   }
5089   let Predicates = [UseSSE2] in {
5090     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5091               (MOVZPQILo2PQIrr VR128:$src)>;
5092   }
5093 }
5094
5095 //===---------------------------------------------------------------------===//
5096 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5097 //===---------------------------------------------------------------------===//
5098 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5099                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5100                               X86MemOperand x86memop> {
5101 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5102                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5103                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5104                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5105 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5106                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5107                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5108                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5109 }
5110
5111 let Predicates = [HasAVX] in {
5112   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5113                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5114   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5115                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5116   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5117                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5118   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5119                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5120 }
5121 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5122                                    memopv4f32, f128mem>;
5123 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5124                                    memopv4f32, f128mem>;
5125
5126 let Predicates = [HasAVX] in {
5127   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5128             (VMOVSHDUPrr VR128:$src)>;
5129   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5130             (VMOVSHDUPrm addr:$src)>;
5131   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5132             (VMOVSLDUPrr VR128:$src)>;
5133   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5134             (VMOVSLDUPrm addr:$src)>;
5135   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5136             (VMOVSHDUPYrr VR256:$src)>;
5137   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5138             (VMOVSHDUPYrm addr:$src)>;
5139   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5140             (VMOVSLDUPYrr VR256:$src)>;
5141   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5142             (VMOVSLDUPYrm addr:$src)>;
5143 }
5144
5145 let Predicates = [UseSSE3] in {
5146   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5147             (MOVSHDUPrr VR128:$src)>;
5148   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5149             (MOVSHDUPrm addr:$src)>;
5150   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5151             (MOVSLDUPrr VR128:$src)>;
5152   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5153             (MOVSLDUPrm addr:$src)>;
5154 }
5155
5156 //===---------------------------------------------------------------------===//
5157 // SSE3 - Replicate Double FP - MOVDDUP
5158 //===---------------------------------------------------------------------===//
5159
5160 multiclass sse3_replicate_dfp<string OpcodeStr> {
5161 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5162                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5163                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5164                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5165 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5166                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5167                     [(set VR128:$dst,
5168                       (v2f64 (X86Movddup
5169                               (scalar_to_vector (loadf64 addr:$src)))))],
5170                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5171 }
5172
5173 // FIXME: Merge with above classe when there're patterns for the ymm version
5174 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5175 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5176                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5177                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5178                     Sched<[WriteFShuffle]>;
5179 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5180                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5181                     [(set VR256:$dst,
5182                       (v4f64 (X86Movddup
5183                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5184                     Sched<[WriteLoad]>;
5185 }
5186
5187 let Predicates = [HasAVX] in {
5188   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5189   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5190 }
5191
5192 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5193
5194 let Predicates = [HasAVX] in {
5195   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5196             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5197   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5198             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5199   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5200             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5201   def : Pat<(X86Movddup (bc_v2f64
5202                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5203             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5204
5205   // 256-bit version
5206   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5207             (VMOVDDUPYrm addr:$src)>;
5208   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5209             (VMOVDDUPYrm addr:$src)>;
5210   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5211             (VMOVDDUPYrm addr:$src)>;
5212   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5213             (VMOVDDUPYrr VR256:$src)>;
5214 }
5215
5216 let Predicates = [UseAVX, OptForSize] in {
5217   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5218             (VMOVDDUPrm addr:$src)>;
5219   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5220             (VMOVDDUPrm addr:$src)>;
5221 }
5222
5223 let Predicates = [UseSSE3] in {
5224   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5225             (MOVDDUPrm addr:$src)>;
5226   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5227             (MOVDDUPrm addr:$src)>;
5228   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5229             (MOVDDUPrm addr:$src)>;
5230   def : Pat<(X86Movddup (bc_v2f64
5231                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5232             (MOVDDUPrm addr:$src)>;
5233 }
5234
5235 //===---------------------------------------------------------------------===//
5236 // SSE3 - Move Unaligned Integer
5237 //===---------------------------------------------------------------------===//
5238
5239 let SchedRW = [WriteLoad] in {
5240 let Predicates = [HasAVX] in {
5241   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5242                    "vlddqu\t{$src, $dst|$dst, $src}",
5243                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5244   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5245                    "vlddqu\t{$src, $dst|$dst, $src}",
5246                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5247                    VEX, VEX_L;
5248 }
5249 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5250                    "lddqu\t{$src, $dst|$dst, $src}",
5251                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5252                    IIC_SSE_LDDQU>;
5253 }
5254
5255 //===---------------------------------------------------------------------===//
5256 // SSE3 - Arithmetic
5257 //===---------------------------------------------------------------------===//
5258
5259 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5260                        X86MemOperand x86memop, OpndItins itins,
5261                        PatFrag ld_frag, bit Is2Addr = 1> {
5262   def rr : I<0xD0, MRMSrcReg,
5263        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5264        !if(Is2Addr,
5265            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5266            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5267        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5268        Sched<[itins.Sched]>;
5269   def rm : I<0xD0, MRMSrcMem,
5270        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5271        !if(Is2Addr,
5272            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5273            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5274        [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))], itins.rr>,
5275        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5276 }
5277
5278 let Predicates = [HasAVX] in {
5279   let ExeDomain = SSEPackedSingle in {
5280     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5281                                f128mem, SSE_ALU_F32P, loadv4f32, 0>, XD, VEX_4V;
5282     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5283                         f256mem, SSE_ALU_F32P, loadv8f32, 0>, XD, VEX_4V, VEX_L;
5284   }
5285   let ExeDomain = SSEPackedDouble in {
5286     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5287                                f128mem, SSE_ALU_F64P, loadv2f64, 0>, PD, VEX_4V;
5288     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5289                         f256mem, SSE_ALU_F64P, loadv4f64, 0>, PD, VEX_4V, VEX_L;
5290   }
5291 }
5292 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5293   let ExeDomain = SSEPackedSingle in
5294   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5295                               f128mem, SSE_ALU_F32P, memopv4f32>, XD;
5296   let ExeDomain = SSEPackedDouble in
5297   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5298                               f128mem, SSE_ALU_F64P, memopv2f64>, PD;
5299 }
5300
5301 // Patterns used to select 'addsub' instructions.
5302 let Predicates = [HasAVX] in {
5303   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5304             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5305   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (loadv4f32 addr:$rhs))),
5306             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5307   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5308             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5309   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (loadv2f64 addr:$rhs))),
5310             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5311
5312   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5313             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5314   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (loadv8f32 addr:$rhs))),
5315             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5316   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5317             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5318   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (loadv4f64 addr:$rhs))),
5319             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5320 }
5321
5322 let Predicates = [UseSSE3] in {
5323   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5324             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5325   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (memopv4f32 addr:$rhs))),
5326             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5327   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5328             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5329   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (memopv2f64 addr:$rhs))),
5330             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5331 }
5332
5333 //===---------------------------------------------------------------------===//
5334 // SSE3 Instructions
5335 //===---------------------------------------------------------------------===//
5336
5337 // Horizontal ops
5338 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5339                    X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5340                    bit Is2Addr = 1> {
5341   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5342        !if(Is2Addr,
5343          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5344          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5345       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5346       Sched<[WriteFAdd]>;
5347
5348   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5349        !if(Is2Addr,
5350          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5351          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5352       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5353         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5354 }
5355 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5356                   X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5357                   bit Is2Addr = 1> {
5358   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5359        !if(Is2Addr,
5360          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5361          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5362       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5363       Sched<[WriteFAdd]>;
5364
5365   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5366        !if(Is2Addr,
5367          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5368          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5369       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5370         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5371 }
5372
5373 let Predicates = [HasAVX] in {
5374   let ExeDomain = SSEPackedSingle in {
5375     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5376                             X86fhadd, loadv4f32, 0>, VEX_4V;
5377     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5378                             X86fhsub, loadv4f32, 0>, VEX_4V;
5379     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5380                             X86fhadd, loadv8f32, 0>, VEX_4V, VEX_L;
5381     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5382                             X86fhsub, loadv8f32, 0>, VEX_4V, VEX_L;
5383   }
5384   let ExeDomain = SSEPackedDouble in {
5385     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5386                             X86fhadd, loadv2f64, 0>, VEX_4V;
5387     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5388                             X86fhsub, loadv2f64, 0>, VEX_4V;
5389     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5390                             X86fhadd, loadv4f64, 0>, VEX_4V, VEX_L;
5391     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5392                             X86fhsub, loadv4f64, 0>, VEX_4V, VEX_L;
5393   }
5394 }
5395
5396 let Constraints = "$src1 = $dst" in {
5397   let ExeDomain = SSEPackedSingle in {
5398     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd,
5399                           memopv4f32>;
5400     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub,
5401                           memopv4f32>;
5402   }
5403   let ExeDomain = SSEPackedDouble in {
5404     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd,
5405                          memopv2f64>;
5406     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub,
5407                          memopv2f64>;
5408   }
5409 }
5410
5411 //===---------------------------------------------------------------------===//
5412 // SSSE3 - Packed Absolute Instructions
5413 //===---------------------------------------------------------------------===//
5414
5415
5416 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5417 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
5418                             PatFrag ld_frag> {
5419   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5420                     (ins VR128:$src),
5421                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5422                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5423                     Sched<[WriteVecALU]>;
5424
5425   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5426                     (ins i128mem:$src),
5427                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5428                     [(set VR128:$dst,
5429                       (IntId128
5430                        (bitconvert (ld_frag addr:$src))))], IIC_SSE_PABS_RM>,
5431                     Sched<[WriteVecALULd]>;
5432 }
5433
5434 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5435 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5436                               Intrinsic IntId256> {
5437   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5438                     (ins VR256:$src),
5439                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5440                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5441                     Sched<[WriteVecALU]>;
5442
5443   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5444                     (ins i256mem:$src),
5445                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5446                     [(set VR256:$dst,
5447                       (IntId256
5448                        (bitconvert (loadv4i64 addr:$src))))]>,
5449                     Sched<[WriteVecALULd]>;
5450 }
5451
5452 // Helper fragments to match sext vXi1 to vXiY.
5453 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5454                                                VR128:$src))>;
5455 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5456 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5457 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5458                                                VR256:$src))>;
5459 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5460 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5461
5462 let Predicates = [HasAVX] in {
5463   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", int_x86_ssse3_pabs_b_128,
5464                                   loadv2i64>, VEX;
5465   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", int_x86_ssse3_pabs_w_128,
5466                                   loadv2i64>, VEX;
5467   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", int_x86_ssse3_pabs_d_128,
5468                                   loadv2i64>, VEX;
5469
5470   def : Pat<(xor
5471             (bc_v2i64 (v16i1sextv16i8)),
5472             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5473             (VPABSBrr128 VR128:$src)>;
5474   def : Pat<(xor
5475             (bc_v2i64 (v8i1sextv8i16)),
5476             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5477             (VPABSWrr128 VR128:$src)>;
5478   def : Pat<(xor
5479             (bc_v2i64 (v4i1sextv4i32)),
5480             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5481             (VPABSDrr128 VR128:$src)>;
5482 }
5483
5484 let Predicates = [HasAVX2] in {
5485   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5486                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5487   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5488                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5489   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5490                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5491
5492   def : Pat<(xor
5493             (bc_v4i64 (v32i1sextv32i8)),
5494             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5495             (VPABSBrr256 VR256:$src)>;
5496   def : Pat<(xor
5497             (bc_v4i64 (v16i1sextv16i16)),
5498             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5499             (VPABSWrr256 VR256:$src)>;
5500   def : Pat<(xor
5501             (bc_v4i64 (v8i1sextv8i32)),
5502             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5503             (VPABSDrr256 VR256:$src)>;
5504 }
5505
5506 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", int_x86_ssse3_pabs_b_128,
5507                               memopv2i64>;
5508 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", int_x86_ssse3_pabs_w_128,
5509                               memopv2i64>;
5510 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", int_x86_ssse3_pabs_d_128,
5511                               memopv2i64>;
5512
5513 let Predicates = [HasSSSE3] in {
5514   def : Pat<(xor
5515             (bc_v2i64 (v16i1sextv16i8)),
5516             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5517             (PABSBrr128 VR128:$src)>;
5518   def : Pat<(xor
5519             (bc_v2i64 (v8i1sextv8i16)),
5520             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5521             (PABSWrr128 VR128:$src)>;
5522   def : Pat<(xor
5523             (bc_v2i64 (v4i1sextv4i32)),
5524             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5525             (PABSDrr128 VR128:$src)>;
5526 }
5527
5528 //===---------------------------------------------------------------------===//
5529 // SSSE3 - Packed Binary Operator Instructions
5530 //===---------------------------------------------------------------------===//
5531
5532 let Sched = WriteVecALU in {
5533 def SSE_PHADDSUBD : OpndItins<
5534   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5535 >;
5536 def SSE_PHADDSUBSW : OpndItins<
5537   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5538 >;
5539 def SSE_PHADDSUBW : OpndItins<
5540   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5541 >;
5542 }
5543 let Sched = WriteShuffle in
5544 def SSE_PSHUFB : OpndItins<
5545   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5546 >;
5547 let Sched = WriteVecALU in
5548 def SSE_PSIGN : OpndItins<
5549   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5550 >;
5551 let Sched = WriteVecIMul in
5552 def SSE_PMULHRSW : OpndItins<
5553   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5554 >;
5555
5556 /// SS3I_binop_rm - Simple SSSE3 bin op
5557 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5558                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5559                          X86MemOperand x86memop, OpndItins itins,
5560                          bit Is2Addr = 1> {
5561   let isCommutable = 1 in
5562   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5563        (ins RC:$src1, RC:$src2),
5564        !if(Is2Addr,
5565          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5566          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5567        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5568        Sched<[itins.Sched]>;
5569   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5570        (ins RC:$src1, x86memop:$src2),
5571        !if(Is2Addr,
5572          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5573          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5574        [(set RC:$dst,
5575          (OpVT (OpNode RC:$src1,
5576           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5577        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5578 }
5579
5580 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5581 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5582                              Intrinsic IntId128, OpndItins itins,
5583                              PatFrag ld_frag, bit Is2Addr = 1> {
5584   let isCommutable = 1 in
5585   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5586        (ins VR128:$src1, VR128:$src2),
5587        !if(Is2Addr,
5588          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5589          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5590        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5591        Sched<[itins.Sched]>;
5592   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5593        (ins VR128:$src1, i128mem:$src2),
5594        !if(Is2Addr,
5595          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5596          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5597        [(set VR128:$dst,
5598          (IntId128 VR128:$src1,
5599           (bitconvert (ld_frag addr:$src2))))]>,
5600        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5601 }
5602
5603 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5604                                Intrinsic IntId256,
5605                                X86FoldableSchedWrite Sched> {
5606   let isCommutable = 1 in
5607   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5608        (ins VR256:$src1, VR256:$src2),
5609        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5610        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5611        Sched<[Sched]>;
5612   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5613        (ins VR256:$src1, i256mem:$src2),
5614        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5615        [(set VR256:$dst,
5616          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5617        Sched<[Sched.Folded, ReadAfterLd]>;
5618 }
5619
5620 let ImmT = NoImm, Predicates = [HasAVX] in {
5621 let isCommutable = 0 in {
5622   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5623                                   loadv2i64, i128mem,
5624                                   SSE_PHADDSUBW, 0>, VEX_4V;
5625   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5626                                   loadv2i64, i128mem,
5627                                   SSE_PHADDSUBD, 0>, VEX_4V;
5628   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5629                                   loadv2i64, i128mem,
5630                                   SSE_PHADDSUBW, 0>, VEX_4V;
5631   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5632                                   loadv2i64, i128mem,
5633                                   SSE_PHADDSUBD, 0>, VEX_4V;
5634   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5635                                   loadv2i64, i128mem,
5636                                   SSE_PSIGN, 0>, VEX_4V;
5637   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5638                                   loadv2i64, i128mem,
5639                                   SSE_PSIGN, 0>, VEX_4V;
5640   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5641                                   loadv2i64, i128mem,
5642                                   SSE_PSIGN, 0>, VEX_4V;
5643   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5644                                   loadv2i64, i128mem,
5645                                   SSE_PSHUFB, 0>, VEX_4V;
5646   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5647                                       int_x86_ssse3_phadd_sw_128,
5648                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5649   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5650                                       int_x86_ssse3_phsub_sw_128,
5651                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5652   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5653                                       int_x86_ssse3_pmadd_ub_sw_128,
5654                                       SSE_PMADD, loadv2i64, 0>, VEX_4V;
5655 }
5656 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5657                                       int_x86_ssse3_pmul_hr_sw_128,
5658                                       SSE_PMULHRSW, loadv2i64, 0>, VEX_4V;
5659 }
5660
5661 let ImmT = NoImm, Predicates = [HasAVX2] in {
5662 let isCommutable = 0 in {
5663   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5664                                   loadv4i64, i256mem,
5665                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5666   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5667                                   loadv4i64, i256mem,
5668                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5669   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5670                                   loadv4i64, i256mem,
5671                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5672   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5673                                   loadv4i64, i256mem,
5674                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5675   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5676                                   loadv4i64, i256mem,
5677                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5678   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5679                                   loadv4i64, i256mem,
5680                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5681   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5682                                   loadv4i64, i256mem,
5683                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5684   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5685                                   loadv4i64, i256mem,
5686                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5687   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5688                                         int_x86_avx2_phadd_sw,
5689                                         WriteVecALU>, VEX_4V, VEX_L;
5690   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5691                                         int_x86_avx2_phsub_sw,
5692                                         WriteVecALU>, VEX_4V, VEX_L;
5693   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5694                                        int_x86_avx2_pmadd_ub_sw,
5695                                         WriteVecIMul>, VEX_4V, VEX_L;
5696 }
5697 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5698                                         int_x86_avx2_pmul_hr_sw,
5699                                         WriteVecIMul>, VEX_4V, VEX_L;
5700 }
5701
5702 // None of these have i8 immediate fields.
5703 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5704 let isCommutable = 0 in {
5705   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5706                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5707   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5708                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5709   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5710                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5711   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5712                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5713   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5714                                  memopv2i64, i128mem, SSE_PSIGN>;
5715   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5716                                  memopv2i64, i128mem, SSE_PSIGN>;
5717   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5718                                  memopv2i64, i128mem, SSE_PSIGN>;
5719   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5720                                  memopv2i64, i128mem, SSE_PSHUFB>;
5721   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5722                                      int_x86_ssse3_phadd_sw_128,
5723                                      SSE_PHADDSUBSW, memopv2i64>;
5724   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5725                                      int_x86_ssse3_phsub_sw_128,
5726                                      SSE_PHADDSUBSW, memopv2i64>;
5727   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5728                                      int_x86_ssse3_pmadd_ub_sw_128,
5729                                      SSE_PMADD, memopv2i64>;
5730 }
5731 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5732                                      int_x86_ssse3_pmul_hr_sw_128,
5733                                      SSE_PMULHRSW, memopv2i64>;
5734 }
5735
5736 //===---------------------------------------------------------------------===//
5737 // SSSE3 - Packed Align Instruction Patterns
5738 //===---------------------------------------------------------------------===//
5739
5740 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5741   let hasSideEffects = 0 in {
5742   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5743       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5744       !if(Is2Addr,
5745         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5746         !strconcat(asm,
5747                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5748       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5749   let mayLoad = 1 in
5750   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5751       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5752       !if(Is2Addr,
5753         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5754         !strconcat(asm,
5755                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5756       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5757   }
5758 }
5759
5760 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5761   let hasSideEffects = 0 in {
5762   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5763       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5764       !strconcat(asm,
5765                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5766       []>, Sched<[WriteShuffle]>;
5767   let mayLoad = 1 in
5768   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5769       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5770       !strconcat(asm,
5771                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5772       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5773   }
5774 }
5775
5776 let Predicates = [HasAVX] in
5777   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5778 let Predicates = [HasAVX2] in
5779   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5780 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5781   defm PALIGN : ssse3_palignr<"palignr">;
5782
5783 let Predicates = [HasAVX2] in {
5784 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5785           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5786 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5787           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5788 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5789           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5790 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5791           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5792 }
5793
5794 let Predicates = [HasAVX] in {
5795 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5796           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5797 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5798           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5799 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5800           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5801 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5802           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5803 }
5804
5805 let Predicates = [UseSSSE3] in {
5806 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5807           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5808 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5809           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5810 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5811           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5812 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5813           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5814 }
5815
5816 //===---------------------------------------------------------------------===//
5817 // SSSE3 - Thread synchronization
5818 //===---------------------------------------------------------------------===//
5819
5820 let SchedRW = [WriteSystem] in {
5821 let usesCustomInserter = 1 in {
5822 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5823                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5824                 Requires<[HasSSE3]>;
5825 }
5826
5827 let Uses = [EAX, ECX, EDX] in
5828 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5829                  TB, Requires<[HasSSE3]>;
5830 let Uses = [ECX, EAX] in
5831 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5832                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5833                 TB, Requires<[HasSSE3]>;
5834 } // SchedRW
5835
5836 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5837 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5838
5839 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5840       Requires<[Not64BitMode]>;
5841 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5842       Requires<[In64BitMode]>;
5843
5844 //===----------------------------------------------------------------------===//
5845 // SSE4.1 - Packed Move with Sign/Zero Extend
5846 //===----------------------------------------------------------------------===//
5847
5848 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
5849                           RegisterClass OutRC, RegisterClass InRC,
5850                           OpndItins itins> {
5851   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
5852                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5853                  [], itins.rr>,
5854                  Sched<[itins.Sched]>;
5855
5856   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
5857                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5858                  [],
5859                  itins.rm>, Sched<[itins.Sched.Folded]>;
5860 }
5861
5862 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
5863                           X86MemOperand MemOp, X86MemOperand MemYOp,
5864                           OpndItins SSEItins, OpndItins AVXItins,
5865                           OpndItins AVX2Itins> {
5866   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
5867   let Predicates = [HasAVX, NoVLX] in
5868     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
5869                                      VR128, VR128, AVXItins>, VEX;
5870   let Predicates = [HasAVX2, NoVLX] in
5871     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
5872                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
5873 }
5874
5875 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
5876                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
5877   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
5878                                         MemOp, MemYOp,
5879                                         SSE_INTALU_ITINS_SHUFF_P,
5880                                         DEFAULT_ITINS_SHUFFLESCHED,
5881                                         DEFAULT_ITINS_SHUFFLESCHED>;
5882   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
5883                                         !strconcat("pmovzx", OpcodeStr),
5884                                         MemOp, MemYOp,
5885                                         SSE_INTALU_ITINS_SHUFF_P,
5886                                         DEFAULT_ITINS_SHUFFLESCHED,
5887                                         DEFAULT_ITINS_SHUFFLESCHED>;
5888 }
5889
5890 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
5891 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
5892 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
5893
5894 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
5895 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
5896
5897 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
5898
5899 // AVX2 Patterns
5900 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
5901   // Register-Register patterns
5902   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
5903             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
5904   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
5905             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
5906   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
5907             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
5908
5909   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
5910             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
5911   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
5912             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
5913
5914   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
5915             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
5916
5917   // On AVX2, we also support 256bit inputs.
5918   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
5919             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5920   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
5921             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5922   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
5923             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5924
5925   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
5926             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5927   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
5928             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5929
5930   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
5931             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5932
5933   // Simple Register-Memory patterns
5934   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5935             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5936   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5937             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5938   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5939             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5940
5941   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5942             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5943   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5944             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5945
5946   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
5947             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5948
5949   // AVX2 Register-Memory patterns
5950   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5951             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5952   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5953             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5954   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5955             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5956   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5957             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5958
5959   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5960             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5961   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5962             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5963   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5964             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5965   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5966             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5967
5968   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
5969             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5970   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
5971             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5972   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5973             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5974   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5975             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5976
5977   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5978             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5979   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5980             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5981   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5982             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5983   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5984             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5985
5986   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5987             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5988   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5989             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5990   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5991             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5992   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5993             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5994
5995   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
5996             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5997   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
5998             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5999   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6000             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6001   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6002             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6003 }
6004
6005 let Predicates = [HasAVX2, NoVLX] in {
6006   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6007   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6008 }
6009
6010 // SSE4.1/AVX patterns.
6011 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6012                                 SDNode ExtOp, PatFrag ExtLoad16> {
6013   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6014             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6015   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6016             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6017   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6018             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6019
6020   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6021             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6022   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6023             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6024
6025   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6026             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6027
6028   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6029             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6030   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6031             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6032   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6033             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6034
6035   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6036             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6037   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6038             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6039
6040   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6041             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6042
6043   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6044             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6045   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6046             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6047   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6048             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6049   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6050             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6051   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6052             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6053
6054   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6055             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6056   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6057             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6058   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6059             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6060   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6061             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6062
6063   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6064             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6065   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6066             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6067   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6068             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6069   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6070             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6071
6072   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6073             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6074   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6075             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6076   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6077             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6078   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6079             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6080   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6081             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6082
6083   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6084             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6085   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6086             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6087   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6088             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6089   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6090             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6091
6092   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6093             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6094   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6095             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6096   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6097             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6098   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6099             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6100   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6101             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6102 }
6103
6104 let Predicates = [HasAVX, NoVLX] in {
6105   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6106   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6107 }
6108
6109 let Predicates = [UseSSE41] in {
6110   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6111   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6112 }
6113
6114 //===----------------------------------------------------------------------===//
6115 // SSE4.1 - Extract Instructions
6116 //===----------------------------------------------------------------------===//
6117
6118 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6119 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6120   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6121                  (ins VR128:$src1, u8imm:$src2),
6122                  !strconcat(OpcodeStr,
6123                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6124                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6125                                          imm:$src2))]>,
6126                   Sched<[WriteShuffle]>;
6127   let hasSideEffects = 0, mayStore = 1,
6128       SchedRW = [WriteShuffleLd, WriteRMW] in
6129   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6130                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6131                  !strconcat(OpcodeStr,
6132                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6133                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6134                                                  imm:$src2)))), addr:$dst)]>;
6135 }
6136
6137 let Predicates = [HasAVX] in
6138   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6139
6140 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6141
6142
6143 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6144 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6145   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6146   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6147                    (ins VR128:$src1, u8imm:$src2),
6148                    !strconcat(OpcodeStr,
6149                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6150                    []>, Sched<[WriteShuffle]>;
6151
6152   let hasSideEffects = 0, mayStore = 1,
6153       SchedRW = [WriteShuffleLd, WriteRMW] in
6154   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6155                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6156                  !strconcat(OpcodeStr,
6157                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6158                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6159                                                   imm:$src2)))), addr:$dst)]>;
6160 }
6161
6162 let Predicates = [HasAVX] in
6163   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6164
6165 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6166
6167
6168 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6169 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6170   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6171                  (ins VR128:$src1, u8imm:$src2),
6172                  !strconcat(OpcodeStr,
6173                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6174                  [(set GR32:$dst,
6175                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6176                   Sched<[WriteShuffle]>;
6177   let SchedRW = [WriteShuffleLd, WriteRMW] in
6178   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6179                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6180                  !strconcat(OpcodeStr,
6181                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6182                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6183                           addr:$dst)]>;
6184 }
6185
6186 let Predicates = [HasAVX] in
6187   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6188
6189 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6190
6191 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6192 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6193   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6194                  (ins VR128:$src1, u8imm:$src2),
6195                  !strconcat(OpcodeStr,
6196                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6197                  [(set GR64:$dst,
6198                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6199                   Sched<[WriteShuffle]>, REX_W;
6200   let SchedRW = [WriteShuffleLd, WriteRMW] in
6201   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6202                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6203                  !strconcat(OpcodeStr,
6204                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6205                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6206                           addr:$dst)]>, REX_W;
6207 }
6208
6209 let Predicates = [HasAVX] in
6210   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6211
6212 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6213
6214 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6215 /// destination
6216 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6217                             OpndItins itins = DEFAULT_ITINS> {
6218   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6219                  (ins VR128:$src1, u8imm:$src2),
6220                  !strconcat(OpcodeStr,
6221                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6222                  [(set GR32orGR64:$dst,
6223                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6224                     itins.rr>, Sched<[WriteFBlend]>;
6225   let SchedRW = [WriteFBlendLd, WriteRMW] in
6226   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6227                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6228                  !strconcat(OpcodeStr,
6229                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6230                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6231                           addr:$dst)], itins.rm>;
6232 }
6233
6234 let ExeDomain = SSEPackedSingle in {
6235   let Predicates = [UseAVX] in
6236     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6237   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6238 }
6239
6240 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6241 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6242                                               imm:$src2))),
6243                  addr:$dst),
6244           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6245           Requires<[HasAVX]>;
6246 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6247                                               imm:$src2))),
6248                  addr:$dst),
6249           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6250           Requires<[UseSSE41]>;
6251
6252 //===----------------------------------------------------------------------===//
6253 // SSE4.1 - Insert Instructions
6254 //===----------------------------------------------------------------------===//
6255
6256 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6257   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6258       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6259       !if(Is2Addr,
6260         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6261         !strconcat(asm,
6262                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6263       [(set VR128:$dst,
6264         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6265       Sched<[WriteShuffle]>;
6266   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6267       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6268       !if(Is2Addr,
6269         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6270         !strconcat(asm,
6271                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6272       [(set VR128:$dst,
6273         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6274                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6275 }
6276
6277 let Predicates = [HasAVX] in
6278   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6279 let Constraints = "$src1 = $dst" in
6280   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6281
6282 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6283   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6284       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6285       !if(Is2Addr,
6286         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6287         !strconcat(asm,
6288                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6289       [(set VR128:$dst,
6290         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6291       Sched<[WriteShuffle]>;
6292   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6293       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6294       !if(Is2Addr,
6295         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6296         !strconcat(asm,
6297                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6298       [(set VR128:$dst,
6299         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6300                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6301 }
6302
6303 let Predicates = [HasAVX] in
6304   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6305 let Constraints = "$src1 = $dst" in
6306   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6307
6308 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6309   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6310       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6311       !if(Is2Addr,
6312         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6313         !strconcat(asm,
6314                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6315       [(set VR128:$dst,
6316         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6317       Sched<[WriteShuffle]>;
6318   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6319       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6320       !if(Is2Addr,
6321         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6322         !strconcat(asm,
6323                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6324       [(set VR128:$dst,
6325         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6326                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6327 }
6328
6329 let Predicates = [HasAVX] in
6330   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6331 let Constraints = "$src1 = $dst" in
6332   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6333
6334 // insertps has a few different modes, there's the first two here below which
6335 // are optimized inserts that won't zero arbitrary elements in the destination
6336 // vector. The next one matches the intrinsic and could zero arbitrary elements
6337 // in the target vector.
6338 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6339                            OpndItins itins = DEFAULT_ITINS> {
6340   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6341       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6342       !if(Is2Addr,
6343         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6344         !strconcat(asm,
6345                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6346       [(set VR128:$dst,
6347         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6348       Sched<[WriteFShuffle]>;
6349   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6350       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6351       !if(Is2Addr,
6352         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6353         !strconcat(asm,
6354                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6355       [(set VR128:$dst,
6356         (X86insertps VR128:$src1,
6357                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6358                     imm:$src3))], itins.rm>,
6359       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6360 }
6361
6362 let ExeDomain = SSEPackedSingle in {
6363   let Predicates = [UseAVX] in
6364     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6365   let Constraints = "$src1 = $dst" in
6366     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6367 }
6368
6369 let Predicates = [UseSSE41] in {
6370   // If we're inserting an element from a load or a null pshuf of a load,
6371   // fold the load into the insertps instruction.
6372   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6373                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6374                    imm:$src3)),
6375             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6376   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6377                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6378             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6379 }
6380
6381 let Predicates = [UseAVX] in {
6382   // If we're inserting an element from a vbroadcast of a load, fold the
6383   // load into the X86insertps instruction.
6384   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6385                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6386             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6387   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6388                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6389             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6390 }
6391
6392 //===----------------------------------------------------------------------===//
6393 // SSE4.1 - Round Instructions
6394 //===----------------------------------------------------------------------===//
6395
6396 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6397                             X86MemOperand x86memop, RegisterClass RC,
6398                             PatFrag mem_frag32, PatFrag mem_frag64,
6399                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6400 let ExeDomain = SSEPackedSingle in {
6401   // Intrinsic operation, reg.
6402   // Vector intrinsic operation, reg
6403   def PSr : SS4AIi8<opcps, MRMSrcReg,
6404                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6405                     !strconcat(OpcodeStr,
6406                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6407                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6408                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6409
6410   // Vector intrinsic operation, mem
6411   def PSm : SS4AIi8<opcps, MRMSrcMem,
6412                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6413                     !strconcat(OpcodeStr,
6414                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6415                     [(set RC:$dst,
6416                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6417                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6418 } // ExeDomain = SSEPackedSingle
6419
6420 let ExeDomain = SSEPackedDouble in {
6421   // Vector intrinsic operation, reg
6422   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6423                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6424                     !strconcat(OpcodeStr,
6425                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6426                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6427                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6428
6429   // Vector intrinsic operation, mem
6430   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6431                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6432                     !strconcat(OpcodeStr,
6433                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6434                     [(set RC:$dst,
6435                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6436                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6437 } // ExeDomain = SSEPackedDouble
6438 }
6439
6440 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6441                             string OpcodeStr,
6442                             Intrinsic F32Int,
6443                             Intrinsic F64Int, bit Is2Addr = 1> {
6444 let ExeDomain = GenericDomain in {
6445   // Operation, reg.
6446   let hasSideEffects = 0 in
6447   def SSr : SS4AIi8<opcss, MRMSrcReg,
6448       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6449       !if(Is2Addr,
6450           !strconcat(OpcodeStr,
6451               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6452           !strconcat(OpcodeStr,
6453               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6454       []>, Sched<[WriteFAdd]>;
6455
6456   // Intrinsic operation, reg.
6457   let isCodeGenOnly = 1 in
6458   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6459         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6460         !if(Is2Addr,
6461             !strconcat(OpcodeStr,
6462                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6463             !strconcat(OpcodeStr,
6464                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6465         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6466         Sched<[WriteFAdd]>;
6467
6468   // Intrinsic operation, mem.
6469   def SSm : SS4AIi8<opcss, MRMSrcMem,
6470         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6471         !if(Is2Addr,
6472             !strconcat(OpcodeStr,
6473                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6474             !strconcat(OpcodeStr,
6475                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6476         [(set VR128:$dst,
6477              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6478         Sched<[WriteFAddLd, ReadAfterLd]>;
6479
6480   // Operation, reg.
6481   let hasSideEffects = 0 in
6482   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6483         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6484         !if(Is2Addr,
6485             !strconcat(OpcodeStr,
6486                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6487             !strconcat(OpcodeStr,
6488                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6489         []>, Sched<[WriteFAdd]>;
6490
6491   // Intrinsic operation, reg.
6492   let isCodeGenOnly = 1 in
6493   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6494         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6495         !if(Is2Addr,
6496             !strconcat(OpcodeStr,
6497                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6498             !strconcat(OpcodeStr,
6499                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6500         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6501         Sched<[WriteFAdd]>;
6502
6503   // Intrinsic operation, mem.
6504   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6505         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6506         !if(Is2Addr,
6507             !strconcat(OpcodeStr,
6508                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6509             !strconcat(OpcodeStr,
6510                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6511         [(set VR128:$dst,
6512               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6513         Sched<[WriteFAddLd, ReadAfterLd]>;
6514 } // ExeDomain = GenericDomain
6515 }
6516
6517 // FP round - roundss, roundps, roundsd, roundpd
6518 let Predicates = [HasAVX] in {
6519   // Intrinsic form
6520   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6521                                   loadv4f32, loadv2f64,
6522                                   int_x86_sse41_round_ps,
6523                                   int_x86_sse41_round_pd>, VEX;
6524   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6525                                   loadv8f32, loadv4f64,
6526                                   int_x86_avx_round_ps_256,
6527                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6528   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6529                                   int_x86_sse41_round_ss,
6530                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6531 }
6532
6533 let Predicates = [UseAVX] in {
6534   def : Pat<(ffloor FR32:$src),
6535             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6536   def : Pat<(f64 (ffloor FR64:$src)),
6537             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6538   def : Pat<(f32 (fnearbyint FR32:$src)),
6539             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6540   def : Pat<(f64 (fnearbyint FR64:$src)),
6541             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6542   def : Pat<(f32 (fceil FR32:$src)),
6543             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6544   def : Pat<(f64 (fceil FR64:$src)),
6545             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6546   def : Pat<(f32 (frint FR32:$src)),
6547             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6548   def : Pat<(f64 (frint FR64:$src)),
6549             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6550   def : Pat<(f32 (ftrunc FR32:$src)),
6551             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6552   def : Pat<(f64 (ftrunc FR64:$src)),
6553             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6554 }
6555
6556 let Predicates = [HasAVX] in {
6557   def : Pat<(v4f32 (ffloor VR128:$src)),
6558             (VROUNDPSr VR128:$src, (i32 0x1))>;
6559   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6560             (VROUNDPSr VR128:$src, (i32 0xC))>;
6561   def : Pat<(v4f32 (fceil VR128:$src)),
6562             (VROUNDPSr VR128:$src, (i32 0x2))>;
6563   def : Pat<(v4f32 (frint VR128:$src)),
6564             (VROUNDPSr VR128:$src, (i32 0x4))>;
6565   def : Pat<(v4f32 (ftrunc VR128:$src)),
6566             (VROUNDPSr VR128:$src, (i32 0x3))>;
6567
6568   def : Pat<(v2f64 (ffloor VR128:$src)),
6569             (VROUNDPDr VR128:$src, (i32 0x1))>;
6570   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6571             (VROUNDPDr VR128:$src, (i32 0xC))>;
6572   def : Pat<(v2f64 (fceil VR128:$src)),
6573             (VROUNDPDr VR128:$src, (i32 0x2))>;
6574   def : Pat<(v2f64 (frint VR128:$src)),
6575             (VROUNDPDr VR128:$src, (i32 0x4))>;
6576   def : Pat<(v2f64 (ftrunc VR128:$src)),
6577             (VROUNDPDr VR128:$src, (i32 0x3))>;
6578
6579   def : Pat<(v8f32 (ffloor VR256:$src)),
6580             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6581   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6582             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6583   def : Pat<(v8f32 (fceil VR256:$src)),
6584             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6585   def : Pat<(v8f32 (frint VR256:$src)),
6586             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6587   def : Pat<(v8f32 (ftrunc VR256:$src)),
6588             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6589
6590   def : Pat<(v4f64 (ffloor VR256:$src)),
6591             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6592   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6593             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6594   def : Pat<(v4f64 (fceil VR256:$src)),
6595             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6596   def : Pat<(v4f64 (frint VR256:$src)),
6597             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6598   def : Pat<(v4f64 (ftrunc VR256:$src)),
6599             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6600 }
6601
6602 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6603                                memopv4f32, memopv2f64,
6604                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6605 let Constraints = "$src1 = $dst" in
6606 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6607                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6608
6609 let Predicates = [UseSSE41] in {
6610   def : Pat<(ffloor FR32:$src),
6611             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6612   def : Pat<(f64 (ffloor FR64:$src)),
6613             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6614   def : Pat<(f32 (fnearbyint FR32:$src)),
6615             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6616   def : Pat<(f64 (fnearbyint FR64:$src)),
6617             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6618   def : Pat<(f32 (fceil FR32:$src)),
6619             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6620   def : Pat<(f64 (fceil FR64:$src)),
6621             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6622   def : Pat<(f32 (frint FR32:$src)),
6623             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6624   def : Pat<(f64 (frint FR64:$src)),
6625             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6626   def : Pat<(f32 (ftrunc FR32:$src)),
6627             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6628   def : Pat<(f64 (ftrunc FR64:$src)),
6629             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6630
6631   def : Pat<(v4f32 (ffloor VR128:$src)),
6632             (ROUNDPSr VR128:$src, (i32 0x1))>;
6633   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6634             (ROUNDPSr VR128:$src, (i32 0xC))>;
6635   def : Pat<(v4f32 (fceil VR128:$src)),
6636             (ROUNDPSr VR128:$src, (i32 0x2))>;
6637   def : Pat<(v4f32 (frint VR128:$src)),
6638             (ROUNDPSr VR128:$src, (i32 0x4))>;
6639   def : Pat<(v4f32 (ftrunc VR128:$src)),
6640             (ROUNDPSr VR128:$src, (i32 0x3))>;
6641
6642   def : Pat<(v2f64 (ffloor VR128:$src)),
6643             (ROUNDPDr VR128:$src, (i32 0x1))>;
6644   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6645             (ROUNDPDr VR128:$src, (i32 0xC))>;
6646   def : Pat<(v2f64 (fceil VR128:$src)),
6647             (ROUNDPDr VR128:$src, (i32 0x2))>;
6648   def : Pat<(v2f64 (frint VR128:$src)),
6649             (ROUNDPDr VR128:$src, (i32 0x4))>;
6650   def : Pat<(v2f64 (ftrunc VR128:$src)),
6651             (ROUNDPDr VR128:$src, (i32 0x3))>;
6652 }
6653
6654 //===----------------------------------------------------------------------===//
6655 // SSE4.1 - Packed Bit Test
6656 //===----------------------------------------------------------------------===//
6657
6658 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6659 // the intel intrinsic that corresponds to this.
6660 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6661 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6662                 "vptest\t{$src2, $src1|$src1, $src2}",
6663                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6664                 Sched<[WriteVecLogic]>, VEX;
6665 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6666                 "vptest\t{$src2, $src1|$src1, $src2}",
6667                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6668                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6669
6670 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6671                 "vptest\t{$src2, $src1|$src1, $src2}",
6672                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6673                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6674 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6675                 "vptest\t{$src2, $src1|$src1, $src2}",
6676                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6677                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6678 }
6679
6680 let Defs = [EFLAGS] in {
6681 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6682               "ptest\t{$src2, $src1|$src1, $src2}",
6683               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6684               Sched<[WriteVecLogic]>;
6685 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6686               "ptest\t{$src2, $src1|$src1, $src2}",
6687               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6688               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6689 }
6690
6691 // The bit test instructions below are AVX only
6692 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6693                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6694   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6695             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6696             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6697             Sched<[WriteVecLogic]>, VEX;
6698   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6699             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6700             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6701             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6702 }
6703
6704 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6705 let ExeDomain = SSEPackedSingle in {
6706 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6707 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6708                             VEX_L;
6709 }
6710 let ExeDomain = SSEPackedDouble in {
6711 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6712 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6713                             VEX_L;
6714 }
6715 }
6716
6717 //===----------------------------------------------------------------------===//
6718 // SSE4.1 - Misc Instructions
6719 //===----------------------------------------------------------------------===//
6720
6721 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6722   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6723                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6724                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6725                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6726                      OpSize16, XS;
6727   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6728                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6729                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6730                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6731                       Sched<[WriteFAddLd]>, OpSize16, XS;
6732
6733   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6734                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6735                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6736                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6737                      OpSize32, XS;
6738
6739   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6740                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6741                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6742                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6743                       Sched<[WriteFAddLd]>, OpSize32, XS;
6744
6745   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6746                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6747                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6748                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6749   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6750                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6751                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6752                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6753                        Sched<[WriteFAddLd]>, XS;
6754 }
6755
6756
6757
6758 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6759 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6760                                  Intrinsic IntId128, PatFrag ld_frag,
6761                                  X86FoldableSchedWrite Sched> {
6762   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6763                     (ins VR128:$src),
6764                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6765                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6766                     Sched<[Sched]>;
6767   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6768                      (ins i128mem:$src),
6769                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6770                      [(set VR128:$dst,
6771                        (IntId128 (bitconvert (ld_frag addr:$src))))]>,
6772                     Sched<[Sched.Folded]>;
6773 }
6774
6775 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6776 // model, although the naming is misleading.
6777 let Predicates = [HasAVX] in
6778 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6779                                          int_x86_sse41_phminposuw, loadv2i64,
6780                                          WriteVecIMul>, VEX;
6781 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6782                                          int_x86_sse41_phminposuw, memopv2i64,
6783                                          WriteVecIMul>;
6784
6785 /// SS48I_binop_rm - Simple SSE41 binary operator.
6786 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6787                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6788                           X86MemOperand x86memop, bit Is2Addr = 1,
6789                           OpndItins itins = SSE_INTALU_ITINS_P> {
6790   let isCommutable = 1 in
6791   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6792        (ins RC:$src1, RC:$src2),
6793        !if(Is2Addr,
6794            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6795            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6796        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6797        Sched<[itins.Sched]>;
6798   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6799        (ins RC:$src1, x86memop:$src2),
6800        !if(Is2Addr,
6801            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6802            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6803        [(set RC:$dst,
6804          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
6805        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6806 }
6807
6808 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
6809 /// types.
6810 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
6811                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
6812                          PatFrag memop_frag, X86MemOperand x86memop,
6813                          OpndItins itins,
6814                          bit IsCommutable = 0, bit Is2Addr = 1> {
6815   let isCommutable = IsCommutable in
6816   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6817        (ins RC:$src1, RC:$src2),
6818        !if(Is2Addr,
6819            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6820            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6821        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
6822        Sched<[itins.Sched]>;
6823   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6824        (ins RC:$src1, x86memop:$src2),
6825        !if(Is2Addr,
6826            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6827            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6828        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
6829                                      (bitconvert (memop_frag addr:$src2)))))]>,
6830        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6831 }
6832
6833 let Predicates = [HasAVX, NoVLX] in {
6834   let isCommutable = 0 in
6835   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6836                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6837                                   VEX_4V;
6838   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6839                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6840                                   VEX_4V;
6841   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6842                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6843                                   VEX_4V;
6844   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6845                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6846                                   VEX_4V;
6847   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6848                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6849                                   VEX_4V;
6850   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6851                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6852                                   VEX_4V;
6853   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6854                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6855                                   VEX_4V;
6856   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6857                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6858                                   VEX_4V;
6859   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
6860                                    VR128, loadv2i64, i128mem,
6861                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
6862 }
6863
6864 let Predicates = [HasAVX2, NoVLX] in {
6865   let isCommutable = 0 in
6866   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6867                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6868                                   VEX_4V, VEX_L;
6869   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6870                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6871                                   VEX_4V, VEX_L;
6872   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6873                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6874                                   VEX_4V, VEX_L;
6875   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6876                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6877                                   VEX_4V, VEX_L;
6878   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6879                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6880                                   VEX_4V, VEX_L;
6881   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6882                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6883                                   VEX_4V, VEX_L;
6884   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6885                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6886                                   VEX_4V, VEX_L;
6887   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6888                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6889                                   VEX_4V, VEX_L;
6890   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
6891                                   VR256, loadv4i64, i256mem,
6892                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
6893 }
6894
6895 let Constraints = "$src1 = $dst" in {
6896   let isCommutable = 0 in
6897   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6898                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6899   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6900                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6901   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6902                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6903   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6904                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6905   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6906                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6907   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6908                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6909   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6910                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6911   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6912                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6913   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
6914                                   VR128, memopv2i64, i128mem,
6915                                   SSE_INTMUL_ITINS_P, 1>;
6916 }
6917
6918 let Predicates = [HasAVX, NoVLX] in {
6919   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6920                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
6921                                  VEX_4V;
6922   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6923                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6924                                  VEX_4V;
6925 }
6926 let Predicates = [HasAVX2] in {
6927   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6928                                   loadv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
6929                                   VEX_4V, VEX_L;
6930   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6931                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6932                                   VEX_4V, VEX_L;
6933 }
6934
6935 let Constraints = "$src1 = $dst" in {
6936   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6937                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6938   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6939                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6940 }
6941
6942 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6943 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6944                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6945                  X86MemOperand x86memop, bit Is2Addr = 1,
6946                  OpndItins itins = DEFAULT_ITINS> {
6947   let isCommutable = 1 in
6948   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6949         (ins RC:$src1, RC:$src2, u8imm:$src3),
6950         !if(Is2Addr,
6951             !strconcat(OpcodeStr,
6952                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6953             !strconcat(OpcodeStr,
6954                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6955         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6956         Sched<[itins.Sched]>;
6957   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6958         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6959         !if(Is2Addr,
6960             !strconcat(OpcodeStr,
6961                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6962             !strconcat(OpcodeStr,
6963                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6964         [(set RC:$dst,
6965           (IntId RC:$src1,
6966            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6967         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6968 }
6969
6970 /// SS41I_binop_rmi - SSE 4.1 binary operator with 8-bit immediate
6971 multiclass SS41I_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
6972                            ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6973                            X86MemOperand x86memop, bit Is2Addr = 1,
6974                            OpndItins itins = DEFAULT_ITINS> {
6975   let isCommutable = 1 in
6976   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6977         (ins RC:$src1, RC:$src2, u8imm:$src3),
6978         !if(Is2Addr,
6979             !strconcat(OpcodeStr,
6980                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6981             !strconcat(OpcodeStr,
6982                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6983         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))],
6984         itins.rr>, Sched<[itins.Sched]>;
6985   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6986         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6987         !if(Is2Addr,
6988             !strconcat(OpcodeStr,
6989                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6990             !strconcat(OpcodeStr,
6991                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6992         [(set RC:$dst,
6993           (OpVT (OpNode RC:$src1,
6994                  (bitconvert (memop_frag addr:$src2)), imm:$src3)))], itins.rm>,
6995         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6996 }
6997
6998 let Predicates = [HasAVX] in {
6999   let isCommutable = 0 in {
7000     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7001                                         VR128, loadv2i64, i128mem, 0,
7002                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7003   }
7004
7005   let ExeDomain = SSEPackedSingle in {
7006   defm VBLENDPS : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v4f32,
7007                                   VR128, loadv4f32, f128mem, 0,
7008                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7009   defm VBLENDPSY : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v8f32,
7010                                    VR256, loadv8f32, f256mem, 0,
7011                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7012   }
7013   let ExeDomain = SSEPackedDouble in {
7014   defm VBLENDPD : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v2f64,
7015                                   VR128, loadv2f64, f128mem, 0,
7016                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7017   defm VBLENDPDY : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v4f64,
7018                                    VR256, loadv4f64, f256mem, 0,
7019                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7020   }
7021   defm VPBLENDW : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v8i16,
7022                                   VR128, loadv2i64, i128mem, 0,
7023                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7024
7025   let ExeDomain = SSEPackedSingle in
7026   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7027                                    VR128, loadv4f32, f128mem, 0,
7028                                    SSE_DPPS_ITINS>, VEX_4V;
7029   let ExeDomain = SSEPackedDouble in
7030   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7031                                    VR128, loadv2f64, f128mem, 0,
7032                                    SSE_DPPS_ITINS>, VEX_4V;
7033   let ExeDomain = SSEPackedSingle in
7034   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7035                                     VR256, loadv8f32, i256mem, 0,
7036                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7037 }
7038
7039 let Predicates = [HasAVX2] in {
7040   let isCommutable = 0 in {
7041   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7042                                   VR256, loadv4i64, i256mem, 0,
7043                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7044   }
7045   defm VPBLENDWY : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v16i16,
7046                                    VR256, loadv4i64, i256mem, 0,
7047                                    DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7048 }
7049
7050 let Constraints = "$src1 = $dst" in {
7051   let isCommutable = 0 in {
7052   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7053                                      VR128, memopv2i64, i128mem,
7054                                      1, SSE_MPSADBW_ITINS>;
7055   }
7056   let ExeDomain = SSEPackedSingle in
7057   defm BLENDPS : SS41I_binop_rmi<0x0C, "blendps", X86Blendi, v4f32,
7058                                  VR128, memopv4f32, f128mem,
7059                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7060   let ExeDomain = SSEPackedDouble in
7061   defm BLENDPD : SS41I_binop_rmi<0x0D, "blendpd", X86Blendi, v2f64,
7062                                  VR128, memopv2f64, f128mem,
7063                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7064   defm PBLENDW : SS41I_binop_rmi<0x0E, "pblendw", X86Blendi, v8i16,
7065                                  VR128, memopv2i64, i128mem,
7066                                  1, SSE_INTALU_ITINS_BLEND_P>;
7067   let ExeDomain = SSEPackedSingle in
7068   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7069                                   VR128, memopv4f32, f128mem, 1,
7070                                   SSE_DPPS_ITINS>;
7071   let ExeDomain = SSEPackedDouble in
7072   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7073                                   VR128, memopv2f64, f128mem, 1,
7074                                   SSE_DPPD_ITINS>;
7075 }
7076
7077 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7078 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7079                                     RegisterClass RC, X86MemOperand x86memop,
7080                                     PatFrag mem_frag, Intrinsic IntId,
7081                                     X86FoldableSchedWrite Sched> {
7082   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7083                   (ins RC:$src1, RC:$src2, RC:$src3),
7084                   !strconcat(OpcodeStr,
7085                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7086                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7087                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7088                 Sched<[Sched]>;
7089
7090   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7091                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7092                   !strconcat(OpcodeStr,
7093                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7094                   [(set RC:$dst,
7095                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7096                                RC:$src3))],
7097                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7098                 Sched<[Sched.Folded, ReadAfterLd]>;
7099 }
7100
7101 let Predicates = [HasAVX] in {
7102 let ExeDomain = SSEPackedDouble in {
7103 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7104                                            loadv2f64, int_x86_sse41_blendvpd,
7105                                            WriteFVarBlend>;
7106 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7107                                   loadv4f64, int_x86_avx_blendv_pd_256,
7108                                   WriteFVarBlend>, VEX_L;
7109 } // ExeDomain = SSEPackedDouble
7110 let ExeDomain = SSEPackedSingle in {
7111 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7112                                            loadv4f32, int_x86_sse41_blendvps,
7113                                            WriteFVarBlend>;
7114 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7115                                   loadv8f32, int_x86_avx_blendv_ps_256,
7116                                   WriteFVarBlend>, VEX_L;
7117 } // ExeDomain = SSEPackedSingle
7118 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7119                                            loadv2i64, int_x86_sse41_pblendvb,
7120                                            WriteVarBlend>;
7121 }
7122
7123 let Predicates = [HasAVX2] in {
7124 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7125                                       loadv4i64, int_x86_avx2_pblendvb,
7126                                       WriteVarBlend>, VEX_L;
7127 }
7128
7129 let Predicates = [HasAVX] in {
7130   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7131                             (v16i8 VR128:$src2))),
7132             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7133   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7134                             (v4i32 VR128:$src2))),
7135             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7136   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7137                             (v4f32 VR128:$src2))),
7138             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7139   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7140                             (v2i64 VR128:$src2))),
7141             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7142   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7143                             (v2f64 VR128:$src2))),
7144             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7145   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7146                             (v8i32 VR256:$src2))),
7147             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7148   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7149                             (v8f32 VR256:$src2))),
7150             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7151   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7152                             (v4i64 VR256:$src2))),
7153             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7154   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7155                             (v4f64 VR256:$src2))),
7156             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7157 }
7158
7159 let Predicates = [HasAVX2] in {
7160   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7161                             (v32i8 VR256:$src2))),
7162             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7163 }
7164
7165 // Patterns
7166 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7167 // on targets where they have equal performance. These were changed to use
7168 // blends because blends have better throughput on SandyBridge and Haswell, but
7169 // movs[s/d] are 1-2 byte shorter instructions.
7170 let Predicates = [UseAVX] in {
7171   let AddedComplexity = 15 in {
7172   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7173   // MOVS{S,D} to the lower bits.
7174   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7175             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7176   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7177             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7178   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7179             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7180   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7181             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7182
7183   // Move low f32 and clear high bits.
7184   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7185             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7186
7187   // Move low f64 and clear high bits.
7188   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7189             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7190   }
7191
7192   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7193                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7194             (SUBREG_TO_REG (i32 0),
7195                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7196                            sub_xmm)>;
7197   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7198                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7199             (SUBREG_TO_REG (i64 0),
7200                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7201                            sub_xmm)>;
7202
7203   // These will incur an FP/int domain crossing penalty, but it may be the only
7204   // way without AVX2. Do not add any complexity because we may be able to match
7205   // more optimal patterns defined earlier in this file.
7206   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7207             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7208   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7209             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7210 }
7211
7212 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7213 // on targets where they have equal performance. These were changed to use
7214 // blends because blends have better throughput on SandyBridge and Haswell, but
7215 // movs[s/d] are 1-2 byte shorter instructions.
7216 let Predicates = [UseSSE41] in {
7217   // With SSE41 we can use blends for these patterns.
7218   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7219             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7220   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7221             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7222   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7223             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7224 }
7225
7226
7227 /// SS41I_ternary_int - SSE 4.1 ternary operator
7228 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7229   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7230                                X86MemOperand x86memop, Intrinsic IntId,
7231                                OpndItins itins = DEFAULT_ITINS> {
7232     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7233                     (ins VR128:$src1, VR128:$src2),
7234                     !strconcat(OpcodeStr,
7235                      "\t{$src2, $dst|$dst, $src2}"),
7236                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7237                     itins.rr>, Sched<[itins.Sched]>;
7238
7239     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7240                     (ins VR128:$src1, x86memop:$src2),
7241                     !strconcat(OpcodeStr,
7242                      "\t{$src2, $dst|$dst, $src2}"),
7243                     [(set VR128:$dst,
7244                       (IntId VR128:$src1,
7245                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7246                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7247   }
7248 }
7249
7250 let ExeDomain = SSEPackedDouble in
7251 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7252                                   int_x86_sse41_blendvpd,
7253                                   DEFAULT_ITINS_FBLENDSCHED>;
7254 let ExeDomain = SSEPackedSingle in
7255 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7256                                   int_x86_sse41_blendvps,
7257                                   DEFAULT_ITINS_FBLENDSCHED>;
7258 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7259                                   int_x86_sse41_pblendvb,
7260                                   DEFAULT_ITINS_VARBLENDSCHED>;
7261
7262 // Aliases with the implicit xmm0 argument
7263 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7264                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7265 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7266                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7267 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7268                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7269 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7270                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7271 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7272                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7273 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7274                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7275
7276 let Predicates = [UseSSE41] in {
7277   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7278                             (v16i8 VR128:$src2))),
7279             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7280   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7281                             (v4i32 VR128:$src2))),
7282             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7283   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7284                             (v4f32 VR128:$src2))),
7285             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7286   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7287                             (v2i64 VR128:$src2))),
7288             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7289   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7290                             (v2f64 VR128:$src2))),
7291             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7292 }
7293
7294 let SchedRW = [WriteLoad] in {
7295 let Predicates = [HasAVX] in
7296 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7297                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7298                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7299                        VEX;
7300 let Predicates = [HasAVX2] in
7301 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7302                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7303                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7304                          VEX, VEX_L;
7305 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7306                        "movntdqa\t{$src, $dst|$dst, $src}",
7307                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7308 } // SchedRW
7309
7310 //===----------------------------------------------------------------------===//
7311 // SSE4.2 - Compare Instructions
7312 //===----------------------------------------------------------------------===//
7313
7314 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7315 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7316                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7317                           X86MemOperand x86memop, bit Is2Addr = 1> {
7318   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7319        (ins RC:$src1, RC:$src2),
7320        !if(Is2Addr,
7321            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7322            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7323        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7324   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7325        (ins RC:$src1, x86memop:$src2),
7326        !if(Is2Addr,
7327            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7328            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7329        [(set RC:$dst,
7330          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7331 }
7332
7333 let Predicates = [HasAVX] in
7334   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7335                                  loadv2i64, i128mem, 0>, VEX_4V;
7336
7337 let Predicates = [HasAVX2] in
7338   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7339                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7340
7341 let Constraints = "$src1 = $dst" in
7342   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7343                                 memopv2i64, i128mem>;
7344
7345 //===----------------------------------------------------------------------===//
7346 // SSE4.2 - String/text Processing Instructions
7347 //===----------------------------------------------------------------------===//
7348
7349 // Packed Compare Implicit Length Strings, Return Mask
7350 multiclass pseudo_pcmpistrm<string asm, PatFrag ld_frag> {
7351   def REG : PseudoI<(outs VR128:$dst),
7352                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7353     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7354                                                   imm:$src3))]>;
7355   def MEM : PseudoI<(outs VR128:$dst),
7356                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7357     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7358                        (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7359 }
7360
7361 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7362   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128", loadv2i64>,
7363                          Requires<[HasAVX]>;
7364   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128", memopv2i64>,
7365                          Requires<[UseSSE42]>;
7366 }
7367
7368 multiclass pcmpistrm_SS42AI<string asm> {
7369   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7370     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7371     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7372     []>, Sched<[WritePCmpIStrM]>;
7373   let mayLoad = 1 in
7374   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7375     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7376     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7377     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7378 }
7379
7380 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7381   let Predicates = [HasAVX] in
7382   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7383   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7384 }
7385
7386 // Packed Compare Explicit Length Strings, Return Mask
7387 multiclass pseudo_pcmpestrm<string asm, PatFrag ld_frag> {
7388   def REG : PseudoI<(outs VR128:$dst),
7389                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7390     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7391                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7392   def MEM : PseudoI<(outs VR128:$dst),
7393                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7394     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7395                        (bc_v16i8 (ld_frag addr:$src3)), EDX, imm:$src5))]>;
7396 }
7397
7398 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7399   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128", loadv2i64>,
7400                          Requires<[HasAVX]>;
7401   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128", memopv2i64>,
7402                          Requires<[UseSSE42]>;
7403 }
7404
7405 multiclass SS42AI_pcmpestrm<string asm> {
7406   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7407     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7408     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7409     []>, Sched<[WritePCmpEStrM]>;
7410   let mayLoad = 1 in
7411   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7412     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7413     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7414     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7415 }
7416
7417 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7418   let Predicates = [HasAVX] in
7419   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7420   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7421 }
7422
7423 // Packed Compare Implicit Length Strings, Return Index
7424 multiclass pseudo_pcmpistri<string asm, PatFrag ld_frag> {
7425   def REG : PseudoI<(outs GR32:$dst),
7426                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7427     [(set GR32:$dst, EFLAGS,
7428       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7429   def MEM : PseudoI<(outs GR32:$dst),
7430                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7431     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7432                               (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7433 }
7434
7435 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7436   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI", loadv2i64>,
7437                       Requires<[HasAVX]>;
7438   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI", memopv2i64>,
7439                       Requires<[UseSSE42]>;
7440 }
7441
7442 multiclass SS42AI_pcmpistri<string asm> {
7443   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7444     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7445     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7446     []>, Sched<[WritePCmpIStrI]>;
7447   let mayLoad = 1 in
7448   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7449     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7450     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7451     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7452 }
7453
7454 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7455   let Predicates = [HasAVX] in
7456   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7457   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7458 }
7459
7460 // Packed Compare Explicit Length Strings, Return Index
7461 multiclass pseudo_pcmpestri<string asm, PatFrag ld_frag> {
7462   def REG : PseudoI<(outs GR32:$dst),
7463                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7464     [(set GR32:$dst, EFLAGS,
7465       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7466   def MEM : PseudoI<(outs GR32:$dst),
7467                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7468     [(set GR32:$dst, EFLAGS,
7469       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (ld_frag addr:$src3)), EDX,
7470        imm:$src5))]>;
7471 }
7472
7473 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7474   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI", loadv2i64>,
7475                       Requires<[HasAVX]>;
7476   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI", memopv2i64>,
7477                       Requires<[UseSSE42]>;
7478 }
7479
7480 multiclass SS42AI_pcmpestri<string asm> {
7481   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7482     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7483     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7484     []>, Sched<[WritePCmpEStrI]>;
7485   let mayLoad = 1 in
7486   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7487     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7488     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7489     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7490 }
7491
7492 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7493   let Predicates = [HasAVX] in
7494   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7495   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7496 }
7497
7498 //===----------------------------------------------------------------------===//
7499 // SSE4.2 - CRC Instructions
7500 //===----------------------------------------------------------------------===//
7501
7502 // No CRC instructions have AVX equivalents
7503
7504 // crc intrinsic instruction
7505 // This set of instructions are only rm, the only difference is the size
7506 // of r and m.
7507 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7508                    RegisterClass RCIn, SDPatternOperator Int> :
7509   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7510          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7511          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7512          Sched<[WriteFAdd]>;
7513
7514 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7515                    X86MemOperand x86memop, SDPatternOperator Int> :
7516   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7517          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7518          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7519          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7520
7521 let Constraints = "$src1 = $dst" in {
7522   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7523                                  int_x86_sse42_crc32_32_8>;
7524   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7525                                  int_x86_sse42_crc32_32_8>;
7526   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7527                                  int_x86_sse42_crc32_32_16>, OpSize16;
7528   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7529                                  int_x86_sse42_crc32_32_16>, OpSize16;
7530   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7531                                  int_x86_sse42_crc32_32_32>, OpSize32;
7532   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7533                                  int_x86_sse42_crc32_32_32>, OpSize32;
7534   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7535                                  int_x86_sse42_crc32_64_64>, REX_W;
7536   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7537                                  int_x86_sse42_crc32_64_64>, REX_W;
7538   let hasSideEffects = 0 in {
7539     let mayLoad = 1 in
7540     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7541                                    null_frag>, REX_W;
7542     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7543                                    null_frag>, REX_W;
7544   }
7545 }
7546
7547 //===----------------------------------------------------------------------===//
7548 // SHA-NI Instructions
7549 //===----------------------------------------------------------------------===//
7550
7551 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7552                       bit UsesXMM0 = 0> {
7553   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7554              (ins VR128:$src1, VR128:$src2),
7555              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7556              [!if(UsesXMM0,
7557                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7558                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7559
7560   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7561              (ins VR128:$src1, i128mem:$src2),
7562              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7563              [!if(UsesXMM0,
7564                   (set VR128:$dst, (IntId VR128:$src1,
7565                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7566                   (set VR128:$dst, (IntId VR128:$src1,
7567                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7568 }
7569
7570 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7571   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7572                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7573                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7574                          [(set VR128:$dst,
7575                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7576                             (i8 imm:$src3)))]>, TA;
7577   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7578                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7579                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7580                          [(set VR128:$dst,
7581                            (int_x86_sha1rnds4 VR128:$src1,
7582                             (bc_v4i32 (memopv2i64 addr:$src2)),
7583                             (i8 imm:$src3)))]>, TA;
7584
7585   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7586   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7587   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7588
7589   let Uses=[XMM0] in
7590   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7591
7592   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7593   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7594 }
7595
7596 // Aliases with explicit %xmm0
7597 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7598                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7599 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7600                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7601
7602 //===----------------------------------------------------------------------===//
7603 // AES-NI Instructions
7604 //===----------------------------------------------------------------------===//
7605
7606 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
7607                              PatFrag ld_frag, bit Is2Addr = 1> {
7608   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7609        (ins VR128:$src1, VR128:$src2),
7610        !if(Is2Addr,
7611            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7612            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7613        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7614        Sched<[WriteAESDecEnc]>;
7615   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7616        (ins VR128:$src1, i128mem:$src2),
7617        !if(Is2Addr,
7618            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7619            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7620        [(set VR128:$dst,
7621          (IntId128 VR128:$src1, (ld_frag addr:$src2)))]>,
7622        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7623 }
7624
7625 // Perform One Round of an AES Encryption/Decryption Flow
7626 let Predicates = [HasAVX, HasAES] in {
7627   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7628                          int_x86_aesni_aesenc, loadv2i64, 0>, VEX_4V;
7629   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7630                          int_x86_aesni_aesenclast, loadv2i64, 0>, VEX_4V;
7631   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7632                          int_x86_aesni_aesdec, loadv2i64, 0>, VEX_4V;
7633   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7634                          int_x86_aesni_aesdeclast, loadv2i64, 0>, VEX_4V;
7635 }
7636
7637 let Constraints = "$src1 = $dst" in {
7638   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7639                          int_x86_aesni_aesenc, memopv2i64>;
7640   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7641                          int_x86_aesni_aesenclast, memopv2i64>;
7642   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7643                          int_x86_aesni_aesdec, memopv2i64>;
7644   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7645                          int_x86_aesni_aesdeclast, memopv2i64>;
7646 }
7647
7648 // Perform the AES InvMixColumn Transformation
7649 let Predicates = [HasAVX, HasAES] in {
7650   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7651       (ins VR128:$src1),
7652       "vaesimc\t{$src1, $dst|$dst, $src1}",
7653       [(set VR128:$dst,
7654         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7655       VEX;
7656   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7657       (ins i128mem:$src1),
7658       "vaesimc\t{$src1, $dst|$dst, $src1}",
7659       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7660       Sched<[WriteAESIMCLd]>, VEX;
7661 }
7662 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7663   (ins VR128:$src1),
7664   "aesimc\t{$src1, $dst|$dst, $src1}",
7665   [(set VR128:$dst,
7666     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7667 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7668   (ins i128mem:$src1),
7669   "aesimc\t{$src1, $dst|$dst, $src1}",
7670   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7671   Sched<[WriteAESIMCLd]>;
7672
7673 // AES Round Key Generation Assist
7674 let Predicates = [HasAVX, HasAES] in {
7675   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7676       (ins VR128:$src1, u8imm:$src2),
7677       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7678       [(set VR128:$dst,
7679         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7680       Sched<[WriteAESKeyGen]>, VEX;
7681   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7682       (ins i128mem:$src1, u8imm:$src2),
7683       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7684       [(set VR128:$dst,
7685         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7686       Sched<[WriteAESKeyGenLd]>, VEX;
7687 }
7688 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7689   (ins VR128:$src1, u8imm:$src2),
7690   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7691   [(set VR128:$dst,
7692     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7693   Sched<[WriteAESKeyGen]>;
7694 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7695   (ins i128mem:$src1, u8imm:$src2),
7696   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7697   [(set VR128:$dst,
7698     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7699   Sched<[WriteAESKeyGenLd]>;
7700
7701 //===----------------------------------------------------------------------===//
7702 // PCLMUL Instructions
7703 //===----------------------------------------------------------------------===//
7704
7705 // AVX carry-less Multiplication instructions
7706 let isCommutable = 1 in
7707 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7708            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7709            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7710            [(set VR128:$dst,
7711              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7712            Sched<[WriteCLMul]>;
7713
7714 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7715            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7716            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7717            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7718                               (loadv2i64 addr:$src2), imm:$src3))]>,
7719            Sched<[WriteCLMulLd, ReadAfterLd]>;
7720
7721 // Carry-less Multiplication instructions
7722 let Constraints = "$src1 = $dst" in {
7723 let isCommutable = 1 in
7724 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7725            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7726            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7727            [(set VR128:$dst,
7728              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7729              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7730
7731 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7732            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7733            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7734            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7735                               (memopv2i64 addr:$src2), imm:$src3))],
7736                               IIC_SSE_PCLMULQDQ_RM>,
7737            Sched<[WriteCLMulLd, ReadAfterLd]>;
7738 } // Constraints = "$src1 = $dst"
7739
7740
7741 multiclass pclmul_alias<string asm, int immop> {
7742   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7743                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7744
7745   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7746                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7747
7748   def : InstAlias<!strconcat("vpclmul", asm,
7749                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7750                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7751                   0>;
7752
7753   def : InstAlias<!strconcat("vpclmul", asm,
7754                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7755                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7756                   0>;
7757 }
7758 defm : pclmul_alias<"hqhq", 0x11>;
7759 defm : pclmul_alias<"hqlq", 0x01>;
7760 defm : pclmul_alias<"lqhq", 0x10>;
7761 defm : pclmul_alias<"lqlq", 0x00>;
7762
7763 //===----------------------------------------------------------------------===//
7764 // SSE4A Instructions
7765 //===----------------------------------------------------------------------===//
7766
7767 let Predicates = [HasSSE4A] in {
7768
7769 let Constraints = "$src = $dst" in {
7770 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
7771                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
7772                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7773                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7774                                     imm:$idx))]>, PD;
7775 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7776               (ins VR128:$src, VR128:$mask),
7777               "extrq\t{$mask, $src|$src, $mask}",
7778               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7779                                  VR128:$mask))]>, PD;
7780
7781 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7782                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
7783                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7784                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7785                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7786 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7787                  (ins VR128:$src, VR128:$mask),
7788                  "insertq\t{$mask, $src|$src, $mask}",
7789                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7790                                     VR128:$mask))]>, XD;
7791 }
7792
7793 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7794                 "movntss\t{$src, $dst|$dst, $src}",
7795                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7796
7797 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7798                 "movntsd\t{$src, $dst|$dst, $src}",
7799                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7800 }
7801
7802 //===----------------------------------------------------------------------===//
7803 // AVX Instructions
7804 //===----------------------------------------------------------------------===//
7805
7806 //===----------------------------------------------------------------------===//
7807 // VBROADCAST - Load from memory and broadcast to all elements of the
7808 //              destination operand
7809 //
7810 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7811                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
7812   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7813         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7814         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
7815
7816 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
7817                            X86MemOperand x86memop, ValueType VT,
7818                            PatFrag ld_frag, SchedWrite Sched> :
7819   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7820         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7821         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
7822         Sched<[Sched]>, VEX {
7823     let mayLoad = 1;
7824 }
7825
7826 // AVX2 adds register forms
7827 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7828                          Intrinsic Int, SchedWrite Sched> :
7829   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7830          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7831          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
7832
7833 let ExeDomain = SSEPackedSingle in {
7834   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
7835                                              f32mem, v4f32, loadf32, WriteLoad>;
7836   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
7837                                              f32mem, v8f32, loadf32,
7838                                              WriteFShuffleLd>, VEX_L;
7839 }
7840 let ExeDomain = SSEPackedDouble in
7841 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
7842                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
7843 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7844                                    int_x86_avx_vbroadcastf128_pd_256,
7845                                    WriteFShuffleLd>, VEX_L;
7846
7847 let ExeDomain = SSEPackedSingle in {
7848   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7849                                            int_x86_avx2_vbroadcast_ss_ps,
7850                                            WriteFShuffle>;
7851   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7852                                       int_x86_avx2_vbroadcast_ss_ps_256,
7853                                       WriteFShuffle256>, VEX_L;
7854 }
7855 let ExeDomain = SSEPackedDouble in
7856 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7857                                       int_x86_avx2_vbroadcast_sd_pd_256,
7858                                       WriteFShuffle256>, VEX_L;
7859
7860 let Predicates = [HasAVX2] in
7861 def VBROADCASTI128 : avx_broadcast_no_int<0x5A, "vbroadcasti128", VR256,
7862                                           i128mem, v4i64, loadv2i64,
7863                                           WriteLoad>, VEX_L;
7864
7865 let Predicates = [HasAVX] in
7866 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7867           (VBROADCASTF128 addr:$src)>;
7868
7869
7870 //===----------------------------------------------------------------------===//
7871 // VINSERTF128 - Insert packed floating-point values
7872 //
7873 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7874 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7875           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
7876           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7877           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
7878 let mayLoad = 1 in
7879 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7880           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
7881           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7882           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
7883 }
7884
7885 let Predicates = [HasAVX] in {
7886 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7887                                    (iPTR imm)),
7888           (VINSERTF128rr VR256:$src1, VR128:$src2,
7889                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7890 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7891                                    (iPTR imm)),
7892           (VINSERTF128rr VR256:$src1, VR128:$src2,
7893                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7894
7895 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7896                                    (iPTR imm)),
7897           (VINSERTF128rm VR256:$src1, addr:$src2,
7898                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7899 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7900                                    (iPTR imm)),
7901           (VINSERTF128rm VR256:$src1, addr:$src2,
7902                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7903 }
7904
7905 let Predicates = [HasAVX1Only] in {
7906 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7907                                    (iPTR imm)),
7908           (VINSERTF128rr VR256:$src1, VR128:$src2,
7909                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7910 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7911                                    (iPTR imm)),
7912           (VINSERTF128rr VR256:$src1, VR128:$src2,
7913                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7914 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7915                                    (iPTR imm)),
7916           (VINSERTF128rr VR256:$src1, VR128:$src2,
7917                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7918 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7919                                    (iPTR imm)),
7920           (VINSERTF128rr VR256:$src1, VR128:$src2,
7921                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7922
7923 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7924                                    (iPTR imm)),
7925           (VINSERTF128rm VR256:$src1, addr:$src2,
7926                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7927 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7928                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7929                                    (iPTR imm)),
7930           (VINSERTF128rm VR256:$src1, addr:$src2,
7931                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7932 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7933                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7934                                    (iPTR imm)),
7935           (VINSERTF128rm VR256:$src1, addr:$src2,
7936                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7937 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7938                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7939                                    (iPTR imm)),
7940           (VINSERTF128rm VR256:$src1, addr:$src2,
7941                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7942 }
7943
7944 //===----------------------------------------------------------------------===//
7945 // VEXTRACTF128 - Extract packed floating-point values
7946 //
7947 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7948 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7949           (ins VR256:$src1, u8imm:$src2),
7950           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7951           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
7952 let mayStore = 1 in
7953 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7954           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
7955           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7956           []>, Sched<[WriteStore]>, VEX, VEX_L;
7957 }
7958
7959 // AVX1 patterns
7960 let Predicates = [HasAVX] in {
7961 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7962           (v4f32 (VEXTRACTF128rr
7963                     (v8f32 VR256:$src1),
7964                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7965 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7966           (v2f64 (VEXTRACTF128rr
7967                     (v4f64 VR256:$src1),
7968                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7969
7970 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7971                          (iPTR imm))), addr:$dst),
7972           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7973            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7974 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7975                          (iPTR imm))), addr:$dst),
7976           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7977            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7978 }
7979
7980 let Predicates = [HasAVX1Only] in {
7981 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7982           (v2i64 (VEXTRACTF128rr
7983                   (v4i64 VR256:$src1),
7984                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7985 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7986           (v4i32 (VEXTRACTF128rr
7987                   (v8i32 VR256:$src1),
7988                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7989 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7990           (v8i16 (VEXTRACTF128rr
7991                   (v16i16 VR256:$src1),
7992                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7993 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7994           (v16i8 (VEXTRACTF128rr
7995                   (v32i8 VR256:$src1),
7996                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7997
7998 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7999                                 (iPTR imm))), addr:$dst),
8000           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8001            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8002 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8003                                 (iPTR imm))), addr:$dst),
8004           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8005            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8006 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8007                                 (iPTR imm))), addr:$dst),
8008           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8009            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8010 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8011                                 (iPTR imm))), addr:$dst),
8012           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8013            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8014 }
8015
8016 //===----------------------------------------------------------------------===//
8017 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8018 //
8019 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8020                           Intrinsic IntLd, Intrinsic IntLd256,
8021                           Intrinsic IntSt, Intrinsic IntSt256> {
8022   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8023              (ins VR128:$src1, f128mem:$src2),
8024              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8025              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8026              VEX_4V;
8027   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8028              (ins VR256:$src1, f256mem:$src2),
8029              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8030              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8031              VEX_4V, VEX_L;
8032   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8033              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8034              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8035              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8036   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8037              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8038              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8039              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8040 }
8041
8042 let ExeDomain = SSEPackedSingle in
8043 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8044                                  int_x86_avx_maskload_ps,
8045                                  int_x86_avx_maskload_ps_256,
8046                                  int_x86_avx_maskstore_ps,
8047                                  int_x86_avx_maskstore_ps_256>;
8048 let ExeDomain = SSEPackedDouble in
8049 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8050                                  int_x86_avx_maskload_pd,
8051                                  int_x86_avx_maskload_pd_256,
8052                                  int_x86_avx_maskstore_pd,
8053                                  int_x86_avx_maskstore_pd_256>;
8054
8055 //===----------------------------------------------------------------------===//
8056 // VPERMIL - Permute Single and Double Floating-Point Values
8057 //
8058 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8059                       RegisterClass RC, X86MemOperand x86memop_f,
8060                       X86MemOperand x86memop_i, PatFrag i_frag,
8061                       Intrinsic IntVar, ValueType vt> {
8062   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8063              (ins RC:$src1, RC:$src2),
8064              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8065              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8066              Sched<[WriteFShuffle]>;
8067   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8068              (ins RC:$src1, x86memop_i:$src2),
8069              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8070              [(set RC:$dst, (IntVar RC:$src1,
8071                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8072              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8073
8074   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8075              (ins RC:$src1, u8imm:$src2),
8076              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8077              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8078              Sched<[WriteFShuffle]>;
8079   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8080              (ins x86memop_f:$src1, u8imm:$src2),
8081              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8082              [(set RC:$dst,
8083                (vt (X86VPermilpi (load addr:$src1), (i8 imm:$src2))))]>, VEX,
8084              Sched<[WriteFShuffleLd]>;
8085 }
8086
8087 let ExeDomain = SSEPackedSingle in {
8088   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8089                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8090   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8091                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8092 }
8093 let ExeDomain = SSEPackedDouble in {
8094   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8095                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8096   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8097                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8098 }
8099
8100 let Predicates = [HasAVX] in {
8101 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8102           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8103 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8104           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8105 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8106           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8107 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8108           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8109
8110 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8111           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8112 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8113           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8114 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8115                                (i8 imm:$imm))),
8116           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8117 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8118           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8119
8120 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8121           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8122 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8123           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8124 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8125           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8126 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8127           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8128
8129 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8130           (VPERMILPDri VR128:$src1, imm:$imm)>;
8131 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8132           (VPERMILPDmi addr:$src1, imm:$imm)>;
8133 }
8134
8135 //===----------------------------------------------------------------------===//
8136 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8137 //
8138 let ExeDomain = SSEPackedSingle in {
8139 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8140           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8141           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8142           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8143                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8144           Sched<[WriteFShuffle]>;
8145 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8146           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8147           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8148           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8149                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8150           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8151 }
8152
8153 let Predicates = [HasAVX] in {
8154 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8155           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8156 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8157                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8158           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8159 }
8160
8161 let Predicates = [HasAVX1Only] in {
8162 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8163           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8164 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8165           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8166 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8167           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8168 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8169           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8170
8171 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8172                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8173           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8174 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8175                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8176           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8177 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8178                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8179           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8180 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8181                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8182           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8183 }
8184
8185 //===----------------------------------------------------------------------===//
8186 // VZERO - Zero YMM registers
8187 //
8188 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8189             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8190   // Zero All YMM registers
8191   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8192                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8193
8194   // Zero Upper bits of YMM registers
8195   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8196                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8197 }
8198
8199 //===----------------------------------------------------------------------===//
8200 // Half precision conversion instructions
8201 //===----------------------------------------------------------------------===//
8202 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8203   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8204              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8205              [(set RC:$dst, (Int VR128:$src))]>,
8206              T8PD, VEX, Sched<[WriteCvtF2F]>;
8207   let hasSideEffects = 0, mayLoad = 1 in
8208   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8209              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8210              Sched<[WriteCvtF2FLd]>;
8211 }
8212
8213 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8214   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8215                (ins RC:$src1, i32u8imm:$src2),
8216                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8217                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8218                TAPD, VEX, Sched<[WriteCvtF2F]>;
8219   let hasSideEffects = 0, mayStore = 1,
8220       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8221   def mr : Ii8<0x1D, MRMDestMem, (outs),
8222                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8223                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8224                TAPD, VEX;
8225 }
8226
8227 let Predicates = [HasF16C] in {
8228   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8229   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8230   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8231   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8232
8233   // Pattern match vcvtph2ps of a scalar i64 load.
8234   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8235             (VCVTPH2PSrm addr:$src)>;
8236   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8237             (VCVTPH2PSrm addr:$src)>;
8238
8239   def : Pat<(store (f64 (vector_extract (bc_v2f64 (v8i16
8240                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8241                    addr:$dst),
8242                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8243   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v8i16
8244                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8245                    addr:$dst),
8246                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8247   def : Pat<(store (v8i16 (int_x86_vcvtps2ph_256 VR256:$src1, i32:$src2)),
8248                    addr:$dst),
8249                    (VCVTPS2PHYmr addr:$dst, VR256:$src1, imm:$src2)>;
8250 }
8251
8252 // Patterns for  matching conversions from float to half-float and vice versa.
8253 let Predicates = [HasF16C] in {
8254   def : Pat<(fp_to_f16 FR32:$src),
8255             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8256               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8257
8258   def : Pat<(f16_to_fp GR16:$src),
8259             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8260               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8261
8262   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8263             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8264               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8265 }
8266
8267 //===----------------------------------------------------------------------===//
8268 // AVX2 Instructions
8269 //===----------------------------------------------------------------------===//
8270
8271 /// AVX2_binop_rmi - AVX2 binary operator with 8-bit immediate
8272 multiclass AVX2_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
8273                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
8274                           X86MemOperand x86memop> {
8275   let isCommutable = 1 in
8276   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8277         (ins RC:$src1, RC:$src2, u8imm:$src3),
8278         !strconcat(OpcodeStr,
8279             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8280         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))]>,
8281         Sched<[WriteBlend]>, VEX_4V;
8282   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8283         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8284         !strconcat(OpcodeStr,
8285             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8286         [(set RC:$dst,
8287           (OpVT (OpNode RC:$src1,
8288            (bitconvert (memop_frag addr:$src2)), imm:$src3)))]>,
8289         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8290 }
8291
8292 defm VPBLENDD : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v4i32,
8293                                VR128, loadv2i64, i128mem>;
8294 defm VPBLENDDY : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v8i32,
8295                                 VR256, loadv4i64, i256mem>, VEX_L;
8296
8297 //===----------------------------------------------------------------------===//
8298 // VPBROADCAST - Load from memory and broadcast to all elements of the
8299 //               destination operand
8300 //
8301 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8302                           X86MemOperand x86memop, PatFrag ld_frag,
8303                           Intrinsic Int128, Intrinsic Int256> {
8304   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8305                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8306                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8307                   Sched<[WriteShuffle]>, VEX;
8308   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8309                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8310                   [(set VR128:$dst,
8311                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8312                   Sched<[WriteLoad]>, VEX;
8313   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8314                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8315                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8316                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8317   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8318                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8319                    [(set VR256:$dst,
8320                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8321                    Sched<[WriteLoad]>, VEX, VEX_L;
8322 }
8323
8324 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8325                                     int_x86_avx2_pbroadcastb_128,
8326                                     int_x86_avx2_pbroadcastb_256>;
8327 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8328                                     int_x86_avx2_pbroadcastw_128,
8329                                     int_x86_avx2_pbroadcastw_256>;
8330 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8331                                     int_x86_avx2_pbroadcastd_128,
8332                                     int_x86_avx2_pbroadcastd_256>;
8333 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8334                                     int_x86_avx2_pbroadcastq_128,
8335                                     int_x86_avx2_pbroadcastq_256>;
8336
8337 let Predicates = [HasAVX2] in {
8338   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8339           (VPBROADCASTBrm addr:$src)>;
8340   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8341           (VPBROADCASTBYrm addr:$src)>;
8342   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8343           (VPBROADCASTWrm addr:$src)>;
8344   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8345           (VPBROADCASTWYrm addr:$src)>;
8346   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8347           (VPBROADCASTDrm addr:$src)>;
8348   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8349           (VPBROADCASTDYrm addr:$src)>;
8350   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8351           (VPBROADCASTQrm addr:$src)>;
8352   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8353           (VPBROADCASTQYrm addr:$src)>;
8354
8355   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8356           (VPBROADCASTBrr VR128:$src)>;
8357   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8358           (VPBROADCASTBYrr VR128:$src)>;
8359   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8360           (VPBROADCASTWrr VR128:$src)>;
8361   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8362           (VPBROADCASTWYrr VR128:$src)>;
8363   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8364           (VPBROADCASTDrr VR128:$src)>;
8365   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8366           (VPBROADCASTDYrr VR128:$src)>;
8367   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8368           (VPBROADCASTQrr VR128:$src)>;
8369   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8370           (VPBROADCASTQYrr VR128:$src)>;
8371   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8372           (VBROADCASTSSrr VR128:$src)>;
8373   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8374           (VBROADCASTSSYrr VR128:$src)>;
8375   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8376           (VPBROADCASTQrr VR128:$src)>;
8377   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8378           (VBROADCASTSDYrr VR128:$src)>;
8379
8380   // Provide aliases for broadcast from the same register class that
8381   // automatically does the extract.
8382   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8383             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8384                                                     sub_xmm)))>;
8385   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8386             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8387                                                     sub_xmm)))>;
8388   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8389             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8390                                                     sub_xmm)))>;
8391   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8392             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8393                                                     sub_xmm)))>;
8394   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8395             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8396                                                     sub_xmm)))>;
8397   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8398             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8399                                                     sub_xmm)))>;
8400
8401   // Provide fallback in case the load node that is used in the patterns above
8402   // is used by additional users, which prevents the pattern selection.
8403   let AddedComplexity = 20 in {
8404     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8405               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8406     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8407               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8408     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8409               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8410
8411     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8412               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8413     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8414               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8415     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8416               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8417
8418     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8419           (VPBROADCASTBrr (COPY_TO_REGCLASS
8420                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8421                            VR128))>;
8422     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8423           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8424                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8425                             VR128))>;
8426
8427     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8428           (VPBROADCASTWrr (COPY_TO_REGCLASS
8429                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8430                            VR128))>;
8431     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8432           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8433                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8434                             VR128))>;
8435
8436     // The patterns for VPBROADCASTD are not needed because they would match
8437     // the exact same thing as VBROADCASTSS patterns.
8438
8439     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8440           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8441     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8442   }
8443 }
8444
8445 // AVX1 broadcast patterns
8446 let Predicates = [HasAVX1Only] in {
8447 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8448           (VBROADCASTSSYrm addr:$src)>;
8449 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8450           (VBROADCASTSDYrm addr:$src)>;
8451 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8452           (VBROADCASTSSrm addr:$src)>;
8453 }
8454
8455 let Predicates = [HasAVX] in {
8456   // Provide fallback in case the load node that is used in the patterns above
8457   // is used by additional users, which prevents the pattern selection.
8458   let AddedComplexity = 20 in {
8459   // 128bit broadcasts:
8460   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8461             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8462   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8463             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8464               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8465               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8466   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8467             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8468               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8469               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8470
8471   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8472             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8473   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8474             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8475               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8476               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8477   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8478             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8479               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8480               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8481   }
8482
8483   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8484             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8485   def : Pat<(v2i64 (X86VBroadcast i64:$src)),
8486             (VMOVDDUPrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8487 }
8488
8489 //===----------------------------------------------------------------------===//
8490 // VPERM - Permute instructions
8491 //
8492
8493 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8494                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8495   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8496                    (ins VR256:$src1, VR256:$src2),
8497                    !strconcat(OpcodeStr,
8498                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8499                    [(set VR256:$dst,
8500                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8501                    Sched<[Sched]>, VEX_4V, VEX_L;
8502   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8503                    (ins VR256:$src1, i256mem:$src2),
8504                    !strconcat(OpcodeStr,
8505                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8506                    [(set VR256:$dst,
8507                      (OpVT (X86VPermv VR256:$src1,
8508                             (bitconvert (mem_frag addr:$src2)))))]>,
8509                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8510 }
8511
8512 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8513 let ExeDomain = SSEPackedSingle in
8514 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8515
8516 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8517                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8518   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8519                      (ins VR256:$src1, u8imm:$src2),
8520                      !strconcat(OpcodeStr,
8521                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8522                      [(set VR256:$dst,
8523                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8524                      Sched<[Sched]>, VEX, VEX_L;
8525   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8526                      (ins i256mem:$src1, u8imm:$src2),
8527                      !strconcat(OpcodeStr,
8528                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8529                      [(set VR256:$dst,
8530                        (OpVT (X86VPermi (mem_frag addr:$src1),
8531                               (i8 imm:$src2))))]>,
8532                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8533 }
8534
8535 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8536                             WriteShuffle256>, VEX_W;
8537 let ExeDomain = SSEPackedDouble in
8538 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8539                              WriteFShuffle256>, VEX_W;
8540
8541 //===----------------------------------------------------------------------===//
8542 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8543 //
8544 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8545           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8546           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8547           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8548                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8549           VEX_4V, VEX_L;
8550 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8551           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8552           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8553           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8554                              (i8 imm:$src3)))]>,
8555           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8556
8557 let Predicates = [HasAVX2] in {
8558 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8559           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8560 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8561           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8562 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8563           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8564
8565 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8566                   (i8 imm:$imm))),
8567           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8568 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8569                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8570           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8571 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8572                   (i8 imm:$imm))),
8573           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8574 }
8575
8576
8577 //===----------------------------------------------------------------------===//
8578 // VINSERTI128 - Insert packed integer values
8579 //
8580 let hasSideEffects = 0 in {
8581 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8582           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8583           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8584           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8585 let mayLoad = 1 in
8586 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8587           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8588           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8589           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8590 }
8591
8592 let Predicates = [HasAVX2] in {
8593 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8594                                    (iPTR imm)),
8595           (VINSERTI128rr VR256:$src1, VR128:$src2,
8596                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8597 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8598                                    (iPTR imm)),
8599           (VINSERTI128rr VR256:$src1, VR128:$src2,
8600                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8601 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8602                                    (iPTR imm)),
8603           (VINSERTI128rr VR256:$src1, VR128:$src2,
8604                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8605 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8606                                    (iPTR imm)),
8607           (VINSERTI128rr VR256:$src1, VR128:$src2,
8608                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8609
8610 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8611                                    (iPTR imm)),
8612           (VINSERTI128rm VR256:$src1, addr:$src2,
8613                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8614 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8615                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8616                                    (iPTR imm)),
8617           (VINSERTI128rm VR256:$src1, addr:$src2,
8618                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8619 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8620                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8621                                    (iPTR imm)),
8622           (VINSERTI128rm VR256:$src1, addr:$src2,
8623                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8624 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8625                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8626                                    (iPTR imm)),
8627           (VINSERTI128rm VR256:$src1, addr:$src2,
8628                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8629 }
8630
8631 //===----------------------------------------------------------------------===//
8632 // VEXTRACTI128 - Extract packed integer values
8633 //
8634 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8635           (ins VR256:$src1, u8imm:$src2),
8636           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8637           Sched<[WriteShuffle256]>, VEX, VEX_L;
8638 let hasSideEffects = 0, mayStore = 1 in
8639 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8640           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8641           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8642           Sched<[WriteStore]>, VEX, VEX_L;
8643
8644 let Predicates = [HasAVX2] in {
8645 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8646           (v2i64 (VEXTRACTI128rr
8647                     (v4i64 VR256:$src1),
8648                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8649 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8650           (v4i32 (VEXTRACTI128rr
8651                     (v8i32 VR256:$src1),
8652                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8653 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8654           (v8i16 (VEXTRACTI128rr
8655                     (v16i16 VR256:$src1),
8656                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8657 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8658           (v16i8 (VEXTRACTI128rr
8659                     (v32i8 VR256:$src1),
8660                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8661
8662 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8663                          (iPTR imm))), addr:$dst),
8664           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8665            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8666 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8667                          (iPTR imm))), addr:$dst),
8668           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8669            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8670 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8671                          (iPTR imm))), addr:$dst),
8672           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8673            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8674 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8675                          (iPTR imm))), addr:$dst),
8676           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8677            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8678 }
8679
8680 //===----------------------------------------------------------------------===//
8681 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8682 //
8683 multiclass avx2_pmovmask<string OpcodeStr,
8684                          Intrinsic IntLd128, Intrinsic IntLd256,
8685                          Intrinsic IntSt128, Intrinsic IntSt256> {
8686   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8687              (ins VR128:$src1, i128mem:$src2),
8688              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8689              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8690   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8691              (ins VR256:$src1, i256mem:$src2),
8692              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8693              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8694              VEX_4V, VEX_L;
8695   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8696              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8697              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8698              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8699   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8700              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8701              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8702              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8703 }
8704
8705 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8706                                 int_x86_avx2_maskload_d,
8707                                 int_x86_avx2_maskload_d_256,
8708                                 int_x86_avx2_maskstore_d,
8709                                 int_x86_avx2_maskstore_d_256>;
8710 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8711                                 int_x86_avx2_maskload_q,
8712                                 int_x86_avx2_maskload_q_256,
8713                                 int_x86_avx2_maskstore_q,
8714                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8715
8716 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8717          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8718
8719 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8720          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8721
8722 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8723          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8724
8725 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8726          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8727
8728 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8729          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8730
8731 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8732                              (bc_v8f32 (v8i32 immAllZerosV)))),
8733          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8734
8735 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
8736          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
8737                        VR256:$mask)>;
8738
8739 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8740          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8741
8742 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
8743          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8744
8745 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
8746          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
8747                        VR256:$mask)>;
8748
8749 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8750          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8751
8752 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
8753                              (bc_v4f32 (v4i32 immAllZerosV)))),
8754          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8755
8756 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
8757          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
8758                        VR128:$mask)>;
8759
8760 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8761          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8762
8763 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
8764          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8765
8766 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
8767          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
8768                        VR128:$mask)>;
8769
8770 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
8771          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8772
8773 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
8774          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8775
8776 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8777          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8778
8779 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8780                              (v4f64 immAllZerosV))),
8781          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8782
8783 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
8784          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
8785                        VR256:$mask)>;
8786
8787 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8788          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8789
8790 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8791                              (bc_v4i64 (v8i32 immAllZerosV)))),
8792          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8793
8794 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
8795          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
8796                        VR256:$mask)>;
8797
8798 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
8799          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8800
8801 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
8802          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
8803
8804 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8805          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8806
8807 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8808                              (v2f64 immAllZerosV))),
8809          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8810
8811 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
8812          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
8813                        VR128:$mask)>;
8814
8815 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8816          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8817
8818 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8819                              (bc_v2i64 (v4i32 immAllZerosV)))),
8820          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8821
8822 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
8823          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
8824                        VR128:$mask)>;
8825
8826 //===----------------------------------------------------------------------===//
8827 // Variable Bit Shifts
8828 //
8829 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8830                           ValueType vt128, ValueType vt256> {
8831   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8832              (ins VR128:$src1, VR128:$src2),
8833              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8834              [(set VR128:$dst,
8835                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8836              VEX_4V, Sched<[WriteVarVecShift]>;
8837   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8838              (ins VR128:$src1, i128mem:$src2),
8839              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8840              [(set VR128:$dst,
8841                (vt128 (OpNode VR128:$src1,
8842                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8843              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8844   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8845              (ins VR256:$src1, VR256:$src2),
8846              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8847              [(set VR256:$dst,
8848                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8849              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
8850   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8851              (ins VR256:$src1, i256mem:$src2),
8852              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8853              [(set VR256:$dst,
8854                (vt256 (OpNode VR256:$src1,
8855                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8856              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8857 }
8858
8859 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8860 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8861 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8862 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8863 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8864
8865 //===----------------------------------------------------------------------===//
8866 // VGATHER - GATHER Operations
8867 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8868                        X86MemOperand memop128, X86MemOperand memop256> {
8869   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8870             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8871             !strconcat(OpcodeStr,
8872               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8873             []>, VEX_4VOp3;
8874   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8875             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8876             !strconcat(OpcodeStr,
8877               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8878             []>, VEX_4VOp3, VEX_L;
8879 }
8880
8881 let mayLoad = 1, Constraints
8882   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8883   in {
8884   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8885   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8886   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8887   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8888
8889   let ExeDomain = SSEPackedDouble in {
8890     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8891     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8892   }
8893
8894   let ExeDomain = SSEPackedSingle in {
8895     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8896     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8897   }
8898 }