lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_DEFAULT, d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
  77           IIC_DEFAULT, d>;
  78 }
  79
  80 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  81 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  82                                       string OpcodeStr, X86MemOperand x86memop,
  83                                       list<dag> pat_rr, list<dag> pat_rm,
  84                                       bit Is2Addr = 1,
  85                                       bit rr_hasSideEffects = 0> {
  86   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  87     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  88        !if(Is2Addr,
  89            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  90            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  91        pat_rr, IIC_DEFAULT, d>;
  92   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  93        !if(Is2Addr,
  94            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  95            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  96        pat_rm, IIC_DEFAULT, d>;
  97 }
  98
  99 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 100 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 101                            string asm, string SSEVer, string FPSizeStr,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 105        !if(Is2Addr,
 106            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 107            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 108            [(set RC:$dst, (!cast<Intrinsic>(
 109                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 110                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 111   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (!cast<Intrinsic>(
 116                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 117              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Non-instruction patterns
 122 //===----------------------------------------------------------------------===//
 123
 124 // A vector extract of the first f32/f64 position is a subregister copy
 125 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 126           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 127 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 128           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 129
 130 // A 128-bit subvector extract from the first 256-bit vector position
 131 // is a subregister copy that needs no instruction.
 132 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 133           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 134 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 135           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 136
 137 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 138           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 139 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 140           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 141
 142 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 143           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 144 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 145           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 146
 147 // A 128-bit subvector insert to the first 256-bit vector position
 148 // is a subregister copy that needs no instruction.
 149 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 158           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 159 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 160           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 161
 162 // Implicitly promote a 32-bit scalar to a vector.
 163 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 164           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 165 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 166           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 167 // Implicitly promote a 64-bit scalar to a vector.
 168 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 169           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 170 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 171           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 172
 173 // Bitcasts between 128-bit vector types. Return the original type since
 174 // no instruction is needed for the conversion
 175 let Predicates = [HasSSE2] in {
 176   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 205   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 206 }
 207
 208 // Bitcasts between 256-bit vector types. Return the original type since
 209 // no instruction is needed for the conversion
 210 let Predicates = [HasAVX] in {
 211   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 215   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 220   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 225   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 230   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 240   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 241 }
 242
 243 // Alias instructions that map fld0 to pxor for sse.
 244 // This is expanded by ExpandPostRAPseudos.
 245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 246     isPseudo = 1 in {
 247   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 248                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 249   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 251 }
 252
 253 //===----------------------------------------------------------------------===//
 254 // AVX & SSE - Zero/One Vectors
 255 //===----------------------------------------------------------------------===//
 256
 257 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 258 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 259 // swizzled by ExecutionDepsFix to pxor.
 260 // We set canFoldAsLoad because this can be converted to a constant-pool
 261 // load of an all-zeros value if folding it would be beneficial.
 262 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 263     isPseudo = 1, neverHasSideEffects = 1 in {
 264 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 265 }
 266
 267 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 272 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 273
 274
 275 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 276 // and doesn't need it because on sandy bridge the register is set to zero
 277 // at the rename stage without using any execution unit, so SET0PSY
 278 // and SET0PDY can be used for vector int instructions without penalty
 279 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 280 // JIT implementatioan, it does not expand the instructions below like
 281 // X86MCInstLower does.
 282 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 283     isCodeGenOnly = 1 in {
 284 let Predicates = [HasAVX] in {
 285 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 287 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 288                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 289 }
 290 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 291 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    []>, VEX_4V;
 293 }
 294
 295 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 296   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 297   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 298   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 299   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 300 }
 301
 302 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 303 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 304 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 307
 308 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 309 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 310           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 311
 312 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 313 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 314           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 315
 316 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 317 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 318           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 319
 320 // We set canFoldAsLoad because this can be converted to a constant-pool
 321 // load of an all-ones value if folding it would be beneficial.
 322 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 323 // JIT implementation, it does not expand the instructions below like
 324 // X86MCInstLower does.
 325 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 326     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 327   let Predicates = [HasAVX] in
 328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 332   let Predicates = [HasAVX2] in
 333   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 334                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // SSE 1 & 2 - Move FP Scalar Instructions
 340 //
 341 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 342 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 343 // is used instead. Register-to-register movss/movsd is not modeled as an
 344 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 345 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 346 //===----------------------------------------------------------------------===//
 347
 348 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 349       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 350       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 351
 352 // Loading from memory automatically zeroing upper bits.
 353 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 354                     PatFrag mem_pat, string OpcodeStr> :
 355       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 356          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 357                         [(set RC:$dst, (mem_pat addr:$src))]>;
 358
 359 // AVX
 360 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 361                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 362                 VEX_LIG;
 363 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 364                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 365                 VEX_LIG;
 366
 367 // For the disassembler
 368 let isCodeGenOnly = 1 in {
 369   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 370                         (ins VR128:$src1, FR32:$src2),
 371                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 372                         XS, VEX_4V, VEX_LIG;
 373   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 374                         (ins VR128:$src1, FR64:$src2),
 375                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 376                         XD, VEX_4V, VEX_LIG;
 377 }
 378
 379 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 380   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 381                  VEX_LIG;
 382   let AddedComplexity = 20 in
 383     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 384                    VEX_LIG;
 385 }
 386
 387 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 388                   "movss\t{$src, $dst|$dst, $src}",
 389                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 390 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 391                   "movsd\t{$src, $dst|$dst, $src}",
 392                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 393
 394 // SSE1 & 2
 395 let Constraints = "$src1 = $dst" in {
 396   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 397                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 398   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 399                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 400
 401   // For the disassembler
 402   let isCodeGenOnly = 1 in {
 403     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 404                          (ins VR128:$src1, FR32:$src2),
 405                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 406     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 407                          (ins VR128:$src1, FR64:$src2),
 408                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 409   }
 410 }
 411
 412 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 413   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 414
 415   let AddedComplexity = 20 in
 416     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 417 }
 418
 419 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 420                   "movss\t{$src, $dst|$dst, $src}",
 421                   [(store FR32:$src, addr:$dst)]>;
 422 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 423                   "movsd\t{$src, $dst|$dst, $src}",
 424                   [(store FR64:$src, addr:$dst)]>;
 425
 426 // Patterns
 427 let Predicates = [HasAVX] in {
 428   let AddedComplexity = 15 in {
 429   // Extract the low 32-bit value from one vector and insert it into another.
 430   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 431             (VMOVSSrr (v4f32 VR128:$src1),
 432                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 433   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 434             (VMOVSSrr (v4i32 VR128:$src1),
 435                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 436
 437   // Extract the low 64-bit value from one vector and insert it into another.
 438   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 439             (VMOVSDrr (v2f64 VR128:$src1),
 440                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 441   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 442             (VMOVSDrr (v2i64 VR128:$src1),
 443                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 444
 445   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 446   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 447             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 448   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 449             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 450
 451   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 452   // MOVS{S,D} to the lower bits.
 453   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 454             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 455   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 456             (VMOVSSrr (v4f32 (V_SET0)),
 457                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 458   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 459             (VMOVSSrr (v4i32 (V_SET0)),
 460                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 461   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 462             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 463
 464   // Move low f32 and clear high bits.
 465   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 466             (SUBREG_TO_REG (i32 0),
 467               (VMOVSSrr (v4f32 (V_SET0)),
 468                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 469   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 470             (SUBREG_TO_REG (i32 0),
 471               (VMOVSSrr (v4i32 (V_SET0)),
 472                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 473   }
 474
 475   let AddedComplexity = 20 in {
 476   // MOVSSrm zeros the high parts of the register; represent this
 477   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 478   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 479             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 480   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 481             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 482   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 483             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 484
 485   // MOVSDrm zeros the high parts of the register; represent this
 486   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 488             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 490             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 492             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 494             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 495   def : Pat<(v2f64 (X86vzload addr:$src)),
 496             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 497
 498   // Represent the same patterns above but in the form they appear for
 499   // 256-bit types
 500   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 501                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 502             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 503   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 504                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 505             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 506   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 507                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 508             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 509   }
 510   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 511                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 512             (SUBREG_TO_REG (i32 0),
 513                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 514                            sub_xmm)>;
 515   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 516                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 517             (SUBREG_TO_REG (i64 0),
 518                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 519                            sub_xmm)>;
 520   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 521                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 522             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 523
 524   // Move low f64 and clear high bits.
 525   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 526             (SUBREG_TO_REG (i32 0),
 527               (VMOVSDrr (v2f64 (V_SET0)),
 528                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 529
 530   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 531             (SUBREG_TO_REG (i32 0),
 532               (VMOVSDrr (v2i64 (V_SET0)),
 533                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 534
 535 // Extract and store.
 536   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 537                    addr:$dst),
 538             (VMOVSSmr addr:$dst,
 539                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 540   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 541                    addr:$dst),
 542             (VMOVSDmr addr:$dst,
 543                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 544
 545   // Shuffle with VMOVSS
 546   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 547             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 548   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 549             (VMOVSSrr (v4i32 VR128:$src1),
 550                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 551   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 552             (VMOVSSrr (v4f32 VR128:$src1),
 553                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 554
 555   // 256-bit variants
 556   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 557             (SUBREG_TO_REG (i32 0),
 558                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 559                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 560   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 561             (SUBREG_TO_REG (i32 0),
 562                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 563                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 564
 565   // Shuffle with VMOVSD
 566   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 567             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 568   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 569             (VMOVSDrr (v2i64 VR128:$src1),
 570                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 571   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 572             (VMOVSDrr (v2f64 VR128:$src1),
 573                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 574   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 575             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 576                                                    sub_sd))>;
 577   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 579                                                    sub_sd))>;
 580
 581   // 256-bit variants
 582   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 583             (SUBREG_TO_REG (i32 0),
 584                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 585                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 586   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 587             (SUBREG_TO_REG (i32 0),
 588                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 589                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 590
 591
 592   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 593   // is during lowering, where it's not possible to recognize the fold cause
 594   // it has two uses through a bitcast. One use disappears at isel time and the
 595   // fold opportunity reappears.
 596   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 597             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 598                                                    sub_sd))>;
 599   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 600             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 601                                                    sub_sd))>;
 602   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 603             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 604                                                    sub_sd))>;
 605   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 606             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 607                                                    sub_sd))>;
 608 }
 609
 610 let Predicates = [HasSSE1] in {
 611   let AddedComplexity = 15 in {
 612   // Extract the low 32-bit value from one vector and insert it into another.
 613   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 614             (MOVSSrr (v4f32 VR128:$src1),
 615                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 616   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 617             (MOVSSrr (v4i32 VR128:$src1),
 618                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 619
 620   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 621   // MOVSS to the lower bits.
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 623             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 625             (MOVSSrr (v4f32 (V_SET0)),
 626                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 627   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 628             (MOVSSrr (v4i32 (V_SET0)),
 629                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 630   }
 631
 632   let AddedComplexity = 20 in {
 633   // MOVSSrm zeros the high parts of the register; represent this
 634   // with SUBREG_TO_REG.
 635   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 636             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 637   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 638             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 639   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 640             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 641   }
 642
 643   // Extract and store.
 644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 645                    addr:$dst),
 646             (MOVSSmr addr:$dst,
 647                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 648
 649   // Shuffle with MOVSS
 650   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 651             (MOVSSrr VR128:$src1, FR32:$src2)>;
 652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (MOVSSrr (v4i32 VR128:$src1),
 654                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (MOVSSrr (v4f32 VR128:$src1),
 657                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 658 }
 659
 660 let Predicates = [HasSSE2] in {
 661   let AddedComplexity = 15 in {
 662   // Extract the low 64-bit value from one vector and insert it into another.
 663   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 664             (MOVSDrr (v2f64 VR128:$src1),
 665                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 666   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 667             (MOVSDrr (v2i64 VR128:$src1),
 668                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 669
 670   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 671   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 672             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 673   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 674             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 675
 676   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 677   // MOVSD to the lower bits.
 678   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 679             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 680   }
 681
 682   let AddedComplexity = 20 in {
 683   // MOVSDrm zeros the high parts of the register; represent this
 684   // with SUBREG_TO_REG.
 685   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 686             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 687   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 688             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 689   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 690             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 691   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 692             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 693   def : Pat<(v2f64 (X86vzload addr:$src)),
 694             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 695   }
 696
 697   // Extract and store.
 698   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 699                    addr:$dst),
 700             (MOVSDmr addr:$dst,
 701                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 702
 703   // Shuffle with MOVSD
 704   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 705             (MOVSDrr VR128:$src1, FR64:$src2)>;
 706   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 707             (MOVSDrr (v2i64 VR128:$src1),
 708                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 709   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 710             (MOVSDrr (v2f64 VR128:$src1),
 711                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 712   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 713             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 714   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 715             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 716
 717   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 718   // is during lowering, where it's not possible to recognize the fold cause
 719   // it has two uses through a bitcast. One use disappears at isel time and the
 720   // fold opportunity reappears.
 721   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 722             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 723   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 724             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 725   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 726             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 727   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 728             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 729 }
 730
 731 //===----------------------------------------------------------------------===//
 732 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 733 //===----------------------------------------------------------------------===//
 734
 735 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 736                             X86MemOperand x86memop, PatFrag ld_frag,
 737                             string asm, Domain d,
 738                             bit IsReMaterializable = 1> {
 739 let neverHasSideEffects = 1 in
 740   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], IIC_DEFAULT, d>;
 742 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 743   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 744               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 745                    [(set RC:$dst, (ld_frag addr:$src))], IIC_DEFAULT, d>;
 746 }
 747
 748 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 749                               "movaps", SSEPackedSingle>, TB, VEX;
 750 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 751                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 752 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 753                               "movups", SSEPackedSingle>, TB, VEX;
 754 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 755                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 756
 757 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 758                               "movaps", SSEPackedSingle>, TB, VEX;
 759 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 760                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 761 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 762                               "movups", SSEPackedSingle>, TB, VEX;
 763 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 764                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 765 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 766                               "movaps", SSEPackedSingle>, TB;
 767 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 768                               "movapd", SSEPackedDouble>, TB, OpSize;
 769 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 770                               "movups", SSEPackedSingle>, TB;
 771 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 772                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 773
 774 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 775                    "movaps\t{$src, $dst|$dst, $src}",
 776                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 777 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 778                    "movapd\t{$src, $dst|$dst, $src}",
 779                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 780 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 781                    "movups\t{$src, $dst|$dst, $src}",
 782                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 783 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 784                    "movupd\t{$src, $dst|$dst, $src}",
 785                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 786 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 787                    "movaps\t{$src, $dst|$dst, $src}",
 788                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 789 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 790                    "movapd\t{$src, $dst|$dst, $src}",
 791                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 792 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 793                    "movups\t{$src, $dst|$dst, $src}",
 794                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 795 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 796                    "movupd\t{$src, $dst|$dst, $src}",
 797                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 798
 799 // For disassembler
 800 let isCodeGenOnly = 1 in {
 801   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 802                           (ins VR128:$src),
 803                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 804   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 805                            (ins VR128:$src),
 806                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 807   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 808                            (ins VR128:$src),
 809                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 810   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 811                            (ins VR128:$src),
 812                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 813   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 814                             (ins VR256:$src),
 815                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 816   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 817                             (ins VR256:$src),
 818                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 819   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 820                             (ins VR256:$src),
 821                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 822   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 823                             (ins VR256:$src),
 824                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 825 }
 826
 827 let Predicates = [HasAVX] in {
 828 def : Pat<(v8i32 (X86vzmovl
 829                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 830           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 831 def : Pat<(v4i64 (X86vzmovl
 832                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 833           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 834 def : Pat<(v8f32 (X86vzmovl
 835                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 836           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 837 def : Pat<(v4f64 (X86vzmovl
 838                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 839           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 840 }
 841
 842
 843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 845 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 846           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 847
 848 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 851 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 852                    "movapd\t{$src, $dst|$dst, $src}",
 853                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 854 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movups\t{$src, $dst|$dst, $src}",
 856                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 857 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 858                    "movupd\t{$src, $dst|$dst, $src}",
 859                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 860
 861 // For disassembler
 862 let isCodeGenOnly = 1 in {
 863   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 864                          "movaps\t{$src, $dst|$dst, $src}", []>;
 865   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 866                          "movapd\t{$src, $dst|$dst, $src}", []>;
 867   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 868                          "movups\t{$src, $dst|$dst, $src}", []>;
 869   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 870                          "movupd\t{$src, $dst|$dst, $src}", []>;
 871 }
 872
 873 let Predicates = [HasAVX] in {
 874   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 875             (VMOVUPSmr addr:$dst, VR128:$src)>;
 876   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 877             (VMOVUPDmr addr:$dst, VR128:$src)>;
 878 }
 879
 880 let Predicates = [HasSSE1] in
 881   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 882             (MOVUPSmr addr:$dst, VR128:$src)>;
 883 let Predicates = [HasSSE2] in
 884   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 885             (MOVUPDmr addr:$dst, VR128:$src)>;
 886
 887 // Use vmovaps/vmovups for AVX integer load/store.
 888 let Predicates = [HasAVX] in {
 889   // 128-bit load/store
 890   def : Pat<(alignedloadv2i64 addr:$src),
 891             (VMOVAPSrm addr:$src)>;
 892   def : Pat<(loadv2i64 addr:$src),
 893             (VMOVUPSrm addr:$src)>;
 894
 895   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 896             (VMOVAPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 898             (VMOVAPSmr addr:$dst, VR128:$src)>;
 899   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 900             (VMOVAPSmr addr:$dst, VR128:$src)>;
 901   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 902             (VMOVAPSmr addr:$dst, VR128:$src)>;
 903   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 904             (VMOVUPSmr addr:$dst, VR128:$src)>;
 905   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 906             (VMOVUPSmr addr:$dst, VR128:$src)>;
 907   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 908             (VMOVUPSmr addr:$dst, VR128:$src)>;
 909   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 910             (VMOVUPSmr addr:$dst, VR128:$src)>;
 911
 912   // 256-bit load/store
 913   def : Pat<(alignedloadv4i64 addr:$src),
 914             (VMOVAPSYrm addr:$src)>;
 915   def : Pat<(loadv4i64 addr:$src),
 916             (VMOVUPSYrm addr:$src)>;
 917   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 918             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 919   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 921   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 923   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 925   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 926             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 927   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 929   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 931   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 933 }
 934
 935 // Use movaps / movups for SSE integer load / store (one byte shorter).
 936 // The instructions selected below are then converted to MOVDQA/MOVDQU
 937 // during the SSE domain pass.
 938 let Predicates = [HasSSE1] in {
 939   def : Pat<(alignedloadv2i64 addr:$src),
 940             (MOVAPSrm addr:$src)>;
 941   def : Pat<(loadv2i64 addr:$src),
 942             (MOVUPSrm addr:$src)>;
 943
 944   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 945             (MOVAPSmr addr:$dst, VR128:$src)>;
 946   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 947             (MOVAPSmr addr:$dst, VR128:$src)>;
 948   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 949             (MOVAPSmr addr:$dst, VR128:$src)>;
 950   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 951             (MOVAPSmr addr:$dst, VR128:$src)>;
 952   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 953             (MOVUPSmr addr:$dst, VR128:$src)>;
 954   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 955             (MOVUPSmr addr:$dst, VR128:$src)>;
 956   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 959             (MOVUPSmr addr:$dst, VR128:$src)>;
 960 }
 961
 962 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 963 // bits are disregarded. FIXME: Set encoding to pseudo!
 964 let neverHasSideEffects = 1 in {
 965 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 966                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 967 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 968                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 969 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 970                      "movaps\t{$src, $dst|$dst, $src}", []>;
 971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 972                      "movapd\t{$src, $dst|$dst, $src}", []>;
 973 }
 974
 975 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 976 // bits are disregarded. FIXME: Set encoding to pseudo!
 977 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 978 let isCodeGenOnly = 1 in {
 979   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 980                          "movaps\t{$src, $dst|$dst, $src}",
 981                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 982   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 983                          "movapd\t{$src, $dst|$dst, $src}",
 984                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 985 }
 986 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 987                      "movaps\t{$src, $dst|$dst, $src}",
 988                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 989 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 990                      "movapd\t{$src, $dst|$dst, $src}",
 991                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 992 }
 993
 994 //===----------------------------------------------------------------------===//
 995 // SSE 1 & 2 - Move Low packed FP Instructions
 996 //===----------------------------------------------------------------------===//
 997
 998 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 999                                  PatFrag mov_frag, string base_opc,
1000                                  string asm_opr> {
1001   def PSrm : PI<opc, MRMSrcMem,
1002          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1003          !strconcat(base_opc, "s", asm_opr),
1004      [(set RC:$dst,
1005        (mov_frag RC:$src1,
1006               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1007               IIC_DEFAULT, SSEPackedSingle>, TB;
1008
1009   def PDrm : PI<opc, MRMSrcMem,
1010          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1011          !strconcat(base_opc, "d", asm_opr),
1012      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1013                               (scalar_to_vector (loadf64 addr:$src2)))))],
1014               IIC_DEFAULT, SSEPackedDouble>, TB, OpSize;
1015 }
1016
1017 let AddedComplexity = 20 in {
1018   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1019                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1020 }
1021 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1022   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1023                                    "\t{$src2, $dst|$dst, $src2}">;
1024 }
1025
1026 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1027                    "movlps\t{$src, $dst|$dst, $src}",
1028                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1029                                  (iPTR 0))), addr:$dst)]>, VEX;
1030 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1031                    "movlpd\t{$src, $dst|$dst, $src}",
1032                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1033                                  (iPTR 0))), addr:$dst)]>, VEX;
1034 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1035                    "movlps\t{$src, $dst|$dst, $src}",
1036                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1037                                  (iPTR 0))), addr:$dst)]>;
1038 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1039                    "movlpd\t{$src, $dst|$dst, $src}",
1040                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1041                                  (iPTR 0))), addr:$dst)]>;
1042
1043 let Predicates = [HasAVX] in {
1044   let AddedComplexity = 20 in {
1045     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1046     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1051     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1053     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055   }
1056
1057   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1058   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1059             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1060   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1061                                  VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063
1064   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1065   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1066             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1067   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069
1070   // Shuffle with VMOVLPS
1071   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(X86Movlps VR128:$src1,
1076                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078
1079   // Shuffle with VMOVLPD
1080   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1085                               (scalar_to_vector (loadf64 addr:$src2)))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087
1088   // Store patterns
1089   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1090                    addr:$src1),
1091             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v4i32 (X86Movlps
1093                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1096                    addr:$src1),
1097             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101 }
1102
1103 let Predicates = [HasSSE1] in {
1104   let AddedComplexity = 20 in {
1105     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1106     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1107               (MOVLPSrm VR128:$src1, addr:$src2)>;
1108     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110   }
1111
1112   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1113   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1114                                  (iPTR 0))), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1119                                  VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121
1122   // Shuffle with MOVLPS
1123   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(X86Movlps VR128:$src1,
1128                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133
1134   // Store patterns
1135   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1136                                       addr:$src1),
1137             (MOVLPSmr addr:$src1, VR128:$src2)>;
1138   def : Pat<(store (v4i32 (X86Movlps
1139                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1140                               addr:$src1),
1141             (MOVLPSmr addr:$src1, VR128:$src2)>;
1142 }
1143
1144 let Predicates = [HasSSE2] in {
1145   let AddedComplexity = 20 in {
1146     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1147     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1148               (MOVLPDrm VR128:$src1, addr:$src2)>;
1149     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151   }
1152
1153   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1154   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1155             (MOVLPDmr addr:$src1, VR128:$src2)>;
1156   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158
1159   // Shuffle with MOVLPD
1160   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1165                               (scalar_to_vector (loadf64 addr:$src2)))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1170                            addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 // SSE 1 & 2 - Move Hi packed FP Instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 let AddedComplexity = 20 in {
1182   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1183                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1184 }
1185 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1186   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1187                                    "\t{$src2, $dst|$dst, $src2}">;
1188 }
1189
1190 // v2f64 extract element 1 is always custom lowered to unpack high to low
1191 // and extract element 0 so the non-store version isn't too horrible.
1192 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1193                    "movhps\t{$src, $dst|$dst, $src}",
1194                    [(store (f64 (vector_extract
1195                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1196                                          (undef)), (iPTR 0))), addr:$dst)]>,
1197                    VEX;
1198 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movhpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract
1201                                  (v2f64 (unpckh VR128:$src, (undef))),
1202                                  (iPTR 0))), addr:$dst)]>,
1203                    VEX;
1204 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhps\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1208                                          (undef)), (iPTR 0))), addr:$dst)]>;
1209 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movhpd\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract
1212                                  (v2f64 (unpckh VR128:$src, (undef))),
1213                                  (iPTR 0))), addr:$dst)]>;
1214
1215 let Predicates = [HasAVX] in {
1216   // VMOVHPS patterns
1217   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1218             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1219   def : Pat<(X86Movlhps VR128:$src1,
1220                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1221             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228
1229   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1230   // is during lowering, where it's not possible to recognize the load fold
1231   // cause it has two uses through a bitcast. One use disappears at isel time
1232   // and the fold opportunity reappears.
1233   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1238   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1239                       (scalar_to_vector (loadf64 addr:$src2)))),
1240             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1241
1242   // Store patterns
1243   def : Pat<(store (f64 (vector_extract
1244             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1246             (VMOVHPSmr addr:$dst, VR128:$src)>;
1247   def : Pat<(store (f64 (vector_extract
1248             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1249             (VMOVHPDmr addr:$dst, VR128:$src)>;
1250 }
1251
1252 let Predicates = [HasSSE1] in {
1253   // MOVHPS patterns
1254   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1255             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259   def : Pat<(X86Movlhps VR128:$src1,
1260                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1261             (MOVHPSrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(X86Movlhps VR128:$src1,
1263                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1264             (MOVHPSrm VR128:$src1, addr:$src2)>;
1265
1266   // Store patterns
1267   def : Pat<(store (f64 (vector_extract
1268             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1269                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1270             (MOVHPSmr addr:$dst, VR128:$src)>;
1271 }
1272
1273 let Predicates = [HasSSE2] in {
1274   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1275   // is during lowering, where it's not possible to recognize the load fold
1276   // cause it has two uses through a bitcast. One use disappears at isel time
1277   // and the fold opportunity reappears.
1278   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1279                       (scalar_to_vector (loadf64 addr:$src2)))),
1280             (MOVHPDrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1283   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1284                       (scalar_to_vector (loadf64 addr:$src2)))),
1285             (MOVHPDrm VR128:$src1, addr:$src2)>;
1286
1287   // Store patterns
1288   def : Pat<(store (f64 (vector_extract
1289             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1290             (MOVHPDmr addr:$dst, VR128:$src)>;
1291 }
1292
1293 //===----------------------------------------------------------------------===//
1294 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1295 //===----------------------------------------------------------------------===//
1296
1297 let AddedComplexity = 20 in {
1298   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1299                                        (ins VR128:$src1, VR128:$src2),
1300                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1301                       [(set VR128:$dst,
1302                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1303                       VEX_4V;
1304   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1305                                        (ins VR128:$src1, VR128:$src2),
1306                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1307                       [(set VR128:$dst,
1308                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1309                       VEX_4V;
1310 }
1311 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1312   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movlhps\t{$src2, $dst|$dst, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1317   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1318                                        (ins VR128:$src1, VR128:$src2),
1319                       "movhlps\t{$src2, $dst|$dst, $src2}",
1320                       [(set VR128:$dst,
1321                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1322 }
1323
1324 let Predicates = [HasAVX] in {
1325   // MOVLHPS patterns
1326   let AddedComplexity = 20 in {
1327     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1328               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1329     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1330               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1331
1332     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1333     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1334               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1335   }
1336   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1337             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1338   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1339             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1340   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1341             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1342
1343   // MOVHLPS patterns
1344   let AddedComplexity = 20 in {
1345     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1346     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1347               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1348
1349     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1350     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1351               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1352     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1353               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1354   }
1355
1356   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1357             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1358   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1359             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1360 }
1361
1362 let Predicates = [HasSSE1] in {
1363   // MOVLHPS patterns
1364   let AddedComplexity = 20 in {
1365     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1366               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1367     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1368               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1369
1370     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1371     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1372               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1373   }
1374   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1375             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1378   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1379             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1380
1381   // MOVHLPS patterns
1382   let AddedComplexity = 20 in {
1383     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1384     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1385               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1386
1387     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1388     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1389               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1390     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1391               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1392   }
1393
1394   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1395             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1396   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1397             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1398 }
1399
1400 //===----------------------------------------------------------------------===//
1401 // SSE 1 & 2 - Conversion Instructions
1402 //===----------------------------------------------------------------------===//
1403
1404 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1405                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1406                      string asm> {
1407   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1408                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1409   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1410                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1411 }
1412
1413 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1414                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1415                          string asm, Domain d> {
1416   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1417                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1418                         IIC_DEFAULT, d>;
1419   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1420                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1421                         IIC_DEFAULT, d>;
1422 }
1423
1424 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1425                           X86MemOperand x86memop, string asm> {
1426 let neverHasSideEffects = 1 in {
1427   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1428               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1429   let mayLoad = 1 in
1430   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1431               (ins DstRC:$src1, x86memop:$src),
1432               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1433 } // neverHasSideEffects = 1
1434 }
1435
1436 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1437                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1438                                 VEX_LIG;
1439 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1440                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1441                                 VEX_W, VEX_LIG;
1442 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1443                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1444                                 VEX_LIG;
1445 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1446                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1447                                 VEX, VEX_W, VEX_LIG;
1448
1449 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1450 // register, but the same isn't true when only using memory operands,
1451 // provide other assembly "l" and "q" forms to address this explicitly
1452 // where appropriate to do so.
1453 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1454                                   VEX_4V, VEX_LIG;
1455 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1456                                   VEX_4V, VEX_W, VEX_LIG;
1457 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1458                                   VEX_4V, VEX_LIG;
1459 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1460                                   VEX_4V, VEX_LIG;
1461 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1462                                   VEX_4V, VEX_W, VEX_LIG;
1463
1464 let Predicates = [HasAVX], AddedComplexity = 1 in {
1465   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1466             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1467   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1468             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1469   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1470             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1471   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1472             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1473
1474   def : Pat<(f32 (sint_to_fp GR32:$src)),
1475             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1476   def : Pat<(f32 (sint_to_fp GR64:$src)),
1477             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1478   def : Pat<(f64 (sint_to_fp GR32:$src)),
1479             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1480   def : Pat<(f64 (sint_to_fp GR64:$src)),
1481             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1482 }
1483
1484 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1485                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1486 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1487                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1488 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1489                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1490 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1491                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1492 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1493                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1494 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1496 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1497                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1498 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1499                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1500
1501 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1502 // and/or XMM operand(s).
1503
1504 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1505                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1506                          string asm> {
1507   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1508               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1509               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1510   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1511               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1512               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1513 }
1514
1515 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1516                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1517                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1518   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1519               !if(Is2Addr,
1520                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1521                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1522               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1523   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1524               (ins DstRC:$src1, x86memop:$src2),
1525               !if(Is2Addr,
1526                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1527                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1528               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1529 }
1530
1531 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1532                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1533 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1534                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1535                   XD, VEX, VEX_W, VEX_LIG;
1536
1537 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1538                 f128mem, load, "cvtsd2si{l}">, XD;
1539 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1540                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1541
1542
1543 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1544           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1545 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1546           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1547           VEX_W;
1548 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1549           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1550 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1551           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1552           VEX_4V, VEX_W;
1553
1554 let Constraints = "$src1 = $dst" in {
1555   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1556                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1557                         "cvtsi2ss">, XS;
1558   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1559                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1560                         "cvtsi2ss{q}">, XS, REX_W;
1561   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1562                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1563                         "cvtsi2sd">, XD;
1564   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1565                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1566                         "cvtsi2sd">, XD, REX_W;
1567 }
1568
1569 /// SSE 1 Only
1570
1571 // Aliases for intrinsics
1572 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1573                                     f32mem, load, "cvttss2si">, XS, VEX;
1574 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1575                                     int_x86_sse_cvttss2si64, f32mem, load,
1576                                     "cvttss2si">, XS, VEX, VEX_W;
1577 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1578                                     f128mem, load, "cvttsd2si">, XD, VEX;
1579 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1580                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1581                                     "cvttsd2si">, XD, VEX, VEX_W;
1582 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1583                                     f32mem, load, "cvttss2si">, XS;
1584 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1585                                     int_x86_sse_cvttss2si64, f32mem, load,
1586                                     "cvttss2si{q}">, XS, REX_W;
1587 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1588                                     f128mem, load, "cvttsd2si">, XD;
1589 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1590                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1591                                     "cvttsd2si{q}">, XD, REX_W;
1592
1593 let Pattern = []<dag> in {
1594 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1595                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1596                                VEX, VEX_LIG;
1597 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1598                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1599                                VEX_W, VEX_LIG;
1600 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1601                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1602                                SSEPackedSingle>, TB, VEX;
1603 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1604                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1605                                SSEPackedSingle>, TB, VEX;
1606 }
1607
1608 let Pattern = []<dag> in {
1609 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1610                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1611 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1612                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1613 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1614                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1615                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1616 }
1617
1618 let Predicates = [HasAVX] in {
1619   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1620             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1621   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1622             (VCVTSS2SIrm addr:$src)>;
1623   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1624             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1625   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1626             (VCVTSS2SI64rm addr:$src)>;
1627 }
1628
1629 let Predicates = [HasSSE1] in {
1630   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1631             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1632   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1633             (CVTSS2SIrm addr:$src)>;
1634   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1635             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1636   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1637             (CVTSS2SI64rm addr:$src)>;
1638 }
1639
1640 /// SSE 2 Only
1641
1642 // Convert scalar double to scalar single
1643 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1644                        (ins FR64:$src1, FR64:$src2),
1645                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1646                       VEX_4V, VEX_LIG;
1647 let mayLoad = 1 in
1648 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1649                        (ins FR64:$src1, f64mem:$src2),
1650                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1651                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1652
1653 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1654           Requires<[HasAVX]>;
1655
1656 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1657                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1658                       [(set FR32:$dst, (fround FR64:$src))]>;
1659 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1660                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1661                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1662                   Requires<[HasSSE2, OptForSize]>;
1663
1664 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1665                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1666                       XS, VEX_4V;
1667 let Constraints = "$src1 = $dst" in
1668 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1669                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1670
1671 // Convert scalar single to scalar double
1672 // SSE2 instructions with XS prefix
1673 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1674                     (ins FR32:$src1, FR32:$src2),
1675                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1676                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1677 let mayLoad = 1 in
1678 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1679                     (ins FR32:$src1, f32mem:$src2),
1680                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1681                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1682
1683 let Predicates = [HasAVX] in {
1684   def : Pat<(f64 (fextend FR32:$src)),
1685             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1686   def : Pat<(fextend (loadf32 addr:$src)),
1687             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1688   def : Pat<(extloadf32 addr:$src),
1689             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1690 }
1691
1692 def : Pat<(extloadf32 addr:$src),
1693           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1694           Requires<[HasAVX, OptForSpeed]>;
1695
1696 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1697                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1698                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1699                  Requires<[HasSSE2]>;
1700 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1701                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1702                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1703                  Requires<[HasSSE2, OptForSize]>;
1704
1705 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1706 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1707 // combine.
1708 // Since these loads aren't folded into the fextend, we have to match it
1709 // explicitly here.
1710 def : Pat<(fextend (loadf32 addr:$src)),
1711           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1712 def : Pat<(extloadf32 addr:$src),
1713           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1714
1715 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1716                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1718                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1719                                        VR128:$src2))]>, XS, VEX_4V,
1720                     Requires<[HasAVX]>;
1721 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1722                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1725                                        (load addr:$src2)))]>, XS, VEX_4V,
1726                     Requires<[HasAVX]>;
1727 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1728 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1729                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1730                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1731                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1732                                        VR128:$src2))]>, XS,
1733                     Requires<[HasSSE2]>;
1734 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1735                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        (load addr:$src2)))]>, XS,
1739                     Requires<[HasSSE2]>;
1740 }
1741
1742 // Convert doubleword to packed single/double fp
1743 // SSE2 instructions without OpSize prefix
1744 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1745                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1746                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1747                      TB, VEX, Requires<[HasAVX]>;
1748 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1749                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1750                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1751                                         (bitconvert (memopv2i64 addr:$src))))]>,
1752                      TB, VEX, Requires<[HasAVX]>;
1753 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1754                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1755                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1756                      TB, Requires<[HasSSE2]>;
1757 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1758                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1759                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1760                                         (bitconvert (memopv2i64 addr:$src))))]>,
1761                      TB, Requires<[HasSSE2]>;
1762
1763 // FIXME: why the non-intrinsic version is described as SSE3?
1764 // SSE2 instructions with XS prefix
1765 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1766                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1767                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1768                      XS, VEX, Requires<[HasAVX]>;
1769 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1770                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1771                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1772                                         (bitconvert (memopv2i64 addr:$src))))]>,
1773                      XS, VEX, Requires<[HasAVX]>;
1774 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1775                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1776                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1777                      XS, Requires<[HasSSE2]>;
1778 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1779                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1780                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1781                                         (bitconvert (memopv2i64 addr:$src))))]>,
1782                      XS, Requires<[HasSSE2]>;
1783
1784
1785 // Convert packed single/double fp to doubleword
1786 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1787                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1788 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1789                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1790 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1791                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1792 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1793                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1794 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1796 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1797                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1798
1799 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1800                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1801                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1802                         VEX;
1803 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1804                          (ins f128mem:$src),
1805                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1806                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1807                                             (memop addr:$src)))]>, VEX;
1808 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1809                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1810                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1811 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1812                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1813                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1814                                             (memop addr:$src)))]>;
1815
1816 // SSE2 packed instructions with XD prefix
1817 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1819                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1820                      XD, VEX, Requires<[HasAVX]>;
1821 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1822                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1823                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1824                                           (memop addr:$src)))]>,
1825                      XD, VEX, Requires<[HasAVX]>;
1826 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1827                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1828                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1829                      XD, Requires<[HasSSE2]>;
1830 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1831                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1832                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1833                                           (memop addr:$src)))]>,
1834                      XD, Requires<[HasSSE2]>;
1835
1836
1837 // Convert with truncation packed single/double fp to doubleword
1838 // SSE2 packed instructions with XS prefix
1839 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1841                         [(set VR128:$dst,
1842                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1843 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1844                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1845                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1846                                            (memop addr:$src)))]>, VEX;
1847 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1848                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1849                          [(set VR256:$dst,
1850                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1851 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1852                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1853                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1854                                             (memopv8f32 addr:$src)))]>, VEX;
1855
1856 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1858                       [(set VR128:$dst,
1859                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1860 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1861                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1862                       [(set VR128:$dst,
1863                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1864
1865 let Predicates = [HasAVX] in {
1866   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1867             (Int_VCVTDQ2PSrr VR128:$src)>;
1868   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1869             (Int_VCVTDQ2PSrm addr:$src)>;
1870
1871   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1872             (VCVTTPS2DQrr VR128:$src)>;
1873   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1874             (VCVTTPS2DQrm addr:$src)>;
1875
1876   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1877             (VCVTDQ2PSYrr VR256:$src)>;
1878   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1879             (VCVTDQ2PSYrm addr:$src)>;
1880
1881   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1882             (VCVTTPS2DQYrr VR256:$src)>;
1883   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1884             (VCVTTPS2DQYrm addr:$src)>;
1885 }
1886
1887 let Predicates = [HasSSE2] in {
1888   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1889             (Int_CVTDQ2PSrr VR128:$src)>;
1890   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1891             (Int_CVTDQ2PSrm addr:$src)>;
1892
1893   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1894             (CVTTPS2DQrr VR128:$src)>;
1895   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1896             (CVTTPS2DQrm addr:$src)>;
1897 }
1898
1899 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1901                         [(set VR128:$dst,
1902                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1903 let isCodeGenOnly = 1 in
1904 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1905                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1906                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1907                                                (memop addr:$src)))]>, VEX;
1908 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1910                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1911 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1912                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1913                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1914                                         (memop addr:$src)))]>;
1915
1916 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1917 // register, but the same isn't true when using memory operands instead.
1918 // Provide other assembly rr and rm forms to address this explicitly.
1919 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1920                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1921
1922 // XMM only
1923 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1924                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1925 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1926                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1927
1928 // YMM only
1929 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1930                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1931 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1932                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1933
1934 // Convert packed single to packed double
1935 let Predicates = [HasAVX] in {
1936                   // SSE2 instructions without OpSize prefix
1937 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1939 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1940                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1941 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1942                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1943 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1944                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1945 }
1946 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1947                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1948 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1949                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1950
1951 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1952                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1953                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1954                      TB, VEX, Requires<[HasAVX]>;
1955 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1956                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1957                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1958                                           (load addr:$src)))]>,
1959                      TB, VEX, Requires<[HasAVX]>;
1960 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1961                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1963                      TB, Requires<[HasSSE2]>;
1964 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1965                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1966                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1967                                           (load addr:$src)))]>,
1968                      TB, Requires<[HasSSE2]>;
1969
1970 // Convert packed double to packed single
1971 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1972 // register, but the same isn't true when using memory operands instead.
1973 // Provide other assembly rr and rm forms to address this explicitly.
1974 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1976 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1977                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1978
1979 // XMM only
1980 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1981                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1982 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1983                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1984
1985 // YMM only
1986 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1987                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1988 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1989                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1990 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1992 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1993                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1994
1995
1996 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1997                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1998                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1999 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
2000                          (ins f128mem:$src),
2001                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2002                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2003                                             (memop addr:$src)))]>;
2004 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2005                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2006                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2007 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2008                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2009                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2010                                             (memop addr:$src)))]>;
2011
2012 // AVX 256-bit register conversion intrinsics
2013 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2014 // whenever possible to avoid declaring two versions of each one.
2015 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2016           (VCVTDQ2PSYrr VR256:$src)>;
2017 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2018           (VCVTDQ2PSYrm addr:$src)>;
2019
2020 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2021           (VCVTPD2PSYrr VR256:$src)>;
2022 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2023           (VCVTPD2PSYrm addr:$src)>;
2024
2025 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2026           (VCVTPS2DQYrr VR256:$src)>;
2027 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2028           (VCVTPS2DQYrm addr:$src)>;
2029
2030 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2031           (VCVTPS2PDYrr VR128:$src)>;
2032 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2033           (VCVTPS2PDYrm addr:$src)>;
2034
2035 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2036           (VCVTTPD2DQYrr VR256:$src)>;
2037 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2038           (VCVTTPD2DQYrm addr:$src)>;
2039
2040 // Match fround and fextend for 128/256-bit conversions
2041 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2042           (VCVTPD2PSYrr VR256:$src)>;
2043 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2044           (VCVTPD2PSYrm addr:$src)>;
2045
2046 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2047           (VCVTPS2PDYrr VR128:$src)>;
2048 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2049           (VCVTPS2PDYrm addr:$src)>;
2050
2051 //===----------------------------------------------------------------------===//
2052 // SSE 1 & 2 - Compare Instructions
2053 //===----------------------------------------------------------------------===//
2054
2055 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2056 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2057                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2058                             string asm, string asm_alt> {
2059   def rr : SIi8<0xC2, MRMSrcReg,
2060                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2061                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2062   def rm : SIi8<0xC2, MRMSrcMem,
2063                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2064                 [(set RC:$dst, (OpNode (VT RC:$src1),
2065                                          (ld_frag addr:$src2), imm:$cc))]>;
2066
2067   // Accept explicit immediate argument form instead of comparison code.
2068   let neverHasSideEffects = 1 in {
2069     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2070                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2071     let mayLoad = 1 in
2072     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2073                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2074   }
2075 }
2076
2077 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2078                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2079                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2080                  XS, VEX_4V, VEX_LIG;
2081 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2082                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2083                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2084                  XD, VEX_4V, VEX_LIG;
2085
2086 let Constraints = "$src1 = $dst" in {
2087   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2088                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2089                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2090                   XS;
2091   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2092                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2093                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2094                   XD;
2095 }
2096
2097 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2098                          Intrinsic Int, string asm> {
2099   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2100                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2101                         [(set VR128:$dst, (Int VR128:$src1,
2102                                                VR128:$src, imm:$cc))]>;
2103   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2104                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2105                         [(set VR128:$dst, (Int VR128:$src1,
2106                                                (load addr:$src), imm:$cc))]>;
2107 }
2108
2109 // Aliases to match intrinsics which expect XMM operand(s).
2110 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2111                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2112                      XS, VEX_4V;
2113 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2114                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2115                      XD, VEX_4V;
2116 let Constraints = "$src1 = $dst" in {
2117   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2118                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2119   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2120                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2121 }
2122
2123
2124 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2125 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2126                             ValueType vt, X86MemOperand x86memop,
2127                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2128   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2129                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2130                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2131                      IIC_DEFAULT, d>;
2132   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2133                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2134                      [(set EFLAGS, (OpNode (vt RC:$src1),
2135                                            (ld_frag addr:$src2)))],
2136                                            IIC_DEFAULT, d>;
2137 }
2138
2139 let Defs = [EFLAGS] in {
2140   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2141                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2142   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2143                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2144                                   VEX_LIG;
2145   let Pattern = []<dag> in {
2146     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2147                                     "comiss", SSEPackedSingle>, TB, VEX,
2148                                     VEX_LIG;
2149     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2150                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2151                                     VEX_LIG;
2152   }
2153
2154   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2155                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2156   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2157                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2158
2159   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2160                             load, "comiss", SSEPackedSingle>, TB, VEX;
2161   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2162                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2163   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2164                                   "ucomiss", SSEPackedSingle>, TB;
2165   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2166                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2167
2168   let Pattern = []<dag> in {
2169     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2170                                     "comiss", SSEPackedSingle>, TB;
2171     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2172                                     "comisd", SSEPackedDouble>, TB, OpSize;
2173   }
2174
2175   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2176                               load, "ucomiss", SSEPackedSingle>, TB;
2177   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2178                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2179
2180   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2181                                   "comiss", SSEPackedSingle>, TB;
2182   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2183                                   "comisd", SSEPackedDouble>, TB, OpSize;
2184 } // Defs = [EFLAGS]
2185
2186 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2187 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2188                             Intrinsic Int, string asm, string asm_alt,
2189                             Domain d> {
2190   let isAsmParserOnly = 1 in {
2191     def rri : PIi8<0xC2, MRMSrcReg,
2192                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2193                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2194                IIC_DEFAULT, d>;
2195     def rmi : PIi8<0xC2, MRMSrcMem,
2196                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2197                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2198                IIC_DEFAULT, d>;
2199   }
2200
2201   // Accept explicit immediate argument form instead of comparison code.
2202   def rri_alt : PIi8<0xC2, MRMSrcReg,
2203              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2204              asm_alt, [], IIC_DEFAULT, d>;
2205   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2206              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2207              asm_alt, [], IIC_DEFAULT, d>;
2208 }
2209
2210 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2211                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2212                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2213                SSEPackedSingle>, TB, VEX_4V;
2214 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2215                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2216                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2217                SSEPackedDouble>, TB, OpSize, VEX_4V;
2218 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2219                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2220                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2221                SSEPackedSingle>, TB, VEX_4V;
2222 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2223                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2224                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2225                SSEPackedDouble>, TB, OpSize, VEX_4V;
2226 let Constraints = "$src1 = $dst" in {
2227   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2228                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2229                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2230                  SSEPackedSingle>, TB;
2231   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2232                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2233                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2234                  SSEPackedDouble>, TB, OpSize;
2235 }
2236
2237 let Predicates = [HasAVX] in {
2238 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2239           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2240 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2241           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2242 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2243           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2244 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2245           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2246
2247 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2248           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2249 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2250           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2251 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2252           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2253 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2254           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2255 }
2256
2257 let Predicates = [HasSSE1] in {
2258 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2259           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2260 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2261           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2262 }
2263
2264 let Predicates = [HasSSE2] in {
2265 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2266           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2267 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2268           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2269 }
2270
2271 //===----------------------------------------------------------------------===//
2272 // SSE 1 & 2 - Shuffle Instructions
2273 //===----------------------------------------------------------------------===//
2274
2275 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2276 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2277                          ValueType vt, string asm, PatFrag mem_frag,
2278                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2279   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2280                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2281                    [(set RC:$dst, (vt (shufp:$src3
2282                             RC:$src1, (mem_frag addr:$src2))))],
2283                             IIC_DEFAULT, d>;
2284   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2285     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2286                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2287                    [(set RC:$dst,
2288                             (vt (shufp:$src3 RC:$src1, RC:$src2)))],
2289                             IIC_DEFAULT, d>;
2290 }
2291
2292 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2293            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2294            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2295 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2296            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2297            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2298 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2299            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2300            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2301 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2302            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2303            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2304
2305 let Constraints = "$src1 = $dst" in {
2306   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2307                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2308                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2309                     TB;
2310   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2311                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2312                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2313                     TB, OpSize;
2314 }
2315
2316 let Predicates = [HasAVX] in {
2317   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2318                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2319             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2320   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2321             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2322   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2323                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2324             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2325   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2326             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2327   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2328   // fall back to this for SSE1)
2329   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2330             (VSHUFPSrri VR128:$src2, VR128:$src1,
2331                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2332   // Special unary SHUFPSrri case.
2333   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2334             (VSHUFPSrri VR128:$src1, VR128:$src1,
2335                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2336   // Special binary v4i32 shuffle cases with SHUFPS.
2337   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2338             (VSHUFPSrri VR128:$src1, VR128:$src2,
2339                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2340   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2341                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2342             (VSHUFPSrmi VR128:$src1, addr:$src2,
2343                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2344   // Special unary SHUFPDrri cases.
2345   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2346             (VSHUFPDrri VR128:$src1, VR128:$src1,
2347                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2348   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2349             (VSHUFPDrri VR128:$src1, VR128:$src1,
2350                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2351   // Special binary v2i64 shuffle cases using SHUFPDrri.
2352   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2353             (VSHUFPDrri VR128:$src1, VR128:$src2,
2354                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2355
2356   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2357                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2358             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2359   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2360                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2361             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2362   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2363             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2364   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2365             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2366
2367   // 256-bit patterns
2368   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2369             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2370   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2371                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2372             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2373
2374   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2375             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2376   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2377                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2378             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2379
2380   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2381             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2382   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2383                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2384             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2385
2386   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2387             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2388   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2389                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2390             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2391 }
2392
2393 let Predicates = [HasSSE1] in {
2394   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2395                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2396             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2397   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2398             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2399   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2400                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2401             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2402   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2403             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2404   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2405   // fall back to this for SSE1)
2406   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2407             (SHUFPSrri VR128:$src2, VR128:$src1,
2408                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2409   // Special unary SHUFPSrri case.
2410   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2411             (SHUFPSrri VR128:$src1, VR128:$src1,
2412                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2413 }
2414
2415 let Predicates = [HasSSE2] in {
2416   // Special binary v4i32 shuffle cases with SHUFPS.
2417   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2418             (SHUFPSrri VR128:$src1, VR128:$src2,
2419                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2420   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2421                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2422             (SHUFPSrmi VR128:$src1, addr:$src2,
2423                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2424   // Special unary SHUFPDrri cases.
2425   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2426             (SHUFPDrri VR128:$src1, VR128:$src1,
2427                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2428   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2429             (SHUFPDrri VR128:$src1, VR128:$src1,
2430                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2431   // Special binary v2i64 shuffle cases using SHUFPDrri.
2432   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2433             (SHUFPDrri VR128:$src1, VR128:$src2,
2434                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2435   // Generic SHUFPD patterns
2436   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2437                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2438             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2439   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2440                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2441             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2442   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2443             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2444   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2445             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2446 }
2447
2448 //===----------------------------------------------------------------------===//
2449 // SSE 1 & 2 - Unpack Instructions
2450 //===----------------------------------------------------------------------===//
2451
2452 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2453 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2454                                    PatFrag mem_frag, RegisterClass RC,
2455                                    X86MemOperand x86memop, string asm,
2456                                    Domain d> {
2457     def rr : PI<opc, MRMSrcReg,
2458                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2459                 asm, [(set RC:$dst,
2460                            (vt (OpNode RC:$src1, RC:$src2)))],
2461                            IIC_DEFAULT, d>;
2462     def rm : PI<opc, MRMSrcMem,
2463                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2464                 asm, [(set RC:$dst,
2465                            (vt (OpNode RC:$src1,
2466                                        (mem_frag addr:$src2))))],
2467                                        IIC_DEFAULT, d>;
2468 }
2469
2470 let AddedComplexity = 10 in {
2471   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2472         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2473                        SSEPackedSingle>, TB, VEX_4V;
2474   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2475         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2476                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2477   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2478         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2479                        SSEPackedSingle>, TB, VEX_4V;
2480   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2481         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2482                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2483
2484   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2485         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2486                        SSEPackedSingle>, TB, VEX_4V;
2487   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2488         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2489                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2490   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2491         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2492                        SSEPackedSingle>, TB, VEX_4V;
2493   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2494         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2495                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2496
2497   let Constraints = "$src1 = $dst" in {
2498     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2499           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2500                          SSEPackedSingle>, TB;
2501     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2502           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2503                          SSEPackedDouble>, TB, OpSize;
2504     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2505           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2506                          SSEPackedSingle>, TB;
2507     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2508           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2509                          SSEPackedDouble>, TB, OpSize;
2510   } // Constraints = "$src1 = $dst"
2511 } // AddedComplexity
2512
2513 let Predicates = [HasAVX], AddedComplexity = 1 in {
2514   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2515             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2516   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2517             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2518   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2519             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2520   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2521             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2522
2523   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2524             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2525   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2526             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2527   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2528             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2529   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2530             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2531
2532   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2533             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2534   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2535             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2536   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2537             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2538   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2539             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2540
2541   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2542             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2543   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2544             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2545   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2546             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2547   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2548             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2549
2550   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2551   // problem is during lowering, where it's not possible to recognize the load
2552   // fold cause it has two uses through a bitcast. One use disappears at isel
2553   // time and the fold opportunity reappears.
2554   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2555             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2556   let AddedComplexity = 10 in
2557   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2558             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2559 }
2560
2561 let Predicates = [HasSSE1] in {
2562   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2563             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2564   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2565             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2566   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2567             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2568   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2569             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2570 }
2571
2572 let Predicates = [HasSSE2] in {
2573   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2574             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2575   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2576             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2577   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2578             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2579   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2580             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2581
2582   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2583   // problem is during lowering, where it's not possible to recognize the load
2584   // fold cause it has two uses through a bitcast. One use disappears at isel
2585   // time and the fold opportunity reappears.
2586   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2587             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2588
2589   let AddedComplexity = 10 in
2590   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2591             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2592 }
2593
2594 //===----------------------------------------------------------------------===//
2595 // SSE 1 & 2 - Extract Floating-Point Sign mask
2596 //===----------------------------------------------------------------------===//
2597
2598 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2599 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2600                                 Domain d> {
2601   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2602                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2603                      [(set GR32:$dst, (Int RC:$src))], IIC_DEFAULT, d>;
2604   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2605                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2606                 IIC_DEFAULT, d>, REX_W;
2607 }
2608
2609 let Predicates = [HasAVX] in {
2610   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2611                                         "movmskps", SSEPackedSingle>, TB, VEX;
2612   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2613                                         "movmskpd", SSEPackedDouble>, TB,
2614                                         OpSize, VEX;
2615   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2616                                         "movmskps", SSEPackedSingle>, TB, VEX;
2617   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2618                                         "movmskpd", SSEPackedDouble>, TB,
2619                                         OpSize, VEX;
2620
2621   def : Pat<(i32 (X86fgetsign FR32:$src)),
2622             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2623                                           sub_ss))>;
2624   def : Pat<(i64 (X86fgetsign FR32:$src)),
2625             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2626                                           sub_ss))>;
2627   def : Pat<(i32 (X86fgetsign FR64:$src)),
2628             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2629                                           sub_sd))>;
2630   def : Pat<(i64 (X86fgetsign FR64:$src)),
2631             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2632                                           sub_sd))>;
2633
2634   // Assembler Only
2635   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2636              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2637              SSEPackedSingle>, TB, VEX;
2638   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2639              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2640              SSEPackedDouble>, TB,
2641              OpSize, VEX;
2642   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2643              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2644              SSEPackedSingle>, TB, VEX;
2645   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2646              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2647              SSEPackedDouble>, TB,
2648              OpSize, VEX;
2649 }
2650
2651 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2652                                      SSEPackedSingle>, TB;
2653 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2654                                      SSEPackedDouble>, TB, OpSize;
2655
2656 def : Pat<(i32 (X86fgetsign FR32:$src)),
2657           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2658                                        sub_ss))>, Requires<[HasSSE1]>;
2659 def : Pat<(i64 (X86fgetsign FR32:$src)),
2660           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2661                                        sub_ss))>, Requires<[HasSSE1]>;
2662 def : Pat<(i32 (X86fgetsign FR64:$src)),
2663           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2664                                        sub_sd))>, Requires<[HasSSE2]>;
2665 def : Pat<(i64 (X86fgetsign FR64:$src)),
2666           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2667                                        sub_sd))>, Requires<[HasSSE2]>;
2668
2669 //===---------------------------------------------------------------------===//
2670 // SSE2 - Packed Integer Logical Instructions
2671 //===---------------------------------------------------------------------===//
2672
2673 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2674
2675 /// PDI_binop_rm - Simple SSE2 binary operator.
2676 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2677                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2678                         X86MemOperand x86memop, bit IsCommutable = 0,
2679                         bit Is2Addr = 1> {
2680   let isCommutable = IsCommutable in
2681   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2682        (ins RC:$src1, RC:$src2),
2683        !if(Is2Addr,
2684            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2685            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2686        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2687   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2688        (ins RC:$src1, x86memop:$src2),
2689        !if(Is2Addr,
2690            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2691            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2692        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2693                                      (bitconvert (memop_frag addr:$src2)))))]>;
2694 }
2695 } // ExeDomain = SSEPackedInt
2696
2697 // These are ordered here for pattern ordering requirements with the fp versions
2698
2699 let Predicates = [HasAVX] in {
2700 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2701                           i128mem, 1, 0>, VEX_4V;
2702 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2703                           i128mem, 1, 0>, VEX_4V;
2704 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2705                           i128mem, 1, 0>, VEX_4V;
2706 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2707                           i128mem, 0, 0>, VEX_4V;
2708 }
2709
2710 let Constraints = "$src1 = $dst" in {
2711 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2712                          i128mem, 1>;
2713 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2714                          i128mem, 1>;
2715 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2716                          i128mem, 1>;
2717 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2718                           i128mem, 0>;
2719 } // Constraints = "$src1 = $dst"
2720
2721 let Predicates = [HasAVX2] in {
2722 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2723                            i256mem, 1, 0>, VEX_4V;
2724 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2725                            i256mem, 1, 0>, VEX_4V;
2726 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2727                            i256mem, 1, 0>, VEX_4V;
2728 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2729                             i256mem, 0, 0>, VEX_4V;
2730 }
2731
2732 //===----------------------------------------------------------------------===//
2733 // SSE 1 & 2 - Logical Instructions
2734 //===----------------------------------------------------------------------===//
2735
2736 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2737 ///
2738 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2739                                        SDNode OpNode> {
2740   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2741               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2742
2743   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2744         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2745
2746   let Constraints = "$src1 = $dst" in {
2747     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2748                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2749
2750     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2751                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2752   }
2753 }
2754
2755 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2756 let mayLoad = 0 in {
2757   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2758   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2759   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2760 }
2761
2762 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2763   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2764
2765 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2766 ///
2767 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2768                                    SDNode OpNode> {
2769   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2770   // are all promoted to v2i64, and the patterns are covered by the int
2771   // version. This is needed in SSE only, because v2i64 isn't supported on
2772   // SSE1, but only on SSE2.
2773   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2774        !strconcat(OpcodeStr, "ps"), f128mem, [],
2775        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2776                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2777
2778   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2779        !strconcat(OpcodeStr, "pd"), f128mem,
2780        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2781                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2782        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2783                                  (memopv2i64 addr:$src2)))], 0>,
2784                                                  TB, OpSize, VEX_4V;
2785   let Constraints = "$src1 = $dst" in {
2786     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2787          !strconcat(OpcodeStr, "ps"), f128mem,
2788          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2789          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2790                                    (memopv2i64 addr:$src2)))]>, TB;
2791
2792     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2793          !strconcat(OpcodeStr, "pd"), f128mem,
2794          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2795                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2796          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2797                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2798   }
2799 }
2800
2801 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2802 ///
2803 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2804                                      SDNode OpNode> {
2805     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2806           !strconcat(OpcodeStr, "ps"), f256mem,
2807           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2808           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2809                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2810
2811     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2812           !strconcat(OpcodeStr, "pd"), f256mem,
2813           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2814                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2815           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2816                                     (memopv4i64 addr:$src2)))], 0>,
2817                                     TB, OpSize, VEX_4V;
2818 }
2819
2820 // AVX 256-bit packed logical ops forms
2821 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2822 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2823 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2824 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2825
2826 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2827 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2828 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2829 let isCommutable = 0 in
2830   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2831
2832 //===----------------------------------------------------------------------===//
2833 // SSE 1 & 2 - Arithmetic Instructions
2834 //===----------------------------------------------------------------------===//
2835
2836 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2837 /// vector forms.
2838 ///
2839 /// In addition, we also have a special variant of the scalar form here to
2840 /// represent the associated intrinsic operation.  This form is unlike the
2841 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2842 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2843 ///
2844 /// These three forms can each be reg+reg or reg+mem.
2845 ///
2846
2847 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2848 /// classes below
2849 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2850                                   bit Is2Addr = 1> {
2851   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2852                             OpNode, FR32, f32mem, Is2Addr>, XS;
2853   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2854                             OpNode, FR64, f64mem, Is2Addr>, XD;
2855 }
2856
2857 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2858                                    bit Is2Addr = 1> {
2859   let mayLoad = 0 in {
2860   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2861               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2862   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2863               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2864   }
2865 }
2866
2867 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2868                                     SDNode OpNode> {
2869   let mayLoad = 0 in {
2870     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2871                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2872     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2873                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2874   }
2875 }
2876
2877 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2878                                       bit Is2Addr = 1> {
2879   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2880      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2881   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2882      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2883 }
2884
2885 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2886                                       bit Is2Addr = 1> {
2887   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2888      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2889                                               SSEPackedSingle, Is2Addr>, TB;
2890
2891   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2892      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2893                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2894 }
2895
2896 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2897   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2898      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2899       SSEPackedSingle, 0>, TB;
2900
2901   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2902      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2903       SSEPackedDouble, 0>, TB, OpSize;
2904 }
2905
2906 // Binary Arithmetic instructions
2907 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2908             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2909 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2910             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2911 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2912             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2913 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2914             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2915
2916 let isCommutable = 0 in {
2917   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2918               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2919   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2920               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2921   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2922               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2923   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2924               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2925   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2926               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2927   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2928               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2929               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2930               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2931   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2932               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2933   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2934               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2935               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2936               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2937 }
2938
2939 let Constraints = "$src1 = $dst" in {
2940   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2941              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2942              basic_sse12_fp_binop_s_int<0x58, "add">;
2943   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2944              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2945              basic_sse12_fp_binop_s_int<0x59, "mul">;
2946
2947   let isCommutable = 0 in {
2948     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2949                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2950                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2951     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2952                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2953                basic_sse12_fp_binop_s_int<0x5E, "div">;
2954     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2955                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2956                basic_sse12_fp_binop_s_int<0x5F, "max">,
2957                basic_sse12_fp_binop_p_int<0x5F, "max">;
2958     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2959                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2960                basic_sse12_fp_binop_s_int<0x5D, "min">,
2961                basic_sse12_fp_binop_p_int<0x5D, "min">;
2962   }
2963 }
2964
2965 /// Unop Arithmetic
2966 /// In addition, we also have a special variant of the scalar form here to
2967 /// represent the associated intrinsic operation.  This form is unlike the
2968 /// plain scalar form, in that it takes an entire vector (instead of a
2969 /// scalar) and leaves the top elements undefined.
2970 ///
2971 /// And, we have a special variant form for a full-vector intrinsic form.
2972
2973 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2974 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2975                           SDNode OpNode, Intrinsic F32Int> {
2976   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2977                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2978                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2979   // For scalar unary operations, fold a load into the operation
2980   // only in OptForSize mode. It eliminates an instruction, but it also
2981   // eliminates a whole-register clobber (the load), so it introduces a
2982   // partial register update condition.
2983   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2984                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2985                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2986             Requires<[HasSSE1, OptForSize]>;
2987   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2988                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2989                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2990   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2991                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2992                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2993 }
2994
2995 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2996 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2997   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2998                 !strconcat(OpcodeStr,
2999                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3000   let mayLoad = 1 in
3001   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3002                 !strconcat(OpcodeStr,
3003                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3004   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3005                 (ins VR128:$src1, ssmem:$src2),
3006                 !strconcat(OpcodeStr,
3007                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3008 }
3009
3010 /// sse1_fp_unop_p - SSE1 unops in packed form.
3011 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3012   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3013               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3014               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
3015   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3016                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3017                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3018 }
3019
3020 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3021 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3022   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3023               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3024               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3025   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3026                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3027                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3028 }
3029
3030 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3031 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3032                               Intrinsic V4F32Int> {
3033   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3034                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3035                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3036   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3037                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3038                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3039 }
3040
3041 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3042 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3043                                 Intrinsic V4F32Int> {
3044   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3045                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3046                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3047   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3048                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3049                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3050 }
3051
3052 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3053 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3054                           SDNode OpNode, Intrinsic F64Int> {
3055   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3056                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3057                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3058   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3059   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3060                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3061                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3062             Requires<[HasSSE2, OptForSize]>;
3063   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3064                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3065                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3066   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3067                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3068                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3069 }
3070
3071 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3072 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3073   let neverHasSideEffects = 1 in {
3074   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3075                !strconcat(OpcodeStr,
3076                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3077   let mayLoad = 1 in
3078   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3079                !strconcat(OpcodeStr,
3080                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3081   }
3082   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3083                (ins VR128:$src1, sdmem:$src2),
3084                !strconcat(OpcodeStr,
3085                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3086 }
3087
3088 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3089 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3090                           SDNode OpNode> {
3091   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3092               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3093               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3094   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3095                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3096                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3097 }
3098
3099 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3100 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3101   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3102               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3103               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3104   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3105                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3106                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3107 }
3108
3109 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3110 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3111                               Intrinsic V2F64Int> {
3112   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3113                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3114                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3115   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3116                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3117                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3118 }
3119
3120 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3121 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3122                                 Intrinsic V2F64Int> {
3123   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3124                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3125                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3126   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3127                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3128                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3129 }
3130
3131 let Predicates = [HasAVX] in {
3132   // Square root.
3133   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3134                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3135
3136   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3137                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3138                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3139                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3140                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3141                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3142                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3143                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3144                 VEX;
3145
3146   // Reciprocal approximations. Note that these typically require refinement
3147   // in order to obtain suitable precision.
3148   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3149   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3150                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3151                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3152                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3153
3154   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3155   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3156                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3157                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3158                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3159 }
3160
3161 let AddedComplexity = 1 in {
3162 def : Pat<(f32 (fsqrt FR32:$src)),
3163           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3164 def : Pat<(f32 (fsqrt (load addr:$src))),
3165           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3166           Requires<[HasAVX, OptForSize]>;
3167 def : Pat<(f64 (fsqrt FR64:$src)),
3168           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3169 def : Pat<(f64 (fsqrt (load addr:$src))),
3170           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3171           Requires<[HasAVX, OptForSize]>;
3172
3173 def : Pat<(f32 (X86frsqrt FR32:$src)),
3174           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3175 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3176           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3177           Requires<[HasAVX, OptForSize]>;
3178
3179 def : Pat<(f32 (X86frcp FR32:$src)),
3180           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3181 def : Pat<(f32 (X86frcp (load addr:$src))),
3182           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3183           Requires<[HasAVX, OptForSize]>;
3184 }
3185
3186 let Predicates = [HasAVX], AddedComplexity = 1 in {
3187   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3188             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3189                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3190                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3191                 sub_ss)>;
3192   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3193             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3194
3195   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3196             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3197                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3198                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3199                 sub_sd)>;
3200   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3201             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3202
3203   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3204             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3205                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3206                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3207                 sub_ss)>;
3208   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3209             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3210
3211   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3212             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3213                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3214                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3215                 sub_ss)>;
3216   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3217             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3218 }
3219
3220 // Square root.
3221 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3222              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3223              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3224              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3225              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3226              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3227
3228 // Reciprocal approximations. Note that these typically require refinement
3229 // in order to obtain suitable precision.
3230 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3231              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3232              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3233 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3234              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3235              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3236
3237 // There is no f64 version of the reciprocal approximation instructions.
3238
3239 //===----------------------------------------------------------------------===//
3240 // SSE 1 & 2 - Non-temporal stores
3241 //===----------------------------------------------------------------------===//
3242
3243 let AddedComplexity = 400 in { // Prefer non-temporal versions
3244   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3245                        (ins f128mem:$dst, VR128:$src),
3246                        "movntps\t{$src, $dst|$dst, $src}",
3247                        [(alignednontemporalstore (v4f32 VR128:$src),
3248                                                  addr:$dst)]>, VEX;
3249   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3250                        (ins f128mem:$dst, VR128:$src),
3251                        "movntpd\t{$src, $dst|$dst, $src}",
3252                        [(alignednontemporalstore (v2f64 VR128:$src),
3253                                                  addr:$dst)]>, VEX;
3254
3255   let ExeDomain = SSEPackedInt in
3256   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3257                            (ins f128mem:$dst, VR128:$src),
3258                            "movntdq\t{$src, $dst|$dst, $src}",
3259                            [(alignednontemporalstore (v2i64 VR128:$src),
3260                                                      addr:$dst)]>, VEX;
3261
3262   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3263             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3264
3265   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3266                        (ins f256mem:$dst, VR256:$src),
3267                        "movntps\t{$src, $dst|$dst, $src}",
3268                        [(alignednontemporalstore (v8f32 VR256:$src),
3269                                                  addr:$dst)]>, VEX;
3270   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3271                        (ins f256mem:$dst, VR256:$src),
3272                        "movntpd\t{$src, $dst|$dst, $src}",
3273                        [(alignednontemporalstore (v4f64 VR256:$src),
3274                                                  addr:$dst)]>, VEX;
3275   let ExeDomain = SSEPackedInt in
3276   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3277                       (ins f256mem:$dst, VR256:$src),
3278                       "movntdq\t{$src, $dst|$dst, $src}",
3279                       [(alignednontemporalstore (v4i64 VR256:$src),
3280                                                 addr:$dst)]>, VEX;
3281 }
3282
3283 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3284           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3285 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3286           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3287 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3288           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3289
3290 let AddedComplexity = 400 in { // Prefer non-temporal versions
3291 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3292                     "movntps\t{$src, $dst|$dst, $src}",
3293                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3294 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3295                     "movntpd\t{$src, $dst|$dst, $src}",
3296                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3297
3298 let ExeDomain = SSEPackedInt in
3299 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3300                     "movntdq\t{$src, $dst|$dst, $src}",
3301                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3302
3303 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3304           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3305
3306 // There is no AVX form for instructions below this point
3307 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3308                  "movnti{l}\t{$src, $dst|$dst, $src}",
3309                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3310                TB, Requires<[HasSSE2]>;
3311 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3312                      "movnti{q}\t{$src, $dst|$dst, $src}",
3313                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3314                   TB, Requires<[HasSSE2]>;
3315 }
3316
3317 //===----------------------------------------------------------------------===//
3318 // SSE 1 & 2 - Prefetch and memory fence
3319 //===----------------------------------------------------------------------===//
3320
3321 // Prefetch intrinsic.
3322 let Predicates = [HasSSE1] in {
3323 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3324     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3325 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3326     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3327 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3328     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3329 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3330     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3331 }
3332
3333 // Flush cache
3334 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3335                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3336               TB, Requires<[HasSSE2]>;
3337
3338 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3339 // was introduced with SSE2, it's backward compatible.
3340 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3341
3342 // Load, store, and memory fence
3343 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3344                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3345 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3346                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3347 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3348                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3349
3350 def : Pat<(X86SFence), (SFENCE)>;
3351 def : Pat<(X86LFence), (LFENCE)>;
3352 def : Pat<(X86MFence), (MFENCE)>;
3353
3354 //===----------------------------------------------------------------------===//
3355 // SSE 1 & 2 - Load/Store XCSR register
3356 //===----------------------------------------------------------------------===//
3357
3358 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3359                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3360 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3361                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3362
3363 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3364                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3365 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3366                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3367
3368 //===---------------------------------------------------------------------===//
3369 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3370 //===---------------------------------------------------------------------===//
3371
3372 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3373
3374 let neverHasSideEffects = 1 in {
3375 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3376                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3377 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3378                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3379 }
3380 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3381                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3382 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3383                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3384
3385 // For Disassembler
3386 let isCodeGenOnly = 1 in {
3387 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3388                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3389 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3390                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3391 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3392                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3393 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3394                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3395 }
3396
3397 let canFoldAsLoad = 1, mayLoad = 1 in {
3398 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3399                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3400 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3401                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3402 let Predicates = [HasAVX] in {
3403   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3404                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3405   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3406                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3407 }
3408 }
3409
3410 let mayStore = 1 in {
3411 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3412                      (ins i128mem:$dst, VR128:$src),
3413                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3414 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3415                      (ins i256mem:$dst, VR256:$src),
3416                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3417 let Predicates = [HasAVX] in {
3418 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3419                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3420 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3421                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3422 }
3423 }
3424
3425 let neverHasSideEffects = 1 in
3426 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3427                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3428
3429 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3430                    "movdqu\t{$src, $dst|$dst, $src}",
3431                    []>, XS, Requires<[HasSSE2]>;
3432
3433 // For Disassembler
3434 let isCodeGenOnly = 1 in {
3435 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3436                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3437
3438 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3439                        "movdqu\t{$src, $dst|$dst, $src}",
3440                        []>, XS, Requires<[HasSSE2]>;
3441 }
3442
3443 let canFoldAsLoad = 1, mayLoad = 1 in {
3444 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3445                    "movdqa\t{$src, $dst|$dst, $src}",
3446                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3447 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3448                    "movdqu\t{$src, $dst|$dst, $src}",
3449                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3450                  XS, Requires<[HasSSE2]>;
3451 }
3452
3453 let mayStore = 1 in {
3454 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3455                    "movdqa\t{$src, $dst|$dst, $src}",
3456                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3457 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3458                    "movdqu\t{$src, $dst|$dst, $src}",
3459                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3460                  XS, Requires<[HasSSE2]>;
3461 }
3462
3463 // Intrinsic forms of MOVDQU load and store
3464 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3465                        "vmovdqu\t{$src, $dst|$dst, $src}",
3466                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3467                      XS, VEX, Requires<[HasAVX]>;
3468
3469 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3470                        "movdqu\t{$src, $dst|$dst, $src}",
3471                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3472                      XS, Requires<[HasSSE2]>;
3473
3474 } // ExeDomain = SSEPackedInt
3475
3476 let Predicates = [HasAVX] in {
3477   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3478             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3479 }
3480
3481 //===---------------------------------------------------------------------===//
3482 // SSE2 - Packed Integer Arithmetic Instructions
3483 //===---------------------------------------------------------------------===//
3484
3485 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3486
3487 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3488                             RegisterClass RC, PatFrag memop_frag,
3489                             X86MemOperand x86memop, bit IsCommutable = 0,
3490                             bit Is2Addr = 1> {
3491   let isCommutable = IsCommutable in
3492   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3493        (ins RC:$src1, RC:$src2),
3494        !if(Is2Addr,
3495            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3496            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3497        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3498   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3499        (ins RC:$src1, x86memop:$src2),
3500        !if(Is2Addr,
3501            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3502            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3503        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3504 }
3505
3506 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3507                          string OpcodeStr, SDNode OpNode,
3508                          SDNode OpNode2, RegisterClass RC,
3509                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3510                          bit Is2Addr = 1> {
3511   // src2 is always 128-bit
3512   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3513        (ins RC:$src1, VR128:$src2),
3514        !if(Is2Addr,
3515            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3516            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3517        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))]>;
3518   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3519        (ins RC:$src1, i128mem:$src2),
3520        !if(Is2Addr,
3521            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3522            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3523        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3524                        (bc_frag (memopv2i64 addr:$src2)))))]>;
3525   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3526        (ins RC:$src1, i32i8imm:$src2),
3527        !if(Is2Addr,
3528            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3529            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3530        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))]>;
3531 }
3532
3533 } // ExeDomain = SSEPackedInt
3534
3535 // 128-bit Integer Arithmetic
3536
3537 let Predicates = [HasAVX] in {
3538 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3539                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3540 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3541                             i128mem, 1, 0>, VEX_4V;
3542 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3543                             i128mem, 1, 0>, VEX_4V;
3544 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3545                             i128mem, 1, 0>, VEX_4V;
3546 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3547                             i128mem, 1, 0>, VEX_4V;
3548 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3549                             i128mem, 0, 0>, VEX_4V;
3550 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3551                             i128mem, 0, 0>, VEX_4V;
3552 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3553                             i128mem, 0, 0>, VEX_4V;
3554 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3555                             i128mem, 0, 0>, VEX_4V;
3556
3557 // Intrinsic forms
3558 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3559                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3560 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3561                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3562 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3563                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3564 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3565                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3566 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3567                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3568 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3569                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3570 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3571                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3572 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3573                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3574 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3575                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3576 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3577                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3578 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3579                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3580 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3581                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3582 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3583                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3584 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3585                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3586 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3587                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3588 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3589                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3590 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3591                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3592 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3593                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3594 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3595                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3596 }
3597
3598 let Predicates = [HasAVX2] in {
3599 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3600                              i256mem, 1, 0>, VEX_4V;
3601 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3602                              i256mem, 1, 0>, VEX_4V;
3603 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3604                              i256mem, 1, 0>, VEX_4V;
3605 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3606                              i256mem, 1, 0>, VEX_4V;
3607 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3608                              i256mem, 1, 0>, VEX_4V;
3609 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3610                              i256mem, 0, 0>, VEX_4V;
3611 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3612                              i256mem, 0, 0>, VEX_4V;
3613 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3614                              i256mem, 0, 0>, VEX_4V;
3615 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3616                              i256mem, 0, 0>, VEX_4V;
3617
3618 // Intrinsic forms
3619 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3620                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3621 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3622                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3623 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3624                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3625 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3626                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3627 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3628                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3629 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3630                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3631 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3632                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3633 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3634                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3635 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3636                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3637 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3638                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3639 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3640                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3641 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3642                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3643 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3644                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3645 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3646                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3647 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3648                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3649 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3650                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3651 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3652                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3653 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3654                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3655 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3656                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3657 }
3658
3659 let Constraints = "$src1 = $dst" in {
3660 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3661                            i128mem, 1>;
3662 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3663                            i128mem, 1>;
3664 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3665                            i128mem, 1>;
3666 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3667                            i128mem, 1>;
3668 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3669                            i128mem, 1>;
3670 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3671                           i128mem>;
3672 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3673                           i128mem>;
3674 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3675                           i128mem>;
3676 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3677                           i128mem>;
3678
3679 // Intrinsic forms
3680 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3681                                 VR128, memopv2i64, i128mem>;
3682 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3683                                 VR128, memopv2i64, i128mem>;
3684 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3685                                 VR128, memopv2i64, i128mem>;
3686 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3687                                 VR128, memopv2i64, i128mem>;
3688 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3689                                 VR128, memopv2i64, i128mem, 1>;
3690 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3691                                 VR128, memopv2i64, i128mem, 1>;
3692 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3693                                 VR128, memopv2i64, i128mem, 1>;
3694 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3695                                 VR128, memopv2i64, i128mem, 1>;
3696 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3697                                 VR128, memopv2i64, i128mem, 1>;
3698 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3699                                 VR128, memopv2i64, i128mem, 1>;
3700 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3701                                 VR128, memopv2i64, i128mem, 1>;
3702 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3703                                 VR128, memopv2i64, i128mem, 1>;
3704 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3705                                 VR128, memopv2i64, i128mem, 1>;
3706 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3707                                 VR128, memopv2i64, i128mem, 1>;
3708 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3709                                 VR128, memopv2i64, i128mem, 1>;
3710 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3711                                 VR128, memopv2i64, i128mem, 1>;
3712 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3713                                 VR128, memopv2i64, i128mem, 1>;
3714 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3715                                 VR128, memopv2i64, i128mem, 1>;
3716 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3717                                 VR128, memopv2i64, i128mem, 1>;
3718
3719 } // Constraints = "$src1 = $dst"
3720
3721 //===---------------------------------------------------------------------===//
3722 // SSE2 - Packed Integer Logical Instructions
3723 //===---------------------------------------------------------------------===//
3724
3725 let Predicates = [HasAVX] in {
3726 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3727                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3728 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3729                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3730 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3731                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3732
3733 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3734                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3735 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3736                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3737 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3738                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3739
3740 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3741                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3742 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3743                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3744
3745 let ExeDomain = SSEPackedInt in {
3746   // 128-bit logical shifts.
3747   def VPSLLDQri : PDIi8<0x73, MRM7r,
3748                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3749                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3750                     [(set VR128:$dst,
3751                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3752                     VEX_4V;
3753   def VPSRLDQri : PDIi8<0x73, MRM3r,
3754                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3755                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3756                     [(set VR128:$dst,
3757                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3758                     VEX_4V;
3759   // PSRADQri doesn't exist in SSE[1-3].
3760 }
3761 } // Predicates = [HasAVX]
3762
3763 let Predicates = [HasAVX2] in {
3764 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3765                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3766 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3767                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3768 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3769                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3770
3771 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3772                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3773 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3774                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3775 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3776                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3777
3778 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3779                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3780 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3781                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3782
3783 let ExeDomain = SSEPackedInt in {
3784   // 256-bit logical shifts.
3785   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3786                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3787                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3788                     [(set VR256:$dst,
3789                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3790                     VEX_4V;
3791   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3792                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3793                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3794                     [(set VR256:$dst,
3795                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3796                     VEX_4V;
3797   // PSRADQYri doesn't exist in SSE[1-3].
3798 }
3799 } // Predicates = [HasAVX2]
3800
3801 let Constraints = "$src1 = $dst" in {
3802 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3803                            VR128, v8i16, v8i16, bc_v8i16>;
3804 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3805                            VR128, v4i32, v4i32, bc_v4i32>;
3806 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3807                            VR128, v2i64, v2i64, bc_v2i64>;
3808
3809 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3810                            VR128, v8i16, v8i16, bc_v8i16>;
3811 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3812                            VR128, v4i32, v4i32, bc_v4i32>;
3813 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3814                            VR128, v2i64, v2i64, bc_v2i64>;
3815
3816 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3817                            VR128, v8i16, v8i16, bc_v8i16>;
3818 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3819                            VR128, v4i32, v4i32, bc_v4i32>;
3820
3821 let ExeDomain = SSEPackedInt in {
3822   // 128-bit logical shifts.
3823   def PSLLDQri : PDIi8<0x73, MRM7r,
3824                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3825                        "pslldq\t{$src2, $dst|$dst, $src2}",
3826                        [(set VR128:$dst,
3827                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3828   def PSRLDQri : PDIi8<0x73, MRM3r,
3829                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3830                        "psrldq\t{$src2, $dst|$dst, $src2}",
3831                        [(set VR128:$dst,
3832                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3833   // PSRADQri doesn't exist in SSE[1-3].
3834 }
3835 } // Constraints = "$src1 = $dst"
3836
3837 let Predicates = [HasAVX] in {
3838   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3839             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3840   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3841             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3842   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3843             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3844
3845   // Shift up / down and insert zero's.
3846   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3847             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3848   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3849             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3850 }
3851
3852 let Predicates = [HasAVX2] in {
3853   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3854             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3855   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3856             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3857 }
3858
3859 let Predicates = [HasSSE2] in {
3860   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3861             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3862   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3863             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3864   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3865             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3866
3867   // Shift up / down and insert zero's.
3868   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3869             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3870   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3871             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3872 }
3873
3874 //===---------------------------------------------------------------------===//
3875 // SSE2 - Packed Integer Comparison Instructions
3876 //===---------------------------------------------------------------------===//
3877
3878 let Predicates = [HasAVX] in {
3879   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
3880                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3881   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
3882                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3883   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
3884                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3885   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
3886                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3887   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
3888                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3889   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
3890                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3891 }
3892
3893 let Predicates = [HasAVX2] in {
3894   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
3895                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3896   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
3897                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3898   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
3899                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3900   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
3901                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3902   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
3903                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3904   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
3905                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3906 }
3907
3908 let Constraints = "$src1 = $dst" in {
3909   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
3910                                VR128, memopv2i64, i128mem, 1>;
3911   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
3912                                VR128, memopv2i64, i128mem, 1>;
3913   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
3914                                VR128, memopv2i64, i128mem, 1>;
3915   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
3916                                VR128, memopv2i64, i128mem>;
3917   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
3918                                VR128, memopv2i64, i128mem>;
3919   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
3920                                VR128, memopv2i64, i128mem>;
3921 } // Constraints = "$src1 = $dst"
3922
3923 //===---------------------------------------------------------------------===//
3924 // SSE2 - Packed Integer Pack Instructions
3925 //===---------------------------------------------------------------------===//
3926
3927 let Predicates = [HasAVX] in {
3928 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3929                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3930 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3931                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3932 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3933                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3934 }
3935
3936 let Predicates = [HasAVX2] in {
3937 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3938                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3939 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3940                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3941 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3942                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3943 }
3944
3945 let Constraints = "$src1 = $dst" in {
3946 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3947                                  VR128, memopv2i64, i128mem>;
3948 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3949                                  VR128, memopv2i64, i128mem>;
3950 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3951                                  VR128, memopv2i64, i128mem>;
3952 } // Constraints = "$src1 = $dst"
3953
3954 //===---------------------------------------------------------------------===//
3955 // SSE2 - Packed Integer Shuffle Instructions
3956 //===---------------------------------------------------------------------===//
3957
3958 let ExeDomain = SSEPackedInt in {
3959 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3960                          PatFrag bc_frag> {
3961 def ri : Ii8<0x70, MRMSrcReg,
3962               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3963               !strconcat(OpcodeStr,
3964                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3965               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3966                                                       (undef))))]>;
3967 def mi : Ii8<0x70, MRMSrcMem,
3968               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3969               !strconcat(OpcodeStr,
3970                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3971               [(set VR128:$dst, (vt (pshuf_frag:$src2
3972                                       (bc_frag (memopv2i64 addr:$src1)),
3973                                       (undef))))]>;
3974 }
3975
3976 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3977                            PatFrag bc_frag> {
3978 def Yri : Ii8<0x70, MRMSrcReg,
3979               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3980               !strconcat(OpcodeStr,
3981                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3982               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
3983                                                       (undef))))]>;
3984 def Ymi : Ii8<0x70, MRMSrcMem,
3985               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3986               !strconcat(OpcodeStr,
3987                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3988               [(set VR256:$dst, (vt (pshuf_frag:$src2
3989                                       (bc_frag (memopv4i64 addr:$src1)),
3990                                       (undef))))]>;
3991 }
3992 } // ExeDomain = SSEPackedInt
3993
3994 let Predicates = [HasAVX] in {
3995   let AddedComplexity = 5 in
3996   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3997                                VEX;
3998
3999   // SSE2 with ImmT == Imm8 and XS prefix.
4000   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4001                                VEX;
4002
4003   // SSE2 with ImmT == Imm8 and XD prefix.
4004   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4005                                VEX;
4006
4007   let AddedComplexity = 5 in
4008   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4009             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4010   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4011   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4012             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4013
4014   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4015                                    (i8 imm:$imm))),
4016             (VPSHUFDmi addr:$src1, imm:$imm)>;
4017   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4018             (VPSHUFDmi addr:$src1, imm:$imm)>;
4019   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4020             (VPSHUFDri VR128:$src1, imm:$imm)>;
4021   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4022             (VPSHUFDri VR128:$src1, imm:$imm)>;
4023   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4024             (VPSHUFHWri VR128:$src, imm:$imm)>;
4025   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4026                                (i8 imm:$imm))),
4027             (VPSHUFHWmi addr:$src, imm:$imm)>;
4028   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4029             (VPSHUFLWri VR128:$src, imm:$imm)>;
4030   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4031                                (i8 imm:$imm))),
4032             (VPSHUFLWmi addr:$src, imm:$imm)>;
4033 }
4034
4035 let Predicates = [HasAVX2] in {
4036   let AddedComplexity = 5 in
4037   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4038                                  OpSize, VEX;
4039
4040   // SSE2 with ImmT == Imm8 and XS prefix.
4041   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4042                                   VEX;
4043
4044   // SSE2 with ImmT == Imm8 and XD prefix.
4045   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4046                                   VEX;
4047 }
4048
4049 let Predicates = [HasSSE2] in {
4050   let AddedComplexity = 5 in
4051   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4052
4053   // SSE2 with ImmT == Imm8 and XS prefix.
4054   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4055
4056   // SSE2 with ImmT == Imm8 and XD prefix.
4057   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4058
4059   let AddedComplexity = 5 in
4060   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4061             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4062   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4063   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4064             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4065
4066   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4067                                    (i8 imm:$imm))),
4068             (PSHUFDmi addr:$src1, imm:$imm)>;
4069   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4070             (PSHUFDmi addr:$src1, imm:$imm)>;
4071   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4072             (PSHUFDri VR128:$src1, imm:$imm)>;
4073   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4074             (PSHUFDri VR128:$src1, imm:$imm)>;
4075   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4076             (PSHUFHWri VR128:$src, imm:$imm)>;
4077   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4078                                (i8 imm:$imm))),
4079             (PSHUFHWmi addr:$src, imm:$imm)>;
4080   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4081             (PSHUFLWri VR128:$src, imm:$imm)>;
4082   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4083                                (i8 imm:$imm))),
4084             (PSHUFLWmi addr:$src, imm:$imm)>;
4085 }
4086
4087 //===---------------------------------------------------------------------===//
4088 // SSE2 - Packed Integer Unpack Instructions
4089 //===---------------------------------------------------------------------===//
4090
4091 let ExeDomain = SSEPackedInt in {
4092 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4093                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4094   def rr : PDI<opc, MRMSrcReg,
4095       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4096       !if(Is2Addr,
4097           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4098           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4099       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4100   def rm : PDI<opc, MRMSrcMem,
4101       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4102       !if(Is2Addr,
4103           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4104           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4105       [(set VR128:$dst, (OpNode VR128:$src1,
4106                                   (bc_frag (memopv2i64
4107                                                addr:$src2))))]>;
4108 }
4109
4110 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4111                          SDNode OpNode, PatFrag bc_frag> {
4112   def Yrr : PDI<opc, MRMSrcReg,
4113       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4114       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4115       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4116   def Yrm : PDI<opc, MRMSrcMem,
4117       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4118       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4119       [(set VR256:$dst, (OpNode VR256:$src1,
4120                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4121 }
4122
4123 let Predicates = [HasAVX] in {
4124   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4125                                  bc_v16i8, 0>, VEX_4V;
4126   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4127                                  bc_v8i16, 0>, VEX_4V;
4128   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4129                                  bc_v4i32, 0>, VEX_4V;
4130   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4131                                  bc_v2i64, 0>, VEX_4V;
4132
4133   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4134                                  bc_v16i8, 0>, VEX_4V;
4135   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4136                                  bc_v8i16, 0>, VEX_4V;
4137   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4138                                  bc_v4i32, 0>, VEX_4V;
4139   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4140                                  bc_v2i64, 0>, VEX_4V;
4141 }
4142
4143 let Predicates = [HasAVX2] in {
4144   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4145                                    bc_v32i8>, VEX_4V;
4146   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4147                                    bc_v16i16>, VEX_4V;
4148   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4149                                    bc_v8i32>, VEX_4V;
4150   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4151                                    bc_v4i64>, VEX_4V;
4152
4153   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4154                                    bc_v32i8>, VEX_4V;
4155   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4156                                    bc_v16i16>, VEX_4V;
4157   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4158                                    bc_v8i32>, VEX_4V;
4159   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4160                                    bc_v4i64>, VEX_4V;
4161 }
4162
4163 let Constraints = "$src1 = $dst" in {
4164   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4165                                 bc_v16i8>;
4166   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4167                                 bc_v8i16>;
4168   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4169                                 bc_v4i32>;
4170   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4171                                 bc_v2i64>;
4172
4173   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4174                                 bc_v16i8>;
4175   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4176                                 bc_v8i16>;
4177   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4178                                 bc_v4i32>;
4179   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4180                                 bc_v2i64>;
4181 }
4182 } // ExeDomain = SSEPackedInt
4183
4184 // Patterns for using AVX1 instructions with integer vectors
4185 // Here to give AVX2 priority
4186 let Predicates = [HasAVX] in {
4187   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4188             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4189   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4190             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4191   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4192             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4193   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4194             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4195
4196   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4197             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4198   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4199             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4200   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4201             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4202   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4203             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4204 }
4205
4206 // Splat v2f64 / v2i64
4207 let AddedComplexity = 10 in {
4208   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4209             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4210   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4211             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4212 }
4213
4214 //===---------------------------------------------------------------------===//
4215 // SSE2 - Packed Integer Extract and Insert
4216 //===---------------------------------------------------------------------===//
4217
4218 let ExeDomain = SSEPackedInt in {
4219 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4220   def rri : Ii8<0xC4, MRMSrcReg,
4221        (outs VR128:$dst), (ins VR128:$src1,
4222         GR32:$src2, i32i8imm:$src3),
4223        !if(Is2Addr,
4224            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4225            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4226        [(set VR128:$dst,
4227          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4228   def rmi : Ii8<0xC4, MRMSrcMem,
4229                        (outs VR128:$dst), (ins VR128:$src1,
4230                         i16mem:$src2, i32i8imm:$src3),
4231        !if(Is2Addr,
4232            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4233            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4234        [(set VR128:$dst,
4235          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4236                     imm:$src3))]>;
4237 }
4238
4239 // Extract
4240 let Predicates = [HasAVX] in
4241 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4242                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4243                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4244                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4245                                                 imm:$src2))]>, TB, OpSize, VEX;
4246 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4247                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4248                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4249                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4250                                                 imm:$src2))]>;
4251
4252 // Insert
4253 let Predicates = [HasAVX] in {
4254   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4255   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4256        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4257        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4258        []>, TB, OpSize, VEX_4V;
4259 }
4260
4261 let Constraints = "$src1 = $dst" in
4262   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4263
4264 } // ExeDomain = SSEPackedInt
4265
4266 //===---------------------------------------------------------------------===//
4267 // SSE2 - Packed Mask Creation
4268 //===---------------------------------------------------------------------===//
4269
4270 let ExeDomain = SSEPackedInt in {
4271
4272 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4273            "pmovmskb\t{$src, $dst|$dst, $src}",
4274            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4275 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4276            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4277
4278 let Predicates = [HasAVX2] in {
4279 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4280            "pmovmskb\t{$src, $dst|$dst, $src}",
4281            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4282 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4283            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4284 }
4285
4286 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4287            "pmovmskb\t{$src, $dst|$dst, $src}",
4288            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4289
4290 } // ExeDomain = SSEPackedInt
4291
4292 //===---------------------------------------------------------------------===//
4293 // SSE2 - Conditional Store
4294 //===---------------------------------------------------------------------===//
4295
4296 let ExeDomain = SSEPackedInt in {
4297
4298 let Uses = [EDI] in
4299 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4300            (ins VR128:$src, VR128:$mask),
4301            "maskmovdqu\t{$mask, $src|$src, $mask}",
4302            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4303 let Uses = [RDI] in
4304 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4305            (ins VR128:$src, VR128:$mask),
4306            "maskmovdqu\t{$mask, $src|$src, $mask}",
4307            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4308
4309 let Uses = [EDI] in
4310 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4311            "maskmovdqu\t{$mask, $src|$src, $mask}",
4312            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4313 let Uses = [RDI] in
4314 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4315            "maskmovdqu\t{$mask, $src|$src, $mask}",
4316            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4317
4318 } // ExeDomain = SSEPackedInt
4319
4320 //===---------------------------------------------------------------------===//
4321 // SSE2 - Move Doubleword
4322 //===---------------------------------------------------------------------===//
4323
4324 //===---------------------------------------------------------------------===//
4325 // Move Int Doubleword to Packed Double Int
4326 //
4327 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4328                       "movd\t{$src, $dst|$dst, $src}",
4329                       [(set VR128:$dst,
4330                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4331 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4332                       "movd\t{$src, $dst|$dst, $src}",
4333                       [(set VR128:$dst,
4334                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4335                       VEX;
4336 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4337                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4338                         [(set VR128:$dst,
4339                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4340 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4341                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4342                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4343
4344 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4345                       "movd\t{$src, $dst|$dst, $src}",
4346                       [(set VR128:$dst,
4347                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4348 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4349                       "movd\t{$src, $dst|$dst, $src}",
4350                       [(set VR128:$dst,
4351                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4352 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4353                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4354                         [(set VR128:$dst,
4355                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4356 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4357                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4358                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4359
4360 //===---------------------------------------------------------------------===//
4361 // Move Int Doubleword to Single Scalar
4362 //
4363 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4364                       "movd\t{$src, $dst|$dst, $src}",
4365                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4366
4367 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4368                       "movd\t{$src, $dst|$dst, $src}",
4369                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4370                       VEX;
4371 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4372                       "movd\t{$src, $dst|$dst, $src}",
4373                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4374
4375 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4376                       "movd\t{$src, $dst|$dst, $src}",
4377                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4378
4379 //===---------------------------------------------------------------------===//
4380 // Move Packed Doubleword Int to Packed Double Int
4381 //
4382 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4383                        "movd\t{$src, $dst|$dst, $src}",
4384                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4385                                         (iPTR 0)))]>, VEX;
4386 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4387                        (ins i32mem:$dst, VR128:$src),
4388                        "movd\t{$src, $dst|$dst, $src}",
4389                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4390                                      (iPTR 0))), addr:$dst)]>, VEX;
4391 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4392                        "movd\t{$src, $dst|$dst, $src}",
4393                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4394                                         (iPTR 0)))]>;
4395 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4396                        "movd\t{$src, $dst|$dst, $src}",
4397                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4398                                      (iPTR 0))), addr:$dst)]>;
4399
4400 //===---------------------------------------------------------------------===//
4401 // Move Packed Doubleword Int first element to Doubleword Int
4402 //
4403 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4404                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4405                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4406                                                            (iPTR 0)))]>,
4407                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4408
4409 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4410                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4411                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4412                                                          (iPTR 0)))]>;
4413
4414 //===---------------------------------------------------------------------===//
4415 // Bitcast FR64 <-> GR64
4416 //
4417 let Predicates = [HasAVX] in
4418 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4419                         "vmovq\t{$src, $dst|$dst, $src}",
4420                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4421                         VEX;
4422 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4423                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4424                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4425 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4426                          "movq\t{$src, $dst|$dst, $src}",
4427                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4428                          VEX;
4429
4430 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4431                        "movq\t{$src, $dst|$dst, $src}",
4432                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4433 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4434                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4435                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4436 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4437                        "movq\t{$src, $dst|$dst, $src}",
4438                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4439
4440 //===---------------------------------------------------------------------===//
4441 // Move Scalar Single to Double Int
4442 //
4443 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4444                       "movd\t{$src, $dst|$dst, $src}",
4445                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4446 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4447                       "movd\t{$src, $dst|$dst, $src}",
4448                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4449 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4450                       "movd\t{$src, $dst|$dst, $src}",
4451                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4452 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4453                       "movd\t{$src, $dst|$dst, $src}",
4454                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4455
4456 //===---------------------------------------------------------------------===//
4457 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4458 //
4459 let AddedComplexity = 15 in {
4460 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4461                        "movd\t{$src, $dst|$dst, $src}",
4462                        [(set VR128:$dst, (v4i32 (X86vzmovl
4463                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4464                                       VEX;
4465 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4466                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4467                        [(set VR128:$dst, (v2i64 (X86vzmovl
4468                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4469                                       VEX, VEX_W;
4470 }
4471 let AddedComplexity = 15 in {
4472 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4473                        "movd\t{$src, $dst|$dst, $src}",
4474                        [(set VR128:$dst, (v4i32 (X86vzmovl
4475                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4476 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4477                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4478                        [(set VR128:$dst, (v2i64 (X86vzmovl
4479                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4480 }
4481
4482 let AddedComplexity = 20 in {
4483 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4484                        "movd\t{$src, $dst|$dst, $src}",
4485                        [(set VR128:$dst,
4486                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4487                                                    (loadi32 addr:$src))))))]>,
4488                                                    VEX;
4489 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4490                        "movd\t{$src, $dst|$dst, $src}",
4491                        [(set VR128:$dst,
4492                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4493                                                    (loadi32 addr:$src))))))]>;
4494 }
4495
4496 let Predicates = [HasAVX] in {
4497   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4498   let AddedComplexity = 20 in {
4499     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4500               (VMOVZDI2PDIrm addr:$src)>;
4501     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4502               (VMOVZDI2PDIrm addr:$src)>;
4503   }
4504   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4505   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4506                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4507             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4508   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4509                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4510             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4511 }
4512
4513 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4514   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4515             (MOVZDI2PDIrm addr:$src)>;
4516   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4517             (MOVZDI2PDIrm addr:$src)>;
4518 }
4519
4520 // These are the correct encodings of the instructions so that we know how to
4521 // read correct assembly, even though we continue to emit the wrong ones for
4522 // compatibility with Darwin's buggy assembler.
4523 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4524                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4525 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4526                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4527 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4528                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4529 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4530                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4531 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4532                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4533 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4534                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4535
4536 //===---------------------------------------------------------------------===//
4537 // SSE2 - Move Quadword
4538 //===---------------------------------------------------------------------===//
4539
4540 //===---------------------------------------------------------------------===//
4541 // Move Quadword Int to Packed Quadword Int
4542 //
4543 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4544                     "vmovq\t{$src, $dst|$dst, $src}",
4545                     [(set VR128:$dst,
4546                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4547                     VEX, Requires<[HasAVX]>;
4548 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4549                     "movq\t{$src, $dst|$dst, $src}",
4550                     [(set VR128:$dst,
4551                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4552                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4553
4554 //===---------------------------------------------------------------------===//
4555 // Move Packed Quadword Int to Quadword Int
4556 //
4557 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4558                       "movq\t{$src, $dst|$dst, $src}",
4559                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4560                                     (iPTR 0))), addr:$dst)]>, VEX;
4561 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4562                       "movq\t{$src, $dst|$dst, $src}",
4563                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4564                                     (iPTR 0))), addr:$dst)]>;
4565
4566 //===---------------------------------------------------------------------===//
4567 // Store / copy lower 64-bits of a XMM register.
4568 //
4569 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4570                      "movq\t{$src, $dst|$dst, $src}",
4571                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4572 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4573                      "movq\t{$src, $dst|$dst, $src}",
4574                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4575
4576 let AddedComplexity = 20 in
4577 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4578                      "vmovq\t{$src, $dst|$dst, $src}",
4579                      [(set VR128:$dst,
4580                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4581                                                  (loadi64 addr:$src))))))]>,
4582                      XS, VEX, Requires<[HasAVX]>;
4583
4584 let AddedComplexity = 20 in
4585 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4586                      "movq\t{$src, $dst|$dst, $src}",
4587                      [(set VR128:$dst,
4588                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4589                                                  (loadi64 addr:$src))))))]>,
4590                      XS, Requires<[HasSSE2]>;
4591
4592 let Predicates = [HasAVX], AddedComplexity = 20 in {
4593   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4594             (VMOVZQI2PQIrm addr:$src)>;
4595   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4596             (VMOVZQI2PQIrm addr:$src)>;
4597   def : Pat<(v2i64 (X86vzload addr:$src)),
4598             (VMOVZQI2PQIrm addr:$src)>;
4599 }
4600
4601 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4602   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4603             (MOVZQI2PQIrm addr:$src)>;
4604   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4605             (MOVZQI2PQIrm addr:$src)>;
4606   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4607 }
4608
4609 let Predicates = [HasAVX] in {
4610 def : Pat<(v4i64 (X86vzload addr:$src)),
4611           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4612 }
4613
4614 //===---------------------------------------------------------------------===//
4615 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4616 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4617 //
4618 let AddedComplexity = 15 in
4619 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4620                         "vmovq\t{$src, $dst|$dst, $src}",
4621                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4622                       XS, VEX, Requires<[HasAVX]>;
4623 let AddedComplexity = 15 in
4624 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4625                         "movq\t{$src, $dst|$dst, $src}",
4626                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4627                       XS, Requires<[HasSSE2]>;
4628
4629 let AddedComplexity = 20 in
4630 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4631                         "vmovq\t{$src, $dst|$dst, $src}",
4632                     [(set VR128:$dst, (v2i64 (X86vzmovl
4633                                              (loadv2i64 addr:$src))))]>,
4634                       XS, VEX, Requires<[HasAVX]>;
4635 let AddedComplexity = 20 in {
4636 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4637                         "movq\t{$src, $dst|$dst, $src}",
4638                     [(set VR128:$dst, (v2i64 (X86vzmovl
4639                                              (loadv2i64 addr:$src))))]>,
4640                       XS, Requires<[HasSSE2]>;
4641 }
4642
4643 let AddedComplexity = 20 in {
4644   let Predicates = [HasAVX] in {
4645     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4646               (VMOVZPQILo2PQIrm addr:$src)>;
4647     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4648               (VMOVZPQILo2PQIrr VR128:$src)>;
4649   }
4650   let Predicates = [HasSSE2] in {
4651     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4652               (MOVZPQILo2PQIrm addr:$src)>;
4653     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4654               (MOVZPQILo2PQIrr VR128:$src)>;
4655   }
4656 }
4657
4658 // Instructions to match in the assembler
4659 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4660                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4661 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4662                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4663 // Recognize "movd" with GR64 destination, but encode as a "movq"
4664 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4665                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4666
4667 // Instructions for the disassembler
4668 // xr = XMM register
4669 // xm = mem64
4670
4671 let Predicates = [HasAVX] in
4672 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4673                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4674 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4675                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4676
4677 //===---------------------------------------------------------------------===//
4678 // SSE3 - Conversion Instructions
4679 //===---------------------------------------------------------------------===//
4680
4681 // Convert Packed Double FP to Packed DW Integers
4682 let Predicates = [HasAVX] in {
4683 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4684 // register, but the same isn't true when using memory operands instead.
4685 // Provide other assembly rr and rm forms to address this explicitly.
4686 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4687                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4688 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4689                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4690
4691 // XMM only
4692 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4693                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4694 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4695                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4696
4697 // YMM only
4698 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4699                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4700 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4701                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4702 }
4703
4704 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4705                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4706 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4707                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4708
4709 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4710           (VCVTTPD2DQYrr VR256:$src)>;
4711 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4712           (VCVTTPD2DQYrm addr:$src)>;
4713
4714 // Convert Packed DW Integers to Packed Double FP
4715 let Predicates = [HasAVX] in {
4716 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4717                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4718 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4719                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4720 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4721                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4722 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4723                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4724 }
4725
4726 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4727                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4728 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4729                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4730
4731 // AVX 256-bit register conversion intrinsics
4732 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4733            (VCVTDQ2PDYrr VR128:$src)>;
4734 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4735            (VCVTDQ2PDYrm addr:$src)>;
4736
4737 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4738           (VCVTPD2DQYrr VR256:$src)>;
4739 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4740           (VCVTPD2DQYrm addr:$src)>;
4741
4742 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4743           (VCVTDQ2PDYrr VR128:$src)>;
4744 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4745           (VCVTDQ2PDYrm addr:$src)>;
4746
4747 //===---------------------------------------------------------------------===//
4748 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4749 //===---------------------------------------------------------------------===//
4750 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4751                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4752                               X86MemOperand x86memop> {
4753 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4754                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4755                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4756 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4757                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4758                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4759 }
4760
4761 let Predicates = [HasAVX] in {
4762   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4763                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4764   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4765                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4766   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4767                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4768   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4769                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4770 }
4771 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4772                                    memopv4f32, f128mem>;
4773 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4774                                    memopv4f32, f128mem>;
4775
4776 let Predicates = [HasAVX] in {
4777   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4778             (VMOVSHDUPrr VR128:$src)>;
4779   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4780             (VMOVSHDUPrm addr:$src)>;
4781   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4782             (VMOVSLDUPrr VR128:$src)>;
4783   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4784             (VMOVSLDUPrm addr:$src)>;
4785   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4786             (VMOVSHDUPYrr VR256:$src)>;
4787   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4788             (VMOVSHDUPYrm addr:$src)>;
4789   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4790             (VMOVSLDUPYrr VR256:$src)>;
4791   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4792             (VMOVSLDUPYrm addr:$src)>;
4793 }
4794
4795 let Predicates = [HasSSE3] in {
4796   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4797             (MOVSHDUPrr VR128:$src)>;
4798   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4799             (MOVSHDUPrm addr:$src)>;
4800   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4801             (MOVSLDUPrr VR128:$src)>;
4802   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4803             (MOVSLDUPrm addr:$src)>;
4804 }
4805
4806 //===---------------------------------------------------------------------===//
4807 // SSE3 - Replicate Double FP - MOVDDUP
4808 //===---------------------------------------------------------------------===//
4809
4810 multiclass sse3_replicate_dfp<string OpcodeStr> {
4811 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4812                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4813                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4814 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4815                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4816                     [(set VR128:$dst,
4817                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4818                                       (undef))))]>;
4819 }
4820
4821 // FIXME: Merge with above classe when there're patterns for the ymm version
4822 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4823 let Predicates = [HasAVX] in {
4824   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4825                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4826                       []>;
4827   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4828                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4829                       []>;
4830   }
4831 }
4832
4833 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4834 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4835 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4836
4837 let Predicates = [HasAVX] in {
4838   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4839                    (undef)),
4840             (VMOVDDUPrm addr:$src)>;
4841   let AddedComplexity = 5 in {
4842   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4843   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4844             (VMOVDDUPrm addr:$src)>;
4845   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4846   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4847             (VMOVDDUPrm addr:$src)>;
4848   }
4849   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4850             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4851   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4852             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4853   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4854             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4855   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4856             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4857   def : Pat<(X86Movddup (bc_v2f64
4858                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4859             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4860
4861   // 256-bit version
4862   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4863             (VMOVDDUPYrm addr:$src)>;
4864   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4865             (VMOVDDUPYrm addr:$src)>;
4866   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4867             (VMOVDDUPYrm addr:$src)>;
4868   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4869             (VMOVDDUPYrm addr:$src)>;
4870   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4871             (VMOVDDUPYrr VR256:$src)>;
4872   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4873             (VMOVDDUPYrr VR256:$src)>;
4874 }
4875
4876 let Predicates = [HasSSE3] in {
4877   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4878                    (undef)),
4879             (MOVDDUPrm addr:$src)>;
4880   let AddedComplexity = 5 in {
4881   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4882   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4883             (MOVDDUPrm addr:$src)>;
4884   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4885   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4886             (MOVDDUPrm addr:$src)>;
4887   }
4888   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4889             (MOVDDUPrm addr:$src)>;
4890   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4891             (MOVDDUPrm addr:$src)>;
4892   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4893             (MOVDDUPrm addr:$src)>;
4894   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4895             (MOVDDUPrm addr:$src)>;
4896   def : Pat<(X86Movddup (bc_v2f64
4897                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4898             (MOVDDUPrm addr:$src)>;
4899 }
4900
4901 //===---------------------------------------------------------------------===//
4902 // SSE3 - Move Unaligned Integer
4903 //===---------------------------------------------------------------------===//
4904
4905 let Predicates = [HasAVX] in {
4906   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4907                    "vlddqu\t{$src, $dst|$dst, $src}",
4908                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4909   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4910                    "vlddqu\t{$src, $dst|$dst, $src}",
4911                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4912 }
4913 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4914                    "lddqu\t{$src, $dst|$dst, $src}",
4915                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4916
4917 //===---------------------------------------------------------------------===//
4918 // SSE3 - Arithmetic
4919 //===---------------------------------------------------------------------===//
4920
4921 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4922                        X86MemOperand x86memop, bit Is2Addr = 1> {
4923   def rr : I<0xD0, MRMSrcReg,
4924        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4925        !if(Is2Addr,
4926            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4927            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4928        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4929   def rm : I<0xD0, MRMSrcMem,
4930        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4931        !if(Is2Addr,
4932            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4933            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4934        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4935 }
4936
4937 let Predicates = [HasAVX] in {
4938   let ExeDomain = SSEPackedSingle in {
4939     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4940                                  f128mem, 0>, TB, XD, VEX_4V;
4941     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4942                                  f256mem, 0>, TB, XD, VEX_4V;
4943   }
4944   let ExeDomain = SSEPackedDouble in {
4945     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4946                                  f128mem, 0>, TB, OpSize, VEX_4V;
4947     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4948                                  f256mem, 0>, TB, OpSize, VEX_4V;
4949   }
4950 }
4951 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
4952   let ExeDomain = SSEPackedSingle in
4953   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4954                               f128mem>, TB, XD;
4955   let ExeDomain = SSEPackedDouble in
4956   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4957                               f128mem>, TB, OpSize;
4958 }
4959
4960 //===---------------------------------------------------------------------===//
4961 // SSE3 Instructions
4962 //===---------------------------------------------------------------------===//
4963
4964 // Horizontal ops
4965 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4966                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4967   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4968        !if(Is2Addr,
4969          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4970          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4971       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4972
4973   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4974        !if(Is2Addr,
4975          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4976          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4977       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4978 }
4979 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4980                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4981   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4982        !if(Is2Addr,
4983          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4984          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4985       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4986
4987   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4988        !if(Is2Addr,
4989          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4990          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4991       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4992 }
4993
4994 let Predicates = [HasAVX] in {
4995   let ExeDomain = SSEPackedSingle in {
4996     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4997                             X86fhadd, 0>, VEX_4V;
4998     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4999                             X86fhsub, 0>, VEX_4V;
5000     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5001                             X86fhadd, 0>, VEX_4V;
5002     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5003                             X86fhsub, 0>, VEX_4V;
5004   }
5005   let ExeDomain = SSEPackedDouble in {
5006     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5007                             X86fhadd, 0>, VEX_4V;
5008     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5009                             X86fhsub, 0>, VEX_4V;
5010     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5011                             X86fhadd, 0>, VEX_4V;
5012     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5013                             X86fhsub, 0>, VEX_4V;
5014   }
5015 }
5016
5017 let Constraints = "$src1 = $dst" in {
5018   let ExeDomain = SSEPackedSingle in {
5019     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5020     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5021   }
5022   let ExeDomain = SSEPackedDouble in {
5023     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5024     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5025   }
5026 }
5027
5028 //===---------------------------------------------------------------------===//
5029 // SSSE3 - Packed Absolute Instructions
5030 //===---------------------------------------------------------------------===//
5031
5032
5033 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5034 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5035                             Intrinsic IntId128> {
5036   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5037                     (ins VR128:$src),
5038                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5039                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5040                     OpSize;
5041
5042   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5043                     (ins i128mem:$src),
5044                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5045                     [(set VR128:$dst,
5046                       (IntId128
5047                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5048 }
5049
5050 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5051 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5052                               Intrinsic IntId256> {
5053   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5054                     (ins VR256:$src),
5055                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5056                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5057                     OpSize;
5058
5059   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5060                     (ins i256mem:$src),
5061                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5062                     [(set VR256:$dst,
5063                       (IntId256
5064                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5065 }
5066
5067 let Predicates = [HasAVX] in {
5068   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5069                                   int_x86_ssse3_pabs_b_128>, VEX;
5070   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5071                                   int_x86_ssse3_pabs_w_128>, VEX;
5072   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5073                                   int_x86_ssse3_pabs_d_128>, VEX;
5074 }
5075
5076 let Predicates = [HasAVX2] in {
5077   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5078                                     int_x86_avx2_pabs_b>, VEX;
5079   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5080                                     int_x86_avx2_pabs_w>, VEX;
5081   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5082                                     int_x86_avx2_pabs_d>, VEX;
5083 }
5084
5085 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5086                               int_x86_ssse3_pabs_b_128>;
5087 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5088                               int_x86_ssse3_pabs_w_128>;
5089 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5090                               int_x86_ssse3_pabs_d_128>;
5091
5092 //===---------------------------------------------------------------------===//
5093 // SSSE3 - Packed Binary Operator Instructions
5094 //===---------------------------------------------------------------------===//
5095
5096 /// SS3I_binop_rm - Simple SSSE3 bin op
5097 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5098                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5099                          X86MemOperand x86memop, bit Is2Addr = 1> {
5100   let isCommutable = 1 in
5101   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5102        (ins RC:$src1, RC:$src2),
5103        !if(Is2Addr,
5104          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5105          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5106        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
5107        OpSize;
5108   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5109        (ins RC:$src1, x86memop:$src2),
5110        !if(Is2Addr,
5111          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5112          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5113        [(set RC:$dst,
5114          (OpVT (OpNode RC:$src1,
5115           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
5116 }
5117
5118 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5119 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5120                              Intrinsic IntId128, bit Is2Addr = 1> {
5121   let isCommutable = 1 in
5122   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5123        (ins VR128:$src1, VR128:$src2),
5124        !if(Is2Addr,
5125          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5126          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5127        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5128        OpSize;
5129   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5130        (ins VR128:$src1, i128mem:$src2),
5131        !if(Is2Addr,
5132          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5133          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5134        [(set VR128:$dst,
5135          (IntId128 VR128:$src1,
5136           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5137 }
5138
5139 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5140                                Intrinsic IntId256> {
5141   let isCommutable = 1 in
5142   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5143        (ins VR256:$src1, VR256:$src2),
5144        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5145        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5146        OpSize;
5147   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5148        (ins VR256:$src1, i256mem:$src2),
5149        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5150        [(set VR256:$dst,
5151          (IntId256 VR256:$src1,
5152           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5153 }
5154
5155 let ImmT = NoImm, Predicates = [HasAVX] in {
5156 let isCommutable = 0 in {
5157   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5158                                   memopv2i64, i128mem, 0>, VEX_4V;
5159   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5160                                   memopv2i64, i128mem, 0>, VEX_4V;
5161   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5162                                   memopv2i64, i128mem, 0>, VEX_4V;
5163   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5164                                   memopv2i64, i128mem, 0>, VEX_4V;
5165   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5166                                   memopv2i64, i128mem, 0>, VEX_4V;
5167   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5168                                   memopv2i64, i128mem, 0>, VEX_4V;
5169   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5170                                   memopv2i64, i128mem, 0>, VEX_4V;
5171   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5172                                   memopv2i64, i128mem, 0>, VEX_4V;
5173   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5174                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5175   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5176                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5177   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5178                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5179 }
5180 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5181                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5182 }
5183
5184 let ImmT = NoImm, Predicates = [HasAVX2] in {
5185 let isCommutable = 0 in {
5186   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5187                                   memopv4i64, i256mem, 0>, VEX_4V;
5188   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5189                                   memopv4i64, i256mem, 0>, VEX_4V;
5190   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5191                                   memopv4i64, i256mem, 0>, VEX_4V;
5192   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5193                                   memopv4i64, i256mem, 0>, VEX_4V;
5194   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5195                                   memopv4i64, i256mem, 0>, VEX_4V;
5196   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5197                                   memopv4i64, i256mem, 0>, VEX_4V;
5198   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5199                                   memopv4i64, i256mem, 0>, VEX_4V;
5200   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5201                                   memopv4i64, i256mem, 0>, VEX_4V;
5202   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5203                                         int_x86_avx2_phadd_sw>, VEX_4V;
5204   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5205                                         int_x86_avx2_phsub_sw>, VEX_4V;
5206   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5207                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5208 }
5209 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5210                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5211 }
5212
5213 // None of these have i8 immediate fields.
5214 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5215 let isCommutable = 0 in {
5216   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5217                                  memopv2i64, i128mem>;
5218   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5219                                  memopv2i64, i128mem>;
5220   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5221                                  memopv2i64, i128mem>;
5222   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5223                                  memopv2i64, i128mem>;
5224   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5225                                  memopv2i64, i128mem>;
5226   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5227                                  memopv2i64, i128mem>;
5228   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5229                                  memopv2i64, i128mem>;
5230   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5231                                  memopv2i64, i128mem>;
5232   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5233                                      int_x86_ssse3_phadd_sw_128>;
5234   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5235                                      int_x86_ssse3_phsub_sw_128>;
5236   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5237                                      int_x86_ssse3_pmadd_ub_sw_128>;
5238 }
5239 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5240                                      int_x86_ssse3_pmul_hr_sw_128>;
5241 }
5242
5243 //===---------------------------------------------------------------------===//
5244 // SSSE3 - Packed Align Instruction Patterns
5245 //===---------------------------------------------------------------------===//
5246
5247 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5248   let neverHasSideEffects = 1 in {
5249   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5250       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5251       !if(Is2Addr,
5252         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5253         !strconcat(asm,
5254                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5255       []>, OpSize;
5256   let mayLoad = 1 in
5257   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5258       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5259       !if(Is2Addr,
5260         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5261         !strconcat(asm,
5262                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5263       []>, OpSize;
5264   }
5265 }
5266
5267 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5268   let neverHasSideEffects = 1 in {
5269   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5270       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5271       !strconcat(asm,
5272                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5273       []>, OpSize;
5274   let mayLoad = 1 in
5275   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5276       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5277       !strconcat(asm,
5278                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5279       []>, OpSize;
5280   }
5281 }
5282
5283 let Predicates = [HasAVX] in
5284   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5285 let Predicates = [HasAVX2] in
5286   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5287 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5288   defm PALIGN : ssse3_palign<"palignr">;
5289
5290 let Predicates = [HasAVX2] in {
5291 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5292           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5293 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5294           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5295 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5296           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5297 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5298           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5299 }
5300
5301 let Predicates = [HasAVX] in {
5302 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5303           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5304 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5305           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5306 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5307           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5308 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5309           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5310 }
5311
5312 let Predicates = [HasSSSE3] in {
5313 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5314           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5315 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5316           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5317 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5318           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5319 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5320           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5321 }
5322
5323 //===---------------------------------------------------------------------===//
5324 // SSSE3 - Thread synchronization
5325 //===---------------------------------------------------------------------===//
5326
5327 let usesCustomInserter = 1 in {
5328 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5329                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5330                 Requires<[HasSSE3]>;
5331 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5332                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5333                 Requires<[HasSSE3]>;
5334 }
5335
5336 let Uses = [EAX, ECX, EDX] in
5337 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5338                  Requires<[HasSSE3]>;
5339 let Uses = [ECX, EAX] in
5340 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5341                 Requires<[HasSSE3]>;
5342
5343 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5344 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5345
5346 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5347       Requires<[In32BitMode]>;
5348 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5349       Requires<[In64BitMode]>;
5350
5351 //===----------------------------------------------------------------------===//
5352 // SSE4.1 - Packed Move with Sign/Zero Extend
5353 //===----------------------------------------------------------------------===//
5354
5355 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5356   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5357                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5358                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5359
5360   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5361                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5362        [(set VR128:$dst,
5363          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5364        OpSize;
5365 }
5366
5367 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5368                                  Intrinsic IntId> {
5369   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5370                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5371                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5372
5373   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5374                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5375                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5376 }
5377
5378 let Predicates = [HasAVX] in {
5379 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5380                                      VEX;
5381 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5382                                      VEX;
5383 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5384                                      VEX;
5385 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5386                                      VEX;
5387 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5388                                      VEX;
5389 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5390                                      VEX;
5391 }
5392
5393 let Predicates = [HasAVX2] in {
5394 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5395                                         int_x86_avx2_pmovsxbw>, VEX;
5396 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5397                                         int_x86_avx2_pmovsxwd>, VEX;
5398 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5399                                         int_x86_avx2_pmovsxdq>, VEX;
5400 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5401                                         int_x86_avx2_pmovzxbw>, VEX;
5402 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5403                                         int_x86_avx2_pmovzxwd>, VEX;
5404 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5405                                         int_x86_avx2_pmovzxdq>, VEX;
5406 }
5407
5408 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5409 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5410 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5411 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5412 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5413 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5414
5415 let Predicates = [HasAVX] in {
5416   // Common patterns involving scalar load.
5417   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5418             (VPMOVSXBWrm addr:$src)>;
5419   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5420             (VPMOVSXBWrm addr:$src)>;
5421
5422   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5423             (VPMOVSXWDrm addr:$src)>;
5424   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5425             (VPMOVSXWDrm addr:$src)>;
5426
5427   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5428             (VPMOVSXDQrm addr:$src)>;
5429   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5430             (VPMOVSXDQrm addr:$src)>;
5431
5432   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5433             (VPMOVZXBWrm addr:$src)>;
5434   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5435             (VPMOVZXBWrm addr:$src)>;
5436
5437   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5438             (VPMOVZXWDrm addr:$src)>;
5439   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5440             (VPMOVZXWDrm addr:$src)>;
5441
5442   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5443             (VPMOVZXDQrm addr:$src)>;
5444   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5445             (VPMOVZXDQrm addr:$src)>;
5446 }
5447
5448 let Predicates = [HasSSE41] in {
5449   // Common patterns involving scalar load.
5450   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5451             (PMOVSXBWrm addr:$src)>;
5452   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5453             (PMOVSXBWrm addr:$src)>;
5454
5455   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5456             (PMOVSXWDrm addr:$src)>;
5457   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5458             (PMOVSXWDrm addr:$src)>;
5459
5460   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5461             (PMOVSXDQrm addr:$src)>;
5462   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5463             (PMOVSXDQrm addr:$src)>;
5464
5465   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5466             (PMOVZXBWrm addr:$src)>;
5467   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5468             (PMOVZXBWrm addr:$src)>;
5469
5470   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5471             (PMOVZXWDrm addr:$src)>;
5472   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5473             (PMOVZXWDrm addr:$src)>;
5474
5475   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5476             (PMOVZXDQrm addr:$src)>;
5477   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5478             (PMOVZXDQrm addr:$src)>;
5479 }
5480
5481
5482 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5483   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5484                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5485                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5486
5487   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5488                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5489        [(set VR128:$dst,
5490          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5491           OpSize;
5492 }
5493
5494 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5495                                  Intrinsic IntId> {
5496   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5497                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5498                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5499
5500   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5501                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5502        [(set VR256:$dst,
5503          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5504           OpSize;
5505 }
5506
5507 let Predicates = [HasAVX] in {
5508 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5509                                      VEX;
5510 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5511                                      VEX;
5512 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5513                                      VEX;
5514 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5515                                      VEX;
5516 }
5517
5518 let Predicates = [HasAVX2] in {
5519 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5520                                        int_x86_avx2_pmovsxbd>, VEX;
5521 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5522                                        int_x86_avx2_pmovsxwq>, VEX;
5523 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5524                                        int_x86_avx2_pmovzxbd>, VEX;
5525 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5526                                        int_x86_avx2_pmovzxwq>, VEX;
5527 }
5528
5529 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5530 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5531 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5532 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5533
5534 let Predicates = [HasAVX] in {
5535   // Common patterns involving scalar load
5536   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5537             (VPMOVSXBDrm addr:$src)>;
5538   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5539             (VPMOVSXWQrm addr:$src)>;
5540
5541   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5542             (VPMOVZXBDrm addr:$src)>;
5543   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5544             (VPMOVZXWQrm addr:$src)>;
5545 }
5546
5547 let Predicates = [HasSSE41] in {
5548   // Common patterns involving scalar load
5549   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5550             (PMOVSXBDrm addr:$src)>;
5551   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5552             (PMOVSXWQrm addr:$src)>;
5553
5554   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5555             (PMOVZXBDrm addr:$src)>;
5556   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5557             (PMOVZXWQrm addr:$src)>;
5558 }
5559
5560 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5561   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5562                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5563                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5564
5565   // Expecting a i16 load any extended to i32 value.
5566   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5567                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5568                  [(set VR128:$dst, (IntId (bitconvert
5569                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5570                  OpSize;
5571 }
5572
5573 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5574                                  Intrinsic IntId> {
5575   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5576                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5577                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5578
5579   // Expecting a i16 load any extended to i32 value.
5580   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5581                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5582                   [(set VR256:$dst, (IntId (bitconvert
5583                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5584                   OpSize;
5585 }
5586
5587 let Predicates = [HasAVX] in {
5588 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5589                                      VEX;
5590 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5591                                      VEX;
5592 }
5593 let Predicates = [HasAVX2] in {
5594 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5595                                        int_x86_avx2_pmovsxbq>, VEX;
5596 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5597                                        int_x86_avx2_pmovzxbq>, VEX;
5598 }
5599 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5600 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5601
5602 let Predicates = [HasAVX] in {
5603   // Common patterns involving scalar load
5604   def : Pat<(int_x86_sse41_pmovsxbq
5605               (bitconvert (v4i32 (X86vzmovl
5606                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5607             (VPMOVSXBQrm addr:$src)>;
5608
5609   def : Pat<(int_x86_sse41_pmovzxbq
5610               (bitconvert (v4i32 (X86vzmovl
5611                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5612             (VPMOVZXBQrm addr:$src)>;
5613 }
5614
5615 let Predicates = [HasSSE41] in {
5616   // Common patterns involving scalar load
5617   def : Pat<(int_x86_sse41_pmovsxbq
5618               (bitconvert (v4i32 (X86vzmovl
5619                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5620             (PMOVSXBQrm addr:$src)>;
5621
5622   def : Pat<(int_x86_sse41_pmovzxbq
5623               (bitconvert (v4i32 (X86vzmovl
5624                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5625             (PMOVZXBQrm addr:$src)>;
5626 }
5627
5628 //===----------------------------------------------------------------------===//
5629 // SSE4.1 - Extract Instructions
5630 //===----------------------------------------------------------------------===//
5631
5632 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5633 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5634   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5635                  (ins VR128:$src1, i32i8imm:$src2),
5636                  !strconcat(OpcodeStr,
5637                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5638                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5639                  OpSize;
5640   let neverHasSideEffects = 1, mayStore = 1 in
5641   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5642                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5643                  !strconcat(OpcodeStr,
5644                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5645                  []>, OpSize;
5646 // FIXME:
5647 // There's an AssertZext in the way of writing the store pattern
5648 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5649 }
5650
5651 let Predicates = [HasAVX] in {
5652   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5653   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5654          (ins VR128:$src1, i32i8imm:$src2),
5655          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5656 }
5657
5658 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5659
5660
5661 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5662 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5663   let neverHasSideEffects = 1, mayStore = 1 in
5664   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5665                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5666                  !strconcat(OpcodeStr,
5667                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5668                  []>, OpSize;
5669 // FIXME:
5670 // There's an AssertZext in the way of writing the store pattern
5671 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5672 }
5673
5674 let Predicates = [HasAVX] in
5675   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5676
5677 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5678
5679
5680 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5681 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5682   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5683                  (ins VR128:$src1, i32i8imm:$src2),
5684                  !strconcat(OpcodeStr,
5685                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5686                  [(set GR32:$dst,
5687                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5688   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5689                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5690                  !strconcat(OpcodeStr,
5691                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5692                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5693                           addr:$dst)]>, OpSize;
5694 }
5695
5696 let Predicates = [HasAVX] in
5697   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5698
5699 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5700
5701 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5702 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5703   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5704                  (ins VR128:$src1, i32i8imm:$src2),
5705                  !strconcat(OpcodeStr,
5706                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5707                  [(set GR64:$dst,
5708                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5709   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5710                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5711                  !strconcat(OpcodeStr,
5712                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5713                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5714                           addr:$dst)]>, OpSize, REX_W;
5715 }
5716
5717 let Predicates = [HasAVX] in
5718   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5719
5720 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5721
5722 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5723 /// destination
5724 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5725   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5726                  (ins VR128:$src1, i32i8imm:$src2),
5727                  !strconcat(OpcodeStr,
5728                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5729                  [(set GR32:$dst,
5730                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5731            OpSize;
5732   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5733                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5734                  !strconcat(OpcodeStr,
5735                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5736                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5737                           addr:$dst)]>, OpSize;
5738 }
5739
5740 let ExeDomain = SSEPackedSingle in {
5741   let Predicates = [HasAVX] in {
5742     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5743     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5744                     (ins VR128:$src1, i32i8imm:$src2),
5745                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5746                     []>, OpSize, VEX;
5747   }
5748   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5749 }
5750
5751 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5752 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5753                                               imm:$src2))),
5754                  addr:$dst),
5755           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5756           Requires<[HasAVX]>;
5757 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5758                                               imm:$src2))),
5759                  addr:$dst),
5760           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5761           Requires<[HasSSE41]>;
5762
5763 //===----------------------------------------------------------------------===//
5764 // SSE4.1 - Insert Instructions
5765 //===----------------------------------------------------------------------===//
5766
5767 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5768   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5769       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5770       !if(Is2Addr,
5771         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5772         !strconcat(asm,
5773                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5774       [(set VR128:$dst,
5775         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5776   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5777       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5778       !if(Is2Addr,
5779         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5780         !strconcat(asm,
5781                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5782       [(set VR128:$dst,
5783         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5784                    imm:$src3))]>, OpSize;
5785 }
5786
5787 let Predicates = [HasAVX] in
5788   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5789 let Constraints = "$src1 = $dst" in
5790   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5791
5792 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5793   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5794       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5795       !if(Is2Addr,
5796         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5797         !strconcat(asm,
5798                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5799       [(set VR128:$dst,
5800         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5801       OpSize;
5802   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5803       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5804       !if(Is2Addr,
5805         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5806         !strconcat(asm,
5807                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5808       [(set VR128:$dst,
5809         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5810                           imm:$src3)))]>, OpSize;
5811 }
5812
5813 let Predicates = [HasAVX] in
5814   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5815 let Constraints = "$src1 = $dst" in
5816   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5817
5818 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5819   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5820       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5821       !if(Is2Addr,
5822         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5823         !strconcat(asm,
5824                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5825       [(set VR128:$dst,
5826         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5827       OpSize;
5828   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5829       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5830       !if(Is2Addr,
5831         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5832         !strconcat(asm,
5833                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5834       [(set VR128:$dst,
5835         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5836                           imm:$src3)))]>, OpSize;
5837 }
5838
5839 let Predicates = [HasAVX] in
5840   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5841 let Constraints = "$src1 = $dst" in
5842   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5843
5844 // insertps has a few different modes, there's the first two here below which
5845 // are optimized inserts that won't zero arbitrary elements in the destination
5846 // vector. The next one matches the intrinsic and could zero arbitrary elements
5847 // in the target vector.
5848 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5849   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5850       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5851       !if(Is2Addr,
5852         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5853         !strconcat(asm,
5854                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5855       [(set VR128:$dst,
5856         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5857       OpSize;
5858   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5859       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5860       !if(Is2Addr,
5861         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5862         !strconcat(asm,
5863                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5864       [(set VR128:$dst,
5865         (X86insrtps VR128:$src1,
5866                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5867                     imm:$src3))]>, OpSize;
5868 }
5869
5870 let ExeDomain = SSEPackedSingle in {
5871   let Predicates = [HasAVX] in
5872     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5873   let Constraints = "$src1 = $dst" in
5874     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5875 }
5876
5877 //===----------------------------------------------------------------------===//
5878 // SSE4.1 - Round Instructions
5879 //===----------------------------------------------------------------------===//
5880
5881 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5882                             X86MemOperand x86memop, RegisterClass RC,
5883                             PatFrag mem_frag32, PatFrag mem_frag64,
5884                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5885 let ExeDomain = SSEPackedSingle in {
5886   // Intrinsic operation, reg.
5887   // Vector intrinsic operation, reg
5888   def PSr : SS4AIi8<opcps, MRMSrcReg,
5889                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5890                     !strconcat(OpcodeStr,
5891                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5892                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5893                     OpSize;
5894
5895   // Vector intrinsic operation, mem
5896   def PSm : SS4AIi8<opcps, MRMSrcMem,
5897                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5898                     !strconcat(OpcodeStr,
5899                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5900                     [(set RC:$dst,
5901                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5902                     OpSize;
5903 } // ExeDomain = SSEPackedSingle
5904
5905 let ExeDomain = SSEPackedDouble in {
5906   // Vector intrinsic operation, reg
5907   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5908                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5909                     !strconcat(OpcodeStr,
5910                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5911                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5912                     OpSize;
5913
5914   // Vector intrinsic operation, mem
5915   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5916                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5917                     !strconcat(OpcodeStr,
5918                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5919                     [(set RC:$dst,
5920                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5921                     OpSize;
5922 } // ExeDomain = SSEPackedDouble
5923 }
5924
5925 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5926                             string OpcodeStr,
5927                             Intrinsic F32Int,
5928                             Intrinsic F64Int, bit Is2Addr = 1> {
5929 let ExeDomain = GenericDomain in {
5930   // Operation, reg.
5931   def SSr : SS4AIi8<opcss, MRMSrcReg,
5932       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
5933       !if(Is2Addr,
5934           !strconcat(OpcodeStr,
5935               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5936           !strconcat(OpcodeStr,
5937               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5938       []>, OpSize;
5939
5940   // Intrinsic operation, reg.
5941   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
5942         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5943         !if(Is2Addr,
5944             !strconcat(OpcodeStr,
5945                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5946             !strconcat(OpcodeStr,
5947                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5948         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5949         OpSize;
5950
5951   // Intrinsic operation, mem.
5952   def SSm : SS4AIi8<opcss, MRMSrcMem,
5953         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5954         !if(Is2Addr,
5955             !strconcat(OpcodeStr,
5956                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5957             !strconcat(OpcodeStr,
5958                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5959         [(set VR128:$dst,
5960              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5961         OpSize;
5962
5963   // Operation, reg.
5964   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5965         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
5966         !if(Is2Addr,
5967             !strconcat(OpcodeStr,
5968                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5969             !strconcat(OpcodeStr,
5970                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5971         []>, OpSize;
5972
5973   // Intrinsic operation, reg.
5974   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
5975         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5976         !if(Is2Addr,
5977             !strconcat(OpcodeStr,
5978                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5979             !strconcat(OpcodeStr,
5980                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5981         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5982         OpSize;
5983
5984   // Intrinsic operation, mem.
5985   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5986         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5987         !if(Is2Addr,
5988             !strconcat(OpcodeStr,
5989                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5990             !strconcat(OpcodeStr,
5991                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5992         [(set VR128:$dst,
5993               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5994         OpSize;
5995 } // ExeDomain = GenericDomain
5996 }
5997
5998 // FP round - roundss, roundps, roundsd, roundpd
5999 let Predicates = [HasAVX] in {
6000   // Intrinsic form
6001   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6002                                   memopv4f32, memopv2f64,
6003                                   int_x86_sse41_round_ps,
6004                                   int_x86_sse41_round_pd>, VEX;
6005   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6006                                   memopv8f32, memopv4f64,
6007                                   int_x86_avx_round_ps_256,
6008                                   int_x86_avx_round_pd_256>, VEX;
6009   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6010                                   int_x86_sse41_round_ss,
6011                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6012
6013   def : Pat<(ffloor FR32:$src),
6014             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6015   def : Pat<(f64 (ffloor FR64:$src)),
6016             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6017   def : Pat<(f32 (fnearbyint FR32:$src)),
6018             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6019   def : Pat<(f64 (fnearbyint FR64:$src)),
6020             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6021   def : Pat<(f32 (fceil FR32:$src)),
6022             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6023   def : Pat<(f64 (fceil FR64:$src)),
6024             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6025   def : Pat<(f32 (frint FR32:$src)),
6026             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6027   def : Pat<(f64 (frint FR64:$src)),
6028             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6029   def : Pat<(f32 (ftrunc FR32:$src)),
6030             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6031   def : Pat<(f64 (ftrunc FR64:$src)),
6032             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6033 }
6034
6035 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6036                                memopv4f32, memopv2f64,
6037                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6038 let Constraints = "$src1 = $dst" in
6039 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6040                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6041
6042 def : Pat<(ffloor FR32:$src),
6043           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6044 def : Pat<(f64 (ffloor FR64:$src)),
6045           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6046 def : Pat<(f32 (fnearbyint FR32:$src)),
6047           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6048 def : Pat<(f64 (fnearbyint FR64:$src)),
6049           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6050 def : Pat<(f32 (fceil FR32:$src)),
6051           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6052 def : Pat<(f64 (fceil FR64:$src)),
6053           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6054 def : Pat<(f32 (frint FR32:$src)),
6055           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6056 def : Pat<(f64 (frint FR64:$src)),
6057           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6058 def : Pat<(f32 (ftrunc FR32:$src)),
6059           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6060 def : Pat<(f64 (ftrunc FR64:$src)),
6061           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6062
6063 //===----------------------------------------------------------------------===//
6064 // SSE4.1 - Packed Bit Test
6065 //===----------------------------------------------------------------------===//
6066
6067 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6068 // the intel intrinsic that corresponds to this.
6069 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6070 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6071                 "vptest\t{$src2, $src1|$src1, $src2}",
6072                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6073                 OpSize, VEX;
6074 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6075                 "vptest\t{$src2, $src1|$src1, $src2}",
6076                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6077                 OpSize, VEX;
6078
6079 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6080                 "vptest\t{$src2, $src1|$src1, $src2}",
6081                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6082                 OpSize, VEX;
6083 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6084                 "vptest\t{$src2, $src1|$src1, $src2}",
6085                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6086                 OpSize, VEX;
6087 }
6088
6089 let Defs = [EFLAGS] in {
6090 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6091               "ptest\t{$src2, $src1|$src1, $src2}",
6092               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6093               OpSize;
6094 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6095               "ptest\t{$src2, $src1|$src1, $src2}",
6096               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6097               OpSize;
6098 }
6099
6100 // The bit test instructions below are AVX only
6101 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6102                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6103   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6104             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6105             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6106   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6107             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6108             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6109             OpSize, VEX;
6110 }
6111
6112 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6113 let ExeDomain = SSEPackedSingle in {
6114 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6115 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6116 }
6117 let ExeDomain = SSEPackedDouble in {
6118 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6119 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6120 }
6121 }
6122
6123 //===----------------------------------------------------------------------===//
6124 // SSE4.1 - Misc Instructions
6125 //===----------------------------------------------------------------------===//
6126
6127 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6128   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6129                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6130                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6131                      OpSize, XS;
6132   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6133                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6134                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6135                       (implicit EFLAGS)]>, OpSize, XS;
6136
6137   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6138                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6139                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6140                      XS;
6141   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6142                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6143                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6144                       (implicit EFLAGS)]>, XS;
6145
6146   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6147                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6148                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6149                       XS;
6150   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6151                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6152                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6153                        (implicit EFLAGS)]>, XS;
6154 }
6155
6156
6157
6158 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6159 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6160                                  Intrinsic IntId128> {
6161   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6162                     (ins VR128:$src),
6163                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6164                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6165   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6166                      (ins i128mem:$src),
6167                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6168                      [(set VR128:$dst,
6169                        (IntId128
6170                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6171 }
6172
6173 let Predicates = [HasAVX] in
6174 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6175                                          int_x86_sse41_phminposuw>, VEX;
6176 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6177                                          int_x86_sse41_phminposuw>;
6178
6179 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6180 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6181                               Intrinsic IntId128, bit Is2Addr = 1> {
6182   let isCommutable = 1 in
6183   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6184        (ins VR128:$src1, VR128:$src2),
6185        !if(Is2Addr,
6186            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6187            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6188        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6189   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6190        (ins VR128:$src1, i128mem:$src2),
6191        !if(Is2Addr,
6192            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6193            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6194        [(set VR128:$dst,
6195          (IntId128 VR128:$src1,
6196           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6197 }
6198
6199 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6200 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6201                                 Intrinsic IntId256> {
6202   let isCommutable = 1 in
6203   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6204        (ins VR256:$src1, VR256:$src2),
6205        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6206        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6207   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6208        (ins VR256:$src1, i256mem:$src2),
6209        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6210        [(set VR256:$dst,
6211          (IntId256 VR256:$src1,
6212           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6213 }
6214
6215 let Predicates = [HasAVX] in {
6216   let isCommutable = 0 in
6217   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6218                                                          0>, VEX_4V;
6219   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6220                                                          0>, VEX_4V;
6221   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6222                                                          0>, VEX_4V;
6223   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6224                                                          0>, VEX_4V;
6225   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6226                                                          0>, VEX_4V;
6227   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6228                                                          0>, VEX_4V;
6229   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6230                                                          0>, VEX_4V;
6231   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6232                                                          0>, VEX_4V;
6233   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6234                                                          0>, VEX_4V;
6235   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6236                                                          0>, VEX_4V;
6237 }
6238
6239 let Predicates = [HasAVX2] in {
6240   let isCommutable = 0 in
6241   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6242                                         int_x86_avx2_packusdw>, VEX_4V;
6243   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6244                                         int_x86_avx2_pmins_b>, VEX_4V;
6245   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6246                                         int_x86_avx2_pmins_d>, VEX_4V;
6247   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6248                                         int_x86_avx2_pminu_d>, VEX_4V;
6249   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6250                                         int_x86_avx2_pminu_w>, VEX_4V;
6251   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6252                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6253   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6254                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6255   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6256                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6257   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6258                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6259   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6260                                         int_x86_avx2_pmul_dq>, VEX_4V;
6261 }
6262
6263 let Constraints = "$src1 = $dst" in {
6264   let isCommutable = 0 in
6265   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6266   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6267   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6268   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6269   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6270   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6271   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6272   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6273   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6274   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6275 }
6276
6277 /// SS48I_binop_rm - Simple SSE41 binary operator.
6278 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6279                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6280                           X86MemOperand x86memop, bit Is2Addr = 1> {
6281   let isCommutable = 1 in
6282   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6283        (ins RC:$src1, RC:$src2),
6284        !if(Is2Addr,
6285            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6286            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6287        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6288   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6289        (ins RC:$src1, x86memop:$src2),
6290        !if(Is2Addr,
6291            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6292            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6293        [(set RC:$dst,
6294          (OpVT (OpNode RC:$src1,
6295           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6296 }
6297
6298 let Predicates = [HasAVX] in {
6299   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6300                                 memopv2i64, i128mem, 0>, VEX_4V;
6301   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6302                                  memopv2i64, i128mem, 0>, VEX_4V;
6303 }
6304 let Predicates = [HasAVX2] in {
6305   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6306                                   memopv4i64, i256mem, 0>, VEX_4V;
6307   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6308                                   memopv4i64, i256mem, 0>, VEX_4V;
6309 }
6310
6311 let Constraints = "$src1 = $dst" in {
6312   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6313                                 memopv2i64, i128mem>;
6314   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6315                                 memopv2i64, i128mem>;
6316 }
6317
6318 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6319 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6320                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6321                  X86MemOperand x86memop, bit Is2Addr = 1> {
6322   let isCommutable = 1 in
6323   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6324         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6325         !if(Is2Addr,
6326             !strconcat(OpcodeStr,
6327                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6328             !strconcat(OpcodeStr,
6329                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6330         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6331         OpSize;
6332   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6333         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6334         !if(Is2Addr,
6335             !strconcat(OpcodeStr,
6336                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6337             !strconcat(OpcodeStr,
6338                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6339         [(set RC:$dst,
6340           (IntId RC:$src1,
6341            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6342         OpSize;
6343 }
6344
6345 let Predicates = [HasAVX] in {
6346   let isCommutable = 0 in {
6347     let ExeDomain = SSEPackedSingle in {
6348     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6349                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6350     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6351               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6352     }
6353     let ExeDomain = SSEPackedDouble in {
6354     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6355                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6356     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6357               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6358     }
6359   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6360                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6361   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6362                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6363   }
6364   let ExeDomain = SSEPackedSingle in
6365   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6366                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6367   let ExeDomain = SSEPackedDouble in
6368   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6369                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6370   let ExeDomain = SSEPackedSingle in
6371   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6372                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6373 }
6374
6375 let Predicates = [HasAVX2] in {
6376   let isCommutable = 0 in {
6377   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6378                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6379   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6380                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6381   }
6382 }
6383
6384 let Constraints = "$src1 = $dst" in {
6385   let isCommutable = 0 in {
6386   let ExeDomain = SSEPackedSingle in
6387   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6388                                      VR128, memopv4f32, i128mem>;
6389   let ExeDomain = SSEPackedDouble in
6390   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6391                                      VR128, memopv2f64, i128mem>;
6392   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6393                                      VR128, memopv2i64, i128mem>;
6394   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6395                                      VR128, memopv2i64, i128mem>;
6396   }
6397   let ExeDomain = SSEPackedSingle in
6398   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6399                                   VR128, memopv4f32, i128mem>;
6400   let ExeDomain = SSEPackedDouble in
6401   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6402                                   VR128, memopv2f64, i128mem>;
6403 }
6404
6405 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6406 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6407                                     RegisterClass RC, X86MemOperand x86memop,
6408                                     PatFrag mem_frag, Intrinsic IntId> {
6409   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6410                   (ins RC:$src1, RC:$src2, RC:$src3),
6411                   !strconcat(OpcodeStr,
6412                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6413                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6414                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6415
6416   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6417                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6418                   !strconcat(OpcodeStr,
6419                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6420                   [(set RC:$dst,
6421                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6422                                RC:$src3))],
6423                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6424 }
6425
6426 let Predicates = [HasAVX] in {
6427 let ExeDomain = SSEPackedDouble in {
6428 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6429                                            memopv2f64, int_x86_sse41_blendvpd>;
6430 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6431                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6432 } // ExeDomain = SSEPackedDouble
6433 let ExeDomain = SSEPackedSingle in {
6434 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6435                                            memopv4f32, int_x86_sse41_blendvps>;
6436 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6437                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6438 } // ExeDomain = SSEPackedSingle
6439 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6440                                            memopv2i64, int_x86_sse41_pblendvb>;
6441 }
6442
6443 let Predicates = [HasAVX2] in {
6444 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6445                                            memopv4i64, int_x86_avx2_pblendvb>;
6446 }
6447
6448 let Predicates = [HasAVX] in {
6449   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6450                             (v16i8 VR128:$src2))),
6451             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6452   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6453                             (v4i32 VR128:$src2))),
6454             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6455   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6456                             (v4f32 VR128:$src2))),
6457             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6458   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6459                             (v2i64 VR128:$src2))),
6460             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6461   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6462                             (v2f64 VR128:$src2))),
6463             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6464   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6465                             (v8i32 VR256:$src2))),
6466             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6467   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6468                             (v8f32 VR256:$src2))),
6469             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6470   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6471                             (v4i64 VR256:$src2))),
6472             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6473   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6474                             (v4f64 VR256:$src2))),
6475             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6476 }
6477
6478 let Predicates = [HasAVX2] in {
6479   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6480                             (v32i8 VR256:$src2))),
6481             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6482 }
6483
6484 /// SS41I_ternary_int - SSE 4.1 ternary operator
6485 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6486   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6487                                Intrinsic IntId> {
6488     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6489                     (ins VR128:$src1, VR128:$src2),
6490                     !strconcat(OpcodeStr,
6491                      "\t{$src2, $dst|$dst, $src2}"),
6492                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6493                     OpSize;
6494
6495     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6496                     (ins VR128:$src1, i128mem:$src2),
6497                     !strconcat(OpcodeStr,
6498                      "\t{$src2, $dst|$dst, $src2}"),
6499                     [(set VR128:$dst,
6500                       (IntId VR128:$src1,
6501                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6502   }
6503 }
6504
6505 let ExeDomain = SSEPackedDouble in
6506 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6507                                   int_x86_sse41_blendvpd>;
6508 let ExeDomain = SSEPackedSingle in
6509 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6510                                   int_x86_sse41_blendvps>;
6511 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6512                                   int_x86_sse41_pblendvb>;
6513
6514 let Predicates = [HasSSE41] in {
6515   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6516                             (v16i8 VR128:$src2))),
6517             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6518   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6519                             (v4i32 VR128:$src2))),
6520             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6521   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6522                             (v4f32 VR128:$src2))),
6523             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6524   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6525                             (v2i64 VR128:$src2))),
6526             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6527   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6528                             (v2f64 VR128:$src2))),
6529             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6530 }
6531
6532 let Predicates = [HasAVX] in
6533 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6534                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6535                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6536                        OpSize, VEX;
6537 let Predicates = [HasAVX2] in
6538 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6539                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6540                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6541                          OpSize, VEX;
6542 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6543                        "movntdqa\t{$src, $dst|$dst, $src}",
6544                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6545                        OpSize;
6546
6547 //===----------------------------------------------------------------------===//
6548 // SSE4.2 - Compare Instructions
6549 //===----------------------------------------------------------------------===//
6550
6551 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6552 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6553                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6554                           X86MemOperand x86memop, bit Is2Addr = 1> {
6555   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6556        (ins RC:$src1, RC:$src2),
6557        !if(Is2Addr,
6558            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6559            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6560        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6561        OpSize;
6562   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6563        (ins RC:$src1, x86memop:$src2),
6564        !if(Is2Addr,
6565            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6566            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6567        [(set RC:$dst,
6568          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6569 }
6570
6571 let Predicates = [HasAVX] in
6572   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6573                                  memopv2i64, i128mem, 0>, VEX_4V;
6574
6575 let Predicates = [HasAVX2] in
6576   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6577                                   memopv4i64, i256mem, 0>, VEX_4V;
6578
6579 let Constraints = "$src1 = $dst" in
6580   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6581                                 memopv2i64, i128mem>;
6582
6583 //===----------------------------------------------------------------------===//
6584 // SSE4.2 - String/text Processing Instructions
6585 //===----------------------------------------------------------------------===//
6586
6587 // Packed Compare Implicit Length Strings, Return Mask
6588 multiclass pseudo_pcmpistrm<string asm> {
6589   def REG : PseudoI<(outs VR128:$dst),
6590                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6591     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6592                                                   imm:$src3))]>;
6593   def MEM : PseudoI<(outs VR128:$dst),
6594                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6595     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6596                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6597 }
6598
6599 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6600   let AddedComplexity = 1 in
6601     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6602   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6603 }
6604
6605 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6606   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6607       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6608       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6609   let mayLoad = 1 in
6610   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6611       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6612       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6613 }
6614
6615 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6616   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6617       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6618       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6619   let mayLoad = 1 in
6620   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6621       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6622       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6623 }
6624
6625 // Packed Compare Explicit Length Strings, Return Mask
6626 multiclass pseudo_pcmpestrm<string asm> {
6627   def REG : PseudoI<(outs VR128:$dst),
6628                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6629     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6630                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6631   def MEM : PseudoI<(outs VR128:$dst),
6632                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6633     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6634                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6635 }
6636
6637 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6638   let AddedComplexity = 1 in
6639     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6640   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6641 }
6642
6643 let Predicates = [HasAVX],
6644     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6645   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6646       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6647       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6648   let mayLoad = 1 in
6649   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6650       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6651       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6652 }
6653
6654 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6655   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6656       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6657       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6658   let mayLoad = 1 in
6659   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6660       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6661       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6662 }
6663
6664 // Packed Compare Implicit Length Strings, Return Index
6665 let Defs = [ECX, EFLAGS] in {
6666   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6667     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6668       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6669       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6670       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6671        (implicit EFLAGS)]>, OpSize;
6672     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6673       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6674       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6675       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6676        (implicit EFLAGS)]>, OpSize;
6677   }
6678 }
6679
6680 let Predicates = [HasAVX] in {
6681 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6682                                     VEX;
6683 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6684                                     VEX;
6685 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6686                                     VEX;
6687 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6688                                     VEX;
6689 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6690                                     VEX;
6691 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6692                                     VEX;
6693 }
6694
6695 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6696 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6697 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6698 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6699 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6700 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6701
6702 // Packed Compare Explicit Length Strings, Return Index
6703 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6704   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6705     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6706       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6707       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6708       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6709        (implicit EFLAGS)]>, OpSize;
6710     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6711       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6712       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6713        [(set ECX,
6714              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6715         (implicit EFLAGS)]>, OpSize;
6716   }
6717 }
6718
6719 let Predicates = [HasAVX] in {
6720 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6721                                     VEX;
6722 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6723                                     VEX;
6724 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6725                                     VEX;
6726 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6727                                     VEX;
6728 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6729                                     VEX;
6730 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6731                                     VEX;
6732 }
6733
6734 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6735 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6736 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6737 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6738 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6739 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6740
6741 //===----------------------------------------------------------------------===//
6742 // SSE4.2 - CRC Instructions
6743 //===----------------------------------------------------------------------===//
6744
6745 // No CRC instructions have AVX equivalents
6746
6747 // crc intrinsic instruction
6748 // This set of instructions are only rm, the only difference is the size
6749 // of r and m.
6750 let Constraints = "$src1 = $dst" in {
6751   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6752                       (ins GR32:$src1, i8mem:$src2),
6753                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6754                        [(set GR32:$dst,
6755                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6756                          (load addr:$src2)))]>;
6757   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6758                       (ins GR32:$src1, GR8:$src2),
6759                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6760                        [(set GR32:$dst,
6761                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6762   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6763                       (ins GR32:$src1, i16mem:$src2),
6764                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6765                        [(set GR32:$dst,
6766                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6767                          (load addr:$src2)))]>,
6768                          OpSize;
6769   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6770                       (ins GR32:$src1, GR16:$src2),
6771                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6772                        [(set GR32:$dst,
6773                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6774                          OpSize;
6775   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6776                       (ins GR32:$src1, i32mem:$src2),
6777                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6778                        [(set GR32:$dst,
6779                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6780                          (load addr:$src2)))]>;
6781   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6782                       (ins GR32:$src1, GR32:$src2),
6783                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6784                        [(set GR32:$dst,
6785                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6786   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6787                       (ins GR64:$src1, i8mem:$src2),
6788                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6789                        [(set GR64:$dst,
6790                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6791                          (load addr:$src2)))]>,
6792                          REX_W;
6793   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6794                       (ins GR64:$src1, GR8:$src2),
6795                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6796                        [(set GR64:$dst,
6797                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6798                          REX_W;
6799   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6800                       (ins GR64:$src1, i64mem:$src2),
6801                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6802                        [(set GR64:$dst,
6803                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6804                          (load addr:$src2)))]>,
6805                          REX_W;
6806   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6807                       (ins GR64:$src1, GR64:$src2),
6808                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6809                        [(set GR64:$dst,
6810                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6811                          REX_W;
6812 }
6813
6814 //===----------------------------------------------------------------------===//
6815 // AES-NI Instructions
6816 //===----------------------------------------------------------------------===//
6817
6818 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6819                               Intrinsic IntId128, bit Is2Addr = 1> {
6820   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6821        (ins VR128:$src1, VR128:$src2),
6822        !if(Is2Addr,
6823            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6824            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6825        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6826        OpSize;
6827   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6828        (ins VR128:$src1, i128mem:$src2),
6829        !if(Is2Addr,
6830            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6831            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6832        [(set VR128:$dst,
6833          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6834 }
6835
6836 // Perform One Round of an AES Encryption/Decryption Flow
6837 let Predicates = [HasAVX, HasAES] in {
6838   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6839                          int_x86_aesni_aesenc, 0>, VEX_4V;
6840   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6841                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6842   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6843                          int_x86_aesni_aesdec, 0>, VEX_4V;
6844   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6845                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6846 }
6847
6848 let Constraints = "$src1 = $dst" in {
6849   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6850                          int_x86_aesni_aesenc>;
6851   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6852                          int_x86_aesni_aesenclast>;
6853   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6854                          int_x86_aesni_aesdec>;
6855   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6856                          int_x86_aesni_aesdeclast>;
6857 }
6858
6859 // Perform the AES InvMixColumn Transformation
6860 let Predicates = [HasAVX, HasAES] in {
6861   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6862       (ins VR128:$src1),
6863       "vaesimc\t{$src1, $dst|$dst, $src1}",
6864       [(set VR128:$dst,
6865         (int_x86_aesni_aesimc VR128:$src1))]>,
6866       OpSize, VEX;
6867   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6868       (ins i128mem:$src1),
6869       "vaesimc\t{$src1, $dst|$dst, $src1}",
6870       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6871       OpSize, VEX;
6872 }
6873 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6874   (ins VR128:$src1),
6875   "aesimc\t{$src1, $dst|$dst, $src1}",
6876   [(set VR128:$dst,
6877     (int_x86_aesni_aesimc VR128:$src1))]>,
6878   OpSize;
6879 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6880   (ins i128mem:$src1),
6881   "aesimc\t{$src1, $dst|$dst, $src1}",
6882   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6883   OpSize;
6884
6885 // AES Round Key Generation Assist
6886 let Predicates = [HasAVX, HasAES] in {
6887   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6888       (ins VR128:$src1, i8imm:$src2),
6889       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6890       [(set VR128:$dst,
6891         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6892       OpSize, VEX;
6893   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6894       (ins i128mem:$src1, i8imm:$src2),
6895       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6896       [(set VR128:$dst,
6897         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6898       OpSize, VEX;
6899 }
6900 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6901   (ins VR128:$src1, i8imm:$src2),
6902   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6903   [(set VR128:$dst,
6904     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6905   OpSize;
6906 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6907   (ins i128mem:$src1, i8imm:$src2),
6908   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6909   [(set VR128:$dst,
6910     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6911   OpSize;
6912
6913 //===----------------------------------------------------------------------===//
6914 // CLMUL Instructions
6915 //===----------------------------------------------------------------------===//
6916
6917 // Carry-less Multiplication instructions
6918 let neverHasSideEffects = 1 in {
6919 // AVX carry-less Multiplication instructions
6920 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6921            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6922            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6923            []>;
6924
6925 let mayLoad = 1 in
6926 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6927            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6928            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6929            []>;
6930
6931 let Constraints = "$src1 = $dst" in {
6932 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6933            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6934            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6935            []>;
6936
6937 let mayLoad = 1 in
6938 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6939            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6940            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6941            []>;
6942 } // Constraints = "$src1 = $dst"
6943 } // neverHasSideEffects = 1
6944
6945
6946 multiclass pclmul_alias<string asm, int immop> {
6947   def : InstAlias<!strconcat("pclmul", asm,
6948                            "dq {$src, $dst|$dst, $src}"),
6949                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6950
6951   def : InstAlias<!strconcat("pclmul", asm,
6952                              "dq {$src, $dst|$dst, $src}"),
6953                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6954
6955   def : InstAlias<!strconcat("vpclmul", asm,
6956                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6957                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6958
6959   def : InstAlias<!strconcat("vpclmul", asm,
6960                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6961                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6962 }
6963 defm : pclmul_alias<"hqhq", 0x11>;
6964 defm : pclmul_alias<"hqlq", 0x01>;
6965 defm : pclmul_alias<"lqhq", 0x10>;
6966 defm : pclmul_alias<"lqlq", 0x00>;
6967
6968 //===----------------------------------------------------------------------===//
6969 // AVX Instructions
6970 //===----------------------------------------------------------------------===//
6971
6972 //===----------------------------------------------------------------------===//
6973 // VBROADCAST - Load from memory and broadcast to all elements of the
6974 //              destination operand
6975 //
6976 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6977                     X86MemOperand x86memop, Intrinsic Int> :
6978   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6979         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6980         [(set RC:$dst, (Int addr:$src))]>, VEX;
6981
6982 // AVX2 adds register forms
6983 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
6984                          Intrinsic Int> :
6985   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
6986          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6987          [(set RC:$dst, (Int VR128:$src))]>, VEX;
6988
6989 let ExeDomain = SSEPackedSingle in {
6990   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
6991                                       int_x86_avx_vbroadcast_ss>;
6992   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
6993                                       int_x86_avx_vbroadcast_ss_256>;
6994 }
6995 let ExeDomain = SSEPackedDouble in
6996 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
6997                                     int_x86_avx_vbroadcast_sd_256>;
6998 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
6999                                    int_x86_avx_vbroadcastf128_pd_256>;
7000
7001 let ExeDomain = SSEPackedSingle in {
7002   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7003                                            int_x86_avx2_vbroadcast_ss_ps>;
7004   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7005                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7006 }
7007 let ExeDomain = SSEPackedDouble in
7008 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7009                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7010
7011 let Predicates = [HasAVX2] in
7012 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7013                                    int_x86_avx2_vbroadcasti128>;
7014
7015 let Predicates = [HasAVX] in
7016 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7017           (VBROADCASTF128 addr:$src)>;
7018
7019
7020 //===----------------------------------------------------------------------===//
7021 // VINSERTF128 - Insert packed floating-point values
7022 //
7023 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7024 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7025           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7026           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7027           []>, VEX_4V;
7028 let mayLoad = 1 in
7029 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7030           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7031           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7032           []>, VEX_4V;
7033 }
7034
7035 let Predicates = [HasAVX] in {
7036 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7037           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7038 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7039           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7040 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7041           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7042 }
7043
7044 //===----------------------------------------------------------------------===//
7045 // VEXTRACTF128 - Extract packed floating-point values
7046 //
7047 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7048 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7049           (ins VR256:$src1, i8imm:$src2),
7050           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7051           []>, VEX;
7052 let mayStore = 1 in
7053 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7054           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7055           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7056           []>, VEX;
7057 }
7058
7059 let Predicates = [HasAVX] in {
7060 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7061           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7062 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7063           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7064 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7065           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7066 }
7067
7068 //===----------------------------------------------------------------------===//
7069 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7070 //
7071 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7072                           Intrinsic IntLd, Intrinsic IntLd256,
7073                           Intrinsic IntSt, Intrinsic IntSt256> {
7074   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7075              (ins VR128:$src1, f128mem:$src2),
7076              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7077              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7078              VEX_4V;
7079   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7080              (ins VR256:$src1, f256mem:$src2),
7081              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7082              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7083              VEX_4V;
7084   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7085              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7086              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7087              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7088   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7089              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7090              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7091              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7092 }
7093
7094 let ExeDomain = SSEPackedSingle in
7095 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7096                                  int_x86_avx_maskload_ps,
7097                                  int_x86_avx_maskload_ps_256,
7098                                  int_x86_avx_maskstore_ps,
7099                                  int_x86_avx_maskstore_ps_256>;
7100 let ExeDomain = SSEPackedDouble in
7101 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7102                                  int_x86_avx_maskload_pd,
7103                                  int_x86_avx_maskload_pd_256,
7104                                  int_x86_avx_maskstore_pd,
7105                                  int_x86_avx_maskstore_pd_256>;
7106
7107 //===----------------------------------------------------------------------===//
7108 // VPERMIL - Permute Single and Double Floating-Point Values
7109 //
7110 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7111                       RegisterClass RC, X86MemOperand x86memop_f,
7112                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7113                       Intrinsic IntVar, Intrinsic IntImm> {
7114   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7115              (ins RC:$src1, RC:$src2),
7116              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7117              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7118   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7119              (ins RC:$src1, x86memop_i:$src2),
7120              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7121              [(set RC:$dst, (IntVar RC:$src1,
7122                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7123
7124   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7125              (ins RC:$src1, i8imm:$src2),
7126              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7127              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7128   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7129              (ins x86memop_f:$src1, i8imm:$src2),
7130              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7131              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7132 }
7133
7134 let ExeDomain = SSEPackedSingle in {
7135   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7136                                memopv4f32, memopv2i64,
7137                                int_x86_avx_vpermilvar_ps,
7138                                int_x86_avx_vpermil_ps>;
7139   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7140                                memopv8f32, memopv4i64,
7141                                int_x86_avx_vpermilvar_ps_256,
7142                                int_x86_avx_vpermil_ps_256>;
7143 }
7144 let ExeDomain = SSEPackedDouble in {
7145   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7146                                memopv2f64, memopv2i64,
7147                                int_x86_avx_vpermilvar_pd,
7148                                int_x86_avx_vpermil_pd>;
7149   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7150                                memopv4f64, memopv4i64,
7151                                int_x86_avx_vpermilvar_pd_256,
7152                                int_x86_avx_vpermil_pd_256>;
7153 }
7154
7155 let Predicates = [HasAVX] in {
7156 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7157           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7158 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7159           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7160 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7161           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7162 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7163           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7164 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7165           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7166 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7167           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7168 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7169                                (i8 imm:$imm))),
7170           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7171 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7172           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7173 }
7174
7175 //===----------------------------------------------------------------------===//
7176 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7177 //
7178 let ExeDomain = SSEPackedSingle in {
7179 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7180           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7181           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7182           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7183                               (i8 imm:$src3))))]>, VEX_4V;
7184 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7185           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7186           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7187           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7188                              (i8 imm:$src3)))]>, VEX_4V;
7189 }
7190
7191 let Predicates = [HasAVX] in {
7192 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7193           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7194 def : Pat<(int_x86_avx_vperm2f128_si_256
7195                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7196           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7197
7198 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7199           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7200 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7201           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7202 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7203           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7204 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7205           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7206 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7207           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7208
7209 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7210                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7211           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7212 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7213                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7214           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7215 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7216                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7217           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7218 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7219                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7220           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7221 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7222                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7223           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7224 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7225                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7226           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7227 }
7228
7229 //===----------------------------------------------------------------------===//
7230 // VZERO - Zero YMM registers
7231 //
7232 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7233             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7234   // Zero All YMM registers
7235   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7236                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7237
7238   // Zero Upper bits of YMM registers
7239   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7240                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7241 }
7242
7243 //===----------------------------------------------------------------------===//
7244 // Half precision conversion instructions
7245 //===----------------------------------------------------------------------===//
7246 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7247 let Predicates = [HasAVX, HasF16C] in {
7248   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7249              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7250              [(set RC:$dst, (Int VR128:$src))]>,
7251              T8, OpSize, VEX;
7252   let neverHasSideEffects = 1, mayLoad = 1 in
7253   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7254              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7255 }
7256 }
7257
7258 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7259 let Predicates = [HasAVX, HasF16C] in {
7260   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7261                (ins RC:$src1, i32i8imm:$src2),
7262                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7263                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7264                TA, OpSize, VEX;
7265   let neverHasSideEffects = 1, mayLoad = 1 in
7266   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7267                (ins RC:$src1, i32i8imm:$src2),
7268                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7269                TA, OpSize, VEX;
7270 }
7271 }
7272
7273 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7274 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7275 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7276 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7277
7278 //===----------------------------------------------------------------------===//
7279 // AVX2 Instructions
7280 //===----------------------------------------------------------------------===//
7281
7282 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7283 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7284                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7285                  X86MemOperand x86memop> {
7286   let isCommutable = 1 in
7287   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7288         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7289         !strconcat(OpcodeStr,
7290             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7291         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7292         VEX_4V;
7293   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7294         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7295         !strconcat(OpcodeStr,
7296             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7297         [(set RC:$dst,
7298           (IntId RC:$src1,
7299            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7300         VEX_4V;
7301 }
7302
7303 let isCommutable = 0 in {
7304 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7305                                    VR128, memopv2i64, i128mem>;
7306 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7307                                     VR256, memopv4i64, i256mem>;
7308 }
7309
7310 //===----------------------------------------------------------------------===//
7311 // VPBROADCAST - Load from memory and broadcast to all elements of the
7312 //               destination operand
7313 //
7314 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7315                           X86MemOperand x86memop, PatFrag ld_frag,
7316                           Intrinsic Int128, Intrinsic Int256> {
7317   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7318                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7319                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7320   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7321                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7322                   [(set VR128:$dst,
7323                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7324   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7325                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7326                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7327   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7328                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7329                    [(set VR256:$dst,
7330                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7331 }
7332
7333 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7334                                     int_x86_avx2_pbroadcastb_128,
7335                                     int_x86_avx2_pbroadcastb_256>;
7336 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7337                                     int_x86_avx2_pbroadcastw_128,
7338                                     int_x86_avx2_pbroadcastw_256>;
7339 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7340                                     int_x86_avx2_pbroadcastd_128,
7341                                     int_x86_avx2_pbroadcastd_256>;
7342 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7343                                     int_x86_avx2_pbroadcastq_128,
7344                                     int_x86_avx2_pbroadcastq_256>;
7345
7346 let Predicates = [HasAVX2] in {
7347   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7348           (VPBROADCASTBrm addr:$src)>;
7349   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7350           (VPBROADCASTBYrm addr:$src)>;
7351   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7352           (VPBROADCASTWrm addr:$src)>;
7353   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7354           (VPBROADCASTWYrm addr:$src)>;
7355   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7356           (VPBROADCASTDrm addr:$src)>;
7357   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7358           (VPBROADCASTDYrm addr:$src)>;
7359   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7360           (VPBROADCASTQrm addr:$src)>;
7361   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7362           (VPBROADCASTQYrm addr:$src)>;
7363 }
7364
7365 // AVX1 broadcast patterns
7366 let Predicates = [HasAVX] in {
7367 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7368           (VBROADCASTSSYrm addr:$src)>;
7369 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7370           (VBROADCASTSDrm addr:$src)>;
7371 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7372           (VBROADCASTSSYrm addr:$src)>;
7373 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7374           (VBROADCASTSDrm addr:$src)>;
7375
7376 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7377           (VBROADCASTSSrm addr:$src)>;
7378 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7379           (VBROADCASTSSrm addr:$src)>;
7380 }
7381
7382 //===----------------------------------------------------------------------===//
7383 // VPERM - Permute instructions
7384 //
7385
7386 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7387                      Intrinsic Int> {
7388   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7389                    (ins VR256:$src1, VR256:$src2),
7390                    !strconcat(OpcodeStr,
7391                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7392                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7393   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7394                    (ins VR256:$src1, i256mem:$src2),
7395                    !strconcat(OpcodeStr,
7396                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7397                    [(set VR256:$dst, (Int VR256:$src1,
7398                                       (bitconvert (mem_frag addr:$src2))))]>,
7399                    VEX_4V;
7400 }
7401
7402 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7403 let ExeDomain = SSEPackedSingle in
7404 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7405
7406 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7407                          Intrinsic Int> {
7408   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7409                      (ins VR256:$src1, i8imm:$src2),
7410                      !strconcat(OpcodeStr,
7411                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7412                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7413   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7414                      (ins i256mem:$src1, i8imm:$src2),
7415                      !strconcat(OpcodeStr,
7416                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7417                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7418                      VEX;
7419 }
7420
7421 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7422                             VEX_W;
7423 let ExeDomain = SSEPackedDouble in
7424 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7425                              VEX_W;
7426
7427 //===----------------------------------------------------------------------===//
7428 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7429 //
7430 let AddedComplexity = 1 in {
7431 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7432           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7433           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7434           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7435                             (i8 imm:$src3))))]>, VEX_4V;
7436 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7437           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7438           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7439           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7440                              (i8 imm:$src3)))]>, VEX_4V;
7441 }
7442
7443 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7444 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7445           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7446 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7447           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7448 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7449           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7450
7451 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7452                   (i8 imm:$imm))),
7453           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7454 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7455                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7456           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7457 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7458                   (i8 imm:$imm))),
7459           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7460 }
7461
7462
7463 //===----------------------------------------------------------------------===//
7464 // VINSERTI128 - Insert packed integer values
7465 //
7466 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7467           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7468           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7469           [(set VR256:$dst,
7470             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7471           VEX_4V;
7472 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7473           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7474           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7475           [(set VR256:$dst,
7476             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7477              imm:$src3))]>, VEX_4V;
7478
7479 let Predicates = [HasAVX2] in {
7480 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7481                                    (i32 imm)),
7482           (VINSERTI128rr VR256:$src1, VR128:$src2,
7483                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7484 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7485                                    (i32 imm)),
7486           (VINSERTI128rr VR256:$src1, VR128:$src2,
7487                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7488 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7489                                    (i32 imm)),
7490           (VINSERTI128rr VR256:$src1, VR128:$src2,
7491                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7492 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7493                                    (i32 imm)),
7494           (VINSERTI128rr VR256:$src1, VR128:$src2,
7495                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7496 }
7497
7498 // AVX1 patterns
7499 let Predicates = [HasAVX] in {
7500 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7501                                    (i32 imm)),
7502           (VINSERTF128rr VR256:$src1, VR128:$src2,
7503                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7504 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7505                                    (i32 imm)),
7506           (VINSERTF128rr VR256:$src1, VR128:$src2,
7507                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7508 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7509                                    (i32 imm)),
7510           (VINSERTF128rr VR256:$src1, VR128:$src2,
7511                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7512 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7513                                    (i32 imm)),
7514           (VINSERTF128rr VR256:$src1, VR128:$src2,
7515                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7516 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7517                                    (i32 imm)),
7518           (VINSERTF128rr VR256:$src1, VR128:$src2,
7519                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7520 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7521                                    (i32 imm)),
7522           (VINSERTF128rr VR256:$src1, VR128:$src2,
7523                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7524 }
7525
7526 //===----------------------------------------------------------------------===//
7527 // VEXTRACTI128 - Extract packed integer values
7528 //
7529 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7530           (ins VR256:$src1, i8imm:$src2),
7531           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7532           [(set VR128:$dst,
7533             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7534           VEX;
7535 let neverHasSideEffects = 1, mayStore = 1 in
7536 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7537           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7538           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7539
7540 let Predicates = [HasAVX2] in {
7541 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7542           (v2i64 (VEXTRACTI128rr
7543                     (v4i64 VR256:$src1),
7544                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7545 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7546           (v4i32 (VEXTRACTI128rr
7547                     (v8i32 VR256:$src1),
7548                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7549 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7550           (v8i16 (VEXTRACTI128rr
7551                     (v16i16 VR256:$src1),
7552                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7553 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7554           (v16i8 (VEXTRACTI128rr
7555                     (v32i8 VR256:$src1),
7556                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7557 }
7558
7559 // AVX1 patterns
7560 let Predicates = [HasAVX] in {
7561 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7562           (v4f32 (VEXTRACTF128rr
7563                     (v8f32 VR256:$src1),
7564                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7565 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7566           (v2f64 (VEXTRACTF128rr
7567                     (v4f64 VR256:$src1),
7568                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7569 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7570           (v2i64 (VEXTRACTF128rr
7571                     (v4i64 VR256:$src1),
7572                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7573 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7574           (v4i32 (VEXTRACTF128rr
7575                     (v8i32 VR256:$src1),
7576                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7577 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7578           (v8i16 (VEXTRACTF128rr
7579                     (v16i16 VR256:$src1),
7580                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7581 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7582           (v16i8 (VEXTRACTF128rr
7583                     (v32i8 VR256:$src1),
7584                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7585 }
7586
7587 //===----------------------------------------------------------------------===//
7588 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7589 //
7590 multiclass avx2_pmovmask<string OpcodeStr,
7591                          Intrinsic IntLd128, Intrinsic IntLd256,
7592                          Intrinsic IntSt128, Intrinsic IntSt256> {
7593   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7594              (ins VR128:$src1, i128mem:$src2),
7595              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7596              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7597   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7598              (ins VR256:$src1, i256mem:$src2),
7599              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7600              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7601   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7602              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7603              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7604              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7605   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7606              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7607              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7608              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7609 }
7610
7611 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7612                                 int_x86_avx2_maskload_d,
7613                                 int_x86_avx2_maskload_d_256,
7614                                 int_x86_avx2_maskstore_d,
7615                                 int_x86_avx2_maskstore_d_256>;
7616 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7617                                 int_x86_avx2_maskload_q,
7618                                 int_x86_avx2_maskload_q_256,
7619                                 int_x86_avx2_maskstore_q,
7620                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7621
7622
7623 //===----------------------------------------------------------------------===//
7624 // Variable Bit Shifts
7625 //
7626 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7627                           ValueType vt128, ValueType vt256> {
7628   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7629              (ins VR128:$src1, VR128:$src2),
7630              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7631              [(set VR128:$dst,
7632                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7633              VEX_4V;
7634   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7635              (ins VR128:$src1, i128mem:$src2),
7636              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7637              [(set VR128:$dst,
7638                (vt128 (OpNode VR128:$src1,
7639                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7640              VEX_4V;
7641   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7642              (ins VR256:$src1, VR256:$src2),
7643              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7644              [(set VR256:$dst,
7645                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7646              VEX_4V;
7647   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7648              (ins VR256:$src1, i256mem:$src2),
7649              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7650              [(set VR256:$dst,
7651                (vt256 (OpNode VR256:$src1,
7652                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7653              VEX_4V;
7654 }
7655
7656 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7657 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7658 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7659 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7660 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;