lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 566   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 567             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 568   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 569             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 570
 571   // Move low f32 and clear high bits.
 572   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 573             (SUBREG_TO_REG (i32 0),
 574              (VMOVSSrr (v4f32 (V_SET0)),
 575                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 576   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 577             (SUBREG_TO_REG (i32 0),
 578              (VMOVSSrr (v4i32 (V_SET0)),
 579                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 580   }
 581
 582   let AddedComplexity = 20 in {
 583   // MOVSSrm zeros the high parts of the register; represent this
 584   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 585   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 586             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 587   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 589   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 590             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 591
 592   // MOVSDrm zeros the high parts of the register; represent this
 593   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 594   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 595             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 596   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 597             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 598   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 599             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 600   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 601             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 602   def : Pat<(v2f64 (X86vzload addr:$src)),
 603             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 604
 605   // Represent the same patterns above but in the form they appear for
 606   // 256-bit types
 607   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 608                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 610   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 611                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 612             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 613   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 614                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 615             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 616   }
 617   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 618                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 619             (SUBREG_TO_REG (i32 0),
 620                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 621                            sub_xmm)>;
 622   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 623                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 624             (SUBREG_TO_REG (i64 0),
 625                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 626                            sub_xmm)>;
 627   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 628                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 629             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 630
 631   // Move low f64 and clear high bits.
 632   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 633             (SUBREG_TO_REG (i32 0),
 634              (VMOVSDrr (v2f64 (V_SET0)),
 635                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 636
 637   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 638             (SUBREG_TO_REG (i32 0),
 639              (VMOVSDrr (v2i64 (V_SET0)),
 640                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 641
 642   // Extract and store.
 643   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 644                    addr:$dst),
 645             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 646   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 647                    addr:$dst),
 648             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 649
 650   // Shuffle with VMOVSS
 651   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 652             (VMOVSSrr (v4i32 VR128:$src1),
 653                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 654   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 655             (VMOVSSrr (v4f32 VR128:$src1),
 656                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 657
 658   // 256-bit variants
 659   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 660             (SUBREG_TO_REG (i32 0),
 661               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 662                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 663               sub_xmm)>;
 664   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 665             (SUBREG_TO_REG (i32 0),
 666               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 667                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 668               sub_xmm)>;
 669
 670   // Shuffle with VMOVSD
 671   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 672             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 673   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 677   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 678             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 679
 680   // 256-bit variants
 681   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 682             (SUBREG_TO_REG (i32 0),
 683               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 684                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 685               sub_xmm)>;
 686   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 687             (SUBREG_TO_REG (i32 0),
 688               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 689                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 690               sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 699   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 700             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 701   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 703   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 705 }
 706
 707 let Predicates = [HasSSE1] in {
 708   let AddedComplexity = 15 in {
 709   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 710   // MOVSS to the lower bits.
 711   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 712             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 713   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 714             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 715   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 716             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 717   }
 718
 719   let AddedComplexity = 20 in {
 720   // MOVSSrm already zeros the high parts of the register.
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 722             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 723   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 724             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 725   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 726             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 727   }
 728
 729   // Extract and store.
 730   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 731                    addr:$dst),
 732             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 733
 734   // Shuffle with MOVSS
 735   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 736             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 737   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 738             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 739 }
 740
 741 let Predicates = [HasSSE2] in {
 742   let AddedComplexity = 15 in {
 743   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 744   // MOVSD to the lower bits.
 745   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 746             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 747   }
 748
 749   let AddedComplexity = 20 in {
 750   // MOVSDrm already zeros the high parts of the register.
 751   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 752             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 753   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 754             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 755   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 756             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 757   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 758             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 759   def : Pat<(v2f64 (X86vzload addr:$src)),
 760             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 761   }
 762
 763   // Extract and store.
 764   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 765                    addr:$dst),
 766             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 767
 768   // Shuffle with MOVSD
 769   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 770             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 771   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 772             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 773   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777
 778   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 779   // is during lowering, where it's not possible to recognize the fold cause
 780   // it has two uses through a bitcast. One use disappears at isel time and the
 781   // fold opportunity reappears.
 782   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 789             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 790 }
 791
 792 //===----------------------------------------------------------------------===//
 793 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 794 //===----------------------------------------------------------------------===//
 795
 796 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 797                             X86MemOperand x86memop, PatFrag ld_frag,
 798                             string asm, Domain d,
 799                             OpndItins itins,
 800                             bit IsReMaterializable = 1> {
 801 let neverHasSideEffects = 1 in
 802   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 803               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 808 }
 809
 810 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 811                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 812                               TB, VEX;
 813 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 814                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 815                               TB, OpSize, VEX;
 816 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 817                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 818                               TB, VEX;
 819 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 820                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 821                               TB, OpSize, VEX;
 822
 823 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 824                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 825                               TB, VEX;
 826 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 827                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 828                               TB, OpSize, VEX;
 829 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 830                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 831                               TB, VEX;
 832 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 833                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 834                               TB, OpSize, VEX;
 835 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               TB;
 838 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               TB, OpSize;
 841 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               TB;
 844 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               TB, OpSize;
 847
 848 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 851                    IIC_SSE_MOVA_P_MR>, VEX;
 852 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 853                    "movapd\t{$src, $dst|$dst, $src}",
 854                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 855                    IIC_SSE_MOVA_P_MR>, VEX;
 856 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movups\t{$src, $dst|$dst, $src}",
 858                    [(store (v4f32 VR128:$src), addr:$dst)],
 859                    IIC_SSE_MOVU_P_MR>, VEX;
 860 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 861                    "movupd\t{$src, $dst|$dst, $src}",
 862                    [(store (v2f64 VR128:$src), addr:$dst)],
 863                    IIC_SSE_MOVU_P_MR>, VEX;
 864 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 865                    "movaps\t{$src, $dst|$dst, $src}",
 866                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 867                    IIC_SSE_MOVA_P_MR>, VEX;
 868 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 869                    "movapd\t{$src, $dst|$dst, $src}",
 870                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 871                    IIC_SSE_MOVA_P_MR>, VEX;
 872 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 873                    "movups\t{$src, $dst|$dst, $src}",
 874                    [(store (v8f32 VR256:$src), addr:$dst)],
 875                    IIC_SSE_MOVU_P_MR>, VEX;
 876 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 877                    "movupd\t{$src, $dst|$dst, $src}",
 878                    [(store (v4f64 VR256:$src), addr:$dst)],
 879                    IIC_SSE_MOVU_P_MR>, VEX;
 880
 881 // For disassembler
 882 let isCodeGenOnly = 1 in {
 883   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 884                           (ins VR128:$src),
 885                           "movaps\t{$src, $dst|$dst, $src}", [],
 886                           IIC_SSE_MOVA_P_RR>, VEX;
 887   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 888                            (ins VR128:$src),
 889                            "movapd\t{$src, $dst|$dst, $src}", [],
 890                            IIC_SSE_MOVA_P_RR>, VEX;
 891   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 892                            (ins VR128:$src),
 893                            "movups\t{$src, $dst|$dst, $src}", [],
 894                            IIC_SSE_MOVU_P_RR>, VEX;
 895   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 896                            (ins VR128:$src),
 897                            "movupd\t{$src, $dst|$dst, $src}", [],
 898                            IIC_SSE_MOVU_P_RR>, VEX;
 899   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 900                             (ins VR256:$src),
 901                             "movaps\t{$src, $dst|$dst, $src}", [],
 902                             IIC_SSE_MOVA_P_RR>, VEX;
 903   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 904                             (ins VR256:$src),
 905                             "movapd\t{$src, $dst|$dst, $src}", [],
 906                             IIC_SSE_MOVA_P_RR>, VEX;
 907   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 908                             (ins VR256:$src),
 909                             "movups\t{$src, $dst|$dst, $src}", [],
 910                             IIC_SSE_MOVU_P_RR>, VEX;
 911   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 912                             (ins VR256:$src),
 913                             "movupd\t{$src, $dst|$dst, $src}", [],
 914                             IIC_SSE_MOVU_P_RR>, VEX;
 915 }
 916
 917 let Predicates = [HasAVX] in {
 918 def : Pat<(v8i32 (X86vzmovl
 919                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 920           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 921 def : Pat<(v4i64 (X86vzmovl
 922                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v8f32 (X86vzmovl
 925                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v4f64 (X86vzmovl
 928                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 }
 931
 932
 933 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 934           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 935 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 936           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 937
 938 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 939                    "movaps\t{$src, $dst|$dst, $src}",
 940                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 941                    IIC_SSE_MOVA_P_MR>;
 942 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movapd\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movups\t{$src, $dst|$dst, $src}",
 948                    [(store (v4f32 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVU_P_MR>;
 950 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movupd\t{$src, $dst|$dst, $src}",
 952                    [(store (v2f64 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954
 955 // For disassembler
 956 let isCodeGenOnly = 1 in {
 957   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 958                          "movaps\t{$src, $dst|$dst, $src}", [],
 959                          IIC_SSE_MOVA_P_RR>;
 960   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 961                          "movapd\t{$src, $dst|$dst, $src}", [],
 962                          IIC_SSE_MOVA_P_RR>;
 963   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 964                          "movups\t{$src, $dst|$dst, $src}", [],
 965                          IIC_SSE_MOVU_P_RR>;
 966   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 967                          "movupd\t{$src, $dst|$dst, $src}", [],
 968                          IIC_SSE_MOVU_P_RR>;
 969 }
 970
 971 let Predicates = [HasAVX] in {
 972   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 975             (VMOVUPDmr addr:$dst, VR128:$src)>;
 976 }
 977
 978 let Predicates = [HasSSE1] in
 979   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 980             (MOVUPSmr addr:$dst, VR128:$src)>;
 981 let Predicates = [HasSSE2] in
 982   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 983             (MOVUPDmr addr:$dst, VR128:$src)>;
 984
 985 // Use vmovaps/vmovups for AVX integer load/store.
 986 let Predicates = [HasAVX] in {
 987   // 128-bit load/store
 988   def : Pat<(alignedloadv2i64 addr:$src),
 989             (VMOVAPSrm addr:$src)>;
 990   def : Pat<(loadv2i64 addr:$src),
 991             (VMOVUPSrm addr:$src)>;
 992
 993   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 994             (VMOVAPSmr addr:$dst, VR128:$src)>;
 995   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 996             (VMOVAPSmr addr:$dst, VR128:$src)>;
 997   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 998             (VMOVAPSmr addr:$dst, VR128:$src)>;
 999   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1000             (VMOVAPSmr addr:$dst, VR128:$src)>;
1001   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1002             (VMOVUPSmr addr:$dst, VR128:$src)>;
1003   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1004             (VMOVUPSmr addr:$dst, VR128:$src)>;
1005   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1006             (VMOVUPSmr addr:$dst, VR128:$src)>;
1007   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1008             (VMOVUPSmr addr:$dst, VR128:$src)>;
1009
1010   // 256-bit load/store
1011   def : Pat<(alignedloadv4i64 addr:$src),
1012             (VMOVAPSYrm addr:$src)>;
1013   def : Pat<(loadv4i64 addr:$src),
1014             (VMOVUPSYrm addr:$src)>;
1015   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1016             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1017   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1018             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1019   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1020             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1021   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1022             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1023   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1024             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1025   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1026             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1027   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1028             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1029   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1030             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1031 }
1032
1033 // Use movaps / movups for SSE integer load / store (one byte shorter).
1034 // The instructions selected below are then converted to MOVDQA/MOVDQU
1035 // during the SSE domain pass.
1036 let Predicates = [HasSSE1] in {
1037   def : Pat<(alignedloadv2i64 addr:$src),
1038             (MOVAPSrm addr:$src)>;
1039   def : Pat<(loadv2i64 addr:$src),
1040             (MOVUPSrm addr:$src)>;
1041
1042   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1043             (MOVAPSmr addr:$dst, VR128:$src)>;
1044   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1045             (MOVAPSmr addr:$dst, VR128:$src)>;
1046   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1047             (MOVAPSmr addr:$dst, VR128:$src)>;
1048   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1049             (MOVAPSmr addr:$dst, VR128:$src)>;
1050   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1051             (MOVUPSmr addr:$dst, VR128:$src)>;
1052   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1053             (MOVUPSmr addr:$dst, VR128:$src)>;
1054   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1055             (MOVUPSmr addr:$dst, VR128:$src)>;
1056   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1057             (MOVUPSmr addr:$dst, VR128:$src)>;
1058 }
1059
1060 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1061 // bits are disregarded. FIXME: Set encoding to pseudo!
1062 let neverHasSideEffects = 1 in {
1063 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1064                        "movaps\t{$src, $dst|$dst, $src}", [],
1065                        IIC_SSE_MOVA_P_RR>, VEX;
1066 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1067                        "movapd\t{$src, $dst|$dst, $src}", [],
1068                        IIC_SSE_MOVA_P_RR>, VEX;
1069 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1070                      "movaps\t{$src, $dst|$dst, $src}", [],
1071                      IIC_SSE_MOVA_P_RR>;
1072 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1073                      "movapd\t{$src, $dst|$dst, $src}", [],
1074                      IIC_SSE_MOVA_P_RR>;
1075 }
1076
1077 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1078 // bits are disregarded. FIXME: Set encoding to pseudo!
1079 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1080 let isCodeGenOnly = 1 in {
1081   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1082                          "movaps\t{$src, $dst|$dst, $src}",
1083                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1084                          IIC_SSE_MOVA_P_RM>, VEX;
1085   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1086                          "movapd\t{$src, $dst|$dst, $src}",
1087                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1088                          IIC_SSE_MOVA_P_RM>, VEX;
1089 }
1090 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                      "movaps\t{$src, $dst|$dst, $src}",
1092                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                      IIC_SSE_MOVA_P_RM>;
1094 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                      "movapd\t{$src, $dst|$dst, $src}",
1096                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                      IIC_SSE_MOVA_P_RM>;
1098 }
1099
1100 //===----------------------------------------------------------------------===//
1101 // SSE 1 & 2 - Move Low packed FP Instructions
1102 //===----------------------------------------------------------------------===//
1103
1104 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1105                                  SDNode psnode, SDNode pdnode, string base_opc,
1106                                  string asm_opr, InstrItinClass itin> {
1107   def PSrm : PI<opc, MRMSrcMem,
1108          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1109          !strconcat(base_opc, "s", asm_opr),
1110      [(set RC:$dst,
1111        (psnode RC:$src1,
1112               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1113               itin, SSEPackedSingle>, TB;
1114
1115   def PDrm : PI<opc, MRMSrcMem,
1116          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1117          !strconcat(base_opc, "d", asm_opr),
1118      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1119                               (scalar_to_vector (loadf64 addr:$src2)))))],
1120               itin, SSEPackedDouble>, TB, OpSize;
1121 }
1122
1123 let AddedComplexity = 20 in {
1124   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1125                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1126                      IIC_SSE_MOV_LH>, VEX_4V;
1127 }
1128 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1129   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1130                                    "\t{$src2, $dst|$dst, $src2}",
1131                                    IIC_SSE_MOV_LH>;
1132 }
1133
1134 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1135                    "movlps\t{$src, $dst|$dst, $src}",
1136                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1137                                  (iPTR 0))), addr:$dst)],
1138                                  IIC_SSE_MOV_LH>, VEX;
1139 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1140                    "movlpd\t{$src, $dst|$dst, $src}",
1141                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1142                                  (iPTR 0))), addr:$dst)],
1143                                  IIC_SSE_MOV_LH>, VEX;
1144 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1145                    "movlps\t{$src, $dst|$dst, $src}",
1146                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1147                                  (iPTR 0))), addr:$dst)],
1148                                  IIC_SSE_MOV_LH>;
1149 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1150                    "movlpd\t{$src, $dst|$dst, $src}",
1151                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1152                                  (iPTR 0))), addr:$dst)],
1153                                  IIC_SSE_MOV_LH>;
1154
1155 let Predicates = [HasAVX] in {
1156   // Shuffle with VMOVLPS
1157   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1158             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1160             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1161
1162   // Shuffle with VMOVLPD
1163   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1164             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1165   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1166             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1170                    addr:$src1),
1171             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v4i32 (X86Movlps
1173                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1174             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1175   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1176                    addr:$src1),
1177             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1178   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1181 }
1182
1183 let Predicates = [HasSSE1] in {
1184   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1185   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1186                                  (iPTR 0))), addr:$src1),
1187             (MOVLPSmr addr:$src1, VR128:$src2)>;
1188
1189   // Shuffle with MOVLPS
1190   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1191             (MOVLPSrm VR128:$src1, addr:$src2)>;
1192   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1193             (MOVLPSrm VR128:$src1, addr:$src2)>;
1194   def : Pat<(X86Movlps VR128:$src1,
1195                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1196             (MOVLPSrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1200                                       addr:$src1),
1201             (MOVLPSmr addr:$src1, VR128:$src2)>;
1202   def : Pat<(store (v4i32 (X86Movlps
1203                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1204                               addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206 }
1207
1208 let Predicates = [HasSSE2] in {
1209   // Shuffle with MOVLPD
1210   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1211             (MOVLPDrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1213             (MOVLPDrm VR128:$src1, addr:$src2)>;
1214
1215   // Store patterns
1216   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1217                            addr:$src1),
1218             (MOVLPDmr addr:$src1, VR128:$src2)>;
1219   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1220                            addr:$src1),
1221             (MOVLPDmr addr:$src1, VR128:$src2)>;
1222 }
1223
1224 //===----------------------------------------------------------------------===//
1225 // SSE 1 & 2 - Move Hi packed FP Instructions
1226 //===----------------------------------------------------------------------===//
1227
1228 let AddedComplexity = 20 in {
1229   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1230                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1231                      IIC_SSE_MOV_LH>, VEX_4V;
1232 }
1233 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1234   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1235                                    "\t{$src2, $dst|$dst, $src2}",
1236                                    IIC_SSE_MOV_LH>;
1237 }
1238
1239 // v2f64 extract element 1 is always custom lowered to unpack high to low
1240 // and extract element 0 so the non-store version isn't too horrible.
1241 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1242                    "movhps\t{$src, $dst|$dst, $src}",
1243                    [(store (f64 (vector_extract
1244                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                                             (bc_v2f64 (v4f32 VR128:$src))),
1246                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1247 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1248                    "movhpd\t{$src, $dst|$dst, $src}",
1249                    [(store (f64 (vector_extract
1250                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1251                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1252 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1253                    "movhps\t{$src, $dst|$dst, $src}",
1254                    [(store (f64 (vector_extract
1255                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1256                                             (bc_v2f64 (v4f32 VR128:$src))),
1257                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1258 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1259                    "movhpd\t{$src, $dst|$dst, $src}",
1260                    [(store (f64 (vector_extract
1261                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1262                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1263
1264 let Predicates = [HasAVX] in {
1265   // VMOVHPS patterns
1266   def : Pat<(X86Movlhps VR128:$src1,
1267                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1268             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1269   def : Pat<(X86Movlhps VR128:$src1,
1270                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1271             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1272
1273   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1274   // is during lowering, where it's not possible to recognize the load fold
1275   // cause it has two uses through a bitcast. One use disappears at isel time
1276   // and the fold opportunity reappears.
1277   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1278                       (scalar_to_vector (loadf64 addr:$src2)))),
1279             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1280 }
1281
1282 let Predicates = [HasSSE1] in {
1283   // MOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (MOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1289             (MOVHPSrm VR128:$src1, addr:$src2)>;
1290 }
1291
1292 let Predicates = [HasSSE2] in {
1293   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1294   // is during lowering, where it's not possible to recognize the load fold
1295   // cause it has two uses through a bitcast. One use disappears at isel time
1296   // and the fold opportunity reappears.
1297   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1298                       (scalar_to_vector (loadf64 addr:$src2)))),
1299             (MOVHPDrm VR128:$src1, addr:$src2)>;
1300 }
1301
1302 //===----------------------------------------------------------------------===//
1303 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1304 //===----------------------------------------------------------------------===//
1305
1306 let AddedComplexity = 20 in {
1307   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1308                                        (ins VR128:$src1, VR128:$src2),
1309                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1310                       [(set VR128:$dst,
1311                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1312                         IIC_SSE_MOV_LH>,
1313                       VEX_4V;
1314   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1315                                        (ins VR128:$src1, VR128:$src2),
1316                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1317                       [(set VR128:$dst,
1318                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1319                         IIC_SSE_MOV_LH>,
1320                       VEX_4V;
1321 }
1322 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1323   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movlhps\t{$src2, $dst|$dst, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>;
1329   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1330                                        (ins VR128:$src1, VR128:$src2),
1331                       "movhlps\t{$src2, $dst|$dst, $src2}",
1332                       [(set VR128:$dst,
1333                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1334                         IIC_SSE_MOV_LH>;
1335 }
1336
1337 let Predicates = [HasAVX] in {
1338   // MOVLHPS patterns
1339   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1340             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1341   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1342             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1343
1344   // MOVHLPS patterns
1345   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1346             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1347 }
1348
1349 let Predicates = [HasSSE1] in {
1350   // MOVLHPS patterns
1351   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1352             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1353   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1354             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1355
1356   // MOVHLPS patterns
1357   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1358             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1359 }
1360
1361 //===----------------------------------------------------------------------===//
1362 // SSE 1 & 2 - Conversion Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 def SSE_CVT_PD : OpndItins<
1366   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1367 >;
1368
1369 def SSE_CVT_PS : OpndItins<
1370   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1371 >;
1372
1373 def SSE_CVT_Scalar : OpndItins<
1374   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1375 >;
1376
1377 def SSE_CVT_SS2SI_32 : OpndItins<
1378   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1379 >;
1380
1381 def SSE_CVT_SS2SI_64 : OpndItins<
1382   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1383 >;
1384
1385 def SSE_CVT_SD2SI : OpndItins<
1386   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1387 >;
1388
1389 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1390                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1391                      string asm, OpndItins itins> {
1392   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1393                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1394                         itins.rr>;
1395   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1396                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1397                         itins.rm>;
1398 }
1399
1400 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1401                        X86MemOperand x86memop, string asm, Domain d,
1402                        OpndItins itins> {
1403 let neverHasSideEffects = 1 in {
1404   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1405              [], itins.rr, d>;
1406   let mayLoad = 1 in
1407   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1408              [], itins.rm, d>;
1409 }
1410 }
1411
1412 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1413                           X86MemOperand x86memop, string asm> {
1414 let neverHasSideEffects = 1 in {
1415   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1416               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1417   let mayLoad = 1 in
1418   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1419               (ins DstRC:$src1, x86memop:$src),
1420               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1421 } // neverHasSideEffects = 1
1422 }
1423
1424 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1425                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1426                                 SSE_CVT_SS2SI_32>,
1427                                 XS, VEX, VEX_LIG;
1428 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1429                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1430                                 SSE_CVT_SS2SI_64>,
1431                                 XS, VEX, VEX_W, VEX_LIG;
1432 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1433                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1434                                 SSE_CVT_SD2SI>,
1435                                 XD, VEX, VEX_LIG;
1436 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1437                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1438                                 SSE_CVT_SD2SI>,
1439                                 XD, VEX, VEX_W, VEX_LIG;
1440
1441 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1442 // register, but the same isn't true when only using memory operands,
1443 // provide other assembly "l" and "q" forms to address this explicitly
1444 // where appropriate to do so.
1445 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1446                                   XS, VEX_4V, VEX_LIG;
1447 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1448                                   XS, VEX_4V, VEX_W, VEX_LIG;
1449 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1450                                   XD, VEX_4V, VEX_LIG;
1451 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1452                                   XD, VEX_4V, VEX_W, VEX_LIG;
1453
1454 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1455                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1456 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1457                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1458
1459 let Predicates = [HasAVX], AddedComplexity = 1 in {
1460   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1461             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1462   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1463             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1464   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1465             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1466   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1467             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1468
1469   def : Pat<(f32 (sint_to_fp GR32:$src)),
1470             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1471   def : Pat<(f32 (sint_to_fp GR64:$src)),
1472             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1473   def : Pat<(f64 (sint_to_fp GR32:$src)),
1474             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1475   def : Pat<(f64 (sint_to_fp GR64:$src)),
1476             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1477 }
1478
1479 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1480                       "cvttss2si\t{$src, $dst|$dst, $src}",
1481                       SSE_CVT_SS2SI_32>, XS;
1482 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1483                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1484                       SSE_CVT_SS2SI_64>, XS, REX_W;
1485 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1486                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1487                       SSE_CVT_SD2SI>, XD;
1488 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1489                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1490                       SSE_CVT_SD2SI>, XD, REX_W;
1491 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1492                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1493                       SSE_CVT_Scalar>, XS;
1494 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1496                       SSE_CVT_Scalar>, XS, REX_W;
1497 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1498                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1499                       SSE_CVT_Scalar>, XD;
1500 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1501                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1502                       SSE_CVT_Scalar>, XD, REX_W;
1503
1504 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1505 // and/or XMM operand(s).
1506
1507 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1508                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1509                          string asm, OpndItins itins> {
1510   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1511               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1512               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1513   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1514               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1515               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1516 }
1517
1518 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1519                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1520                     PatFrag ld_frag, string asm, OpndItins itins,
1521                     bit Is2Addr = 1> {
1522   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1523               !if(Is2Addr,
1524                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1525                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1526               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1527               itins.rr>;
1528   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1529               (ins DstRC:$src1, x86memop:$src2),
1530               !if(Is2Addr,
1531                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1532                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1533               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1534               itins.rm>;
1535 }
1536
1537 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1538                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1539                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1540 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1541                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1542                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1543
1544 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1545                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1546 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1547                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1548
1549
1550 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1551           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1552           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1553 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1554           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1555           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1556           VEX_W;
1557 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1558           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1559           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1560 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1561           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1562           SSE_CVT_Scalar, 0>, XD,
1563           VEX_4V, VEX_W;
1564
1565 let Constraints = "$src1 = $dst" in {
1566   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1567                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1568                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1569   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1570                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1571                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1572   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1573                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1574                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1575   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1576                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1577                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1578 }
1579
1580 /// SSE 1 Only
1581
1582 // Aliases for intrinsics
1583 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1584                                     ssmem, sse_load_f32, "cvttss2si",
1585                                     SSE_CVT_SS2SI_32>, XS, VEX;
1586 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1587                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1588                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1589                                    XS, VEX, VEX_W;
1590 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1591                                     sdmem, sse_load_f64, "cvttsd2si",
1592                                     SSE_CVT_SD2SI>, XD, VEX;
1593 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1594                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1595                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1596                                   XD, VEX, VEX_W;
1597 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1598                                     ssmem, sse_load_f32, "cvttss2si",
1599                                     SSE_CVT_SS2SI_32>, XS;
1600 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1601                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1602                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1603 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1604                                     sdmem, sse_load_f64, "cvttsd2si",
1605                                     SSE_CVT_SD2SI>, XD;
1606 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1607                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1608                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1609
1610 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1611                                   ssmem, sse_load_f32, "cvtss2si{l}",
1612                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1613 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1614                                   ssmem, sse_load_f32, "cvtss2si{q}",
1615                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1616
1617 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1618                                ssmem, sse_load_f32, "cvtss2si{l}",
1619                                SSE_CVT_SS2SI_32>, XS;
1620 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1621                                  ssmem, sse_load_f32, "cvtss2si{q}",
1622                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1623
1624 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1625                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1626                                SSEPackedSingle, SSE_CVT_PS>,
1627                                TB, VEX, Requires<[HasAVX]>;
1628 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1629                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1630                                SSEPackedSingle, SSE_CVT_PS>,
1631                                TB, VEX, Requires<[HasAVX]>;
1632
1633 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1634                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1635                             SSEPackedSingle, SSE_CVT_PS>,
1636                             TB, Requires<[HasSSE2]>;
1637
1638 /// SSE 2 Only
1639
1640 // Convert scalar double to scalar single
1641 let neverHasSideEffects = 1 in {
1642 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1643                        (ins FR64:$src1, FR64:$src2),
1644                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1645                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1646 let mayLoad = 1 in
1647 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1648                        (ins FR64:$src1, f64mem:$src2),
1649                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1650                       [], IIC_SSE_CVT_Scalar_RM>,
1651                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1652 }
1653
1654 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1655           Requires<[HasAVX]>;
1656
1657 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1658                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1659                       [(set FR32:$dst, (fround FR64:$src))],
1660                       IIC_SSE_CVT_Scalar_RR>;
1661 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1662                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1663                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1664                       IIC_SSE_CVT_Scalar_RM>,
1665                       XD,
1666                   Requires<[HasSSE2, OptForSize]>;
1667
1668 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1669                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1670                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1671                        [(set VR128:$dst,
1672                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1673                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1674 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1675                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1676                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1677                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1678                                           VR128:$src1, sse_load_f64:$src2))],
1679                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1680
1681 let Constraints = "$src1 = $dst" in {
1682 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1683                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1684                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1685                        [(set VR128:$dst,
1686                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1687                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[HasSSE2]>;
1688 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1689                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1690                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1691                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1692                                           VR128:$src1, sse_load_f64:$src2))],
1693                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[HasSSE2]>;
1694 }
1695
1696 // Convert scalar single to scalar double
1697 // SSE2 instructions with XS prefix
1698 let neverHasSideEffects = 1 in {
1699 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1700                     (ins FR32:$src1, FR32:$src2),
1701                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1702                     [], IIC_SSE_CVT_Scalar_RR>,
1703                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1704 let mayLoad = 1 in
1705 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1706                     (ins FR32:$src1, f32mem:$src2),
1707                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1708                     [], IIC_SSE_CVT_Scalar_RM>,
1709                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1710 }
1711
1712 let AddedComplexity = 1 in { // give AVX priority
1713   def : Pat<(f64 (fextend FR32:$src)),
1714             (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1715   def : Pat<(fextend (loadf32 addr:$src)),
1716             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1717
1718   def : Pat<(extloadf32 addr:$src),
1719             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1720             Requires<[HasAVX, OptForSize]>;
1721   def : Pat<(extloadf32 addr:$src),
1722             (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1723             Requires<[HasAVX, OptForSpeed]>;
1724 } // AddedComplexity = 1
1725
1726 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1727                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1728                    [(set FR64:$dst, (fextend FR32:$src))],
1729                    IIC_SSE_CVT_Scalar_RR>, XS,
1730                  Requires<[HasSSE2]>;
1731 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1732                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1733                    [(set FR64:$dst, (extloadf32 addr:$src))],
1734                    IIC_SSE_CVT_Scalar_RM>, XS,
1735                  Requires<[HasSSE2, OptForSize]>;
1736
1737 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1738 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1739 // combine.
1740 // Since these loads aren't folded into the fextend, we have to match it
1741 // explicitly here.
1742 def : Pat<(fextend (loadf32 addr:$src)),
1743           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1744 def : Pat<(extloadf32 addr:$src),
1745           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1746
1747 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1748                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1749                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1750                     [(set VR128:$dst,
1751                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1752                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1753 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1754                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1755                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1756                     [(set VR128:$dst,
1757                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1758                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1759 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1760 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1761                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1762                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1763                     [(set VR128:$dst,
1764                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1765                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[HasSSE2]>;
1766 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1767                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1768                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1769                     [(set VR128:$dst,
1770                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1771                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[HasSSE2]>;
1772 }
1773
1774 // Convert packed single/double fp to doubleword
1775 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1776                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1777                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1778                        IIC_SSE_CVT_PS_RR>, VEX;
1779 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1780                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1781                        [(set VR128:$dst,
1782                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1783                        IIC_SSE_CVT_PS_RM>, VEX;
1784 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1785                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1786                         [(set VR256:$dst,
1787                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1788                         IIC_SSE_CVT_PS_RR>, VEX;
1789 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1790                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1791                         [(set VR256:$dst,
1792                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1793                         IIC_SSE_CVT_PS_RM>, VEX;
1794 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1796                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1797                      IIC_SSE_CVT_PS_RR>;
1798 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1799                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1800                      [(set VR128:$dst,
1801                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1802                      IIC_SSE_CVT_PS_RM>;
1803
1804
1805 // Convert Packed Double FP to Packed DW Integers
1806 let Predicates = [HasAVX] in {
1807 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1808 // register, but the same isn't true when using memory operands instead.
1809 // Provide other assembly rr and rm forms to address this explicitly.
1810 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1811                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1812                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1813                        VEX;
1814
1815 // XMM only
1816 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1817                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1818 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1819                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1820                        [(set VR128:$dst,
1821                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1822
1823 // YMM only
1824 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1825                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1826                        [(set VR128:$dst,
1827                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX;
1828 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1829                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1830                        [(set VR128:$dst,
1831                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1832                        VEX, VEX_L;
1833 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1834                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1835 }
1836
1837 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1838                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1839                       [(set VR128:$dst,
1840                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1841                       IIC_SSE_CVT_PD_RM>;
1842 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1843                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1844                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1845                       IIC_SSE_CVT_PD_RR>;
1846
1847 // Convert with truncation packed single/double fp to doubleword
1848 // SSE2 packed instructions with XS prefix
1849 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1850                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1851                          [(set VR128:$dst,
1852                            (int_x86_sse2_cvttps2dq VR128:$src))],
1853                          IIC_SSE_CVT_PS_RR>, VEX;
1854 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1855                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1856                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1857                                             (memopv4f32 addr:$src)))],
1858                          IIC_SSE_CVT_PS_RM>, VEX;
1859 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1860                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1861                           [(set VR256:$dst,
1862                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1863                           IIC_SSE_CVT_PS_RR>, VEX;
1864 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1865                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1866                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1867                                              (memopv8f32 addr:$src)))],
1868                           IIC_SSE_CVT_PS_RM>, VEX;
1869
1870 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1871                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1872                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1873                        IIC_SSE_CVT_PS_RR>;
1874 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1875                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1876                        [(set VR128:$dst,
1877                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1878                        IIC_SSE_CVT_PS_RM>;
1879
1880 let Predicates = [HasAVX] in {
1881   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1882             (VCVTDQ2PSrr VR128:$src)>;
1883   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1884             (VCVTDQ2PSrm addr:$src)>;
1885
1886   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1887             (VCVTDQ2PSrr VR128:$src)>;
1888   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1889             (VCVTDQ2PSrm addr:$src)>;
1890
1891   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1892             (VCVTTPS2DQrr VR128:$src)>;
1893   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1894             (VCVTTPS2DQrm addr:$src)>;
1895
1896   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1897             (VCVTDQ2PSYrr VR256:$src)>;
1898   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1899             (VCVTDQ2PSYrm addr:$src)>;
1900
1901   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1902             (VCVTTPS2DQYrr VR256:$src)>;
1903   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1904             (VCVTTPS2DQYrm addr:$src)>;
1905 }
1906
1907 let Predicates = [HasSSE2] in {
1908   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1909             (CVTDQ2PSrr VR128:$src)>;
1910   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1911             (CVTDQ2PSrm addr:$src)>;
1912
1913   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1914             (CVTDQ2PSrr VR128:$src)>;
1915   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1916             (CVTDQ2PSrm addr:$src)>;
1917
1918   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1919             (CVTTPS2DQrr VR128:$src)>;
1920   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1921             (CVTTPS2DQrm addr:$src)>;
1922 }
1923
1924 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1925                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1926                         [(set VR128:$dst,
1927                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1928                               IIC_SSE_CVT_PD_RR>, VEX;
1929
1930 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1931                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1932                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1933                       IIC_SSE_CVT_PD_RR>;
1934 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1935                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1936                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1937                                         (memopv2f64 addr:$src)))],
1938                                         IIC_SSE_CVT_PD_RM>;
1939
1940 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1941 // register, but the same isn't true when using memory operands instead.
1942 // Provide other assembly rr and rm forms to address this explicitly.
1943
1944 // XMM only
1945 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1946                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1947 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1948                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1949                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1950                                             (memopv2f64 addr:$src)))],
1951                          IIC_SSE_CVT_PD_RM>, VEX;
1952
1953 // YMM only
1954 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1955                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1956                          [(set VR128:$dst,
1957                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1958                          IIC_SSE_CVT_PD_RR>, VEX;
1959 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1960                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1961                          [(set VR128:$dst,
1962                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1963                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1964 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1965                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1966
1967 let Predicates = [HasAVX] in {
1968   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1969             (VCVTTPD2DQYrr VR256:$src)>;
1970   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1971             (VCVTTPD2DQYrm addr:$src)>;
1972 } // Predicates = [HasAVX]
1973
1974 // Convert packed single to packed double
1975 let Predicates = [HasAVX] in {
1976                   // SSE2 instructions without OpSize prefix
1977 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1978                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1979                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1980                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1981 let neverHasSideEffects = 1, mayLoad = 1 in
1982 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1983                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1984                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1985 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1986                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1987                      [(set VR256:$dst,
1988                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
1989                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1990 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1991                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1992                      [(set VR256:$dst,
1993                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
1994                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1995 }
1996
1997 let Predicates = [HasSSE2] in {
1998 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2000                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2001                        IIC_SSE_CVT_PD_RR>, TB;
2002 let neverHasSideEffects = 1, mayLoad = 1 in
2003 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2004                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2005                        IIC_SSE_CVT_PD_RM>, TB;
2006 }
2007
2008 // Convert Packed DW Integers to Packed Double FP
2009 let Predicates = [HasAVX] in {
2010 let neverHasSideEffects = 1, mayLoad = 1 in
2011 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2012                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2013                      []>, VEX;
2014 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2015                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2016                      [(set VR128:$dst,
2017                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2018 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2019                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2020                      [(set VR256:$dst,
2021                        (int_x86_avx_cvtdq2_pd_256
2022                         (bitconvert (memopv2i64 addr:$src))))]>, VEX;
2023 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2024                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2025                      [(set VR256:$dst,
2026                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX;
2027 }
2028
2029 let neverHasSideEffects = 1, mayLoad = 1 in
2030 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2031                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2032                        IIC_SSE_CVT_PD_RR>;
2033 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2034                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2035                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2036                        IIC_SSE_CVT_PD_RM>;
2037
2038 // AVX 256-bit register conversion intrinsics
2039 let Predicates = [HasAVX] in {
2040   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2041             (VCVTDQ2PDYrr VR128:$src)>;
2042   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2043             (VCVTDQ2PDYrm addr:$src)>;
2044 } // Predicates = [HasAVX]
2045
2046 // Convert packed double to packed single
2047 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2048 // register, but the same isn't true when using memory operands instead.
2049 // Provide other assembly rr and rm forms to address this explicitly.
2050 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2051                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2052                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2053                        IIC_SSE_CVT_PD_RR>, VEX;
2054
2055 // XMM only
2056 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2057                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2058 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2059                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2060                         [(set VR128:$dst,
2061                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2062                         IIC_SSE_CVT_PD_RM>, VEX;
2063
2064 // YMM only
2065 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2066                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2067                         [(set VR128:$dst,
2068                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2069                         IIC_SSE_CVT_PD_RR>, VEX;
2070 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2071                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2072                         [(set VR128:$dst,
2073                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2074                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2075 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2076                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2077
2078 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2079                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2080                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2081                      IIC_SSE_CVT_PD_RR>;
2082 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2083                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2084                      [(set VR128:$dst,
2085                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2086                      IIC_SSE_CVT_PD_RM>;
2087
2088
2089 // AVX 256-bit register conversion intrinsics
2090 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2091 // whenever possible to avoid declaring two versions of each one.
2092 let Predicates = [HasAVX] in {
2093   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2094             (VCVTDQ2PSYrr VR256:$src)>;
2095   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2096             (VCVTDQ2PSYrm addr:$src)>;
2097
2098   // Match fround and fextend for 128/256-bit conversions
2099   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2100             (VCVTPD2PSYrr VR256:$src)>;
2101   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2102             (VCVTPD2PSYrm addr:$src)>;
2103
2104   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2105             (VCVTPS2PDYrr VR128:$src)>;
2106   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2107             (VCVTPS2PDYrm addr:$src)>;
2108 }
2109
2110 //===----------------------------------------------------------------------===//
2111 // SSE 1 & 2 - Compare Instructions
2112 //===----------------------------------------------------------------------===//
2113
2114 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2115 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2116                             Operand CC, SDNode OpNode, ValueType VT,
2117                             PatFrag ld_frag, string asm, string asm_alt,
2118                             OpndItins itins> {
2119   def rr : SIi8<0xC2, MRMSrcReg,
2120                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2121                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2122                 itins.rr>;
2123   def rm : SIi8<0xC2, MRMSrcMem,
2124                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2125                 [(set RC:$dst, (OpNode (VT RC:$src1),
2126                                          (ld_frag addr:$src2), imm:$cc))],
2127                                          itins.rm>;
2128
2129   // Accept explicit immediate argument form instead of comparison code.
2130   let neverHasSideEffects = 1 in {
2131     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2132                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2133                       IIC_SSE_ALU_F32S_RR>;
2134     let mayLoad = 1 in
2135     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2136                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2137                       IIC_SSE_ALU_F32S_RM>;
2138   }
2139 }
2140
2141 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2142                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2143                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2144                  SSE_ALU_F32S>,
2145                  XS, VEX_4V, VEX_LIG;
2146 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2147                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2148                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2149                  SSE_ALU_F32S>, // same latency as 32 bit compare
2150                  XD, VEX_4V, VEX_LIG;
2151
2152 let Constraints = "$src1 = $dst" in {
2153   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2154                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2155                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2156                   XS;
2157   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2158                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2159                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2160                   SSE_ALU_F32S>, // same latency as 32 bit compare
2161                   XD;
2162 }
2163
2164 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2165                          Intrinsic Int, string asm, OpndItins itins> {
2166   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2167                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2168                         [(set VR128:$dst, (Int VR128:$src1,
2169                                                VR128:$src, imm:$cc))],
2170                                                itins.rr>;
2171   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2172                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2173                         [(set VR128:$dst, (Int VR128:$src1,
2174                                                (load addr:$src), imm:$cc))],
2175                                                itins.rm>;
2176 }
2177
2178 // Aliases to match intrinsics which expect XMM operand(s).
2179 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2180                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2181                      SSE_ALU_F32S>,
2182                      XS, VEX_4V;
2183 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2184                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2185                      SSE_ALU_F32S>, // same latency as f32
2186                      XD, VEX_4V;
2187 let Constraints = "$src1 = $dst" in {
2188   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2189                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2190                        SSE_ALU_F32S>, XS;
2191   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2192                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2193                        SSE_ALU_F32S>, // same latency as f32
2194                        XD;
2195 }
2196
2197
2198 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2199 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2200                             ValueType vt, X86MemOperand x86memop,
2201                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2202   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2203                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2204                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2205                      IIC_SSE_COMIS_RR, d>;
2206   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2207                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2208                      [(set EFLAGS, (OpNode (vt RC:$src1),
2209                                            (ld_frag addr:$src2)))],
2210                                            IIC_SSE_COMIS_RM, d>;
2211 }
2212
2213 let Defs = [EFLAGS] in {
2214   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2215                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2216   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2217                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2218                                   VEX_LIG;
2219   let Pattern = []<dag> in {
2220     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2221                                     "comiss", SSEPackedSingle>, TB, VEX,
2222                                     VEX_LIG;
2223     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2224                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2225                                     VEX_LIG;
2226   }
2227
2228   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2229                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2230   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2231                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2232
2233   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2234                             load, "comiss", SSEPackedSingle>, TB, VEX;
2235   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2236                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2237   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2238                                   "ucomiss", SSEPackedSingle>, TB;
2239   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2240                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2241
2242   let Pattern = []<dag> in {
2243     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2244                                     "comiss", SSEPackedSingle>, TB;
2245     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2246                                     "comisd", SSEPackedDouble>, TB, OpSize;
2247   }
2248
2249   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2250                               load, "ucomiss", SSEPackedSingle>, TB;
2251   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2252                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2253
2254   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2255                                   "comiss", SSEPackedSingle>, TB;
2256   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2257                                   "comisd", SSEPackedDouble>, TB, OpSize;
2258 } // Defs = [EFLAGS]
2259
2260 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2261 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2262                             Operand CC, Intrinsic Int, string asm,
2263                             string asm_alt, Domain d> {
2264   def rri : PIi8<0xC2, MRMSrcReg,
2265              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2266              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2267              IIC_SSE_CMPP_RR, d>;
2268   def rmi : PIi8<0xC2, MRMSrcMem,
2269              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2270              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2271              IIC_SSE_CMPP_RM, d>;
2272
2273   // Accept explicit immediate argument form instead of comparison code.
2274   let neverHasSideEffects = 1 in {
2275     def rri_alt : PIi8<0xC2, MRMSrcReg,
2276                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2277                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2278     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2279                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2280                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2281   }
2282 }
2283
2284 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2285                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2286                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2287                SSEPackedSingle>, TB, VEX_4V;
2288 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2289                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2290                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2291                SSEPackedDouble>, TB, OpSize, VEX_4V;
2292 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2293                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2294                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2295                SSEPackedSingle>, TB, VEX_4V;
2296 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2297                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2298                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2299                SSEPackedDouble>, TB, OpSize, VEX_4V;
2300 let Constraints = "$src1 = $dst" in {
2301   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2302                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2303                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2304                  SSEPackedSingle>, TB;
2305   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2306                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2307                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2308                  SSEPackedDouble>, TB, OpSize;
2309 }
2310
2311 let Predicates = [HasAVX] in {
2312 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2313           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2314 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2315           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2316 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2317           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2318 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2319           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2320
2321 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2322           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2323 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2324           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2325 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2326           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2327 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2328           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2329 }
2330
2331 let Predicates = [HasSSE1] in {
2332 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2333           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2334 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2335           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2336 }
2337
2338 let Predicates = [HasSSE2] in {
2339 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2340           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2341 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2342           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2343 }
2344
2345 //===----------------------------------------------------------------------===//
2346 // SSE 1 & 2 - Shuffle Instructions
2347 //===----------------------------------------------------------------------===//
2348
2349 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2350 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2351                          ValueType vt, string asm, PatFrag mem_frag,
2352                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2353   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2354                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2355                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2356                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2357   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2358     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2359                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2360                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2361                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2362 }
2363
2364 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2365            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2366            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2367 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2368            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2369            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2370 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2371            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2372            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2373 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2374            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2375            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2376
2377 let Constraints = "$src1 = $dst" in {
2378   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2379                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2380                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2381                     TB;
2382   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2383                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2384                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2385                     TB, OpSize;
2386 }
2387
2388 let Predicates = [HasAVX] in {
2389   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2390                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2391             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2392   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2393             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2394
2395   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2396                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2397             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2398   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2399             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2400
2401   // 256-bit patterns
2402   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2403             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2404   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2405                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2406             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2407
2408   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2409             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2410   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2411                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2412             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2413 }
2414
2415 let Predicates = [HasSSE1] in {
2416   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2417                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2418             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2419   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2420             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2421 }
2422
2423 let Predicates = [HasSSE2] in {
2424   // Generic SHUFPD patterns
2425   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2426                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2427             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2428   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2429             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2430 }
2431
2432 //===----------------------------------------------------------------------===//
2433 // SSE 1 & 2 - Unpack Instructions
2434 //===----------------------------------------------------------------------===//
2435
2436 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2437 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2438                                    PatFrag mem_frag, RegisterClass RC,
2439                                    X86MemOperand x86memop, string asm,
2440                                    Domain d> {
2441     def rr : PI<opc, MRMSrcReg,
2442                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2443                 asm, [(set RC:$dst,
2444                            (vt (OpNode RC:$src1, RC:$src2)))],
2445                            IIC_SSE_UNPCK, d>;
2446     def rm : PI<opc, MRMSrcMem,
2447                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2448                 asm, [(set RC:$dst,
2449                            (vt (OpNode RC:$src1,
2450                                        (mem_frag addr:$src2))))],
2451                                        IIC_SSE_UNPCK, d>;
2452 }
2453
2454 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2455       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                      SSEPackedSingle>, TB, VEX_4V;
2457 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2458       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2459                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2460 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2461       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2462                      SSEPackedSingle>, TB, VEX_4V;
2463 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2464       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2465                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2466
2467 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2468       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2469                      SSEPackedSingle>, TB, VEX_4V;
2470 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2471       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2472                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2473 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2474       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2475                      SSEPackedSingle>, TB, VEX_4V;
2476 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2477       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2478                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2479
2480 let Constraints = "$src1 = $dst" in {
2481   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2482         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2483                        SSEPackedSingle>, TB;
2484   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2485         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2486                        SSEPackedDouble>, TB, OpSize;
2487   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2488         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2489                        SSEPackedSingle>, TB;
2490   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2491         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2492                        SSEPackedDouble>, TB, OpSize;
2493 } // Constraints = "$src1 = $dst"
2494
2495 let Predicates = [HasAVX], AddedComplexity = 1 in {
2496   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2497   // problem is during lowering, where it's not possible to recognize the load
2498   // fold cause it has two uses through a bitcast. One use disappears at isel
2499   // time and the fold opportunity reappears.
2500   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2501             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2502 }
2503
2504 let Predicates = [HasSSE2] in {
2505   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2506   // problem is during lowering, where it's not possible to recognize the load
2507   // fold cause it has two uses through a bitcast. One use disappears at isel
2508   // time and the fold opportunity reappears.
2509   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2510             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2511 }
2512
2513 //===----------------------------------------------------------------------===//
2514 // SSE 1 & 2 - Extract Floating-Point Sign mask
2515 //===----------------------------------------------------------------------===//
2516
2517 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2518 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2519                                 Domain d> {
2520   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2521                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2522                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2523   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2524                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2525                 IIC_SSE_MOVMSK, d>, REX_W;
2526 }
2527
2528 let Predicates = [HasAVX] in {
2529   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2530                                         "movmskps", SSEPackedSingle>, TB, VEX;
2531   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2532                                         "movmskpd", SSEPackedDouble>, TB,
2533                                         OpSize, VEX;
2534   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2535                                         "movmskps", SSEPackedSingle>, TB, VEX;
2536   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2537                                         "movmskpd", SSEPackedDouble>, TB,
2538                                         OpSize, VEX;
2539
2540   def : Pat<(i32 (X86fgetsign FR32:$src)),
2541             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2542   def : Pat<(i64 (X86fgetsign FR32:$src)),
2543             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2544   def : Pat<(i32 (X86fgetsign FR64:$src)),
2545             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2546   def : Pat<(i64 (X86fgetsign FR64:$src)),
2547             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2548
2549   // Assembler Only
2550   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2551              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2552              SSEPackedSingle>, TB, VEX;
2553   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2554              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2555              SSEPackedDouble>, TB,
2556              OpSize, VEX;
2557   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2558              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2559              SSEPackedSingle>, TB, VEX;
2560   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2561              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2562              SSEPackedDouble>, TB,
2563              OpSize, VEX;
2564 }
2565
2566 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2567                                      SSEPackedSingle>, TB;
2568 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2569                                      SSEPackedDouble>, TB, OpSize;
2570
2571 def : Pat<(i32 (X86fgetsign FR32:$src)),
2572           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2573       Requires<[HasSSE1]>;
2574 def : Pat<(i64 (X86fgetsign FR32:$src)),
2575           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2576       Requires<[HasSSE1]>;
2577 def : Pat<(i32 (X86fgetsign FR64:$src)),
2578           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2579       Requires<[HasSSE2]>;
2580 def : Pat<(i64 (X86fgetsign FR64:$src)),
2581           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2582       Requires<[HasSSE2]>;
2583
2584 //===---------------------------------------------------------------------===//
2585 // SSE2 - Packed Integer Logical Instructions
2586 //===---------------------------------------------------------------------===//
2587
2588 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2589
2590 /// PDI_binop_rm - Simple SSE2 binary operator.
2591 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2592                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2593                         X86MemOperand x86memop,
2594                         OpndItins itins,
2595                         bit IsCommutable = 0,
2596                         bit Is2Addr = 1> {
2597   let isCommutable = IsCommutable in
2598   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2599        (ins RC:$src1, RC:$src2),
2600        !if(Is2Addr,
2601            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2602            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2603        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2604   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2605        (ins RC:$src1, x86memop:$src2),
2606        !if(Is2Addr,
2607            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2608            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2609        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2610                                      (bitconvert (memop_frag addr:$src2)))))],
2611                                      itins.rm>;
2612 }
2613 } // ExeDomain = SSEPackedInt
2614
2615 // These are ordered here for pattern ordering requirements with the fp versions
2616
2617 let Predicates = [HasAVX] in {
2618 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2619                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2620 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2621                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2622 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2623                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2624 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2625                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2626 }
2627
2628 let Constraints = "$src1 = $dst" in {
2629 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2630                          i128mem, SSE_BIT_ITINS_P, 1>;
2631 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2632                          i128mem, SSE_BIT_ITINS_P, 1>;
2633 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2634                          i128mem, SSE_BIT_ITINS_P, 1>;
2635 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2636                           i128mem, SSE_BIT_ITINS_P, 0>;
2637 } // Constraints = "$src1 = $dst"
2638
2639 let Predicates = [HasAVX2] in {
2640 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2641                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2642 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2643                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2644 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2645                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2646 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2647                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2648 }
2649
2650 //===----------------------------------------------------------------------===//
2651 // SSE 1 & 2 - Logical Instructions
2652 //===----------------------------------------------------------------------===//
2653
2654 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2655 ///
2656 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2657                                        SDNode OpNode, OpndItins itins> {
2658   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2659               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2660               TB, VEX_4V;
2661
2662   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2663         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2664         TB, OpSize, VEX_4V;
2665
2666   let Constraints = "$src1 = $dst" in {
2667     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2668                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2669                 TB;
2670
2671     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2672                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2673                 TB, OpSize;
2674   }
2675 }
2676
2677 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2678 let mayLoad = 0 in {
2679   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2680                 SSE_BIT_ITINS_P>;
2681   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2682                 SSE_BIT_ITINS_P>;
2683   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2684                 SSE_BIT_ITINS_P>;
2685 }
2686
2687 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2688   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2689                 SSE_BIT_ITINS_P>;
2690
2691 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2692 ///
2693 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2694                                    SDNode OpNode> {
2695   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2696   // are all promoted to v2i64, and the patterns are covered by the int
2697   // version. This is needed in SSE only, because v2i64 isn't supported on
2698   // SSE1, but only on SSE2.
2699   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2700        !strconcat(OpcodeStr, "ps"), f128mem, [],
2701        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2702                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2703
2704   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2705        !strconcat(OpcodeStr, "pd"), f128mem,
2706        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2707                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2708        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2709                                  (memopv2i64 addr:$src2)))], 0>,
2710                                                  TB, OpSize, VEX_4V;
2711   let Constraints = "$src1 = $dst" in {
2712     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2713          !strconcat(OpcodeStr, "ps"), f128mem,
2714          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2715          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2716                                    (memopv2i64 addr:$src2)))]>, TB;
2717
2718     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2719          !strconcat(OpcodeStr, "pd"), f128mem,
2720          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2721                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2722          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2723                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2724   }
2725 }
2726
2727 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2728 ///
2729 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2730                                      SDNode OpNode> {
2731     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2732           !strconcat(OpcodeStr, "ps"), f256mem,
2733           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2734           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2735                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2736
2737     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2738           !strconcat(OpcodeStr, "pd"), f256mem,
2739           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2740                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2741           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2742                                     (memopv4i64 addr:$src2)))], 0>,
2743                                     TB, OpSize, VEX_4V;
2744 }
2745
2746 // AVX 256-bit packed logical ops forms
2747 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2748 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2749 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2750 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2751
2752 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2753 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2754 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2755 let isCommutable = 0 in
2756   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2757
2758 //===----------------------------------------------------------------------===//
2759 // SSE 1 & 2 - Arithmetic Instructions
2760 //===----------------------------------------------------------------------===//
2761
2762 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2763 /// vector forms.
2764 ///
2765 /// In addition, we also have a special variant of the scalar form here to
2766 /// represent the associated intrinsic operation.  This form is unlike the
2767 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2768 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2769 ///
2770 /// These three forms can each be reg+reg or reg+mem.
2771 ///
2772
2773 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2774 /// classes below
2775 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2776                                   SizeItins itins,
2777                                   bit Is2Addr = 1> {
2778   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2779                             OpNode, FR32, f32mem,
2780                             itins.s, Is2Addr>, XS;
2781   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2782                             OpNode, FR64, f64mem,
2783                             itins.d, Is2Addr>, XD;
2784 }
2785
2786 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2787                                    SizeItins itins,
2788                                    bit Is2Addr = 1> {
2789   let mayLoad = 0 in {
2790   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2791               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2792               TB;
2793   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2794               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2795               TB, OpSize;
2796   }
2797 }
2798
2799 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2800                                     SDNode OpNode,
2801                                     SizeItins itins> {
2802   let mayLoad = 0 in {
2803     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2804                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2805                 TB;
2806     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2807                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2808                 TB, OpSize;
2809   }
2810 }
2811
2812 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2813                                       SizeItins itins,
2814                                       bit Is2Addr = 1> {
2815   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2816      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2817      itins.s, Is2Addr>, XS;
2818   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2819      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2820      itins.d, Is2Addr>, XD;
2821 }
2822
2823 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2824                                       SizeItins itins,
2825                                       bit Is2Addr = 1> {
2826   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2827      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2828                               SSEPackedSingle, itins.s, Is2Addr>,
2829                               TB;
2830
2831   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2832      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2833                               SSEPackedDouble, itins.d, Is2Addr>,
2834                               TB, OpSize;
2835 }
2836
2837 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2838                                         SizeItins itins> {
2839   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2840      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2841       SSEPackedSingle, itins.s, 0>, TB;
2842
2843   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2844      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2845       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2846 }
2847
2848 // Binary Arithmetic instructions
2849 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2850             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2851               VEX_4V, VEX_LIG;
2852 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2853             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2854               VEX_4V;
2855 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2856             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2857               VEX_4V, VEX_LIG;
2858 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2859             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2860               VEX_4V;
2861
2862 let isCommutable = 0 in {
2863   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2864               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2865                 VEX_4V, VEX_LIG;
2866   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2867               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>, VEX_4V;
2868   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2869               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2870                 VEX_4V, VEX_LIG;
2871   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2872               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2873                 VEX_4V;
2874   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2875               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2876                 VEX_4V, VEX_LIG;
2877   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2878               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2879               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2880               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2881                 VEX_4V;
2882   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2883               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2884                 VEX_4V, VEX_LIG;
2885   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2886               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2887               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2888               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2889                 VEX_4V;
2890 }
2891
2892 let Constraints = "$src1 = $dst" in {
2893   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2894              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2895              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2896   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2897              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2898              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2899
2900   let isCommutable = 0 in {
2901     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2902                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2903                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2904     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2905                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2906                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2907     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2908                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2909                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2910                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2911     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2912                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2913                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2914                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2915   }
2916 }
2917
2918 /// Unop Arithmetic
2919 /// In addition, we also have a special variant of the scalar form here to
2920 /// represent the associated intrinsic operation.  This form is unlike the
2921 /// plain scalar form, in that it takes an entire vector (instead of a
2922 /// scalar) and leaves the top elements undefined.
2923 ///
2924 /// And, we have a special variant form for a full-vector intrinsic form.
2925
2926 def SSE_SQRTP : OpndItins<
2927   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2928 >;
2929
2930 def SSE_SQRTS : OpndItins<
2931   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2932 >;
2933
2934 def SSE_RCPP : OpndItins<
2935   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2936 >;
2937
2938 def SSE_RCPS : OpndItins<
2939   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2940 >;
2941
2942 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2943 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2944                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2945   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2946                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2947                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2948   // For scalar unary operations, fold a load into the operation
2949   // only in OptForSize mode. It eliminates an instruction, but it also
2950   // eliminates a whole-register clobber (the load), so it introduces a
2951   // partial register update condition.
2952   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2953                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2954                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2955             Requires<[HasSSE1, OptForSize]>;
2956   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2957                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2958                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2959   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2960                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2961                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2962 }
2963
2964 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2965 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2966   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2967                 !strconcat(OpcodeStr,
2968                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2969   let mayLoad = 1 in
2970   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2971                 !strconcat(OpcodeStr,
2972                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2973   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2974                 (ins VR128:$src1, ssmem:$src2),
2975                 !strconcat(OpcodeStr,
2976                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2977 }
2978
2979 /// sse1_fp_unop_p - SSE1 unops in packed form.
2980 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2981                           OpndItins itins> {
2982   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2983               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2984               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
2985   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2986                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2987                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
2988 }
2989
2990 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2991 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
2992                             OpndItins itins> {
2993   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2994               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2995               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
2996               itins.rr>;
2997   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2998                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2999                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3000                 itins.rm>;
3001 }
3002
3003 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3004 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3005                               Intrinsic V4F32Int, OpndItins itins> {
3006   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3007                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3008                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3009                     itins.rr>;
3010   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3011                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3012                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3013                     itins.rm>;
3014 }
3015
3016 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3017 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3018                                 Intrinsic V4F32Int, OpndItins itins> {
3019   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3020                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3021                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3022                     itins.rr>;
3023   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3024                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3025                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3026                     itins.rm>;
3027 }
3028
3029 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3030 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3031                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3032   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3033                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3034                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3035   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3036   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3037                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3038                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3039             Requires<[HasSSE2, OptForSize]>;
3040   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3041                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3042                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3043   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3044                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3045                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3046 }
3047
3048 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3049 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3050   let neverHasSideEffects = 1 in {
3051   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3052                !strconcat(OpcodeStr,
3053                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3054   let mayLoad = 1 in
3055   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3056                !strconcat(OpcodeStr,
3057                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3058   }
3059   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3060                (ins VR128:$src1, sdmem:$src2),
3061                !strconcat(OpcodeStr,
3062                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3063 }
3064
3065 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3066 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3067                           SDNode OpNode, OpndItins itins> {
3068   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3069               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3070               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3071   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3072                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3073                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3074 }
3075
3076 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3077 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3078                           OpndItins itins> {
3079   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3080               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3081               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3082               itins.rr>;
3083   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3084                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3085                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3086                 itins.rm>;
3087 }
3088
3089 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3090 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3091                               Intrinsic V2F64Int, OpndItins itins> {
3092   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3093                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3094                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3095                     itins.rr>;
3096   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3097                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3098                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3099                     itins.rm>;
3100 }
3101
3102 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3103 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3104                                 Intrinsic V2F64Int, OpndItins itins> {
3105   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3106                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3107                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3108                     itins.rr>;
3109   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3110                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3111                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3112                     itins.rm>;
3113 }
3114
3115 let Predicates = [HasAVX] in {
3116   // Square root.
3117   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3118                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3119
3120   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3121                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3122                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3123                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3124                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3125                                    SSE_SQRTP>,
3126                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3127                                     SSE_SQRTP>,
3128                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3129                                     SSE_SQRTP>,
3130                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3131                                     SSE_SQRTP>,
3132                 VEX;
3133
3134   // Reciprocal approximations. Note that these typically require refinement
3135   // in order to obtain suitable precision.
3136   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3137   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3138                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3139                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3140                                     SSE_SQRTP>,
3141                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3142                                     SSE_SQRTP>, VEX;
3143
3144   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3145   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3146                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3147                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3148                                     SSE_RCPP>,
3149                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3150                                     SSE_RCPP>, VEX;
3151 }
3152
3153 let AddedComplexity = 1 in {
3154 def : Pat<(f32 (fsqrt FR32:$src)),
3155           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3156 def : Pat<(f32 (fsqrt (load addr:$src))),
3157           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3158           Requires<[HasAVX, OptForSize]>;
3159 def : Pat<(f64 (fsqrt FR64:$src)),
3160           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3161 def : Pat<(f64 (fsqrt (load addr:$src))),
3162           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3163           Requires<[HasAVX, OptForSize]>;
3164
3165 def : Pat<(f32 (X86frsqrt FR32:$src)),
3166           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3167 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3168           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3169           Requires<[HasAVX, OptForSize]>;
3170
3171 def : Pat<(f32 (X86frcp FR32:$src)),
3172           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3173 def : Pat<(f32 (X86frcp (load addr:$src))),
3174           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3175           Requires<[HasAVX, OptForSize]>;
3176 }
3177
3178 let Predicates = [HasAVX], AddedComplexity = 1 in {
3179   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3180             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3181                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3182                               VR128)>;
3183   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3184             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3185
3186   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3187             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3188                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3189                               VR128)>;
3190   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3191             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3192
3193   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3194             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3195                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3196                               VR128)>;
3197   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3198             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3199
3200   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3201             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3202                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3203                               VR128)>;
3204   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3205             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3206 }
3207
3208 // Square root.
3209 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3210                             SSE_SQRTS>,
3211              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3212              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3213              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3214                             SSE_SQRTS>,
3215              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3216              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3217
3218 // Reciprocal approximations. Note that these typically require refinement
3219 // in order to obtain suitable precision.
3220 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3221                             SSE_SQRTS>,
3222              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3223              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3224                             SSE_SQRTS>;
3225 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3226                             SSE_RCPS>,
3227              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3228              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3229
3230 // There is no f64 version of the reciprocal approximation instructions.
3231
3232 //===----------------------------------------------------------------------===//
3233 // SSE 1 & 2 - Non-temporal stores
3234 //===----------------------------------------------------------------------===//
3235
3236 let AddedComplexity = 400 in { // Prefer non-temporal versions
3237   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3238                        (ins f128mem:$dst, VR128:$src),
3239                        "movntps\t{$src, $dst|$dst, $src}",
3240                        [(alignednontemporalstore (v4f32 VR128:$src),
3241                                                  addr:$dst)],
3242                                                  IIC_SSE_MOVNT>, VEX;
3243   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3244                        (ins f128mem:$dst, VR128:$src),
3245                        "movntpd\t{$src, $dst|$dst, $src}",
3246                        [(alignednontemporalstore (v2f64 VR128:$src),
3247                                                  addr:$dst)],
3248                                                  IIC_SSE_MOVNT>, VEX;
3249
3250   let ExeDomain = SSEPackedInt in
3251   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3252                            (ins f128mem:$dst, VR128:$src),
3253                            "movntdq\t{$src, $dst|$dst, $src}",
3254                            [(alignednontemporalstore (v2i64 VR128:$src),
3255                                                      addr:$dst)],
3256                                                      IIC_SSE_MOVNT>, VEX;
3257
3258   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3259             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3260
3261   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3262                        (ins f256mem:$dst, VR256:$src),
3263                        "movntps\t{$src, $dst|$dst, $src}",
3264                        [(alignednontemporalstore (v8f32 VR256:$src),
3265                                                  addr:$dst)],
3266                                                  IIC_SSE_MOVNT>, VEX;
3267   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3268                        (ins f256mem:$dst, VR256:$src),
3269                        "movntpd\t{$src, $dst|$dst, $src}",
3270                        [(alignednontemporalstore (v4f64 VR256:$src),
3271                                                  addr:$dst)],
3272                                                  IIC_SSE_MOVNT>, VEX;
3273   let ExeDomain = SSEPackedInt in
3274   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3275                       (ins f256mem:$dst, VR256:$src),
3276                       "movntdq\t{$src, $dst|$dst, $src}",
3277                       [(alignednontemporalstore (v4i64 VR256:$src),
3278                                                 addr:$dst)],
3279                                                 IIC_SSE_MOVNT>, VEX;
3280 }
3281
3282 let AddedComplexity = 400 in { // Prefer non-temporal versions
3283 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3284                     "movntps\t{$src, $dst|$dst, $src}",
3285                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3286                     IIC_SSE_MOVNT>;
3287 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3288                     "movntpd\t{$src, $dst|$dst, $src}",
3289                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3290                     IIC_SSE_MOVNT>;
3291
3292 let ExeDomain = SSEPackedInt in
3293 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3294                     "movntdq\t{$src, $dst|$dst, $src}",
3295                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3296                     IIC_SSE_MOVNT>;
3297
3298 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3299           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3300
3301 // There is no AVX form for instructions below this point
3302 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3303                  "movnti{l}\t{$src, $dst|$dst, $src}",
3304                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3305                  IIC_SSE_MOVNT>,
3306                TB, Requires<[HasSSE2]>;
3307 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3308                      "movnti{q}\t{$src, $dst|$dst, $src}",
3309                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3310                      IIC_SSE_MOVNT>,
3311                   TB, Requires<[HasSSE2]>;
3312 }
3313
3314 //===----------------------------------------------------------------------===//
3315 // SSE 1 & 2 - Prefetch and memory fence
3316 //===----------------------------------------------------------------------===//
3317
3318 // Prefetch intrinsic.
3319 let Predicates = [HasSSE1] in {
3320 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3321     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3322     IIC_SSE_PREFETCH>, TB;
3323 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3324     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3325     IIC_SSE_PREFETCH>, TB;
3326 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3327     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3328     IIC_SSE_PREFETCH>, TB;
3329 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3330     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3331     IIC_SSE_PREFETCH>, TB;
3332 }
3333
3334 // Flush cache
3335 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3336                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3337                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3338
3339 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3340 // was introduced with SSE2, it's backward compatible.
3341 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3342
3343 // Load, store, and memory fence
3344 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3345                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3346                TB, Requires<[HasSSE1]>;
3347 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3348                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3349                TB, Requires<[HasSSE2]>;
3350 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3351                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3352                TB, Requires<[HasSSE2]>;
3353
3354 def : Pat<(X86SFence), (SFENCE)>;
3355 def : Pat<(X86LFence), (LFENCE)>;
3356 def : Pat<(X86MFence), (MFENCE)>;
3357
3358 //===----------------------------------------------------------------------===//
3359 // SSE 1 & 2 - Load/Store XCSR register
3360 //===----------------------------------------------------------------------===//
3361
3362 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3363                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3364                   IIC_SSE_LDMXCSR>, VEX;
3365 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3366                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3367                   IIC_SSE_STMXCSR>, VEX;
3368
3369 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3370                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3371                   IIC_SSE_LDMXCSR>;
3372 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3373                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3374                   IIC_SSE_STMXCSR>;
3375
3376 //===---------------------------------------------------------------------===//
3377 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3378 //===---------------------------------------------------------------------===//
3379
3380 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3381
3382 let neverHasSideEffects = 1 in {
3383 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3384                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3385                     VEX;
3386 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3387                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3388                     VEX;
3389 }
3390 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3391                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3392                     VEX;
3393 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3394                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3395                     VEX;
3396
3397 // For Disassembler
3398 let isCodeGenOnly = 1 in {
3399 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3400                         "movdqa\t{$src, $dst|$dst, $src}", [],
3401                         IIC_SSE_MOVA_P_RR>,
3402                         VEX;
3403 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3404                         "movdqa\t{$src, $dst|$dst, $src}", [],
3405                         IIC_SSE_MOVA_P_RR>,
3406                         VEX;
3407 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3408                         "movdqu\t{$src, $dst|$dst, $src}", [],
3409                         IIC_SSE_MOVU_P_RR>,
3410                         VEX;
3411 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3412                         "movdqu\t{$src, $dst|$dst, $src}", [],
3413                         IIC_SSE_MOVU_P_RR>,
3414                         VEX;
3415 }
3416
3417 let canFoldAsLoad = 1, mayLoad = 1 in {
3418 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3419                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3420                    VEX;
3421 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3422                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3423                    VEX;
3424 let Predicates = [HasAVX] in {
3425   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3426                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3427                     XS, VEX;
3428   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3429                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3430                     XS, VEX;
3431 }
3432 }
3433
3434 let mayStore = 1 in {
3435 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3436                      (ins i128mem:$dst, VR128:$src),
3437                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3438                      VEX;
3439 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3440                      (ins i256mem:$dst, VR256:$src),
3441                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3442                      VEX;
3443 let Predicates = [HasAVX] in {
3444 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3445                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3446                   XS, VEX;
3447 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3448                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3449                   XS, VEX;
3450 }
3451 }
3452
3453 let neverHasSideEffects = 1 in
3454 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3455                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3456
3457 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3458                    "movdqu\t{$src, $dst|$dst, $src}",
3459                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3460
3461 // For Disassembler
3462 let isCodeGenOnly = 1 in {
3463 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3464                        "movdqa\t{$src, $dst|$dst, $src}", [],
3465                        IIC_SSE_MOVA_P_RR>;
3466
3467 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3468                        "movdqu\t{$src, $dst|$dst, $src}",
3469                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3470 }
3471
3472 let canFoldAsLoad = 1, mayLoad = 1 in {
3473 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3474                    "movdqa\t{$src, $dst|$dst, $src}",
3475                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3476                    IIC_SSE_MOVA_P_RM>;
3477 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3478                    "movdqu\t{$src, $dst|$dst, $src}",
3479                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3480                    IIC_SSE_MOVU_P_RM>,
3481                  XS, Requires<[HasSSE2]>;
3482 }
3483
3484 let mayStore = 1 in {
3485 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3486                    "movdqa\t{$src, $dst|$dst, $src}",
3487                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3488                    IIC_SSE_MOVA_P_MR>;
3489 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3490                    "movdqu\t{$src, $dst|$dst, $src}",
3491                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3492                    IIC_SSE_MOVU_P_MR>,
3493                  XS, Requires<[HasSSE2]>;
3494 }
3495
3496 // Intrinsic forms of MOVDQU load and store
3497 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3498                        "vmovdqu\t{$src, $dst|$dst, $src}",
3499                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3500                        IIC_SSE_MOVU_P_MR>,
3501                      XS, VEX, Requires<[HasAVX]>;
3502
3503 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3504                        "movdqu\t{$src, $dst|$dst, $src}",
3505                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3506                        IIC_SSE_MOVU_P_MR>,
3507                      XS, Requires<[HasSSE2]>;
3508
3509 } // ExeDomain = SSEPackedInt
3510
3511 let Predicates = [HasAVX] in {
3512   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3513             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3514 }
3515
3516 //===---------------------------------------------------------------------===//
3517 // SSE2 - Packed Integer Arithmetic Instructions
3518 //===---------------------------------------------------------------------===//
3519
3520 def SSE_PMADD : OpndItins<
3521   IIC_SSE_PMADD, IIC_SSE_PMADD
3522 >;
3523
3524 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3525
3526 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3527                             RegisterClass RC, PatFrag memop_frag,
3528                             X86MemOperand x86memop,
3529                             OpndItins itins,
3530                             bit IsCommutable = 0,
3531                             bit Is2Addr = 1> {
3532   let isCommutable = IsCommutable in
3533   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3534        (ins RC:$src1, RC:$src2),
3535        !if(Is2Addr,
3536            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3537            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3538        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3539   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3540        (ins RC:$src1, x86memop:$src2),
3541        !if(Is2Addr,
3542            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3543            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3544        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3545        itins.rm>;
3546 }
3547
3548 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3549                          string OpcodeStr, SDNode OpNode,
3550                          SDNode OpNode2, RegisterClass RC,
3551                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3552                          ShiftOpndItins itins,
3553                          bit Is2Addr = 1> {
3554   // src2 is always 128-bit
3555   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3556        (ins RC:$src1, VR128:$src2),
3557        !if(Is2Addr,
3558            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3559            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3560        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3561         itins.rr>;
3562   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3563        (ins RC:$src1, i128mem:$src2),
3564        !if(Is2Addr,
3565            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3566            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3567        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3568                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3569   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3570        (ins RC:$src1, i32i8imm:$src2),
3571        !if(Is2Addr,
3572            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3573            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3574        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3575 }
3576
3577 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3578 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3579                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3580                          PatFrag memop_frag, X86MemOperand x86memop,
3581                          OpndItins itins,
3582                          bit IsCommutable = 0, bit Is2Addr = 1> {
3583   let isCommutable = IsCommutable in
3584   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3585        (ins RC:$src1, RC:$src2),
3586        !if(Is2Addr,
3587            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3588            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3589        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3590   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3591        (ins RC:$src1, x86memop:$src2),
3592        !if(Is2Addr,
3593            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3594            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3595        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3596                                      (bitconvert (memop_frag addr:$src2)))))]>;
3597 }
3598 } // ExeDomain = SSEPackedInt
3599
3600 // 128-bit Integer Arithmetic
3601
3602 let Predicates = [HasAVX] in {
3603 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3604                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3605                             VEX_4V;
3606 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3607                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3608 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3609                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3610 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3611                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3612 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3613                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3614 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3615                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3616 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3617                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3618 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3619                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3620 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3621                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3622 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3623                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3624                               VEX_4V;
3625
3626 // Intrinsic forms
3627 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3628                                  VR128, memopv2i64, i128mem,
3629                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3630 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3631                                  VR128, memopv2i64, i128mem,
3632                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3633 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3634                                  VR128, memopv2i64, i128mem,
3635                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3636 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3637                                  VR128, memopv2i64, i128mem,
3638                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3639 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3640                                  VR128, memopv2i64, i128mem,
3641                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3642 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3643                                  VR128, memopv2i64, i128mem,
3644                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3645 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3646                                  VR128, memopv2i64, i128mem,
3647                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3648 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3649                                  VR128, memopv2i64, i128mem,
3650                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3651 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3652                                  VR128, memopv2i64, i128mem,
3653                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3654 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3655                                  VR128, memopv2i64, i128mem,
3656                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3657 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3658                                  VR128, memopv2i64, i128mem,
3659                                  SSE_PMADD, 1, 0>, VEX_4V;
3660 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3661                                  VR128, memopv2i64, i128mem,
3662                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3663 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3664                                  VR128, memopv2i64, i128mem,
3665                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3666 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3667                                  VR128, memopv2i64, i128mem,
3668                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3669 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3670                                  VR128, memopv2i64, i128mem,
3671                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3672 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3673                                  VR128, memopv2i64, i128mem,
3674                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3675 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3676                                  VR128, memopv2i64, i128mem,
3677                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3678 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3679                                  VR128, memopv2i64, i128mem,
3680                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3681 }
3682
3683 let Predicates = [HasAVX2] in {
3684 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3685                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3686 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3687                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3688 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3689                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3690 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3691                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3692 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3693                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3694 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3695                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3696 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3697                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3698 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3699                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3700 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3701                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3702 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3703                                VR256, memopv4i64, i256mem,
3704                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3705
3706 // Intrinsic forms
3707 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3708                                   VR256, memopv4i64, i256mem,
3709                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3710 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3711                                   VR256, memopv4i64, i256mem,
3712                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3713 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3714                                   VR256, memopv4i64, i256mem,
3715                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3716 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3717                                   VR256, memopv4i64, i256mem,
3718                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3719 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3720                                   VR256, memopv4i64, i256mem,
3721                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3722 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3723                                   VR256, memopv4i64, i256mem,
3724                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3725 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3726                                   VR256, memopv4i64, i256mem,
3727                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3728 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3729                                   VR256, memopv4i64, i256mem,
3730                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3731 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3732                                   VR256, memopv4i64, i256mem,
3733                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3734 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3735                                   VR256, memopv4i64, i256mem,
3736                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3737 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3738                                   VR256, memopv4i64, i256mem,
3739                                   SSE_PMADD, 1, 0>, VEX_4V;
3740 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3741                                   VR256, memopv4i64, i256mem,
3742                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3743 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3744                                   VR256, memopv4i64, i256mem,
3745                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3746 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3747                                   VR256, memopv4i64, i256mem,
3748                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3749 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3750                                   VR256, memopv4i64, i256mem,
3751                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3752 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3753                                   VR256, memopv4i64, i256mem,
3754                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3755 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3756                                   VR256, memopv4i64, i256mem,
3757                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3758 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3759                                   VR256, memopv4i64, i256mem,
3760                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3761 }
3762
3763 let Constraints = "$src1 = $dst" in {
3764 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3765                            i128mem, SSE_INTALU_ITINS_P, 1>;
3766 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3767                            i128mem, SSE_INTALU_ITINS_P, 1>;
3768 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3769                            i128mem, SSE_INTALU_ITINS_P, 1>;
3770 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3771                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3772 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3773                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3774 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3775                           i128mem, SSE_INTALU_ITINS_P>;
3776 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3777                           i128mem, SSE_INTALU_ITINS_P>;
3778 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3779                           i128mem, SSE_INTALU_ITINS_P>;
3780 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3781                           i128mem, SSE_INTALUQ_ITINS_P>;
3782 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3783                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3784
3785 // Intrinsic forms
3786 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3787                                 VR128, memopv2i64, i128mem,
3788                                 SSE_INTALU_ITINS_P>;
3789 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3790                                 VR128, memopv2i64, i128mem,
3791                                 SSE_INTALU_ITINS_P>;
3792 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3793                                 VR128, memopv2i64, i128mem,
3794                                 SSE_INTALU_ITINS_P>;
3795 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3796                                 VR128, memopv2i64, i128mem,
3797                                 SSE_INTALU_ITINS_P>;
3798 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3799                                 VR128, memopv2i64, i128mem,
3800                                 SSE_INTALU_ITINS_P, 1>;
3801 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3802                                 VR128, memopv2i64, i128mem,
3803                                 SSE_INTALU_ITINS_P, 1>;
3804 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3805                                 VR128, memopv2i64, i128mem,
3806                                 SSE_INTALU_ITINS_P, 1>;
3807 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3808                                 VR128, memopv2i64, i128mem,
3809                                 SSE_INTALU_ITINS_P, 1>;
3810 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3811                                 VR128, memopv2i64, i128mem,
3812                                 SSE_INTMUL_ITINS_P, 1>;
3813 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3814                                 VR128, memopv2i64, i128mem,
3815                                 SSE_INTMUL_ITINS_P, 1>;
3816 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3817                                 VR128, memopv2i64, i128mem,
3818                                 SSE_PMADD, 1>;
3819 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3820                                 VR128, memopv2i64, i128mem,
3821                                 SSE_INTALU_ITINS_P, 1>;
3822 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3823                                 VR128, memopv2i64, i128mem,
3824                                 SSE_INTALU_ITINS_P, 1>;
3825 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3826                                 VR128, memopv2i64, i128mem,
3827                                 SSE_INTALU_ITINS_P, 1>;
3828 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3829                                 VR128, memopv2i64, i128mem,
3830                                 SSE_INTALU_ITINS_P, 1>;
3831 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3832                                 VR128, memopv2i64, i128mem,
3833                                 SSE_INTALU_ITINS_P, 1>;
3834 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3835                                 VR128, memopv2i64, i128mem,
3836                                 SSE_INTALU_ITINS_P, 1>;
3837 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3838                                 VR128, memopv2i64, i128mem,
3839                                 SSE_INTALU_ITINS_P, 1>;
3840
3841 } // Constraints = "$src1 = $dst"
3842
3843 //===---------------------------------------------------------------------===//
3844 // SSE2 - Packed Integer Logical Instructions
3845 //===---------------------------------------------------------------------===//
3846
3847 let Predicates = [HasAVX] in {
3848 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3849                             VR128, v8i16, v8i16, bc_v8i16,
3850                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3851 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3852                             VR128, v4i32, v4i32, bc_v4i32,
3853                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3854 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3855                             VR128, v2i64, v2i64, bc_v2i64,
3856                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3857
3858 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3859                             VR128, v8i16, v8i16, bc_v8i16,
3860                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3861 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3862                             VR128, v4i32, v4i32, bc_v4i32,
3863                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3864 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3865                             VR128, v2i64, v2i64, bc_v2i64,
3866                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3867
3868 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3869                             VR128, v8i16, v8i16, bc_v8i16,
3870                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3871 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3872                             VR128, v4i32, v4i32, bc_v4i32,
3873                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3874
3875 let ExeDomain = SSEPackedInt in {
3876   // 128-bit logical shifts.
3877   def VPSLLDQri : PDIi8<0x73, MRM7r,
3878                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3879                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3880                     [(set VR128:$dst,
3881                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3882                     VEX_4V;
3883   def VPSRLDQri : PDIi8<0x73, MRM3r,
3884                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3885                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3886                     [(set VR128:$dst,
3887                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3888                     VEX_4V;
3889   // PSRADQri doesn't exist in SSE[1-3].
3890 }
3891 } // Predicates = [HasAVX]
3892
3893 let Predicates = [HasAVX2] in {
3894 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3895                              VR256, v16i16, v8i16, bc_v8i16,
3896                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3897 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3898                              VR256, v8i32, v4i32, bc_v4i32,
3899                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3900 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3901                              VR256, v4i64, v2i64, bc_v2i64,
3902                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3903
3904 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3905                              VR256, v16i16, v8i16, bc_v8i16,
3906                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3907 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3908                              VR256, v8i32, v4i32, bc_v4i32,
3909                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3910 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3911                              VR256, v4i64, v2i64, bc_v2i64,
3912                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3913
3914 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3915                              VR256, v16i16, v8i16, bc_v8i16,
3916                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3917 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3918                              VR256, v8i32, v4i32, bc_v4i32,
3919                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3920
3921 let ExeDomain = SSEPackedInt in {
3922   // 256-bit logical shifts.
3923   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3924                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3925                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3926                     [(set VR256:$dst,
3927                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3928                     VEX_4V;
3929   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3930                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3931                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3932                     [(set VR256:$dst,
3933                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3934                     VEX_4V;
3935   // PSRADQYri doesn't exist in SSE[1-3].
3936 }
3937 } // Predicates = [HasAVX2]
3938
3939 let Constraints = "$src1 = $dst" in {
3940 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3941                            VR128, v8i16, v8i16, bc_v8i16,
3942                            SSE_INTSHIFT_ITINS_P>;
3943 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3944                            VR128, v4i32, v4i32, bc_v4i32,
3945                            SSE_INTSHIFT_ITINS_P>;
3946 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3947                            VR128, v2i64, v2i64, bc_v2i64,
3948                            SSE_INTSHIFT_ITINS_P>;
3949
3950 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3951                            VR128, v8i16, v8i16, bc_v8i16,
3952                            SSE_INTSHIFT_ITINS_P>;
3953 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3954                            VR128, v4i32, v4i32, bc_v4i32,
3955                            SSE_INTSHIFT_ITINS_P>;
3956 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3957                            VR128, v2i64, v2i64, bc_v2i64,
3958                            SSE_INTSHIFT_ITINS_P>;
3959
3960 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3961                            VR128, v8i16, v8i16, bc_v8i16,
3962                            SSE_INTSHIFT_ITINS_P>;
3963 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3964                            VR128, v4i32, v4i32, bc_v4i32,
3965                            SSE_INTSHIFT_ITINS_P>;
3966
3967 let ExeDomain = SSEPackedInt in {
3968   // 128-bit logical shifts.
3969   def PSLLDQri : PDIi8<0x73, MRM7r,
3970                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3971                        "pslldq\t{$src2, $dst|$dst, $src2}",
3972                        [(set VR128:$dst,
3973                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3974   def PSRLDQri : PDIi8<0x73, MRM3r,
3975                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3976                        "psrldq\t{$src2, $dst|$dst, $src2}",
3977                        [(set VR128:$dst,
3978                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3979   // PSRADQri doesn't exist in SSE[1-3].
3980 }
3981 } // Constraints = "$src1 = $dst"
3982
3983 let Predicates = [HasAVX] in {
3984   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3985             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3986   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3987             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3988   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3989             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3990
3991   // Shift up / down and insert zero's.
3992   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3993             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3994   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3995             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3996 }
3997
3998 let Predicates = [HasAVX2] in {
3999   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4000             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4001   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4002             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4003 }
4004
4005 let Predicates = [HasSSE2] in {
4006   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4007             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4008   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4009             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4010   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4011             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4012
4013   // Shift up / down and insert zero's.
4014   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4015             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4016   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4017             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4018 }
4019
4020 //===---------------------------------------------------------------------===//
4021 // SSE2 - Packed Integer Comparison Instructions
4022 //===---------------------------------------------------------------------===//
4023
4024 let Predicates = [HasAVX] in {
4025   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4026                                 VR128, memopv2i64, i128mem,
4027                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4028   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4029                                 VR128, memopv2i64, i128mem,
4030                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4031   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4032                                 VR128, memopv2i64, i128mem,
4033                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4034   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4035                                 VR128, memopv2i64, i128mem,
4036                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4037   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4038                                 VR128, memopv2i64, i128mem,
4039                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4040   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4041                                 VR128, memopv2i64, i128mem,
4042                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4043 }
4044
4045 let Predicates = [HasAVX2] in {
4046   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4047                                 VR256, memopv4i64, i256mem,
4048                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4049   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4050                                 VR256, memopv4i64, i256mem,
4051                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4052   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4053                                 VR256, memopv4i64, i256mem,
4054                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4055   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4056                                 VR256, memopv4i64, i256mem,
4057                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4058   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4059                                 VR256, memopv4i64, i256mem,
4060                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4061   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4062                                 VR256, memopv4i64, i256mem,
4063                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4064 }
4065
4066 let Constraints = "$src1 = $dst" in {
4067   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4068                                VR128, memopv2i64, i128mem,
4069                                SSE_INTALU_ITINS_P, 1>;
4070   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4071                                VR128, memopv2i64, i128mem,
4072                                SSE_INTALU_ITINS_P, 1>;
4073   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4074                                VR128, memopv2i64, i128mem,
4075                                SSE_INTALU_ITINS_P, 1>;
4076   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4077                                VR128, memopv2i64, i128mem,
4078                                SSE_INTALU_ITINS_P>;
4079   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4080                                VR128, memopv2i64, i128mem,
4081                                SSE_INTALU_ITINS_P>;
4082   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4083                                VR128, memopv2i64, i128mem,
4084                                SSE_INTALU_ITINS_P>;
4085 } // Constraints = "$src1 = $dst"
4086
4087 //===---------------------------------------------------------------------===//
4088 // SSE2 - Packed Integer Pack Instructions
4089 //===---------------------------------------------------------------------===//
4090
4091 let Predicates = [HasAVX] in {
4092 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4093                                   VR128, memopv2i64, i128mem,
4094                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4095 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4096                                   VR128, memopv2i64, i128mem,
4097                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4098 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4099                                   VR128, memopv2i64, i128mem,
4100                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4101 }
4102
4103 let Predicates = [HasAVX2] in {
4104 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4105                                    VR256, memopv4i64, i256mem,
4106                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4107 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4108                                    VR256, memopv4i64, i256mem,
4109                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4110 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4111                                    VR256, memopv4i64, i256mem,
4112                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4113 }
4114
4115 let Constraints = "$src1 = $dst" in {
4116 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4117                                  VR128, memopv2i64, i128mem,
4118                                  SSE_INTALU_ITINS_P>;
4119 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4120                                  VR128, memopv2i64, i128mem,
4121                                  SSE_INTALU_ITINS_P>;
4122 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4123                                  VR128, memopv2i64, i128mem,
4124                                  SSE_INTALU_ITINS_P>;
4125 } // Constraints = "$src1 = $dst"
4126
4127 //===---------------------------------------------------------------------===//
4128 // SSE2 - Packed Integer Shuffle Instructions
4129 //===---------------------------------------------------------------------===//
4130
4131 let ExeDomain = SSEPackedInt in {
4132 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4133 def ri : Ii8<0x70, MRMSrcReg,
4134              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4135              !strconcat(OpcodeStr,
4136                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4137               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4138               IIC_SSE_PSHUF>;
4139 def mi : Ii8<0x70, MRMSrcMem,
4140              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4141              !strconcat(OpcodeStr,
4142                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4143               [(set VR128:$dst,
4144                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4145                              (i8 imm:$src2))))],
4146                              IIC_SSE_PSHUF>;
4147 }
4148
4149 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4150 def Yri : Ii8<0x70, MRMSrcReg,
4151               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4152               !strconcat(OpcodeStr,
4153                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4154               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4155 def Ymi : Ii8<0x70, MRMSrcMem,
4156               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4157               !strconcat(OpcodeStr,
4158                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4159               [(set VR256:$dst,
4160                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4161                              (i8 imm:$src2))))]>;
4162 }
4163 } // ExeDomain = SSEPackedInt
4164
4165 let Predicates = [HasAVX] in {
4166  let AddedComplexity = 5 in
4167   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4168
4169  // SSE2 with ImmT == Imm8 and XS prefix.
4170   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4171
4172  // SSE2 with ImmT == Imm8 and XD prefix.
4173   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4174
4175  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4176            (VPSHUFDmi addr:$src1, imm:$imm)>;
4177  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4178            (VPSHUFDri VR128:$src1, imm:$imm)>;
4179 }
4180
4181 let Predicates = [HasAVX2] in {
4182   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4183   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4184   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4185 }
4186
4187 let Predicates = [HasSSE2] in {
4188  let AddedComplexity = 5 in
4189   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4190
4191  // SSE2 with ImmT == Imm8 and XS prefix.
4192   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4193
4194  // SSE2 with ImmT == Imm8 and XD prefix.
4195   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4196
4197  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4198            (PSHUFDmi addr:$src1, imm:$imm)>;
4199  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4200            (PSHUFDri VR128:$src1, imm:$imm)>;
4201 }
4202
4203 //===---------------------------------------------------------------------===//
4204 // SSE2 - Packed Integer Unpack Instructions
4205 //===---------------------------------------------------------------------===//
4206
4207 let ExeDomain = SSEPackedInt in {
4208 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4209                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4210   def rr : PDI<opc, MRMSrcReg,
4211       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4212       !if(Is2Addr,
4213           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4214           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4215       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4216       IIC_SSE_UNPCK>;
4217   def rm : PDI<opc, MRMSrcMem,
4218       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4219       !if(Is2Addr,
4220           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4221           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4222       [(set VR128:$dst, (OpNode VR128:$src1,
4223                                   (bc_frag (memopv2i64
4224                                                addr:$src2))))],
4225                                                IIC_SSE_UNPCK>;
4226 }
4227
4228 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4229                          SDNode OpNode, PatFrag bc_frag> {
4230   def Yrr : PDI<opc, MRMSrcReg,
4231       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4232       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4233       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4234   def Yrm : PDI<opc, MRMSrcMem,
4235       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4236       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4237       [(set VR256:$dst, (OpNode VR256:$src1,
4238                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4239 }
4240
4241 let Predicates = [HasAVX] in {
4242   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4243                                  bc_v16i8, 0>, VEX_4V;
4244   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4245                                  bc_v8i16, 0>, VEX_4V;
4246   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4247                                  bc_v4i32, 0>, VEX_4V;
4248   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4249                                  bc_v2i64, 0>, VEX_4V;
4250
4251   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4252                                  bc_v16i8, 0>, VEX_4V;
4253   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4254                                  bc_v8i16, 0>, VEX_4V;
4255   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4256                                  bc_v4i32, 0>, VEX_4V;
4257   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4258                                  bc_v2i64, 0>, VEX_4V;
4259 }
4260
4261 let Predicates = [HasAVX2] in {
4262   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4263                                    bc_v32i8>, VEX_4V;
4264   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4265                                    bc_v16i16>, VEX_4V;
4266   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4267                                    bc_v8i32>, VEX_4V;
4268   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4269                                    bc_v4i64>, VEX_4V;
4270
4271   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4272                                    bc_v32i8>, VEX_4V;
4273   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4274                                    bc_v16i16>, VEX_4V;
4275   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4276                                    bc_v8i32>, VEX_4V;
4277   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4278                                    bc_v4i64>, VEX_4V;
4279 }
4280
4281 let Constraints = "$src1 = $dst" in {
4282   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4283                                 bc_v16i8>;
4284   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4285                                 bc_v8i16>;
4286   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4287                                 bc_v4i32>;
4288   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4289                                 bc_v2i64>;
4290
4291   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4292                                 bc_v16i8>;
4293   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4294                                 bc_v8i16>;
4295   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4296                                 bc_v4i32>;
4297   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4298                                 bc_v2i64>;
4299 }
4300 } // ExeDomain = SSEPackedInt
4301
4302 // Patterns for using AVX1 instructions with integer vectors
4303 // Here to give AVX2 priority
4304 let Predicates = [HasAVX] in {
4305   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4306             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4307   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4308             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4309   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4310             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4311   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4312             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4313
4314   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4315             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4316   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4317             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4318   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4319             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4320   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4321             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4322 }
4323
4324 //===---------------------------------------------------------------------===//
4325 // SSE2 - Packed Integer Extract and Insert
4326 //===---------------------------------------------------------------------===//
4327
4328 let ExeDomain = SSEPackedInt in {
4329 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4330   def rri : Ii8<0xC4, MRMSrcReg,
4331        (outs VR128:$dst), (ins VR128:$src1,
4332         GR32:$src2, i32i8imm:$src3),
4333        !if(Is2Addr,
4334            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4335            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4336        [(set VR128:$dst,
4337          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4338   def rmi : Ii8<0xC4, MRMSrcMem,
4339                        (outs VR128:$dst), (ins VR128:$src1,
4340                         i16mem:$src2, i32i8imm:$src3),
4341        !if(Is2Addr,
4342            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4343            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4344        [(set VR128:$dst,
4345          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4346                     imm:$src3))], IIC_SSE_PINSRW>;
4347 }
4348
4349 // Extract
4350 let Predicates = [HasAVX] in
4351 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4352                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4353                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4354                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4355                                                 imm:$src2))]>, TB, OpSize, VEX;
4356 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4357                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4358                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4359                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4360                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4361
4362 // Insert
4363 let Predicates = [HasAVX] in {
4364   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4365   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4366        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4367        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4368        []>, TB, OpSize, VEX_4V;
4369 }
4370
4371 let Constraints = "$src1 = $dst" in
4372   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4373
4374 } // ExeDomain = SSEPackedInt
4375
4376 //===---------------------------------------------------------------------===//
4377 // SSE2 - Packed Mask Creation
4378 //===---------------------------------------------------------------------===//
4379
4380 let ExeDomain = SSEPackedInt in {
4381
4382 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4383            "pmovmskb\t{$src, $dst|$dst, $src}",
4384            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4385            IIC_SSE_MOVMSK>, VEX;
4386 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4387            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4388
4389 let Predicates = [HasAVX2] in {
4390 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4391            "pmovmskb\t{$src, $dst|$dst, $src}",
4392            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4393 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4394            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4395 }
4396
4397 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4398            "pmovmskb\t{$src, $dst|$dst, $src}",
4399            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4400            IIC_SSE_MOVMSK>;
4401
4402 } // ExeDomain = SSEPackedInt
4403
4404 //===---------------------------------------------------------------------===//
4405 // SSE2 - Conditional Store
4406 //===---------------------------------------------------------------------===//
4407
4408 let ExeDomain = SSEPackedInt in {
4409
4410 let Uses = [EDI] in
4411 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4412            (ins VR128:$src, VR128:$mask),
4413            "maskmovdqu\t{$mask, $src|$src, $mask}",
4414            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4415            IIC_SSE_MASKMOV>, VEX;
4416 let Uses = [RDI] in
4417 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4418            (ins VR128:$src, VR128:$mask),
4419            "maskmovdqu\t{$mask, $src|$src, $mask}",
4420            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4421            IIC_SSE_MASKMOV>, VEX;
4422
4423 let Uses = [EDI] in
4424 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4425            "maskmovdqu\t{$mask, $src|$src, $mask}",
4426            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4427            IIC_SSE_MASKMOV>;
4428 let Uses = [RDI] in
4429 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4430            "maskmovdqu\t{$mask, $src|$src, $mask}",
4431            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4432            IIC_SSE_MASKMOV>;
4433
4434 } // ExeDomain = SSEPackedInt
4435
4436 //===---------------------------------------------------------------------===//
4437 // SSE2 - Move Doubleword
4438 //===---------------------------------------------------------------------===//
4439
4440 //===---------------------------------------------------------------------===//
4441 // Move Int Doubleword to Packed Double Int
4442 //
4443 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4444                       "movd\t{$src, $dst|$dst, $src}",
4445                       [(set VR128:$dst,
4446                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4447                         VEX;
4448 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4449                       "movd\t{$src, $dst|$dst, $src}",
4450                       [(set VR128:$dst,
4451                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4452                         IIC_SSE_MOVDQ>,
4453                       VEX;
4454 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4455                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4456                         [(set VR128:$dst,
4457                           (v2i64 (scalar_to_vector GR64:$src)))],
4458                           IIC_SSE_MOVDQ>, VEX;
4459 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4460                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4461                        [(set FR64:$dst, (bitconvert GR64:$src))],
4462                        IIC_SSE_MOVDQ>, VEX;
4463
4464 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4465                       "movd\t{$src, $dst|$dst, $src}",
4466                       [(set VR128:$dst,
4467                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4468 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4469                       "movd\t{$src, $dst|$dst, $src}",
4470                       [(set VR128:$dst,
4471                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4472                         IIC_SSE_MOVDQ>;
4473 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4474                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4475                         [(set VR128:$dst,
4476                           (v2i64 (scalar_to_vector GR64:$src)))],
4477                           IIC_SSE_MOVDQ>;
4478 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4479                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4480                        [(set FR64:$dst, (bitconvert GR64:$src))],
4481                        IIC_SSE_MOVDQ>;
4482
4483 //===---------------------------------------------------------------------===//
4484 // Move Int Doubleword to Single Scalar
4485 //
4486 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4487                       "movd\t{$src, $dst|$dst, $src}",
4488                       [(set FR32:$dst, (bitconvert GR32:$src))],
4489                       IIC_SSE_MOVDQ>, VEX;
4490
4491 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4492                       "movd\t{$src, $dst|$dst, $src}",
4493                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4494                       IIC_SSE_MOVDQ>,
4495                       VEX;
4496 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4497                       "movd\t{$src, $dst|$dst, $src}",
4498                       [(set FR32:$dst, (bitconvert GR32:$src))],
4499                       IIC_SSE_MOVDQ>;
4500
4501 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4502                       "movd\t{$src, $dst|$dst, $src}",
4503                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4504                       IIC_SSE_MOVDQ>;
4505
4506 //===---------------------------------------------------------------------===//
4507 // Move Packed Doubleword Int to Packed Double Int
4508 //
4509 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4510                        "movd\t{$src, $dst|$dst, $src}",
4511                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4512                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4513 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4514                        (ins i32mem:$dst, VR128:$src),
4515                        "movd\t{$src, $dst|$dst, $src}",
4516                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4517                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4518                                      VEX;
4519 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4520                        "movd\t{$src, $dst|$dst, $src}",
4521                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4522                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4523 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4524                        "movd\t{$src, $dst|$dst, $src}",
4525                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4526                                      (iPTR 0))), addr:$dst)],
4527                                      IIC_SSE_MOVDQ>;
4528
4529 //===---------------------------------------------------------------------===//
4530 // Move Packed Doubleword Int first element to Doubleword Int
4531 //
4532 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4533                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4534                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4535                                                            (iPTR 0)))],
4536                                                            IIC_SSE_MOVD_ToGP>,
4537                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4538
4539 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4540                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4541                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4542                                                          (iPTR 0)))],
4543                                                          IIC_SSE_MOVD_ToGP>;
4544
4545 //===---------------------------------------------------------------------===//
4546 // Bitcast FR64 <-> GR64
4547 //
4548 let Predicates = [HasAVX] in
4549 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4550                         "vmovq\t{$src, $dst|$dst, $src}",
4551                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4552                         VEX;
4553 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4554                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4555                          [(set GR64:$dst, (bitconvert FR64:$src))],
4556                          IIC_SSE_MOVDQ>, VEX;
4557 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4558                          "movq\t{$src, $dst|$dst, $src}",
4559                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4560                          IIC_SSE_MOVDQ>, VEX;
4561
4562 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4563                        "movq\t{$src, $dst|$dst, $src}",
4564                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4565                        IIC_SSE_MOVDQ>;
4566 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4567                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4568                        [(set GR64:$dst, (bitconvert FR64:$src))],
4569                        IIC_SSE_MOVD_ToGP>;
4570 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4571                        "movq\t{$src, $dst|$dst, $src}",
4572                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4573                        IIC_SSE_MOVDQ>;
4574
4575 //===---------------------------------------------------------------------===//
4576 // Move Scalar Single to Double Int
4577 //
4578 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4579                       "movd\t{$src, $dst|$dst, $src}",
4580                       [(set GR32:$dst, (bitconvert FR32:$src))],
4581                       IIC_SSE_MOVD_ToGP>, VEX;
4582 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4583                       "movd\t{$src, $dst|$dst, $src}",
4584                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4585                       IIC_SSE_MOVDQ>, VEX;
4586 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4587                       "movd\t{$src, $dst|$dst, $src}",
4588                       [(set GR32:$dst, (bitconvert FR32:$src))],
4589                       IIC_SSE_MOVD_ToGP>;
4590 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4591                       "movd\t{$src, $dst|$dst, $src}",
4592                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4593                       IIC_SSE_MOVDQ>;
4594
4595 //===---------------------------------------------------------------------===//
4596 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4597 //
4598 let AddedComplexity = 15 in {
4599 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4600                        "movd\t{$src, $dst|$dst, $src}",
4601                        [(set VR128:$dst, (v4i32 (X86vzmovl
4602                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4603                                       IIC_SSE_MOVDQ>, VEX;
4604 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4605                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4606                        [(set VR128:$dst, (v2i64 (X86vzmovl
4607                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4608                                       IIC_SSE_MOVDQ>,
4609                                       VEX, VEX_W;
4610 }
4611 let AddedComplexity = 15 in {
4612 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4613                        "movd\t{$src, $dst|$dst, $src}",
4614                        [(set VR128:$dst, (v4i32 (X86vzmovl
4615                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4616                                       IIC_SSE_MOVDQ>;
4617 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4618                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4619                        [(set VR128:$dst, (v2i64 (X86vzmovl
4620                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4621                                       IIC_SSE_MOVDQ>;
4622 }
4623
4624 let AddedComplexity = 20 in {
4625 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4626                        "movd\t{$src, $dst|$dst, $src}",
4627                        [(set VR128:$dst,
4628                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4629                                                    (loadi32 addr:$src))))))],
4630                                                    IIC_SSE_MOVDQ>, VEX;
4631 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4632                        "movd\t{$src, $dst|$dst, $src}",
4633                        [(set VR128:$dst,
4634                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4635                                                    (loadi32 addr:$src))))))],
4636                                                    IIC_SSE_MOVDQ>;
4637 }
4638
4639 let Predicates = [HasAVX] in {
4640   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4641   let AddedComplexity = 20 in {
4642     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4643               (VMOVZDI2PDIrm addr:$src)>;
4644     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4645               (VMOVZDI2PDIrm addr:$src)>;
4646   }
4647   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4648   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4649                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4650             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4651   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4652                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4653             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4654 }
4655
4656 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4657   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4658             (MOVZDI2PDIrm addr:$src)>;
4659   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4660             (MOVZDI2PDIrm addr:$src)>;
4661 }
4662
4663 // These are the correct encodings of the instructions so that we know how to
4664 // read correct assembly, even though we continue to emit the wrong ones for
4665 // compatibility with Darwin's buggy assembler.
4666 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4667                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4668 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4669                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4670 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4671                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4672 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4673                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4674 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4675                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4676 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4677                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4678
4679 //===---------------------------------------------------------------------===//
4680 // SSE2 - Move Quadword
4681 //===---------------------------------------------------------------------===//
4682
4683 //===---------------------------------------------------------------------===//
4684 // Move Quadword Int to Packed Quadword Int
4685 //
4686 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4687                     "vmovq\t{$src, $dst|$dst, $src}",
4688                     [(set VR128:$dst,
4689                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4690                     VEX, Requires<[HasAVX]>;
4691 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4692                     "movq\t{$src, $dst|$dst, $src}",
4693                     [(set VR128:$dst,
4694                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4695                       IIC_SSE_MOVDQ>, XS,
4696                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4697
4698 //===---------------------------------------------------------------------===//
4699 // Move Packed Quadword Int to Quadword Int
4700 //
4701 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4702                       "movq\t{$src, $dst|$dst, $src}",
4703                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4704                                     (iPTR 0))), addr:$dst)],
4705                                     IIC_SSE_MOVDQ>, VEX;
4706 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4707                       "movq\t{$src, $dst|$dst, $src}",
4708                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4709                                     (iPTR 0))), addr:$dst)],
4710                                     IIC_SSE_MOVDQ>;
4711
4712 //===---------------------------------------------------------------------===//
4713 // Store / copy lower 64-bits of a XMM register.
4714 //
4715 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4716                      "movq\t{$src, $dst|$dst, $src}",
4717                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4718 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4719                      "movq\t{$src, $dst|$dst, $src}",
4720                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4721                      IIC_SSE_MOVDQ>;
4722
4723 let AddedComplexity = 20 in
4724 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4725                      "vmovq\t{$src, $dst|$dst, $src}",
4726                      [(set VR128:$dst,
4727                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4728                                                  (loadi64 addr:$src))))))],
4729                                                  IIC_SSE_MOVDQ>,
4730                      XS, VEX, Requires<[HasAVX]>;
4731
4732 let AddedComplexity = 20 in
4733 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4734                      "movq\t{$src, $dst|$dst, $src}",
4735                      [(set VR128:$dst,
4736                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4737                                                  (loadi64 addr:$src))))))],
4738                                                  IIC_SSE_MOVDQ>,
4739                      XS, Requires<[HasSSE2]>;
4740
4741 let Predicates = [HasAVX], AddedComplexity = 20 in {
4742   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4743             (VMOVZQI2PQIrm addr:$src)>;
4744   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4745             (VMOVZQI2PQIrm addr:$src)>;
4746   def : Pat<(v2i64 (X86vzload addr:$src)),
4747             (VMOVZQI2PQIrm addr:$src)>;
4748 }
4749
4750 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4751   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4752             (MOVZQI2PQIrm addr:$src)>;
4753   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4754             (MOVZQI2PQIrm addr:$src)>;
4755   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4756 }
4757
4758 let Predicates = [HasAVX] in {
4759 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4760           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4761 def : Pat<(v4i64 (X86vzload addr:$src)),
4762           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4763 }
4764
4765 //===---------------------------------------------------------------------===//
4766 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4767 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4768 //
4769 let AddedComplexity = 15 in
4770 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4771                         "vmovq\t{$src, $dst|$dst, $src}",
4772                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4773                     IIC_SSE_MOVQ_RR>,
4774                       XS, VEX, Requires<[HasAVX]>;
4775 let AddedComplexity = 15 in
4776 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4777                         "movq\t{$src, $dst|$dst, $src}",
4778                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4779                     IIC_SSE_MOVQ_RR>,
4780                       XS, Requires<[HasSSE2]>;
4781
4782 let AddedComplexity = 20 in
4783 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4784                         "vmovq\t{$src, $dst|$dst, $src}",
4785                     [(set VR128:$dst, (v2i64 (X86vzmovl
4786                                              (loadv2i64 addr:$src))))],
4787                                              IIC_SSE_MOVDQ>,
4788                       XS, VEX, Requires<[HasAVX]>;
4789 let AddedComplexity = 20 in {
4790 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4791                         "movq\t{$src, $dst|$dst, $src}",
4792                     [(set VR128:$dst, (v2i64 (X86vzmovl
4793                                              (loadv2i64 addr:$src))))],
4794                                              IIC_SSE_MOVDQ>,
4795                       XS, Requires<[HasSSE2]>;
4796 }
4797
4798 let AddedComplexity = 20 in {
4799   let Predicates = [HasAVX] in {
4800     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4801               (VMOVZPQILo2PQIrm addr:$src)>;
4802     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4803               (VMOVZPQILo2PQIrr VR128:$src)>;
4804   }
4805   let Predicates = [HasSSE2] in {
4806     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4807               (MOVZPQILo2PQIrm addr:$src)>;
4808     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4809               (MOVZPQILo2PQIrr VR128:$src)>;
4810   }
4811 }
4812
4813 // Instructions to match in the assembler
4814 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4815                       "movq\t{$src, $dst|$dst, $src}", [],
4816                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4817 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4818                       "movq\t{$src, $dst|$dst, $src}", [],
4819                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4820 // Recognize "movd" with GR64 destination, but encode as a "movq"
4821 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4822                           "movd\t{$src, $dst|$dst, $src}", [],
4823                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4824
4825 // Instructions for the disassembler
4826 // xr = XMM register
4827 // xm = mem64
4828
4829 let Predicates = [HasAVX] in
4830 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4831                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4832 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4833                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4834
4835 //===---------------------------------------------------------------------===//
4836 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4837 //===---------------------------------------------------------------------===//
4838 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4839                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4840                               X86MemOperand x86memop> {
4841 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4842                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4843                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4844                       IIC_SSE_MOV_LH>;
4845 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4846                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4847                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4848                       IIC_SSE_MOV_LH>;
4849 }
4850
4851 let Predicates = [HasAVX] in {
4852   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4853                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4854   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4855                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4856   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4857                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4858   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4859                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4860 }
4861 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4862                                    memopv4f32, f128mem>;
4863 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4864                                    memopv4f32, f128mem>;
4865
4866 let Predicates = [HasAVX] in {
4867   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4868             (VMOVSHDUPrr VR128:$src)>;
4869   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4870             (VMOVSHDUPrm addr:$src)>;
4871   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4872             (VMOVSLDUPrr VR128:$src)>;
4873   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4874             (VMOVSLDUPrm addr:$src)>;
4875   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4876             (VMOVSHDUPYrr VR256:$src)>;
4877   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4878             (VMOVSHDUPYrm addr:$src)>;
4879   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4880             (VMOVSLDUPYrr VR256:$src)>;
4881   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4882             (VMOVSLDUPYrm addr:$src)>;
4883 }
4884
4885 let Predicates = [HasSSE3] in {
4886   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4887             (MOVSHDUPrr VR128:$src)>;
4888   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4889             (MOVSHDUPrm addr:$src)>;
4890   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4891             (MOVSLDUPrr VR128:$src)>;
4892   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4893             (MOVSLDUPrm addr:$src)>;
4894 }
4895
4896 //===---------------------------------------------------------------------===//
4897 // SSE3 - Replicate Double FP - MOVDDUP
4898 //===---------------------------------------------------------------------===//
4899
4900 multiclass sse3_replicate_dfp<string OpcodeStr> {
4901 let neverHasSideEffects = 1 in
4902 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4903                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4904                     [], IIC_SSE_MOV_LH>;
4905 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4906                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4907                     [(set VR128:$dst,
4908                       (v2f64 (X86Movddup
4909                               (scalar_to_vector (loadf64 addr:$src)))))],
4910                               IIC_SSE_MOV_LH>;
4911 }
4912
4913 // FIXME: Merge with above classe when there're patterns for the ymm version
4914 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4915 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4916                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4917                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4918 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4919                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4920                     [(set VR256:$dst,
4921                       (v4f64 (X86Movddup
4922                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4923 }
4924
4925 let Predicates = [HasAVX] in {
4926   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4927   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4928 }
4929
4930 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4931
4932 let Predicates = [HasAVX] in {
4933   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4934             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4935   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4936             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4937   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4938             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4939   def : Pat<(X86Movddup (bc_v2f64
4940                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4941             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4942
4943   // 256-bit version
4944   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4945             (VMOVDDUPYrm addr:$src)>;
4946   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4947             (VMOVDDUPYrm addr:$src)>;
4948   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4949             (VMOVDDUPYrm addr:$src)>;
4950   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4951             (VMOVDDUPYrr VR256:$src)>;
4952 }
4953
4954 let Predicates = [HasSSE3] in {
4955   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4956             (MOVDDUPrm addr:$src)>;
4957   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4958             (MOVDDUPrm addr:$src)>;
4959   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4960             (MOVDDUPrm addr:$src)>;
4961   def : Pat<(X86Movddup (bc_v2f64
4962                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4963             (MOVDDUPrm addr:$src)>;
4964 }
4965
4966 //===---------------------------------------------------------------------===//
4967 // SSE3 - Move Unaligned Integer
4968 //===---------------------------------------------------------------------===//
4969
4970 let Predicates = [HasAVX] in {
4971   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4972                    "vlddqu\t{$src, $dst|$dst, $src}",
4973                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4974   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4975                    "vlddqu\t{$src, $dst|$dst, $src}",
4976                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4977 }
4978 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4979                    "lddqu\t{$src, $dst|$dst, $src}",
4980                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4981                    IIC_SSE_LDDQU>;
4982
4983 //===---------------------------------------------------------------------===//
4984 // SSE3 - Arithmetic
4985 //===---------------------------------------------------------------------===//
4986
4987 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4988                        X86MemOperand x86memop, OpndItins itins,
4989                        bit Is2Addr = 1> {
4990   def rr : I<0xD0, MRMSrcReg,
4991        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4992        !if(Is2Addr,
4993            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4994            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4995        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4996   def rm : I<0xD0, MRMSrcMem,
4997        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4998        !if(Is2Addr,
4999            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5000            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5001        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5002 }
5003
5004 let Predicates = [HasAVX] in {
5005   let ExeDomain = SSEPackedSingle in {
5006     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5007                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5008     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5009                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5010   }
5011   let ExeDomain = SSEPackedDouble in {
5012     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5013                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5014     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5015                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5016   }
5017 }
5018 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5019   let ExeDomain = SSEPackedSingle in
5020   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5021                               f128mem, SSE_ALU_F32P>, TB, XD;
5022   let ExeDomain = SSEPackedDouble in
5023   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5024                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5025 }
5026
5027 //===---------------------------------------------------------------------===//
5028 // SSE3 Instructions
5029 //===---------------------------------------------------------------------===//
5030
5031 // Horizontal ops
5032 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5033                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5034   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5035        !if(Is2Addr,
5036          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5037          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5038       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5039
5040   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5041        !if(Is2Addr,
5042          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5043          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5044       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5045         IIC_SSE_HADDSUB_RM>;
5046 }
5047 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5048                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5049   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5050        !if(Is2Addr,
5051          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5052          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5053       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5054
5055   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5056        !if(Is2Addr,
5057          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5058          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5059       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5060         IIC_SSE_HADDSUB_RM>;
5061 }
5062
5063 let Predicates = [HasAVX] in {
5064   let ExeDomain = SSEPackedSingle in {
5065     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5066                             X86fhadd, 0>, VEX_4V;
5067     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5068                             X86fhsub, 0>, VEX_4V;
5069     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5070                             X86fhadd, 0>, VEX_4V;
5071     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5072                             X86fhsub, 0>, VEX_4V;
5073   }
5074   let ExeDomain = SSEPackedDouble in {
5075     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5076                             X86fhadd, 0>, VEX_4V;
5077     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5078                             X86fhsub, 0>, VEX_4V;
5079     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5080                             X86fhadd, 0>, VEX_4V;
5081     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5082                             X86fhsub, 0>, VEX_4V;
5083   }
5084 }
5085
5086 let Constraints = "$src1 = $dst" in {
5087   let ExeDomain = SSEPackedSingle in {
5088     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5089     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5090   }
5091   let ExeDomain = SSEPackedDouble in {
5092     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5093     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5094   }
5095 }
5096
5097 //===---------------------------------------------------------------------===//
5098 // SSSE3 - Packed Absolute Instructions
5099 //===---------------------------------------------------------------------===//
5100
5101
5102 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5103 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5104                             Intrinsic IntId128> {
5105   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5106                     (ins VR128:$src),
5107                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5108                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5109                     OpSize;
5110
5111   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5112                     (ins i128mem:$src),
5113                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5114                     [(set VR128:$dst,
5115                       (IntId128
5116                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5117                     OpSize;
5118 }
5119
5120 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5121 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5122                               Intrinsic IntId256> {
5123   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5124                     (ins VR256:$src),
5125                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5126                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5127                     OpSize;
5128
5129   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5130                     (ins i256mem:$src),
5131                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5132                     [(set VR256:$dst,
5133                       (IntId256
5134                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5135 }
5136
5137 let Predicates = [HasAVX] in {
5138   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5139                                   int_x86_ssse3_pabs_b_128>, VEX;
5140   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5141                                   int_x86_ssse3_pabs_w_128>, VEX;
5142   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5143                                   int_x86_ssse3_pabs_d_128>, VEX;
5144 }
5145
5146 let Predicates = [HasAVX2] in {
5147   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5148                                     int_x86_avx2_pabs_b>, VEX;
5149   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5150                                     int_x86_avx2_pabs_w>, VEX;
5151   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5152                                     int_x86_avx2_pabs_d>, VEX;
5153 }
5154
5155 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5156                               int_x86_ssse3_pabs_b_128>;
5157 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5158                               int_x86_ssse3_pabs_w_128>;
5159 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5160                               int_x86_ssse3_pabs_d_128>;
5161
5162 //===---------------------------------------------------------------------===//
5163 // SSSE3 - Packed Binary Operator Instructions
5164 //===---------------------------------------------------------------------===//
5165
5166 def SSE_PHADDSUBD : OpndItins<
5167   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5168 >;
5169 def SSE_PHADDSUBSW : OpndItins<
5170   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5171 >;
5172 def SSE_PHADDSUBW : OpndItins<
5173   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5174 >;
5175 def SSE_PSHUFB : OpndItins<
5176   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5177 >;
5178 def SSE_PSIGN : OpndItins<
5179   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5180 >;
5181 def SSE_PMULHRSW : OpndItins<
5182   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5183 >;
5184
5185 /// SS3I_binop_rm - Simple SSSE3 bin op
5186 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5187                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5188                          X86MemOperand x86memop, OpndItins itins,
5189                          bit Is2Addr = 1> {
5190   let isCommutable = 1 in
5191   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5192        (ins RC:$src1, RC:$src2),
5193        !if(Is2Addr,
5194          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5195          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5196        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5197        OpSize;
5198   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5199        (ins RC:$src1, x86memop:$src2),
5200        !if(Is2Addr,
5201          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5202          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5203        [(set RC:$dst,
5204          (OpVT (OpNode RC:$src1,
5205           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5206 }
5207
5208 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5209 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5210                              Intrinsic IntId128, OpndItins itins,
5211                              bit Is2Addr = 1> {
5212   let isCommutable = 1 in
5213   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5214        (ins VR128:$src1, VR128:$src2),
5215        !if(Is2Addr,
5216          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5217          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5218        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5219        OpSize;
5220   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5221        (ins VR128:$src1, i128mem:$src2),
5222        !if(Is2Addr,
5223          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5224          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5225        [(set VR128:$dst,
5226          (IntId128 VR128:$src1,
5227           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5228 }
5229
5230 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5231                                Intrinsic IntId256> {
5232   let isCommutable = 1 in
5233   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5234        (ins VR256:$src1, VR256:$src2),
5235        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5236        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5237        OpSize;
5238   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5239        (ins VR256:$src1, i256mem:$src2),
5240        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5241        [(set VR256:$dst,
5242          (IntId256 VR256:$src1,
5243           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5244 }
5245
5246 let ImmT = NoImm, Predicates = [HasAVX] in {
5247 let isCommutable = 0 in {
5248   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5249                                   memopv2i64, i128mem,
5250                                   SSE_PHADDSUBW, 0>, VEX_4V;
5251   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5252                                   memopv2i64, i128mem,
5253                                   SSE_PHADDSUBD, 0>, VEX_4V;
5254   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5255                                   memopv2i64, i128mem,
5256                                   SSE_PHADDSUBW, 0>, VEX_4V;
5257   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5258                                   memopv2i64, i128mem,
5259                                   SSE_PHADDSUBD, 0>, VEX_4V;
5260   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5261                                   memopv2i64, i128mem,
5262                                   SSE_PSIGN, 0>, VEX_4V;
5263   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5264                                   memopv2i64, i128mem,
5265                                   SSE_PSIGN, 0>, VEX_4V;
5266   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5267                                   memopv2i64, i128mem,
5268                                   SSE_PSIGN, 0>, VEX_4V;
5269   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5270                                   memopv2i64, i128mem,
5271                                   SSE_PSHUFB, 0>, VEX_4V;
5272   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5273                                       int_x86_ssse3_phadd_sw_128,
5274                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5275   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5276                                       int_x86_ssse3_phsub_sw_128,
5277                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5278   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5279                                       int_x86_ssse3_pmadd_ub_sw_128,
5280                                       SSE_PMADD, 0>, VEX_4V;
5281 }
5282 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5283                                       int_x86_ssse3_pmul_hr_sw_128,
5284                                       SSE_PMULHRSW, 0>, VEX_4V;
5285 }
5286
5287 let ImmT = NoImm, Predicates = [HasAVX2] in {
5288 let isCommutable = 0 in {
5289   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5290                                   memopv4i64, i256mem,
5291                                   SSE_PHADDSUBW, 0>, VEX_4V;
5292   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5293                                   memopv4i64, i256mem,
5294                                   SSE_PHADDSUBW, 0>, VEX_4V;
5295   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5296                                   memopv4i64, i256mem,
5297                                   SSE_PHADDSUBW, 0>, VEX_4V;
5298   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5299                                   memopv4i64, i256mem,
5300                                   SSE_PHADDSUBW, 0>, VEX_4V;
5301   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5302                                   memopv4i64, i256mem,
5303                                   SSE_PHADDSUBW, 0>, VEX_4V;
5304   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5305                                   memopv4i64, i256mem,
5306                                   SSE_PHADDSUBW, 0>, VEX_4V;
5307   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5308                                   memopv4i64, i256mem,
5309                                   SSE_PHADDSUBW, 0>, VEX_4V;
5310   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5311                                   memopv4i64, i256mem,
5312                                   SSE_PHADDSUBW, 0>, VEX_4V;
5313   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5314                                         int_x86_avx2_phadd_sw>, VEX_4V;
5315   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5316                                         int_x86_avx2_phsub_sw>, VEX_4V;
5317   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5318                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5319 }
5320 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5321                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5322 }
5323
5324 // None of these have i8 immediate fields.
5325 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5326 let isCommutable = 0 in {
5327   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5328                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5329   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5330                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5331   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5332                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5333   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5334                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5335   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5336                                  memopv2i64, i128mem, SSE_PSIGN>;
5337   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5338                                  memopv2i64, i128mem, SSE_PSIGN>;
5339   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5340                                  memopv2i64, i128mem, SSE_PSIGN>;
5341   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5342                                  memopv2i64, i128mem, SSE_PSHUFB>;
5343   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5344                                      int_x86_ssse3_phadd_sw_128,
5345                                      SSE_PHADDSUBSW>;
5346   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5347                                      int_x86_ssse3_phsub_sw_128,
5348                                      SSE_PHADDSUBSW>;
5349   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5350                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5351 }
5352 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5353                                      int_x86_ssse3_pmul_hr_sw_128,
5354                                      SSE_PMULHRSW>;
5355 }
5356
5357 //===---------------------------------------------------------------------===//
5358 // SSSE3 - Packed Align Instruction Patterns
5359 //===---------------------------------------------------------------------===//
5360
5361 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5362   let neverHasSideEffects = 1 in {
5363   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5364       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5365       !if(Is2Addr,
5366         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5367         !strconcat(asm,
5368                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5369       [], IIC_SSE_PALIGNR>, OpSize;
5370   let mayLoad = 1 in
5371   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5372       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5373       !if(Is2Addr,
5374         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5375         !strconcat(asm,
5376                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5377       [], IIC_SSE_PALIGNR>, OpSize;
5378   }
5379 }
5380
5381 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5382   let neverHasSideEffects = 1 in {
5383   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5384       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5385       !strconcat(asm,
5386                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5387       []>, OpSize;
5388   let mayLoad = 1 in
5389   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5390       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5391       !strconcat(asm,
5392                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5393       []>, OpSize;
5394   }
5395 }
5396
5397 let Predicates = [HasAVX] in
5398   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5399 let Predicates = [HasAVX2] in
5400   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5401 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5402   defm PALIGN : ssse3_palign<"palignr">;
5403
5404 let Predicates = [HasAVX2] in {
5405 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5406           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5407 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5408           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5409 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5410           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5411 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5412           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5413 }
5414
5415 let Predicates = [HasAVX] in {
5416 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5417           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5418 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5419           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5420 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5421           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5422 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5423           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5424 }
5425
5426 let Predicates = [HasSSSE3] in {
5427 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5428           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5429 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5430           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5431 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5432           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5433 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5434           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5435 }
5436
5437 //===---------------------------------------------------------------------===//
5438 // SSSE3 - Thread synchronization
5439 //===---------------------------------------------------------------------===//
5440
5441 let usesCustomInserter = 1 in {
5442 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5443                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5444                 Requires<[HasSSE3]>;
5445 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5446                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5447                 Requires<[HasSSE3]>;
5448 }
5449
5450 let Uses = [EAX, ECX, EDX] in
5451 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5452                  TB, Requires<[HasSSE3]>;
5453 let Uses = [ECX, EAX] in
5454 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", [], IIC_SSE_MWAIT>,
5455                 TB, Requires<[HasSSE3]>;
5456
5457 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5458 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5459
5460 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5461       Requires<[In32BitMode]>;
5462 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5463       Requires<[In64BitMode]>;
5464
5465 //===----------------------------------------------------------------------===//
5466 // SSE4.1 - Packed Move with Sign/Zero Extend
5467 //===----------------------------------------------------------------------===//
5468
5469 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5470   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5471                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5472                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5473
5474   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5475                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5476        [(set VR128:$dst,
5477          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5478        OpSize;
5479 }
5480
5481 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5482                                  Intrinsic IntId> {
5483   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5484                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5485                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5486
5487   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5488                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5489                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5490 }
5491
5492 let Predicates = [HasAVX] in {
5493 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5494                                      VEX;
5495 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5496                                      VEX;
5497 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5498                                      VEX;
5499 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5500                                      VEX;
5501 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5502                                      VEX;
5503 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5504                                      VEX;
5505 }
5506
5507 let Predicates = [HasAVX2] in {
5508 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5509                                         int_x86_avx2_pmovsxbw>, VEX;
5510 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5511                                         int_x86_avx2_pmovsxwd>, VEX;
5512 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5513                                         int_x86_avx2_pmovsxdq>, VEX;
5514 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5515                                         int_x86_avx2_pmovzxbw>, VEX;
5516 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5517                                         int_x86_avx2_pmovzxwd>, VEX;
5518 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5519                                         int_x86_avx2_pmovzxdq>, VEX;
5520 }
5521
5522 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5523 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5524 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5525 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5526 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5527 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5528
5529 let Predicates = [HasAVX] in {
5530   // Common patterns involving scalar load.
5531   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5532             (VPMOVSXBWrm addr:$src)>;
5533   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5534             (VPMOVSXBWrm addr:$src)>;
5535
5536   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5537             (VPMOVSXWDrm addr:$src)>;
5538   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5539             (VPMOVSXWDrm addr:$src)>;
5540
5541   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5542             (VPMOVSXDQrm addr:$src)>;
5543   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5544             (VPMOVSXDQrm addr:$src)>;
5545
5546   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5547             (VPMOVZXBWrm addr:$src)>;
5548   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5549             (VPMOVZXBWrm addr:$src)>;
5550
5551   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5552             (VPMOVZXWDrm addr:$src)>;
5553   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5554             (VPMOVZXWDrm addr:$src)>;
5555
5556   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5557             (VPMOVZXDQrm addr:$src)>;
5558   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5559             (VPMOVZXDQrm addr:$src)>;
5560 }
5561
5562 let Predicates = [HasSSE41] in {
5563   // Common patterns involving scalar load.
5564   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5565             (PMOVSXBWrm addr:$src)>;
5566   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5567             (PMOVSXBWrm addr:$src)>;
5568
5569   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5570             (PMOVSXWDrm addr:$src)>;
5571   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5572             (PMOVSXWDrm addr:$src)>;
5573
5574   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5575             (PMOVSXDQrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5577             (PMOVSXDQrm addr:$src)>;
5578
5579   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5580             (PMOVZXBWrm addr:$src)>;
5581   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5582             (PMOVZXBWrm addr:$src)>;
5583
5584   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5585             (PMOVZXWDrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5587             (PMOVZXWDrm addr:$src)>;
5588
5589   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5590             (PMOVZXDQrm addr:$src)>;
5591   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5592             (PMOVZXDQrm addr:$src)>;
5593 }
5594
5595 let Predicates = [HasAVX2] in {
5596   let AddedComplexity = 15 in {
5597     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5598               (VPMOVZXDQYrr VR128:$src)>;
5599     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5600               (VPMOVZXWDYrr VR128:$src)>;
5601   }
5602
5603   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5604   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5605 }
5606
5607 let Predicates = [HasAVX] in {
5608   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5609   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5610 }
5611
5612 let Predicates = [HasSSE41] in {
5613   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5614   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5615 }
5616
5617
5618 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5619   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5620                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5621                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5622
5623   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5624                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5625        [(set VR128:$dst,
5626          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5627           OpSize;
5628 }
5629
5630 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5631                                  Intrinsic IntId> {
5632   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5633                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5634                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5635
5636   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5637                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5638        [(set VR256:$dst,
5639          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5640           OpSize;
5641 }
5642
5643 let Predicates = [HasAVX] in {
5644 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5645                                      VEX;
5646 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5647                                      VEX;
5648 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5649                                      VEX;
5650 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5651                                      VEX;
5652 }
5653
5654 let Predicates = [HasAVX2] in {
5655 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5656                                        int_x86_avx2_pmovsxbd>, VEX;
5657 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5658                                        int_x86_avx2_pmovsxwq>, VEX;
5659 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5660                                        int_x86_avx2_pmovzxbd>, VEX;
5661 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5662                                        int_x86_avx2_pmovzxwq>, VEX;
5663 }
5664
5665 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5666 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5667 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5668 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5669
5670 let Predicates = [HasAVX] in {
5671   // Common patterns involving scalar load
5672   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5673             (VPMOVSXBDrm addr:$src)>;
5674   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5675             (VPMOVSXWQrm addr:$src)>;
5676
5677   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5678             (VPMOVZXBDrm addr:$src)>;
5679   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5680             (VPMOVZXWQrm addr:$src)>;
5681 }
5682
5683 let Predicates = [HasSSE41] in {
5684   // Common patterns involving scalar load
5685   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5686             (PMOVSXBDrm addr:$src)>;
5687   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5688             (PMOVSXWQrm addr:$src)>;
5689
5690   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5691             (PMOVZXBDrm addr:$src)>;
5692   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5693             (PMOVZXWQrm addr:$src)>;
5694 }
5695
5696 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5697   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5698                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5699                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5700
5701   // Expecting a i16 load any extended to i32 value.
5702   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5703                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5704                  [(set VR128:$dst, (IntId (bitconvert
5705                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5706                  OpSize;
5707 }
5708
5709 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5710                                  Intrinsic IntId> {
5711   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5712                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5713                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5714
5715   // Expecting a i16 load any extended to i32 value.
5716   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5717                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5718                   [(set VR256:$dst, (IntId (bitconvert
5719                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5720                   OpSize;
5721 }
5722
5723 let Predicates = [HasAVX] in {
5724 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5725                                      VEX;
5726 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5727                                      VEX;
5728 }
5729 let Predicates = [HasAVX2] in {
5730 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5731                                        int_x86_avx2_pmovsxbq>, VEX;
5732 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5733                                        int_x86_avx2_pmovzxbq>, VEX;
5734 }
5735 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5736 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5737
5738 let Predicates = [HasAVX] in {
5739   // Common patterns involving scalar load
5740   def : Pat<(int_x86_sse41_pmovsxbq
5741               (bitconvert (v4i32 (X86vzmovl
5742                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5743             (VPMOVSXBQrm addr:$src)>;
5744
5745   def : Pat<(int_x86_sse41_pmovzxbq
5746               (bitconvert (v4i32 (X86vzmovl
5747                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5748             (VPMOVZXBQrm addr:$src)>;
5749 }
5750
5751 let Predicates = [HasSSE41] in {
5752   // Common patterns involving scalar load
5753   def : Pat<(int_x86_sse41_pmovsxbq
5754               (bitconvert (v4i32 (X86vzmovl
5755                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5756             (PMOVSXBQrm addr:$src)>;
5757
5758   def : Pat<(int_x86_sse41_pmovzxbq
5759               (bitconvert (v4i32 (X86vzmovl
5760                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5761             (PMOVZXBQrm addr:$src)>;
5762 }
5763
5764 //===----------------------------------------------------------------------===//
5765 // SSE4.1 - Extract Instructions
5766 //===----------------------------------------------------------------------===//
5767
5768 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5769 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5770   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5771                  (ins VR128:$src1, i32i8imm:$src2),
5772                  !strconcat(OpcodeStr,
5773                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5774                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5775                  OpSize;
5776   let neverHasSideEffects = 1, mayStore = 1 in
5777   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5778                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5779                  !strconcat(OpcodeStr,
5780                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5781                  []>, OpSize;
5782 // FIXME:
5783 // There's an AssertZext in the way of writing the store pattern
5784 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5785 }
5786
5787 let Predicates = [HasAVX] in {
5788   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5789   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5790          (ins VR128:$src1, i32i8imm:$src2),
5791          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5792 }
5793
5794 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5795
5796
5797 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5798 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5799   let neverHasSideEffects = 1, mayStore = 1 in
5800   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5801                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5802                  !strconcat(OpcodeStr,
5803                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5804                  []>, OpSize;
5805 // FIXME:
5806 // There's an AssertZext in the way of writing the store pattern
5807 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5808 }
5809
5810 let Predicates = [HasAVX] in
5811   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5812
5813 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5814
5815
5816 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5817 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5818   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5819                  (ins VR128:$src1, i32i8imm:$src2),
5820                  !strconcat(OpcodeStr,
5821                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5822                  [(set GR32:$dst,
5823                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5824   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5825                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5826                  !strconcat(OpcodeStr,
5827                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5828                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5829                           addr:$dst)]>, OpSize;
5830 }
5831
5832 let Predicates = [HasAVX] in
5833   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5834
5835 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5836
5837 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5838 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5839   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5840                  (ins VR128:$src1, i32i8imm:$src2),
5841                  !strconcat(OpcodeStr,
5842                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5843                  [(set GR64:$dst,
5844                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5845   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5846                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5847                  !strconcat(OpcodeStr,
5848                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5849                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5850                           addr:$dst)]>, OpSize, REX_W;
5851 }
5852
5853 let Predicates = [HasAVX] in
5854   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5855
5856 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5857
5858 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5859 /// destination
5860 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5861   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5862                  (ins VR128:$src1, i32i8imm:$src2),
5863                  !strconcat(OpcodeStr,
5864                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5865                  [(set GR32:$dst,
5866                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5867            OpSize;
5868   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5869                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5870                  !strconcat(OpcodeStr,
5871                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5872                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5873                           addr:$dst)]>, OpSize;
5874 }
5875
5876 let ExeDomain = SSEPackedSingle in {
5877   let Predicates = [HasAVX] in {
5878     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5879     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5880                     (ins VR128:$src1, i32i8imm:$src2),
5881                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5882                     []>, OpSize, VEX;
5883   }
5884   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5885 }
5886
5887 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5888 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5889                                               imm:$src2))),
5890                  addr:$dst),
5891           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5892           Requires<[HasAVX]>;
5893 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5894                                               imm:$src2))),
5895                  addr:$dst),
5896           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5897           Requires<[HasSSE41]>;
5898
5899 //===----------------------------------------------------------------------===//
5900 // SSE4.1 - Insert Instructions
5901 //===----------------------------------------------------------------------===//
5902
5903 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5904   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5905       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5906       !if(Is2Addr,
5907         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5908         !strconcat(asm,
5909                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5910       [(set VR128:$dst,
5911         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5912   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5913       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5914       !if(Is2Addr,
5915         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5916         !strconcat(asm,
5917                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5918       [(set VR128:$dst,
5919         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5920                    imm:$src3))]>, OpSize;
5921 }
5922
5923 let Predicates = [HasAVX] in
5924   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5925 let Constraints = "$src1 = $dst" in
5926   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5927
5928 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5929   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5930       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5931       !if(Is2Addr,
5932         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5933         !strconcat(asm,
5934                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5935       [(set VR128:$dst,
5936         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5937       OpSize;
5938   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5939       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5940       !if(Is2Addr,
5941         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5942         !strconcat(asm,
5943                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5944       [(set VR128:$dst,
5945         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5946                           imm:$src3)))]>, OpSize;
5947 }
5948
5949 let Predicates = [HasAVX] in
5950   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5951 let Constraints = "$src1 = $dst" in
5952   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5953
5954 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5955   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5956       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5957       !if(Is2Addr,
5958         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5959         !strconcat(asm,
5960                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5961       [(set VR128:$dst,
5962         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5963       OpSize;
5964   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5965       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5966       !if(Is2Addr,
5967         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5968         !strconcat(asm,
5969                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5970       [(set VR128:$dst,
5971         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5972                           imm:$src3)))]>, OpSize;
5973 }
5974
5975 let Predicates = [HasAVX] in
5976   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5977 let Constraints = "$src1 = $dst" in
5978   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5979
5980 // insertps has a few different modes, there's the first two here below which
5981 // are optimized inserts that won't zero arbitrary elements in the destination
5982 // vector. The next one matches the intrinsic and could zero arbitrary elements
5983 // in the target vector.
5984 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5985   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5986       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5987       !if(Is2Addr,
5988         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5989         !strconcat(asm,
5990                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5991       [(set VR128:$dst,
5992         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5993       OpSize;
5994   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5995       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5996       !if(Is2Addr,
5997         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5998         !strconcat(asm,
5999                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6000       [(set VR128:$dst,
6001         (X86insrtps VR128:$src1,
6002                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6003                     imm:$src3))]>, OpSize;
6004 }
6005
6006 let ExeDomain = SSEPackedSingle in {
6007   let Predicates = [HasAVX] in
6008     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6009   let Constraints = "$src1 = $dst" in
6010     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6011 }
6012
6013 //===----------------------------------------------------------------------===//
6014 // SSE4.1 - Round Instructions
6015 //===----------------------------------------------------------------------===//
6016
6017 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6018                             X86MemOperand x86memop, RegisterClass RC,
6019                             PatFrag mem_frag32, PatFrag mem_frag64,
6020                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6021 let ExeDomain = SSEPackedSingle in {
6022   // Intrinsic operation, reg.
6023   // Vector intrinsic operation, reg
6024   def PSr : SS4AIi8<opcps, MRMSrcReg,
6025                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6026                     !strconcat(OpcodeStr,
6027                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6028                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6029                     OpSize;
6030
6031   // Vector intrinsic operation, mem
6032   def PSm : SS4AIi8<opcps, MRMSrcMem,
6033                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6034                     !strconcat(OpcodeStr,
6035                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6036                     [(set RC:$dst,
6037                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6038                     OpSize;
6039 } // ExeDomain = SSEPackedSingle
6040
6041 let ExeDomain = SSEPackedDouble in {
6042   // Vector intrinsic operation, reg
6043   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6044                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6045                     !strconcat(OpcodeStr,
6046                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6047                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6048                     OpSize;
6049
6050   // Vector intrinsic operation, mem
6051   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6052                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6053                     !strconcat(OpcodeStr,
6054                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6055                     [(set RC:$dst,
6056                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6057                     OpSize;
6058 } // ExeDomain = SSEPackedDouble
6059 }
6060
6061 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6062                             string OpcodeStr,
6063                             Intrinsic F32Int,
6064                             Intrinsic F64Int, bit Is2Addr = 1> {
6065 let ExeDomain = GenericDomain in {
6066   // Operation, reg.
6067   def SSr : SS4AIi8<opcss, MRMSrcReg,
6068       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6069       !if(Is2Addr,
6070           !strconcat(OpcodeStr,
6071               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6072           !strconcat(OpcodeStr,
6073               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6074       []>, OpSize;
6075
6076   // Intrinsic operation, reg.
6077   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6078         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6079         !if(Is2Addr,
6080             !strconcat(OpcodeStr,
6081                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6082             !strconcat(OpcodeStr,
6083                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6084         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6085         OpSize;
6086
6087   // Intrinsic operation, mem.
6088   def SSm : SS4AIi8<opcss, MRMSrcMem,
6089         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6090         !if(Is2Addr,
6091             !strconcat(OpcodeStr,
6092                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6093             !strconcat(OpcodeStr,
6094                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6095         [(set VR128:$dst,
6096              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6097         OpSize;
6098
6099   // Operation, reg.
6100   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6101         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6102         !if(Is2Addr,
6103             !strconcat(OpcodeStr,
6104                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6105             !strconcat(OpcodeStr,
6106                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6107         []>, OpSize;
6108
6109   // Intrinsic operation, reg.
6110   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6111         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6112         !if(Is2Addr,
6113             !strconcat(OpcodeStr,
6114                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6115             !strconcat(OpcodeStr,
6116                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6117         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6118         OpSize;
6119
6120   // Intrinsic operation, mem.
6121   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6122         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6123         !if(Is2Addr,
6124             !strconcat(OpcodeStr,
6125                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6126             !strconcat(OpcodeStr,
6127                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6128         [(set VR128:$dst,
6129               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6130         OpSize;
6131 } // ExeDomain = GenericDomain
6132 }
6133
6134 // FP round - roundss, roundps, roundsd, roundpd
6135 let Predicates = [HasAVX] in {
6136   // Intrinsic form
6137   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6138                                   memopv4f32, memopv2f64,
6139                                   int_x86_sse41_round_ps,
6140                                   int_x86_sse41_round_pd>, VEX;
6141   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6142                                   memopv8f32, memopv4f64,
6143                                   int_x86_avx_round_ps_256,
6144                                   int_x86_avx_round_pd_256>, VEX;
6145   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6146                                   int_x86_sse41_round_ss,
6147                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6148
6149   def : Pat<(ffloor FR32:$src),
6150             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6151   def : Pat<(f64 (ffloor FR64:$src)),
6152             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6153   def : Pat<(f32 (fnearbyint FR32:$src)),
6154             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6155   def : Pat<(f64 (fnearbyint FR64:$src)),
6156             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6157   def : Pat<(f32 (fceil FR32:$src)),
6158             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6159   def : Pat<(f64 (fceil FR64:$src)),
6160             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6161   def : Pat<(f32 (frint FR32:$src)),
6162             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6163   def : Pat<(f64 (frint FR64:$src)),
6164             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6165   def : Pat<(f32 (ftrunc FR32:$src)),
6166             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6167   def : Pat<(f64 (ftrunc FR64:$src)),
6168             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6169 }
6170
6171 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6172                                memopv4f32, memopv2f64,
6173                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6174 let Constraints = "$src1 = $dst" in
6175 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6176                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6177
6178 def : Pat<(ffloor FR32:$src),
6179           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6180 def : Pat<(f64 (ffloor FR64:$src)),
6181           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6182 def : Pat<(f32 (fnearbyint FR32:$src)),
6183           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6184 def : Pat<(f64 (fnearbyint FR64:$src)),
6185           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6186 def : Pat<(f32 (fceil FR32:$src)),
6187           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6188 def : Pat<(f64 (fceil FR64:$src)),
6189           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6190 def : Pat<(f32 (frint FR32:$src)),
6191           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6192 def : Pat<(f64 (frint FR64:$src)),
6193           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6194 def : Pat<(f32 (ftrunc FR32:$src)),
6195           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6196 def : Pat<(f64 (ftrunc FR64:$src)),
6197           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6198
6199 //===----------------------------------------------------------------------===//
6200 // SSE4.1 - Packed Bit Test
6201 //===----------------------------------------------------------------------===//
6202
6203 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6204 // the intel intrinsic that corresponds to this.
6205 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6206 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6207                 "vptest\t{$src2, $src1|$src1, $src2}",
6208                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6209                 OpSize, VEX;
6210 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6211                 "vptest\t{$src2, $src1|$src1, $src2}",
6212                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6213                 OpSize, VEX;
6214
6215 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6216                 "vptest\t{$src2, $src1|$src1, $src2}",
6217                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6218                 OpSize, VEX;
6219 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6220                 "vptest\t{$src2, $src1|$src1, $src2}",
6221                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6222                 OpSize, VEX;
6223 }
6224
6225 let Defs = [EFLAGS] in {
6226 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6227               "ptest\t{$src2, $src1|$src1, $src2}",
6228               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6229               OpSize;
6230 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6231               "ptest\t{$src2, $src1|$src1, $src2}",
6232               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6233               OpSize;
6234 }
6235
6236 // The bit test instructions below are AVX only
6237 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6238                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6239   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6240             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6241             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6242   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6243             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6244             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6245             OpSize, VEX;
6246 }
6247
6248 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6249 let ExeDomain = SSEPackedSingle in {
6250 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6251 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6252 }
6253 let ExeDomain = SSEPackedDouble in {
6254 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6255 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6256 }
6257 }
6258
6259 //===----------------------------------------------------------------------===//
6260 // SSE4.1 - Misc Instructions
6261 //===----------------------------------------------------------------------===//
6262
6263 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6264   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6265                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6266                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6267                      OpSize, XS;
6268   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6269                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6270                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6271                       (implicit EFLAGS)]>, OpSize, XS;
6272
6273   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6274                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6275                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6276                      XS;
6277   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6278                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6279                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6280                       (implicit EFLAGS)]>, XS;
6281
6282   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6283                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6284                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6285                       XS;
6286   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6287                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6288                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6289                        (implicit EFLAGS)]>, XS;
6290 }
6291
6292
6293
6294 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6295 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6296                                  Intrinsic IntId128> {
6297   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6298                     (ins VR128:$src),
6299                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6300                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6301   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6302                      (ins i128mem:$src),
6303                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6304                      [(set VR128:$dst,
6305                        (IntId128
6306                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6307 }
6308
6309 let Predicates = [HasAVX] in
6310 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6311                                          int_x86_sse41_phminposuw>, VEX;
6312 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6313                                          int_x86_sse41_phminposuw>;
6314
6315 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6316 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6317                               Intrinsic IntId128, bit Is2Addr = 1> {
6318   let isCommutable = 1 in
6319   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6320        (ins VR128:$src1, VR128:$src2),
6321        !if(Is2Addr,
6322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6324        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6325   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6326        (ins VR128:$src1, i128mem:$src2),
6327        !if(Is2Addr,
6328            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6329            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6330        [(set VR128:$dst,
6331          (IntId128 VR128:$src1,
6332           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6333 }
6334
6335 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6336 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6337                                 Intrinsic IntId256> {
6338   let isCommutable = 1 in
6339   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6340        (ins VR256:$src1, VR256:$src2),
6341        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6342        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6343   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6344        (ins VR256:$src1, i256mem:$src2),
6345        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6346        [(set VR256:$dst,
6347          (IntId256 VR256:$src1,
6348           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6349 }
6350
6351 let Predicates = [HasAVX] in {
6352   let isCommutable = 0 in
6353   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6354                                                          0>, VEX_4V;
6355   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6356                                                          0>, VEX_4V;
6357   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6358                                                          0>, VEX_4V;
6359   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6360                                                          0>, VEX_4V;
6361   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6362                                                          0>, VEX_4V;
6363   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6364                                                          0>, VEX_4V;
6365   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6366                                                          0>, VEX_4V;
6367   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6368                                                          0>, VEX_4V;
6369   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6370                                                          0>, VEX_4V;
6371   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6372                                                          0>, VEX_4V;
6373 }
6374
6375 let Predicates = [HasAVX2] in {
6376   let isCommutable = 0 in
6377   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6378                                         int_x86_avx2_packusdw>, VEX_4V;
6379   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6380                                         int_x86_avx2_pmins_b>, VEX_4V;
6381   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6382                                         int_x86_avx2_pmins_d>, VEX_4V;
6383   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6384                                         int_x86_avx2_pminu_d>, VEX_4V;
6385   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6386                                         int_x86_avx2_pminu_w>, VEX_4V;
6387   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6388                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6389   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6390                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6391   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6392                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6393   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6394                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6395   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6396                                         int_x86_avx2_pmul_dq>, VEX_4V;
6397 }
6398
6399 let Constraints = "$src1 = $dst" in {
6400   let isCommutable = 0 in
6401   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6402   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6403   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6404   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6405   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6406   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6407   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6408   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6409   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6410   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6411 }
6412
6413 /// SS48I_binop_rm - Simple SSE41 binary operator.
6414 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6415                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6416                           X86MemOperand x86memop, bit Is2Addr = 1> {
6417   let isCommutable = 1 in
6418   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6419        (ins RC:$src1, RC:$src2),
6420        !if(Is2Addr,
6421            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6422            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6423        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6424   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6425        (ins RC:$src1, x86memop:$src2),
6426        !if(Is2Addr,
6427            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6428            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6429        [(set RC:$dst,
6430          (OpVT (OpNode RC:$src1,
6431           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6432 }
6433
6434 let Predicates = [HasAVX] in {
6435   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6436                                 memopv2i64, i128mem, 0>, VEX_4V;
6437   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6438                                  memopv2i64, i128mem, 0>, VEX_4V;
6439 }
6440 let Predicates = [HasAVX2] in {
6441   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6442                                   memopv4i64, i256mem, 0>, VEX_4V;
6443   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6444                                   memopv4i64, i256mem, 0>, VEX_4V;
6445 }
6446
6447 let Constraints = "$src1 = $dst" in {
6448   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6449                                 memopv2i64, i128mem>;
6450   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6451                                 memopv2i64, i128mem>;
6452 }
6453
6454 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6455 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6456                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6457                  X86MemOperand x86memop, bit Is2Addr = 1> {
6458   let isCommutable = 1 in
6459   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6460         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6461         !if(Is2Addr,
6462             !strconcat(OpcodeStr,
6463                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6464             !strconcat(OpcodeStr,
6465                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6466         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6467         OpSize;
6468   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6469         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6470         !if(Is2Addr,
6471             !strconcat(OpcodeStr,
6472                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6473             !strconcat(OpcodeStr,
6474                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6475         [(set RC:$dst,
6476           (IntId RC:$src1,
6477            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6478         OpSize;
6479 }
6480
6481 let Predicates = [HasAVX] in {
6482   let isCommutable = 0 in {
6483     let ExeDomain = SSEPackedSingle in {
6484     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6485                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6486     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6487               int_x86_avx_blend_ps_256, VR256, memopv8f32, f256mem, 0>, VEX_4V;
6488     }
6489     let ExeDomain = SSEPackedDouble in {
6490     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6491                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6492     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6493               int_x86_avx_blend_pd_256, VR256, memopv4f64, f256mem, 0>, VEX_4V;
6494     }
6495   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6496                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6497   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6498                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6499   }
6500   let ExeDomain = SSEPackedSingle in
6501   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6502                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6503   let ExeDomain = SSEPackedDouble in
6504   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6505                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6506   let ExeDomain = SSEPackedSingle in
6507   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6508                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6509 }
6510
6511 let Predicates = [HasAVX2] in {
6512   let isCommutable = 0 in {
6513   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6514                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6515   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6516                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6517   }
6518 }
6519
6520 let Constraints = "$src1 = $dst" in {
6521   let isCommutable = 0 in {
6522   let ExeDomain = SSEPackedSingle in
6523   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6524                                      VR128, memopv4f32, f128mem>;
6525   let ExeDomain = SSEPackedDouble in
6526   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6527                                      VR128, memopv2f64, f128mem>;
6528   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6529                                      VR128, memopv2i64, i128mem>;
6530   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6531                                      VR128, memopv2i64, i128mem>;
6532   }
6533   let ExeDomain = SSEPackedSingle in
6534   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6535                                   VR128, memopv4f32, f128mem>;
6536   let ExeDomain = SSEPackedDouble in
6537   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6538                                   VR128, memopv2f64, f128mem>;
6539 }
6540
6541 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6542 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6543                                     RegisterClass RC, X86MemOperand x86memop,
6544                                     PatFrag mem_frag, Intrinsic IntId> {
6545   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6546                   (ins RC:$src1, RC:$src2, RC:$src3),
6547                   !strconcat(OpcodeStr,
6548                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6549                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6550                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6551
6552   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6553                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6554                   !strconcat(OpcodeStr,
6555                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6556                   [(set RC:$dst,
6557                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6558                                RC:$src3))],
6559                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6560 }
6561
6562 let Predicates = [HasAVX] in {
6563 let ExeDomain = SSEPackedDouble in {
6564 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6565                                            memopv2f64, int_x86_sse41_blendvpd>;
6566 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6567                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6568 } // ExeDomain = SSEPackedDouble
6569 let ExeDomain = SSEPackedSingle in {
6570 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6571                                            memopv4f32, int_x86_sse41_blendvps>;
6572 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6573                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6574 } // ExeDomain = SSEPackedSingle
6575 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6576                                            memopv2i64, int_x86_sse41_pblendvb>;
6577 }
6578
6579 let Predicates = [HasAVX2] in {
6580 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6581                                            memopv4i64, int_x86_avx2_pblendvb>;
6582 }
6583
6584 let Predicates = [HasAVX] in {
6585   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6586                             (v16i8 VR128:$src2))),
6587             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6588   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6589                             (v4i32 VR128:$src2))),
6590             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6591   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6592                             (v4f32 VR128:$src2))),
6593             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6594   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6595                             (v2i64 VR128:$src2))),
6596             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6597   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6598                             (v2f64 VR128:$src2))),
6599             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6600   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6601                             (v8i32 VR256:$src2))),
6602             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6603   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6604                             (v8f32 VR256:$src2))),
6605             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6606   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6607                             (v4i64 VR256:$src2))),
6608             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6609   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6610                             (v4f64 VR256:$src2))),
6611             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6612
6613   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6614                                (imm:$mask))),
6615             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6616   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6617                                (imm:$mask))),
6618             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6619
6620   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6621                                (imm:$mask))),
6622             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6623   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6624                                (imm:$mask))),
6625             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6626   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6627                                (imm:$mask))),
6628             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6629 }
6630
6631 let Predicates = [HasAVX2] in {
6632   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6633                             (v32i8 VR256:$src2))),
6634             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6635   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6636                                (imm:$mask))),
6637             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6638 }
6639
6640 /// SS41I_ternary_int - SSE 4.1 ternary operator
6641 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6642   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6643                                X86MemOperand x86memop, Intrinsic IntId> {
6644     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6645                     (ins VR128:$src1, VR128:$src2),
6646                     !strconcat(OpcodeStr,
6647                      "\t{$src2, $dst|$dst, $src2}"),
6648                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6649                     OpSize;
6650
6651     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6652                     (ins VR128:$src1, x86memop:$src2),
6653                     !strconcat(OpcodeStr,
6654                      "\t{$src2, $dst|$dst, $src2}"),
6655                     [(set VR128:$dst,
6656                       (IntId VR128:$src1,
6657                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6658   }
6659 }
6660
6661 let ExeDomain = SSEPackedDouble in
6662 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6663                                   int_x86_sse41_blendvpd>;
6664 let ExeDomain = SSEPackedSingle in
6665 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6666                                   int_x86_sse41_blendvps>;
6667 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6668                                   int_x86_sse41_pblendvb>;
6669
6670 // Aliases with the implicit xmm0 argument
6671 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6672                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6673 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6674                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6675 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6676                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6677 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6678                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6679 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6680                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6681 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6682                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6683
6684 let Predicates = [HasSSE41] in {
6685   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6686                             (v16i8 VR128:$src2))),
6687             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6688   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6689                             (v4i32 VR128:$src2))),
6690             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6691   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6692                             (v4f32 VR128:$src2))),
6693             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6694   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6695                             (v2i64 VR128:$src2))),
6696             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6697   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6698                             (v2f64 VR128:$src2))),
6699             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6700
6701   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6702                                (imm:$mask))),
6703             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6704   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6705                                (imm:$mask))),
6706             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6707   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6708                                (imm:$mask))),
6709             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6710
6711 }
6712
6713 let Predicates = [HasAVX] in
6714 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6715                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6716                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6717                        OpSize, VEX;
6718 let Predicates = [HasAVX2] in
6719 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6720                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6721                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6722                          OpSize, VEX;
6723 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6724                        "movntdqa\t{$src, $dst|$dst, $src}",
6725                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6726                        OpSize;
6727
6728 //===----------------------------------------------------------------------===//
6729 // SSE4.2 - Compare Instructions
6730 //===----------------------------------------------------------------------===//
6731
6732 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6733 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6734                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6735                           X86MemOperand x86memop, bit Is2Addr = 1> {
6736   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6737        (ins RC:$src1, RC:$src2),
6738        !if(Is2Addr,
6739            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6740            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6741        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6742        OpSize;
6743   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6744        (ins RC:$src1, x86memop:$src2),
6745        !if(Is2Addr,
6746            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6747            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6748        [(set RC:$dst,
6749          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6750 }
6751
6752 let Predicates = [HasAVX] in
6753   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6754                                  memopv2i64, i128mem, 0>, VEX_4V;
6755
6756 let Predicates = [HasAVX2] in
6757   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6758                                   memopv4i64, i256mem, 0>, VEX_4V;
6759
6760 let Constraints = "$src1 = $dst" in
6761   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6762                                 memopv2i64, i128mem>;
6763
6764 //===----------------------------------------------------------------------===//
6765 // SSE4.2 - String/text Processing Instructions
6766 //===----------------------------------------------------------------------===//
6767
6768 // Packed Compare Implicit Length Strings, Return Mask
6769 multiclass pseudo_pcmpistrm<string asm> {
6770   def REG : PseudoI<(outs VR128:$dst),
6771                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6772     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6773                                                   imm:$src3))]>;
6774   def MEM : PseudoI<(outs VR128:$dst),
6775                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6776     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6777                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6778 }
6779
6780 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6781   let AddedComplexity = 1 in
6782     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6783   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6784 }
6785
6786 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6787   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6788       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6789       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6790   let mayLoad = 1 in
6791   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6792       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6793       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6794 }
6795
6796 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6797   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6798       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6799       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6800   let mayLoad = 1 in
6801   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6802       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6803       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6804 }
6805
6806 // Packed Compare Explicit Length Strings, Return Mask
6807 multiclass pseudo_pcmpestrm<string asm> {
6808   def REG : PseudoI<(outs VR128:$dst),
6809                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6810     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6811                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6812   def MEM : PseudoI<(outs VR128:$dst),
6813                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6814     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6815                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6816 }
6817
6818 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6819   let AddedComplexity = 1 in
6820     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6821   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6822 }
6823
6824 let Predicates = [HasAVX],
6825     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6826   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6827       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6828       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6829   let mayLoad = 1 in
6830   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6831       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6832       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6833 }
6834
6835 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6836   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6837       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6838       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6839   let mayLoad = 1 in
6840   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6841       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6842       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6843 }
6844
6845 // Packed Compare Implicit Length Strings, Return Index
6846 let Defs = [ECX, EFLAGS] in {
6847   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6848     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6849       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6850       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6851       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6852        (implicit EFLAGS)]>, OpSize;
6853     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6854       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6855       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6856       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6857        (implicit EFLAGS)]>, OpSize;
6858   }
6859 }
6860
6861 let Predicates = [HasAVX] in {
6862 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6863                                     VEX;
6864 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6865                                     VEX;
6866 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6867                                     VEX;
6868 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6869                                     VEX;
6870 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6871                                     VEX;
6872 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6873                                     VEX;
6874 }
6875
6876 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6877 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6878 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6879 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6880 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6881 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6882
6883 // Packed Compare Explicit Length Strings, Return Index
6884 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6885   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6886     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6887       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6888       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6889       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6890        (implicit EFLAGS)]>, OpSize;
6891     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6892       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6893       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6894        [(set ECX,
6895              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6896         (implicit EFLAGS)]>, OpSize;
6897   }
6898 }
6899
6900 let Predicates = [HasAVX] in {
6901 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6902                                     VEX;
6903 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6904                                     VEX;
6905 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6906                                     VEX;
6907 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6908                                     VEX;
6909 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6910                                     VEX;
6911 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6912                                     VEX;
6913 }
6914
6915 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6916 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6917 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6918 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6919 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6920 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6921
6922 //===----------------------------------------------------------------------===//
6923 // SSE4.2 - CRC Instructions
6924 //===----------------------------------------------------------------------===//
6925
6926 // No CRC instructions have AVX equivalents
6927
6928 // crc intrinsic instruction
6929 // This set of instructions are only rm, the only difference is the size
6930 // of r and m.
6931 let Constraints = "$src1 = $dst" in {
6932   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6933                       (ins GR32:$src1, i8mem:$src2),
6934                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6935                        [(set GR32:$dst,
6936                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6937                          (load addr:$src2)))]>;
6938   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6939                       (ins GR32:$src1, GR8:$src2),
6940                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6941                        [(set GR32:$dst,
6942                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6943   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6944                       (ins GR32:$src1, i16mem:$src2),
6945                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6946                        [(set GR32:$dst,
6947                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6948                          (load addr:$src2)))]>,
6949                          OpSize;
6950   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6951                       (ins GR32:$src1, GR16:$src2),
6952                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6953                        [(set GR32:$dst,
6954                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6955                          OpSize;
6956   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6957                       (ins GR32:$src1, i32mem:$src2),
6958                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6959                        [(set GR32:$dst,
6960                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6961                          (load addr:$src2)))]>;
6962   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6963                       (ins GR32:$src1, GR32:$src2),
6964                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6965                        [(set GR32:$dst,
6966                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6967   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6968                       (ins GR64:$src1, i8mem:$src2),
6969                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6970                        [(set GR64:$dst,
6971                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6972                          (load addr:$src2)))]>,
6973                          REX_W;
6974   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6975                       (ins GR64:$src1, GR8:$src2),
6976                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6977                        [(set GR64:$dst,
6978                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6979                          REX_W;
6980   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6981                       (ins GR64:$src1, i64mem:$src2),
6982                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6983                        [(set GR64:$dst,
6984                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6985                          (load addr:$src2)))]>,
6986                          REX_W;
6987   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6988                       (ins GR64:$src1, GR64:$src2),
6989                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6990                        [(set GR64:$dst,
6991                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6992                          REX_W;
6993 }
6994
6995 //===----------------------------------------------------------------------===//
6996 // AES-NI Instructions
6997 //===----------------------------------------------------------------------===//
6998
6999 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7000                               Intrinsic IntId128, bit Is2Addr = 1> {
7001   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7002        (ins VR128:$src1, VR128:$src2),
7003        !if(Is2Addr,
7004            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7005            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7006        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7007        OpSize;
7008   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7009        (ins VR128:$src1, i128mem:$src2),
7010        !if(Is2Addr,
7011            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7012            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7013        [(set VR128:$dst,
7014          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7015 }
7016
7017 // Perform One Round of an AES Encryption/Decryption Flow
7018 let Predicates = [HasAVX, HasAES] in {
7019   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7020                          int_x86_aesni_aesenc, 0>, VEX_4V;
7021   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7022                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7023   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7024                          int_x86_aesni_aesdec, 0>, VEX_4V;
7025   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7026                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7027 }
7028
7029 let Constraints = "$src1 = $dst" in {
7030   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7031                          int_x86_aesni_aesenc>;
7032   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7033                          int_x86_aesni_aesenclast>;
7034   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7035                          int_x86_aesni_aesdec>;
7036   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7037                          int_x86_aesni_aesdeclast>;
7038 }
7039
7040 // Perform the AES InvMixColumn Transformation
7041 let Predicates = [HasAVX, HasAES] in {
7042   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7043       (ins VR128:$src1),
7044       "vaesimc\t{$src1, $dst|$dst, $src1}",
7045       [(set VR128:$dst,
7046         (int_x86_aesni_aesimc VR128:$src1))]>,
7047       OpSize, VEX;
7048   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7049       (ins i128mem:$src1),
7050       "vaesimc\t{$src1, $dst|$dst, $src1}",
7051       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7052       OpSize, VEX;
7053 }
7054 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7055   (ins VR128:$src1),
7056   "aesimc\t{$src1, $dst|$dst, $src1}",
7057   [(set VR128:$dst,
7058     (int_x86_aesni_aesimc VR128:$src1))]>,
7059   OpSize;
7060 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7061   (ins i128mem:$src1),
7062   "aesimc\t{$src1, $dst|$dst, $src1}",
7063   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7064   OpSize;
7065
7066 // AES Round Key Generation Assist
7067 let Predicates = [HasAVX, HasAES] in {
7068   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7069       (ins VR128:$src1, i8imm:$src2),
7070       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7071       [(set VR128:$dst,
7072         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7073       OpSize, VEX;
7074   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7075       (ins i128mem:$src1, i8imm:$src2),
7076       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7077       [(set VR128:$dst,
7078         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7079       OpSize, VEX;
7080 }
7081 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7082   (ins VR128:$src1, i8imm:$src2),
7083   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7084   [(set VR128:$dst,
7085     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7086   OpSize;
7087 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7088   (ins i128mem:$src1, i8imm:$src2),
7089   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7090   [(set VR128:$dst,
7091     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7092   OpSize;
7093
7094 //===----------------------------------------------------------------------===//
7095 // PCLMUL Instructions
7096 //===----------------------------------------------------------------------===//
7097
7098 // AVX carry-less Multiplication instructions
7099 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7100            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7101            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7102            [(set VR128:$dst,
7103              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7104
7105 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7106            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7107            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7108            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7109                               (memopv2i64 addr:$src2), imm:$src3))]>;
7110
7111 // Carry-less Multiplication instructions
7112 let Constraints = "$src1 = $dst" in {
7113 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7114            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7115            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7116            [(set VR128:$dst,
7117              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7118
7119 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7120            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7121            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7122            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7123                               (memopv2i64 addr:$src2), imm:$src3))]>;
7124 } // Constraints = "$src1 = $dst"
7125
7126
7127 multiclass pclmul_alias<string asm, int immop> {
7128   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7129                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7130
7131   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7132                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7133
7134   def : InstAlias<!strconcat("vpclmul", asm,
7135                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7136                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7137
7138   def : InstAlias<!strconcat("vpclmul", asm,
7139                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7140                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7141 }
7142 defm : pclmul_alias<"hqhq", 0x11>;
7143 defm : pclmul_alias<"hqlq", 0x01>;
7144 defm : pclmul_alias<"lqhq", 0x10>;
7145 defm : pclmul_alias<"lqlq", 0x00>;
7146
7147 //===----------------------------------------------------------------------===//
7148 // SSE4A Instructions
7149 //===----------------------------------------------------------------------===//
7150
7151 let Predicates = [HasSSE4A] in {
7152
7153 let Constraints = "$src = $dst" in {
7154 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7155                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7156                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7157                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7158                                     imm:$idx))]>, TB, OpSize;
7159 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7160               (ins VR128:$src, VR128:$mask),
7161               "extrq\t{$mask, $src|$src, $mask}",
7162               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7163                                  VR128:$mask))]>, TB, OpSize;
7164
7165 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7166                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7167                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7168                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7169                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7170 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7171                  (ins VR128:$src, VR128:$mask),
7172                  "insertq\t{$mask, $src|$src, $mask}",
7173                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7174                                     VR128:$mask))]>, XD;
7175 }
7176
7177 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7178                 "movntss\t{$src, $dst|$dst, $src}",
7179                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7180
7181 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7182                 "movntsd\t{$src, $dst|$dst, $src}",
7183                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7184 }
7185
7186 //===----------------------------------------------------------------------===//
7187 // AVX Instructions
7188 //===----------------------------------------------------------------------===//
7189
7190 //===----------------------------------------------------------------------===//
7191 // VBROADCAST - Load from memory and broadcast to all elements of the
7192 //              destination operand
7193 //
7194 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7195                     X86MemOperand x86memop, Intrinsic Int> :
7196   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7197         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7198         [(set RC:$dst, (Int addr:$src))]>, VEX;
7199
7200 // AVX2 adds register forms
7201 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7202                          Intrinsic Int> :
7203   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7204          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7205          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7206
7207 let ExeDomain = SSEPackedSingle in {
7208   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7209                                       int_x86_avx_vbroadcast_ss>;
7210   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7211                                       int_x86_avx_vbroadcast_ss_256>;
7212 }
7213 let ExeDomain = SSEPackedDouble in
7214 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7215                                     int_x86_avx_vbroadcast_sd_256>;
7216 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7217                                    int_x86_avx_vbroadcastf128_pd_256>;
7218
7219 let ExeDomain = SSEPackedSingle in {
7220   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7221                                            int_x86_avx2_vbroadcast_ss_ps>;
7222   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7223                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7224 }
7225 let ExeDomain = SSEPackedDouble in
7226 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7227                                           int_x86_avx2_vbroadcast_sd_pd_256>;
7228
7229 let Predicates = [HasAVX2] in
7230 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7231                                    int_x86_avx2_vbroadcasti128>;
7232
7233 let Predicates = [HasAVX] in
7234 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7235           (VBROADCASTF128 addr:$src)>;
7236
7237
7238 //===----------------------------------------------------------------------===//
7239 // VINSERTF128 - Insert packed floating-point values
7240 //
7241 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7242 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7243           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7244           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7245           []>, VEX_4V;
7246 let mayLoad = 1 in
7247 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7248           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7249           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7250           []>, VEX_4V;
7251 }
7252
7253 let Predicates = [HasAVX] in {
7254 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7255                                    (i32 imm)),
7256           (VINSERTF128rr VR256:$src1, VR128:$src2,
7257                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7258 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7259                                    (i32 imm)),
7260           (VINSERTF128rr VR256:$src1, VR128:$src2,
7261                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7262 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7263                                    (i32 imm)),
7264           (VINSERTF128rr VR256:$src1, VR128:$src2,
7265                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7266 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7267                                    (i32 imm)),
7268           (VINSERTF128rr VR256:$src1, VR128:$src2,
7269                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7270 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7271                                    (i32 imm)),
7272           (VINSERTF128rr VR256:$src1, VR128:$src2,
7273                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7274 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7275                                    (i32 imm)),
7276           (VINSERTF128rr VR256:$src1, VR128:$src2,
7277                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7278
7279 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7280                                    (i32 imm)),
7281           (VINSERTF128rm VR256:$src1, addr:$src2,
7282                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7283 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7284                                    (i32 imm)),
7285           (VINSERTF128rm VR256:$src1, addr:$src2,
7286                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7287 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7288                                    (i32 imm)),
7289           (VINSERTF128rm VR256:$src1, addr:$src2,
7290                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7291 }
7292
7293 //===----------------------------------------------------------------------===//
7294 // VEXTRACTF128 - Extract packed floating-point values
7295 //
7296 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7297 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7298           (ins VR256:$src1, i8imm:$src2),
7299           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7300           []>, VEX;
7301 let mayStore = 1 in
7302 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7303           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7304           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7305           []>, VEX;
7306 }
7307
7308 // Extract and store.
7309 let Predicates = [HasAVX] in {
7310   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7311           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7312   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7313           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7314   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7315           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7316
7317   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7318           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7319   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7320           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7321   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7322           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7323 }
7324
7325 // AVX1 patterns
7326 let Predicates = [HasAVX] in {
7327 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7328           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7329 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7330           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7331 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7332           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7333
7334 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7335           (v4f32 (VEXTRACTF128rr
7336                     (v8f32 VR256:$src1),
7337                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7338 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7339           (v2f64 (VEXTRACTF128rr
7340                     (v4f64 VR256:$src1),
7341                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7342 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7343           (v2i64 (VEXTRACTF128rr
7344                     (v4i64 VR256:$src1),
7345                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7346 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7347           (v4i32 (VEXTRACTF128rr
7348                     (v8i32 VR256:$src1),
7349                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7350 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7351           (v8i16 (VEXTRACTF128rr
7352                     (v16i16 VR256:$src1),
7353                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7354 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7355           (v16i8 (VEXTRACTF128rr
7356                     (v32i8 VR256:$src1),
7357                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7358 }
7359
7360 //===----------------------------------------------------------------------===//
7361 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7362 //
7363 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7364                           Intrinsic IntLd, Intrinsic IntLd256,
7365                           Intrinsic IntSt, Intrinsic IntSt256> {
7366   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7367              (ins VR128:$src1, f128mem:$src2),
7368              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7369              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7370              VEX_4V;
7371   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7372              (ins VR256:$src1, f256mem:$src2),
7373              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7374              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7375              VEX_4V;
7376   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7377              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7378              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7379              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7380   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7381              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7382              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7383              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7384 }
7385
7386 let ExeDomain = SSEPackedSingle in
7387 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7388                                  int_x86_avx_maskload_ps,
7389                                  int_x86_avx_maskload_ps_256,
7390                                  int_x86_avx_maskstore_ps,
7391                                  int_x86_avx_maskstore_ps_256>;
7392 let ExeDomain = SSEPackedDouble in
7393 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7394                                  int_x86_avx_maskload_pd,
7395                                  int_x86_avx_maskload_pd_256,
7396                                  int_x86_avx_maskstore_pd,
7397                                  int_x86_avx_maskstore_pd_256>;
7398
7399 //===----------------------------------------------------------------------===//
7400 // VPERMIL - Permute Single and Double Floating-Point Values
7401 //
7402 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7403                       RegisterClass RC, X86MemOperand x86memop_f,
7404                       X86MemOperand x86memop_i, PatFrag i_frag,
7405                       Intrinsic IntVar, ValueType vt> {
7406   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7407              (ins RC:$src1, RC:$src2),
7408              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7409              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7410   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7411              (ins RC:$src1, x86memop_i:$src2),
7412              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7413              [(set RC:$dst, (IntVar RC:$src1,
7414                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7415
7416   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7417              (ins RC:$src1, i8imm:$src2),
7418              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7419              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7420   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7421              (ins x86memop_f:$src1, i8imm:$src2),
7422              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7423              [(set RC:$dst,
7424                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7425 }
7426
7427 let ExeDomain = SSEPackedSingle in {
7428   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7429                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7430   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7431                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7432 }
7433 let ExeDomain = SSEPackedDouble in {
7434   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7435                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7436   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7437                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7438 }
7439
7440 let Predicates = [HasAVX] in {
7441 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7442           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7443 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7444           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7445 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7446                                (i8 imm:$imm))),
7447           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7448 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7449           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7450
7451 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7452           (VPERMILPDri VR128:$src1, imm:$imm)>;
7453 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7454           (VPERMILPDmi addr:$src1, imm:$imm)>;
7455 }
7456
7457 //===----------------------------------------------------------------------===//
7458 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7459 //
7460 let ExeDomain = SSEPackedSingle in {
7461 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7462           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7463           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7464           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7465                               (i8 imm:$src3))))]>, VEX_4V;
7466 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7467           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7468           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7469           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7470                              (i8 imm:$src3)))]>, VEX_4V;
7471 }
7472
7473 let Predicates = [HasAVX] in {
7474 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7475           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7476 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7477           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7478 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7479           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7480 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7481           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7482 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7483           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7484
7485 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7486                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7487           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7488 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7489                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7490           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7491 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7492                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7493           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7494 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7495                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7496           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7497 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7498                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7499           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7500 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7501                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7502           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7503 }
7504
7505 //===----------------------------------------------------------------------===//
7506 // VZERO - Zero YMM registers
7507 //
7508 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7509             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7510   // Zero All YMM registers
7511   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7512                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7513
7514   // Zero Upper bits of YMM registers
7515   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7516                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7517 }
7518
7519 //===----------------------------------------------------------------------===//
7520 // Half precision conversion instructions
7521 //===----------------------------------------------------------------------===//
7522 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7523   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7524              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7525              [(set RC:$dst, (Int VR128:$src))]>,
7526              T8, OpSize, VEX;
7527   let neverHasSideEffects = 1, mayLoad = 1 in
7528   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7529              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7530 }
7531
7532 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7533   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7534                (ins RC:$src1, i32i8imm:$src2),
7535                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7536                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7537                TA, OpSize, VEX;
7538   let neverHasSideEffects = 1, mayStore = 1 in
7539   def mr : Ii8<0x1D, MRMDestMem, (outs),
7540                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7541                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7542                TA, OpSize, VEX;
7543 }
7544
7545 let Predicates = [HasAVX, HasF16C] in {
7546   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7547   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7548   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7549   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7550 }
7551
7552 //===----------------------------------------------------------------------===//
7553 // AVX2 Instructions
7554 //===----------------------------------------------------------------------===//
7555
7556 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7557 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7558                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7559                  X86MemOperand x86memop> {
7560   let isCommutable = 1 in
7561   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7562         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7563         !strconcat(OpcodeStr,
7564             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7565         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7566         VEX_4V;
7567   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7568         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7569         !strconcat(OpcodeStr,
7570             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7571         [(set RC:$dst,
7572           (IntId RC:$src1,
7573            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7574         VEX_4V;
7575 }
7576
7577 let isCommutable = 0 in {
7578 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7579                                    VR128, memopv2i64, i128mem>;
7580 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7581                                     VR256, memopv4i64, i256mem>;
7582 }
7583
7584 //===----------------------------------------------------------------------===//
7585 // VPBROADCAST - Load from memory and broadcast to all elements of the
7586 //               destination operand
7587 //
7588 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7589                           X86MemOperand x86memop, PatFrag ld_frag,
7590                           Intrinsic Int128, Intrinsic Int256> {
7591   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7592                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7593                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7594   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7595                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7596                   [(set VR128:$dst,
7597                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7598   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7599                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7600                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7601   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7602                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7603                    [(set VR256:$dst,
7604                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7605 }
7606
7607 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7608                                     int_x86_avx2_pbroadcastb_128,
7609                                     int_x86_avx2_pbroadcastb_256>;
7610 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7611                                     int_x86_avx2_pbroadcastw_128,
7612                                     int_x86_avx2_pbroadcastw_256>;
7613 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7614                                     int_x86_avx2_pbroadcastd_128,
7615                                     int_x86_avx2_pbroadcastd_256>;
7616 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7617                                     int_x86_avx2_pbroadcastq_128,
7618                                     int_x86_avx2_pbroadcastq_256>;
7619
7620 let Predicates = [HasAVX2] in {
7621   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7622           (VPBROADCASTBrm addr:$src)>;
7623   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7624           (VPBROADCASTBYrm addr:$src)>;
7625   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7626           (VPBROADCASTWrm addr:$src)>;
7627   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7628           (VPBROADCASTWYrm addr:$src)>;
7629   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7630           (VPBROADCASTDrm addr:$src)>;
7631   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7632           (VPBROADCASTDYrm addr:$src)>;
7633   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7634           (VPBROADCASTQrm addr:$src)>;
7635   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7636           (VPBROADCASTQYrm addr:$src)>;
7637
7638   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7639           (VPBROADCASTBrr VR128:$src)>;
7640   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7641           (VPBROADCASTBYrr VR128:$src)>;
7642   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7643           (VPBROADCASTWrr VR128:$src)>;
7644   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7645           (VPBROADCASTWYrr VR128:$src)>;
7646   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7647           (VPBROADCASTDrr VR128:$src)>;
7648   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7649           (VPBROADCASTDYrr VR128:$src)>;
7650   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7651           (VPBROADCASTQrr VR128:$src)>;
7652   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7653           (VPBROADCASTQYrr VR128:$src)>;
7654   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7655           (VBROADCASTSSrr VR128:$src)>;
7656   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7657           (VBROADCASTSSYrr VR128:$src)>;
7658   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7659           (VPBROADCASTQrr VR128:$src)>;
7660   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7661           (VBROADCASTSDYrr VR128:$src)>;
7662
7663   // Provide fallback in case the load node that is used in the patterns above
7664   // is used by additional users, which prevents the pattern selection.
7665   let AddedComplexity = 20 in {
7666     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7667               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7668     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7669               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7670     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7671               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7672
7673     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7674               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7675     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7676               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7677     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7678               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7679   }
7680 }
7681
7682 // AVX1 broadcast patterns
7683 let Predicates = [HasAVX] in {
7684 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7685           (VBROADCASTSSYrm addr:$src)>;
7686 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7687           (VBROADCASTSDYrm addr:$src)>;
7688 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7689           (VBROADCASTSSYrm addr:$src)>;
7690 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7691           (VBROADCASTSDYrm addr:$src)>;
7692 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7693           (VBROADCASTSSrm addr:$src)>;
7694 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7695           (VBROADCASTSSrm addr:$src)>;
7696
7697   // Provide fallback in case the load node that is used in the patterns above
7698   // is used by additional users, which prevents the pattern selection.
7699   let AddedComplexity = 20 in {
7700   // 128bit broadcasts:
7701   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7702             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7703   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7704             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7705               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7706               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7707   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7708             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7709               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7710               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7711
7712   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7713             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7714   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7715             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7716               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7717               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7718   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7719             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7720               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7721               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7722   }
7723 }
7724
7725 //===----------------------------------------------------------------------===//
7726 // VPERM - Permute instructions
7727 //
7728
7729 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7730                      ValueType OpVT> {
7731   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7732                    (ins VR256:$src1, VR256:$src2),
7733                    !strconcat(OpcodeStr,
7734                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7735                    [(set VR256:$dst,
7736                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7737   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7738                    (ins VR256:$src1, i256mem:$src2),
7739                    !strconcat(OpcodeStr,
7740                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7741                    [(set VR256:$dst,
7742                      (OpVT (X86VPermv VR256:$src1,
7743                             (bitconvert (mem_frag addr:$src2)))))]>,
7744                    VEX_4V;
7745 }
7746
7747 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7748 let ExeDomain = SSEPackedSingle in
7749 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7750
7751 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7752                          ValueType OpVT> {
7753   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7754                      (ins VR256:$src1, i8imm:$src2),
7755                      !strconcat(OpcodeStr,
7756                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7757                      [(set VR256:$dst,
7758                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7759   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7760                      (ins i256mem:$src1, i8imm:$src2),
7761                      !strconcat(OpcodeStr,
7762                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7763                      [(set VR256:$dst,
7764                        (OpVT (X86VPermi (mem_frag addr:$src1),
7765                               (i8 imm:$src2))))]>, VEX;
7766 }
7767
7768 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7769 let ExeDomain = SSEPackedDouble in
7770 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7771
7772 //===----------------------------------------------------------------------===//
7773 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7774 //
7775 let AddedComplexity = 1 in {
7776 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7777           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7778           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7779           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7780                             (i8 imm:$src3))))]>, VEX_4V;
7781 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7782           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7783           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7784           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7785                              (i8 imm:$src3)))]>, VEX_4V;
7786 }
7787
7788 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7789 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7790           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7791 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7792           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7793 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7794           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7795
7796 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7797                   (i8 imm:$imm))),
7798           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7799 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7800                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7801           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7802 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7803                   (i8 imm:$imm))),
7804           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7805 }
7806
7807
7808 //===----------------------------------------------------------------------===//
7809 // VINSERTI128 - Insert packed integer values
7810 //
7811 let neverHasSideEffects = 1 in {
7812 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7813           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7814           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7815           []>, VEX_4V;
7816 let mayLoad = 1 in
7817 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7818           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7819           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7820           []>, VEX_4V;
7821 }
7822
7823 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7824 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7825                                    (i32 imm)),
7826           (VINSERTI128rr VR256:$src1, VR128:$src2,
7827                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7828 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7829                                    (i32 imm)),
7830           (VINSERTI128rr VR256:$src1, VR128:$src2,
7831                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7832 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7833                                    (i32 imm)),
7834           (VINSERTI128rr VR256:$src1, VR128:$src2,
7835                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7836 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7837                                    (i32 imm)),
7838           (VINSERTI128rr VR256:$src1, VR128:$src2,
7839                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7840 }
7841
7842 //===----------------------------------------------------------------------===//
7843 // VEXTRACTI128 - Extract packed integer values
7844 //
7845 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7846           (ins VR256:$src1, i8imm:$src2),
7847           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7848           [(set VR128:$dst,
7849             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7850           VEX;
7851 let neverHasSideEffects = 1, mayStore = 1 in
7852 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7853           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7854           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7855
7856 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7857 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7858           (v2i64 (VEXTRACTI128rr
7859                     (v4i64 VR256:$src1),
7860                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7861 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7862           (v4i32 (VEXTRACTI128rr
7863                     (v8i32 VR256:$src1),
7864                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7865 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7866           (v8i16 (VEXTRACTI128rr
7867                     (v16i16 VR256:$src1),
7868                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7869 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7870           (v16i8 (VEXTRACTI128rr
7871                     (v32i8 VR256:$src1),
7872                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7873 }
7874
7875 //===----------------------------------------------------------------------===//
7876 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7877 //
7878 multiclass avx2_pmovmask<string OpcodeStr,
7879                          Intrinsic IntLd128, Intrinsic IntLd256,
7880                          Intrinsic IntSt128, Intrinsic IntSt256> {
7881   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7882              (ins VR128:$src1, i128mem:$src2),
7883              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7884              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7885   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7886              (ins VR256:$src1, i256mem:$src2),
7887              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7888              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7889   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7890              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7891              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7892              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7893   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7894              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7895              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7896              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7897 }
7898
7899 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7900                                 int_x86_avx2_maskload_d,
7901                                 int_x86_avx2_maskload_d_256,
7902                                 int_x86_avx2_maskstore_d,
7903                                 int_x86_avx2_maskstore_d_256>;
7904 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7905                                 int_x86_avx2_maskload_q,
7906                                 int_x86_avx2_maskload_q_256,
7907                                 int_x86_avx2_maskstore_q,
7908                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7909
7910
7911 //===----------------------------------------------------------------------===//
7912 // Variable Bit Shifts
7913 //
7914 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7915                           ValueType vt128, ValueType vt256> {
7916   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7917              (ins VR128:$src1, VR128:$src2),
7918              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7919              [(set VR128:$dst,
7920                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7921              VEX_4V;
7922   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7923              (ins VR128:$src1, i128mem:$src2),
7924              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7925              [(set VR128:$dst,
7926                (vt128 (OpNode VR128:$src1,
7927                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7928              VEX_4V;
7929   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7930              (ins VR256:$src1, VR256:$src2),
7931              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7932              [(set VR256:$dst,
7933                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7934              VEX_4V;
7935   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7936              (ins VR256:$src1, i256mem:$src2),
7937              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7938              [(set VR256:$dst,
7939                (vt256 (OpNode VR256:$src1,
7940                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7941              VEX_4V;
7942 }
7943
7944 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7945 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7946 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7947 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7948 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
7949
7950 //===----------------------------------------------------------------------===//
7951 // VGATHER - GATHER Operations
7952 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
7953                        X86MemOperand memop128, X86MemOperand memop256> {
7954   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
7955             (ins VR128:$src1, memop128:$src2, VR128:$mask),
7956             !strconcat(OpcodeStr,
7957               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7958             []>, VEX_4VOp3;
7959   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
7960             (ins RC256:$src1, memop256:$src2, RC256:$mask),
7961             !strconcat(OpcodeStr,
7962               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7963             []>, VEX_4VOp3, VEX_L;
7964 }
7965
7966 let Constraints = "$src1 = $dst, $mask = $mask_wb" in {
7967   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
7968   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
7969   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
7970   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
7971   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
7972   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
7973   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
7974   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
7975 }