lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1> {
 207   let isCommutable = 1, hasSideEffects = 0 in
 208     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 209        !if(Is2Addr,
 210            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 211            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 212        pat_rr, IIC_DEFAULT, d>;
 213   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 214        !if(Is2Addr,
 215            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        pat_rm, IIC_DEFAULT, d>;
 218 }
 219
 220 //===----------------------------------------------------------------------===//
 221 //  Non-instruction patterns
 222 //===----------------------------------------------------------------------===//
 223
 224 // A vector extract of the first f32/f64 position is a subregister copy
 225 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 226           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 227 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 228           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 229
 230 // A 128-bit subvector extract from the first 256-bit vector position
 231 // is a subregister copy that needs no instruction.
 232 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 233           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 234 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 235           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 236
 237 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 238           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 239 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 240           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 241
 242 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 243           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 244 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 245           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 246
 247 // A 128-bit subvector insert to the first 256-bit vector position
 248 // is a subregister copy that needs no instruction.
 249 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 250 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 251           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 252 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 253           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 254 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 255           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 256 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 257           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 258 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 259           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 260 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 261           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 262 }
 263
 264 // Implicitly promote a 32-bit scalar to a vector.
 265 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 266           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 267 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 268           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 269 // Implicitly promote a 64-bit scalar to a vector.
 270 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 271           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 272 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 273           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 274
 275 // Bitcasts between 128-bit vector types. Return the original type since
 276 // no instruction is needed for the conversion
 277 let Predicates = [HasSSE2] in {
 278   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 279   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 280   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 281   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 282   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 283   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 284   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 285   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 286   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 287   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 288   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 289   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 290   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 291   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 292   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 293   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 294   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 295   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 296   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 297   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 298   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 299   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 300   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 301   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 302   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 303   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 304   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 305   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 306   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 307   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 308 }
 309
 310 // Bitcasts between 256-bit vector types. Return the original type since
 311 // no instruction is needed for the conversion
 312 let Predicates = [HasAVX] in {
 313   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 314   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 315   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 316   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 317   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 318   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 319   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 320   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 321   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 322   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 323   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 324   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 325   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 326   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 327   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 328   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 329   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 330   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 331   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 332   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 333   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 334   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 335   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 336   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 337   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 338   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 339   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 340   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 341   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 342   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 343 }
 344
 345 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 346 // This is expanded by ExpandPostRAPseudos.
 347 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 348     isPseudo = 1 in {
 349   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 350                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 351   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 352                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 353 }
 354
 355 //===----------------------------------------------------------------------===//
 356 // AVX & SSE - Zero/One Vectors
 357 //===----------------------------------------------------------------------===//
 358
 359 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 360 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 361 // swizzled by ExecutionDepsFix to pxor.
 362 // We set canFoldAsLoad because this can be converted to a constant-pool
 363 // load of an all-zeros value if folding it would be beneficial.
 364 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 365     isPseudo = 1 in {
 366 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 367                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 368 }
 369
 370 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 371 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 372 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 373 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 374 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 375
 376
 377 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 378 // and doesn't need it because on sandy bridge the register is set to zero
 379 // at the rename stage without using any execution unit, so SET0PSY
 380 // and SET0PDY can be used for vector int instructions without penalty
 381 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 382     isPseudo = 1, Predicates = [HasAVX] in {
 383 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 384                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 385 }
 386
 387 let Predicates = [HasAVX] in
 388   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 389
 390 let Predicates = [HasAVX2] in {
 391   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 392   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 393   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 394   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 395 }
 396
 397 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 398 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 399 let Predicates = [HasAVX1Only] in {
 400 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 401 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 402           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 403
 404 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 405 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 406           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 407
 408 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 409 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 410           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 411
 412 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 413 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 414           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 415 }
 416
 417 // We set canFoldAsLoad because this can be converted to a constant-pool
 418 // load of an all-ones value if folding it would be beneficial.
 419 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 420     isPseudo = 1 in {
 421   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 422                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 423   let Predicates = [HasAVX2] in
 424   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 425                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 426 }
 427
 428
 429 //===----------------------------------------------------------------------===//
 430 // SSE 1 & 2 - Move FP Scalar Instructions
 431 //
 432 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 433 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 434 // is used instead. Register-to-register movss/movsd is not modeled as an
 435 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 436 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 437 //===----------------------------------------------------------------------===//
 438
 439 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 440       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 441       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 442                              (scalar_to_vector RC:$src2))))],
 443       IIC_SSE_MOV_S_RR>;
 444
 445 // Loading from memory automatically zeroing upper bits.
 446 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 447                     PatFrag mem_pat, string OpcodeStr> :
 448       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 449          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 450                         [(set RC:$dst, (mem_pat addr:$src))],
 451                         IIC_SSE_MOV_S_RM>;
 452
 453 // AVX
 454 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 455                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 456                 VEX_LIG;
 457 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 458                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 459                 VEX_LIG;
 460
 461 // For the disassembler
 462 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 463   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 464                         (ins VR128:$src1, FR32:$src2),
 465                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 466                         IIC_SSE_MOV_S_RR>,
 467                         XS, VEX_4V, VEX_LIG;
 468   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 469                         (ins VR128:$src1, FR64:$src2),
 470                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 471                         IIC_SSE_MOV_S_RR>,
 472                         XD, VEX_4V, VEX_LIG;
 473 }
 474
 475 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 476   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 477                  VEX_LIG;
 478   let AddedComplexity = 20 in
 479     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 480                    VEX_LIG;
 481 }
 482
 483 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 484                   "movss\t{$src, $dst|$dst, $src}",
 485                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 486                   XS, VEX, VEX_LIG;
 487 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 488                   "movsd\t{$src, $dst|$dst, $src}",
 489                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 490                   XD, VEX, VEX_LIG;
 491
 492 // SSE1 & 2
 493 let Constraints = "$src1 = $dst" in {
 494   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 495                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 496   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 497                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 498
 499   // For the disassembler
 500   let isCodeGenOnly = 1, hasSideEffects = 0 in {
 501     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 502                          (ins VR128:$src1, FR32:$src2),
 503                          "movss\t{$src2, $dst|$dst, $src2}", [],
 504                          IIC_SSE_MOV_S_RR>, XS;
 505     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 506                          (ins VR128:$src1, FR64:$src2),
 507                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 508                          IIC_SSE_MOV_S_RR>, XD;
 509   }
 510 }
 511
 512 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 513   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 514
 515   let AddedComplexity = 20 in
 516     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 517 }
 518
 519 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 520                   "movss\t{$src, $dst|$dst, $src}",
 521                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 522 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 523                   "movsd\t{$src, $dst|$dst, $src}",
 524                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 525
 526 // Patterns
 527 let Predicates = [HasAVX] in {
 528   let AddedComplexity = 15 in {
 529   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 530   // MOVS{S,D} to the lower bits.
 531   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 532             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 533   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 534             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 535   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 536             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 537   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 538             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 539
 540   // Move low f32 and clear high bits.
 541   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 542             (SUBREG_TO_REG (i32 0),
 543              (VMOVSSrr (v4f32 (V_SET0)),
 544                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 545   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 546             (SUBREG_TO_REG (i32 0),
 547              (VMOVSSrr (v4i32 (V_SET0)),
 548                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 549   }
 550
 551   let AddedComplexity = 20 in {
 552   // MOVSSrm zeros the high parts of the register; represent this
 553   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 555             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 556   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 557             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 558   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 559             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 560
 561   // MOVSDrm zeros the high parts of the register; represent this
 562   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 563   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 564             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 565   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 566             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 567   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 568             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 569   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 570             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 571   def : Pat<(v2f64 (X86vzload addr:$src)),
 572             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 573
 574   // Represent the same patterns above but in the form they appear for
 575   // 256-bit types
 576   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 577                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 578             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 579   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 580                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 581             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 582   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 583                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 585   }
 586   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 587                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 588             (SUBREG_TO_REG (i32 0),
 589                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 590                            sub_xmm)>;
 591   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 592                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 593             (SUBREG_TO_REG (i64 0),
 594                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 595                            sub_xmm)>;
 596   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 597                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 598             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 599
 600   // Move low f64 and clear high bits.
 601   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 602             (SUBREG_TO_REG (i32 0),
 603              (VMOVSDrr (v2f64 (V_SET0)),
 604                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 605
 606   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 607             (SUBREG_TO_REG (i32 0),
 608              (VMOVSDrr (v2i64 (V_SET0)),
 609                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 610
 611   // Extract and store.
 612   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 613                    addr:$dst),
 614             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 615   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 616                    addr:$dst),
 617             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 618
 619   // Shuffle with VMOVSS
 620   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 621             (VMOVSSrr (v4i32 VR128:$src1),
 622                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 623   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 624             (VMOVSSrr (v4f32 VR128:$src1),
 625                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 626
 627   // 256-bit variants
 628   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 629             (SUBREG_TO_REG (i32 0),
 630               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 631                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 632               sub_xmm)>;
 633   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 634             (SUBREG_TO_REG (i32 0),
 635               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 636                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 637               sub_xmm)>;
 638
 639   // Shuffle with VMOVSD
 640   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 641             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 642   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 643             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 644   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 645             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 646   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 648
 649   // 256-bit variants
 650   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 651             (SUBREG_TO_REG (i32 0),
 652               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 653                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 654               sub_xmm)>;
 655   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 656             (SUBREG_TO_REG (i32 0),
 657               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 658                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 659               sub_xmm)>;
 660
 661
 662   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 663   // is during lowering, where it's not possible to recognize the fold cause
 664   // it has two uses through a bitcast. One use disappears at isel time and the
 665   // fold opportunity reappears.
 666   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 668   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674 }
 675
 676 let Predicates = [UseSSE1] in {
 677   let AddedComplexity = 15 in {
 678   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 679   // MOVSS to the lower bits.
 680   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 681             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 682   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 683             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 684   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 685             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 686   }
 687
 688   let AddedComplexity = 20 in {
 689   // MOVSSrm already zeros the high parts of the register.
 690   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 691             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 692   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 693             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 694   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 695             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 696   }
 697
 698   // Extract and store.
 699   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 700                    addr:$dst),
 701             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 702
 703   // Shuffle with MOVSS
 704   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 705             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 706   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 707             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 708 }
 709
 710 let Predicates = [UseSSE2] in {
 711   let AddedComplexity = 15 in {
 712   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 713   // MOVSD to the lower bits.
 714   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 715             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSDrm already zeros the high parts of the register.
 720   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 722   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 724   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 726   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 727             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 728   def : Pat<(v2f64 (X86vzload addr:$src)),
 729             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 730   }
 731
 732   // Extract and store.
 733   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 734                    addr:$dst),
 735             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 736
 737   // Shuffle with MOVSD
 738   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 739             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 740   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 741             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 742   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 743             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 744   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 745             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 746
 747   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 748   // is during lowering, where it's not possible to recognize the fold cause
 749   // it has two uses through a bitcast. One use disappears at isel time and the
 750   // fold opportunity reappears.
 751   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 752             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 753   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 754             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 755   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 756             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 757   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 758             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 759 }
 760
 761 //===----------------------------------------------------------------------===//
 762 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 763 //===----------------------------------------------------------------------===//
 764
 765 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 766                             X86MemOperand x86memop, PatFrag ld_frag,
 767                             string asm, Domain d,
 768                             OpndItins itins,
 769                             bit IsReMaterializable = 1> {
 770 let neverHasSideEffects = 1 in
 771   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 772               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 773 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 774   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 775               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 776                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 777 }
 778
 779 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 780                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 781                               TB, VEX;
 782 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 783                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 784                               TB, OpSize, VEX;
 785 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 786                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 787                               TB, VEX;
 788 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 789                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 790                               TB, OpSize, VEX;
 791
 792 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 793                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 794                               TB, VEX, VEX_L;
 795 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 796                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 797                               TB, OpSize, VEX, VEX_L;
 798 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 799                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 800                               TB, VEX, VEX_L;
 801 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 802                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 803                               TB, OpSize, VEX, VEX_L;
 804 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 805                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 806                               TB;
 807 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 808                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 809                               TB, OpSize;
 810 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 811                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 812                               TB;
 813 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 814                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 815                               TB, OpSize;
 816
 817 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 818                    "movaps\t{$src, $dst|$dst, $src}",
 819                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 820                    IIC_SSE_MOVA_P_MR>, VEX;
 821 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 822                    "movapd\t{$src, $dst|$dst, $src}",
 823                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 824                    IIC_SSE_MOVA_P_MR>, VEX;
 825 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 826                    "movups\t{$src, $dst|$dst, $src}",
 827                    [(store (v4f32 VR128:$src), addr:$dst)],
 828                    IIC_SSE_MOVU_P_MR>, VEX;
 829 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 830                    "movupd\t{$src, $dst|$dst, $src}",
 831                    [(store (v2f64 VR128:$src), addr:$dst)],
 832                    IIC_SSE_MOVU_P_MR>, VEX;
 833 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 834                    "movaps\t{$src, $dst|$dst, $src}",
 835                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 836                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 837 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 838                    "movapd\t{$src, $dst|$dst, $src}",
 839                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 840                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 841 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 842                    "movups\t{$src, $dst|$dst, $src}",
 843                    [(store (v8f32 VR256:$src), addr:$dst)],
 844                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 845 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 846                    "movupd\t{$src, $dst|$dst, $src}",
 847                    [(store (v4f64 VR256:$src), addr:$dst)],
 848                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 849
 850 // For disassembler
 851 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 852   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 853                           (ins VR128:$src),
 854                           "movaps\t{$src, $dst|$dst, $src}", [],
 855                           IIC_SSE_MOVA_P_RR>, VEX;
 856   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 857                            (ins VR128:$src),
 858                            "movapd\t{$src, $dst|$dst, $src}", [],
 859                            IIC_SSE_MOVA_P_RR>, VEX;
 860   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 861                            (ins VR128:$src),
 862                            "movups\t{$src, $dst|$dst, $src}", [],
 863                            IIC_SSE_MOVU_P_RR>, VEX;
 864   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 865                            (ins VR128:$src),
 866                            "movupd\t{$src, $dst|$dst, $src}", [],
 867                            IIC_SSE_MOVU_P_RR>, VEX;
 868   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 869                             (ins VR256:$src),
 870                             "movaps\t{$src, $dst|$dst, $src}", [],
 871                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 872   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 873                             (ins VR256:$src),
 874                             "movapd\t{$src, $dst|$dst, $src}", [],
 875                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 876   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 877                             (ins VR256:$src),
 878                             "movups\t{$src, $dst|$dst, $src}", [],
 879                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 880   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 881                             (ins VR256:$src),
 882                             "movupd\t{$src, $dst|$dst, $src}", [],
 883                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 884 }
 885
 886 let Predicates = [HasAVX] in {
 887 def : Pat<(v8i32 (X86vzmovl
 888                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 889           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 890 def : Pat<(v4i64 (X86vzmovl
 891                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 892           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 893 def : Pat<(v8f32 (X86vzmovl
 894                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 895           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 896 def : Pat<(v4f64 (X86vzmovl
 897                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 898           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 899 }
 900
 901
 902 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 903           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 904 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 905           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 906
 907 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 908                    "movaps\t{$src, $dst|$dst, $src}",
 909                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 910                    IIC_SSE_MOVA_P_MR>;
 911 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 912                    "movapd\t{$src, $dst|$dst, $src}",
 913                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 914                    IIC_SSE_MOVA_P_MR>;
 915 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 916                    "movups\t{$src, $dst|$dst, $src}",
 917                    [(store (v4f32 VR128:$src), addr:$dst)],
 918                    IIC_SSE_MOVU_P_MR>;
 919 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 920                    "movupd\t{$src, $dst|$dst, $src}",
 921                    [(store (v2f64 VR128:$src), addr:$dst)],
 922                    IIC_SSE_MOVU_P_MR>;
 923
 924 // For disassembler
 925 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 926   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 927                          "movaps\t{$src, $dst|$dst, $src}", [],
 928                          IIC_SSE_MOVA_P_RR>;
 929   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 930                          "movapd\t{$src, $dst|$dst, $src}", [],
 931                          IIC_SSE_MOVA_P_RR>;
 932   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 933                          "movups\t{$src, $dst|$dst, $src}", [],
 934                          IIC_SSE_MOVU_P_RR>;
 935   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 936                          "movupd\t{$src, $dst|$dst, $src}", [],
 937                          IIC_SSE_MOVU_P_RR>;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 942             (VMOVUPSmr addr:$dst, VR128:$src)>;
 943   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 944             (VMOVUPDmr addr:$dst, VR128:$src)>;
 945 }
 946
 947 let Predicates = [UseSSE1] in
 948   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 949             (MOVUPSmr addr:$dst, VR128:$src)>;
 950 let Predicates = [UseSSE2] in
 951   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 952             (MOVUPDmr addr:$dst, VR128:$src)>;
 953
 954 // Use vmovaps/vmovups for AVX integer load/store.
 955 let Predicates = [HasAVX] in {
 956   // 128-bit load/store
 957   def : Pat<(alignedloadv2i64 addr:$src),
 958             (VMOVAPSrm addr:$src)>;
 959   def : Pat<(loadv2i64 addr:$src),
 960             (VMOVUPSrm addr:$src)>;
 961
 962   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 963             (VMOVAPSmr addr:$dst, VR128:$src)>;
 964   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 965             (VMOVAPSmr addr:$dst, VR128:$src)>;
 966   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 967             (VMOVAPSmr addr:$dst, VR128:$src)>;
 968   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 969             (VMOVAPSmr addr:$dst, VR128:$src)>;
 970   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 971             (VMOVUPSmr addr:$dst, VR128:$src)>;
 972   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 975             (VMOVUPSmr addr:$dst, VR128:$src)>;
 976   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 977             (VMOVUPSmr addr:$dst, VR128:$src)>;
 978
 979   // 256-bit load/store
 980   def : Pat<(alignedloadv4i64 addr:$src),
 981             (VMOVAPSYrm addr:$src)>;
 982   def : Pat<(loadv4i64 addr:$src),
 983             (VMOVUPSYrm addr:$src)>;
 984   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 985             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 986   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 987             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 988   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 989             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 990   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 991             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 992   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 993             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 994   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 995             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 996   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 997             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 998   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 999             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1000
1001   // Special patterns for storing subvector extracts of lower 128-bits
1002   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1003   def : Pat<(alignedstore (v2f64 (extract_subvector
1004                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1005             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1006   def : Pat<(alignedstore (v4f32 (extract_subvector
1007                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1008             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1009   def : Pat<(alignedstore (v2i64 (extract_subvector
1010                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1011             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1012   def : Pat<(alignedstore (v4i32 (extract_subvector
1013                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1014             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1015   def : Pat<(alignedstore (v8i16 (extract_subvector
1016                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1017             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1018   def : Pat<(alignedstore (v16i8 (extract_subvector
1019                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1020             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1021
1022   def : Pat<(store (v2f64 (extract_subvector
1023                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1024             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1025   def : Pat<(store (v4f32 (extract_subvector
1026                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1027             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1028   def : Pat<(store (v2i64 (extract_subvector
1029                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1030             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1031   def : Pat<(store (v4i32 (extract_subvector
1032                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1033             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1034   def : Pat<(store (v8i16 (extract_subvector
1035                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1036             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1037   def : Pat<(store (v16i8 (extract_subvector
1038                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1039             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1040 }
1041
1042 // Use movaps / movups for SSE integer load / store (one byte shorter).
1043 // The instructions selected below are then converted to MOVDQA/MOVDQU
1044 // during the SSE domain pass.
1045 let Predicates = [UseSSE1] in {
1046   def : Pat<(alignedloadv2i64 addr:$src),
1047             (MOVAPSrm addr:$src)>;
1048   def : Pat<(loadv2i64 addr:$src),
1049             (MOVUPSrm addr:$src)>;
1050
1051   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1052             (MOVAPSmr addr:$dst, VR128:$src)>;
1053   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1054             (MOVAPSmr addr:$dst, VR128:$src)>;
1055   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1056             (MOVAPSmr addr:$dst, VR128:$src)>;
1057   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1058             (MOVAPSmr addr:$dst, VR128:$src)>;
1059   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1060             (MOVUPSmr addr:$dst, VR128:$src)>;
1061   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1062             (MOVUPSmr addr:$dst, VR128:$src)>;
1063   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1064             (MOVUPSmr addr:$dst, VR128:$src)>;
1065   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1066             (MOVUPSmr addr:$dst, VR128:$src)>;
1067 }
1068
1069 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1070 // bits are disregarded. FIXME: Set encoding to pseudo!
1071 let neverHasSideEffects = 1 in {
1072 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1073                        "movaps\t{$src, $dst|$dst, $src}", [],
1074                        IIC_SSE_MOVA_P_RR>, VEX;
1075 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1076                        "movapd\t{$src, $dst|$dst, $src}", [],
1077                        IIC_SSE_MOVA_P_RR>, VEX;
1078 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1079                      "movaps\t{$src, $dst|$dst, $src}", [],
1080                      IIC_SSE_MOVA_P_RR>;
1081 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1082                      "movapd\t{$src, $dst|$dst, $src}", [],
1083                      IIC_SSE_MOVA_P_RR>;
1084 }
1085
1086 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1087 // bits are disregarded. FIXME: Set encoding to pseudo!
1088 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1089 let isCodeGenOnly = 1 in {
1090   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                          "movaps\t{$src, $dst|$dst, $src}",
1092                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                          IIC_SSE_MOVA_P_RM>, VEX;
1094   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                          "movapd\t{$src, $dst|$dst, $src}",
1096                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                          IIC_SSE_MOVA_P_RM>, VEX;
1098 }
1099 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1100                      "movaps\t{$src, $dst|$dst, $src}",
1101                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1102                      IIC_SSE_MOVA_P_RM>;
1103 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1104                      "movapd\t{$src, $dst|$dst, $src}",
1105                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1106                      IIC_SSE_MOVA_P_RM>;
1107 }
1108
1109 //===----------------------------------------------------------------------===//
1110 // SSE 1 & 2 - Move Low packed FP Instructions
1111 //===----------------------------------------------------------------------===//
1112
1113 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1114                                       string base_opc, string asm_opr,
1115                                       InstrItinClass itin> {
1116   def PSrm : PI<opc, MRMSrcMem,
1117          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1118          !strconcat(base_opc, "s", asm_opr),
1119      [(set VR128:$dst,
1120        (psnode VR128:$src1,
1121               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1122               itin, SSEPackedSingle>, TB;
1123
1124   def PDrm : PI<opc, MRMSrcMem,
1125          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1126          !strconcat(base_opc, "d", asm_opr),
1127      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1128                               (scalar_to_vector (loadf64 addr:$src2)))))],
1129               itin, SSEPackedDouble>, TB, OpSize;
1130
1131 }
1132
1133 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1134                                  string base_opc, InstrItinClass itin> {
1135   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1136                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1137                                     itin>, VEX_4V;
1138
1139 let Constraints = "$src1 = $dst" in
1140   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1141                                     "\t{$src2, $dst|$dst, $src2}",
1142                                     itin>;
1143 }
1144
1145 let AddedComplexity = 20 in {
1146   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1147                                     IIC_SSE_MOV_LH>;
1148 }
1149
1150 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1151                    "movlps\t{$src, $dst|$dst, $src}",
1152                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1153                                  (iPTR 0))), addr:$dst)],
1154                                  IIC_SSE_MOV_LH>, VEX;
1155 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1156                    "movlpd\t{$src, $dst|$dst, $src}",
1157                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1158                                  (iPTR 0))), addr:$dst)],
1159                                  IIC_SSE_MOV_LH>, VEX;
1160 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1161                    "movlps\t{$src, $dst|$dst, $src}",
1162                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1163                                  (iPTR 0))), addr:$dst)],
1164                                  IIC_SSE_MOV_LH>;
1165 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1166                    "movlpd\t{$src, $dst|$dst, $src}",
1167                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1168                                  (iPTR 0))), addr:$dst)],
1169                                  IIC_SSE_MOV_LH>;
1170
1171 let Predicates = [HasAVX] in {
1172   // Shuffle with VMOVLPS
1173   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1174             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1175   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1176             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1177
1178   // Shuffle with VMOVLPD
1179   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1180             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1181   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1182             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1183
1184   // Store patterns
1185   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1186                    addr:$src1),
1187             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1188   def : Pat<(store (v4i32 (X86Movlps
1189                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1190             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1191   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1192                    addr:$src1),
1193             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1194   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1195                    addr:$src1),
1196             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1197 }
1198
1199 let Predicates = [UseSSE1] in {
1200   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1201   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1202                                  (iPTR 0))), addr:$src1),
1203             (MOVLPSmr addr:$src1, VR128:$src2)>;
1204
1205   // Shuffle with MOVLPS
1206   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1207             (MOVLPSrm VR128:$src1, addr:$src2)>;
1208   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1209             (MOVLPSrm VR128:$src1, addr:$src2)>;
1210   def : Pat<(X86Movlps VR128:$src1,
1211                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1212             (MOVLPSrm VR128:$src1, addr:$src2)>;
1213
1214   // Store patterns
1215   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1216                                       addr:$src1),
1217             (MOVLPSmr addr:$src1, VR128:$src2)>;
1218   def : Pat<(store (v4i32 (X86Movlps
1219                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1220                               addr:$src1),
1221             (MOVLPSmr addr:$src1, VR128:$src2)>;
1222 }
1223
1224 let Predicates = [UseSSE2] in {
1225   // Shuffle with MOVLPD
1226   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1227             (MOVLPDrm VR128:$src1, addr:$src2)>;
1228   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1229             (MOVLPDrm VR128:$src1, addr:$src2)>;
1230
1231   // Store patterns
1232   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1233                            addr:$src1),
1234             (MOVLPDmr addr:$src1, VR128:$src2)>;
1235   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1236                            addr:$src1),
1237             (MOVLPDmr addr:$src1, VR128:$src2)>;
1238 }
1239
1240 //===----------------------------------------------------------------------===//
1241 // SSE 1 & 2 - Move Hi packed FP Instructions
1242 //===----------------------------------------------------------------------===//
1243
1244 let AddedComplexity = 20 in {
1245   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1246                                     IIC_SSE_MOV_LH>;
1247 }
1248
1249 // v2f64 extract element 1 is always custom lowered to unpack high to low
1250 // and extract element 0 so the non-store version isn't too horrible.
1251 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1252                    "movhps\t{$src, $dst|$dst, $src}",
1253                    [(store (f64 (vector_extract
1254                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1255                                             (bc_v2f64 (v4f32 VR128:$src))),
1256                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1257 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1258                    "movhpd\t{$src, $dst|$dst, $src}",
1259                    [(store (f64 (vector_extract
1260                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1261                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1262 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1263                    "movhps\t{$src, $dst|$dst, $src}",
1264                    [(store (f64 (vector_extract
1265                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1266                                             (bc_v2f64 (v4f32 VR128:$src))),
1267                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1268 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1269                    "movhpd\t{$src, $dst|$dst, $src}",
1270                    [(store (f64 (vector_extract
1271                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1272                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1273
1274 let Predicates = [HasAVX] in {
1275   // VMOVHPS patterns
1276   def : Pat<(X86Movlhps VR128:$src1,
1277                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1278             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1279   def : Pat<(X86Movlhps VR128:$src1,
1280                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1281             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1282
1283   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1284   // is during lowering, where it's not possible to recognize the load fold
1285   // cause it has two uses through a bitcast. One use disappears at isel time
1286   // and the fold opportunity reappears.
1287   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1288                       (scalar_to_vector (loadf64 addr:$src2)))),
1289             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1290 }
1291
1292 let Predicates = [UseSSE1] in {
1293   // MOVHPS patterns
1294   def : Pat<(X86Movlhps VR128:$src1,
1295                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1296             (MOVHPSrm VR128:$src1, addr:$src2)>;
1297   def : Pat<(X86Movlhps VR128:$src1,
1298                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1299             (MOVHPSrm VR128:$src1, addr:$src2)>;
1300 }
1301
1302 let Predicates = [UseSSE2] in {
1303   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1304   // is during lowering, where it's not possible to recognize the load fold
1305   // cause it has two uses through a bitcast. One use disappears at isel time
1306   // and the fold opportunity reappears.
1307   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1308                       (scalar_to_vector (loadf64 addr:$src2)))),
1309             (MOVHPDrm VR128:$src1, addr:$src2)>;
1310 }
1311
1312 //===----------------------------------------------------------------------===//
1313 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1314 //===----------------------------------------------------------------------===//
1315
1316 let AddedComplexity = 20 in {
1317   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1318                                        (ins VR128:$src1, VR128:$src2),
1319                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1320                       [(set VR128:$dst,
1321                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1322                         IIC_SSE_MOV_LH>,
1323                       VEX_4V;
1324   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1325                                        (ins VR128:$src1, VR128:$src2),
1326                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1327                       [(set VR128:$dst,
1328                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1329                         IIC_SSE_MOV_LH>,
1330                       VEX_4V;
1331 }
1332 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1333   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1334                                        (ins VR128:$src1, VR128:$src2),
1335                       "movlhps\t{$src2, $dst|$dst, $src2}",
1336                       [(set VR128:$dst,
1337                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1338                         IIC_SSE_MOV_LH>;
1339   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1340                                        (ins VR128:$src1, VR128:$src2),
1341                       "movhlps\t{$src2, $dst|$dst, $src2}",
1342                       [(set VR128:$dst,
1343                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1344                         IIC_SSE_MOV_LH>;
1345 }
1346
1347 let Predicates = [HasAVX] in {
1348   // MOVLHPS patterns
1349   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1350             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1351   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1352             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1353
1354   // MOVHLPS patterns
1355   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1356             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1357 }
1358
1359 let Predicates = [UseSSE1] in {
1360   // MOVLHPS patterns
1361   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1362             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1363   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1364             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1365
1366   // MOVHLPS patterns
1367   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1368             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1369 }
1370
1371 //===----------------------------------------------------------------------===//
1372 // SSE 1 & 2 - Conversion Instructions
1373 //===----------------------------------------------------------------------===//
1374
1375 def SSE_CVT_PD : OpndItins<
1376   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1377 >;
1378
1379 def SSE_CVT_PS : OpndItins<
1380   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1381 >;
1382
1383 def SSE_CVT_Scalar : OpndItins<
1384   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1385 >;
1386
1387 def SSE_CVT_SS2SI_32 : OpndItins<
1388   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1389 >;
1390
1391 def SSE_CVT_SS2SI_64 : OpndItins<
1392   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1393 >;
1394
1395 def SSE_CVT_SD2SI : OpndItins<
1396   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1397 >;
1398
1399 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1400                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1401                      string asm, OpndItins itins> {
1402   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1403                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1404                         itins.rr>;
1405   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1406                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1407                         itins.rm>;
1408 }
1409
1410 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1411                        X86MemOperand x86memop, string asm, Domain d,
1412                        OpndItins itins> {
1413 let neverHasSideEffects = 1 in {
1414   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1415              [], itins.rr, d>;
1416   let mayLoad = 1 in
1417   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1418              [], itins.rm, d>;
1419 }
1420 }
1421
1422 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1423                           X86MemOperand x86memop, string asm> {
1424 let neverHasSideEffects = 1 in {
1425   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1426               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1427   let mayLoad = 1 in
1428   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1429               (ins DstRC:$src1, x86memop:$src),
1430               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1431 } // neverHasSideEffects = 1
1432 }
1433
1434 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1435                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1436                                 SSE_CVT_SS2SI_32>,
1437                                 XS, VEX, VEX_LIG;
1438 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1439                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1440                                 SSE_CVT_SS2SI_64>,
1441                                 XS, VEX, VEX_W, VEX_LIG;
1442 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1443                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1444                                 SSE_CVT_SD2SI>,
1445                                 XD, VEX, VEX_LIG;
1446 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1447                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1448                                 SSE_CVT_SD2SI>,
1449                                 XD, VEX, VEX_W, VEX_LIG;
1450
1451 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1452                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1453 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1454                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1455 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1456                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1457 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1458                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1459 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1460                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1461 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1462                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1463 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1464                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1465 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1466                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1467
1468 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1469 // register, but the same isn't true when only using memory operands,
1470 // provide other assembly "l" and "q" forms to address this explicitly
1471 // where appropriate to do so.
1472 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1473                                   XS, VEX_4V, VEX_LIG;
1474 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1475                                   XS, VEX_4V, VEX_W, VEX_LIG;
1476 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1477                                   XD, VEX_4V, VEX_LIG;
1478 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1479                                   XD, VEX_4V, VEX_W, VEX_LIG;
1480
1481 def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1482                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1483 def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1484                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1485
1486 let Predicates = [HasAVX] in {
1487   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1488             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1489   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1490             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1491   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1492             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1493   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1494             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1495
1496   def : Pat<(f32 (sint_to_fp GR32:$src)),
1497             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1498   def : Pat<(f32 (sint_to_fp GR64:$src)),
1499             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1500   def : Pat<(f64 (sint_to_fp GR32:$src)),
1501             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1502   def : Pat<(f64 (sint_to_fp GR64:$src)),
1503             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1504 }
1505
1506 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1507                       "cvttss2si\t{$src, $dst|$dst, $src}",
1508                       SSE_CVT_SS2SI_32>, XS;
1509 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1510                       "cvttss2si\t{$src, $dst|$dst, $src}",
1511                       SSE_CVT_SS2SI_64>, XS, REX_W;
1512 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1513                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1514                       SSE_CVT_SD2SI>, XD;
1515 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1516                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1517                       SSE_CVT_SD2SI>, XD, REX_W;
1518 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1519                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1520                       SSE_CVT_Scalar>, XS;
1521 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1522                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1523                       SSE_CVT_Scalar>, XS, REX_W;
1524 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1525                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1526                       SSE_CVT_Scalar>, XD;
1527 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1528                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1529                       SSE_CVT_Scalar>, XD, REX_W;
1530
1531 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1532                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1533 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1534                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1535 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1536                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1537 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1538                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1539 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1540                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1541 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1542                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1543 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1544                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1545 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1546                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1547
1548 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1549                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1550 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1551                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1552
1553 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1554 // and/or XMM operand(s).
1555
1556 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1557                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1558                          string asm, OpndItins itins> {
1559   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1560               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1561               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1562   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1563               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1564               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1565 }
1566
1567 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1568                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1569                     PatFrag ld_frag, string asm, OpndItins itins,
1570                     bit Is2Addr = 1> {
1571   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1572               !if(Is2Addr,
1573                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1574                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1575               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1576               itins.rr>;
1577   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1578               (ins DstRC:$src1, x86memop:$src2),
1579               !if(Is2Addr,
1580                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1581                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1582               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1583               itins.rm>;
1584 }
1585
1586 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1587                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1588                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1589 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1590                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1591                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1592
1593 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1594                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1595 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1596                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1597
1598
1599 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1600           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1601           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1602 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1603           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1604           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1605           VEX_W;
1606 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1607           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1608           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1609 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1610           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1611           SSE_CVT_Scalar, 0>, XD,
1612           VEX_4V, VEX_W;
1613
1614 let Constraints = "$src1 = $dst" in {
1615   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1616                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1617                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1618   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1619                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1620                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1621   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1622                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1623                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1624   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1625                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1626                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1627 }
1628
1629 /// SSE 1 Only
1630
1631 // Aliases for intrinsics
1632 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1633                                     ssmem, sse_load_f32, "cvttss2si",
1634                                     SSE_CVT_SS2SI_32>, XS, VEX;
1635 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1636                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1637                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1638                                    XS, VEX, VEX_W;
1639 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1640                                     sdmem, sse_load_f64, "cvttsd2si",
1641                                     SSE_CVT_SD2SI>, XD, VEX;
1642 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1643                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1644                                   "cvttsd2si", SSE_CVT_SD2SI>,
1645                                   XD, VEX, VEX_W;
1646 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1647                                     ssmem, sse_load_f32, "cvttss2si",
1648                                     SSE_CVT_SS2SI_32>, XS;
1649 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1650                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1651                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1652 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1653                                     sdmem, sse_load_f64, "cvttsd2si",
1654                                     SSE_CVT_SD2SI>, XD;
1655 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1656                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1657                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1658
1659 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1660                                   ssmem, sse_load_f32, "cvtss2si",
1661                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1662 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1663                                   ssmem, sse_load_f32, "cvtss2si",
1664                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1665
1666 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1667                                ssmem, sse_load_f32, "cvtss2si",
1668                                SSE_CVT_SS2SI_32>, XS;
1669 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1670                                  ssmem, sse_load_f32, "cvtss2si",
1671                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1672
1673 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1674                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1675                                SSEPackedSingle, SSE_CVT_PS>,
1676                                TB, VEX, Requires<[HasAVX]>;
1677 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1678                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1679                                SSEPackedSingle, SSE_CVT_PS>,
1680                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1681
1682 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1683                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1684                             SSEPackedSingle, SSE_CVT_PS>,
1685                             TB, Requires<[UseSSE2]>;
1686
1687 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1688                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1689 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1690                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1691 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1692                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1693 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1694                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1695 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1696                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1697 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1698                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1699 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1700                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1701 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1702                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1703
1704 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1705                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1706 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1707                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1708 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1709                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1710 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1711                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1712 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1713                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1714 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1715                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1716 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1717                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1718 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1719                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1720
1721 /// SSE 2 Only
1722
1723 // Convert scalar double to scalar single
1724 let neverHasSideEffects = 1 in {
1725 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1726                        (ins FR64:$src1, FR64:$src2),
1727                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1728                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1729 let mayLoad = 1 in
1730 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1731                        (ins FR64:$src1, f64mem:$src2),
1732                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1733                       [], IIC_SSE_CVT_Scalar_RM>,
1734                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1735 }
1736
1737 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1738           Requires<[HasAVX]>;
1739
1740 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1741                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1742                       [(set FR32:$dst, (fround FR64:$src))],
1743                       IIC_SSE_CVT_Scalar_RR>;
1744 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1745                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1746                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1747                       IIC_SSE_CVT_Scalar_RM>,
1748                       XD,
1749                   Requires<[UseSSE2, OptForSize]>;
1750
1751 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1752                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1753                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1754                        [(set VR128:$dst,
1755                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1756                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1757 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1758                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1759                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1760                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1761                                           VR128:$src1, sse_load_f64:$src2))],
1762                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1763
1764 let Constraints = "$src1 = $dst" in {
1765 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1766                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1767                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1768                        [(set VR128:$dst,
1769                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1770                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>;
1771 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1772                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1773                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1774                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1775                                           VR128:$src1, sse_load_f64:$src2))],
1776                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>;
1777 }
1778
1779 // Convert scalar single to scalar double
1780 // SSE2 instructions with XS prefix
1781 let neverHasSideEffects = 1 in {
1782 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1783                     (ins FR32:$src1, FR32:$src2),
1784                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1785                     [], IIC_SSE_CVT_Scalar_RR>,
1786                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1787 let mayLoad = 1 in
1788 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1789                     (ins FR32:$src1, f32mem:$src2),
1790                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1791                     [], IIC_SSE_CVT_Scalar_RM>,
1792                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1793 }
1794
1795 def : Pat<(f64 (fextend FR32:$src)),
1796     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1797 def : Pat<(fextend (loadf32 addr:$src)),
1798     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1799
1800 def : Pat<(extloadf32 addr:$src),
1801     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1802     Requires<[HasAVX, OptForSize]>;
1803 def : Pat<(extloadf32 addr:$src),
1804     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1805     Requires<[HasAVX, OptForSpeed]>;
1806
1807 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1808                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1809                    [(set FR64:$dst, (fextend FR32:$src))],
1810                    IIC_SSE_CVT_Scalar_RR>, XS,
1811                  Requires<[UseSSE2]>;
1812 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1813                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1814                    [(set FR64:$dst, (extloadf32 addr:$src))],
1815                    IIC_SSE_CVT_Scalar_RM>, XS,
1816                  Requires<[UseSSE2, OptForSize]>;
1817
1818 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1819 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1820 // combine.
1821 // Since these loads aren't folded into the fextend, we have to match it
1822 // explicitly here.
1823 def : Pat<(fextend (loadf32 addr:$src)),
1824           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1825 def : Pat<(extloadf32 addr:$src),
1826           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1827
1828 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1829                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1830                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1831                     [(set VR128:$dst,
1832                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1833                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1834 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1835                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1836                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1837                     [(set VR128:$dst,
1838                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1839                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1840 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1841 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1842                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1843                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1844                     [(set VR128:$dst,
1845                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1846                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>;
1847 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1848                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1849                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1850                     [(set VR128:$dst,
1851                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1852                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>;
1853 }
1854
1855 // Convert packed single/double fp to doubleword
1856 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1858                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1859                        IIC_SSE_CVT_PS_RR>, VEX;
1860 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1861                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1862                        [(set VR128:$dst,
1863                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1864                        IIC_SSE_CVT_PS_RM>, VEX;
1865 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1866                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1867                         [(set VR256:$dst,
1868                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1869                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1870 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1871                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1872                         [(set VR256:$dst,
1873                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1874                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1875 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1876                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1877                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1878                      IIC_SSE_CVT_PS_RR>;
1879 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1880                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1881                      [(set VR128:$dst,
1882                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1883                      IIC_SSE_CVT_PS_RM>;
1884
1885
1886 // Convert Packed Double FP to Packed DW Integers
1887 let Predicates = [HasAVX] in {
1888 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1889 // register, but the same isn't true when using memory operands instead.
1890 // Provide other assembly rr and rm forms to address this explicitly.
1891 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1892                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1893                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1894                        VEX;
1895
1896 // XMM only
1897 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1898                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1899 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1900                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1901                        [(set VR128:$dst,
1902                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1903
1904 // YMM only
1905 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1906                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1907                        [(set VR128:$dst,
1908                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L;
1909 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1910                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1911                        [(set VR128:$dst,
1912                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1913                        VEX, VEX_L;
1914 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1915                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1916 }
1917
1918 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1919                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1920                       [(set VR128:$dst,
1921                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1922                       IIC_SSE_CVT_PD_RM>;
1923 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1924                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1925                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1926                       IIC_SSE_CVT_PD_RR>;
1927
1928 // Convert with truncation packed single/double fp to doubleword
1929 // SSE2 packed instructions with XS prefix
1930 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1931                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1932                          [(set VR128:$dst,
1933                            (int_x86_sse2_cvttps2dq VR128:$src))],
1934                          IIC_SSE_CVT_PS_RR>, VEX;
1935 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1936                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1937                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1938                                             (memopv4f32 addr:$src)))],
1939                          IIC_SSE_CVT_PS_RM>, VEX;
1940 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1941                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1942                           [(set VR256:$dst,
1943                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1944                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1945 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1946                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1947                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1948                                              (memopv8f32 addr:$src)))],
1949                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1950
1951 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1952                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1953                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1954                        IIC_SSE_CVT_PS_RR>;
1955 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1956                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1957                        [(set VR128:$dst,
1958                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1959                        IIC_SSE_CVT_PS_RM>;
1960
1961 let Predicates = [HasAVX] in {
1962   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1963             (VCVTDQ2PSrr VR128:$src)>;
1964   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1965             (VCVTDQ2PSrm addr:$src)>;
1966
1967   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1968             (VCVTDQ2PSrr VR128:$src)>;
1969   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1970             (VCVTDQ2PSrm addr:$src)>;
1971
1972   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1973             (VCVTTPS2DQrr VR128:$src)>;
1974   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1975             (VCVTTPS2DQrm addr:$src)>;
1976
1977   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1978             (VCVTDQ2PSYrr VR256:$src)>;
1979   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1980             (VCVTDQ2PSYrm addr:$src)>;
1981
1982   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1983             (VCVTTPS2DQYrr VR256:$src)>;
1984   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1985             (VCVTTPS2DQYrm addr:$src)>;
1986 }
1987
1988 let Predicates = [UseSSE2] in {
1989   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1990             (CVTDQ2PSrr VR128:$src)>;
1991   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1992             (CVTDQ2PSrm addr:$src)>;
1993
1994   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1995             (CVTDQ2PSrr VR128:$src)>;
1996   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1997             (CVTDQ2PSrm addr:$src)>;
1998
1999   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2000             (CVTTPS2DQrr VR128:$src)>;
2001   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2002             (CVTTPS2DQrm addr:$src)>;
2003 }
2004
2005 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2006                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2007                         [(set VR128:$dst,
2008                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2009                               IIC_SSE_CVT_PD_RR>, VEX;
2010
2011 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2012 // register, but the same isn't true when using memory operands instead.
2013 // Provide other assembly rr and rm forms to address this explicitly.
2014
2015 // XMM only
2016 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2017                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2018 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2019                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2020                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2021                                             (memopv2f64 addr:$src)))],
2022                          IIC_SSE_CVT_PD_RM>, VEX;
2023
2024 // YMM only
2025 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2026                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2027                          [(set VR128:$dst,
2028                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2029                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2030 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2031                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2032                          [(set VR128:$dst,
2033                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
2034                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2035 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2036                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2037
2038 let Predicates = [HasAVX] in {
2039   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2040             (VCVTTPD2DQYrr VR256:$src)>;
2041   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2042             (VCVTTPD2DQYrm addr:$src)>;
2043 } // Predicates = [HasAVX]
2044
2045 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2046                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2047                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2048                       IIC_SSE_CVT_PD_RR>;
2049 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2050                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2051                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2052                                         (memopv2f64 addr:$src)))],
2053                                         IIC_SSE_CVT_PD_RM>;
2054
2055 // Convert packed single to packed double
2056 let Predicates = [HasAVX] in {
2057                   // SSE2 instructions without OpSize prefix
2058 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2059                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2060                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2061                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2062 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2063                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2064                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2065                     IIC_SSE_CVT_PD_RM>, TB, VEX;
2066 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2067                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2068                      [(set VR256:$dst,
2069                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2070                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L;
2071 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2072                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2073                      [(set VR256:$dst,
2074                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2075                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L;
2076 }
2077
2078 let Predicates = [UseSSE2] in {
2079 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2080                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2081                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2082                        IIC_SSE_CVT_PD_RR>, TB;
2083 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2084                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2085                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2086                    IIC_SSE_CVT_PD_RM>, TB;
2087 }
2088
2089 // Convert Packed DW Integers to Packed Double FP
2090 let Predicates = [HasAVX] in {
2091 let neverHasSideEffects = 1, mayLoad = 1 in
2092 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2093                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2094                      []>, VEX;
2095 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2096                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2097                      [(set VR128:$dst,
2098                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2099 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2100                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2101                      [(set VR256:$dst,
2102                        (int_x86_avx_cvtdq2_pd_256
2103                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L;
2104 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2105                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2106                      [(set VR256:$dst,
2107                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L;
2108 }
2109
2110 let neverHasSideEffects = 1, mayLoad = 1 in
2111 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2112                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2113                        IIC_SSE_CVT_PD_RR>;
2114 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2115                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2116                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2117                        IIC_SSE_CVT_PD_RM>;
2118
2119 // AVX 256-bit register conversion intrinsics
2120 let Predicates = [HasAVX] in {
2121   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2122             (VCVTDQ2PDYrr VR128:$src)>;
2123   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2124             (VCVTDQ2PDYrm addr:$src)>;
2125 } // Predicates = [HasAVX]
2126
2127 // Convert packed double to packed single
2128 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2129 // register, but the same isn't true when using memory operands instead.
2130 // Provide other assembly rr and rm forms to address this explicitly.
2131 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2132                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2133                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2134                        IIC_SSE_CVT_PD_RR>, VEX;
2135
2136 // XMM only
2137 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2138                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2139 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2140                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2141                         [(set VR128:$dst,
2142                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2143                         IIC_SSE_CVT_PD_RM>, VEX;
2144
2145 // YMM only
2146 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2147                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2148                         [(set VR128:$dst,
2149                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2150                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2151 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2152                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2153                         [(set VR128:$dst,
2154                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2155                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2156 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2157                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2158
2159 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2160                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2161                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2162                      IIC_SSE_CVT_PD_RR>;
2163 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2164                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2165                      [(set VR128:$dst,
2166                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2167                      IIC_SSE_CVT_PD_RM>;
2168
2169
2170 // AVX 256-bit register conversion intrinsics
2171 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2172 // whenever possible to avoid declaring two versions of each one.
2173 let Predicates = [HasAVX] in {
2174   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2175             (VCVTDQ2PSYrr VR256:$src)>;
2176   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2177             (VCVTDQ2PSYrm addr:$src)>;
2178
2179   // Match fround and fextend for 128/256-bit conversions
2180   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2181             (VCVTPD2PSrr VR128:$src)>;
2182   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2183             (VCVTPD2PSXrm addr:$src)>;
2184   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2185             (VCVTPD2PSYrr VR256:$src)>;
2186   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2187             (VCVTPD2PSYrm addr:$src)>;
2188
2189   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2190             (VCVTPS2PDrr VR128:$src)>;
2191   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2192             (VCVTPS2PDYrr VR128:$src)>;
2193   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2194             (VCVTPS2PDYrm addr:$src)>;
2195 }
2196
2197 let Predicates = [UseSSE2] in {
2198   // Match fround and fextend for 128 conversions
2199   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2200             (CVTPD2PSrr VR128:$src)>;
2201   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2202             (CVTPD2PSrm addr:$src)>;
2203
2204   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2205             (CVTPS2PDrr VR128:$src)>;
2206 }
2207
2208 //===----------------------------------------------------------------------===//
2209 // SSE 1 & 2 - Compare Instructions
2210 //===----------------------------------------------------------------------===//
2211
2212 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2213 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2214                             Operand CC, SDNode OpNode, ValueType VT,
2215                             PatFrag ld_frag, string asm, string asm_alt,
2216                             OpndItins itins> {
2217   def rr : SIi8<0xC2, MRMSrcReg,
2218                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2219                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2220                 itins.rr>;
2221   def rm : SIi8<0xC2, MRMSrcMem,
2222                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2223                 [(set RC:$dst, (OpNode (VT RC:$src1),
2224                                          (ld_frag addr:$src2), imm:$cc))],
2225                                          itins.rm>;
2226
2227   // Accept explicit immediate argument form instead of comparison code.
2228   let neverHasSideEffects = 1 in {
2229     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2230                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2231                       IIC_SSE_ALU_F32S_RR>;
2232     let mayLoad = 1 in
2233     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2234                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2235                       IIC_SSE_ALU_F32S_RM>;
2236   }
2237 }
2238
2239 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2240                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2241                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2242                  SSE_ALU_F32S>,
2243                  XS, VEX_4V, VEX_LIG;
2244 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2245                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2246                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2247                  SSE_ALU_F32S>, // same latency as 32 bit compare
2248                  XD, VEX_4V, VEX_LIG;
2249
2250 let Constraints = "$src1 = $dst" in {
2251   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2252                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2253                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2254                   XS;
2255   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2256                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2257                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2258                   SSE_ALU_F32S>, // same latency as 32 bit compare
2259                   XD;
2260 }
2261
2262 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2263                          Intrinsic Int, string asm, OpndItins itins> {
2264   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2265                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2266                         [(set VR128:$dst, (Int VR128:$src1,
2267                                                VR128:$src, imm:$cc))],
2268                                                itins.rr>;
2269   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2270                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2271                         [(set VR128:$dst, (Int VR128:$src1,
2272                                                (load addr:$src), imm:$cc))],
2273                                                itins.rm>;
2274 }
2275
2276 // Aliases to match intrinsics which expect XMM operand(s).
2277 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2278                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2279                      SSE_ALU_F32S>,
2280                      XS, VEX_4V;
2281 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2282                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2283                      SSE_ALU_F32S>, // same latency as f32
2284                      XD, VEX_4V;
2285 let Constraints = "$src1 = $dst" in {
2286   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2287                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2288                        SSE_ALU_F32S>, XS;
2289   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2290                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2291                        SSE_ALU_F32S>, // same latency as f32
2292                        XD;
2293 }
2294
2295
2296 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2297 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2298                             ValueType vt, X86MemOperand x86memop,
2299                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2300   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2301                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2302                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2303                      IIC_SSE_COMIS_RR, d>;
2304   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2305                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2306                      [(set EFLAGS, (OpNode (vt RC:$src1),
2307                                            (ld_frag addr:$src2)))],
2308                                            IIC_SSE_COMIS_RM, d>;
2309 }
2310
2311 let Defs = [EFLAGS] in {
2312   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2313                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2314   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2315                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2316                                   VEX_LIG;
2317   let Pattern = []<dag> in {
2318     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2319                                     "comiss", SSEPackedSingle>, TB, VEX,
2320                                     VEX_LIG;
2321     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2322                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2323                                     VEX_LIG;
2324   }
2325
2326   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2327                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2328   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2329                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2330
2331   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2332                             load, "comiss", SSEPackedSingle>, TB, VEX;
2333   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2334                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2335   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2336                                   "ucomiss", SSEPackedSingle>, TB;
2337   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2338                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2339
2340   let Pattern = []<dag> in {
2341     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2342                                     "comiss", SSEPackedSingle>, TB;
2343     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2344                                     "comisd", SSEPackedDouble>, TB, OpSize;
2345   }
2346
2347   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2348                               load, "ucomiss", SSEPackedSingle>, TB;
2349   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2350                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2351
2352   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2353                                   "comiss", SSEPackedSingle>, TB;
2354   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2355                                   "comisd", SSEPackedDouble>, TB, OpSize;
2356 } // Defs = [EFLAGS]
2357
2358 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2359 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2360                             Operand CC, Intrinsic Int, string asm,
2361                             string asm_alt, Domain d> {
2362   def rri : PIi8<0xC2, MRMSrcReg,
2363              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2364              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2365              IIC_SSE_CMPP_RR, d>;
2366   def rmi : PIi8<0xC2, MRMSrcMem,
2367              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2368              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2369              IIC_SSE_CMPP_RM, d>;
2370
2371   // Accept explicit immediate argument form instead of comparison code.
2372   let neverHasSideEffects = 1 in {
2373     def rri_alt : PIi8<0xC2, MRMSrcReg,
2374                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2375                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2376     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2377                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2378                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2379   }
2380 }
2381
2382 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2383                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2384                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2385                SSEPackedSingle>, TB, VEX_4V;
2386 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2387                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2388                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2389                SSEPackedDouble>, TB, OpSize, VEX_4V;
2390 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2391                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2392                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2393                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2394 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2395                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2396                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2397                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2398 let Constraints = "$src1 = $dst" in {
2399   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2400                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2401                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2402                  SSEPackedSingle>, TB;
2403   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2404                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2405                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2406                  SSEPackedDouble>, TB, OpSize;
2407 }
2408
2409 let Predicates = [HasAVX] in {
2410 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2411           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2412 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2413           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2414 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2415           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2416 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2417           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2418
2419 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2420           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2421 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2422           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2423 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2424           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2425 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2426           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2427 }
2428
2429 let Predicates = [UseSSE1] in {
2430 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2431           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2432 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2433           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2434 }
2435
2436 let Predicates = [UseSSE2] in {
2437 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2438           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2439 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2440           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2441 }
2442
2443 //===----------------------------------------------------------------------===//
2444 // SSE 1 & 2 - Shuffle Instructions
2445 //===----------------------------------------------------------------------===//
2446
2447 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2448 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2449                          ValueType vt, string asm, PatFrag mem_frag,
2450                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2451   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2452                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2453                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2454                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2455   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2456     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2457                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2458                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2459                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2460 }
2461
2462 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2463            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2464            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2465 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2466            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2467            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2468 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2469            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2470            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2471 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2472            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2473            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2474
2475 let Constraints = "$src1 = $dst" in {
2476   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2477                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2478                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2479                     TB;
2480   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2481                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2482                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2483                     TB, OpSize;
2484 }
2485
2486 let Predicates = [HasAVX] in {
2487   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2488                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2489             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2490   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2491             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2492
2493   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2494                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2495             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2496   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2497             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2498
2499   // 256-bit patterns
2500   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2501             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2502   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2503                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2504             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2505
2506   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2507             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2508   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2509                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2510             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2511 }
2512
2513 let Predicates = [UseSSE1] in {
2514   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2515                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2516             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2517   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2518             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2519 }
2520
2521 let Predicates = [UseSSE2] in {
2522   // Generic SHUFPD patterns
2523   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2524                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2525             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2526   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2527             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2528 }
2529
2530 //===----------------------------------------------------------------------===//
2531 // SSE 1 & 2 - Unpack Instructions
2532 //===----------------------------------------------------------------------===//
2533
2534 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2535 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2536                                    PatFrag mem_frag, RegisterClass RC,
2537                                    X86MemOperand x86memop, string asm,
2538                                    Domain d> {
2539     def rr : PI<opc, MRMSrcReg,
2540                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2541                 asm, [(set RC:$dst,
2542                            (vt (OpNode RC:$src1, RC:$src2)))],
2543                            IIC_SSE_UNPCK, d>;
2544     def rm : PI<opc, MRMSrcMem,
2545                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2546                 asm, [(set RC:$dst,
2547                            (vt (OpNode RC:$src1,
2548                                        (mem_frag addr:$src2))))],
2549                                        IIC_SSE_UNPCK, d>;
2550 }
2551
2552 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2553       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2554                      SSEPackedSingle>, TB, VEX_4V;
2555 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2556       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2557                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2558 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2559       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2560                      SSEPackedSingle>, TB, VEX_4V;
2561 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2562       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2563                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2564
2565 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2566       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2567                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2568 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2569       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2570                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2571 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2572       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2573                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2574 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2575       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2576                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2577
2578 let Constraints = "$src1 = $dst" in {
2579   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2580         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2581                        SSEPackedSingle>, TB;
2582   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2583         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2584                        SSEPackedDouble>, TB, OpSize;
2585   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2586         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2587                        SSEPackedSingle>, TB;
2588   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2589         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2590                        SSEPackedDouble>, TB, OpSize;
2591 } // Constraints = "$src1 = $dst"
2592
2593 let Predicates = [HasAVX1Only] in {
2594   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2595             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2596   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2597             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2598   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2599             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2600   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2601             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2602
2603   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2604             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2605   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2606             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2607   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2608             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2609   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2610             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2611 }
2612
2613 let Predicates = [HasAVX] in {
2614   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2615   // problem is during lowering, where it's not possible to recognize the load
2616   // fold cause it has two uses through a bitcast. One use disappears at isel
2617   // time and the fold opportunity reappears.
2618   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2619             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2620 }
2621
2622 let Predicates = [UseSSE2] in {
2623   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2624   // problem is during lowering, where it's not possible to recognize the load
2625   // fold cause it has two uses through a bitcast. One use disappears at isel
2626   // time and the fold opportunity reappears.
2627   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2628             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2629 }
2630
2631 //===----------------------------------------------------------------------===//
2632 // SSE 1 & 2 - Extract Floating-Point Sign mask
2633 //===----------------------------------------------------------------------===//
2634
2635 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2636 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2637                                 Domain d> {
2638   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2639                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2640                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2641   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2642                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2643                 IIC_SSE_MOVMSK, d>, REX_W;
2644 }
2645
2646 let Predicates = [HasAVX] in {
2647   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2648                                         "movmskps", SSEPackedSingle>, TB, VEX;
2649   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2650                                         "movmskpd", SSEPackedDouble>, TB,
2651                                         OpSize, VEX;
2652   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2653                                         "movmskps", SSEPackedSingle>, TB,
2654                                         VEX, VEX_L;
2655   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2656                                         "movmskpd", SSEPackedDouble>, TB,
2657                                         OpSize, VEX, VEX_L;
2658
2659   def : Pat<(i32 (X86fgetsign FR32:$src)),
2660             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2661   def : Pat<(i64 (X86fgetsign FR32:$src)),
2662             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2663   def : Pat<(i32 (X86fgetsign FR64:$src)),
2664             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2665   def : Pat<(i64 (X86fgetsign FR64:$src)),
2666             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2667
2668   // Assembler Only
2669   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2670              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2671              SSEPackedSingle>, TB, VEX;
2672   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2673              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2674              SSEPackedDouble>, TB,
2675              OpSize, VEX;
2676   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2677              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2678              SSEPackedSingle>, TB, VEX, VEX_L;
2679   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2680              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2681              SSEPackedDouble>, TB,
2682              OpSize, VEX, VEX_L;
2683 }
2684
2685 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2686                                      SSEPackedSingle>, TB;
2687 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2688                                      SSEPackedDouble>, TB, OpSize;
2689
2690 def : Pat<(i32 (X86fgetsign FR32:$src)),
2691           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2692       Requires<[UseSSE1]>;
2693 def : Pat<(i64 (X86fgetsign FR32:$src)),
2694           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2695       Requires<[UseSSE1]>;
2696 def : Pat<(i32 (X86fgetsign FR64:$src)),
2697           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2698       Requires<[UseSSE2]>;
2699 def : Pat<(i64 (X86fgetsign FR64:$src)),
2700           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2701       Requires<[UseSSE2]>;
2702
2703 //===---------------------------------------------------------------------===//
2704 // SSE2 - Packed Integer Logical Instructions
2705 //===---------------------------------------------------------------------===//
2706
2707 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2708
2709 /// PDI_binop_rm - Simple SSE2 binary operator.
2710 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2711                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2712                         X86MemOperand x86memop, OpndItins itins,
2713                         bit IsCommutable, bit Is2Addr> {
2714   let isCommutable = IsCommutable in
2715   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2716        (ins RC:$src1, RC:$src2),
2717        !if(Is2Addr,
2718            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2719            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2720        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2721   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2722        (ins RC:$src1, x86memop:$src2),
2723        !if(Is2Addr,
2724            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2725            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2726        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2727                                      (bitconvert (memop_frag addr:$src2)))))],
2728                                      itins.rm>;
2729 }
2730 } // ExeDomain = SSEPackedInt
2731
2732 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2733                          ValueType OpVT128, ValueType OpVT256,
2734                          OpndItins itins, bit IsCommutable = 0> {
2735 let Predicates = [HasAVX] in
2736   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2737                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2738
2739 let Constraints = "$src1 = $dst" in
2740   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2741                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2742
2743 let Predicates = [HasAVX2] in
2744   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2745                                OpVT256, VR256, memopv4i64, i256mem, itins,
2746                                IsCommutable, 0>, VEX_4V, VEX_L;
2747 }
2748
2749 // These are ordered here for pattern ordering requirements with the fp versions
2750
2751 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2752 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2753 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2754 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2755                            SSE_BIT_ITINS_P, 0>;
2756
2757 //===----------------------------------------------------------------------===//
2758 // SSE 1 & 2 - Logical Instructions
2759 //===----------------------------------------------------------------------===//
2760
2761 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2762 ///
2763 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2764                                        SDNode OpNode, OpndItins itins> {
2765   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2766               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2767               TB, VEX_4V;
2768
2769   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2770         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2771         TB, OpSize, VEX_4V;
2772
2773   let Constraints = "$src1 = $dst" in {
2774     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2775                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2776                 TB;
2777
2778     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2779                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2780                 TB, OpSize;
2781   }
2782 }
2783
2784 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2785 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2786               SSE_BIT_ITINS_P>;
2787 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2788               SSE_BIT_ITINS_P>;
2789 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2790               SSE_BIT_ITINS_P>;
2791
2792 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2793   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2794                 SSE_BIT_ITINS_P>;
2795
2796 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2797 ///
2798 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2799                                    SDNode OpNode> {
2800   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2801         !strconcat(OpcodeStr, "ps"), f256mem,
2802         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2803         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2804                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2805
2806   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2807         !strconcat(OpcodeStr, "pd"), f256mem,
2808         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2809                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2810         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2811                                   (memopv4i64 addr:$src2)))], 0>,
2812                                   TB, OpSize, VEX_4V, VEX_L;
2813
2814   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2815   // are all promoted to v2i64, and the patterns are covered by the int
2816   // version. This is needed in SSE only, because v2i64 isn't supported on
2817   // SSE1, but only on SSE2.
2818   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2819        !strconcat(OpcodeStr, "ps"), f128mem, [],
2820        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2821                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2822
2823   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2824        !strconcat(OpcodeStr, "pd"), f128mem,
2825        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2826                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2827        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2828                                  (memopv2i64 addr:$src2)))], 0>,
2829                                                  TB, OpSize, VEX_4V;
2830
2831   let Constraints = "$src1 = $dst" in {
2832     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2833          !strconcat(OpcodeStr, "ps"), f128mem,
2834          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2835          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2836                                    (memopv2i64 addr:$src2)))]>, TB;
2837
2838     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2839          !strconcat(OpcodeStr, "pd"), f128mem,
2840          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2841                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2842          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2843                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2844   }
2845 }
2846
2847 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2848 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2849 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2850 let isCommutable = 0 in
2851   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2852
2853 //===----------------------------------------------------------------------===//
2854 // SSE 1 & 2 - Arithmetic Instructions
2855 //===----------------------------------------------------------------------===//
2856
2857 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2858 /// vector forms.
2859 ///
2860 /// In addition, we also have a special variant of the scalar form here to
2861 /// represent the associated intrinsic operation.  This form is unlike the
2862 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2863 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2864 ///
2865 /// These three forms can each be reg+reg or reg+mem.
2866 ///
2867
2868 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2869 /// classes below
2870 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2871                                   SizeItins itins,
2872                                   bit Is2Addr = 1> {
2873   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2874                             OpNode, FR32, f32mem,
2875                             itins.s, Is2Addr>, XS;
2876   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2877                             OpNode, FR64, f64mem,
2878                             itins.d, Is2Addr>, XD;
2879 }
2880
2881 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2882                                   SDNode OpNode, SizeItins itins> {
2883 let Predicates = [HasAVX] in {
2884   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2885                                VR128, v4f32, f128mem, memopv4f32,
2886                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2887   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2888                                VR128, v2f64, f128mem, memopv2f64,
2889                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2890
2891   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2892                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2893                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2894   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2895                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2896                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2897 }
2898
2899 let Constraints = "$src1 = $dst" in {
2900   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2901                             v4f32, f128mem, memopv4f32, SSEPackedSingle,
2902                             itins.s, 1>, TB;
2903   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2904                             v2f64, f128mem, memopv2f64, SSEPackedDouble,
2905                             itins.d, 1>, TB, OpSize;
2906 }
2907 }
2908
2909 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2910                                       SizeItins itins,
2911                                       bit Is2Addr = 1> {
2912   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2913      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2914      itins.s, Is2Addr>, XS;
2915   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2916      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2917      itins.d, Is2Addr>, XD;
2918 }
2919
2920 // Binary Arithmetic instructions
2921 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>;
2922 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>;
2923 let isCommutable = 0 in {
2924   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>;
2925   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>;
2926   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>;
2927   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>;
2928 }
2929
2930 let isCodeGenOnly = 1 in {
2931   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2932   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2933 }
2934
2935 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2936             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2937               VEX_4V, VEX_LIG;
2938 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2939             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2940               VEX_4V, VEX_LIG;
2941
2942 let isCommutable = 0 in {
2943   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2944               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2945                 VEX_4V, VEX_LIG;
2946   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2947               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2948                 VEX_4V, VEX_LIG;
2949   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2950               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2951                 VEX_4V, VEX_LIG;
2952   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2953               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2954                 VEX_4V, VEX_LIG;
2955 }
2956
2957 let Constraints = "$src1 = $dst" in {
2958   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2959              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2960   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2961              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2962
2963   let isCommutable = 0 in {
2964     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2965                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2966     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2967                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2968     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2969                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
2970     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2971                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
2972   }
2973 }
2974
2975 let isCodeGenOnly = 1 in {
2976   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2977        VEX_4V, VEX_LIG;
2978   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2979        VEX_4V, VEX_LIG;
2980   let Constraints = "$src1 = $dst" in {
2981     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
2982     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
2983   }
2984 }
2985
2986 /// Unop Arithmetic
2987 /// In addition, we also have a special variant of the scalar form here to
2988 /// represent the associated intrinsic operation.  This form is unlike the
2989 /// plain scalar form, in that it takes an entire vector (instead of a
2990 /// scalar) and leaves the top elements undefined.
2991 ///
2992 /// And, we have a special variant form for a full-vector intrinsic form.
2993
2994 def SSE_SQRTP : OpndItins<
2995   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2996 >;
2997
2998 def SSE_SQRTS : OpndItins<
2999   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
3000 >;
3001
3002 def SSE_RCPP : OpndItins<
3003   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3004 >;
3005
3006 def SSE_RCPS : OpndItins<
3007   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3008 >;
3009
3010 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3011 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3012                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3013 let Predicates = [HasAVX], hasSideEffects = 0 in {
3014   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3015                       (ins FR32:$src1, FR32:$src2),
3016                       !strconcat("v", OpcodeStr,
3017                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3018                       []>, VEX_4V, VEX_LIG;
3019   let mayLoad = 1 in {
3020   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3021                       (ins FR32:$src1,f32mem:$src2),
3022                       !strconcat("v", OpcodeStr,
3023                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3024                       []>, VEX_4V, VEX_LIG;
3025   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3026                       (ins VR128:$src1, ssmem:$src2),
3027                       !strconcat("v", OpcodeStr,
3028                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3029                       []>, VEX_4V, VEX_LIG;
3030   }
3031 }
3032
3033   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3034                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3035                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3036   // For scalar unary operations, fold a load into the operation
3037   // only in OptForSize mode. It eliminates an instruction, but it also
3038   // eliminates a whole-register clobber (the load), so it introduces a
3039   // partial register update condition.
3040   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3041                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3042                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3043             Requires<[UseSSE1, OptForSize]>;
3044   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3045                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3046                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3047   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3048                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3049                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3050 }
3051
3052 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3053 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3054                            OpndItins itins> {
3055 let Predicates = [HasAVX], hasSideEffects = 0 in {
3056   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3057                        (ins FR32:$src1, FR32:$src2),
3058                        !strconcat("v", OpcodeStr,
3059                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3060                 []>, VEX_4V, VEX_LIG;
3061   let mayLoad = 1 in {
3062   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3063                       (ins FR32:$src1,f32mem:$src2),
3064                       !strconcat("v", OpcodeStr,
3065                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3066                       []>, VEX_4V, VEX_LIG;
3067   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3068                       (ins VR128:$src1, ssmem:$src2),
3069                       !strconcat("v", OpcodeStr,
3070                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3071                       []>, VEX_4V, VEX_LIG;
3072   }
3073 }
3074
3075   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3076                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3077                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3078   // For scalar unary operations, fold a load into the operation
3079   // only in OptForSize mode. It eliminates an instruction, but it also
3080   // eliminates a whole-register clobber (the load), so it introduces a
3081   // partial register update condition.
3082   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3083                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3084                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3085             Requires<[UseSSE1, OptForSize]>;
3086   let Constraints = "$src1 = $dst" in {
3087     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3088                       (ins VR128:$src1, VR128:$src2),
3089                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3090                       [], itins.rr>;
3091     let mayLoad = 1, hasSideEffects = 0 in
3092     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3093                       (ins VR128:$src1, ssmem:$src2),
3094                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3095                       [], itins.rm>;
3096   }
3097 }
3098
3099 /// sse1_fp_unop_p - SSE1 unops in packed form.
3100 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3101                           OpndItins itins> {
3102 let Predicates = [HasAVX] in {
3103   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3104                        !strconcat("v", OpcodeStr,
3105                                   "ps\t{$src, $dst|$dst, $src}"),
3106                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3107                        itins.rr>, VEX;
3108   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3109                        !strconcat("v", OpcodeStr,
3110                                   "ps\t{$src, $dst|$dst, $src}"),
3111                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3112                        itins.rm>, VEX;
3113   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3114                         !strconcat("v", OpcodeStr,
3115                                    "ps\t{$src, $dst|$dst, $src}"),
3116                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3117                         itins.rr>, VEX, VEX_L;
3118   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3119                         !strconcat("v", OpcodeStr,
3120                                    "ps\t{$src, $dst|$dst, $src}"),
3121                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3122                         itins.rm>, VEX, VEX_L;
3123 }
3124
3125   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3126                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3127                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3128   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3129                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3130                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3131 }
3132
3133 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3134 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3135                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3136                               OpndItins itins> {
3137 let Predicates = [HasAVX] in {
3138   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3139                            !strconcat("v", OpcodeStr,
3140                                       "ps\t{$src, $dst|$dst, $src}"),
3141                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3142                            itins.rr>, VEX;
3143   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3144                           !strconcat("v", OpcodeStr,
3145                           "ps\t{$src, $dst|$dst, $src}"),
3146                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3147                           itins.rm>, VEX;
3148   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3149                             !strconcat("v", OpcodeStr,
3150                                        "ps\t{$src, $dst|$dst, $src}"),
3151                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3152                             itins.rr>, VEX, VEX_L;
3153   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3154                           (ins f256mem:$src),
3155                           !strconcat("v", OpcodeStr,
3156                                     "ps\t{$src, $dst|$dst, $src}"),
3157                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3158                           itins.rm>, VEX, VEX_L;
3159 }
3160
3161   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3162                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3163                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3164                     itins.rr>;
3165   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3166                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3167                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3168                     itins.rm>;
3169 }
3170
3171 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3172 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3173                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3174 let Predicates = [HasAVX], hasSideEffects = 0 in {
3175   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3176                       (ins FR64:$src1, FR64:$src2),
3177                       !strconcat("v", OpcodeStr,
3178                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3179                       []>, VEX_4V, VEX_LIG;
3180   let mayLoad = 1 in {
3181   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3182                       (ins FR64:$src1,f64mem:$src2),
3183                       !strconcat("v", OpcodeStr,
3184                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3185                       []>, VEX_4V, VEX_LIG;
3186   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3187                       (ins VR128:$src1, sdmem:$src2),
3188                       !strconcat("v", OpcodeStr,
3189                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3190                       []>, VEX_4V, VEX_LIG;
3191   }
3192 }
3193
3194   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3195                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3196                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3197   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3198   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3199                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3200                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3201             Requires<[UseSSE2, OptForSize]>;
3202   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3203                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3204                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3205   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3206                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3207                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3208 }
3209
3210 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3211 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3212                           SDNode OpNode, OpndItins itins> {
3213 let Predicates = [HasAVX] in {
3214   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3215                        !strconcat("v", OpcodeStr,
3216                                   "pd\t{$src, $dst|$dst, $src}"),
3217                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3218                        itins.rr>, VEX;
3219   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3220                        !strconcat("v", OpcodeStr,
3221                                   "pd\t{$src, $dst|$dst, $src}"),
3222                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3223                        itins.rm>, VEX;
3224   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3225                         !strconcat("v", OpcodeStr,
3226                                    "pd\t{$src, $dst|$dst, $src}"),
3227                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3228                         itins.rr>, VEX, VEX_L;
3229   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3230                         !strconcat("v", OpcodeStr,
3231                                    "pd\t{$src, $dst|$dst, $src}"),
3232                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3233                         itins.rm>, VEX, VEX_L;
3234 }
3235
3236   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3237               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3238               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3239   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3240                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3241                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3242 }
3243
3244 // Square root.
3245 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3246                             SSE_SQRTS>,
3247              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTP>,
3248              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3249                             SSE_SQRTS>,
3250              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTP>;
3251
3252 // Reciprocal approximations. Note that these typically require refinement
3253 // in order to obtain suitable precision.
3254 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3255              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTP>,
3256              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3257                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTP>;
3258 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3259              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3260              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3261                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3262
3263 def : Pat<(f32 (fsqrt FR32:$src)),
3264           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3265 def : Pat<(f32 (fsqrt (load addr:$src))),
3266           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3267           Requires<[HasAVX, OptForSize]>;
3268 def : Pat<(f64 (fsqrt FR64:$src)),
3269           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3270 def : Pat<(f64 (fsqrt (load addr:$src))),
3271           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3272           Requires<[HasAVX, OptForSize]>;
3273
3274 def : Pat<(f32 (X86frsqrt FR32:$src)),
3275           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3276 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3277           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3278           Requires<[HasAVX, OptForSize]>;
3279
3280 def : Pat<(f32 (X86frcp FR32:$src)),
3281           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3282 def : Pat<(f32 (X86frcp (load addr:$src))),
3283           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3284           Requires<[HasAVX, OptForSize]>;
3285
3286 let Predicates = [HasAVX] in {
3287   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3288             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3289                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3290                               VR128)>;
3291   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3292             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3293
3294   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3295             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3296                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3297                               VR128)>;
3298   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3299             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3300
3301   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3302             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3303                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3304                               VR128)>;
3305   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3306             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3307
3308   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3309             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3310                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3311                               VR128)>;
3312   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3313             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3314 }
3315
3316 // Reciprocal approximations. Note that these typically require refinement
3317 // in order to obtain suitable precision.
3318 let Predicates = [UseSSE1] in {
3319   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3320             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3321   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3322             (RCPSSr_Int VR128:$src, VR128:$src)>;
3323 }
3324
3325 // There is no f64 version of the reciprocal approximation instructions.
3326
3327 //===----------------------------------------------------------------------===//
3328 // SSE 1 & 2 - Non-temporal stores
3329 //===----------------------------------------------------------------------===//
3330
3331 let AddedComplexity = 400 in { // Prefer non-temporal versions
3332   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3333                        (ins f128mem:$dst, VR128:$src),
3334                        "movntps\t{$src, $dst|$dst, $src}",
3335                        [(alignednontemporalstore (v4f32 VR128:$src),
3336                                                  addr:$dst)],
3337                                                  IIC_SSE_MOVNT>, VEX;
3338   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3339                        (ins f128mem:$dst, VR128:$src),
3340                        "movntpd\t{$src, $dst|$dst, $src}",
3341                        [(alignednontemporalstore (v2f64 VR128:$src),
3342                                                  addr:$dst)],
3343                                                  IIC_SSE_MOVNT>, VEX;
3344
3345   let ExeDomain = SSEPackedInt in
3346   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3347                            (ins f128mem:$dst, VR128:$src),
3348                            "movntdq\t{$src, $dst|$dst, $src}",
3349                            [(alignednontemporalstore (v2i64 VR128:$src),
3350                                                      addr:$dst)],
3351                                                      IIC_SSE_MOVNT>, VEX;
3352
3353   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3354             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3355
3356   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3357                        (ins f256mem:$dst, VR256:$src),
3358                        "movntps\t{$src, $dst|$dst, $src}",
3359                        [(alignednontemporalstore (v8f32 VR256:$src),
3360                                                  addr:$dst)],
3361                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3362   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3363                        (ins f256mem:$dst, VR256:$src),
3364                        "movntpd\t{$src, $dst|$dst, $src}",
3365                        [(alignednontemporalstore (v4f64 VR256:$src),
3366                                                  addr:$dst)],
3367                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3368   let ExeDomain = SSEPackedInt in
3369   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3370                       (ins f256mem:$dst, VR256:$src),
3371                       "movntdq\t{$src, $dst|$dst, $src}",
3372                       [(alignednontemporalstore (v4i64 VR256:$src),
3373                                                 addr:$dst)],
3374                                                 IIC_SSE_MOVNT>, VEX, VEX_L;
3375 }
3376
3377 let AddedComplexity = 400 in { // Prefer non-temporal versions
3378 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3379                     "movntps\t{$src, $dst|$dst, $src}",
3380                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3381                     IIC_SSE_MOVNT>;
3382 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3383                     "movntpd\t{$src, $dst|$dst, $src}",
3384                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3385                     IIC_SSE_MOVNT>;
3386
3387 let ExeDomain = SSEPackedInt in
3388 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3389                     "movntdq\t{$src, $dst|$dst, $src}",
3390                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3391                     IIC_SSE_MOVNT>;
3392
3393 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3394           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3395
3396 // There is no AVX form for instructions below this point
3397 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3398                  "movnti{l}\t{$src, $dst|$dst, $src}",
3399                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3400                  IIC_SSE_MOVNT>,
3401                TB, Requires<[HasSSE2]>;
3402 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3403                      "movnti{q}\t{$src, $dst|$dst, $src}",
3404                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3405                      IIC_SSE_MOVNT>,
3406                   TB, Requires<[HasSSE2]>;
3407 }
3408
3409 //===----------------------------------------------------------------------===//
3410 // SSE 1 & 2 - Prefetch and memory fence
3411 //===----------------------------------------------------------------------===//
3412
3413 // Prefetch intrinsic.
3414 let Predicates = [HasSSE1] in {
3415 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3416     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3417     IIC_SSE_PREFETCH>, TB;
3418 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3419     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3420     IIC_SSE_PREFETCH>, TB;
3421 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3422     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3423     IIC_SSE_PREFETCH>, TB;
3424 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3425     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3426     IIC_SSE_PREFETCH>, TB;
3427 }
3428
3429 // Flush cache
3430 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3431                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3432                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3433
3434 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3435 // was introduced with SSE2, it's backward compatible.
3436 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3437
3438 // Load, store, and memory fence
3439 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3440                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3441                TB, Requires<[HasSSE1]>;
3442 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3443                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3444                TB, Requires<[HasSSE2]>;
3445 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3446                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3447                TB, Requires<[HasSSE2]>;
3448
3449 def : Pat<(X86SFence), (SFENCE)>;
3450 def : Pat<(X86LFence), (LFENCE)>;
3451 def : Pat<(X86MFence), (MFENCE)>;
3452
3453 //===----------------------------------------------------------------------===//
3454 // SSE 1 & 2 - Load/Store XCSR register
3455 //===----------------------------------------------------------------------===//
3456
3457 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3458                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3459                   IIC_SSE_LDMXCSR>, VEX;
3460 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3461                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3462                   IIC_SSE_STMXCSR>, VEX;
3463
3464 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3465                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3466                   IIC_SSE_LDMXCSR>;
3467 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3468                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3469                   IIC_SSE_STMXCSR>;
3470
3471 //===---------------------------------------------------------------------===//
3472 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3473 //===---------------------------------------------------------------------===//
3474
3475 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3476
3477 let neverHasSideEffects = 1 in {
3478 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3479                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3480                     VEX;
3481 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3482                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3483                     VEX, VEX_L;
3484 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3485                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3486                     VEX;
3487 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3488                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3489                     VEX, VEX_L;
3490 }
3491
3492 // For Disassembler
3493 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3494 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3495                         "movdqa\t{$src, $dst|$dst, $src}", [],
3496                         IIC_SSE_MOVA_P_RR>,
3497                         VEX;
3498 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3499                         "movdqa\t{$src, $dst|$dst, $src}", [],
3500                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3501 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3502                         "movdqu\t{$src, $dst|$dst, $src}", [],
3503                         IIC_SSE_MOVU_P_RR>,
3504                         VEX;
3505 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3506                         "movdqu\t{$src, $dst|$dst, $src}", [],
3507                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3508 }
3509
3510 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3511     neverHasSideEffects = 1 in {
3512 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3513                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3514                    VEX;
3515 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3516                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3517                    VEX, VEX_L;
3518 let Predicates = [HasAVX] in {
3519   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3520                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3521                     XS, VEX;
3522   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3523                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3524                     XS, VEX, VEX_L;
3525 }
3526 }
3527
3528 let mayStore = 1, neverHasSideEffects = 1 in {
3529 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3530                      (ins i128mem:$dst, VR128:$src),
3531                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3532                      VEX;
3533 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3534                      (ins i256mem:$dst, VR256:$src),
3535                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3536                      VEX, VEX_L;
3537 let Predicates = [HasAVX] in {
3538 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3539                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3540                   XS, VEX;
3541 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3542                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3543                   XS, VEX, VEX_L;
3544 }
3545 }
3546
3547 let neverHasSideEffects = 1 in
3548 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3549                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3550
3551 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3552                    "movdqu\t{$src, $dst|$dst, $src}",
3553                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3554
3555 // For Disassembler
3556 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3557 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3558                        "movdqa\t{$src, $dst|$dst, $src}", [],
3559                        IIC_SSE_MOVA_P_RR>;
3560
3561 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3562                        "movdqu\t{$src, $dst|$dst, $src}",
3563                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3564 }
3565
3566 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3567     neverHasSideEffects = 1 in {
3568 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3569                    "movdqa\t{$src, $dst|$dst, $src}",
3570                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3571                    IIC_SSE_MOVA_P_RM>;
3572 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3573                    "movdqu\t{$src, $dst|$dst, $src}",
3574                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3575                    IIC_SSE_MOVU_P_RM>,
3576                  XS, Requires<[UseSSE2]>;
3577 }
3578
3579 let mayStore = 1 in {
3580 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3581                    "movdqa\t{$src, $dst|$dst, $src}",
3582                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3583                    IIC_SSE_MOVA_P_MR>;
3584 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3585                    "movdqu\t{$src, $dst|$dst, $src}",
3586                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3587                    IIC_SSE_MOVU_P_MR>,
3588                  XS, Requires<[UseSSE2]>;
3589 }
3590
3591 } // ExeDomain = SSEPackedInt
3592
3593 let Predicates = [HasAVX] in {
3594   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3595             (VMOVDQUmr addr:$dst, VR128:$src)>;
3596   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3597             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3598 }
3599 let Predicates = [UseSSE2] in
3600 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3601           (MOVDQUmr addr:$dst, VR128:$src)>;
3602
3603 //===---------------------------------------------------------------------===//
3604 // SSE2 - Packed Integer Arithmetic Instructions
3605 //===---------------------------------------------------------------------===//
3606
3607 def SSE_PMADD : OpndItins<
3608   IIC_SSE_PMADD, IIC_SSE_PMADD
3609 >;
3610
3611 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3612
3613 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3614                             RegisterClass RC, PatFrag memop_frag,
3615                             X86MemOperand x86memop,
3616                             OpndItins itins,
3617                             bit IsCommutable = 0,
3618                             bit Is2Addr = 1> {
3619   let isCommutable = IsCommutable in
3620   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3621        (ins RC:$src1, RC:$src2),
3622        !if(Is2Addr,
3623            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3624            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3625        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3626   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3627        (ins RC:$src1, x86memop:$src2),
3628        !if(Is2Addr,
3629            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3630            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3631        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3632        itins.rm>;
3633 }
3634
3635 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3636                              Intrinsic IntId256, OpndItins itins,
3637                              bit IsCommutable = 0> {
3638 let Predicates = [HasAVX] in
3639   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3640                                  VR128, memopv2i64, i128mem, itins,
3641                                  IsCommutable, 0>, VEX_4V;
3642
3643 let Constraints = "$src1 = $dst" in
3644   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3645                                i128mem, itins, IsCommutable, 1>;
3646
3647 let Predicates = [HasAVX2] in
3648   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3649                                    VR256, memopv4i64, i256mem, itins,
3650                                    IsCommutable, 0>, VEX_4V, VEX_L;
3651 }
3652
3653 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3654                          string OpcodeStr, SDNode OpNode,
3655                          SDNode OpNode2, RegisterClass RC,
3656                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3657                          ShiftOpndItins itins,
3658                          bit Is2Addr = 1> {
3659   // src2 is always 128-bit
3660   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3661        (ins RC:$src1, VR128:$src2),
3662        !if(Is2Addr,
3663            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3664            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3665        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3666         itins.rr>;
3667   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3668        (ins RC:$src1, i128mem:$src2),
3669        !if(Is2Addr,
3670            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3671            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3672        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3673                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3674   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3675        (ins RC:$src1, i32i8imm:$src2),
3676        !if(Is2Addr,
3677            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3678            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3679        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3680 }
3681
3682 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3683 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3684                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3685                          PatFrag memop_frag, X86MemOperand x86memop,
3686                          OpndItins itins,
3687                          bit IsCommutable = 0, bit Is2Addr = 1> {
3688   let isCommutable = IsCommutable in
3689   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3690        (ins RC:$src1, RC:$src2),
3691        !if(Is2Addr,
3692            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3693            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3694        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3695   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3696        (ins RC:$src1, x86memop:$src2),
3697        !if(Is2Addr,
3698            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3699            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3700        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3701                                      (bitconvert (memop_frag addr:$src2)))))]>;
3702 }
3703 } // ExeDomain = SSEPackedInt
3704
3705 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3706                              SSE_INTALU_ITINS_P, 1>;
3707 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3708                              SSE_INTALU_ITINS_P, 1>;
3709 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3710                              SSE_INTALU_ITINS_P, 1>;
3711 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3712                              SSE_INTALUQ_ITINS_P, 1>;
3713 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3714                              SSE_INTMUL_ITINS_P, 1>;
3715 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3716                              SSE_INTALU_ITINS_P, 0>;
3717 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3718                              SSE_INTALU_ITINS_P, 0>;
3719 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3720                              SSE_INTALU_ITINS_P, 0>;
3721 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3722                              SSE_INTALUQ_ITINS_P, 0>;
3723 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3724                              SSE_INTALU_ITINS_P, 0>;
3725 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3726                              SSE_INTALU_ITINS_P, 0>;
3727 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3728                              SSE_INTALU_ITINS_P, 1>;
3729 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3730                              SSE_INTALU_ITINS_P, 1>;
3731 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3732                              SSE_INTALU_ITINS_P, 1>;
3733 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3734                              SSE_INTALU_ITINS_P, 1>;
3735
3736 // Intrinsic forms
3737 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3738                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3739 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3740                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3741 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3742                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3743 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3744                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3745 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3746                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3747 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3748                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3749 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3750                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3751 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3752                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3753 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3754                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3755 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3756                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3757 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3758                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3759 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3760                                  int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3761
3762 let Predicates = [HasAVX] in
3763 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3764                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3765                               VEX_4V;
3766 let Predicates = [HasAVX2] in
3767 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3768                                VR256, memopv4i64, i256mem,
3769                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3770 let Constraints = "$src1 = $dst" in
3771 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3772                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3773
3774 //===---------------------------------------------------------------------===//
3775 // SSE2 - Packed Integer Logical Instructions
3776 //===---------------------------------------------------------------------===//
3777
3778 let Predicates = [HasAVX] in {
3779 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3780                             VR128, v8i16, v8i16, bc_v8i16,
3781                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3782 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3783                             VR128, v4i32, v4i32, bc_v4i32,
3784                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3785 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3786                             VR128, v2i64, v2i64, bc_v2i64,
3787                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3788
3789 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3790                             VR128, v8i16, v8i16, bc_v8i16,
3791                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3792 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3793                             VR128, v4i32, v4i32, bc_v4i32,
3794                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3795 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3796                             VR128, v2i64, v2i64, bc_v2i64,
3797                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3798
3799 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3800                             VR128, v8i16, v8i16, bc_v8i16,
3801                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3802 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3803                             VR128, v4i32, v4i32, bc_v4i32,
3804                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3805
3806 let ExeDomain = SSEPackedInt in {
3807   // 128-bit logical shifts.
3808   def VPSLLDQri : PDIi8<0x73, MRM7r,
3809                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3810                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3811                     [(set VR128:$dst,
3812                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3813                     VEX_4V;
3814   def VPSRLDQri : PDIi8<0x73, MRM3r,
3815                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3816                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3817                     [(set VR128:$dst,
3818                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3819                     VEX_4V;
3820   // PSRADQri doesn't exist in SSE[1-3].
3821 }
3822 } // Predicates = [HasAVX]
3823
3824 let Predicates = [HasAVX2] in {
3825 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3826                              VR256, v16i16, v8i16, bc_v8i16,
3827                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3828 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3829                              VR256, v8i32, v4i32, bc_v4i32,
3830                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3831 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3832                              VR256, v4i64, v2i64, bc_v2i64,
3833                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3834
3835 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3836                              VR256, v16i16, v8i16, bc_v8i16,
3837                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3838 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3839                              VR256, v8i32, v4i32, bc_v4i32,
3840                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3841 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3842                              VR256, v4i64, v2i64, bc_v2i64,
3843                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3844
3845 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3846                              VR256, v16i16, v8i16, bc_v8i16,
3847                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3848 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3849                              VR256, v8i32, v4i32, bc_v4i32,
3850                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3851
3852 let ExeDomain = SSEPackedInt in {
3853   // 256-bit logical shifts.
3854   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3855                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3856                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3857                     [(set VR256:$dst,
3858                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3859                     VEX_4V, VEX_L;
3860   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3861                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3862                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3863                     [(set VR256:$dst,
3864                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3865                     VEX_4V, VEX_L;
3866   // PSRADQYri doesn't exist in SSE[1-3].
3867 }
3868 } // Predicates = [HasAVX2]
3869
3870 let Constraints = "$src1 = $dst" in {
3871 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3872                            VR128, v8i16, v8i16, bc_v8i16,
3873                            SSE_INTSHIFT_ITINS_P>;
3874 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3875                            VR128, v4i32, v4i32, bc_v4i32,
3876                            SSE_INTSHIFT_ITINS_P>;
3877 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3878                            VR128, v2i64, v2i64, bc_v2i64,
3879                            SSE_INTSHIFT_ITINS_P>;
3880
3881 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3882                            VR128, v8i16, v8i16, bc_v8i16,
3883                            SSE_INTSHIFT_ITINS_P>;
3884 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3885                            VR128, v4i32, v4i32, bc_v4i32,
3886                            SSE_INTSHIFT_ITINS_P>;
3887 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3888                            VR128, v2i64, v2i64, bc_v2i64,
3889                            SSE_INTSHIFT_ITINS_P>;
3890
3891 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3892                            VR128, v8i16, v8i16, bc_v8i16,
3893                            SSE_INTSHIFT_ITINS_P>;
3894 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3895                            VR128, v4i32, v4i32, bc_v4i32,
3896                            SSE_INTSHIFT_ITINS_P>;
3897
3898 let ExeDomain = SSEPackedInt in {
3899   // 128-bit logical shifts.
3900   def PSLLDQri : PDIi8<0x73, MRM7r,
3901                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3902                        "pslldq\t{$src2, $dst|$dst, $src2}",
3903                        [(set VR128:$dst,
3904                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3905   def PSRLDQri : PDIi8<0x73, MRM3r,
3906                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3907                        "psrldq\t{$src2, $dst|$dst, $src2}",
3908                        [(set VR128:$dst,
3909                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3910   // PSRADQri doesn't exist in SSE[1-3].
3911 }
3912 } // Constraints = "$src1 = $dst"
3913
3914 let Predicates = [HasAVX] in {
3915   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3916             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3917   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3918             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3919   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3920             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3921
3922   // Shift up / down and insert zero's.
3923   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3924             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3925   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3926             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3927 }
3928
3929 let Predicates = [HasAVX2] in {
3930   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3931             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3932   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3933             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3934 }
3935
3936 let Predicates = [UseSSE2] in {
3937   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3938             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3939   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3940             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3941   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3942             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3943
3944   // Shift up / down and insert zero's.
3945   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3946             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3947   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3948             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3949 }
3950
3951 //===---------------------------------------------------------------------===//
3952 // SSE2 - Packed Integer Comparison Instructions
3953 //===---------------------------------------------------------------------===//
3954
3955 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
3956                              SSE_INTALU_ITINS_P, 1>;
3957 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
3958                              SSE_INTALU_ITINS_P, 1>;
3959 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
3960                              SSE_INTALU_ITINS_P, 1>;
3961 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
3962                              SSE_INTALU_ITINS_P, 0>;
3963 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
3964                              SSE_INTALU_ITINS_P, 0>;
3965 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
3966                              SSE_INTALU_ITINS_P, 0>;
3967
3968 //===---------------------------------------------------------------------===//
3969 // SSE2 - Packed Integer Pack Instructions
3970 //===---------------------------------------------------------------------===//
3971
3972 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3973                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
3974 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3975                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
3976 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3977                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
3978
3979 //===---------------------------------------------------------------------===//
3980 // SSE2 - Packed Integer Shuffle Instructions
3981 //===---------------------------------------------------------------------===//
3982
3983 let ExeDomain = SSEPackedInt in {
3984 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
3985                          SDNode OpNode> {
3986 let Predicates = [HasAVX] in {
3987   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
3988                       (ins VR128:$src1, i8imm:$src2),
3989                       !strconcat("v", OpcodeStr,
3990                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3991                       [(set VR128:$dst,
3992                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
3993                       IIC_SSE_PSHUF>, VEX;
3994   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
3995                       (ins i128mem:$src1, i8imm:$src2),
3996                       !strconcat("v", OpcodeStr,
3997                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3998                      [(set VR128:$dst,
3999                        (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4000                         (i8 imm:$src2))))], IIC_SSE_PSHUF>, VEX;
4001 }
4002
4003 let Predicates = [HasAVX2] in {
4004   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4005                        (ins VR256:$src1, i8imm:$src2),
4006                        !strconcat("v", OpcodeStr,
4007                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4008                        [(set VR256:$dst,
4009                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4010                        IIC_SSE_PSHUF>, VEX, VEX_L;
4011   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4012                        (ins i256mem:$src1, i8imm:$src2),
4013                        !strconcat("v", OpcodeStr,
4014                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4015                       [(set VR256:$dst,
4016                         (vt256 (OpNode (bitconvert (memopv4i64 addr:$src1)),
4017                          (i8 imm:$src2))))], IIC_SSE_PSHUF>, VEX, VEX_L;
4018 }
4019
4020 let Predicates = [UseSSE2] in {
4021   def ri : Ii8<0x70, MRMSrcReg,
4022                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4023                !strconcat(OpcodeStr,
4024                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4025                 [(set VR128:$dst,
4026                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4027                 IIC_SSE_PSHUF>;
4028   def mi : Ii8<0x70, MRMSrcMem,
4029                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4030                !strconcat(OpcodeStr,
4031                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4032                 [(set VR128:$dst,
4033                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4034                           (i8 imm:$src2))))], IIC_SSE_PSHUF>;
4035 }
4036 }
4037 } // ExeDomain = SSEPackedInt
4038
4039 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4040 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4041 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4042
4043 let Predicates = [HasAVX] in {
4044   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4045             (VPSHUFDmi addr:$src1, imm:$imm)>;
4046   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4047             (VPSHUFDri VR128:$src1, imm:$imm)>;
4048 }
4049
4050 let Predicates = [UseSSE2] in {
4051   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4052             (PSHUFDmi addr:$src1, imm:$imm)>;
4053   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4054             (PSHUFDri VR128:$src1, imm:$imm)>;
4055 }
4056
4057 //===---------------------------------------------------------------------===//
4058 // SSE2 - Packed Integer Unpack Instructions
4059 //===---------------------------------------------------------------------===//
4060
4061 let ExeDomain = SSEPackedInt in {
4062 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4063                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4064   def rr : PDI<opc, MRMSrcReg,
4065       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4066       !if(Is2Addr,
4067           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4068           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4069       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4070       IIC_SSE_UNPCK>;
4071   def rm : PDI<opc, MRMSrcMem,
4072       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4073       !if(Is2Addr,
4074           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4075           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4076       [(set VR128:$dst, (OpNode VR128:$src1,
4077                                   (bc_frag (memopv2i64
4078                                                addr:$src2))))],
4079                                                IIC_SSE_UNPCK>;
4080 }
4081
4082 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4083                          SDNode OpNode, PatFrag bc_frag> {
4084   def Yrr : PDI<opc, MRMSrcReg,
4085       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4086       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4087       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4088   def Yrm : PDI<opc, MRMSrcMem,
4089       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4090       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4091       [(set VR256:$dst, (OpNode VR256:$src1,
4092                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4093 }
4094
4095 let Predicates = [HasAVX] in {
4096   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4097                                  bc_v16i8, 0>, VEX_4V;
4098   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4099                                  bc_v8i16, 0>, VEX_4V;
4100   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4101                                  bc_v4i32, 0>, VEX_4V;
4102   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4103                                  bc_v2i64, 0>, VEX_4V;
4104
4105   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4106                                  bc_v16i8, 0>, VEX_4V;
4107   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4108                                  bc_v8i16, 0>, VEX_4V;
4109   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4110                                  bc_v4i32, 0>, VEX_4V;
4111   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4112                                  bc_v2i64, 0>, VEX_4V;
4113 }
4114
4115 let Predicates = [HasAVX2] in {
4116   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4117                                    bc_v32i8>, VEX_4V, VEX_L;
4118   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4119                                    bc_v16i16>, VEX_4V, VEX_L;
4120   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4121                                    bc_v8i32>, VEX_4V, VEX_L;
4122   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4123                                    bc_v4i64>, VEX_4V, VEX_L;
4124
4125   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4126                                    bc_v32i8>, VEX_4V, VEX_L;
4127   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4128                                    bc_v16i16>, VEX_4V, VEX_L;
4129   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4130                                    bc_v8i32>, VEX_4V, VEX_L;
4131   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4132                                    bc_v4i64>, VEX_4V, VEX_L;
4133 }
4134
4135 let Constraints = "$src1 = $dst" in {
4136   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4137                                 bc_v16i8>;
4138   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4139                                 bc_v8i16>;
4140   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4141                                 bc_v4i32>;
4142   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4143                                 bc_v2i64>;
4144
4145   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4146                                 bc_v16i8>;
4147   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4148                                 bc_v8i16>;
4149   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4150                                 bc_v4i32>;
4151   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4152                                 bc_v2i64>;
4153 }
4154 } // ExeDomain = SSEPackedInt
4155
4156 //===---------------------------------------------------------------------===//
4157 // SSE2 - Packed Integer Extract and Insert
4158 //===---------------------------------------------------------------------===//
4159
4160 let ExeDomain = SSEPackedInt in {
4161 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4162   def rri : Ii8<0xC4, MRMSrcReg,
4163        (outs VR128:$dst), (ins VR128:$src1,
4164         GR32:$src2, i32i8imm:$src3),
4165        !if(Is2Addr,
4166            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4167            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4168        [(set VR128:$dst,
4169          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4170   def rmi : Ii8<0xC4, MRMSrcMem,
4171                        (outs VR128:$dst), (ins VR128:$src1,
4172                         i16mem:$src2, i32i8imm:$src3),
4173        !if(Is2Addr,
4174            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4175            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4176        [(set VR128:$dst,
4177          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4178                     imm:$src3))], IIC_SSE_PINSRW>;
4179 }
4180
4181 // Extract
4182 let Predicates = [HasAVX] in
4183 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4184                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4185                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4186                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4187                                                 imm:$src2))]>, TB, OpSize, VEX;
4188 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4189                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4190                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4191                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4192                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4193
4194 // Insert
4195 let Predicates = [HasAVX] in {
4196   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4197   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4198        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4199        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4200        []>, TB, OpSize, VEX_4V;
4201 }
4202
4203 let Constraints = "$src1 = $dst" in
4204   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4205
4206 } // ExeDomain = SSEPackedInt
4207
4208 //===---------------------------------------------------------------------===//
4209 // SSE2 - Packed Mask Creation
4210 //===---------------------------------------------------------------------===//
4211
4212 let ExeDomain = SSEPackedInt in {
4213
4214 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4215            "pmovmskb\t{$src, $dst|$dst, $src}",
4216            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4217            IIC_SSE_MOVMSK>, VEX;
4218 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4219            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4220
4221 let Predicates = [HasAVX2] in {
4222 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4223            "pmovmskb\t{$src, $dst|$dst, $src}",
4224            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4225 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4226            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4227 }
4228
4229 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4230            "pmovmskb\t{$src, $dst|$dst, $src}",
4231            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4232            IIC_SSE_MOVMSK>;
4233
4234 } // ExeDomain = SSEPackedInt
4235
4236 //===---------------------------------------------------------------------===//
4237 // SSE2 - Conditional Store
4238 //===---------------------------------------------------------------------===//
4239
4240 let ExeDomain = SSEPackedInt in {
4241
4242 let Uses = [EDI] in
4243 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4244            (ins VR128:$src, VR128:$mask),
4245            "maskmovdqu\t{$mask, $src|$src, $mask}",
4246            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4247            IIC_SSE_MASKMOV>, VEX;
4248 let Uses = [RDI] in
4249 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4250            (ins VR128:$src, VR128:$mask),
4251            "maskmovdqu\t{$mask, $src|$src, $mask}",
4252            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4253            IIC_SSE_MASKMOV>, VEX;
4254
4255 let Uses = [EDI] in
4256 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4257            "maskmovdqu\t{$mask, $src|$src, $mask}",
4258            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4259            IIC_SSE_MASKMOV>;
4260 let Uses = [RDI] in
4261 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4262            "maskmovdqu\t{$mask, $src|$src, $mask}",
4263            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4264            IIC_SSE_MASKMOV>;
4265
4266 } // ExeDomain = SSEPackedInt
4267
4268 //===---------------------------------------------------------------------===//
4269 // SSE2 - Move Doubleword
4270 //===---------------------------------------------------------------------===//
4271
4272 //===---------------------------------------------------------------------===//
4273 // Move Int Doubleword to Packed Double Int
4274 //
4275 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4276                       "movd\t{$src, $dst|$dst, $src}",
4277                       [(set VR128:$dst,
4278                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4279                         VEX;
4280 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4281                       "movd\t{$src, $dst|$dst, $src}",
4282                       [(set VR128:$dst,
4283                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4284                         IIC_SSE_MOVDQ>,
4285                       VEX;
4286 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4287                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4288                         [(set VR128:$dst,
4289                           (v2i64 (scalar_to_vector GR64:$src)))],
4290                           IIC_SSE_MOVDQ>, VEX;
4291 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4292                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4293                        [(set FR64:$dst, (bitconvert GR64:$src))],
4294                        IIC_SSE_MOVDQ>, VEX;
4295
4296 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4297                       "movd\t{$src, $dst|$dst, $src}",
4298                       [(set VR128:$dst,
4299                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4300 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4301                       "movd\t{$src, $dst|$dst, $src}",
4302                       [(set VR128:$dst,
4303                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4304                         IIC_SSE_MOVDQ>;
4305 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4306                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4307                         [(set VR128:$dst,
4308                           (v2i64 (scalar_to_vector GR64:$src)))],
4309                           IIC_SSE_MOVDQ>;
4310 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4311                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4312                        [(set FR64:$dst, (bitconvert GR64:$src))],
4313                        IIC_SSE_MOVDQ>;
4314
4315 //===---------------------------------------------------------------------===//
4316 // Move Int Doubleword to Single Scalar
4317 //
4318 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4319                       "movd\t{$src, $dst|$dst, $src}",
4320                       [(set FR32:$dst, (bitconvert GR32:$src))],
4321                       IIC_SSE_MOVDQ>, VEX;
4322
4323 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4324                       "movd\t{$src, $dst|$dst, $src}",
4325                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4326                       IIC_SSE_MOVDQ>,
4327                       VEX;
4328 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4329                       "movd\t{$src, $dst|$dst, $src}",
4330                       [(set FR32:$dst, (bitconvert GR32:$src))],
4331                       IIC_SSE_MOVDQ>;
4332
4333 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4334                       "movd\t{$src, $dst|$dst, $src}",
4335                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4336                       IIC_SSE_MOVDQ>;
4337
4338 //===---------------------------------------------------------------------===//
4339 // Move Packed Doubleword Int to Packed Double Int
4340 //
4341 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4342                        "movd\t{$src, $dst|$dst, $src}",
4343                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4344                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4345 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4346                        (ins i32mem:$dst, VR128:$src),
4347                        "movd\t{$src, $dst|$dst, $src}",
4348                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4349                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4350                                      VEX;
4351 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4352                        "movd\t{$src, $dst|$dst, $src}",
4353                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4354                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4355 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4356                        "movd\t{$src, $dst|$dst, $src}",
4357                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4358                                      (iPTR 0))), addr:$dst)],
4359                                      IIC_SSE_MOVDQ>;
4360
4361 //===---------------------------------------------------------------------===//
4362 // Move Packed Doubleword Int first element to Doubleword Int
4363 //
4364 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4365                           "vmov{d|q}\t{$src, $dst|$dst, $src}",
4366                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4367                                                            (iPTR 0)))],
4368                                                            IIC_SSE_MOVD_ToGP>,
4369                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4370
4371 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4372                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4373                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4374                                                          (iPTR 0)))],
4375                                                          IIC_SSE_MOVD_ToGP>;
4376
4377 //===---------------------------------------------------------------------===//
4378 // Bitcast FR64 <-> GR64
4379 //
4380 let Predicates = [HasAVX] in
4381 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4382                         "vmovq\t{$src, $dst|$dst, $src}",
4383                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4384                         VEX;
4385 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4386                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4387                          [(set GR64:$dst, (bitconvert FR64:$src))],
4388                          IIC_SSE_MOVDQ>, VEX;
4389 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4390                          "movq\t{$src, $dst|$dst, $src}",
4391                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4392                          IIC_SSE_MOVDQ>, VEX;
4393
4394 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4395                        "movq\t{$src, $dst|$dst, $src}",
4396                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4397                        IIC_SSE_MOVDQ>;
4398 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4399                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4400                        [(set GR64:$dst, (bitconvert FR64:$src))],
4401                        IIC_SSE_MOVD_ToGP>;
4402 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4403                        "movq\t{$src, $dst|$dst, $src}",
4404                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4405                        IIC_SSE_MOVDQ>;
4406
4407 //===---------------------------------------------------------------------===//
4408 // Move Scalar Single to Double Int
4409 //
4410 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4411                       "movd\t{$src, $dst|$dst, $src}",
4412                       [(set GR32:$dst, (bitconvert FR32:$src))],
4413                       IIC_SSE_MOVD_ToGP>, VEX;
4414 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4415                       "movd\t{$src, $dst|$dst, $src}",
4416                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4417                       IIC_SSE_MOVDQ>, VEX;
4418 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4419                       "movd\t{$src, $dst|$dst, $src}",
4420                       [(set GR32:$dst, (bitconvert FR32:$src))],
4421                       IIC_SSE_MOVD_ToGP>;
4422 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4423                       "movd\t{$src, $dst|$dst, $src}",
4424                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4425                       IIC_SSE_MOVDQ>;
4426
4427 //===---------------------------------------------------------------------===//
4428 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4429 //
4430 let AddedComplexity = 15 in {
4431 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4432                        "movd\t{$src, $dst|$dst, $src}",
4433                        [(set VR128:$dst, (v4i32 (X86vzmovl
4434                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4435                                       IIC_SSE_MOVDQ>, VEX;
4436 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4437                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4438                        [(set VR128:$dst, (v2i64 (X86vzmovl
4439                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4440                                       IIC_SSE_MOVDQ>,
4441                                       VEX, VEX_W;
4442 }
4443 let AddedComplexity = 15 in {
4444 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4445                        "movd\t{$src, $dst|$dst, $src}",
4446                        [(set VR128:$dst, (v4i32 (X86vzmovl
4447                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4448                                       IIC_SSE_MOVDQ>;
4449 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4450                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4451                        [(set VR128:$dst, (v2i64 (X86vzmovl
4452                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4453                                       IIC_SSE_MOVDQ>;
4454 }
4455
4456 let AddedComplexity = 20 in {
4457 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4458                        "movd\t{$src, $dst|$dst, $src}",
4459                        [(set VR128:$dst,
4460                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4461                                                    (loadi32 addr:$src))))))],
4462                                                    IIC_SSE_MOVDQ>, VEX;
4463 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4464                        "movd\t{$src, $dst|$dst, $src}",
4465                        [(set VR128:$dst,
4466                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4467                                                    (loadi32 addr:$src))))))],
4468                                                    IIC_SSE_MOVDQ>;
4469 }
4470
4471 let Predicates = [HasAVX] in {
4472   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4473   let AddedComplexity = 20 in {
4474     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4475               (VMOVZDI2PDIrm addr:$src)>;
4476     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4477               (VMOVZDI2PDIrm addr:$src)>;
4478   }
4479   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4480   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4481                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4482             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4483   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4484                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4485             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4486 }
4487
4488 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4489   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4490             (MOVZDI2PDIrm addr:$src)>;
4491   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4492             (MOVZDI2PDIrm addr:$src)>;
4493 }
4494
4495 // These are the correct encodings of the instructions so that we know how to
4496 // read correct assembly, even though we continue to emit the wrong ones for
4497 // compatibility with Darwin's buggy assembler.
4498 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4499                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4500 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4501                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4502 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4503                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4504 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4505                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4506 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4507                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4508 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4509                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4510
4511 //===---------------------------------------------------------------------===//
4512 // SSE2 - Move Quadword
4513 //===---------------------------------------------------------------------===//
4514
4515 //===---------------------------------------------------------------------===//
4516 // Move Quadword Int to Packed Quadword Int
4517 //
4518 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4519                     "vmovq\t{$src, $dst|$dst, $src}",
4520                     [(set VR128:$dst,
4521                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4522                     VEX, Requires<[HasAVX]>;
4523 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4524                     "movq\t{$src, $dst|$dst, $src}",
4525                     [(set VR128:$dst,
4526                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4527                       IIC_SSE_MOVDQ>, XS,
4528                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4529
4530 //===---------------------------------------------------------------------===//
4531 // Move Packed Quadword Int to Quadword Int
4532 //
4533 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4534                       "movq\t{$src, $dst|$dst, $src}",
4535                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4536                                     (iPTR 0))), addr:$dst)],
4537                                     IIC_SSE_MOVDQ>, VEX;
4538 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4539                       "movq\t{$src, $dst|$dst, $src}",
4540                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4541                                     (iPTR 0))), addr:$dst)],
4542                                     IIC_SSE_MOVDQ>;
4543
4544 //===---------------------------------------------------------------------===//
4545 // Store / copy lower 64-bits of a XMM register.
4546 //
4547 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4548                      "movq\t{$src, $dst|$dst, $src}",
4549                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4550 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4551                      "movq\t{$src, $dst|$dst, $src}",
4552                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4553                      IIC_SSE_MOVDQ>;
4554
4555 let AddedComplexity = 20 in
4556 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4557                      "vmovq\t{$src, $dst|$dst, $src}",
4558                      [(set VR128:$dst,
4559                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4560                                                  (loadi64 addr:$src))))))],
4561                                                  IIC_SSE_MOVDQ>,
4562                      XS, VEX, Requires<[HasAVX]>;
4563
4564 let AddedComplexity = 20 in
4565 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4566                      "movq\t{$src, $dst|$dst, $src}",
4567                      [(set VR128:$dst,
4568                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4569                                                  (loadi64 addr:$src))))))],
4570                                                  IIC_SSE_MOVDQ>,
4571                      XS, Requires<[UseSSE2]>;
4572
4573 let Predicates = [HasAVX], AddedComplexity = 20 in {
4574   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4575             (VMOVZQI2PQIrm addr:$src)>;
4576   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4577             (VMOVZQI2PQIrm addr:$src)>;
4578   def : Pat<(v2i64 (X86vzload addr:$src)),
4579             (VMOVZQI2PQIrm addr:$src)>;
4580 }
4581
4582 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4583   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4584             (MOVZQI2PQIrm addr:$src)>;
4585   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4586             (MOVZQI2PQIrm addr:$src)>;
4587   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4588 }
4589
4590 let Predicates = [HasAVX] in {
4591 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4592           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4593 def : Pat<(v4i64 (X86vzload addr:$src)),
4594           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4595 }
4596
4597 //===---------------------------------------------------------------------===//
4598 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4599 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4600 //
4601 let AddedComplexity = 15 in
4602 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4603                         "vmovq\t{$src, $dst|$dst, $src}",
4604                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4605                     IIC_SSE_MOVQ_RR>,
4606                       XS, VEX, Requires<[HasAVX]>;
4607 let AddedComplexity = 15 in
4608 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4609                         "movq\t{$src, $dst|$dst, $src}",
4610                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4611                     IIC_SSE_MOVQ_RR>,
4612                       XS, Requires<[UseSSE2]>;
4613
4614 let AddedComplexity = 20 in
4615 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4616                         "vmovq\t{$src, $dst|$dst, $src}",
4617                     [(set VR128:$dst, (v2i64 (X86vzmovl
4618                                              (loadv2i64 addr:$src))))],
4619                                              IIC_SSE_MOVDQ>,
4620                       XS, VEX, Requires<[HasAVX]>;
4621 let AddedComplexity = 20 in {
4622 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4623                         "movq\t{$src, $dst|$dst, $src}",
4624                     [(set VR128:$dst, (v2i64 (X86vzmovl
4625                                              (loadv2i64 addr:$src))))],
4626                                              IIC_SSE_MOVDQ>,
4627                       XS, Requires<[UseSSE2]>;
4628 }
4629
4630 let AddedComplexity = 20 in {
4631   let Predicates = [HasAVX] in {
4632     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4633               (VMOVZPQILo2PQIrm addr:$src)>;
4634     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4635               (VMOVZPQILo2PQIrr VR128:$src)>;
4636   }
4637   let Predicates = [UseSSE2] in {
4638     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4639               (MOVZPQILo2PQIrm addr:$src)>;
4640     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4641               (MOVZPQILo2PQIrr VR128:$src)>;
4642   }
4643 }
4644
4645 // Instructions to match in the assembler
4646 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4647                       "movq\t{$src, $dst|$dst, $src}", [],
4648                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4649 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4650                       "movq\t{$src, $dst|$dst, $src}", [],
4651                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4652 // Recognize "movd" with GR64 destination, but encode as a "movq"
4653 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4654                           "movd\t{$src, $dst|$dst, $src}", [],
4655                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4656
4657 // Instructions for the disassembler
4658 // xr = XMM register
4659 // xm = mem64
4660
4661 let Predicates = [HasAVX] in
4662 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4663                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4664 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4665                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4666
4667 //===---------------------------------------------------------------------===//
4668 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4669 //===---------------------------------------------------------------------===//
4670 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4671                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4672                               X86MemOperand x86memop> {
4673 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4674                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4675                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4676                       IIC_SSE_MOV_LH>;
4677 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4678                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4679                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4680                       IIC_SSE_MOV_LH>;
4681 }
4682
4683 let Predicates = [HasAVX] in {
4684   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4685                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4686   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4687                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4688   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4689                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4690   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4691                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4692 }
4693 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4694                                    memopv4f32, f128mem>;
4695 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4696                                    memopv4f32, f128mem>;
4697
4698 let Predicates = [HasAVX] in {
4699   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4700             (VMOVSHDUPrr VR128:$src)>;
4701   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4702             (VMOVSHDUPrm addr:$src)>;
4703   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4704             (VMOVSLDUPrr VR128:$src)>;
4705   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4706             (VMOVSLDUPrm addr:$src)>;
4707   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4708             (VMOVSHDUPYrr VR256:$src)>;
4709   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4710             (VMOVSHDUPYrm addr:$src)>;
4711   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4712             (VMOVSLDUPYrr VR256:$src)>;
4713   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4714             (VMOVSLDUPYrm addr:$src)>;
4715 }
4716
4717 let Predicates = [UseSSE3] in {
4718   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4719             (MOVSHDUPrr VR128:$src)>;
4720   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4721             (MOVSHDUPrm addr:$src)>;
4722   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4723             (MOVSLDUPrr VR128:$src)>;
4724   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4725             (MOVSLDUPrm addr:$src)>;
4726 }
4727
4728 //===---------------------------------------------------------------------===//
4729 // SSE3 - Replicate Double FP - MOVDDUP
4730 //===---------------------------------------------------------------------===//
4731
4732 multiclass sse3_replicate_dfp<string OpcodeStr> {
4733 let neverHasSideEffects = 1 in
4734 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4735                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4736                     [], IIC_SSE_MOV_LH>;
4737 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4738                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4739                     [(set VR128:$dst,
4740                       (v2f64 (X86Movddup
4741                               (scalar_to_vector (loadf64 addr:$src)))))],
4742                               IIC_SSE_MOV_LH>;
4743 }
4744
4745 // FIXME: Merge with above classe when there're patterns for the ymm version
4746 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4747 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4748                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4749                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4750 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4751                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4752                     [(set VR256:$dst,
4753                       (v4f64 (X86Movddup
4754                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4755 }
4756
4757 let Predicates = [HasAVX] in {
4758   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4759   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4760 }
4761
4762 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4763
4764 let Predicates = [HasAVX] in {
4765   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4766             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4767   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4768             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4769   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4770             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4771   def : Pat<(X86Movddup (bc_v2f64
4772                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4773             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4774
4775   // 256-bit version
4776   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4777             (VMOVDDUPYrm addr:$src)>;
4778   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4779             (VMOVDDUPYrm addr:$src)>;
4780   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4781             (VMOVDDUPYrm addr:$src)>;
4782   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4783             (VMOVDDUPYrr VR256:$src)>;
4784 }
4785
4786 let Predicates = [UseSSE3] in {
4787   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4788             (MOVDDUPrm addr:$src)>;
4789   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4790             (MOVDDUPrm addr:$src)>;
4791   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4792             (MOVDDUPrm addr:$src)>;
4793   def : Pat<(X86Movddup (bc_v2f64
4794                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4795             (MOVDDUPrm addr:$src)>;
4796 }
4797
4798 //===---------------------------------------------------------------------===//
4799 // SSE3 - Move Unaligned Integer
4800 //===---------------------------------------------------------------------===//
4801
4802 let Predicates = [HasAVX] in {
4803   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4804                    "vlddqu\t{$src, $dst|$dst, $src}",
4805                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4806   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4807                    "vlddqu\t{$src, $dst|$dst, $src}",
4808                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4809                    VEX, VEX_L;
4810 }
4811 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4812                    "lddqu\t{$src, $dst|$dst, $src}",
4813                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4814                    IIC_SSE_LDDQU>;
4815
4816 //===---------------------------------------------------------------------===//
4817 // SSE3 - Arithmetic
4818 //===---------------------------------------------------------------------===//
4819
4820 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4821                        X86MemOperand x86memop, OpndItins itins,
4822                        bit Is2Addr = 1> {
4823   def rr : I<0xD0, MRMSrcReg,
4824        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4825        !if(Is2Addr,
4826            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4827            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4828        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4829   def rm : I<0xD0, MRMSrcMem,
4830        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4831        !if(Is2Addr,
4832            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4833            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4834        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
4835 }
4836
4837 let Predicates = [HasAVX] in {
4838   let ExeDomain = SSEPackedSingle in {
4839     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4840                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4841     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4842                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4843   }
4844   let ExeDomain = SSEPackedDouble in {
4845     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4846                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4847     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4848                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4849   }
4850 }
4851 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4852   let ExeDomain = SSEPackedSingle in
4853   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4854                               f128mem, SSE_ALU_F32P>, TB, XD;
4855   let ExeDomain = SSEPackedDouble in
4856   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4857                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4858 }
4859
4860 //===---------------------------------------------------------------------===//
4861 // SSE3 Instructions
4862 //===---------------------------------------------------------------------===//
4863
4864 // Horizontal ops
4865 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4866                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4867   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4868        !if(Is2Addr,
4869          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4870          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4871       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4872
4873   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4874        !if(Is2Addr,
4875          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4876          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4877       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4878         IIC_SSE_HADDSUB_RM>;
4879 }
4880 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4881                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4882   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4883        !if(Is2Addr,
4884          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4885          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4886       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4887
4888   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4889        !if(Is2Addr,
4890          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4891          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4892       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4893         IIC_SSE_HADDSUB_RM>;
4894 }
4895
4896 let Predicates = [HasAVX] in {
4897   let ExeDomain = SSEPackedSingle in {
4898     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4899                             X86fhadd, 0>, VEX_4V;
4900     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4901                             X86fhsub, 0>, VEX_4V;
4902     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4903                             X86fhadd, 0>, VEX_4V, VEX_L;
4904     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4905                             X86fhsub, 0>, VEX_4V, VEX_L;
4906   }
4907   let ExeDomain = SSEPackedDouble in {
4908     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4909                             X86fhadd, 0>, VEX_4V;
4910     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4911                             X86fhsub, 0>, VEX_4V;
4912     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4913                             X86fhadd, 0>, VEX_4V, VEX_L;
4914     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4915                             X86fhsub, 0>, VEX_4V, VEX_L;
4916   }
4917 }
4918
4919 let Constraints = "$src1 = $dst" in {
4920   let ExeDomain = SSEPackedSingle in {
4921     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4922     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4923   }
4924   let ExeDomain = SSEPackedDouble in {
4925     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4926     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4927   }
4928 }
4929
4930 //===---------------------------------------------------------------------===//
4931 // SSSE3 - Packed Absolute Instructions
4932 //===---------------------------------------------------------------------===//
4933
4934
4935 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4936 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4937                             Intrinsic IntId128> {
4938   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4939                     (ins VR128:$src),
4940                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4941                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
4942                     OpSize;
4943
4944   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4945                     (ins i128mem:$src),
4946                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4947                     [(set VR128:$dst,
4948                       (IntId128
4949                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
4950                     OpSize;
4951 }
4952
4953 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4954 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4955                               Intrinsic IntId256> {
4956   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4957                     (ins VR256:$src),
4958                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4959                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4960                     OpSize;
4961
4962   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4963                     (ins i256mem:$src),
4964                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4965                     [(set VR256:$dst,
4966                       (IntId256
4967                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4968 }
4969
4970 let Predicates = [HasAVX] in {
4971   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4972                                   int_x86_ssse3_pabs_b_128>, VEX;
4973   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
4974                                   int_x86_ssse3_pabs_w_128>, VEX;
4975   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
4976                                   int_x86_ssse3_pabs_d_128>, VEX;
4977 }
4978
4979 let Predicates = [HasAVX2] in {
4980   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
4981                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
4982   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
4983                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
4984   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
4985                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
4986 }
4987
4988 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
4989                               int_x86_ssse3_pabs_b_128>;
4990 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
4991                               int_x86_ssse3_pabs_w_128>;
4992 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
4993                               int_x86_ssse3_pabs_d_128>;
4994
4995 //===---------------------------------------------------------------------===//
4996 // SSSE3 - Packed Binary Operator Instructions
4997 //===---------------------------------------------------------------------===//
4998
4999 def SSE_PHADDSUBD : OpndItins<
5000   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5001 >;
5002 def SSE_PHADDSUBSW : OpndItins<
5003   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5004 >;
5005 def SSE_PHADDSUBW : OpndItins<
5006   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5007 >;
5008 def SSE_PSHUFB : OpndItins<
5009   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5010 >;
5011 def SSE_PSIGN : OpndItins<
5012   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5013 >;
5014 def SSE_PMULHRSW : OpndItins<
5015   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5016 >;
5017
5018 /// SS3I_binop_rm - Simple SSSE3 bin op
5019 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5020                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5021                          X86MemOperand x86memop, OpndItins itins,
5022                          bit Is2Addr = 1> {
5023   let isCommutable = 1 in
5024   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5025        (ins RC:$src1, RC:$src2),
5026        !if(Is2Addr,
5027          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5028          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5029        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5030        OpSize;
5031   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5032        (ins RC:$src1, x86memop:$src2),
5033        !if(Is2Addr,
5034          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5035          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5036        [(set RC:$dst,
5037          (OpVT (OpNode RC:$src1,
5038           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5039 }
5040
5041 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5042 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5043                              Intrinsic IntId128, OpndItins itins,
5044                              bit Is2Addr = 1> {
5045   let isCommutable = 1 in
5046   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5047        (ins VR128:$src1, VR128:$src2),
5048        !if(Is2Addr,
5049          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5050          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5051        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5052        OpSize;
5053   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5054        (ins VR128:$src1, i128mem:$src2),
5055        !if(Is2Addr,
5056          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5057          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5058        [(set VR128:$dst,
5059          (IntId128 VR128:$src1,
5060           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5061 }
5062
5063 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5064                                Intrinsic IntId256> {
5065   let isCommutable = 1 in
5066   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5067        (ins VR256:$src1, VR256:$src2),
5068        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5069        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5070        OpSize;
5071   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5072        (ins VR256:$src1, i256mem:$src2),
5073        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5074        [(set VR256:$dst,
5075          (IntId256 VR256:$src1,
5076           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5077 }
5078
5079 let ImmT = NoImm, Predicates = [HasAVX] in {
5080 let isCommutable = 0 in {
5081   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5082                                   memopv2i64, i128mem,
5083                                   SSE_PHADDSUBW, 0>, VEX_4V;
5084   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5085                                   memopv2i64, i128mem,
5086                                   SSE_PHADDSUBD, 0>, VEX_4V;
5087   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5088                                   memopv2i64, i128mem,
5089                                   SSE_PHADDSUBW, 0>, VEX_4V;
5090   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5091                                   memopv2i64, i128mem,
5092                                   SSE_PHADDSUBD, 0>, VEX_4V;
5093   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5094                                   memopv2i64, i128mem,
5095                                   SSE_PSIGN, 0>, VEX_4V;
5096   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5097                                   memopv2i64, i128mem,
5098                                   SSE_PSIGN, 0>, VEX_4V;
5099   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5100                                   memopv2i64, i128mem,
5101                                   SSE_PSIGN, 0>, VEX_4V;
5102   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5103                                   memopv2i64, i128mem,
5104                                   SSE_PSHUFB, 0>, VEX_4V;
5105   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5106                                       int_x86_ssse3_phadd_sw_128,
5107                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5108   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5109                                       int_x86_ssse3_phsub_sw_128,
5110                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5111   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5112                                       int_x86_ssse3_pmadd_ub_sw_128,
5113                                       SSE_PMADD, 0>, VEX_4V;
5114 }
5115 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5116                                       int_x86_ssse3_pmul_hr_sw_128,
5117                                       SSE_PMULHRSW, 0>, VEX_4V;
5118 }
5119
5120 let ImmT = NoImm, Predicates = [HasAVX2] in {
5121 let isCommutable = 0 in {
5122   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5123                                   memopv4i64, i256mem,
5124                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5125   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5126                                   memopv4i64, i256mem,
5127                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5128   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5129                                   memopv4i64, i256mem,
5130                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5131   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5132                                   memopv4i64, i256mem,
5133                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5134   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5135                                   memopv4i64, i256mem,
5136                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5137   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5138                                   memopv4i64, i256mem,
5139                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5140   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5141                                   memopv4i64, i256mem,
5142                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5143   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5144                                   memopv4i64, i256mem,
5145                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5146   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5147                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5148   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5149                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5150   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5151                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5152 }
5153 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5154                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5155 }
5156
5157 // None of these have i8 immediate fields.
5158 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5159 let isCommutable = 0 in {
5160   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5161                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5162   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5163                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5164   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5165                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5166   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5167                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5168   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5169                                  memopv2i64, i128mem, SSE_PSIGN>;
5170   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5171                                  memopv2i64, i128mem, SSE_PSIGN>;
5172   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5173                                  memopv2i64, i128mem, SSE_PSIGN>;
5174   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5175                                  memopv2i64, i128mem, SSE_PSHUFB>;
5176   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5177                                      int_x86_ssse3_phadd_sw_128,
5178                                      SSE_PHADDSUBSW>;
5179   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5180                                      int_x86_ssse3_phsub_sw_128,
5181                                      SSE_PHADDSUBSW>;
5182   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5183                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5184 }
5185 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5186                                      int_x86_ssse3_pmul_hr_sw_128,
5187                                      SSE_PMULHRSW>;
5188 }
5189
5190 //===---------------------------------------------------------------------===//
5191 // SSSE3 - Packed Align Instruction Patterns
5192 //===---------------------------------------------------------------------===//
5193
5194 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5195   let neverHasSideEffects = 1 in {
5196   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5197       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5198       !if(Is2Addr,
5199         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5200         !strconcat(asm,
5201                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5202       [], IIC_SSE_PALIGNR>, OpSize;
5203   let mayLoad = 1 in
5204   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5205       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5206       !if(Is2Addr,
5207         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5208         !strconcat(asm,
5209                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5210       [], IIC_SSE_PALIGNR>, OpSize;
5211   }
5212 }
5213
5214 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5215   let neverHasSideEffects = 1 in {
5216   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5217       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5218       !strconcat(asm,
5219                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5220       []>, OpSize;
5221   let mayLoad = 1 in
5222   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5223       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5224       !strconcat(asm,
5225                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5226       []>, OpSize;
5227   }
5228 }
5229
5230 let Predicates = [HasAVX] in
5231   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5232 let Predicates = [HasAVX2] in
5233   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V, VEX_L;
5234 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5235   defm PALIGN : ssse3_palign<"palignr">;
5236
5237 let Predicates = [HasAVX2] in {
5238 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5239           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5240 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5241           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5242 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5243           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5244 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5245           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5246 }
5247
5248 let Predicates = [HasAVX] in {
5249 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5250           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5251 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5252           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5253 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5254           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5255 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5256           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5257 }
5258
5259 let Predicates = [UseSSSE3] in {
5260 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5261           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5262 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5263           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5264 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5265           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5266 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5267           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5268 }
5269
5270 //===---------------------------------------------------------------------===//
5271 // SSSE3 - Thread synchronization
5272 //===---------------------------------------------------------------------===//
5273
5274 let usesCustomInserter = 1 in {
5275 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5276                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5277                 Requires<[HasSSE3]>;
5278 }
5279
5280 let Uses = [EAX, ECX, EDX] in
5281 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5282                  TB, Requires<[HasSSE3]>;
5283 let Uses = [ECX, EAX] in
5284 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5285                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5286                 TB, Requires<[HasSSE3]>;
5287
5288 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5289 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5290
5291 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5292       Requires<[In32BitMode]>;
5293 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5294       Requires<[In64BitMode]>;
5295
5296 //===----------------------------------------------------------------------===//
5297 // SSE4.1 - Packed Move with Sign/Zero Extend
5298 //===----------------------------------------------------------------------===//
5299
5300 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5301   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5302                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5303                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5304
5305   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5306                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5307        [(set VR128:$dst,
5308          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5309        OpSize;
5310 }
5311
5312 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5313                                  Intrinsic IntId> {
5314   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5315                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5316                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5317
5318   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5319                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5320                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5321 }
5322
5323 let Predicates = [HasAVX] in {
5324 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5325                                      VEX;
5326 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5327                                      VEX;
5328 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5329                                      VEX;
5330 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5331                                      VEX;
5332 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5333                                      VEX;
5334 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5335                                      VEX;
5336 }
5337
5338 let Predicates = [HasAVX2] in {
5339 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5340                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5341 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5342                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5343 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5344                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5345 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5346                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5347 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5348                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5349 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5350                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5351 }
5352
5353 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5354 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5355 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5356 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5357 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5358 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5359
5360 let Predicates = [HasAVX] in {
5361   // Common patterns involving scalar load.
5362   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5363             (VPMOVSXBWrm addr:$src)>;
5364   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5365             (VPMOVSXBWrm addr:$src)>;
5366   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5367             (VPMOVSXBWrm addr:$src)>;
5368
5369   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5370             (VPMOVSXWDrm addr:$src)>;
5371   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5372             (VPMOVSXWDrm addr:$src)>;
5373   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5374             (VPMOVSXWDrm addr:$src)>;
5375
5376   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5377             (VPMOVSXDQrm addr:$src)>;
5378   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5379             (VPMOVSXDQrm addr:$src)>;
5380   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5381             (VPMOVSXDQrm addr:$src)>;
5382
5383   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5384             (VPMOVZXBWrm addr:$src)>;
5385   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5386             (VPMOVZXBWrm addr:$src)>;
5387   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5388             (VPMOVZXBWrm addr:$src)>;
5389
5390   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5391             (VPMOVZXWDrm addr:$src)>;
5392   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5393             (VPMOVZXWDrm addr:$src)>;
5394   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5395             (VPMOVZXWDrm addr:$src)>;
5396
5397   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5398             (VPMOVZXDQrm addr:$src)>;
5399   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5400             (VPMOVZXDQrm addr:$src)>;
5401   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5402             (VPMOVZXDQrm addr:$src)>;
5403 }
5404
5405 let Predicates = [UseSSE41] in {
5406   // Common patterns involving scalar load.
5407   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5408             (PMOVSXBWrm addr:$src)>;
5409   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5410             (PMOVSXBWrm addr:$src)>;
5411   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5412             (PMOVSXBWrm addr:$src)>;
5413
5414   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5415             (PMOVSXWDrm addr:$src)>;
5416   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5417             (PMOVSXWDrm addr:$src)>;
5418   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5419             (PMOVSXWDrm addr:$src)>;
5420
5421   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5422             (PMOVSXDQrm addr:$src)>;
5423   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5424             (PMOVSXDQrm addr:$src)>;
5425   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5426             (PMOVSXDQrm addr:$src)>;
5427
5428   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5429             (PMOVZXBWrm addr:$src)>;
5430   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5431             (PMOVZXBWrm addr:$src)>;
5432   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5433             (PMOVZXBWrm addr:$src)>;
5434
5435   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5436             (PMOVZXWDrm addr:$src)>;
5437   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5438             (PMOVZXWDrm addr:$src)>;
5439   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5440             (PMOVZXWDrm addr:$src)>;
5441
5442   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5443             (PMOVZXDQrm addr:$src)>;
5444   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5445             (PMOVZXDQrm addr:$src)>;
5446   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5447             (PMOVZXDQrm addr:$src)>;
5448 }
5449
5450 let Predicates = [HasAVX2] in {
5451   let AddedComplexity = 15 in {
5452     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5453               (VPMOVZXDQYrr VR128:$src)>;
5454     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5455               (VPMOVZXWDYrr VR128:$src)>;
5456   }
5457
5458   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5459   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5460 }
5461
5462 let Predicates = [HasAVX] in {
5463   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5464   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5465 }
5466
5467 let Predicates = [UseSSE41] in {
5468   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5469   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5470 }
5471
5472
5473 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5474   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5475                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5476                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5477
5478   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5479                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5480        [(set VR128:$dst,
5481          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5482           OpSize;
5483 }
5484
5485 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5486                                  Intrinsic IntId> {
5487   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5488                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5489                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5490
5491   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5492                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5493        [(set VR256:$dst,
5494          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5495           OpSize;
5496 }
5497
5498 let Predicates = [HasAVX] in {
5499 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5500                                      VEX;
5501 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5502                                      VEX;
5503 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5504                                      VEX;
5505 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5506                                      VEX;
5507 }
5508
5509 let Predicates = [HasAVX2] in {
5510 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5511                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5512 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5513                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5514 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5515                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5516 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5517                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5518 }
5519
5520 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5521 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5522 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5523 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5524
5525 let Predicates = [HasAVX] in {
5526   // Common patterns involving scalar load
5527   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5528             (VPMOVSXBDrm addr:$src)>;
5529   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5530             (VPMOVSXWQrm addr:$src)>;
5531
5532   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5533             (VPMOVZXBDrm addr:$src)>;
5534   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5535             (VPMOVZXWQrm addr:$src)>;
5536 }
5537
5538 let Predicates = [UseSSE41] in {
5539   // Common patterns involving scalar load
5540   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5541             (PMOVSXBDrm addr:$src)>;
5542   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5543             (PMOVSXWQrm addr:$src)>;
5544
5545   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5546             (PMOVZXBDrm addr:$src)>;
5547   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5548             (PMOVZXWQrm addr:$src)>;
5549 }
5550
5551 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5552   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5553                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5554                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5555
5556   // Expecting a i16 load any extended to i32 value.
5557   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5558                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5559                  [(set VR128:$dst, (IntId (bitconvert
5560                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5561                  OpSize;
5562 }
5563
5564 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5565                                  Intrinsic IntId> {
5566   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5567                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5568                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5569
5570   // Expecting a i16 load any extended to i32 value.
5571   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5572                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5573                   [(set VR256:$dst, (IntId (bitconvert
5574                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5575                   OpSize;
5576 }
5577
5578 let Predicates = [HasAVX] in {
5579 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5580                                      VEX;
5581 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5582                                      VEX;
5583 }
5584 let Predicates = [HasAVX2] in {
5585 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5586                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5587 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5588                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5589 }
5590 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5591 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5592
5593 let Predicates = [HasAVX2] in {
5594   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5595   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5596   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5597
5598   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5599   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5600
5601   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5602
5603   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5604             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5605   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5606             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5607   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5608             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5609
5610   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5611             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5612   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5613             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5614
5615   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5616             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5617
5618   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5619             (VPMOVSXWDYrm addr:$src)>;
5620   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5621             (VPMOVSXDQYrm addr:$src)>;
5622
5623   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5624                     (scalar_to_vector (loadi64 addr:$src))))))),
5625             (VPMOVSXBDYrm addr:$src)>;
5626   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5627                     (scalar_to_vector (loadf64 addr:$src))))))),
5628             (VPMOVSXBDYrm addr:$src)>;
5629
5630   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5631                     (scalar_to_vector (loadi64 addr:$src))))))),
5632             (VPMOVSXWQYrm addr:$src)>;
5633   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5634                     (scalar_to_vector (loadf64 addr:$src))))))),
5635             (VPMOVSXWQYrm addr:$src)>;
5636
5637   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5638                     (scalar_to_vector (loadi32 addr:$src))))))),
5639             (VPMOVSXBQYrm addr:$src)>;
5640 }
5641
5642 let Predicates = [HasAVX] in {
5643   // Common patterns involving scalar load
5644   def : Pat<(int_x86_sse41_pmovsxbq
5645               (bitconvert (v4i32 (X86vzmovl
5646                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5647             (VPMOVSXBQrm addr:$src)>;
5648
5649   def : Pat<(int_x86_sse41_pmovzxbq
5650               (bitconvert (v4i32 (X86vzmovl
5651                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5652             (VPMOVZXBQrm addr:$src)>;
5653 }
5654
5655 let Predicates = [UseSSE41] in {
5656   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5657   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5658   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5659
5660   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5661   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5662
5663   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5664
5665   // Common patterns involving scalar load
5666   def : Pat<(int_x86_sse41_pmovsxbq
5667               (bitconvert (v4i32 (X86vzmovl
5668                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5669             (PMOVSXBQrm addr:$src)>;
5670
5671   def : Pat<(int_x86_sse41_pmovzxbq
5672               (bitconvert (v4i32 (X86vzmovl
5673                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5674             (PMOVZXBQrm addr:$src)>;
5675
5676   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5677                     (scalar_to_vector (loadi64 addr:$src))))))),
5678             (PMOVSXWDrm addr:$src)>;
5679   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5680                     (scalar_to_vector (loadf64 addr:$src))))))),
5681             (PMOVSXWDrm addr:$src)>;
5682   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5683                     (scalar_to_vector (loadi32 addr:$src))))))),
5684             (PMOVSXBDrm addr:$src)>;
5685   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5686                     (scalar_to_vector (loadi32 addr:$src))))))),
5687             (PMOVSXWQrm addr:$src)>;
5688   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5689                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5690             (PMOVSXBQrm addr:$src)>;
5691   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5692                     (scalar_to_vector (loadi64 addr:$src))))))),
5693             (PMOVSXDQrm addr:$src)>;
5694   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5695                     (scalar_to_vector (loadf64 addr:$src))))))),
5696             (PMOVSXDQrm addr:$src)>;
5697   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5698                     (scalar_to_vector (loadi64 addr:$src))))))),
5699             (PMOVSXBWrm addr:$src)>;
5700   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5701                     (scalar_to_vector (loadf64 addr:$src))))))),
5702             (PMOVSXBWrm addr:$src)>;
5703 }
5704
5705 let Predicates = [HasAVX2] in {
5706   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5707   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5708   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5709
5710   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5711   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5712
5713   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5714
5715   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5716             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5717   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5718             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5719   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5720             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5721
5722   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5723             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5724   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5725             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5726
5727   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5728             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5729 }
5730
5731 let Predicates = [HasAVX] in {
5732   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5733   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5734   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5735
5736   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5737   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5738
5739   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5740
5741   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5742             (VPMOVZXBWrm addr:$src)>;
5743   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5744             (VPMOVZXBWrm addr:$src)>;
5745   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5746             (VPMOVZXBDrm addr:$src)>;
5747   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5748             (VPMOVZXBQrm addr:$src)>;
5749
5750   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5751             (VPMOVZXWDrm addr:$src)>;
5752   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5753             (VPMOVZXWDrm addr:$src)>;
5754   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5755             (VPMOVZXWQrm addr:$src)>;
5756
5757   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5758             (VPMOVZXDQrm addr:$src)>;
5759   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5760             (VPMOVZXDQrm addr:$src)>;
5761   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5762             (VPMOVZXDQrm addr:$src)>;
5763
5764   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5765   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
5766   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
5767
5768   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5769   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
5770
5771   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5772
5773   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5774                     (scalar_to_vector (loadi64 addr:$src))))))),
5775             (VPMOVSXWDrm addr:$src)>;
5776   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5777                     (scalar_to_vector (loadi64 addr:$src))))))),
5778             (VPMOVSXDQrm addr:$src)>;
5779   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5780                     (scalar_to_vector (loadf64 addr:$src))))))),
5781             (VPMOVSXWDrm addr:$src)>;
5782   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5783                     (scalar_to_vector (loadf64 addr:$src))))))),
5784             (VPMOVSXDQrm addr:$src)>;
5785   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5786                     (scalar_to_vector (loadi64 addr:$src))))))),
5787             (VPMOVSXBWrm addr:$src)>;
5788   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5789                     (scalar_to_vector (loadf64 addr:$src))))))),
5790             (VPMOVSXBWrm addr:$src)>;
5791
5792   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5793                     (scalar_to_vector (loadi32 addr:$src))))))),
5794             (VPMOVSXBDrm addr:$src)>;
5795   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5796                     (scalar_to_vector (loadi32 addr:$src))))))),
5797             (VPMOVSXWQrm addr:$src)>;
5798   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5799                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5800             (VPMOVSXBQrm addr:$src)>;
5801 }
5802
5803 let Predicates = [UseSSE41] in {
5804   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5805   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5806   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5807
5808   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5809   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5810
5811   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5812
5813   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5814             (PMOVZXBWrm addr:$src)>;
5815   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5816             (PMOVZXBWrm addr:$src)>;
5817   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5818             (PMOVZXBDrm addr:$src)>;
5819   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5820             (PMOVZXBQrm addr:$src)>;
5821
5822   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5823             (PMOVZXWDrm addr:$src)>;
5824   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5825             (PMOVZXWDrm addr:$src)>;
5826   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5827             (PMOVZXWQrm addr:$src)>;
5828
5829   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5830             (PMOVZXDQrm addr:$src)>;
5831   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5832             (PMOVZXDQrm addr:$src)>;
5833   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5834             (PMOVZXDQrm addr:$src)>;
5835 }
5836
5837 //===----------------------------------------------------------------------===//
5838 // SSE4.1 - Extract Instructions
5839 //===----------------------------------------------------------------------===//
5840
5841 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5842 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5843   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5844                  (ins VR128:$src1, i32i8imm:$src2),
5845                  !strconcat(OpcodeStr,
5846                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5847                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5848                  OpSize;
5849   let neverHasSideEffects = 1, mayStore = 1 in
5850   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5851                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5852                  !strconcat(OpcodeStr,
5853                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5854                  []>, OpSize;
5855 // FIXME:
5856 // There's an AssertZext in the way of writing the store pattern
5857 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5858 }
5859
5860 let Predicates = [HasAVX] in {
5861   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5862   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5863          (ins VR128:$src1, i32i8imm:$src2),
5864          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5865 }
5866
5867 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5868
5869
5870 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5871 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5872   let neverHasSideEffects = 1, mayStore = 1 in
5873   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5874                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5875                  !strconcat(OpcodeStr,
5876                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5877                  []>, OpSize;
5878 // FIXME:
5879 // There's an AssertZext in the way of writing the store pattern
5880 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5881 }
5882
5883 let Predicates = [HasAVX] in
5884   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5885
5886 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5887
5888
5889 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5890 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5891   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5892                  (ins VR128:$src1, i32i8imm:$src2),
5893                  !strconcat(OpcodeStr,
5894                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5895                  [(set GR32:$dst,
5896                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5897   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5898                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5899                  !strconcat(OpcodeStr,
5900                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5901                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5902                           addr:$dst)]>, OpSize;
5903 }
5904
5905 let Predicates = [HasAVX] in
5906   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5907
5908 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5909
5910 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5911 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5912   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5913                  (ins VR128:$src1, i32i8imm:$src2),
5914                  !strconcat(OpcodeStr,
5915                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5916                  [(set GR64:$dst,
5917                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5918   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5919                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5920                  !strconcat(OpcodeStr,
5921                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5922                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5923                           addr:$dst)]>, OpSize, REX_W;
5924 }
5925
5926 let Predicates = [HasAVX] in
5927   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5928
5929 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5930
5931 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5932 /// destination
5933 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5934   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5935                  (ins VR128:$src1, i32i8imm:$src2),
5936                  !strconcat(OpcodeStr,
5937                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5938                  [(set GR32:$dst,
5939                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5940            OpSize;
5941   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5942                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5943                  !strconcat(OpcodeStr,
5944                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5945                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5946                           addr:$dst)]>, OpSize;
5947 }
5948
5949 let ExeDomain = SSEPackedSingle in {
5950   let Predicates = [HasAVX] in {
5951     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5952     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5953                     (ins VR128:$src1, i32i8imm:$src2),
5954                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5955                     []>, OpSize, VEX;
5956   }
5957   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5958 }
5959
5960 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5961 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5962                                               imm:$src2))),
5963                  addr:$dst),
5964           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5965           Requires<[HasAVX]>;
5966 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5967                                               imm:$src2))),
5968                  addr:$dst),
5969           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5970           Requires<[UseSSE41]>;
5971
5972 //===----------------------------------------------------------------------===//
5973 // SSE4.1 - Insert Instructions
5974 //===----------------------------------------------------------------------===//
5975
5976 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5977   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5978       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5979       !if(Is2Addr,
5980         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5981         !strconcat(asm,
5982                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5983       [(set VR128:$dst,
5984         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5985   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5986       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5987       !if(Is2Addr,
5988         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5989         !strconcat(asm,
5990                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5991       [(set VR128:$dst,
5992         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5993                    imm:$src3))]>, OpSize;
5994 }
5995
5996 let Predicates = [HasAVX] in
5997   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5998 let Constraints = "$src1 = $dst" in
5999   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6000
6001 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6002   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6003       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6004       !if(Is2Addr,
6005         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6006         !strconcat(asm,
6007                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6008       [(set VR128:$dst,
6009         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6010       OpSize;
6011   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6012       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6013       !if(Is2Addr,
6014         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6015         !strconcat(asm,
6016                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6017       [(set VR128:$dst,
6018         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6019                           imm:$src3)))]>, OpSize;
6020 }
6021
6022 let Predicates = [HasAVX] in
6023   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6024 let Constraints = "$src1 = $dst" in
6025   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6026
6027 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6028   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6029       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6030       !if(Is2Addr,
6031         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6032         !strconcat(asm,
6033                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6034       [(set VR128:$dst,
6035         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6036       OpSize;
6037   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6038       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6039       !if(Is2Addr,
6040         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6041         !strconcat(asm,
6042                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6043       [(set VR128:$dst,
6044         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6045                           imm:$src3)))]>, OpSize;
6046 }
6047
6048 let Predicates = [HasAVX] in
6049   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6050 let Constraints = "$src1 = $dst" in
6051   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6052
6053 // insertps has a few different modes, there's the first two here below which
6054 // are optimized inserts that won't zero arbitrary elements in the destination
6055 // vector. The next one matches the intrinsic and could zero arbitrary elements
6056 // in the target vector.
6057 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6058   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6059       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6060       !if(Is2Addr,
6061         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6062         !strconcat(asm,
6063                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6064       [(set VR128:$dst,
6065         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6066       OpSize;
6067   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6068       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6069       !if(Is2Addr,
6070         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6071         !strconcat(asm,
6072                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6073       [(set VR128:$dst,
6074         (X86insrtps VR128:$src1,
6075                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6076                     imm:$src3))]>, OpSize;
6077 }
6078
6079 let ExeDomain = SSEPackedSingle in {
6080   let Predicates = [HasAVX] in
6081     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6082   let Constraints = "$src1 = $dst" in
6083     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6084 }
6085
6086 //===----------------------------------------------------------------------===//
6087 // SSE4.1 - Round Instructions
6088 //===----------------------------------------------------------------------===//
6089
6090 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6091                             X86MemOperand x86memop, RegisterClass RC,
6092                             PatFrag mem_frag32, PatFrag mem_frag64,
6093                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6094 let ExeDomain = SSEPackedSingle in {
6095   // Intrinsic operation, reg.
6096   // Vector intrinsic operation, reg
6097   def PSr : SS4AIi8<opcps, MRMSrcReg,
6098                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6099                     !strconcat(OpcodeStr,
6100                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6101                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6102                     OpSize;
6103
6104   // Vector intrinsic operation, mem
6105   def PSm : SS4AIi8<opcps, MRMSrcMem,
6106                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6107                     !strconcat(OpcodeStr,
6108                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6109                     [(set RC:$dst,
6110                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6111                     OpSize;
6112 } // ExeDomain = SSEPackedSingle
6113
6114 let ExeDomain = SSEPackedDouble in {
6115   // Vector intrinsic operation, reg
6116   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6117                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6118                     !strconcat(OpcodeStr,
6119                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6120                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6121                     OpSize;
6122
6123   // Vector intrinsic operation, mem
6124   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6125                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6126                     !strconcat(OpcodeStr,
6127                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6128                     [(set RC:$dst,
6129                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6130                     OpSize;
6131 } // ExeDomain = SSEPackedDouble
6132 }
6133
6134 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6135                             string OpcodeStr,
6136                             Intrinsic F32Int,
6137                             Intrinsic F64Int, bit Is2Addr = 1> {
6138 let ExeDomain = GenericDomain in {
6139   // Operation, reg.
6140   let hasSideEffects = 0 in
6141   def SSr : SS4AIi8<opcss, MRMSrcReg,
6142       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6143       !if(Is2Addr,
6144           !strconcat(OpcodeStr,
6145               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6146           !strconcat(OpcodeStr,
6147               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6148       []>, OpSize;
6149
6150   // Intrinsic operation, reg.
6151   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6152         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6153         !if(Is2Addr,
6154             !strconcat(OpcodeStr,
6155                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6156             !strconcat(OpcodeStr,
6157                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6158         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6159         OpSize;
6160
6161   // Intrinsic operation, mem.
6162   def SSm : SS4AIi8<opcss, MRMSrcMem,
6163         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6164         !if(Is2Addr,
6165             !strconcat(OpcodeStr,
6166                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6167             !strconcat(OpcodeStr,
6168                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6169         [(set VR128:$dst,
6170              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6171         OpSize;
6172
6173   // Operation, reg.
6174   let hasSideEffects = 0 in
6175   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6176         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6177         !if(Is2Addr,
6178             !strconcat(OpcodeStr,
6179                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6180             !strconcat(OpcodeStr,
6181                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6182         []>, OpSize;
6183
6184   // Intrinsic operation, reg.
6185   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6186         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6187         !if(Is2Addr,
6188             !strconcat(OpcodeStr,
6189                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6190             !strconcat(OpcodeStr,
6191                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6192         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6193         OpSize;
6194
6195   // Intrinsic operation, mem.
6196   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6197         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6198         !if(Is2Addr,
6199             !strconcat(OpcodeStr,
6200                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6201             !strconcat(OpcodeStr,
6202                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6203         [(set VR128:$dst,
6204               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6205         OpSize;
6206 } // ExeDomain = GenericDomain
6207 }
6208
6209 // FP round - roundss, roundps, roundsd, roundpd
6210 let Predicates = [HasAVX] in {
6211   // Intrinsic form
6212   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6213                                   memopv4f32, memopv2f64,
6214                                   int_x86_sse41_round_ps,
6215                                   int_x86_sse41_round_pd>, VEX;
6216   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6217                                   memopv8f32, memopv4f64,
6218                                   int_x86_avx_round_ps_256,
6219                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6220   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6221                                   int_x86_sse41_round_ss,
6222                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6223
6224   def : Pat<(ffloor FR32:$src),
6225             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6226   def : Pat<(f64 (ffloor FR64:$src)),
6227             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6228   def : Pat<(f32 (fnearbyint FR32:$src)),
6229             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6230   def : Pat<(f64 (fnearbyint FR64:$src)),
6231             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6232   def : Pat<(f32 (fceil FR32:$src)),
6233             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6234   def : Pat<(f64 (fceil FR64:$src)),
6235             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6236   def : Pat<(f32 (frint FR32:$src)),
6237             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6238   def : Pat<(f64 (frint FR64:$src)),
6239             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6240   def : Pat<(f32 (ftrunc FR32:$src)),
6241             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6242   def : Pat<(f64 (ftrunc FR64:$src)),
6243             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6244
6245   def : Pat<(v4f32 (ffloor VR128:$src)),
6246             (VROUNDPSr VR128:$src, (i32 0x1))>;
6247   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6248             (VROUNDPSr VR128:$src, (i32 0xC))>;
6249   def : Pat<(v4f32 (fceil VR128:$src)),
6250             (VROUNDPSr VR128:$src, (i32 0x2))>;
6251   def : Pat<(v4f32 (frint VR128:$src)),
6252             (VROUNDPSr VR128:$src, (i32 0x4))>;
6253   def : Pat<(v4f32 (ftrunc VR128:$src)),
6254             (VROUNDPSr VR128:$src, (i32 0x3))>;
6255
6256   def : Pat<(v2f64 (ffloor VR128:$src)),
6257             (VROUNDPDr VR128:$src, (i32 0x1))>;
6258   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6259             (VROUNDPDr VR128:$src, (i32 0xC))>;
6260   def : Pat<(v2f64 (fceil VR128:$src)),
6261             (VROUNDPDr VR128:$src, (i32 0x2))>;
6262   def : Pat<(v2f64 (frint VR128:$src)),
6263             (VROUNDPDr VR128:$src, (i32 0x4))>;
6264   def : Pat<(v2f64 (ftrunc VR128:$src)),
6265             (VROUNDPDr VR128:$src, (i32 0x3))>;
6266
6267   def : Pat<(v8f32 (ffloor VR256:$src)),
6268             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6269   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6270             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6271   def : Pat<(v8f32 (fceil VR256:$src)),
6272             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6273   def : Pat<(v8f32 (frint VR256:$src)),
6274             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6275   def : Pat<(v8f32 (ftrunc VR256:$src)),
6276             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6277
6278   def : Pat<(v4f64 (ffloor VR256:$src)),
6279             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6280   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6281             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6282   def : Pat<(v4f64 (fceil VR256:$src)),
6283             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6284   def : Pat<(v4f64 (frint VR256:$src)),
6285             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6286   def : Pat<(v4f64 (ftrunc VR256:$src)),
6287             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6288 }
6289
6290 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6291                                memopv4f32, memopv2f64,
6292                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6293 let Constraints = "$src1 = $dst" in
6294 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6295                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6296
6297 let Predicates = [UseSSE41] in {
6298   def : Pat<(ffloor FR32:$src),
6299             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6300   def : Pat<(f64 (ffloor FR64:$src)),
6301             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6302   def : Pat<(f32 (fnearbyint FR32:$src)),
6303             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6304   def : Pat<(f64 (fnearbyint FR64:$src)),
6305             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6306   def : Pat<(f32 (fceil FR32:$src)),
6307             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6308   def : Pat<(f64 (fceil FR64:$src)),
6309             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6310   def : Pat<(f32 (frint FR32:$src)),
6311             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6312   def : Pat<(f64 (frint FR64:$src)),
6313             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6314   def : Pat<(f32 (ftrunc FR32:$src)),
6315             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6316   def : Pat<(f64 (ftrunc FR64:$src)),
6317             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6318
6319   def : Pat<(v4f32 (ffloor VR128:$src)),
6320             (ROUNDPSr VR128:$src, (i32 0x1))>;
6321   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6322             (ROUNDPSr VR128:$src, (i32 0xC))>;
6323   def : Pat<(v4f32 (fceil VR128:$src)),
6324             (ROUNDPSr VR128:$src, (i32 0x2))>;
6325   def : Pat<(v4f32 (frint VR128:$src)),
6326             (ROUNDPSr VR128:$src, (i32 0x4))>;
6327   def : Pat<(v4f32 (ftrunc VR128:$src)),
6328             (ROUNDPSr VR128:$src, (i32 0x3))>;
6329
6330   def : Pat<(v2f64 (ffloor VR128:$src)),
6331             (ROUNDPDr VR128:$src, (i32 0x1))>;
6332   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6333             (ROUNDPDr VR128:$src, (i32 0xC))>;
6334   def : Pat<(v2f64 (fceil VR128:$src)),
6335             (ROUNDPDr VR128:$src, (i32 0x2))>;
6336   def : Pat<(v2f64 (frint VR128:$src)),
6337             (ROUNDPDr VR128:$src, (i32 0x4))>;
6338   def : Pat<(v2f64 (ftrunc VR128:$src)),
6339             (ROUNDPDr VR128:$src, (i32 0x3))>;
6340 }
6341
6342 //===----------------------------------------------------------------------===//
6343 // SSE4.1 - Packed Bit Test
6344 //===----------------------------------------------------------------------===//
6345
6346 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6347 // the intel intrinsic that corresponds to this.
6348 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6349 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6350                 "vptest\t{$src2, $src1|$src1, $src2}",
6351                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6352                 OpSize, VEX;
6353 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6354                 "vptest\t{$src2, $src1|$src1, $src2}",
6355                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6356                 OpSize, VEX;
6357
6358 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6359                 "vptest\t{$src2, $src1|$src1, $src2}",
6360                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6361                 OpSize, VEX, VEX_L;
6362 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6363                 "vptest\t{$src2, $src1|$src1, $src2}",
6364                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6365                 OpSize, VEX, VEX_L;
6366 }
6367
6368 let Defs = [EFLAGS] in {
6369 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6370               "ptest\t{$src2, $src1|$src1, $src2}",
6371               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6372               OpSize;
6373 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6374               "ptest\t{$src2, $src1|$src1, $src2}",
6375               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6376               OpSize;
6377 }
6378
6379 // The bit test instructions below are AVX only
6380 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6381                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6382   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6383             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6384             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6385   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6386             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6387             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6388             OpSize, VEX;
6389 }
6390
6391 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6392 let ExeDomain = SSEPackedSingle in {
6393 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6394 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6395                             VEX_L;
6396 }
6397 let ExeDomain = SSEPackedDouble in {
6398 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6399 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6400                             VEX_L;
6401 }
6402 }
6403
6404 //===----------------------------------------------------------------------===//
6405 // SSE4.1 - Misc Instructions
6406 //===----------------------------------------------------------------------===//
6407
6408 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6409   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6410                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6411                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6412                      OpSize, XS;
6413   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6414                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6415                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6416                       (implicit EFLAGS)]>, OpSize, XS;
6417
6418   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6419                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6420                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6421                      XS;
6422   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6423                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6424                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6425                       (implicit EFLAGS)]>, XS;
6426
6427   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6428                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6429                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6430                       XS;
6431   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6432                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6433                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6434                        (implicit EFLAGS)]>, XS;
6435 }
6436
6437
6438
6439 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6440 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6441                                  Intrinsic IntId128> {
6442   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6443                     (ins VR128:$src),
6444                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6445                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6446   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6447                      (ins i128mem:$src),
6448                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6449                      [(set VR128:$dst,
6450                        (IntId128
6451                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6452 }
6453
6454 let Predicates = [HasAVX] in
6455 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6456                                          int_x86_sse41_phminposuw>, VEX;
6457 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6458                                          int_x86_sse41_phminposuw>;
6459
6460 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6461 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6462                               Intrinsic IntId128, bit Is2Addr = 1> {
6463   let isCommutable = 1 in
6464   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6465        (ins VR128:$src1, VR128:$src2),
6466        !if(Is2Addr,
6467            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6468            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6469        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6470   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6471        (ins VR128:$src1, i128mem:$src2),
6472        !if(Is2Addr,
6473            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6474            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6475        [(set VR128:$dst,
6476          (IntId128 VR128:$src1,
6477           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6478 }
6479
6480 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6481 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6482                                 Intrinsic IntId256> {
6483   let isCommutable = 1 in
6484   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6485        (ins VR256:$src1, VR256:$src2),
6486        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6487        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6488   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6489        (ins VR256:$src1, i256mem:$src2),
6490        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6491        [(set VR256:$dst,
6492          (IntId256 VR256:$src1,
6493           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6494 }
6495
6496
6497 /// SS48I_binop_rm - Simple SSE41 binary operator.
6498 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6499                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6500                           X86MemOperand x86memop, bit Is2Addr = 1> {
6501   let isCommutable = 1 in
6502   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6503        (ins RC:$src1, RC:$src2),
6504        !if(Is2Addr,
6505            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6506            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6507        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6508   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6509        (ins RC:$src1, x86memop:$src2),
6510        !if(Is2Addr,
6511            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6512            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6513        [(set RC:$dst,
6514          (OpVT (OpNode RC:$src1,
6515           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6516 }
6517
6518 let Predicates = [HasAVX] in {
6519   let isCommutable = 0 in
6520   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6521                                                          0>, VEX_4V;
6522   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6523                                   memopv2i64, i128mem, 0>, VEX_4V;
6524   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6525                                   memopv2i64, i128mem, 0>, VEX_4V;
6526   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6527                                   memopv2i64, i128mem, 0>, VEX_4V;
6528   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6529                                   memopv2i64, i128mem, 0>, VEX_4V;
6530   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6531                                   memopv2i64, i128mem, 0>, VEX_4V;
6532   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6533                                   memopv2i64, i128mem, 0>, VEX_4V;
6534   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6535                                   memopv2i64, i128mem, 0>, VEX_4V;
6536   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6537                                   memopv2i64, i128mem, 0>, VEX_4V;
6538   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6539                                                          0>, VEX_4V;
6540 }
6541
6542 let Predicates = [HasAVX2] in {
6543   let isCommutable = 0 in
6544   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6545                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6546   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6547                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6548   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6549                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6550   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6551                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6552   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6553                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6554   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6555                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6556   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6557                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6558   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6559                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6560   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6561                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6562   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6563                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6564 }
6565
6566 let Constraints = "$src1 = $dst" in {
6567   let isCommutable = 0 in
6568   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6569   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6570                                  memopv2i64, i128mem>;
6571   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6572                                  memopv2i64, i128mem>;
6573   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6574                                  memopv2i64, i128mem>;
6575   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6576                                  memopv2i64, i128mem>;
6577   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6578                                  memopv2i64, i128mem>;
6579   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6580                                  memopv2i64, i128mem>;
6581   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6582                                  memopv2i64, i128mem>;
6583   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6584                                  memopv2i64, i128mem>;
6585   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6586 }
6587
6588 let Predicates = [HasAVX] in {
6589   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6590                                 memopv2i64, i128mem, 0>, VEX_4V;
6591   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6592                                  memopv2i64, i128mem, 0>, VEX_4V;
6593 }
6594 let Predicates = [HasAVX2] in {
6595   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6596                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6597   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6598                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6599 }
6600
6601 let Constraints = "$src1 = $dst" in {
6602   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6603                                 memopv2i64, i128mem>;
6604   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6605                                 memopv2i64, i128mem>;
6606 }
6607
6608 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6609 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6610                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6611                  X86MemOperand x86memop, bit Is2Addr = 1> {
6612   let isCommutable = 1 in
6613   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6614         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6615         !if(Is2Addr,
6616             !strconcat(OpcodeStr,
6617                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6618             !strconcat(OpcodeStr,
6619                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6620         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6621         OpSize;
6622   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6623         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6624         !if(Is2Addr,
6625             !strconcat(OpcodeStr,
6626                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6627             !strconcat(OpcodeStr,
6628                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6629         [(set RC:$dst,
6630           (IntId RC:$src1,
6631            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6632         OpSize;
6633 }
6634
6635 let Predicates = [HasAVX] in {
6636   let isCommutable = 0 in {
6637     let ExeDomain = SSEPackedSingle in {
6638     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6639                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6640     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6641                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6642                                     f256mem, 0>, VEX_4V, VEX_L;
6643     }
6644     let ExeDomain = SSEPackedDouble in {
6645     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6646                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6647     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6648                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6649                                      f256mem, 0>, VEX_4V, VEX_L;
6650     }
6651   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6652                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6653   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6654                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6655   }
6656   let ExeDomain = SSEPackedSingle in
6657   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6658                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6659   let ExeDomain = SSEPackedDouble in
6660   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6661                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6662   let ExeDomain = SSEPackedSingle in
6663   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6664                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6665 }
6666
6667 let Predicates = [HasAVX2] in {
6668   let isCommutable = 0 in {
6669   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6670                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6671   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6672                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6673   }
6674 }
6675
6676 let Constraints = "$src1 = $dst" in {
6677   let isCommutable = 0 in {
6678   let ExeDomain = SSEPackedSingle in
6679   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6680                                      VR128, memopv4f32, f128mem>;
6681   let ExeDomain = SSEPackedDouble in
6682   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6683                                      VR128, memopv2f64, f128mem>;
6684   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6685                                      VR128, memopv2i64, i128mem>;
6686   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6687                                      VR128, memopv2i64, i128mem>;
6688   }
6689   let ExeDomain = SSEPackedSingle in
6690   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6691                                   VR128, memopv4f32, f128mem>;
6692   let ExeDomain = SSEPackedDouble in
6693   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6694                                   VR128, memopv2f64, f128mem>;
6695 }
6696
6697 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6698 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6699                                     RegisterClass RC, X86MemOperand x86memop,
6700                                     PatFrag mem_frag, Intrinsic IntId> {
6701   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6702                   (ins RC:$src1, RC:$src2, RC:$src3),
6703                   !strconcat(OpcodeStr,
6704                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6705                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6706                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6707
6708   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6709                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6710                   !strconcat(OpcodeStr,
6711                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6712                   [(set RC:$dst,
6713                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6714                                RC:$src3))],
6715                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6716 }
6717
6718 let Predicates = [HasAVX] in {
6719 let ExeDomain = SSEPackedDouble in {
6720 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6721                                            memopv2f64, int_x86_sse41_blendvpd>;
6722 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6723                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6724 } // ExeDomain = SSEPackedDouble
6725 let ExeDomain = SSEPackedSingle in {
6726 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6727                                            memopv4f32, int_x86_sse41_blendvps>;
6728 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6729                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6730 } // ExeDomain = SSEPackedSingle
6731 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6732                                            memopv2i64, int_x86_sse41_pblendvb>;
6733 }
6734
6735 let Predicates = [HasAVX2] in {
6736 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6737                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6738 }
6739
6740 let Predicates = [HasAVX] in {
6741   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6742                             (v16i8 VR128:$src2))),
6743             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6744   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6745                             (v4i32 VR128:$src2))),
6746             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6747   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6748                             (v4f32 VR128:$src2))),
6749             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6750   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6751                             (v2i64 VR128:$src2))),
6752             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6753   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6754                             (v2f64 VR128:$src2))),
6755             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6756   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6757                             (v8i32 VR256:$src2))),
6758             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6759   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6760                             (v8f32 VR256:$src2))),
6761             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6762   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6763                             (v4i64 VR256:$src2))),
6764             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6765   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6766                             (v4f64 VR256:$src2))),
6767             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6768
6769   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6770                                (imm:$mask))),
6771             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6772   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6773                                (imm:$mask))),
6774             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6775
6776   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6777                                (imm:$mask))),
6778             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6779   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6780                                (imm:$mask))),
6781             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6782   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6783                                (imm:$mask))),
6784             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6785 }
6786
6787 let Predicates = [HasAVX2] in {
6788   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6789                             (v32i8 VR256:$src2))),
6790             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6791   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6792                                (imm:$mask))),
6793             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6794 }
6795
6796 /// SS41I_ternary_int - SSE 4.1 ternary operator
6797 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6798   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6799                                X86MemOperand x86memop, Intrinsic IntId> {
6800     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6801                     (ins VR128:$src1, VR128:$src2),
6802                     !strconcat(OpcodeStr,
6803                      "\t{$src2, $dst|$dst, $src2}"),
6804                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6805                     OpSize;
6806
6807     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6808                     (ins VR128:$src1, x86memop:$src2),
6809                     !strconcat(OpcodeStr,
6810                      "\t{$src2, $dst|$dst, $src2}"),
6811                     [(set VR128:$dst,
6812                       (IntId VR128:$src1,
6813                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6814   }
6815 }
6816
6817 let ExeDomain = SSEPackedDouble in
6818 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6819                                   int_x86_sse41_blendvpd>;
6820 let ExeDomain = SSEPackedSingle in
6821 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6822                                   int_x86_sse41_blendvps>;
6823 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6824                                   int_x86_sse41_pblendvb>;
6825
6826 // Aliases with the implicit xmm0 argument
6827 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6828                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6829 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6830                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6831 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6832                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6833 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6834                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6835 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6836                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6837 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6838                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6839
6840 let Predicates = [UseSSE41] in {
6841   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6842                             (v16i8 VR128:$src2))),
6843             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6844   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6845                             (v4i32 VR128:$src2))),
6846             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6847   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6848                             (v4f32 VR128:$src2))),
6849             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6850   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6851                             (v2i64 VR128:$src2))),
6852             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6853   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6854                             (v2f64 VR128:$src2))),
6855             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6856
6857   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6858                                (imm:$mask))),
6859             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6860   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6861                                (imm:$mask))),
6862             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6863   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6864                                (imm:$mask))),
6865             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6866
6867 }
6868
6869 let Predicates = [HasAVX] in
6870 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6871                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6872                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6873                        OpSize, VEX;
6874 let Predicates = [HasAVX2] in
6875 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6876                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6877                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6878                          OpSize, VEX, VEX_L;
6879 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6880                        "movntdqa\t{$src, $dst|$dst, $src}",
6881                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6882                        OpSize;
6883
6884 //===----------------------------------------------------------------------===//
6885 // SSE4.2 - Compare Instructions
6886 //===----------------------------------------------------------------------===//
6887
6888 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6889 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6890                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6891                           X86MemOperand x86memop, bit Is2Addr = 1> {
6892   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6893        (ins RC:$src1, RC:$src2),
6894        !if(Is2Addr,
6895            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6896            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6897        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6898        OpSize;
6899   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6900        (ins RC:$src1, x86memop:$src2),
6901        !if(Is2Addr,
6902            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6903            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6904        [(set RC:$dst,
6905          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6906 }
6907
6908 let Predicates = [HasAVX] in
6909   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6910                                  memopv2i64, i128mem, 0>, VEX_4V;
6911
6912 let Predicates = [HasAVX2] in
6913   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6914                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6915
6916 let Constraints = "$src1 = $dst" in
6917   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6918                                 memopv2i64, i128mem>;
6919
6920 //===----------------------------------------------------------------------===//
6921 // SSE4.2 - String/text Processing Instructions
6922 //===----------------------------------------------------------------------===//
6923
6924 // Packed Compare Implicit Length Strings, Return Mask
6925 multiclass pseudo_pcmpistrm<string asm> {
6926   def REG : PseudoI<(outs VR128:$dst),
6927                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6928     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6929                                                   imm:$src3))]>;
6930   def MEM : PseudoI<(outs VR128:$dst),
6931                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6932     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
6933                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6934 }
6935
6936 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6937   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6938   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
6939 }
6940
6941 multiclass pcmpistrm_SS42AI<string asm> {
6942   def rr : SS42AI<0x62, MRMSrcReg, (outs),
6943     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6944     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6945     []>, OpSize;
6946   let mayLoad = 1 in
6947   def rm :SS42AI<0x62, MRMSrcMem, (outs),
6948     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6949     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6950     []>, OpSize;
6951 }
6952
6953 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6954   let Predicates = [HasAVX] in
6955   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
6956   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
6957 }
6958
6959 // Packed Compare Explicit Length Strings, Return Mask
6960 multiclass pseudo_pcmpestrm<string asm> {
6961   def REG : PseudoI<(outs VR128:$dst),
6962                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6963     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6964                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6965   def MEM : PseudoI<(outs VR128:$dst),
6966                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6967     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
6968                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
6969 }
6970
6971 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6972   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6973   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
6974 }
6975
6976 multiclass SS42AI_pcmpestrm<string asm> {
6977   def rr : SS42AI<0x60, MRMSrcReg, (outs),
6978     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6979     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6980     []>, OpSize;
6981   let mayLoad = 1 in
6982   def rm : SS42AI<0x60, MRMSrcMem, (outs),
6983     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6984     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6985     []>, OpSize;
6986 }
6987
6988 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6989   let Predicates = [HasAVX] in
6990   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
6991   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
6992 }
6993
6994 // Packed Compare Implicit Length Strings, Return Index
6995 multiclass pseudo_pcmpistri<string asm> {
6996   def REG : PseudoI<(outs GR32:$dst),
6997                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6998     [(set GR32:$dst, EFLAGS,
6999       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7000   def MEM : PseudoI<(outs GR32:$dst),
7001                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7002     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7003                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7004 }
7005
7006 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7007   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7008   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7009 }
7010
7011 multiclass SS42AI_pcmpistri<string asm> {
7012   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7013     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7014     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7015     []>, OpSize;
7016   let mayLoad = 1 in
7017   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7018     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7019     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7020     []>, OpSize;
7021 }
7022
7023 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7024   let Predicates = [HasAVX] in
7025   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7026   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7027 }
7028
7029 // Packed Compare Explicit Length Strings, Return Index
7030 multiclass pseudo_pcmpestri<string asm> {
7031   def REG : PseudoI<(outs GR32:$dst),
7032                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7033     [(set GR32:$dst, EFLAGS,
7034       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7035   def MEM : PseudoI<(outs GR32:$dst),
7036                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7037     [(set GR32:$dst, EFLAGS,
7038       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7039        imm:$src5))]>;
7040 }
7041
7042 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7043   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7044   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7045 }
7046
7047 multiclass SS42AI_pcmpestri<string asm> {
7048   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7049     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7050     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7051     []>, OpSize;
7052   let mayLoad = 1 in
7053   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7054     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7055     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7056     []>, OpSize;
7057 }
7058
7059 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7060   let Predicates = [HasAVX] in
7061   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7062   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7063 }
7064
7065 //===----------------------------------------------------------------------===//
7066 // SSE4.2 - CRC Instructions
7067 //===----------------------------------------------------------------------===//
7068
7069 // No CRC instructions have AVX equivalents
7070
7071 // crc intrinsic instruction
7072 // This set of instructions are only rm, the only difference is the size
7073 // of r and m.
7074 let Constraints = "$src1 = $dst" in {
7075   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7076                       (ins GR32:$src1, i8mem:$src2),
7077                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7078                        [(set GR32:$dst,
7079                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7080                          (load addr:$src2)))]>;
7081   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7082                       (ins GR32:$src1, GR8:$src2),
7083                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7084                        [(set GR32:$dst,
7085                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7086   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7087                       (ins GR32:$src1, i16mem:$src2),
7088                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7089                        [(set GR32:$dst,
7090                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7091                          (load addr:$src2)))]>,
7092                          OpSize;
7093   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7094                       (ins GR32:$src1, GR16:$src2),
7095                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7096                        [(set GR32:$dst,
7097                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7098                          OpSize;
7099   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7100                       (ins GR32:$src1, i32mem:$src2),
7101                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7102                        [(set GR32:$dst,
7103                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7104                          (load addr:$src2)))]>;
7105   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7106                       (ins GR32:$src1, GR32:$src2),
7107                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7108                        [(set GR32:$dst,
7109                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7110   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7111                       (ins GR64:$src1, i8mem:$src2),
7112                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7113                        [(set GR64:$dst,
7114                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7115                          (load addr:$src2)))]>,
7116                          REX_W;
7117   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7118                       (ins GR64:$src1, GR8:$src2),
7119                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7120                        [(set GR64:$dst,
7121                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7122                          REX_W;
7123   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7124                       (ins GR64:$src1, i64mem:$src2),
7125                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7126                        [(set GR64:$dst,
7127                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7128                          (load addr:$src2)))]>,
7129                          REX_W;
7130   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7131                       (ins GR64:$src1, GR64:$src2),
7132                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7133                        [(set GR64:$dst,
7134                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7135                          REX_W;
7136 }
7137
7138 //===----------------------------------------------------------------------===//
7139 // AES-NI Instructions
7140 //===----------------------------------------------------------------------===//
7141
7142 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7143                               Intrinsic IntId128, bit Is2Addr = 1> {
7144   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7145        (ins VR128:$src1, VR128:$src2),
7146        !if(Is2Addr,
7147            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7148            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7149        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7150        OpSize;
7151   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7152        (ins VR128:$src1, i128mem:$src2),
7153        !if(Is2Addr,
7154            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7155            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7156        [(set VR128:$dst,
7157          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7158 }
7159
7160 // Perform One Round of an AES Encryption/Decryption Flow
7161 let Predicates = [HasAVX, HasAES] in {
7162   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7163                          int_x86_aesni_aesenc, 0>, VEX_4V;
7164   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7165                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7166   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7167                          int_x86_aesni_aesdec, 0>, VEX_4V;
7168   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7169                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7170 }
7171
7172 let Constraints = "$src1 = $dst" in {
7173   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7174                          int_x86_aesni_aesenc>;
7175   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7176                          int_x86_aesni_aesenclast>;
7177   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7178                          int_x86_aesni_aesdec>;
7179   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7180                          int_x86_aesni_aesdeclast>;
7181 }
7182
7183 // Perform the AES InvMixColumn Transformation
7184 let Predicates = [HasAVX, HasAES] in {
7185   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7186       (ins VR128:$src1),
7187       "vaesimc\t{$src1, $dst|$dst, $src1}",
7188       [(set VR128:$dst,
7189         (int_x86_aesni_aesimc VR128:$src1))]>,
7190       OpSize, VEX;
7191   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7192       (ins i128mem:$src1),
7193       "vaesimc\t{$src1, $dst|$dst, $src1}",
7194       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7195       OpSize, VEX;
7196 }
7197 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7198   (ins VR128:$src1),
7199   "aesimc\t{$src1, $dst|$dst, $src1}",
7200   [(set VR128:$dst,
7201     (int_x86_aesni_aesimc VR128:$src1))]>,
7202   OpSize;
7203 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7204   (ins i128mem:$src1),
7205   "aesimc\t{$src1, $dst|$dst, $src1}",
7206   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7207   OpSize;
7208
7209 // AES Round Key Generation Assist
7210 let Predicates = [HasAVX, HasAES] in {
7211   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7212       (ins VR128:$src1, i8imm:$src2),
7213       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7214       [(set VR128:$dst,
7215         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7216       OpSize, VEX;
7217   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7218       (ins i128mem:$src1, i8imm:$src2),
7219       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7220       [(set VR128:$dst,
7221         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7222       OpSize, VEX;
7223 }
7224 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7225   (ins VR128:$src1, i8imm:$src2),
7226   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7227   [(set VR128:$dst,
7228     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7229   OpSize;
7230 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7231   (ins i128mem:$src1, i8imm:$src2),
7232   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7233   [(set VR128:$dst,
7234     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7235   OpSize;
7236
7237 //===----------------------------------------------------------------------===//
7238 // PCLMUL Instructions
7239 //===----------------------------------------------------------------------===//
7240
7241 // AVX carry-less Multiplication instructions
7242 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7243            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7244            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7245            [(set VR128:$dst,
7246              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7247
7248 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7249            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7250            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7251            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7252                               (memopv2i64 addr:$src2), imm:$src3))]>;
7253
7254 // Carry-less Multiplication instructions
7255 let Constraints = "$src1 = $dst" in {
7256 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7257            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7258            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7259            [(set VR128:$dst,
7260              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7261
7262 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7263            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7264            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7265            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7266                               (memopv2i64 addr:$src2), imm:$src3))]>;
7267 } // Constraints = "$src1 = $dst"
7268
7269
7270 multiclass pclmul_alias<string asm, int immop> {
7271   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7272                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7273
7274   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7275                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7276
7277   def : InstAlias<!strconcat("vpclmul", asm,
7278                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7279                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7280
7281   def : InstAlias<!strconcat("vpclmul", asm,
7282                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7283                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7284 }
7285 defm : pclmul_alias<"hqhq", 0x11>;
7286 defm : pclmul_alias<"hqlq", 0x01>;
7287 defm : pclmul_alias<"lqhq", 0x10>;
7288 defm : pclmul_alias<"lqlq", 0x00>;
7289
7290 //===----------------------------------------------------------------------===//
7291 // SSE4A Instructions
7292 //===----------------------------------------------------------------------===//
7293
7294 let Predicates = [HasSSE4A] in {
7295
7296 let Constraints = "$src = $dst" in {
7297 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7298                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7299                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7300                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7301                                     imm:$idx))]>, TB, OpSize;
7302 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7303               (ins VR128:$src, VR128:$mask),
7304               "extrq\t{$mask, $src|$src, $mask}",
7305               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7306                                  VR128:$mask))]>, TB, OpSize;
7307
7308 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7309                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7310                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7311                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7312                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7313 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7314                  (ins VR128:$src, VR128:$mask),
7315                  "insertq\t{$mask, $src|$src, $mask}",
7316                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7317                                     VR128:$mask))]>, XD;
7318 }
7319
7320 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7321                 "movntss\t{$src, $dst|$dst, $src}",
7322                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7323
7324 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7325                 "movntsd\t{$src, $dst|$dst, $src}",
7326                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7327 }
7328
7329 //===----------------------------------------------------------------------===//
7330 // AVX Instructions
7331 //===----------------------------------------------------------------------===//
7332
7333 //===----------------------------------------------------------------------===//
7334 // VBROADCAST - Load from memory and broadcast to all elements of the
7335 //              destination operand
7336 //
7337 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7338                     X86MemOperand x86memop, Intrinsic Int> :
7339   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7340         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7341         [(set RC:$dst, (Int addr:$src))]>, VEX;
7342
7343 // AVX2 adds register forms
7344 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7345                          Intrinsic Int> :
7346   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7347          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7348          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7349
7350 let ExeDomain = SSEPackedSingle in {
7351   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7352                                       int_x86_avx_vbroadcast_ss>;
7353   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7354                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7355 }
7356 let ExeDomain = SSEPackedDouble in
7357 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7358                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7359 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7360                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7361
7362 let ExeDomain = SSEPackedSingle in {
7363   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7364                                            int_x86_avx2_vbroadcast_ss_ps>;
7365   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7366                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7367 }
7368 let ExeDomain = SSEPackedDouble in
7369 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7370                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7371
7372 let Predicates = [HasAVX2] in
7373 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7374                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7375
7376 let Predicates = [HasAVX] in
7377 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7378           (VBROADCASTF128 addr:$src)>;
7379
7380
7381 //===----------------------------------------------------------------------===//
7382 // VINSERTF128 - Insert packed floating-point values
7383 //
7384 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7385 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7386           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7387           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7388           []>, VEX_4V, VEX_L;
7389 let mayLoad = 1 in
7390 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7391           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7392           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7393           []>, VEX_4V, VEX_L;
7394 }
7395
7396 let Predicates = [HasAVX] in {
7397 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7398                                    (iPTR imm)),
7399           (VINSERTF128rr VR256:$src1, VR128:$src2,
7400                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7401 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7402                                    (iPTR imm)),
7403           (VINSERTF128rr VR256:$src1, VR128:$src2,
7404                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7405
7406 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7407                                    (iPTR imm)),
7408           (VINSERTF128rm VR256:$src1, addr:$src2,
7409                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7410 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7411                                    (iPTR imm)),
7412           (VINSERTF128rm VR256:$src1, addr:$src2,
7413                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7414 }
7415
7416 let Predicates = [HasAVX1Only] in {
7417 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7418                                    (iPTR imm)),
7419           (VINSERTF128rr VR256:$src1, VR128:$src2,
7420                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7421 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7422                                    (iPTR imm)),
7423           (VINSERTF128rr VR256:$src1, VR128:$src2,
7424                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7425 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7426                                    (iPTR imm)),
7427           (VINSERTF128rr VR256:$src1, VR128:$src2,
7428                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7429 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7430                                    (iPTR imm)),
7431           (VINSERTF128rr VR256:$src1, VR128:$src2,
7432                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7433
7434 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7435                                    (iPTR imm)),
7436           (VINSERTF128rm VR256:$src1, addr:$src2,
7437                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7438 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7439                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7440                                    (iPTR imm)),
7441           (VINSERTF128rm VR256:$src1, addr:$src2,
7442                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7443 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7444                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7445                                    (iPTR imm)),
7446           (VINSERTF128rm VR256:$src1, addr:$src2,
7447                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7448 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7449                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7450                                    (iPTR imm)),
7451           (VINSERTF128rm VR256:$src1, addr:$src2,
7452                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7453 }
7454
7455 //===----------------------------------------------------------------------===//
7456 // VEXTRACTF128 - Extract packed floating-point values
7457 //
7458 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7459 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7460           (ins VR256:$src1, i8imm:$src2),
7461           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7462           []>, VEX, VEX_L;
7463 let mayStore = 1 in
7464 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7465           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7466           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7467           []>, VEX, VEX_L;
7468 }
7469
7470 // AVX1 patterns
7471 let Predicates = [HasAVX] in {
7472 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7473           (v4f32 (VEXTRACTF128rr
7474                     (v8f32 VR256:$src1),
7475                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7476 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7477           (v2f64 (VEXTRACTF128rr
7478                     (v4f64 VR256:$src1),
7479                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7480
7481 def : Pat<(alignedstore (v4f32 (vextractf128_extract:$ext (v8f32 VR256:$src1),
7482                                 (iPTR imm))), addr:$dst),
7483           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7484            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7485 def : Pat<(alignedstore (v2f64 (vextractf128_extract:$ext (v4f64 VR256:$src1),
7486                                 (iPTR imm))), addr:$dst),
7487           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7488            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7489 }
7490
7491 let Predicates = [HasAVX1Only] in {
7492 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7493           (v2i64 (VEXTRACTF128rr
7494                   (v4i64 VR256:$src1),
7495                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7496 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7497           (v4i32 (VEXTRACTF128rr
7498                   (v8i32 VR256:$src1),
7499                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7500 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7501           (v8i16 (VEXTRACTF128rr
7502                   (v16i16 VR256:$src1),
7503                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7504 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7505           (v16i8 (VEXTRACTF128rr
7506                   (v32i8 VR256:$src1),
7507                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7508
7509 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7510                                 (iPTR imm))), addr:$dst),
7511           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7512            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7513 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7514                                 (iPTR imm))), addr:$dst),
7515           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7516            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7517 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7518                                 (iPTR imm))), addr:$dst),
7519           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7520            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7521 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7522                                 (iPTR imm))), addr:$dst),
7523           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7524            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7525 }
7526
7527 //===----------------------------------------------------------------------===//
7528 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7529 //
7530 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7531                           Intrinsic IntLd, Intrinsic IntLd256,
7532                           Intrinsic IntSt, Intrinsic IntSt256> {
7533   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7534              (ins VR128:$src1, f128mem:$src2),
7535              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7536              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7537              VEX_4V;
7538   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7539              (ins VR256:$src1, f256mem:$src2),
7540              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7541              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7542              VEX_4V, VEX_L;
7543   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7544              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7545              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7546              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7547   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7548              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7549              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7550              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7551 }
7552
7553 let ExeDomain = SSEPackedSingle in
7554 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7555                                  int_x86_avx_maskload_ps,
7556                                  int_x86_avx_maskload_ps_256,
7557                                  int_x86_avx_maskstore_ps,
7558                                  int_x86_avx_maskstore_ps_256>;
7559 let ExeDomain = SSEPackedDouble in
7560 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7561                                  int_x86_avx_maskload_pd,
7562                                  int_x86_avx_maskload_pd_256,
7563                                  int_x86_avx_maskstore_pd,
7564                                  int_x86_avx_maskstore_pd_256>;
7565
7566 //===----------------------------------------------------------------------===//
7567 // VPERMIL - Permute Single and Double Floating-Point Values
7568 //
7569 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7570                       RegisterClass RC, X86MemOperand x86memop_f,
7571                       X86MemOperand x86memop_i, PatFrag i_frag,
7572                       Intrinsic IntVar, ValueType vt> {
7573   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7574              (ins RC:$src1, RC:$src2),
7575              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7576              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7577   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7578              (ins RC:$src1, x86memop_i:$src2),
7579              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7580              [(set RC:$dst, (IntVar RC:$src1,
7581                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7582
7583   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7584              (ins RC:$src1, i8imm:$src2),
7585              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7586              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7587   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7588              (ins x86memop_f:$src1, i8imm:$src2),
7589              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7590              [(set RC:$dst,
7591                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7592 }
7593
7594 let ExeDomain = SSEPackedSingle in {
7595   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7596                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7597   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7598                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7599 }
7600 let ExeDomain = SSEPackedDouble in {
7601   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7602                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7603   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7604                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7605 }
7606
7607 let Predicates = [HasAVX] in {
7608 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7609           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7610 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7611           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7612 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7613                                (i8 imm:$imm))),
7614           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7615 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7616           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7617
7618 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7619           (VPERMILPDri VR128:$src1, imm:$imm)>;
7620 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7621           (VPERMILPDmi addr:$src1, imm:$imm)>;
7622 }
7623
7624 //===----------------------------------------------------------------------===//
7625 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7626 //
7627 let ExeDomain = SSEPackedSingle in {
7628 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7629           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7630           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7631           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7632                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7633 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7634           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7635           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7636           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7637                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7638 }
7639
7640 let Predicates = [HasAVX] in {
7641 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7642           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7643 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7644                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7645           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7646 }
7647
7648 let Predicates = [HasAVX1Only] in {
7649 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7650           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7651 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7652           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7653 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7654           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7655 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7656           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7657
7658 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7659                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7660           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7661 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7662                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7663           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7664 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7665                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7666           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7667 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7668                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7669           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7670 }
7671
7672 //===----------------------------------------------------------------------===//
7673 // VZERO - Zero YMM registers
7674 //
7675 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7676             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7677   // Zero All YMM registers
7678   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7679                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7680
7681   // Zero Upper bits of YMM registers
7682   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7683                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7684 }
7685
7686 //===----------------------------------------------------------------------===//
7687 // Half precision conversion instructions
7688 //===----------------------------------------------------------------------===//
7689 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7690   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7691              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7692              [(set RC:$dst, (Int VR128:$src))]>,
7693              T8, OpSize, VEX;
7694   let neverHasSideEffects = 1, mayLoad = 1 in
7695   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7696              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7697 }
7698
7699 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7700   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7701                (ins RC:$src1, i32i8imm:$src2),
7702                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7703                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7704                TA, OpSize, VEX;
7705   let neverHasSideEffects = 1, mayStore = 1 in
7706   def mr : Ii8<0x1D, MRMDestMem, (outs),
7707                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7708                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7709                TA, OpSize, VEX;
7710 }
7711
7712 let Predicates = [HasAVX, HasF16C] in {
7713   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7714   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7715   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7716   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7717 }
7718
7719 //===----------------------------------------------------------------------===//
7720 // AVX2 Instructions
7721 //===----------------------------------------------------------------------===//
7722
7723 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7724 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7725                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7726                  X86MemOperand x86memop> {
7727   let isCommutable = 1 in
7728   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7729         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7730         !strconcat(OpcodeStr,
7731             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7732         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7733         VEX_4V;
7734   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7735         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7736         !strconcat(OpcodeStr,
7737             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7738         [(set RC:$dst,
7739           (IntId RC:$src1,
7740            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7741         VEX_4V;
7742 }
7743
7744 let isCommutable = 0 in {
7745 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7746                                    VR128, memopv2i64, i128mem>;
7747 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7748                                     VR256, memopv4i64, i256mem>, VEX_L;
7749 }
7750
7751 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7752                   imm:$mask)),
7753           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7754 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7755                   imm:$mask)),
7756           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7757
7758 //===----------------------------------------------------------------------===//
7759 // VPBROADCAST - Load from memory and broadcast to all elements of the
7760 //               destination operand
7761 //
7762 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7763                           X86MemOperand x86memop, PatFrag ld_frag,
7764                           Intrinsic Int128, Intrinsic Int256> {
7765   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7766                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7767                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7768   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7769                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7770                   [(set VR128:$dst,
7771                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7772   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7773                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7774                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7775   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7776                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7777                    [(set VR256:$dst,
7778                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7779                    VEX, VEX_L;
7780 }
7781
7782 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7783                                     int_x86_avx2_pbroadcastb_128,
7784                                     int_x86_avx2_pbroadcastb_256>;
7785 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7786                                     int_x86_avx2_pbroadcastw_128,
7787                                     int_x86_avx2_pbroadcastw_256>;
7788 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7789                                     int_x86_avx2_pbroadcastd_128,
7790                                     int_x86_avx2_pbroadcastd_256>;
7791 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7792                                     int_x86_avx2_pbroadcastq_128,
7793                                     int_x86_avx2_pbroadcastq_256>;
7794
7795 let Predicates = [HasAVX2] in {
7796   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7797           (VPBROADCASTBrm addr:$src)>;
7798   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7799           (VPBROADCASTBYrm addr:$src)>;
7800   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7801           (VPBROADCASTWrm addr:$src)>;
7802   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7803           (VPBROADCASTWYrm addr:$src)>;
7804   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7805           (VPBROADCASTDrm addr:$src)>;
7806   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7807           (VPBROADCASTDYrm addr:$src)>;
7808   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7809           (VPBROADCASTQrm addr:$src)>;
7810   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7811           (VPBROADCASTQYrm addr:$src)>;
7812
7813   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7814           (VPBROADCASTBrr VR128:$src)>;
7815   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7816           (VPBROADCASTBYrr VR128:$src)>;
7817   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7818           (VPBROADCASTWrr VR128:$src)>;
7819   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7820           (VPBROADCASTWYrr VR128:$src)>;
7821   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7822           (VPBROADCASTDrr VR128:$src)>;
7823   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7824           (VPBROADCASTDYrr VR128:$src)>;
7825   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7826           (VPBROADCASTQrr VR128:$src)>;
7827   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7828           (VPBROADCASTQYrr VR128:$src)>;
7829   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7830           (VBROADCASTSSrr VR128:$src)>;
7831   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7832           (VBROADCASTSSYrr VR128:$src)>;
7833   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7834           (VPBROADCASTQrr VR128:$src)>;
7835   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7836           (VBROADCASTSDYrr VR128:$src)>;
7837
7838   // Provide fallback in case the load node that is used in the patterns above
7839   // is used by additional users, which prevents the pattern selection.
7840   let AddedComplexity = 20 in {
7841     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7842               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7843     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7844               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7845     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7846               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7847
7848     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7849               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7850     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7851               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7852     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7853               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7854   }
7855 }
7856
7857 // AVX1 broadcast patterns
7858 let Predicates = [HasAVX1Only] in {
7859 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7860           (VBROADCASTSSYrm addr:$src)>;
7861 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7862           (VBROADCASTSDYrm addr:$src)>;
7863 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7864           (VBROADCASTSSrm addr:$src)>;
7865 }
7866
7867 let Predicates = [HasAVX] in {
7868 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7869           (VBROADCASTSSYrm addr:$src)>;
7870 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7871           (VBROADCASTSDYrm addr:$src)>;
7872 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7873           (VBROADCASTSSrm addr:$src)>;
7874
7875   // Provide fallback in case the load node that is used in the patterns above
7876   // is used by additional users, which prevents the pattern selection.
7877   let AddedComplexity = 20 in {
7878   // 128bit broadcasts:
7879   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7880             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7881   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7882             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7883               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7884               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7885   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7886             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7887               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7888               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7889
7890   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7891             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7892   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7893             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7894               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7895               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7896   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7897             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7898               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7899               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7900   }
7901 }
7902
7903 //===----------------------------------------------------------------------===//
7904 // VPERM - Permute instructions
7905 //
7906
7907 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7908                      ValueType OpVT> {
7909   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7910                    (ins VR256:$src1, VR256:$src2),
7911                    !strconcat(OpcodeStr,
7912                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7913                    [(set VR256:$dst,
7914                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
7915                    VEX_4V, VEX_L;
7916   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7917                    (ins VR256:$src1, i256mem:$src2),
7918                    !strconcat(OpcodeStr,
7919                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7920                    [(set VR256:$dst,
7921                      (OpVT (X86VPermv VR256:$src1,
7922                             (bitconvert (mem_frag addr:$src2)))))]>,
7923                    VEX_4V, VEX_L;
7924 }
7925
7926 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7927 let ExeDomain = SSEPackedSingle in
7928 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7929
7930 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7931                          ValueType OpVT> {
7932   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7933                      (ins VR256:$src1, i8imm:$src2),
7934                      !strconcat(OpcodeStr,
7935                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7936                      [(set VR256:$dst,
7937                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
7938                      VEX, VEX_L;
7939   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7940                      (ins i256mem:$src1, i8imm:$src2),
7941                      !strconcat(OpcodeStr,
7942                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7943                      [(set VR256:$dst,
7944                        (OpVT (X86VPermi (mem_frag addr:$src1),
7945                               (i8 imm:$src2))))]>, VEX, VEX_L;
7946 }
7947
7948 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7949 let ExeDomain = SSEPackedDouble in
7950 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7951
7952 //===----------------------------------------------------------------------===//
7953 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7954 //
7955 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7956           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7957           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7958           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7959                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7960 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7961           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7962           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7963           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7964                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7965
7966 let Predicates = [HasAVX2] in {
7967 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7968           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7969 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7970           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7971 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7972           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7973
7974 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7975                   (i8 imm:$imm))),
7976           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7977 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7978                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7979           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7980 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7981                   (i8 imm:$imm))),
7982           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7983 }
7984
7985
7986 //===----------------------------------------------------------------------===//
7987 // VINSERTI128 - Insert packed integer values
7988 //
7989 let neverHasSideEffects = 1 in {
7990 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7991           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7992           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7993           []>, VEX_4V, VEX_L;
7994 let mayLoad = 1 in
7995 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7996           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7997           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7998           []>, VEX_4V, VEX_L;
7999 }
8000
8001 let Predicates = [HasAVX2] in {
8002 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8003                                    (iPTR imm)),
8004           (VINSERTI128rr VR256:$src1, VR128:$src2,
8005                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8006 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8007                                    (iPTR imm)),
8008           (VINSERTI128rr VR256:$src1, VR128:$src2,
8009                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8010 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8011                                    (iPTR imm)),
8012           (VINSERTI128rr VR256:$src1, VR128:$src2,
8013                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8014 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8015                                    (iPTR imm)),
8016           (VINSERTI128rr VR256:$src1, VR128:$src2,
8017                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8018
8019 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
8020                                    (iPTR imm)),
8021           (VINSERTI128rm VR256:$src1, addr:$src2,
8022                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8023 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
8024                                    (bc_v4i32 (memopv2i64 addr:$src2)),
8025                                    (iPTR imm)),
8026           (VINSERTI128rm VR256:$src1, addr:$src2,
8027                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8028 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
8029                                    (bc_v16i8 (memopv2i64 addr:$src2)),
8030                                    (iPTR imm)),
8031           (VINSERTI128rm VR256:$src1, addr:$src2,
8032                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8033 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
8034                                    (bc_v8i16 (memopv2i64 addr:$src2)),
8035                                    (iPTR imm)),
8036           (VINSERTI128rm VR256:$src1, addr:$src2,
8037                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8038 }
8039
8040 //===----------------------------------------------------------------------===//
8041 // VEXTRACTI128 - Extract packed integer values
8042 //
8043 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8044           (ins VR256:$src1, i8imm:$src2),
8045           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8046           [(set VR128:$dst,
8047             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8048           VEX, VEX_L;
8049 let neverHasSideEffects = 1, mayStore = 1 in
8050 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8051           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8052           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8053           VEX, VEX_L;
8054
8055 let Predicates = [HasAVX2] in {
8056 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8057           (v2i64 (VEXTRACTI128rr
8058                     (v4i64 VR256:$src1),
8059                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8060 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8061           (v4i32 (VEXTRACTI128rr
8062                     (v8i32 VR256:$src1),
8063                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8064 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8065           (v8i16 (VEXTRACTI128rr
8066                     (v16i16 VR256:$src1),
8067                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8068 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8069           (v16i8 (VEXTRACTI128rr
8070                     (v32i8 VR256:$src1),
8071                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8072
8073 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
8074                                 (iPTR imm))), addr:$dst),
8075           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8076            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8077 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
8078                                 (iPTR imm))), addr:$dst),
8079           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8080            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8081 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
8082                                 (iPTR imm))), addr:$dst),
8083           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8084            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8085 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
8086                                 (iPTR imm))), addr:$dst),
8087           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8088            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8089 }
8090
8091 //===----------------------------------------------------------------------===//
8092 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8093 //
8094 multiclass avx2_pmovmask<string OpcodeStr,
8095                          Intrinsic IntLd128, Intrinsic IntLd256,
8096                          Intrinsic IntSt128, Intrinsic IntSt256> {
8097   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8098              (ins VR128:$src1, i128mem:$src2),
8099              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8100              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8101   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8102              (ins VR256:$src1, i256mem:$src2),
8103              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8104              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8105              VEX_4V, VEX_L;
8106   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8107              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8108              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8109              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8110   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8111              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8112              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8113              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8114 }
8115
8116 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8117                                 int_x86_avx2_maskload_d,
8118                                 int_x86_avx2_maskload_d_256,
8119                                 int_x86_avx2_maskstore_d,
8120                                 int_x86_avx2_maskstore_d_256>;
8121 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8122                                 int_x86_avx2_maskload_q,
8123                                 int_x86_avx2_maskload_q_256,
8124                                 int_x86_avx2_maskstore_q,
8125                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8126
8127
8128 //===----------------------------------------------------------------------===//
8129 // Variable Bit Shifts
8130 //
8131 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8132                           ValueType vt128, ValueType vt256> {
8133   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8134              (ins VR128:$src1, VR128:$src2),
8135              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8136              [(set VR128:$dst,
8137                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8138              VEX_4V;
8139   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8140              (ins VR128:$src1, i128mem:$src2),
8141              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8142              [(set VR128:$dst,
8143                (vt128 (OpNode VR128:$src1,
8144                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8145              VEX_4V;
8146   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8147              (ins VR256:$src1, VR256:$src2),
8148              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8149              [(set VR256:$dst,
8150                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8151              VEX_4V, VEX_L;
8152   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8153              (ins VR256:$src1, i256mem:$src2),
8154              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8155              [(set VR256:$dst,
8156                (vt256 (OpNode VR256:$src1,
8157                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8158              VEX_4V, VEX_L;
8159 }
8160
8161 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8162 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8163 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8164 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8165 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8166
8167 //===----------------------------------------------------------------------===//
8168 // VGATHER - GATHER Operations
8169 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8170                        X86MemOperand memop128, X86MemOperand memop256> {
8171   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8172             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8173             !strconcat(OpcodeStr,
8174               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8175             []>, VEX_4VOp3;
8176   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8177             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8178             !strconcat(OpcodeStr,
8179               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8180             []>, VEX_4VOp3, VEX_L;
8181 }
8182
8183 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8184   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8185   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8186   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8187   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8188   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8189   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8190   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8191   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8192 }