lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 387                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 388 }
 389
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 402     isPseudo = 1, Predicates = [HasAVX] in {
 403 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 404                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 405 }
 406
 407 let Predicates = [HasAVX] in
 408   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 409
 410 let Predicates = [HasAVX2] in {
 411   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 412   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 413   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 414   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 415 }
 416
 417 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 418 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 419 let Predicates = [HasAVX1Only] in {
 420 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 421 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 422           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 423
 424 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 425 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 426           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 427
 428 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 429 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 430           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 431
 432 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 433 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 434           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 435 }
 436
 437 // We set canFoldAsLoad because this can be converted to a constant-pool
 438 // load of an all-ones value if folding it would be beneficial.
 439 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 440     isPseudo = 1 in {
 441   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 442                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 443   let Predicates = [HasAVX2] in
 444   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 445                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 446 }
 447
 448
 449 //===----------------------------------------------------------------------===//
 450 // SSE 1 & 2 - Move FP Scalar Instructions
 451 //
 452 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 453 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 454 // is used instead. Register-to-register movss/movsd is not modeled as an
 455 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 456 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 457 //===----------------------------------------------------------------------===//
 458
 459 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 460       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 461       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 462                              (scalar_to_vector RC:$src2))))],
 463       IIC_SSE_MOV_S_RR>;
 464
 465 // Loading from memory automatically zeroing upper bits.
 466 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 467                     PatFrag mem_pat, string OpcodeStr> :
 468       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 469          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 470                         [(set RC:$dst, (mem_pat addr:$src))],
 471                         IIC_SSE_MOV_S_RM>;
 472
 473 // AVX
 474 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 475                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 476                 VEX_LIG;
 477 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 478                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 479                 VEX_LIG;
 480
 481 // For the disassembler
 482 let isCodeGenOnly = 1 in {
 483   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 484                         (ins VR128:$src1, FR32:$src2),
 485                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 486                         IIC_SSE_MOV_S_RR>,
 487                         XS, VEX_4V, VEX_LIG;
 488   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 489                         (ins VR128:$src1, FR64:$src2),
 490                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 491                         IIC_SSE_MOV_S_RR>,
 492                         XD, VEX_4V, VEX_LIG;
 493 }
 494
 495 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 496   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 497                  VEX_LIG;
 498   let AddedComplexity = 20 in
 499     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 500                    VEX_LIG;
 501 }
 502
 503 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 504                   "movss\t{$src, $dst|$dst, $src}",
 505                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 506                   XS, VEX, VEX_LIG;
 507 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 508                   "movsd\t{$src, $dst|$dst, $src}",
 509                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 510                   XD, VEX, VEX_LIG;
 511
 512 // SSE1 & 2
 513 let Constraints = "$src1 = $dst" in {
 514   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 515                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 516   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 517                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 518
 519   // For the disassembler
 520   let isCodeGenOnly = 1 in {
 521     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 522                          (ins VR128:$src1, FR32:$src2),
 523                          "movss\t{$src2, $dst|$dst, $src2}", [],
 524                          IIC_SSE_MOV_S_RR>, XS;
 525     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 526                          (ins VR128:$src1, FR64:$src2),
 527                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 528                          IIC_SSE_MOV_S_RR>, XD;
 529   }
 530 }
 531
 532 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 533   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 534
 535   let AddedComplexity = 20 in
 536     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 537 }
 538
 539 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 540                   "movss\t{$src, $dst|$dst, $src}",
 541                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 542 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 543                   "movsd\t{$src, $dst|$dst, $src}",
 544                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 545
 546 // Patterns
 547 let Predicates = [HasAVX] in {
 548   let AddedComplexity = 15 in {
 549   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 550   // MOVS{S,D} to the lower bits.
 551   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 552             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 553   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 554             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 555   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 556             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 557   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 558             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 559
 560   // Move low f32 and clear high bits.
 561   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 562             (SUBREG_TO_REG (i32 0),
 563              (VMOVSSrr (v4f32 (V_SET0)),
 564                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 565   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 566             (SUBREG_TO_REG (i32 0),
 567              (VMOVSSrr (v4i32 (V_SET0)),
 568                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 569   }
 570
 571   let AddedComplexity = 20 in {
 572   // MOVSSrm zeros the high parts of the register; represent this
 573   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 574   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 575             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 576   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 577             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 578   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 579             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 580
 581   // MOVSDrm zeros the high parts of the register; represent this
 582   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 583   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 584             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 585   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 586             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 587   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 589   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 590             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 591   def : Pat<(v2f64 (X86vzload addr:$src)),
 592             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 593
 594   // Represent the same patterns above but in the form they appear for
 595   // 256-bit types
 596   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 597                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 598             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 599   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 600                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 601             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 602   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 603                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 604             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 605   }
 606   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 607                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 608             (SUBREG_TO_REG (i32 0),
 609                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 610                            sub_xmm)>;
 611   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 612                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 613             (SUBREG_TO_REG (i64 0),
 614                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 615                            sub_xmm)>;
 616   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 617                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 618             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 619
 620   // Move low f64 and clear high bits.
 621   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 622             (SUBREG_TO_REG (i32 0),
 623              (VMOVSDrr (v2f64 (V_SET0)),
 624                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 625
 626   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 627             (SUBREG_TO_REG (i32 0),
 628              (VMOVSDrr (v2i64 (V_SET0)),
 629                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 630
 631   // Extract and store.
 632   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 633                    addr:$dst),
 634             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 635   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 636                    addr:$dst),
 637             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 638
 639   // Shuffle with VMOVSS
 640   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 641             (VMOVSSrr (v4i32 VR128:$src1),
 642                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 643   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 644             (VMOVSSrr (v4f32 VR128:$src1),
 645                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 646
 647   // 256-bit variants
 648   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 649             (SUBREG_TO_REG (i32 0),
 650               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 651                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 652               sub_xmm)>;
 653   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 654             (SUBREG_TO_REG (i32 0),
 655               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 656                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 657               sub_xmm)>;
 658
 659   // Shuffle with VMOVSD
 660   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 661             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 662   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 663             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 664   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 665             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 666   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 668
 669   // 256-bit variants
 670   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 671             (SUBREG_TO_REG (i32 0),
 672               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 673                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 674               sub_xmm)>;
 675   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 676             (SUBREG_TO_REG (i32 0),
 677               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 678                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 679               sub_xmm)>;
 680
 681
 682   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 683   // is during lowering, where it's not possible to recognize the fold cause
 684   // it has two uses through a bitcast. One use disappears at isel time and the
 685   // fold opportunity reappears.
 686   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 687             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 688   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 689             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 690   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 691             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 692   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 693             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 694 }
 695
 696 let Predicates = [HasSSE1] in {
 697   let AddedComplexity = 15 in {
 698   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 699   // MOVSS to the lower bits.
 700   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 701             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 702   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 703             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 704   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 705             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 706   }
 707
 708   let AddedComplexity = 20 in {
 709   // MOVSSrm already zeros the high parts of the register.
 710   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 711             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 712   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 713             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 714   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 715             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 716   }
 717
 718   // Extract and store.
 719   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 720                    addr:$dst),
 721             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 722
 723   // Shuffle with MOVSS
 724   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 725             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 726   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 727             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 728 }
 729
 730 let Predicates = [HasSSE2] in {
 731   let AddedComplexity = 15 in {
 732   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 733   // MOVSD to the lower bits.
 734   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 735             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 736   }
 737
 738   let AddedComplexity = 20 in {
 739   // MOVSDrm already zeros the high parts of the register.
 740   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 741             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 742   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 743             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 744   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 745             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 746   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 747             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 748   def : Pat<(v2f64 (X86vzload addr:$src)),
 749             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 750   }
 751
 752   // Extract and store.
 753   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 754                    addr:$dst),
 755             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 756
 757   // Shuffle with MOVSD
 758   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 759             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 760   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 761             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 762   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 763             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 764   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 765             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 766
 767   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 768   // is during lowering, where it's not possible to recognize the fold cause
 769   // it has two uses through a bitcast. One use disappears at isel time and the
 770   // fold opportunity reappears.
 771   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 772             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 773   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 778             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 779 }
 780
 781 //===----------------------------------------------------------------------===//
 782 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 783 //===----------------------------------------------------------------------===//
 784
 785 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 786                             X86MemOperand x86memop, PatFrag ld_frag,
 787                             string asm, Domain d,
 788                             OpndItins itins,
 789                             bit IsReMaterializable = 1> {
 790 let neverHasSideEffects = 1 in
 791   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 792               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 793 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 794   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 795               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 796                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 797 }
 798
 799 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 800                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 801                               TB, VEX;
 802 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 803                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 804                               TB, OpSize, VEX;
 805 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 806                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 807                               TB, VEX;
 808 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 809                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 810                               TB, OpSize, VEX;
 811
 812 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 813                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 814                               TB, VEX;
 815 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 816                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 817                               TB, OpSize, VEX;
 818 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 819                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 820                               TB, VEX;
 821 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 822                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 823                               TB, OpSize, VEX;
 824 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               TB;
 827 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               TB, OpSize;
 830 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               TB;
 833 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               TB, OpSize;
 836
 837 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 838                    "movaps\t{$src, $dst|$dst, $src}",
 839                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 840                    IIC_SSE_MOVA_P_MR>, VEX;
 841 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 842                    "movapd\t{$src, $dst|$dst, $src}",
 843                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 844                    IIC_SSE_MOVA_P_MR>, VEX;
 845 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 846                    "movups\t{$src, $dst|$dst, $src}",
 847                    [(store (v4f32 VR128:$src), addr:$dst)],
 848                    IIC_SSE_MOVU_P_MR>, VEX;
 849 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 850                    "movupd\t{$src, $dst|$dst, $src}",
 851                    [(store (v2f64 VR128:$src), addr:$dst)],
 852                    IIC_SSE_MOVU_P_MR>, VEX;
 853 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 854                    "movaps\t{$src, $dst|$dst, $src}",
 855                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 856                    IIC_SSE_MOVA_P_MR>, VEX;
 857 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 858                    "movapd\t{$src, $dst|$dst, $src}",
 859                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 860                    IIC_SSE_MOVA_P_MR>, VEX;
 861 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 862                    "movups\t{$src, $dst|$dst, $src}",
 863                    [(store (v8f32 VR256:$src), addr:$dst)],
 864                    IIC_SSE_MOVU_P_MR>, VEX;
 865 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 866                    "movupd\t{$src, $dst|$dst, $src}",
 867                    [(store (v4f64 VR256:$src), addr:$dst)],
 868                    IIC_SSE_MOVU_P_MR>, VEX;
 869
 870 // For disassembler
 871 let isCodeGenOnly = 1 in {
 872   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 873                           (ins VR128:$src),
 874                           "movaps\t{$src, $dst|$dst, $src}", [],
 875                           IIC_SSE_MOVA_P_RR>, VEX;
 876   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 877                            (ins VR128:$src),
 878                            "movapd\t{$src, $dst|$dst, $src}", [],
 879                            IIC_SSE_MOVA_P_RR>, VEX;
 880   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 881                            (ins VR128:$src),
 882                            "movups\t{$src, $dst|$dst, $src}", [],
 883                            IIC_SSE_MOVU_P_RR>, VEX;
 884   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 885                            (ins VR128:$src),
 886                            "movupd\t{$src, $dst|$dst, $src}", [],
 887                            IIC_SSE_MOVU_P_RR>, VEX;
 888   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 889                             (ins VR256:$src),
 890                             "movaps\t{$src, $dst|$dst, $src}", [],
 891                             IIC_SSE_MOVA_P_RR>, VEX;
 892   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 893                             (ins VR256:$src),
 894                             "movapd\t{$src, $dst|$dst, $src}", [],
 895                             IIC_SSE_MOVA_P_RR>, VEX;
 896   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 897                             (ins VR256:$src),
 898                             "movups\t{$src, $dst|$dst, $src}", [],
 899                             IIC_SSE_MOVU_P_RR>, VEX;
 900   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 901                             (ins VR256:$src),
 902                             "movupd\t{$src, $dst|$dst, $src}", [],
 903                             IIC_SSE_MOVU_P_RR>, VEX;
 904 }
 905
 906 let Predicates = [HasAVX] in {
 907 def : Pat<(v8i32 (X86vzmovl
 908                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 909           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 910 def : Pat<(v4i64 (X86vzmovl
 911                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 912           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 913 def : Pat<(v8f32 (X86vzmovl
 914                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 915           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 916 def : Pat<(v4f64 (X86vzmovl
 917                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 918           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 919 }
 920
 921
 922 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 923           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 924 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 925           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 926
 927 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 928                    "movaps\t{$src, $dst|$dst, $src}",
 929                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 930                    IIC_SSE_MOVA_P_MR>;
 931 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 932                    "movapd\t{$src, $dst|$dst, $src}",
 933                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 934                    IIC_SSE_MOVA_P_MR>;
 935 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 936                    "movups\t{$src, $dst|$dst, $src}",
 937                    [(store (v4f32 VR128:$src), addr:$dst)],
 938                    IIC_SSE_MOVU_P_MR>;
 939 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 940                    "movupd\t{$src, $dst|$dst, $src}",
 941                    [(store (v2f64 VR128:$src), addr:$dst)],
 942                    IIC_SSE_MOVU_P_MR>;
 943
 944 // For disassembler
 945 let isCodeGenOnly = 1 in {
 946   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 947                          "movaps\t{$src, $dst|$dst, $src}", [],
 948                          IIC_SSE_MOVA_P_RR>;
 949   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 950                          "movapd\t{$src, $dst|$dst, $src}", [],
 951                          IIC_SSE_MOVA_P_RR>;
 952   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 953                          "movups\t{$src, $dst|$dst, $src}", [],
 954                          IIC_SSE_MOVU_P_RR>;
 955   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 956                          "movupd\t{$src, $dst|$dst, $src}", [],
 957                          IIC_SSE_MOVU_P_RR>;
 958 }
 959
 960 let Predicates = [HasAVX] in {
 961   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 962             (VMOVUPSmr addr:$dst, VR128:$src)>;
 963   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 964             (VMOVUPDmr addr:$dst, VR128:$src)>;
 965 }
 966
 967 let Predicates = [HasSSE1] in
 968   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 969             (MOVUPSmr addr:$dst, VR128:$src)>;
 970 let Predicates = [HasSSE2] in
 971   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 972             (MOVUPDmr addr:$dst, VR128:$src)>;
 973
 974 // Use vmovaps/vmovups for AVX integer load/store.
 975 let Predicates = [HasAVX] in {
 976   // 128-bit load/store
 977   def : Pat<(alignedloadv2i64 addr:$src),
 978             (VMOVAPSrm addr:$src)>;
 979   def : Pat<(loadv2i64 addr:$src),
 980             (VMOVUPSrm addr:$src)>;
 981
 982   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 983             (VMOVAPSmr addr:$dst, VR128:$src)>;
 984   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 985             (VMOVAPSmr addr:$dst, VR128:$src)>;
 986   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 987             (VMOVAPSmr addr:$dst, VR128:$src)>;
 988   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 989             (VMOVAPSmr addr:$dst, VR128:$src)>;
 990   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 991             (VMOVUPSmr addr:$dst, VR128:$src)>;
 992   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 993             (VMOVUPSmr addr:$dst, VR128:$src)>;
 994   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 995             (VMOVUPSmr addr:$dst, VR128:$src)>;
 996   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 997             (VMOVUPSmr addr:$dst, VR128:$src)>;
 998
 999   // 256-bit load/store
1000   def : Pat<(alignedloadv4i64 addr:$src),
1001             (VMOVAPSYrm addr:$src)>;
1002   def : Pat<(loadv4i64 addr:$src),
1003             (VMOVUPSYrm addr:$src)>;
1004   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1005             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1006   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1007             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1008   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1009             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1010   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1011             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1012   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1013             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1014   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1015             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1016   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1017             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1018   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1019             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1020 }
1021
1022 // Use movaps / movups for SSE integer load / store (one byte shorter).
1023 // The instructions selected below are then converted to MOVDQA/MOVDQU
1024 // during the SSE domain pass.
1025 let Predicates = [HasSSE1] in {
1026   def : Pat<(alignedloadv2i64 addr:$src),
1027             (MOVAPSrm addr:$src)>;
1028   def : Pat<(loadv2i64 addr:$src),
1029             (MOVUPSrm addr:$src)>;
1030
1031   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1032             (MOVAPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1034             (MOVAPSmr addr:$dst, VR128:$src)>;
1035   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1036             (MOVAPSmr addr:$dst, VR128:$src)>;
1037   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1038             (MOVAPSmr addr:$dst, VR128:$src)>;
1039   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1040             (MOVUPSmr addr:$dst, VR128:$src)>;
1041   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1042             (MOVUPSmr addr:$dst, VR128:$src)>;
1043   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1044             (MOVUPSmr addr:$dst, VR128:$src)>;
1045   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1046             (MOVUPSmr addr:$dst, VR128:$src)>;
1047 }
1048
1049 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1050 // bits are disregarded. FIXME: Set encoding to pseudo!
1051 let neverHasSideEffects = 1 in {
1052 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1053                        "movaps\t{$src, $dst|$dst, $src}", [],
1054                        IIC_SSE_MOVA_P_RR>, VEX;
1055 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1056                        "movapd\t{$src, $dst|$dst, $src}", [],
1057                        IIC_SSE_MOVA_P_RR>, VEX;
1058 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1059                      "movaps\t{$src, $dst|$dst, $src}", [],
1060                      IIC_SSE_MOVA_P_RR>;
1061 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1062                      "movapd\t{$src, $dst|$dst, $src}", [],
1063                      IIC_SSE_MOVA_P_RR>;
1064 }
1065
1066 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1067 // bits are disregarded. FIXME: Set encoding to pseudo!
1068 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1069 let isCodeGenOnly = 1 in {
1070   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1071                          "movaps\t{$src, $dst|$dst, $src}",
1072                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1073                          IIC_SSE_MOVA_P_RM>, VEX;
1074   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1075                          "movapd\t{$src, $dst|$dst, $src}",
1076                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1077                          IIC_SSE_MOVA_P_RM>, VEX;
1078 }
1079 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1080                      "movaps\t{$src, $dst|$dst, $src}",
1081                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1082                      IIC_SSE_MOVA_P_RM>;
1083 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1084                      "movapd\t{$src, $dst|$dst, $src}",
1085                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1086                      IIC_SSE_MOVA_P_RM>;
1087 }
1088
1089 //===----------------------------------------------------------------------===//
1090 // SSE 1 & 2 - Move Low packed FP Instructions
1091 //===----------------------------------------------------------------------===//
1092
1093 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1094                                  SDNode psnode, SDNode pdnode, string base_opc,
1095                                  string asm_opr, InstrItinClass itin> {
1096   def PSrm : PI<opc, MRMSrcMem,
1097          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1098          !strconcat(base_opc, "s", asm_opr),
1099      [(set RC:$dst,
1100        (psnode RC:$src1,
1101               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1102               itin, SSEPackedSingle>, TB;
1103
1104   def PDrm : PI<opc, MRMSrcMem,
1105          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1106          !strconcat(base_opc, "d", asm_opr),
1107      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1108                               (scalar_to_vector (loadf64 addr:$src2)))))],
1109               itin, SSEPackedDouble>, TB, OpSize;
1110 }
1111
1112 let AddedComplexity = 20 in {
1113   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1114                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1115                      IIC_SSE_MOV_LH>, VEX_4V;
1116 }
1117 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1118   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1119                                    "\t{$src2, $dst|$dst, $src2}",
1120                                    IIC_SSE_MOV_LH>;
1121 }
1122
1123 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1124                    "movlps\t{$src, $dst|$dst, $src}",
1125                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1126                                  (iPTR 0))), addr:$dst)],
1127                                  IIC_SSE_MOV_LH>, VEX;
1128 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1129                    "movlpd\t{$src, $dst|$dst, $src}",
1130                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1131                                  (iPTR 0))), addr:$dst)],
1132                                  IIC_SSE_MOV_LH>, VEX;
1133 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1134                    "movlps\t{$src, $dst|$dst, $src}",
1135                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1136                                  (iPTR 0))), addr:$dst)],
1137                                  IIC_SSE_MOV_LH>;
1138 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1139                    "movlpd\t{$src, $dst|$dst, $src}",
1140                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1141                                  (iPTR 0))), addr:$dst)],
1142                                  IIC_SSE_MOV_LH>;
1143
1144 let Predicates = [HasAVX] in {
1145   // Shuffle with VMOVLPS
1146   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1147             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1148   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1149             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1150
1151   // Shuffle with VMOVLPD
1152   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1153             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1154   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1155             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1156
1157   // Store patterns
1158   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1159                    addr:$src1),
1160             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1161   def : Pat<(store (v4i32 (X86Movlps
1162                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1163             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1164   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1165                    addr:$src1),
1166             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1167   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1168                    addr:$src1),
1169             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1170 }
1171
1172 let Predicates = [HasSSE1] in {
1173   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1174   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1175                                  (iPTR 0))), addr:$src1),
1176             (MOVLPSmr addr:$src1, VR128:$src2)>;
1177
1178   // Shuffle with MOVLPS
1179   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1180             (MOVLPSrm VR128:$src1, addr:$src2)>;
1181   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1182             (MOVLPSrm VR128:$src1, addr:$src2)>;
1183   def : Pat<(X86Movlps VR128:$src1,
1184                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1185             (MOVLPSrm VR128:$src1, addr:$src2)>;
1186
1187   // Store patterns
1188   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1189                                       addr:$src1),
1190             (MOVLPSmr addr:$src1, VR128:$src2)>;
1191   def : Pat<(store (v4i32 (X86Movlps
1192                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1193                               addr:$src1),
1194             (MOVLPSmr addr:$src1, VR128:$src2)>;
1195 }
1196
1197 let Predicates = [HasSSE2] in {
1198   // Shuffle with MOVLPD
1199   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1200             (MOVLPDrm VR128:$src1, addr:$src2)>;
1201   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1202             (MOVLPDrm VR128:$src1, addr:$src2)>;
1203
1204   // Store patterns
1205   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1206                            addr:$src1),
1207             (MOVLPDmr addr:$src1, VR128:$src2)>;
1208   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1209                            addr:$src1),
1210             (MOVLPDmr addr:$src1, VR128:$src2)>;
1211 }
1212
1213 //===----------------------------------------------------------------------===//
1214 // SSE 1 & 2 - Move Hi packed FP Instructions
1215 //===----------------------------------------------------------------------===//
1216
1217 let AddedComplexity = 20 in {
1218   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1219                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1220                      IIC_SSE_MOV_LH>, VEX_4V;
1221 }
1222 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1223   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1224                                    "\t{$src2, $dst|$dst, $src2}",
1225                                    IIC_SSE_MOV_LH>;
1226 }
1227
1228 // v2f64 extract element 1 is always custom lowered to unpack high to low
1229 // and extract element 0 so the non-store version isn't too horrible.
1230 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1231                    "movhps\t{$src, $dst|$dst, $src}",
1232                    [(store (f64 (vector_extract
1233                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1234                                             (bc_v2f64 (v4f32 VR128:$src))),
1235                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1236 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1237                    "movhpd\t{$src, $dst|$dst, $src}",
1238                    [(store (f64 (vector_extract
1239                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1240                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1241 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1242                    "movhps\t{$src, $dst|$dst, $src}",
1243                    [(store (f64 (vector_extract
1244                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                                             (bc_v2f64 (v4f32 VR128:$src))),
1246                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1247 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1248                    "movhpd\t{$src, $dst|$dst, $src}",
1249                    [(store (f64 (vector_extract
1250                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1251                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1252
1253 let Predicates = [HasAVX] in {
1254   // VMOVHPS patterns
1255   def : Pat<(X86Movlhps VR128:$src1,
1256                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1257             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1258   def : Pat<(X86Movlhps VR128:$src1,
1259                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1260             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1261
1262   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1263   // is during lowering, where it's not possible to recognize the load fold
1264   // cause it has two uses through a bitcast. One use disappears at isel time
1265   // and the fold opportunity reappears.
1266   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1267                       (scalar_to_vector (loadf64 addr:$src2)))),
1268             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1269 }
1270
1271 let Predicates = [HasSSE1] in {
1272   // MOVHPS patterns
1273   def : Pat<(X86Movlhps VR128:$src1,
1274                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1275             (MOVHPSrm VR128:$src1, addr:$src2)>;
1276   def : Pat<(X86Movlhps VR128:$src1,
1277                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1278             (MOVHPSrm VR128:$src1, addr:$src2)>;
1279 }
1280
1281 let Predicates = [HasSSE2] in {
1282   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1283   // is during lowering, where it's not possible to recognize the load fold
1284   // cause it has two uses through a bitcast. One use disappears at isel time
1285   // and the fold opportunity reappears.
1286   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1287                       (scalar_to_vector (loadf64 addr:$src2)))),
1288             (MOVHPDrm VR128:$src1, addr:$src2)>;
1289 }
1290
1291 //===----------------------------------------------------------------------===//
1292 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1293 //===----------------------------------------------------------------------===//
1294
1295 let AddedComplexity = 20 in {
1296   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1297                                        (ins VR128:$src1, VR128:$src2),
1298                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1299                       [(set VR128:$dst,
1300                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1301                         IIC_SSE_MOV_LH>,
1302                       VEX_4V;
1303   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1304                                        (ins VR128:$src1, VR128:$src2),
1305                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1306                       [(set VR128:$dst,
1307                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1308                         IIC_SSE_MOV_LH>,
1309                       VEX_4V;
1310 }
1311 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1312   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movlhps\t{$src2, $dst|$dst, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1317                         IIC_SSE_MOV_LH>;
1318   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1319                                        (ins VR128:$src1, VR128:$src2),
1320                       "movhlps\t{$src2, $dst|$dst, $src2}",
1321                       [(set VR128:$dst,
1322                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1323                         IIC_SSE_MOV_LH>;
1324 }
1325
1326 let Predicates = [HasAVX] in {
1327   // MOVLHPS patterns
1328   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1329             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1330   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1331             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1332
1333   // MOVHLPS patterns
1334   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1335             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1336 }
1337
1338 let Predicates = [HasSSE1] in {
1339   // MOVLHPS patterns
1340   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1341             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1342   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1343             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1344
1345   // MOVHLPS patterns
1346   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1347             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1348 }
1349
1350 //===----------------------------------------------------------------------===//
1351 // SSE 1 & 2 - Conversion Instructions
1352 //===----------------------------------------------------------------------===//
1353
1354 def SSE_CVT_PD : OpndItins<
1355   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1356 >;
1357
1358 def SSE_CVT_PS : OpndItins<
1359   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1360 >;
1361
1362 def SSE_CVT_Scalar : OpndItins<
1363   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1364 >;
1365
1366 def SSE_CVT_SS2SI_32 : OpndItins<
1367   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1368 >;
1369
1370 def SSE_CVT_SS2SI_64 : OpndItins<
1371   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1372 >;
1373
1374 def SSE_CVT_SD2SI : OpndItins<
1375   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1376 >;
1377
1378 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1379                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1380                      string asm, OpndItins itins> {
1381   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1382                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1383                         itins.rr>;
1384   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1385                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1386                         itins.rm>;
1387 }
1388
1389 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1390                        X86MemOperand x86memop, string asm, Domain d,
1391                        OpndItins itins> {
1392 let neverHasSideEffects = 1 in {
1393   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1394              [], itins.rr, d>;
1395   let mayLoad = 1 in
1396   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1397              [], itins.rm, d>;
1398 }
1399 }
1400
1401 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1402                           X86MemOperand x86memop, string asm> {
1403 let neverHasSideEffects = 1 in {
1404   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1405               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1406   let mayLoad = 1 in
1407   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1408               (ins DstRC:$src1, x86memop:$src),
1409               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1410 } // neverHasSideEffects = 1
1411 }
1412
1413 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1414                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1415                                 SSE_CVT_SS2SI_32>,
1416                                 XS, VEX, VEX_LIG;
1417 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1418                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1419                                 SSE_CVT_SS2SI_64>,
1420                                 XS, VEX, VEX_W, VEX_LIG;
1421 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1422                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1423                                 SSE_CVT_SD2SI>,
1424                                 XD, VEX, VEX_LIG;
1425 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1426                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1427                                 SSE_CVT_SD2SI>,
1428                                 XD, VEX, VEX_W, VEX_LIG;
1429
1430 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1431 // register, but the same isn't true when only using memory operands,
1432 // provide other assembly "l" and "q" forms to address this explicitly
1433 // where appropriate to do so.
1434 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1435                                   XS, VEX_4V, VEX_LIG;
1436 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1437                                   XS, VEX_4V, VEX_W, VEX_LIG;
1438 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1439                                   XD, VEX_4V, VEX_LIG;
1440 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1441                                   XD, VEX_4V, VEX_W, VEX_LIG;
1442
1443 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1444                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1445 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1446                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1447
1448 let Predicates = [HasAVX], AddedComplexity = 1 in {
1449   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1450             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1451   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1452             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1453   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1454             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1455   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1456             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1457
1458   def : Pat<(f32 (sint_to_fp GR32:$src)),
1459             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1460   def : Pat<(f32 (sint_to_fp GR64:$src)),
1461             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1462   def : Pat<(f64 (sint_to_fp GR32:$src)),
1463             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1464   def : Pat<(f64 (sint_to_fp GR64:$src)),
1465             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1466 }
1467
1468 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1469                       "cvttss2si\t{$src, $dst|$dst, $src}",
1470                       SSE_CVT_SS2SI_32>, XS;
1471 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1472                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1473                       SSE_CVT_SS2SI_64>, XS, REX_W;
1474 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1475                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1476                       SSE_CVT_SD2SI>, XD;
1477 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1478                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1479                       SSE_CVT_SD2SI>, XD, REX_W;
1480 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1481                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1482                       SSE_CVT_Scalar>, XS;
1483 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1484                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1485                       SSE_CVT_Scalar>, XS, REX_W;
1486 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1487                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1488                       SSE_CVT_Scalar>, XD;
1489 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1490                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1491                       SSE_CVT_Scalar>, XD, REX_W;
1492
1493 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1494 // and/or XMM operand(s).
1495
1496 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1497                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1498                          string asm, OpndItins itins> {
1499   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1500               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1501               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1502   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1503               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1504               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1505 }
1506
1507 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1508                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1509                     PatFrag ld_frag, string asm, OpndItins itins,
1510                     bit Is2Addr = 1> {
1511   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1512               !if(Is2Addr,
1513                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1514                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1515               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1516               itins.rr>;
1517   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1518               (ins DstRC:$src1, x86memop:$src2),
1519               !if(Is2Addr,
1520                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1521                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1522               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1523               itins.rm>;
1524 }
1525
1526 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1527                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1528                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1529 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1530                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1531                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1532
1533 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1534                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1535 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1536                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1537
1538
1539 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1540           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1541           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1542 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1543           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1544           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1545           VEX_W;
1546 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1547           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1548           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1549 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1550           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1551           SSE_CVT_Scalar, 0>, XD,
1552           VEX_4V, VEX_W;
1553
1554 let Constraints = "$src1 = $dst" in {
1555   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1556                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1557                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1558   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1559                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1560                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1561   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1562                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1563                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1564   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1565                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1566                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1567 }
1568
1569 /// SSE 1 Only
1570
1571 // Aliases for intrinsics
1572 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1573                                     ssmem, sse_load_f32, "cvttss2si",
1574                                     SSE_CVT_SS2SI_32>, XS, VEX;
1575 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1576                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1577                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1578                                    XS, VEX, VEX_W;
1579 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1580                                     sdmem, sse_load_f64, "cvttsd2si",
1581                                     SSE_CVT_SD2SI>, XD, VEX;
1582 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1583                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1584                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1585                                   XD, VEX, VEX_W;
1586 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1587                                     ssmem, sse_load_f32, "cvttss2si",
1588                                     SSE_CVT_SS2SI_32>, XS;
1589 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1590                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1591                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1592 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1593                                     sdmem, sse_load_f64, "cvttsd2si",
1594                                     SSE_CVT_SD2SI>, XD;
1595 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1596                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1597                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1598
1599 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1600                                   ssmem, sse_load_f32, "cvtss2si{l}",
1601                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1602 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1603                                   ssmem, sse_load_f32, "cvtss2si{q}",
1604                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1605
1606 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1607                                ssmem, sse_load_f32, "cvtss2si{l}",
1608                                SSE_CVT_SS2SI_32>, XS;
1609 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1610                                  ssmem, sse_load_f32, "cvtss2si{q}",
1611                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1612
1613 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1614                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1615                                SSEPackedSingle, SSE_CVT_PS>,
1616                                TB, VEX, Requires<[HasAVX]>;
1617 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1618                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1619                                SSEPackedSingle, SSE_CVT_PS>,
1620                                TB, VEX, Requires<[HasAVX]>;
1621
1622 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1623                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1624                             SSEPackedSingle, SSE_CVT_PS>,
1625                             TB, Requires<[HasSSE2]>;
1626
1627 /// SSE 2 Only
1628
1629 // Convert scalar double to scalar single
1630 let neverHasSideEffects = 1 in {
1631 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1632                        (ins FR64:$src1, FR64:$src2),
1633                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1634                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1635 let mayLoad = 1 in
1636 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1637                        (ins FR64:$src1, f64mem:$src2),
1638                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1639                       [], IIC_SSE_CVT_Scalar_RM>,
1640                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1641 }
1642
1643 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1644           Requires<[HasAVX]>;
1645
1646 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1647                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1648                       [(set FR32:$dst, (fround FR64:$src))],
1649                       IIC_SSE_CVT_Scalar_RR>;
1650 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1651                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1652                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1653                       IIC_SSE_CVT_Scalar_RM>,
1654                       XD,
1655                   Requires<[HasSSE2, OptForSize]>;
1656
1657 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1658                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1659                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1660                        [(set VR128:$dst,
1661                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1662                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1663 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1664                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1665                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1666                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1667                                           VR128:$src1, sse_load_f64:$src2))],
1668                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1669
1670 let Constraints = "$src1 = $dst" in {
1671 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1672                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1673                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1674                        [(set VR128:$dst,
1675                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1676                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[HasSSE2]>;
1677 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1678                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1679                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1680                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1681                                           VR128:$src1, sse_load_f64:$src2))],
1682                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[HasSSE2]>;
1683 }
1684
1685 // Convert scalar single to scalar double
1686 // SSE2 instructions with XS prefix
1687 let neverHasSideEffects = 1 in {
1688 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1689                     (ins FR32:$src1, FR32:$src2),
1690                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1691                     [], IIC_SSE_CVT_Scalar_RR>,
1692                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1693 let mayLoad = 1 in
1694 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1695                     (ins FR32:$src1, f32mem:$src2),
1696                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1697                     [], IIC_SSE_CVT_Scalar_RM>,
1698                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1699 }
1700
1701 let AddedComplexity = 1 in { // give AVX priority
1702   def : Pat<(f64 (fextend FR32:$src)),
1703             (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1704   def : Pat<(fextend (loadf32 addr:$src)),
1705             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1706
1707   def : Pat<(extloadf32 addr:$src),
1708             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1709             Requires<[HasAVX, OptForSize]>;
1710   def : Pat<(extloadf32 addr:$src),
1711             (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1712             Requires<[HasAVX, OptForSpeed]>;
1713 } // AddedComplexity = 1
1714
1715 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1716                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1717                    [(set FR64:$dst, (fextend FR32:$src))],
1718                    IIC_SSE_CVT_Scalar_RR>, XS,
1719                  Requires<[HasSSE2]>;
1720 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1721                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1722                    [(set FR64:$dst, (extloadf32 addr:$src))],
1723                    IIC_SSE_CVT_Scalar_RM>, XS,
1724                  Requires<[HasSSE2, OptForSize]>;
1725
1726 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1727 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1728 // combine.
1729 // Since these loads aren't folded into the fextend, we have to match it
1730 // explicitly here.
1731 def : Pat<(fextend (loadf32 addr:$src)),
1732           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1733 def : Pat<(extloadf32 addr:$src),
1734           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1735
1736 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1737                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1738                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1739                     [(set VR128:$dst,
1740                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1741                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1742 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1743                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1744                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1745                     [(set VR128:$dst,
1746                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1747                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1748 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1749 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1750                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1751                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1752                     [(set VR128:$dst,
1753                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1754                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[HasSSE2]>;
1755 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1756                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1757                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1758                     [(set VR128:$dst,
1759                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1760                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[HasSSE2]>;
1761 }
1762
1763 // Convert packed single/double fp to doubleword
1764 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1765                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1766                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1767                        IIC_SSE_CVT_PS_RR>, VEX;
1768 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1769                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1770                        [(set VR128:$dst,
1771                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1772                        IIC_SSE_CVT_PS_RM>, VEX;
1773 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1774                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1775                         [(set VR256:$dst,
1776                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1777                         IIC_SSE_CVT_PS_RR>, VEX;
1778 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1779                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1780                         [(set VR256:$dst,
1781                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1782                         IIC_SSE_CVT_PS_RM>, VEX;
1783 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1784                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1785                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1786                      IIC_SSE_CVT_PS_RR>;
1787 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1788                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1789                      [(set VR128:$dst,
1790                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1791                      IIC_SSE_CVT_PS_RM>;
1792
1793
1794 // Convert Packed Double FP to Packed DW Integers
1795 let Predicates = [HasAVX] in {
1796 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1797 // register, but the same isn't true when using memory operands instead.
1798 // Provide other assembly rr and rm forms to address this explicitly.
1799 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1800                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1801                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1802                        VEX;
1803
1804 // XMM only
1805 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1806                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1807 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1808                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1809                        [(set VR128:$dst,
1810                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1811
1812 // YMM only
1813 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1814                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1815                        [(set VR128:$dst,
1816                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX;
1817 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1818                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1819                        [(set VR128:$dst,
1820                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1821                        VEX, VEX_L;
1822 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1823                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1824 }
1825
1826 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1827                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1828                       [(set VR128:$dst,
1829                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1830                       IIC_SSE_CVT_PD_RM>;
1831 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1832                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1833                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1834                       IIC_SSE_CVT_PD_RR>;
1835
1836 // Convert with truncation packed single/double fp to doubleword
1837 // SSE2 packed instructions with XS prefix
1838 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1839                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1840                          [(set VR128:$dst,
1841                            (int_x86_sse2_cvttps2dq VR128:$src))],
1842                          IIC_SSE_CVT_PS_RR>, VEX;
1843 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1844                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1845                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1846                                             (memopv4f32 addr:$src)))],
1847                          IIC_SSE_CVT_PS_RM>, VEX;
1848 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1849                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1850                           [(set VR256:$dst,
1851                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1852                           IIC_SSE_CVT_PS_RR>, VEX;
1853 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1854                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1855                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1856                                              (memopv8f32 addr:$src)))],
1857                           IIC_SSE_CVT_PS_RM>, VEX;
1858
1859 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1860                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1861                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1862                        IIC_SSE_CVT_PS_RR>;
1863 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1864                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1865                        [(set VR128:$dst,
1866                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1867                        IIC_SSE_CVT_PS_RM>;
1868
1869 let Predicates = [HasAVX] in {
1870   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1871             (VCVTDQ2PSrr VR128:$src)>;
1872   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1873             (VCVTDQ2PSrm addr:$src)>;
1874
1875   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1876             (VCVTDQ2PSrr VR128:$src)>;
1877   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1878             (VCVTDQ2PSrm addr:$src)>;
1879
1880   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1881             (VCVTTPS2DQrr VR128:$src)>;
1882   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1883             (VCVTTPS2DQrm addr:$src)>;
1884
1885   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1886             (VCVTDQ2PSYrr VR256:$src)>;
1887   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1888             (VCVTDQ2PSYrm addr:$src)>;
1889
1890   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1891             (VCVTTPS2DQYrr VR256:$src)>;
1892   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1893             (VCVTTPS2DQYrm addr:$src)>;
1894 }
1895
1896 let Predicates = [HasSSE2] in {
1897   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1898             (CVTDQ2PSrr VR128:$src)>;
1899   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1900             (CVTDQ2PSrm addr:$src)>;
1901
1902   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1903             (CVTDQ2PSrr VR128:$src)>;
1904   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1905             (CVTDQ2PSrm addr:$src)>;
1906
1907   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1908             (CVTTPS2DQrr VR128:$src)>;
1909   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1910             (CVTTPS2DQrm addr:$src)>;
1911 }
1912
1913 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1914                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1915                         [(set VR128:$dst,
1916                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1917                               IIC_SSE_CVT_PD_RR>, VEX;
1918
1919 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1920 // register, but the same isn't true when using memory operands instead.
1921 // Provide other assembly rr and rm forms to address this explicitly.
1922
1923 // XMM only
1924 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1925                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1926 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1927                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1928                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1929                                             (memopv2f64 addr:$src)))],
1930                          IIC_SSE_CVT_PD_RM>, VEX;
1931
1932 // YMM only
1933 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1934                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1935                          [(set VR128:$dst,
1936                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1937                          IIC_SSE_CVT_PD_RR>, VEX;
1938 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1939                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1940                          [(set VR128:$dst,
1941                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1942                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1943 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1944                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1945
1946 let Predicates = [HasAVX] in {
1947   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1948             (VCVTTPD2DQYrr VR256:$src)>;
1949   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1950             (VCVTTPD2DQYrm addr:$src)>;
1951 } // Predicates = [HasAVX]
1952
1953 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1954                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1955                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1956                       IIC_SSE_CVT_PD_RR>;
1957 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1958                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1959                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1960                                         (memopv2f64 addr:$src)))],
1961                                         IIC_SSE_CVT_PD_RM>;
1962
1963 // Convert packed single to packed double
1964 let Predicates = [HasAVX] in {
1965                   // SSE2 instructions without OpSize prefix
1966 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1967                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1968                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1969                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1970 let neverHasSideEffects = 1, mayLoad = 1 in
1971 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1972                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1973                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1974 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1975                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1976                      [(set VR256:$dst,
1977                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
1978                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1979 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1980                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1981                      [(set VR256:$dst,
1982                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
1983                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1984 }
1985
1986 let Predicates = [HasSSE2] in {
1987 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1988                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1989                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1990                        IIC_SSE_CVT_PD_RR>, TB;
1991 let neverHasSideEffects = 1, mayLoad = 1 in
1992 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1993                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
1994                        IIC_SSE_CVT_PD_RM>, TB;
1995 }
1996
1997 // Convert Packed DW Integers to Packed Double FP
1998 let Predicates = [HasAVX] in {
1999 let neverHasSideEffects = 1, mayLoad = 1 in
2000 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2001                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2002                      []>, VEX;
2003 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2004                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2005                      [(set VR128:$dst,
2006                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2007 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2008                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2009                      [(set VR256:$dst,
2010                        (int_x86_avx_cvtdq2_pd_256
2011                         (bitconvert (memopv2i64 addr:$src))))]>, VEX;
2012 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2013                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2014                      [(set VR256:$dst,
2015                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX;
2016 }
2017
2018 let neverHasSideEffects = 1, mayLoad = 1 in
2019 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2020                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2021                        IIC_SSE_CVT_PD_RR>;
2022 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2023                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2024                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2025                        IIC_SSE_CVT_PD_RM>;
2026
2027 // AVX 256-bit register conversion intrinsics
2028 let Predicates = [HasAVX] in {
2029   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2030             (VCVTDQ2PDYrr VR128:$src)>;
2031   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2032             (VCVTDQ2PDYrm addr:$src)>;
2033 } // Predicates = [HasAVX]
2034
2035 // Convert packed double to packed single
2036 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2037 // register, but the same isn't true when using memory operands instead.
2038 // Provide other assembly rr and rm forms to address this explicitly.
2039 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2040                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2041                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2042                        IIC_SSE_CVT_PD_RR>, VEX;
2043
2044 // XMM only
2045 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2046                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2047 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2048                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2049                         [(set VR128:$dst,
2050                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2051                         IIC_SSE_CVT_PD_RM>, VEX;
2052
2053 // YMM only
2054 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2055                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2056                         [(set VR128:$dst,
2057                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2058                         IIC_SSE_CVT_PD_RR>, VEX;
2059 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2060                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2061                         [(set VR128:$dst,
2062                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2063                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2064 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2065                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2066
2067 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2068                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2069                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2070                      IIC_SSE_CVT_PD_RR>;
2071 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2072                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2073                      [(set VR128:$dst,
2074                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2075                      IIC_SSE_CVT_PD_RM>;
2076
2077
2078 // AVX 256-bit register conversion intrinsics
2079 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2080 // whenever possible to avoid declaring two versions of each one.
2081 let Predicates = [HasAVX] in {
2082   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2083             (VCVTDQ2PSYrr VR256:$src)>;
2084   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2085             (VCVTDQ2PSYrm addr:$src)>;
2086
2087   // Match fround and fextend for 128/256-bit conversions
2088   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2089             (VCVTPD2PSYrr VR256:$src)>;
2090   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2091             (VCVTPD2PSYrm addr:$src)>;
2092
2093   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2094             (VCVTPS2PDrr VR128:$src)>;
2095   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2096             (VCVTPS2PDYrr VR128:$src)>;
2097   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2098             (VCVTPS2PDYrm addr:$src)>;
2099 }
2100
2101 let Predicates = [HasSSE2] in {
2102   // Match fextend for 128 conversions
2103   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2104             (CVTPS2PDrr VR128:$src)>;
2105 }
2106
2107 //===----------------------------------------------------------------------===//
2108 // SSE 1 & 2 - Compare Instructions
2109 //===----------------------------------------------------------------------===//
2110
2111 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2112 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2113                             Operand CC, SDNode OpNode, ValueType VT,
2114                             PatFrag ld_frag, string asm, string asm_alt,
2115                             OpndItins itins> {
2116   def rr : SIi8<0xC2, MRMSrcReg,
2117                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2118                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2119                 itins.rr>;
2120   def rm : SIi8<0xC2, MRMSrcMem,
2121                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2122                 [(set RC:$dst, (OpNode (VT RC:$src1),
2123                                          (ld_frag addr:$src2), imm:$cc))],
2124                                          itins.rm>;
2125
2126   // Accept explicit immediate argument form instead of comparison code.
2127   let neverHasSideEffects = 1 in {
2128     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2129                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2130                       IIC_SSE_ALU_F32S_RR>;
2131     let mayLoad = 1 in
2132     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2133                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2134                       IIC_SSE_ALU_F32S_RM>;
2135   }
2136 }
2137
2138 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2139                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2140                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2141                  SSE_ALU_F32S>,
2142                  XS, VEX_4V, VEX_LIG;
2143 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2144                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2145                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2146                  SSE_ALU_F32S>, // same latency as 32 bit compare
2147                  XD, VEX_4V, VEX_LIG;
2148
2149 let Constraints = "$src1 = $dst" in {
2150   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2151                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2152                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2153                   XS;
2154   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2155                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2156                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2157                   SSE_ALU_F32S>, // same latency as 32 bit compare
2158                   XD;
2159 }
2160
2161 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2162                          Intrinsic Int, string asm, OpndItins itins> {
2163   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2164                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2165                         [(set VR128:$dst, (Int VR128:$src1,
2166                                                VR128:$src, imm:$cc))],
2167                                                itins.rr>;
2168   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2169                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2170                         [(set VR128:$dst, (Int VR128:$src1,
2171                                                (load addr:$src), imm:$cc))],
2172                                                itins.rm>;
2173 }
2174
2175 // Aliases to match intrinsics which expect XMM operand(s).
2176 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2177                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2178                      SSE_ALU_F32S>,
2179                      XS, VEX_4V;
2180 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2181                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2182                      SSE_ALU_F32S>, // same latency as f32
2183                      XD, VEX_4V;
2184 let Constraints = "$src1 = $dst" in {
2185   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2186                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2187                        SSE_ALU_F32S>, XS;
2188   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2189                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2190                        SSE_ALU_F32S>, // same latency as f32
2191                        XD;
2192 }
2193
2194
2195 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2196 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2197                             ValueType vt, X86MemOperand x86memop,
2198                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2199   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2200                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2201                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2202                      IIC_SSE_COMIS_RR, d>;
2203   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2204                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2205                      [(set EFLAGS, (OpNode (vt RC:$src1),
2206                                            (ld_frag addr:$src2)))],
2207                                            IIC_SSE_COMIS_RM, d>;
2208 }
2209
2210 let Defs = [EFLAGS] in {
2211   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2212                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2213   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2214                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2215                                   VEX_LIG;
2216   let Pattern = []<dag> in {
2217     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2218                                     "comiss", SSEPackedSingle>, TB, VEX,
2219                                     VEX_LIG;
2220     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2221                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2222                                     VEX_LIG;
2223   }
2224
2225   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2226                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2227   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2228                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2229
2230   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2231                             load, "comiss", SSEPackedSingle>, TB, VEX;
2232   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2233                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2234   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2235                                   "ucomiss", SSEPackedSingle>, TB;
2236   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2237                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2238
2239   let Pattern = []<dag> in {
2240     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2241                                     "comiss", SSEPackedSingle>, TB;
2242     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2243                                     "comisd", SSEPackedDouble>, TB, OpSize;
2244   }
2245
2246   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2247                               load, "ucomiss", SSEPackedSingle>, TB;
2248   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2249                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2250
2251   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2252                                   "comiss", SSEPackedSingle>, TB;
2253   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2254                                   "comisd", SSEPackedDouble>, TB, OpSize;
2255 } // Defs = [EFLAGS]
2256
2257 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2258 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2259                             Operand CC, Intrinsic Int, string asm,
2260                             string asm_alt, Domain d> {
2261   def rri : PIi8<0xC2, MRMSrcReg,
2262              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2263              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2264              IIC_SSE_CMPP_RR, d>;
2265   def rmi : PIi8<0xC2, MRMSrcMem,
2266              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2267              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2268              IIC_SSE_CMPP_RM, d>;
2269
2270   // Accept explicit immediate argument form instead of comparison code.
2271   let neverHasSideEffects = 1 in {
2272     def rri_alt : PIi8<0xC2, MRMSrcReg,
2273                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2274                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2275     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2276                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2277                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2278   }
2279 }
2280
2281 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2282                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2283                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2284                SSEPackedSingle>, TB, VEX_4V;
2285 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2286                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2287                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2288                SSEPackedDouble>, TB, OpSize, VEX_4V;
2289 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2290                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2291                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2292                SSEPackedSingle>, TB, VEX_4V;
2293 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2294                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2295                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2296                SSEPackedDouble>, TB, OpSize, VEX_4V;
2297 let Constraints = "$src1 = $dst" in {
2298   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2299                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2300                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2301                  SSEPackedSingle>, TB;
2302   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2303                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2304                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2305                  SSEPackedDouble>, TB, OpSize;
2306 }
2307
2308 let Predicates = [HasAVX] in {
2309 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2310           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2311 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2312           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2313 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2314           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2315 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2316           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2317
2318 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2319           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2320 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2321           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2322 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2323           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2324 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2325           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2326 }
2327
2328 let Predicates = [HasSSE1] in {
2329 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2330           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2331 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2332           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2333 }
2334
2335 let Predicates = [HasSSE2] in {
2336 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2337           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2338 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2339           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2340 }
2341
2342 //===----------------------------------------------------------------------===//
2343 // SSE 1 & 2 - Shuffle Instructions
2344 //===----------------------------------------------------------------------===//
2345
2346 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2347 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2348                          ValueType vt, string asm, PatFrag mem_frag,
2349                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2350   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2351                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2352                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2353                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2354   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2355     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2356                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2357                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2358                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2359 }
2360
2361 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2362            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2363            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2364 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2365            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2366            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2367 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2368            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2369            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2370 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2371            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2372            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2373
2374 let Constraints = "$src1 = $dst" in {
2375   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2376                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2377                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2378                     TB;
2379   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2380                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2381                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2382                     TB, OpSize;
2383 }
2384
2385 let Predicates = [HasAVX] in {
2386   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2387                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2388             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2389   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2390             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2391
2392   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2393                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2394             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2395   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2396             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2397
2398   // 256-bit patterns
2399   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2400             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2401   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2402                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2403             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2404
2405   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2406             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2407   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2408                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2409             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2410 }
2411
2412 let Predicates = [HasSSE1] in {
2413   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2414                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2415             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2416   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2417             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2418 }
2419
2420 let Predicates = [HasSSE2] in {
2421   // Generic SHUFPD patterns
2422   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2423                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2424             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2425   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2426             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2427 }
2428
2429 //===----------------------------------------------------------------------===//
2430 // SSE 1 & 2 - Unpack Instructions
2431 //===----------------------------------------------------------------------===//
2432
2433 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2434 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2435                                    PatFrag mem_frag, RegisterClass RC,
2436                                    X86MemOperand x86memop, string asm,
2437                                    Domain d> {
2438     def rr : PI<opc, MRMSrcReg,
2439                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2440                 asm, [(set RC:$dst,
2441                            (vt (OpNode RC:$src1, RC:$src2)))],
2442                            IIC_SSE_UNPCK, d>;
2443     def rm : PI<opc, MRMSrcMem,
2444                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2445                 asm, [(set RC:$dst,
2446                            (vt (OpNode RC:$src1,
2447                                        (mem_frag addr:$src2))))],
2448                                        IIC_SSE_UNPCK, d>;
2449 }
2450
2451 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2452       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2453                      SSEPackedSingle>, TB, VEX_4V;
2454 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2455       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2457 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2458       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2459                      SSEPackedSingle>, TB, VEX_4V;
2460 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2461       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2462                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2463
2464 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2465       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2466                      SSEPackedSingle>, TB, VEX_4V;
2467 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2468       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2469                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2470 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2471       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2472                      SSEPackedSingle>, TB, VEX_4V;
2473 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2474       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2475                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2476
2477 let Constraints = "$src1 = $dst" in {
2478   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2479         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2480                        SSEPackedSingle>, TB;
2481   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2482         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2483                        SSEPackedDouble>, TB, OpSize;
2484   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2485         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2486                        SSEPackedSingle>, TB;
2487   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2488         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2489                        SSEPackedDouble>, TB, OpSize;
2490 } // Constraints = "$src1 = $dst"
2491
2492 let Predicates = [HasAVX1Only] in {
2493   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2494             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2495   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2496             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2497   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2498             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2499   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2500             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2501
2502   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2503             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2504   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2505             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2506   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2507             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2508   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2509             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2510 }
2511
2512 let Predicates = [HasAVX], AddedComplexity = 1 in {
2513   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2514   // problem is during lowering, where it's not possible to recognize the load
2515   // fold cause it has two uses through a bitcast. One use disappears at isel
2516   // time and the fold opportunity reappears.
2517   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2518             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2519 }
2520
2521 let Predicates = [HasSSE2] in {
2522   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2523   // problem is during lowering, where it's not possible to recognize the load
2524   // fold cause it has two uses through a bitcast. One use disappears at isel
2525   // time and the fold opportunity reappears.
2526   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2527             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2528 }
2529
2530 //===----------------------------------------------------------------------===//
2531 // SSE 1 & 2 - Extract Floating-Point Sign mask
2532 //===----------------------------------------------------------------------===//
2533
2534 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2535 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2536                                 Domain d> {
2537   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2538                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2539                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2540   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2541                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2542                 IIC_SSE_MOVMSK, d>, REX_W;
2543 }
2544
2545 let Predicates = [HasAVX] in {
2546   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2547                                         "movmskps", SSEPackedSingle>, TB, VEX;
2548   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2549                                         "movmskpd", SSEPackedDouble>, TB,
2550                                         OpSize, VEX;
2551   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2552                                         "movmskps", SSEPackedSingle>, TB, VEX;
2553   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2554                                         "movmskpd", SSEPackedDouble>, TB,
2555                                         OpSize, VEX;
2556
2557   def : Pat<(i32 (X86fgetsign FR32:$src)),
2558             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2559   def : Pat<(i64 (X86fgetsign FR32:$src)),
2560             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2561   def : Pat<(i32 (X86fgetsign FR64:$src)),
2562             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2563   def : Pat<(i64 (X86fgetsign FR64:$src)),
2564             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2565
2566   // Assembler Only
2567   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2568              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2569              SSEPackedSingle>, TB, VEX;
2570   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2571              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2572              SSEPackedDouble>, TB,
2573              OpSize, VEX;
2574   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2575              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2576              SSEPackedSingle>, TB, VEX;
2577   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2578              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2579              SSEPackedDouble>, TB,
2580              OpSize, VEX;
2581 }
2582
2583 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2584                                      SSEPackedSingle>, TB;
2585 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2586                                      SSEPackedDouble>, TB, OpSize;
2587
2588 def : Pat<(i32 (X86fgetsign FR32:$src)),
2589           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2590       Requires<[HasSSE1]>;
2591 def : Pat<(i64 (X86fgetsign FR32:$src)),
2592           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2593       Requires<[HasSSE1]>;
2594 def : Pat<(i32 (X86fgetsign FR64:$src)),
2595           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2596       Requires<[HasSSE2]>;
2597 def : Pat<(i64 (X86fgetsign FR64:$src)),
2598           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2599       Requires<[HasSSE2]>;
2600
2601 //===---------------------------------------------------------------------===//
2602 // SSE2 - Packed Integer Logical Instructions
2603 //===---------------------------------------------------------------------===//
2604
2605 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2606
2607 /// PDI_binop_rm - Simple SSE2 binary operator.
2608 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2609                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2610                         X86MemOperand x86memop,
2611                         OpndItins itins,
2612                         bit IsCommutable = 0,
2613                         bit Is2Addr = 1> {
2614   let isCommutable = IsCommutable in
2615   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2616        (ins RC:$src1, RC:$src2),
2617        !if(Is2Addr,
2618            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2619            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2620        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2621   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2622        (ins RC:$src1, x86memop:$src2),
2623        !if(Is2Addr,
2624            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2625            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2626        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2627                                      (bitconvert (memop_frag addr:$src2)))))],
2628                                      itins.rm>;
2629 }
2630 } // ExeDomain = SSEPackedInt
2631
2632 // These are ordered here for pattern ordering requirements with the fp versions
2633
2634 let Predicates = [HasAVX] in {
2635 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2636                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2637 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2638                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2639 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2640                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2641 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2642                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2643 }
2644
2645 let Constraints = "$src1 = $dst" in {
2646 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2647                          i128mem, SSE_BIT_ITINS_P, 1>;
2648 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2649                          i128mem, SSE_BIT_ITINS_P, 1>;
2650 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2651                          i128mem, SSE_BIT_ITINS_P, 1>;
2652 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2653                           i128mem, SSE_BIT_ITINS_P, 0>;
2654 } // Constraints = "$src1 = $dst"
2655
2656 let Predicates = [HasAVX2] in {
2657 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2658                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2659 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2660                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2661 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2662                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2663 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2664                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2665 }
2666
2667 //===----------------------------------------------------------------------===//
2668 // SSE 1 & 2 - Logical Instructions
2669 //===----------------------------------------------------------------------===//
2670
2671 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2672 ///
2673 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2674                                        SDNode OpNode, OpndItins itins> {
2675   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2676               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2677               TB, VEX_4V;
2678
2679   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2680         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2681         TB, OpSize, VEX_4V;
2682
2683   let Constraints = "$src1 = $dst" in {
2684     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2685                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2686                 TB;
2687
2688     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2689                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2690                 TB, OpSize;
2691   }
2692 }
2693
2694 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2695 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2696               SSE_BIT_ITINS_P>;
2697 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2698               SSE_BIT_ITINS_P>;
2699 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2700               SSE_BIT_ITINS_P>;
2701
2702 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2703   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2704                 SSE_BIT_ITINS_P>;
2705
2706 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2707 ///
2708 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2709                                    SDNode OpNode> {
2710   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2711   // are all promoted to v2i64, and the patterns are covered by the int
2712   // version. This is needed in SSE only, because v2i64 isn't supported on
2713   // SSE1, but only on SSE2.
2714   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2715        !strconcat(OpcodeStr, "ps"), f128mem, [],
2716        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2717                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2718
2719   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2720        !strconcat(OpcodeStr, "pd"), f128mem,
2721        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2722                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2723        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2724                                  (memopv2i64 addr:$src2)))], 0>,
2725                                                  TB, OpSize, VEX_4V;
2726   let Constraints = "$src1 = $dst" in {
2727     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2728          !strconcat(OpcodeStr, "ps"), f128mem,
2729          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2730          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2731                                    (memopv2i64 addr:$src2)))]>, TB;
2732
2733     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2734          !strconcat(OpcodeStr, "pd"), f128mem,
2735          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2736                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2737          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2738                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2739   }
2740 }
2741
2742 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2743 ///
2744 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2745                                      SDNode OpNode> {
2746     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2747           !strconcat(OpcodeStr, "ps"), f256mem,
2748           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2749           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2750                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2751
2752     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2753           !strconcat(OpcodeStr, "pd"), f256mem,
2754           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2755                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2756           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2757                                     (memopv4i64 addr:$src2)))], 0>,
2758                                     TB, OpSize, VEX_4V;
2759 }
2760
2761 // AVX 256-bit packed logical ops forms
2762 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2763 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2764 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2765 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2766
2767 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2768 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2769 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2770 let isCommutable = 0 in
2771   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2772
2773 //===----------------------------------------------------------------------===//
2774 // SSE 1 & 2 - Arithmetic Instructions
2775 //===----------------------------------------------------------------------===//
2776
2777 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2778 /// vector forms.
2779 ///
2780 /// In addition, we also have a special variant of the scalar form here to
2781 /// represent the associated intrinsic operation.  This form is unlike the
2782 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2783 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2784 ///
2785 /// These three forms can each be reg+reg or reg+mem.
2786 ///
2787
2788 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2789 /// classes below
2790 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2791                                   SizeItins itins,
2792                                   bit Is2Addr = 1> {
2793   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2794                             OpNode, FR32, f32mem,
2795                             itins.s, Is2Addr>, XS;
2796   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2797                             OpNode, FR64, f64mem,
2798                             itins.d, Is2Addr>, XD;
2799 }
2800
2801 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2802                                    SizeItins itins,
2803                                    bit Is2Addr = 1> {
2804   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2805               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2806               TB;
2807   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2808               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2809               TB, OpSize;
2810 }
2811
2812 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2813                                     SDNode OpNode,
2814                                     SizeItins itins> {
2815   defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2816                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2817                 TB;
2818   defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2819                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2820                 TB, OpSize;
2821 }
2822
2823 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2824                                       SizeItins itins,
2825                                       bit Is2Addr = 1> {
2826   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2827      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2828      itins.s, Is2Addr>, XS;
2829   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2830      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2831      itins.d, Is2Addr>, XD;
2832 }
2833
2834 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2835                                       SizeItins itins,
2836                                       bit Is2Addr = 1> {
2837   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2838      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2839                               SSEPackedSingle, itins.s, Is2Addr>,
2840                               TB;
2841
2842   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2843      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2844                               SSEPackedDouble, itins.d, Is2Addr>,
2845                               TB, OpSize;
2846 }
2847
2848 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2849                                         SizeItins itins> {
2850   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2851      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2852       SSEPackedSingle, itins.s, 0>, TB;
2853
2854   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2855      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2856       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2857 }
2858
2859 // Binary Arithmetic instructions
2860 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2861             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2862               VEX_4V, VEX_LIG;
2863 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2864             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2865               VEX_4V;
2866 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2867             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2868               VEX_4V, VEX_LIG;
2869 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2870             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2871               VEX_4V;
2872
2873 let isCommutable = 0 in {
2874   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2875               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2876                 VEX_4V, VEX_LIG;
2877   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2878               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2879                 VEX_4V;
2880   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2881               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2882                 VEX_4V, VEX_LIG;
2883   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2884               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2885                 VEX_4V;
2886   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2887               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2888                 VEX_4V, VEX_LIG;
2889   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2890               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2891               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2892               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2893                 VEX_4V;
2894   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2895               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2896                 VEX_4V, VEX_LIG;
2897   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2898               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2899               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2900               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2901                 VEX_4V;
2902 }
2903
2904 let Constraints = "$src1 = $dst" in {
2905   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2906              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2907              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2908   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2909              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2910              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2911
2912   let isCommutable = 0 in {
2913     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2914                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2915                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2916     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2917                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2918                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2919     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2920                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2921                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2922                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2923     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2924                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2925                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2926                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2927   }
2928 }
2929
2930 let isCommutable = 1, isCodeGenOnly = 1 in {
2931   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2932        VEX_4V, VEX_LIG;
2933   defm VMAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P, 0>,
2934        basic_sse12_fp_binop_p_y<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>, VEX_4V;
2935   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2936        VEX_4V, VEX_LIG;
2937   defm VMINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P, 0>,
2938        basic_sse12_fp_binop_p_y<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>, VEX_4V;
2939   let Constraints = "$src1 = $dst" in {
2940     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>,
2941          basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2942     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>,
2943          basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2944   }
2945 }
2946
2947 /// Unop Arithmetic
2948 /// In addition, we also have a special variant of the scalar form here to
2949 /// represent the associated intrinsic operation.  This form is unlike the
2950 /// plain scalar form, in that it takes an entire vector (instead of a
2951 /// scalar) and leaves the top elements undefined.
2952 ///
2953 /// And, we have a special variant form for a full-vector intrinsic form.
2954
2955 def SSE_SQRTP : OpndItins<
2956   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2957 >;
2958
2959 def SSE_SQRTS : OpndItins<
2960   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2961 >;
2962
2963 def SSE_RCPP : OpndItins<
2964   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2965 >;
2966
2967 def SSE_RCPS : OpndItins<
2968   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2969 >;
2970
2971 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2972 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2973                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2974   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2975                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2976                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2977   // For scalar unary operations, fold a load into the operation
2978   // only in OptForSize mode. It eliminates an instruction, but it also
2979   // eliminates a whole-register clobber (the load), so it introduces a
2980   // partial register update condition.
2981   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2982                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2983                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2984             Requires<[HasSSE1, OptForSize]>;
2985   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2986                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2987                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2988   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2989                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2990                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2991 }
2992
2993 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2994 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2995   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2996                 !strconcat(OpcodeStr,
2997                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2998   let mayLoad = 1 in {
2999   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3000                 !strconcat(OpcodeStr,
3001                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3002   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3003                 (ins VR128:$src1, ssmem:$src2),
3004                 !strconcat(OpcodeStr,
3005                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3006   }
3007 }
3008
3009 /// sse1_fp_unop_p - SSE1 unops in packed form.
3010 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3011                           OpndItins itins> {
3012   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3013               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3014               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3015   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3016                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3017                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3018 }
3019
3020 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3021 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3022                             OpndItins itins> {
3023   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3024               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3025               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3026               itins.rr>;
3027   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3028                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3029                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3030                 itins.rm>;
3031 }
3032
3033 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3034 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3035                               Intrinsic V4F32Int, OpndItins itins> {
3036   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3037                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3038                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3039                     itins.rr>;
3040   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3041                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3042                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3043                     itins.rm>;
3044 }
3045
3046 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3047 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3048                                 Intrinsic V4F32Int, OpndItins itins> {
3049   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3050                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3051                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3052                     itins.rr>;
3053   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3054                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3055                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3056                     itins.rm>;
3057 }
3058
3059 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3060 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3061                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3062   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3063                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3064                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3065   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3066   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3067                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3068                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3069             Requires<[HasSSE2, OptForSize]>;
3070   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3071                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3072                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3073   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3074                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3075                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3076 }
3077
3078 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3079 let hasSideEffects = 0 in
3080 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3081   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3082                !strconcat(OpcodeStr,
3083                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3084   let mayLoad = 1 in {
3085   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3086                !strconcat(OpcodeStr,
3087                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3088   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3089                (ins VR128:$src1, sdmem:$src2),
3090                !strconcat(OpcodeStr,
3091                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3092   }
3093 }
3094
3095 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3096 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3097                           SDNode OpNode, OpndItins itins> {
3098   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3099               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3100               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3101   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3102                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3103                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3104 }
3105
3106 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3107 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3108                           OpndItins itins> {
3109   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3110               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3111               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3112               itins.rr>;
3113   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3114                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3115                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3116                 itins.rm>;
3117 }
3118
3119 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3120 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3121                               Intrinsic V2F64Int, OpndItins itins> {
3122   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3123                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3124                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3125                     itins.rr>;
3126   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3127                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3128                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3129                     itins.rm>;
3130 }
3131
3132 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3133 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3134                                 Intrinsic V2F64Int, OpndItins itins> {
3135   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3136                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3137                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3138                     itins.rr>;
3139   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3140                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3141                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3142                     itins.rm>;
3143 }
3144
3145 let Predicates = [HasAVX] in {
3146   // Square root.
3147   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3148                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3149
3150   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3151                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3152                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3153                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3154                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3155                                    SSE_SQRTP>,
3156                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3157                                     SSE_SQRTP>,
3158                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3159                                     SSE_SQRTP>,
3160                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3161                                     SSE_SQRTP>,
3162                 VEX;
3163
3164   // Reciprocal approximations. Note that these typically require refinement
3165   // in order to obtain suitable precision.
3166   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3167   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3168                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3169                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3170                                     SSE_SQRTP>,
3171                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3172                                     SSE_SQRTP>, VEX;
3173
3174   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3175   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3176                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3177                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3178                                     SSE_RCPP>,
3179                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3180                                     SSE_RCPP>, VEX;
3181 }
3182
3183 let AddedComplexity = 1 in {
3184 def : Pat<(f32 (fsqrt FR32:$src)),
3185           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3186 def : Pat<(f32 (fsqrt (load addr:$src))),
3187           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3188           Requires<[HasAVX, OptForSize]>;
3189 def : Pat<(f64 (fsqrt FR64:$src)),
3190           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3191 def : Pat<(f64 (fsqrt (load addr:$src))),
3192           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3193           Requires<[HasAVX, OptForSize]>;
3194
3195 def : Pat<(f32 (X86frsqrt FR32:$src)),
3196           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3197 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3198           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3199           Requires<[HasAVX, OptForSize]>;
3200
3201 def : Pat<(f32 (X86frcp FR32:$src)),
3202           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3203 def : Pat<(f32 (X86frcp (load addr:$src))),
3204           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3205           Requires<[HasAVX, OptForSize]>;
3206 }
3207
3208 let Predicates = [HasAVX], AddedComplexity = 1 in {
3209   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3210             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3211                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3212                               VR128)>;
3213   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3214             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3215
3216   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3217             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3218                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3219                               VR128)>;
3220   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3221             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3222
3223   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3224             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3225                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3226                               VR128)>;
3227   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3228             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3229
3230   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3231             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3232                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3233                               VR128)>;
3234   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3235             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3236 }
3237
3238 // Square root.
3239 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3240                             SSE_SQRTS>,
3241              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3242              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3243              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3244                             SSE_SQRTS>,
3245              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3246              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3247
3248 // Reciprocal approximations. Note that these typically require refinement
3249 // in order to obtain suitable precision.
3250 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3251                             SSE_SQRTS>,
3252              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3253              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3254                             SSE_SQRTS>;
3255 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3256                             SSE_RCPS>,
3257              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3258              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3259
3260 // There is no f64 version of the reciprocal approximation instructions.
3261
3262 //===----------------------------------------------------------------------===//
3263 // SSE 1 & 2 - Non-temporal stores
3264 //===----------------------------------------------------------------------===//
3265
3266 let AddedComplexity = 400 in { // Prefer non-temporal versions
3267   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3268                        (ins f128mem:$dst, VR128:$src),
3269                        "movntps\t{$src, $dst|$dst, $src}",
3270                        [(alignednontemporalstore (v4f32 VR128:$src),
3271                                                  addr:$dst)],
3272                                                  IIC_SSE_MOVNT>, VEX;
3273   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3274                        (ins f128mem:$dst, VR128:$src),
3275                        "movntpd\t{$src, $dst|$dst, $src}",
3276                        [(alignednontemporalstore (v2f64 VR128:$src),
3277                                                  addr:$dst)],
3278                                                  IIC_SSE_MOVNT>, VEX;
3279
3280   let ExeDomain = SSEPackedInt in
3281   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3282                            (ins f128mem:$dst, VR128:$src),
3283                            "movntdq\t{$src, $dst|$dst, $src}",
3284                            [(alignednontemporalstore (v2i64 VR128:$src),
3285                                                      addr:$dst)],
3286                                                      IIC_SSE_MOVNT>, VEX;
3287
3288   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3289             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3290
3291   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3292                        (ins f256mem:$dst, VR256:$src),
3293                        "movntps\t{$src, $dst|$dst, $src}",
3294                        [(alignednontemporalstore (v8f32 VR256:$src),
3295                                                  addr:$dst)],
3296                                                  IIC_SSE_MOVNT>, VEX;
3297   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3298                        (ins f256mem:$dst, VR256:$src),
3299                        "movntpd\t{$src, $dst|$dst, $src}",
3300                        [(alignednontemporalstore (v4f64 VR256:$src),
3301                                                  addr:$dst)],
3302                                                  IIC_SSE_MOVNT>, VEX;
3303   let ExeDomain = SSEPackedInt in
3304   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3305                       (ins f256mem:$dst, VR256:$src),
3306                       "movntdq\t{$src, $dst|$dst, $src}",
3307                       [(alignednontemporalstore (v4i64 VR256:$src),
3308                                                 addr:$dst)],
3309                                                 IIC_SSE_MOVNT>, VEX;
3310 }
3311
3312 let AddedComplexity = 400 in { // Prefer non-temporal versions
3313 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3314                     "movntps\t{$src, $dst|$dst, $src}",
3315                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3316                     IIC_SSE_MOVNT>;
3317 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3318                     "movntpd\t{$src, $dst|$dst, $src}",
3319                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3320                     IIC_SSE_MOVNT>;
3321
3322 let ExeDomain = SSEPackedInt in
3323 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3324                     "movntdq\t{$src, $dst|$dst, $src}",
3325                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3326                     IIC_SSE_MOVNT>;
3327
3328 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3329           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3330
3331 // There is no AVX form for instructions below this point
3332 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3333                  "movnti{l}\t{$src, $dst|$dst, $src}",
3334                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3335                  IIC_SSE_MOVNT>,
3336                TB, Requires<[HasSSE2]>;
3337 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3338                      "movnti{q}\t{$src, $dst|$dst, $src}",
3339                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3340                      IIC_SSE_MOVNT>,
3341                   TB, Requires<[HasSSE2]>;
3342 }
3343
3344 //===----------------------------------------------------------------------===//
3345 // SSE 1 & 2 - Prefetch and memory fence
3346 //===----------------------------------------------------------------------===//
3347
3348 // Prefetch intrinsic.
3349 let Predicates = [HasSSE1] in {
3350 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3351     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3352     IIC_SSE_PREFETCH>, TB;
3353 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3354     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3355     IIC_SSE_PREFETCH>, TB;
3356 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3357     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3358     IIC_SSE_PREFETCH>, TB;
3359 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3360     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3361     IIC_SSE_PREFETCH>, TB;
3362 }
3363
3364 // Flush cache
3365 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3366                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3367                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3368
3369 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3370 // was introduced with SSE2, it's backward compatible.
3371 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3372
3373 // Load, store, and memory fence
3374 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3375                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3376                TB, Requires<[HasSSE1]>;
3377 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3378                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3379                TB, Requires<[HasSSE2]>;
3380 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3381                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3382                TB, Requires<[HasSSE2]>;
3383
3384 def : Pat<(X86SFence), (SFENCE)>;
3385 def : Pat<(X86LFence), (LFENCE)>;
3386 def : Pat<(X86MFence), (MFENCE)>;
3387
3388 //===----------------------------------------------------------------------===//
3389 // SSE 1 & 2 - Load/Store XCSR register
3390 //===----------------------------------------------------------------------===//
3391
3392 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3393                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3394                   IIC_SSE_LDMXCSR>, VEX;
3395 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3396                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3397                   IIC_SSE_STMXCSR>, VEX;
3398
3399 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3400                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3401                   IIC_SSE_LDMXCSR>;
3402 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3403                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3404                   IIC_SSE_STMXCSR>;
3405
3406 //===---------------------------------------------------------------------===//
3407 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3408 //===---------------------------------------------------------------------===//
3409
3410 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3411
3412 let neverHasSideEffects = 1 in {
3413 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3414                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3415                     VEX;
3416 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3417                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3418                     VEX;
3419 }
3420 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3421                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3422                     VEX;
3423 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3424                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3425                     VEX;
3426
3427 // For Disassembler
3428 let isCodeGenOnly = 1 in {
3429 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3430                         "movdqa\t{$src, $dst|$dst, $src}", [],
3431                         IIC_SSE_MOVA_P_RR>,
3432                         VEX;
3433 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3434                         "movdqa\t{$src, $dst|$dst, $src}", [],
3435                         IIC_SSE_MOVA_P_RR>,
3436                         VEX;
3437 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3438                         "movdqu\t{$src, $dst|$dst, $src}", [],
3439                         IIC_SSE_MOVU_P_RR>,
3440                         VEX;
3441 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3442                         "movdqu\t{$src, $dst|$dst, $src}", [],
3443                         IIC_SSE_MOVU_P_RR>,
3444                         VEX;
3445 }
3446
3447 let canFoldAsLoad = 1, mayLoad = 1 in {
3448 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3449                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3450                    VEX;
3451 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3452                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3453                    VEX;
3454 let Predicates = [HasAVX] in {
3455   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3456                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3457                     XS, VEX;
3458   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3459                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3460                     XS, VEX;
3461 }
3462 }
3463
3464 let mayStore = 1 in {
3465 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3466                      (ins i128mem:$dst, VR128:$src),
3467                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3468                      VEX;
3469 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3470                      (ins i256mem:$dst, VR256:$src),
3471                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3472                      VEX;
3473 let Predicates = [HasAVX] in {
3474 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3475                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3476                   XS, VEX;
3477 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3478                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3479                   XS, VEX;
3480 }
3481 }
3482
3483 let neverHasSideEffects = 1 in
3484 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3485                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3486
3487 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3488                    "movdqu\t{$src, $dst|$dst, $src}",
3489                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3490
3491 // For Disassembler
3492 let isCodeGenOnly = 1 in {
3493 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3494                        "movdqa\t{$src, $dst|$dst, $src}", [],
3495                        IIC_SSE_MOVA_P_RR>;
3496
3497 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3498                        "movdqu\t{$src, $dst|$dst, $src}",
3499                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3500 }
3501
3502 let canFoldAsLoad = 1, mayLoad = 1 in {
3503 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3504                    "movdqa\t{$src, $dst|$dst, $src}",
3505                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3506                    IIC_SSE_MOVA_P_RM>;
3507 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3508                    "movdqu\t{$src, $dst|$dst, $src}",
3509                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3510                    IIC_SSE_MOVU_P_RM>,
3511                  XS, Requires<[HasSSE2]>;
3512 }
3513
3514 let mayStore = 1 in {
3515 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3516                    "movdqa\t{$src, $dst|$dst, $src}",
3517                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3518                    IIC_SSE_MOVA_P_MR>;
3519 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3520                    "movdqu\t{$src, $dst|$dst, $src}",
3521                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3522                    IIC_SSE_MOVU_P_MR>,
3523                  XS, Requires<[HasSSE2]>;
3524 }
3525
3526 // Intrinsic forms of MOVDQU load and store
3527 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3528                        "vmovdqu\t{$src, $dst|$dst, $src}",
3529                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3530                        IIC_SSE_MOVU_P_MR>,
3531                      XS, VEX, Requires<[HasAVX]>;
3532
3533 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3534                        "movdqu\t{$src, $dst|$dst, $src}",
3535                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3536                        IIC_SSE_MOVU_P_MR>,
3537                      XS, Requires<[HasSSE2]>;
3538
3539 } // ExeDomain = SSEPackedInt
3540
3541 let Predicates = [HasAVX] in {
3542   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3543             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3544 }
3545
3546 //===---------------------------------------------------------------------===//
3547 // SSE2 - Packed Integer Arithmetic Instructions
3548 //===---------------------------------------------------------------------===//
3549
3550 def SSE_PMADD : OpndItins<
3551   IIC_SSE_PMADD, IIC_SSE_PMADD
3552 >;
3553
3554 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3555
3556 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3557                             RegisterClass RC, PatFrag memop_frag,
3558                             X86MemOperand x86memop,
3559                             OpndItins itins,
3560                             bit IsCommutable = 0,
3561                             bit Is2Addr = 1> {
3562   let isCommutable = IsCommutable in
3563   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3564        (ins RC:$src1, RC:$src2),
3565        !if(Is2Addr,
3566            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3567            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3568        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3569   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3570        (ins RC:$src1, x86memop:$src2),
3571        !if(Is2Addr,
3572            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3573            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3574        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3575        itins.rm>;
3576 }
3577
3578 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3579                          string OpcodeStr, SDNode OpNode,
3580                          SDNode OpNode2, RegisterClass RC,
3581                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3582                          ShiftOpndItins itins,
3583                          bit Is2Addr = 1> {
3584   // src2 is always 128-bit
3585   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3586        (ins RC:$src1, VR128:$src2),
3587        !if(Is2Addr,
3588            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3589            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3590        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3591         itins.rr>;
3592   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3593        (ins RC:$src1, i128mem:$src2),
3594        !if(Is2Addr,
3595            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3596            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3597        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3598                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3599   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3600        (ins RC:$src1, i32i8imm:$src2),
3601        !if(Is2Addr,
3602            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3603            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3604        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3605 }
3606
3607 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3608 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3609                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3610                          PatFrag memop_frag, X86MemOperand x86memop,
3611                          OpndItins itins,
3612                          bit IsCommutable = 0, bit Is2Addr = 1> {
3613   let isCommutable = IsCommutable in
3614   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3615        (ins RC:$src1, RC:$src2),
3616        !if(Is2Addr,
3617            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3618            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3619        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3620   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3621        (ins RC:$src1, x86memop:$src2),
3622        !if(Is2Addr,
3623            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3624            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3625        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3626                                      (bitconvert (memop_frag addr:$src2)))))]>;
3627 }
3628 } // ExeDomain = SSEPackedInt
3629
3630 // 128-bit Integer Arithmetic
3631
3632 let Predicates = [HasAVX] in {
3633 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3634                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3635                             VEX_4V;
3636 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3637                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3638 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3639                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3640 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3641                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3642 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3643                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3644 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3645                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3646 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3647                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3648 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3649                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3650 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3651                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3652 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3653                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3654                               VEX_4V;
3655
3656 // Intrinsic forms
3657 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3658                                  VR128, memopv2i64, i128mem,
3659                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3660 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3661                                  VR128, memopv2i64, i128mem,
3662                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3663 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3664                                  VR128, memopv2i64, i128mem,
3665                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3666 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3667                                  VR128, memopv2i64, i128mem,
3668                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3669 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3670                                  VR128, memopv2i64, i128mem,
3671                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3672 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3673                                  VR128, memopv2i64, i128mem,
3674                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3675 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3676                                  VR128, memopv2i64, i128mem,
3677                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3678 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3679                                  VR128, memopv2i64, i128mem,
3680                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3681 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3682                                  VR128, memopv2i64, i128mem,
3683                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3684 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3685                                  VR128, memopv2i64, i128mem,
3686                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3687 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3688                                  VR128, memopv2i64, i128mem,
3689                                  SSE_PMADD, 1, 0>, VEX_4V;
3690 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3691                                  VR128, memopv2i64, i128mem,
3692                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3693 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3694                                  VR128, memopv2i64, i128mem,
3695                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3696 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3697                                  VR128, memopv2i64, i128mem,
3698                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3699 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3700                                  VR128, memopv2i64, i128mem,
3701                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3702 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3703                                  VR128, memopv2i64, i128mem,
3704                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3705 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3706                                  VR128, memopv2i64, i128mem,
3707                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3708 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3709                                  VR128, memopv2i64, i128mem,
3710                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3711 }
3712
3713 let Predicates = [HasAVX2] in {
3714 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3715                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3716 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3717                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3718 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3719                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3720 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3721                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3722 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3723                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3724 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3725                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3726 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3727                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3728 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3729                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3730 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3731                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3732 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3733                                VR256, memopv4i64, i256mem,
3734                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3735
3736 // Intrinsic forms
3737 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3738                                   VR256, memopv4i64, i256mem,
3739                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3740 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3741                                   VR256, memopv4i64, i256mem,
3742                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3743 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3744                                   VR256, memopv4i64, i256mem,
3745                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3746 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3747                                   VR256, memopv4i64, i256mem,
3748                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3749 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3750                                   VR256, memopv4i64, i256mem,
3751                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3752 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3753                                   VR256, memopv4i64, i256mem,
3754                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3755 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3756                                   VR256, memopv4i64, i256mem,
3757                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3758 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3759                                   VR256, memopv4i64, i256mem,
3760                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3761 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3762                                   VR256, memopv4i64, i256mem,
3763                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3764 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3765                                   VR256, memopv4i64, i256mem,
3766                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3767 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3768                                   VR256, memopv4i64, i256mem,
3769                                   SSE_PMADD, 1, 0>, VEX_4V;
3770 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3771                                   VR256, memopv4i64, i256mem,
3772                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3773 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3774                                   VR256, memopv4i64, i256mem,
3775                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3776 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3777                                   VR256, memopv4i64, i256mem,
3778                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3779 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3780                                   VR256, memopv4i64, i256mem,
3781                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3782 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3783                                   VR256, memopv4i64, i256mem,
3784                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3785 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3786                                   VR256, memopv4i64, i256mem,
3787                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3788 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3789                                   VR256, memopv4i64, i256mem,
3790                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3791 }
3792
3793 let Constraints = "$src1 = $dst" in {
3794 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3795                            i128mem, SSE_INTALU_ITINS_P, 1>;
3796 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3797                            i128mem, SSE_INTALU_ITINS_P, 1>;
3798 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3799                            i128mem, SSE_INTALU_ITINS_P, 1>;
3800 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3801                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3802 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3803                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3804 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3805                           i128mem, SSE_INTALU_ITINS_P>;
3806 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3807                           i128mem, SSE_INTALU_ITINS_P>;
3808 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3809                           i128mem, SSE_INTALU_ITINS_P>;
3810 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3811                           i128mem, SSE_INTALUQ_ITINS_P>;
3812 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3813                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3814
3815 // Intrinsic forms
3816 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3817                                 VR128, memopv2i64, i128mem,
3818                                 SSE_INTALU_ITINS_P>;
3819 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3820                                 VR128, memopv2i64, i128mem,
3821                                 SSE_INTALU_ITINS_P>;
3822 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3823                                 VR128, memopv2i64, i128mem,
3824                                 SSE_INTALU_ITINS_P>;
3825 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3826                                 VR128, memopv2i64, i128mem,
3827                                 SSE_INTALU_ITINS_P>;
3828 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3829                                 VR128, memopv2i64, i128mem,
3830                                 SSE_INTALU_ITINS_P, 1>;
3831 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3832                                 VR128, memopv2i64, i128mem,
3833                                 SSE_INTALU_ITINS_P, 1>;
3834 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3835                                 VR128, memopv2i64, i128mem,
3836                                 SSE_INTALU_ITINS_P, 1>;
3837 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3838                                 VR128, memopv2i64, i128mem,
3839                                 SSE_INTALU_ITINS_P, 1>;
3840 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3841                                 VR128, memopv2i64, i128mem,
3842                                 SSE_INTMUL_ITINS_P, 1>;
3843 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3844                                 VR128, memopv2i64, i128mem,
3845                                 SSE_INTMUL_ITINS_P, 1>;
3846 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3847                                 VR128, memopv2i64, i128mem,
3848                                 SSE_PMADD, 1>;
3849 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3850                                 VR128, memopv2i64, i128mem,
3851                                 SSE_INTALU_ITINS_P, 1>;
3852 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3853                                 VR128, memopv2i64, i128mem,
3854                                 SSE_INTALU_ITINS_P, 1>;
3855 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3856                                 VR128, memopv2i64, i128mem,
3857                                 SSE_INTALU_ITINS_P, 1>;
3858 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3859                                 VR128, memopv2i64, i128mem,
3860                                 SSE_INTALU_ITINS_P, 1>;
3861 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3862                                 VR128, memopv2i64, i128mem,
3863                                 SSE_INTALU_ITINS_P, 1>;
3864 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3865                                 VR128, memopv2i64, i128mem,
3866                                 SSE_INTALU_ITINS_P, 1>;
3867 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3868                                 VR128, memopv2i64, i128mem,
3869                                 SSE_INTALU_ITINS_P, 1>;
3870
3871 } // Constraints = "$src1 = $dst"
3872
3873 //===---------------------------------------------------------------------===//
3874 // SSE2 - Packed Integer Logical Instructions
3875 //===---------------------------------------------------------------------===//
3876
3877 let Predicates = [HasAVX] in {
3878 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3879                             VR128, v8i16, v8i16, bc_v8i16,
3880                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3881 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3882                             VR128, v4i32, v4i32, bc_v4i32,
3883                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3884 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3885                             VR128, v2i64, v2i64, bc_v2i64,
3886                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3887
3888 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3889                             VR128, v8i16, v8i16, bc_v8i16,
3890                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3891 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3892                             VR128, v4i32, v4i32, bc_v4i32,
3893                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3894 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3895                             VR128, v2i64, v2i64, bc_v2i64,
3896                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3897
3898 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3899                             VR128, v8i16, v8i16, bc_v8i16,
3900                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3901 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3902                             VR128, v4i32, v4i32, bc_v4i32,
3903                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3904
3905 let ExeDomain = SSEPackedInt in {
3906   // 128-bit logical shifts.
3907   def VPSLLDQri : PDIi8<0x73, MRM7r,
3908                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3909                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3910                     [(set VR128:$dst,
3911                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3912                     VEX_4V;
3913   def VPSRLDQri : PDIi8<0x73, MRM3r,
3914                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3915                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3916                     [(set VR128:$dst,
3917                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3918                     VEX_4V;
3919   // PSRADQri doesn't exist in SSE[1-3].
3920 }
3921 } // Predicates = [HasAVX]
3922
3923 let Predicates = [HasAVX2] in {
3924 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3925                              VR256, v16i16, v8i16, bc_v8i16,
3926                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3927 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3928                              VR256, v8i32, v4i32, bc_v4i32,
3929                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3930 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3931                              VR256, v4i64, v2i64, bc_v2i64,
3932                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3933
3934 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3935                              VR256, v16i16, v8i16, bc_v8i16,
3936                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3937 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3938                              VR256, v8i32, v4i32, bc_v4i32,
3939                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3940 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3941                              VR256, v4i64, v2i64, bc_v2i64,
3942                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3943
3944 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3945                              VR256, v16i16, v8i16, bc_v8i16,
3946                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3947 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3948                              VR256, v8i32, v4i32, bc_v4i32,
3949                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3950
3951 let ExeDomain = SSEPackedInt in {
3952   // 256-bit logical shifts.
3953   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3954                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3955                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3956                     [(set VR256:$dst,
3957                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3958                     VEX_4V;
3959   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3960                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3961                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3962                     [(set VR256:$dst,
3963                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3964                     VEX_4V;
3965   // PSRADQYri doesn't exist in SSE[1-3].
3966 }
3967 } // Predicates = [HasAVX2]
3968
3969 let Constraints = "$src1 = $dst" in {
3970 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3971                            VR128, v8i16, v8i16, bc_v8i16,
3972                            SSE_INTSHIFT_ITINS_P>;
3973 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3974                            VR128, v4i32, v4i32, bc_v4i32,
3975                            SSE_INTSHIFT_ITINS_P>;
3976 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3977                            VR128, v2i64, v2i64, bc_v2i64,
3978                            SSE_INTSHIFT_ITINS_P>;
3979
3980 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3981                            VR128, v8i16, v8i16, bc_v8i16,
3982                            SSE_INTSHIFT_ITINS_P>;
3983 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3984                            VR128, v4i32, v4i32, bc_v4i32,
3985                            SSE_INTSHIFT_ITINS_P>;
3986 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3987                            VR128, v2i64, v2i64, bc_v2i64,
3988                            SSE_INTSHIFT_ITINS_P>;
3989
3990 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3991                            VR128, v8i16, v8i16, bc_v8i16,
3992                            SSE_INTSHIFT_ITINS_P>;
3993 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3994                            VR128, v4i32, v4i32, bc_v4i32,
3995                            SSE_INTSHIFT_ITINS_P>;
3996
3997 let ExeDomain = SSEPackedInt in {
3998   // 128-bit logical shifts.
3999   def PSLLDQri : PDIi8<0x73, MRM7r,
4000                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4001                        "pslldq\t{$src2, $dst|$dst, $src2}",
4002                        [(set VR128:$dst,
4003                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
4004   def PSRLDQri : PDIi8<0x73, MRM3r,
4005                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4006                        "psrldq\t{$src2, $dst|$dst, $src2}",
4007                        [(set VR128:$dst,
4008                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
4009   // PSRADQri doesn't exist in SSE[1-3].
4010 }
4011 } // Constraints = "$src1 = $dst"
4012
4013 let Predicates = [HasAVX] in {
4014   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4015             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4016   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4017             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4018   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4019             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4020
4021   // Shift up / down and insert zero's.
4022   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4023             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4024   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4025             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4026 }
4027
4028 let Predicates = [HasAVX2] in {
4029   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4030             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4031   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4032             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4033 }
4034
4035 let Predicates = [HasSSE2] in {
4036   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4037             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4038   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4039             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4040   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4041             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4042
4043   // Shift up / down and insert zero's.
4044   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4045             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4046   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4047             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4048 }
4049
4050 //===---------------------------------------------------------------------===//
4051 // SSE2 - Packed Integer Comparison Instructions
4052 //===---------------------------------------------------------------------===//
4053
4054 let Predicates = [HasAVX] in {
4055   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4056                                 VR128, memopv2i64, i128mem,
4057                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4058   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4059                                 VR128, memopv2i64, i128mem,
4060                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4061   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4062                                 VR128, memopv2i64, i128mem,
4063                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4064   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4065                                 VR128, memopv2i64, i128mem,
4066                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4067   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4068                                 VR128, memopv2i64, i128mem,
4069                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4070   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4071                                 VR128, memopv2i64, i128mem,
4072                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4073 }
4074
4075 let Predicates = [HasAVX2] in {
4076   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4077                                 VR256, memopv4i64, i256mem,
4078                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4079   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4080                                 VR256, memopv4i64, i256mem,
4081                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4082   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4083                                 VR256, memopv4i64, i256mem,
4084                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4085   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4086                                 VR256, memopv4i64, i256mem,
4087                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4088   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4089                                 VR256, memopv4i64, i256mem,
4090                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4091   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4092                                 VR256, memopv4i64, i256mem,
4093                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4094 }
4095
4096 let Constraints = "$src1 = $dst" in {
4097   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4098                                VR128, memopv2i64, i128mem,
4099                                SSE_INTALU_ITINS_P, 1>;
4100   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4101                                VR128, memopv2i64, i128mem,
4102                                SSE_INTALU_ITINS_P, 1>;
4103   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4104                                VR128, memopv2i64, i128mem,
4105                                SSE_INTALU_ITINS_P, 1>;
4106   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4107                                VR128, memopv2i64, i128mem,
4108                                SSE_INTALU_ITINS_P>;
4109   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4110                                VR128, memopv2i64, i128mem,
4111                                SSE_INTALU_ITINS_P>;
4112   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4113                                VR128, memopv2i64, i128mem,
4114                                SSE_INTALU_ITINS_P>;
4115 } // Constraints = "$src1 = $dst"
4116
4117 //===---------------------------------------------------------------------===//
4118 // SSE2 - Packed Integer Pack Instructions
4119 //===---------------------------------------------------------------------===//
4120
4121 let Predicates = [HasAVX] in {
4122 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4123                                   VR128, memopv2i64, i128mem,
4124                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4125 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4126                                   VR128, memopv2i64, i128mem,
4127                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4128 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4129                                   VR128, memopv2i64, i128mem,
4130                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4131 }
4132
4133 let Predicates = [HasAVX2] in {
4134 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4135                                    VR256, memopv4i64, i256mem,
4136                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4137 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4138                                    VR256, memopv4i64, i256mem,
4139                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4140 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4141                                    VR256, memopv4i64, i256mem,
4142                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4143 }
4144
4145 let Constraints = "$src1 = $dst" in {
4146 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4147                                  VR128, memopv2i64, i128mem,
4148                                  SSE_INTALU_ITINS_P>;
4149 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4150                                  VR128, memopv2i64, i128mem,
4151                                  SSE_INTALU_ITINS_P>;
4152 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4153                                  VR128, memopv2i64, i128mem,
4154                                  SSE_INTALU_ITINS_P>;
4155 } // Constraints = "$src1 = $dst"
4156
4157 //===---------------------------------------------------------------------===//
4158 // SSE2 - Packed Integer Shuffle Instructions
4159 //===---------------------------------------------------------------------===//
4160
4161 let ExeDomain = SSEPackedInt in {
4162 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4163 def ri : Ii8<0x70, MRMSrcReg,
4164              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4165              !strconcat(OpcodeStr,
4166                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4167               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4168               IIC_SSE_PSHUF>;
4169 def mi : Ii8<0x70, MRMSrcMem,
4170              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4171              !strconcat(OpcodeStr,
4172                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4173               [(set VR128:$dst,
4174                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4175                              (i8 imm:$src2))))],
4176                              IIC_SSE_PSHUF>;
4177 }
4178
4179 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4180 def Yri : Ii8<0x70, MRMSrcReg,
4181               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4182               !strconcat(OpcodeStr,
4183                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4184               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4185 def Ymi : Ii8<0x70, MRMSrcMem,
4186               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4187               !strconcat(OpcodeStr,
4188                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4189               [(set VR256:$dst,
4190                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4191                              (i8 imm:$src2))))]>;
4192 }
4193 } // ExeDomain = SSEPackedInt
4194
4195 let Predicates = [HasAVX] in {
4196  let AddedComplexity = 5 in
4197   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4198
4199  // SSE2 with ImmT == Imm8 and XS prefix.
4200   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4201
4202  // SSE2 with ImmT == Imm8 and XD prefix.
4203   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4204
4205  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4206            (VPSHUFDmi addr:$src1, imm:$imm)>;
4207  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4208            (VPSHUFDri VR128:$src1, imm:$imm)>;
4209 }
4210
4211 let Predicates = [HasAVX2] in {
4212   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4213   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4214   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4215 }
4216
4217 let Predicates = [HasSSE2] in {
4218  let AddedComplexity = 5 in
4219   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4220
4221  // SSE2 with ImmT == Imm8 and XS prefix.
4222   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4223
4224  // SSE2 with ImmT == Imm8 and XD prefix.
4225   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4226
4227  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4228            (PSHUFDmi addr:$src1, imm:$imm)>;
4229  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4230            (PSHUFDri VR128:$src1, imm:$imm)>;
4231 }
4232
4233 //===---------------------------------------------------------------------===//
4234 // SSE2 - Packed Integer Unpack Instructions
4235 //===---------------------------------------------------------------------===//
4236
4237 let ExeDomain = SSEPackedInt in {
4238 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4239                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4240   def rr : PDI<opc, MRMSrcReg,
4241       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4242       !if(Is2Addr,
4243           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4244           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4245       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4246       IIC_SSE_UNPCK>;
4247   def rm : PDI<opc, MRMSrcMem,
4248       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4249       !if(Is2Addr,
4250           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4251           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4252       [(set VR128:$dst, (OpNode VR128:$src1,
4253                                   (bc_frag (memopv2i64
4254                                                addr:$src2))))],
4255                                                IIC_SSE_UNPCK>;
4256 }
4257
4258 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4259                          SDNode OpNode, PatFrag bc_frag> {
4260   def Yrr : PDI<opc, MRMSrcReg,
4261       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4262       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4263       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4264   def Yrm : PDI<opc, MRMSrcMem,
4265       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4266       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4267       [(set VR256:$dst, (OpNode VR256:$src1,
4268                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4269 }
4270
4271 let Predicates = [HasAVX] in {
4272   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4273                                  bc_v16i8, 0>, VEX_4V;
4274   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4275                                  bc_v8i16, 0>, VEX_4V;
4276   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4277                                  bc_v4i32, 0>, VEX_4V;
4278   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4279                                  bc_v2i64, 0>, VEX_4V;
4280
4281   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4282                                  bc_v16i8, 0>, VEX_4V;
4283   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4284                                  bc_v8i16, 0>, VEX_4V;
4285   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4286                                  bc_v4i32, 0>, VEX_4V;
4287   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4288                                  bc_v2i64, 0>, VEX_4V;
4289 }
4290
4291 let Predicates = [HasAVX2] in {
4292   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4293                                    bc_v32i8>, VEX_4V;
4294   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4295                                    bc_v16i16>, VEX_4V;
4296   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4297                                    bc_v8i32>, VEX_4V;
4298   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4299                                    bc_v4i64>, VEX_4V;
4300
4301   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4302                                    bc_v32i8>, VEX_4V;
4303   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4304                                    bc_v16i16>, VEX_4V;
4305   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4306                                    bc_v8i32>, VEX_4V;
4307   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4308                                    bc_v4i64>, VEX_4V;
4309 }
4310
4311 let Constraints = "$src1 = $dst" in {
4312   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4313                                 bc_v16i8>;
4314   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4315                                 bc_v8i16>;
4316   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4317                                 bc_v4i32>;
4318   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4319                                 bc_v2i64>;
4320
4321   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4322                                 bc_v16i8>;
4323   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4324                                 bc_v8i16>;
4325   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4326                                 bc_v4i32>;
4327   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4328                                 bc_v2i64>;
4329 }
4330 } // ExeDomain = SSEPackedInt
4331
4332 //===---------------------------------------------------------------------===//
4333 // SSE2 - Packed Integer Extract and Insert
4334 //===---------------------------------------------------------------------===//
4335
4336 let ExeDomain = SSEPackedInt in {
4337 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4338   def rri : Ii8<0xC4, MRMSrcReg,
4339        (outs VR128:$dst), (ins VR128:$src1,
4340         GR32:$src2, i32i8imm:$src3),
4341        !if(Is2Addr,
4342            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4343            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4344        [(set VR128:$dst,
4345          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4346   def rmi : Ii8<0xC4, MRMSrcMem,
4347                        (outs VR128:$dst), (ins VR128:$src1,
4348                         i16mem:$src2, i32i8imm:$src3),
4349        !if(Is2Addr,
4350            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4351            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4352        [(set VR128:$dst,
4353          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4354                     imm:$src3))], IIC_SSE_PINSRW>;
4355 }
4356
4357 // Extract
4358 let Predicates = [HasAVX] in
4359 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4360                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4361                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4362                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4363                                                 imm:$src2))]>, TB, OpSize, VEX;
4364 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4365                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4366                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4367                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4368                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4369
4370 // Insert
4371 let Predicates = [HasAVX] in {
4372   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4373   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4374        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4375        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4376        []>, TB, OpSize, VEX_4V;
4377 }
4378
4379 let Constraints = "$src1 = $dst" in
4380   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4381
4382 } // ExeDomain = SSEPackedInt
4383
4384 //===---------------------------------------------------------------------===//
4385 // SSE2 - Packed Mask Creation
4386 //===---------------------------------------------------------------------===//
4387
4388 let ExeDomain = SSEPackedInt in {
4389
4390 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4391            "pmovmskb\t{$src, $dst|$dst, $src}",
4392            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4393            IIC_SSE_MOVMSK>, VEX;
4394 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4395            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4396
4397 let Predicates = [HasAVX2] in {
4398 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4399            "pmovmskb\t{$src, $dst|$dst, $src}",
4400            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4401 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4402            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4403 }
4404
4405 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4406            "pmovmskb\t{$src, $dst|$dst, $src}",
4407            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4408            IIC_SSE_MOVMSK>;
4409
4410 } // ExeDomain = SSEPackedInt
4411
4412 //===---------------------------------------------------------------------===//
4413 // SSE2 - Conditional Store
4414 //===---------------------------------------------------------------------===//
4415
4416 let ExeDomain = SSEPackedInt in {
4417
4418 let Uses = [EDI] in
4419 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4420            (ins VR128:$src, VR128:$mask),
4421            "maskmovdqu\t{$mask, $src|$src, $mask}",
4422            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4423            IIC_SSE_MASKMOV>, VEX;
4424 let Uses = [RDI] in
4425 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4426            (ins VR128:$src, VR128:$mask),
4427            "maskmovdqu\t{$mask, $src|$src, $mask}",
4428            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4429            IIC_SSE_MASKMOV>, VEX;
4430
4431 let Uses = [EDI] in
4432 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4433            "maskmovdqu\t{$mask, $src|$src, $mask}",
4434            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4435            IIC_SSE_MASKMOV>;
4436 let Uses = [RDI] in
4437 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4438            "maskmovdqu\t{$mask, $src|$src, $mask}",
4439            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4440            IIC_SSE_MASKMOV>;
4441
4442 } // ExeDomain = SSEPackedInt
4443
4444 //===---------------------------------------------------------------------===//
4445 // SSE2 - Move Doubleword
4446 //===---------------------------------------------------------------------===//
4447
4448 //===---------------------------------------------------------------------===//
4449 // Move Int Doubleword to Packed Double Int
4450 //
4451 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4452                       "movd\t{$src, $dst|$dst, $src}",
4453                       [(set VR128:$dst,
4454                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4455                         VEX;
4456 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4457                       "movd\t{$src, $dst|$dst, $src}",
4458                       [(set VR128:$dst,
4459                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4460                         IIC_SSE_MOVDQ>,
4461                       VEX;
4462 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4463                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4464                         [(set VR128:$dst,
4465                           (v2i64 (scalar_to_vector GR64:$src)))],
4466                           IIC_SSE_MOVDQ>, VEX;
4467 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4468                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4469                        [(set FR64:$dst, (bitconvert GR64:$src))],
4470                        IIC_SSE_MOVDQ>, VEX;
4471
4472 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4473                       "movd\t{$src, $dst|$dst, $src}",
4474                       [(set VR128:$dst,
4475                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4476 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4477                       "movd\t{$src, $dst|$dst, $src}",
4478                       [(set VR128:$dst,
4479                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4480                         IIC_SSE_MOVDQ>;
4481 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4482                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4483                         [(set VR128:$dst,
4484                           (v2i64 (scalar_to_vector GR64:$src)))],
4485                           IIC_SSE_MOVDQ>;
4486 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4487                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4488                        [(set FR64:$dst, (bitconvert GR64:$src))],
4489                        IIC_SSE_MOVDQ>;
4490
4491 //===---------------------------------------------------------------------===//
4492 // Move Int Doubleword to Single Scalar
4493 //
4494 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4495                       "movd\t{$src, $dst|$dst, $src}",
4496                       [(set FR32:$dst, (bitconvert GR32:$src))],
4497                       IIC_SSE_MOVDQ>, VEX;
4498
4499 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4500                       "movd\t{$src, $dst|$dst, $src}",
4501                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4502                       IIC_SSE_MOVDQ>,
4503                       VEX;
4504 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4505                       "movd\t{$src, $dst|$dst, $src}",
4506                       [(set FR32:$dst, (bitconvert GR32:$src))],
4507                       IIC_SSE_MOVDQ>;
4508
4509 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4510                       "movd\t{$src, $dst|$dst, $src}",
4511                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4512                       IIC_SSE_MOVDQ>;
4513
4514 //===---------------------------------------------------------------------===//
4515 // Move Packed Doubleword Int to Packed Double Int
4516 //
4517 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4518                        "movd\t{$src, $dst|$dst, $src}",
4519                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4520                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4521 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4522                        (ins i32mem:$dst, VR128:$src),
4523                        "movd\t{$src, $dst|$dst, $src}",
4524                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4525                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4526                                      VEX;
4527 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4528                        "movd\t{$src, $dst|$dst, $src}",
4529                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4530                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4531 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4532                        "movd\t{$src, $dst|$dst, $src}",
4533                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4534                                      (iPTR 0))), addr:$dst)],
4535                                      IIC_SSE_MOVDQ>;
4536
4537 //===---------------------------------------------------------------------===//
4538 // Move Packed Doubleword Int first element to Doubleword Int
4539 //
4540 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4541                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4542                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4543                                                            (iPTR 0)))],
4544                                                            IIC_SSE_MOVD_ToGP>,
4545                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4546
4547 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4548                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4549                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4550                                                          (iPTR 0)))],
4551                                                          IIC_SSE_MOVD_ToGP>;
4552
4553 //===---------------------------------------------------------------------===//
4554 // Bitcast FR64 <-> GR64
4555 //
4556 let Predicates = [HasAVX] in
4557 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4558                         "vmovq\t{$src, $dst|$dst, $src}",
4559                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4560                         VEX;
4561 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4562                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4563                          [(set GR64:$dst, (bitconvert FR64:$src))],
4564                          IIC_SSE_MOVDQ>, VEX;
4565 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4566                          "movq\t{$src, $dst|$dst, $src}",
4567                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4568                          IIC_SSE_MOVDQ>, VEX;
4569
4570 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4571                        "movq\t{$src, $dst|$dst, $src}",
4572                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4573                        IIC_SSE_MOVDQ>;
4574 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4575                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4576                        [(set GR64:$dst, (bitconvert FR64:$src))],
4577                        IIC_SSE_MOVD_ToGP>;
4578 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4579                        "movq\t{$src, $dst|$dst, $src}",
4580                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4581                        IIC_SSE_MOVDQ>;
4582
4583 //===---------------------------------------------------------------------===//
4584 // Move Scalar Single to Double Int
4585 //
4586 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4587                       "movd\t{$src, $dst|$dst, $src}",
4588                       [(set GR32:$dst, (bitconvert FR32:$src))],
4589                       IIC_SSE_MOVD_ToGP>, VEX;
4590 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4591                       "movd\t{$src, $dst|$dst, $src}",
4592                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4593                       IIC_SSE_MOVDQ>, VEX;
4594 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4595                       "movd\t{$src, $dst|$dst, $src}",
4596                       [(set GR32:$dst, (bitconvert FR32:$src))],
4597                       IIC_SSE_MOVD_ToGP>;
4598 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4599                       "movd\t{$src, $dst|$dst, $src}",
4600                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4601                       IIC_SSE_MOVDQ>;
4602
4603 //===---------------------------------------------------------------------===//
4604 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4605 //
4606 let AddedComplexity = 15 in {
4607 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4608                        "movd\t{$src, $dst|$dst, $src}",
4609                        [(set VR128:$dst, (v4i32 (X86vzmovl
4610                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4611                                       IIC_SSE_MOVDQ>, VEX;
4612 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4613                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4614                        [(set VR128:$dst, (v2i64 (X86vzmovl
4615                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4616                                       IIC_SSE_MOVDQ>,
4617                                       VEX, VEX_W;
4618 }
4619 let AddedComplexity = 15 in {
4620 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4621                        "movd\t{$src, $dst|$dst, $src}",
4622                        [(set VR128:$dst, (v4i32 (X86vzmovl
4623                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4624                                       IIC_SSE_MOVDQ>;
4625 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4626                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4627                        [(set VR128:$dst, (v2i64 (X86vzmovl
4628                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4629                                       IIC_SSE_MOVDQ>;
4630 }
4631
4632 let AddedComplexity = 20 in {
4633 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4634                        "movd\t{$src, $dst|$dst, $src}",
4635                        [(set VR128:$dst,
4636                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4637                                                    (loadi32 addr:$src))))))],
4638                                                    IIC_SSE_MOVDQ>, VEX;
4639 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4640                        "movd\t{$src, $dst|$dst, $src}",
4641                        [(set VR128:$dst,
4642                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4643                                                    (loadi32 addr:$src))))))],
4644                                                    IIC_SSE_MOVDQ>;
4645 }
4646
4647 let Predicates = [HasAVX] in {
4648   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4649   let AddedComplexity = 20 in {
4650     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4651               (VMOVZDI2PDIrm addr:$src)>;
4652     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4653               (VMOVZDI2PDIrm addr:$src)>;
4654   }
4655   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4656   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4657                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4658             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4659   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4660                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4661             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4662 }
4663
4664 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4665   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4666             (MOVZDI2PDIrm addr:$src)>;
4667   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4668             (MOVZDI2PDIrm addr:$src)>;
4669 }
4670
4671 // These are the correct encodings of the instructions so that we know how to
4672 // read correct assembly, even though we continue to emit the wrong ones for
4673 // compatibility with Darwin's buggy assembler.
4674 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4675                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4676 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4677                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4678 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4679                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4680 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4681                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4682 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4683                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4684 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4685                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4686
4687 //===---------------------------------------------------------------------===//
4688 // SSE2 - Move Quadword
4689 //===---------------------------------------------------------------------===//
4690
4691 //===---------------------------------------------------------------------===//
4692 // Move Quadword Int to Packed Quadword Int
4693 //
4694 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4695                     "vmovq\t{$src, $dst|$dst, $src}",
4696                     [(set VR128:$dst,
4697                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4698                     VEX, Requires<[HasAVX]>;
4699 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4700                     "movq\t{$src, $dst|$dst, $src}",
4701                     [(set VR128:$dst,
4702                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4703                       IIC_SSE_MOVDQ>, XS,
4704                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4705
4706 //===---------------------------------------------------------------------===//
4707 // Move Packed Quadword Int to Quadword Int
4708 //
4709 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4710                       "movq\t{$src, $dst|$dst, $src}",
4711                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4712                                     (iPTR 0))), addr:$dst)],
4713                                     IIC_SSE_MOVDQ>, VEX;
4714 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4715                       "movq\t{$src, $dst|$dst, $src}",
4716                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4717                                     (iPTR 0))), addr:$dst)],
4718                                     IIC_SSE_MOVDQ>;
4719
4720 //===---------------------------------------------------------------------===//
4721 // Store / copy lower 64-bits of a XMM register.
4722 //
4723 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4724                      "movq\t{$src, $dst|$dst, $src}",
4725                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4726 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4727                      "movq\t{$src, $dst|$dst, $src}",
4728                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4729                      IIC_SSE_MOVDQ>;
4730
4731 let AddedComplexity = 20 in
4732 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4733                      "vmovq\t{$src, $dst|$dst, $src}",
4734                      [(set VR128:$dst,
4735                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4736                                                  (loadi64 addr:$src))))))],
4737                                                  IIC_SSE_MOVDQ>,
4738                      XS, VEX, Requires<[HasAVX]>;
4739
4740 let AddedComplexity = 20 in
4741 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4742                      "movq\t{$src, $dst|$dst, $src}",
4743                      [(set VR128:$dst,
4744                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4745                                                  (loadi64 addr:$src))))))],
4746                                                  IIC_SSE_MOVDQ>,
4747                      XS, Requires<[HasSSE2]>;
4748
4749 let Predicates = [HasAVX], AddedComplexity = 20 in {
4750   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4751             (VMOVZQI2PQIrm addr:$src)>;
4752   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4753             (VMOVZQI2PQIrm addr:$src)>;
4754   def : Pat<(v2i64 (X86vzload addr:$src)),
4755             (VMOVZQI2PQIrm addr:$src)>;
4756 }
4757
4758 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4759   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4760             (MOVZQI2PQIrm addr:$src)>;
4761   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4762             (MOVZQI2PQIrm addr:$src)>;
4763   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4764 }
4765
4766 let Predicates = [HasAVX] in {
4767 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4768           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4769 def : Pat<(v4i64 (X86vzload addr:$src)),
4770           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4771 }
4772
4773 //===---------------------------------------------------------------------===//
4774 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4775 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4776 //
4777 let AddedComplexity = 15 in
4778 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4779                         "vmovq\t{$src, $dst|$dst, $src}",
4780                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4781                     IIC_SSE_MOVQ_RR>,
4782                       XS, VEX, Requires<[HasAVX]>;
4783 let AddedComplexity = 15 in
4784 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4785                         "movq\t{$src, $dst|$dst, $src}",
4786                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4787                     IIC_SSE_MOVQ_RR>,
4788                       XS, Requires<[HasSSE2]>;
4789
4790 let AddedComplexity = 20 in
4791 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4792                         "vmovq\t{$src, $dst|$dst, $src}",
4793                     [(set VR128:$dst, (v2i64 (X86vzmovl
4794                                              (loadv2i64 addr:$src))))],
4795                                              IIC_SSE_MOVDQ>,
4796                       XS, VEX, Requires<[HasAVX]>;
4797 let AddedComplexity = 20 in {
4798 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4799                         "movq\t{$src, $dst|$dst, $src}",
4800                     [(set VR128:$dst, (v2i64 (X86vzmovl
4801                                              (loadv2i64 addr:$src))))],
4802                                              IIC_SSE_MOVDQ>,
4803                       XS, Requires<[HasSSE2]>;
4804 }
4805
4806 let AddedComplexity = 20 in {
4807   let Predicates = [HasAVX] in {
4808     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4809               (VMOVZPQILo2PQIrm addr:$src)>;
4810     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4811               (VMOVZPQILo2PQIrr VR128:$src)>;
4812   }
4813   let Predicates = [HasSSE2] in {
4814     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4815               (MOVZPQILo2PQIrm addr:$src)>;
4816     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4817               (MOVZPQILo2PQIrr VR128:$src)>;
4818   }
4819 }
4820
4821 // Instructions to match in the assembler
4822 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4823                       "movq\t{$src, $dst|$dst, $src}", [],
4824                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4825 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4826                       "movq\t{$src, $dst|$dst, $src}", [],
4827                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4828 // Recognize "movd" with GR64 destination, but encode as a "movq"
4829 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4830                           "movd\t{$src, $dst|$dst, $src}", [],
4831                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4832
4833 // Instructions for the disassembler
4834 // xr = XMM register
4835 // xm = mem64
4836
4837 let Predicates = [HasAVX] in
4838 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4839                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4840 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4841                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4842
4843 //===---------------------------------------------------------------------===//
4844 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4845 //===---------------------------------------------------------------------===//
4846 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4847                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4848                               X86MemOperand x86memop> {
4849 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4850                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4851                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4852                       IIC_SSE_MOV_LH>;
4853 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4854                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4855                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4856                       IIC_SSE_MOV_LH>;
4857 }
4858
4859 let Predicates = [HasAVX] in {
4860   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4861                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4862   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4863                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4864   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4865                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4866   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4867                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4868 }
4869 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4870                                    memopv4f32, f128mem>;
4871 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4872                                    memopv4f32, f128mem>;
4873
4874 let Predicates = [HasAVX] in {
4875   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4876             (VMOVSHDUPrr VR128:$src)>;
4877   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4878             (VMOVSHDUPrm addr:$src)>;
4879   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4880             (VMOVSLDUPrr VR128:$src)>;
4881   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4882             (VMOVSLDUPrm addr:$src)>;
4883   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4884             (VMOVSHDUPYrr VR256:$src)>;
4885   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4886             (VMOVSHDUPYrm addr:$src)>;
4887   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4888             (VMOVSLDUPYrr VR256:$src)>;
4889   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4890             (VMOVSLDUPYrm addr:$src)>;
4891 }
4892
4893 let Predicates = [HasSSE3] in {
4894   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4895             (MOVSHDUPrr VR128:$src)>;
4896   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4897             (MOVSHDUPrm addr:$src)>;
4898   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4899             (MOVSLDUPrr VR128:$src)>;
4900   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4901             (MOVSLDUPrm addr:$src)>;
4902 }
4903
4904 //===---------------------------------------------------------------------===//
4905 // SSE3 - Replicate Double FP - MOVDDUP
4906 //===---------------------------------------------------------------------===//
4907
4908 multiclass sse3_replicate_dfp<string OpcodeStr> {
4909 let neverHasSideEffects = 1 in
4910 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4911                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4912                     [], IIC_SSE_MOV_LH>;
4913 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4914                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4915                     [(set VR128:$dst,
4916                       (v2f64 (X86Movddup
4917                               (scalar_to_vector (loadf64 addr:$src)))))],
4918                               IIC_SSE_MOV_LH>;
4919 }
4920
4921 // FIXME: Merge with above classe when there're patterns for the ymm version
4922 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4923 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4924                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4925                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4926 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4927                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4928                     [(set VR256:$dst,
4929                       (v4f64 (X86Movddup
4930                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4931 }
4932
4933 let Predicates = [HasAVX] in {
4934   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4935   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4936 }
4937
4938 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4939
4940 let Predicates = [HasAVX] in {
4941   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4942             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4943   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4944             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4945   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4946             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4947   def : Pat<(X86Movddup (bc_v2f64
4948                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4949             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4950
4951   // 256-bit version
4952   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4953             (VMOVDDUPYrm addr:$src)>;
4954   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4955             (VMOVDDUPYrm addr:$src)>;
4956   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4957             (VMOVDDUPYrm addr:$src)>;
4958   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4959             (VMOVDDUPYrr VR256:$src)>;
4960 }
4961
4962 let Predicates = [HasSSE3] in {
4963   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4964             (MOVDDUPrm addr:$src)>;
4965   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4966             (MOVDDUPrm addr:$src)>;
4967   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4968             (MOVDDUPrm addr:$src)>;
4969   def : Pat<(X86Movddup (bc_v2f64
4970                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4971             (MOVDDUPrm addr:$src)>;
4972 }
4973
4974 //===---------------------------------------------------------------------===//
4975 // SSE3 - Move Unaligned Integer
4976 //===---------------------------------------------------------------------===//
4977
4978 let Predicates = [HasAVX] in {
4979   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4980                    "vlddqu\t{$src, $dst|$dst, $src}",
4981                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4982   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4983                    "vlddqu\t{$src, $dst|$dst, $src}",
4984                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4985 }
4986 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4987                    "lddqu\t{$src, $dst|$dst, $src}",
4988                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4989                    IIC_SSE_LDDQU>;
4990
4991 //===---------------------------------------------------------------------===//
4992 // SSE3 - Arithmetic
4993 //===---------------------------------------------------------------------===//
4994
4995 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4996                        X86MemOperand x86memop, OpndItins itins,
4997                        bit Is2Addr = 1> {
4998   def rr : I<0xD0, MRMSrcReg,
4999        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5000        !if(Is2Addr,
5001            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5002            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5003        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5004   def rm : I<0xD0, MRMSrcMem,
5005        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5006        !if(Is2Addr,
5007            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5008            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5009        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5010 }
5011
5012 let Predicates = [HasAVX] in {
5013   let ExeDomain = SSEPackedSingle in {
5014     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5015                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5016     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5017                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5018   }
5019   let ExeDomain = SSEPackedDouble in {
5020     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5021                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5022     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5023                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5024   }
5025 }
5026 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5027   let ExeDomain = SSEPackedSingle in
5028   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5029                               f128mem, SSE_ALU_F32P>, TB, XD;
5030   let ExeDomain = SSEPackedDouble in
5031   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5032                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5033 }
5034
5035 //===---------------------------------------------------------------------===//
5036 // SSE3 Instructions
5037 //===---------------------------------------------------------------------===//
5038
5039 // Horizontal ops
5040 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5041                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5042   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5043        !if(Is2Addr,
5044          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5045          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5046       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5047
5048   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5049        !if(Is2Addr,
5050          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5051          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5052       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5053         IIC_SSE_HADDSUB_RM>;
5054 }
5055 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5056                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5057   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5058        !if(Is2Addr,
5059          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5060          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5061       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5062
5063   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5064        !if(Is2Addr,
5065          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5066          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5067       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5068         IIC_SSE_HADDSUB_RM>;
5069 }
5070
5071 let Predicates = [HasAVX] in {
5072   let ExeDomain = SSEPackedSingle in {
5073     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5074                             X86fhadd, 0>, VEX_4V;
5075     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5076                             X86fhsub, 0>, VEX_4V;
5077     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5078                             X86fhadd, 0>, VEX_4V;
5079     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5080                             X86fhsub, 0>, VEX_4V;
5081   }
5082   let ExeDomain = SSEPackedDouble in {
5083     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5084                             X86fhadd, 0>, VEX_4V;
5085     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5086                             X86fhsub, 0>, VEX_4V;
5087     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5088                             X86fhadd, 0>, VEX_4V;
5089     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5090                             X86fhsub, 0>, VEX_4V;
5091   }
5092 }
5093
5094 let Constraints = "$src1 = $dst" in {
5095   let ExeDomain = SSEPackedSingle in {
5096     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5097     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5098   }
5099   let ExeDomain = SSEPackedDouble in {
5100     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5101     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5102   }
5103 }
5104
5105 //===---------------------------------------------------------------------===//
5106 // SSSE3 - Packed Absolute Instructions
5107 //===---------------------------------------------------------------------===//
5108
5109
5110 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5111 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5112                             Intrinsic IntId128> {
5113   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5114                     (ins VR128:$src),
5115                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5116                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5117                     OpSize;
5118
5119   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5120                     (ins i128mem:$src),
5121                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5122                     [(set VR128:$dst,
5123                       (IntId128
5124                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5125                     OpSize;
5126 }
5127
5128 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5129 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5130                               Intrinsic IntId256> {
5131   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5132                     (ins VR256:$src),
5133                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5134                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5135                     OpSize;
5136
5137   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5138                     (ins i256mem:$src),
5139                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5140                     [(set VR256:$dst,
5141                       (IntId256
5142                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5143 }
5144
5145 let Predicates = [HasAVX] in {
5146   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5147                                   int_x86_ssse3_pabs_b_128>, VEX;
5148   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5149                                   int_x86_ssse3_pabs_w_128>, VEX;
5150   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5151                                   int_x86_ssse3_pabs_d_128>, VEX;
5152 }
5153
5154 let Predicates = [HasAVX2] in {
5155   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5156                                     int_x86_avx2_pabs_b>, VEX;
5157   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5158                                     int_x86_avx2_pabs_w>, VEX;
5159   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5160                                     int_x86_avx2_pabs_d>, VEX;
5161 }
5162
5163 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5164                               int_x86_ssse3_pabs_b_128>;
5165 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5166                               int_x86_ssse3_pabs_w_128>;
5167 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5168                               int_x86_ssse3_pabs_d_128>;
5169
5170 //===---------------------------------------------------------------------===//
5171 // SSSE3 - Packed Binary Operator Instructions
5172 //===---------------------------------------------------------------------===//
5173
5174 def SSE_PHADDSUBD : OpndItins<
5175   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5176 >;
5177 def SSE_PHADDSUBSW : OpndItins<
5178   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5179 >;
5180 def SSE_PHADDSUBW : OpndItins<
5181   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5182 >;
5183 def SSE_PSHUFB : OpndItins<
5184   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5185 >;
5186 def SSE_PSIGN : OpndItins<
5187   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5188 >;
5189 def SSE_PMULHRSW : OpndItins<
5190   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5191 >;
5192
5193 /// SS3I_binop_rm - Simple SSSE3 bin op
5194 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5195                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5196                          X86MemOperand x86memop, OpndItins itins,
5197                          bit Is2Addr = 1> {
5198   let isCommutable = 1 in
5199   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5200        (ins RC:$src1, RC:$src2),
5201        !if(Is2Addr,
5202          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5203          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5204        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5205        OpSize;
5206   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5207        (ins RC:$src1, x86memop:$src2),
5208        !if(Is2Addr,
5209          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5210          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5211        [(set RC:$dst,
5212          (OpVT (OpNode RC:$src1,
5213           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5214 }
5215
5216 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5217 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5218                              Intrinsic IntId128, OpndItins itins,
5219                              bit Is2Addr = 1> {
5220   let isCommutable = 1 in
5221   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5222        (ins VR128:$src1, VR128:$src2),
5223        !if(Is2Addr,
5224          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5225          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5226        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5227        OpSize;
5228   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5229        (ins VR128:$src1, i128mem:$src2),
5230        !if(Is2Addr,
5231          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5232          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5233        [(set VR128:$dst,
5234          (IntId128 VR128:$src1,
5235           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5236 }
5237
5238 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5239                                Intrinsic IntId256> {
5240   let isCommutable = 1 in
5241   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5242        (ins VR256:$src1, VR256:$src2),
5243        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5244        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5245        OpSize;
5246   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5247        (ins VR256:$src1, i256mem:$src2),
5248        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5249        [(set VR256:$dst,
5250          (IntId256 VR256:$src1,
5251           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5252 }
5253
5254 let ImmT = NoImm, Predicates = [HasAVX] in {
5255 let isCommutable = 0 in {
5256   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5257                                   memopv2i64, i128mem,
5258                                   SSE_PHADDSUBW, 0>, VEX_4V;
5259   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5260                                   memopv2i64, i128mem,
5261                                   SSE_PHADDSUBD, 0>, VEX_4V;
5262   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5263                                   memopv2i64, i128mem,
5264                                   SSE_PHADDSUBW, 0>, VEX_4V;
5265   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5266                                   memopv2i64, i128mem,
5267                                   SSE_PHADDSUBD, 0>, VEX_4V;
5268   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5269                                   memopv2i64, i128mem,
5270                                   SSE_PSIGN, 0>, VEX_4V;
5271   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5272                                   memopv2i64, i128mem,
5273                                   SSE_PSIGN, 0>, VEX_4V;
5274   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5275                                   memopv2i64, i128mem,
5276                                   SSE_PSIGN, 0>, VEX_4V;
5277   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5278                                   memopv2i64, i128mem,
5279                                   SSE_PSHUFB, 0>, VEX_4V;
5280   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5281                                       int_x86_ssse3_phadd_sw_128,
5282                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5283   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5284                                       int_x86_ssse3_phsub_sw_128,
5285                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5286   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5287                                       int_x86_ssse3_pmadd_ub_sw_128,
5288                                       SSE_PMADD, 0>, VEX_4V;
5289 }
5290 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5291                                       int_x86_ssse3_pmul_hr_sw_128,
5292                                       SSE_PMULHRSW, 0>, VEX_4V;
5293 }
5294
5295 let ImmT = NoImm, Predicates = [HasAVX2] in {
5296 let isCommutable = 0 in {
5297   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5298                                   memopv4i64, i256mem,
5299                                   SSE_PHADDSUBW, 0>, VEX_4V;
5300   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5301                                   memopv4i64, i256mem,
5302                                   SSE_PHADDSUBW, 0>, VEX_4V;
5303   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5304                                   memopv4i64, i256mem,
5305                                   SSE_PHADDSUBW, 0>, VEX_4V;
5306   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5307                                   memopv4i64, i256mem,
5308                                   SSE_PHADDSUBW, 0>, VEX_4V;
5309   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5310                                   memopv4i64, i256mem,
5311                                   SSE_PHADDSUBW, 0>, VEX_4V;
5312   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5313                                   memopv4i64, i256mem,
5314                                   SSE_PHADDSUBW, 0>, VEX_4V;
5315   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5316                                   memopv4i64, i256mem,
5317                                   SSE_PHADDSUBW, 0>, VEX_4V;
5318   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5319                                   memopv4i64, i256mem,
5320                                   SSE_PHADDSUBW, 0>, VEX_4V;
5321   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5322                                         int_x86_avx2_phadd_sw>, VEX_4V;
5323   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5324                                         int_x86_avx2_phsub_sw>, VEX_4V;
5325   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5326                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5327 }
5328 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5329                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5330 }
5331
5332 // None of these have i8 immediate fields.
5333 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5334 let isCommutable = 0 in {
5335   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5336                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5337   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5338                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5339   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5340                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5341   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5342                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5343   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5344                                  memopv2i64, i128mem, SSE_PSIGN>;
5345   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5346                                  memopv2i64, i128mem, SSE_PSIGN>;
5347   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5348                                  memopv2i64, i128mem, SSE_PSIGN>;
5349   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5350                                  memopv2i64, i128mem, SSE_PSHUFB>;
5351   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5352                                      int_x86_ssse3_phadd_sw_128,
5353                                      SSE_PHADDSUBSW>;
5354   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5355                                      int_x86_ssse3_phsub_sw_128,
5356                                      SSE_PHADDSUBSW>;
5357   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5358                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5359 }
5360 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5361                                      int_x86_ssse3_pmul_hr_sw_128,
5362                                      SSE_PMULHRSW>;
5363 }
5364
5365 //===---------------------------------------------------------------------===//
5366 // SSSE3 - Packed Align Instruction Patterns
5367 //===---------------------------------------------------------------------===//
5368
5369 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5370   let neverHasSideEffects = 1 in {
5371   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5372       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5373       !if(Is2Addr,
5374         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5375         !strconcat(asm,
5376                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5377       [], IIC_SSE_PALIGNR>, OpSize;
5378   let mayLoad = 1 in
5379   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5380       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5381       !if(Is2Addr,
5382         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5383         !strconcat(asm,
5384                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5385       [], IIC_SSE_PALIGNR>, OpSize;
5386   }
5387 }
5388
5389 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5390   let neverHasSideEffects = 1 in {
5391   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5392       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5393       !strconcat(asm,
5394                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5395       []>, OpSize;
5396   let mayLoad = 1 in
5397   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5398       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5399       !strconcat(asm,
5400                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5401       []>, OpSize;
5402   }
5403 }
5404
5405 let Predicates = [HasAVX] in
5406   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5407 let Predicates = [HasAVX2] in
5408   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5409 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5410   defm PALIGN : ssse3_palign<"palignr">;
5411
5412 let Predicates = [HasAVX2] in {
5413 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5414           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5415 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5416           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5417 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5418           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5419 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5420           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5421 }
5422
5423 let Predicates = [HasAVX] in {
5424 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5425           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5426 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5427           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5428 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5429           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5430 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5431           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5432 }
5433
5434 let Predicates = [HasSSSE3] in {
5435 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5436           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5437 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5438           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5439 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5440           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5441 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5442           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5443 }
5444
5445 //===---------------------------------------------------------------------===//
5446 // SSSE3 - Thread synchronization
5447 //===---------------------------------------------------------------------===//
5448
5449 let usesCustomInserter = 1 in {
5450 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5451                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5452                 Requires<[HasSSE3]>;
5453 }
5454
5455 let Uses = [EAX, ECX, EDX] in
5456 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5457                  TB, Requires<[HasSSE3]>;
5458 let Uses = [ECX, EAX] in
5459 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5460                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5461                 TB, Requires<[HasSSE3]>;
5462
5463 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5464 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5465
5466 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5467       Requires<[In32BitMode]>;
5468 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5469       Requires<[In64BitMode]>;
5470
5471 //===----------------------------------------------------------------------===//
5472 // SSE4.1 - Packed Move with Sign/Zero Extend
5473 //===----------------------------------------------------------------------===//
5474
5475 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5476   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5477                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5478                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5479
5480   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5481                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5482        [(set VR128:$dst,
5483          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5484        OpSize;
5485 }
5486
5487 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5488                                  Intrinsic IntId> {
5489   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5490                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5491                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5492
5493   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5494                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5496 }
5497
5498 let Predicates = [HasAVX] in {
5499 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5500                                      VEX;
5501 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5502                                      VEX;
5503 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5504                                      VEX;
5505 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5506                                      VEX;
5507 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5508                                      VEX;
5509 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5510                                      VEX;
5511 }
5512
5513 let Predicates = [HasAVX2] in {
5514 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5515                                         int_x86_avx2_pmovsxbw>, VEX;
5516 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5517                                         int_x86_avx2_pmovsxwd>, VEX;
5518 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5519                                         int_x86_avx2_pmovsxdq>, VEX;
5520 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5521                                         int_x86_avx2_pmovzxbw>, VEX;
5522 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5523                                         int_x86_avx2_pmovzxwd>, VEX;
5524 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5525                                         int_x86_avx2_pmovzxdq>, VEX;
5526 }
5527
5528 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5529 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5530 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5531 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5532 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5533 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5534
5535 let Predicates = [HasAVX] in {
5536   // Common patterns involving scalar load.
5537   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5538             (VPMOVSXBWrm addr:$src)>;
5539   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5540             (VPMOVSXBWrm addr:$src)>;
5541
5542   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5543             (VPMOVSXWDrm addr:$src)>;
5544   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5545             (VPMOVSXWDrm addr:$src)>;
5546
5547   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5548             (VPMOVSXDQrm addr:$src)>;
5549   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5550             (VPMOVSXDQrm addr:$src)>;
5551
5552   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5553             (VPMOVZXBWrm addr:$src)>;
5554   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5555             (VPMOVZXBWrm addr:$src)>;
5556
5557   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5558             (VPMOVZXWDrm addr:$src)>;
5559   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5560             (VPMOVZXWDrm addr:$src)>;
5561
5562   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5563             (VPMOVZXDQrm addr:$src)>;
5564   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5565             (VPMOVZXDQrm addr:$src)>;
5566 }
5567
5568 let Predicates = [HasSSE41] in {
5569   // Common patterns involving scalar load.
5570   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5571             (PMOVSXBWrm addr:$src)>;
5572   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5573             (PMOVSXBWrm addr:$src)>;
5574
5575   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5576             (PMOVSXWDrm addr:$src)>;
5577   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5578             (PMOVSXWDrm addr:$src)>;
5579
5580   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5581             (PMOVSXDQrm addr:$src)>;
5582   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5583             (PMOVSXDQrm addr:$src)>;
5584
5585   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5586             (PMOVZXBWrm addr:$src)>;
5587   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5588             (PMOVZXBWrm addr:$src)>;
5589
5590   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5591             (PMOVZXWDrm addr:$src)>;
5592   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5593             (PMOVZXWDrm addr:$src)>;
5594
5595   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5596             (PMOVZXDQrm addr:$src)>;
5597   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5598             (PMOVZXDQrm addr:$src)>;
5599 }
5600
5601 let Predicates = [HasAVX2] in {
5602   let AddedComplexity = 15 in {
5603     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5604               (VPMOVZXDQYrr VR128:$src)>;
5605     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5606               (VPMOVZXWDYrr VR128:$src)>;
5607   }
5608
5609   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5610   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5611 }
5612
5613 let Predicates = [HasAVX] in {
5614   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5615   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5616 }
5617
5618 let Predicates = [HasSSE41] in {
5619   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5620   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5621 }
5622
5623
5624 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5625   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5626                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5627                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5628
5629   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5630                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5631        [(set VR128:$dst,
5632          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5633           OpSize;
5634 }
5635
5636 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5637                                  Intrinsic IntId> {
5638   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5639                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5640                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5641
5642   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5643                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5644        [(set VR256:$dst,
5645          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5646           OpSize;
5647 }
5648
5649 let Predicates = [HasAVX] in {
5650 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5651                                      VEX;
5652 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5653                                      VEX;
5654 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5655                                      VEX;
5656 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5657                                      VEX;
5658 }
5659
5660 let Predicates = [HasAVX2] in {
5661 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5662                                        int_x86_avx2_pmovsxbd>, VEX;
5663 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5664                                        int_x86_avx2_pmovsxwq>, VEX;
5665 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5666                                        int_x86_avx2_pmovzxbd>, VEX;
5667 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5668                                        int_x86_avx2_pmovzxwq>, VEX;
5669 }
5670
5671 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5672 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5673 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5674 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5675
5676 let Predicates = [HasAVX] in {
5677   // Common patterns involving scalar load
5678   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5679             (VPMOVSXBDrm addr:$src)>;
5680   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5681             (VPMOVSXWQrm addr:$src)>;
5682
5683   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5684             (VPMOVZXBDrm addr:$src)>;
5685   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5686             (VPMOVZXWQrm addr:$src)>;
5687 }
5688
5689 let Predicates = [HasSSE41] in {
5690   // Common patterns involving scalar load
5691   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5692             (PMOVSXBDrm addr:$src)>;
5693   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5694             (PMOVSXWQrm addr:$src)>;
5695
5696   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5697             (PMOVZXBDrm addr:$src)>;
5698   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5699             (PMOVZXWQrm addr:$src)>;
5700 }
5701
5702 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5703   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5704                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5705                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5706
5707   // Expecting a i16 load any extended to i32 value.
5708   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5709                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5710                  [(set VR128:$dst, (IntId (bitconvert
5711                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5712                  OpSize;
5713 }
5714
5715 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5716                                  Intrinsic IntId> {
5717   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5718                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5719                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5720
5721   // Expecting a i16 load any extended to i32 value.
5722   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5723                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5724                   [(set VR256:$dst, (IntId (bitconvert
5725                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5726                   OpSize;
5727 }
5728
5729 let Predicates = [HasAVX] in {
5730 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5731                                      VEX;
5732 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5733                                      VEX;
5734 }
5735 let Predicates = [HasAVX2] in {
5736 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5737                                        int_x86_avx2_pmovsxbq>, VEX;
5738 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5739                                        int_x86_avx2_pmovzxbq>, VEX;
5740 }
5741 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5742 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5743
5744 let Predicates = [HasAVX] in {
5745   // Common patterns involving scalar load
5746   def : Pat<(int_x86_sse41_pmovsxbq
5747               (bitconvert (v4i32 (X86vzmovl
5748                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5749             (VPMOVSXBQrm addr:$src)>;
5750
5751   def : Pat<(int_x86_sse41_pmovzxbq
5752               (bitconvert (v4i32 (X86vzmovl
5753                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5754             (VPMOVZXBQrm addr:$src)>;
5755 }
5756
5757 let Predicates = [HasSSE41] in {
5758   // Common patterns involving scalar load
5759   def : Pat<(int_x86_sse41_pmovsxbq
5760               (bitconvert (v4i32 (X86vzmovl
5761                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5762             (PMOVSXBQrm addr:$src)>;
5763
5764   def : Pat<(int_x86_sse41_pmovzxbq
5765               (bitconvert (v4i32 (X86vzmovl
5766                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5767             (PMOVZXBQrm addr:$src)>;
5768 }
5769
5770 //===----------------------------------------------------------------------===//
5771 // SSE4.1 - Extract Instructions
5772 //===----------------------------------------------------------------------===//
5773
5774 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5775 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5776   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5777                  (ins VR128:$src1, i32i8imm:$src2),
5778                  !strconcat(OpcodeStr,
5779                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5780                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5781                  OpSize;
5782   let neverHasSideEffects = 1, mayStore = 1 in
5783   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5784                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5785                  !strconcat(OpcodeStr,
5786                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5787                  []>, OpSize;
5788 // FIXME:
5789 // There's an AssertZext in the way of writing the store pattern
5790 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5791 }
5792
5793 let Predicates = [HasAVX] in {
5794   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5795   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5796          (ins VR128:$src1, i32i8imm:$src2),
5797          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5798 }
5799
5800 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5801
5802
5803 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5804 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5805   let neverHasSideEffects = 1, mayStore = 1 in
5806   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5807                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5808                  !strconcat(OpcodeStr,
5809                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5810                  []>, OpSize;
5811 // FIXME:
5812 // There's an AssertZext in the way of writing the store pattern
5813 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5814 }
5815
5816 let Predicates = [HasAVX] in
5817   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5818
5819 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5820
5821
5822 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5823 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5824   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5825                  (ins VR128:$src1, i32i8imm:$src2),
5826                  !strconcat(OpcodeStr,
5827                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5828                  [(set GR32:$dst,
5829                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5830   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5831                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5832                  !strconcat(OpcodeStr,
5833                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5834                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5835                           addr:$dst)]>, OpSize;
5836 }
5837
5838 let Predicates = [HasAVX] in
5839   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5840
5841 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5842
5843 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5844 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5845   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5846                  (ins VR128:$src1, i32i8imm:$src2),
5847                  !strconcat(OpcodeStr,
5848                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5849                  [(set GR64:$dst,
5850                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5851   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5852                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5853                  !strconcat(OpcodeStr,
5854                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5855                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5856                           addr:$dst)]>, OpSize, REX_W;
5857 }
5858
5859 let Predicates = [HasAVX] in
5860   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5861
5862 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5863
5864 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5865 /// destination
5866 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5867   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5868                  (ins VR128:$src1, i32i8imm:$src2),
5869                  !strconcat(OpcodeStr,
5870                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5871                  [(set GR32:$dst,
5872                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5873            OpSize;
5874   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5875                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5876                  !strconcat(OpcodeStr,
5877                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5878                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5879                           addr:$dst)]>, OpSize;
5880 }
5881
5882 let ExeDomain = SSEPackedSingle in {
5883   let Predicates = [HasAVX] in {
5884     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5885     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5886                     (ins VR128:$src1, i32i8imm:$src2),
5887                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5888                     []>, OpSize, VEX;
5889   }
5890   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5891 }
5892
5893 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5894 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5895                                               imm:$src2))),
5896                  addr:$dst),
5897           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5898           Requires<[HasAVX]>;
5899 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5900                                               imm:$src2))),
5901                  addr:$dst),
5902           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5903           Requires<[HasSSE41]>;
5904
5905 //===----------------------------------------------------------------------===//
5906 // SSE4.1 - Insert Instructions
5907 //===----------------------------------------------------------------------===//
5908
5909 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5910   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5911       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5912       !if(Is2Addr,
5913         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5914         !strconcat(asm,
5915                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5916       [(set VR128:$dst,
5917         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5918   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5919       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5920       !if(Is2Addr,
5921         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5922         !strconcat(asm,
5923                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5924       [(set VR128:$dst,
5925         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5926                    imm:$src3))]>, OpSize;
5927 }
5928
5929 let Predicates = [HasAVX] in
5930   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5931 let Constraints = "$src1 = $dst" in
5932   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5933
5934 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5935   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5936       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5937       !if(Is2Addr,
5938         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5939         !strconcat(asm,
5940                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5941       [(set VR128:$dst,
5942         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5943       OpSize;
5944   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5945       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5946       !if(Is2Addr,
5947         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5948         !strconcat(asm,
5949                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5950       [(set VR128:$dst,
5951         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5952                           imm:$src3)))]>, OpSize;
5953 }
5954
5955 let Predicates = [HasAVX] in
5956   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5957 let Constraints = "$src1 = $dst" in
5958   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5959
5960 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5961   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5962       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5963       !if(Is2Addr,
5964         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5965         !strconcat(asm,
5966                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5967       [(set VR128:$dst,
5968         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5969       OpSize;
5970   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5971       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5972       !if(Is2Addr,
5973         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5974         !strconcat(asm,
5975                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5976       [(set VR128:$dst,
5977         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5978                           imm:$src3)))]>, OpSize;
5979 }
5980
5981 let Predicates = [HasAVX] in
5982   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5983 let Constraints = "$src1 = $dst" in
5984   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5985
5986 // insertps has a few different modes, there's the first two here below which
5987 // are optimized inserts that won't zero arbitrary elements in the destination
5988 // vector. The next one matches the intrinsic and could zero arbitrary elements
5989 // in the target vector.
5990 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5991   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5992       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5993       !if(Is2Addr,
5994         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5995         !strconcat(asm,
5996                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5997       [(set VR128:$dst,
5998         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5999       OpSize;
6000   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6001       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6002       !if(Is2Addr,
6003         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6004         !strconcat(asm,
6005                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6006       [(set VR128:$dst,
6007         (X86insrtps VR128:$src1,
6008                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6009                     imm:$src3))]>, OpSize;
6010 }
6011
6012 let ExeDomain = SSEPackedSingle in {
6013   let Predicates = [HasAVX] in
6014     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6015   let Constraints = "$src1 = $dst" in
6016     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6017 }
6018
6019 //===----------------------------------------------------------------------===//
6020 // SSE4.1 - Round Instructions
6021 //===----------------------------------------------------------------------===//
6022
6023 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6024                             X86MemOperand x86memop, RegisterClass RC,
6025                             PatFrag mem_frag32, PatFrag mem_frag64,
6026                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6027 let ExeDomain = SSEPackedSingle in {
6028   // Intrinsic operation, reg.
6029   // Vector intrinsic operation, reg
6030   def PSr : SS4AIi8<opcps, MRMSrcReg,
6031                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6032                     !strconcat(OpcodeStr,
6033                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6034                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6035                     OpSize;
6036
6037   // Vector intrinsic operation, mem
6038   def PSm : SS4AIi8<opcps, MRMSrcMem,
6039                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6040                     !strconcat(OpcodeStr,
6041                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6042                     [(set RC:$dst,
6043                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6044                     OpSize;
6045 } // ExeDomain = SSEPackedSingle
6046
6047 let ExeDomain = SSEPackedDouble in {
6048   // Vector intrinsic operation, reg
6049   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6050                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6051                     !strconcat(OpcodeStr,
6052                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6053                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6054                     OpSize;
6055
6056   // Vector intrinsic operation, mem
6057   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6058                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6059                     !strconcat(OpcodeStr,
6060                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6061                     [(set RC:$dst,
6062                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6063                     OpSize;
6064 } // ExeDomain = SSEPackedDouble
6065 }
6066
6067 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6068                             string OpcodeStr,
6069                             Intrinsic F32Int,
6070                             Intrinsic F64Int, bit Is2Addr = 1> {
6071 let ExeDomain = GenericDomain in {
6072   // Operation, reg.
6073   def SSr : SS4AIi8<opcss, MRMSrcReg,
6074       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6075       !if(Is2Addr,
6076           !strconcat(OpcodeStr,
6077               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6078           !strconcat(OpcodeStr,
6079               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6080       []>, OpSize;
6081
6082   // Intrinsic operation, reg.
6083   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6084         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6085         !if(Is2Addr,
6086             !strconcat(OpcodeStr,
6087                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6088             !strconcat(OpcodeStr,
6089                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6090         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6091         OpSize;
6092
6093   // Intrinsic operation, mem.
6094   def SSm : SS4AIi8<opcss, MRMSrcMem,
6095         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6096         !if(Is2Addr,
6097             !strconcat(OpcodeStr,
6098                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6099             !strconcat(OpcodeStr,
6100                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6101         [(set VR128:$dst,
6102              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6103         OpSize;
6104
6105   // Operation, reg.
6106   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6107         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6108         !if(Is2Addr,
6109             !strconcat(OpcodeStr,
6110                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6111             !strconcat(OpcodeStr,
6112                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6113         []>, OpSize;
6114
6115   // Intrinsic operation, reg.
6116   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6117         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6118         !if(Is2Addr,
6119             !strconcat(OpcodeStr,
6120                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6121             !strconcat(OpcodeStr,
6122                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6123         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6124         OpSize;
6125
6126   // Intrinsic operation, mem.
6127   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6128         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6129         !if(Is2Addr,
6130             !strconcat(OpcodeStr,
6131                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6132             !strconcat(OpcodeStr,
6133                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6134         [(set VR128:$dst,
6135               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6136         OpSize;
6137 } // ExeDomain = GenericDomain
6138 }
6139
6140 // FP round - roundss, roundps, roundsd, roundpd
6141 let Predicates = [HasAVX] in {
6142   // Intrinsic form
6143   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6144                                   memopv4f32, memopv2f64,
6145                                   int_x86_sse41_round_ps,
6146                                   int_x86_sse41_round_pd>, VEX;
6147   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6148                                   memopv8f32, memopv4f64,
6149                                   int_x86_avx_round_ps_256,
6150                                   int_x86_avx_round_pd_256>, VEX;
6151   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6152                                   int_x86_sse41_round_ss,
6153                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6154
6155   def : Pat<(ffloor FR32:$src),
6156             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6157   def : Pat<(f64 (ffloor FR64:$src)),
6158             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6159   def : Pat<(f32 (fnearbyint FR32:$src)),
6160             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6161   def : Pat<(f64 (fnearbyint FR64:$src)),
6162             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6163   def : Pat<(f32 (fceil FR32:$src)),
6164             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6165   def : Pat<(f64 (fceil FR64:$src)),
6166             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6167   def : Pat<(f32 (frint FR32:$src)),
6168             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6169   def : Pat<(f64 (frint FR64:$src)),
6170             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6171   def : Pat<(f32 (ftrunc FR32:$src)),
6172             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6173   def : Pat<(f64 (ftrunc FR64:$src)),
6174             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6175 }
6176
6177 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6178                                memopv4f32, memopv2f64,
6179                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6180 let Constraints = "$src1 = $dst" in
6181 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6182                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6183
6184 def : Pat<(ffloor FR32:$src),
6185           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6186 def : Pat<(f64 (ffloor FR64:$src)),
6187           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6188 def : Pat<(f32 (fnearbyint FR32:$src)),
6189           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6190 def : Pat<(f64 (fnearbyint FR64:$src)),
6191           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6192 def : Pat<(f32 (fceil FR32:$src)),
6193           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6194 def : Pat<(f64 (fceil FR64:$src)),
6195           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6196 def : Pat<(f32 (frint FR32:$src)),
6197           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6198 def : Pat<(f64 (frint FR64:$src)),
6199           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6200 def : Pat<(f32 (ftrunc FR32:$src)),
6201           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6202 def : Pat<(f64 (ftrunc FR64:$src)),
6203           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6204
6205 //===----------------------------------------------------------------------===//
6206 // SSE4.1 - Packed Bit Test
6207 //===----------------------------------------------------------------------===//
6208
6209 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6210 // the intel intrinsic that corresponds to this.
6211 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6212 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6213                 "vptest\t{$src2, $src1|$src1, $src2}",
6214                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6215                 OpSize, VEX;
6216 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6217                 "vptest\t{$src2, $src1|$src1, $src2}",
6218                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6219                 OpSize, VEX;
6220
6221 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6222                 "vptest\t{$src2, $src1|$src1, $src2}",
6223                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6224                 OpSize, VEX;
6225 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6226                 "vptest\t{$src2, $src1|$src1, $src2}",
6227                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6228                 OpSize, VEX;
6229 }
6230
6231 let Defs = [EFLAGS] in {
6232 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6233               "ptest\t{$src2, $src1|$src1, $src2}",
6234               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6235               OpSize;
6236 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6237               "ptest\t{$src2, $src1|$src1, $src2}",
6238               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6239               OpSize;
6240 }
6241
6242 // The bit test instructions below are AVX only
6243 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6244                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6245   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6246             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6247             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6248   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6249             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6250             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6251             OpSize, VEX;
6252 }
6253
6254 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6255 let ExeDomain = SSEPackedSingle in {
6256 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6257 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6258 }
6259 let ExeDomain = SSEPackedDouble in {
6260 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6261 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6262 }
6263 }
6264
6265 //===----------------------------------------------------------------------===//
6266 // SSE4.1 - Misc Instructions
6267 //===----------------------------------------------------------------------===//
6268
6269 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6270   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6271                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6272                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6273                      OpSize, XS;
6274   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6275                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6276                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6277                       (implicit EFLAGS)]>, OpSize, XS;
6278
6279   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6280                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6281                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6282                      XS;
6283   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6284                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6285                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6286                       (implicit EFLAGS)]>, XS;
6287
6288   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6289                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6290                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6291                       XS;
6292   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6293                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6294                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6295                        (implicit EFLAGS)]>, XS;
6296 }
6297
6298
6299
6300 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6301 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6302                                  Intrinsic IntId128> {
6303   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6304                     (ins VR128:$src),
6305                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6306                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6307   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6308                      (ins i128mem:$src),
6309                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6310                      [(set VR128:$dst,
6311                        (IntId128
6312                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6313 }
6314
6315 let Predicates = [HasAVX] in
6316 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6317                                          int_x86_sse41_phminposuw>, VEX;
6318 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6319                                          int_x86_sse41_phminposuw>;
6320
6321 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6322 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6323                               Intrinsic IntId128, bit Is2Addr = 1> {
6324   let isCommutable = 1 in
6325   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6326        (ins VR128:$src1, VR128:$src2),
6327        !if(Is2Addr,
6328            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6329            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6330        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6331   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6332        (ins VR128:$src1, i128mem:$src2),
6333        !if(Is2Addr,
6334            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6335            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6336        [(set VR128:$dst,
6337          (IntId128 VR128:$src1,
6338           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6339 }
6340
6341 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6342 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6343                                 Intrinsic IntId256> {
6344   let isCommutable = 1 in
6345   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6346        (ins VR256:$src1, VR256:$src2),
6347        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6348        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6349   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6350        (ins VR256:$src1, i256mem:$src2),
6351        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6352        [(set VR256:$dst,
6353          (IntId256 VR256:$src1,
6354           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6355 }
6356
6357 let Predicates = [HasAVX] in {
6358   let isCommutable = 0 in
6359   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6360                                                          0>, VEX_4V;
6361   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6362                                                          0>, VEX_4V;
6363   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6364                                                          0>, VEX_4V;
6365   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6366                                                          0>, VEX_4V;
6367   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6368                                                          0>, VEX_4V;
6369   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6370                                                          0>, VEX_4V;
6371   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6372                                                          0>, VEX_4V;
6373   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6374                                                          0>, VEX_4V;
6375   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6376                                                          0>, VEX_4V;
6377   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6378                                                          0>, VEX_4V;
6379 }
6380
6381 let Predicates = [HasAVX2] in {
6382   let isCommutable = 0 in
6383   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6384                                         int_x86_avx2_packusdw>, VEX_4V;
6385   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6386                                         int_x86_avx2_pmins_b>, VEX_4V;
6387   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6388                                         int_x86_avx2_pmins_d>, VEX_4V;
6389   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6390                                         int_x86_avx2_pminu_d>, VEX_4V;
6391   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6392                                         int_x86_avx2_pminu_w>, VEX_4V;
6393   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6394                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6395   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6396                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6397   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6398                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6399   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6400                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6401   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6402                                         int_x86_avx2_pmul_dq>, VEX_4V;
6403 }
6404
6405 let Constraints = "$src1 = $dst" in {
6406   let isCommutable = 0 in
6407   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6408   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6409   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6410   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6411   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6412   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6413   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6414   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6415   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6416   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6417 }
6418
6419 /// SS48I_binop_rm - Simple SSE41 binary operator.
6420 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6421                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6422                           X86MemOperand x86memop, bit Is2Addr = 1> {
6423   let isCommutable = 1 in
6424   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6425        (ins RC:$src1, RC:$src2),
6426        !if(Is2Addr,
6427            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6428            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6429        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6430   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6431        (ins RC:$src1, x86memop:$src2),
6432        !if(Is2Addr,
6433            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6434            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6435        [(set RC:$dst,
6436          (OpVT (OpNode RC:$src1,
6437           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6438 }
6439
6440 let Predicates = [HasAVX] in {
6441   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6442                                 memopv2i64, i128mem, 0>, VEX_4V;
6443   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6444                                  memopv2i64, i128mem, 0>, VEX_4V;
6445 }
6446 let Predicates = [HasAVX2] in {
6447   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6448                                   memopv4i64, i256mem, 0>, VEX_4V;
6449   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6450                                   memopv4i64, i256mem, 0>, VEX_4V;
6451 }
6452
6453 let Constraints = "$src1 = $dst" in {
6454   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6455                                 memopv2i64, i128mem>;
6456   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6457                                 memopv2i64, i128mem>;
6458 }
6459
6460 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6461 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6462                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6463                  X86MemOperand x86memop, bit Is2Addr = 1> {
6464   let isCommutable = 1 in
6465   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6466         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6467         !if(Is2Addr,
6468             !strconcat(OpcodeStr,
6469                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6470             !strconcat(OpcodeStr,
6471                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6472         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6473         OpSize;
6474   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6475         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6476         !if(Is2Addr,
6477             !strconcat(OpcodeStr,
6478                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6479             !strconcat(OpcodeStr,
6480                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6481         [(set RC:$dst,
6482           (IntId RC:$src1,
6483            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6484         OpSize;
6485 }
6486
6487 let Predicates = [HasAVX] in {
6488   let isCommutable = 0 in {
6489     let ExeDomain = SSEPackedSingle in {
6490     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6491                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6492     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6493               int_x86_avx_blend_ps_256, VR256, memopv8f32, f256mem, 0>, VEX_4V;
6494     }
6495     let ExeDomain = SSEPackedDouble in {
6496     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6497                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6498     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6499               int_x86_avx_blend_pd_256, VR256, memopv4f64, f256mem, 0>, VEX_4V;
6500     }
6501   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6502                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6503   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6504                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6505   }
6506   let ExeDomain = SSEPackedSingle in
6507   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6508                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6509   let ExeDomain = SSEPackedDouble in
6510   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6511                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6512   let ExeDomain = SSEPackedSingle in
6513   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6514                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6515 }
6516
6517 let Predicates = [HasAVX2] in {
6518   let isCommutable = 0 in {
6519   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6520                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6521   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6522                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6523   }
6524 }
6525
6526 let Constraints = "$src1 = $dst" in {
6527   let isCommutable = 0 in {
6528   let ExeDomain = SSEPackedSingle in
6529   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6530                                      VR128, memopv4f32, f128mem>;
6531   let ExeDomain = SSEPackedDouble in
6532   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6533                                      VR128, memopv2f64, f128mem>;
6534   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6535                                      VR128, memopv2i64, i128mem>;
6536   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6537                                      VR128, memopv2i64, i128mem>;
6538   }
6539   let ExeDomain = SSEPackedSingle in
6540   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6541                                   VR128, memopv4f32, f128mem>;
6542   let ExeDomain = SSEPackedDouble in
6543   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6544                                   VR128, memopv2f64, f128mem>;
6545 }
6546
6547 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6548 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6549                                     RegisterClass RC, X86MemOperand x86memop,
6550                                     PatFrag mem_frag, Intrinsic IntId> {
6551   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6552                   (ins RC:$src1, RC:$src2, RC:$src3),
6553                   !strconcat(OpcodeStr,
6554                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6555                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6556                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6557
6558   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6559                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6560                   !strconcat(OpcodeStr,
6561                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6562                   [(set RC:$dst,
6563                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6564                                RC:$src3))],
6565                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6566 }
6567
6568 let Predicates = [HasAVX] in {
6569 let ExeDomain = SSEPackedDouble in {
6570 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6571                                            memopv2f64, int_x86_sse41_blendvpd>;
6572 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6573                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6574 } // ExeDomain = SSEPackedDouble
6575 let ExeDomain = SSEPackedSingle in {
6576 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6577                                            memopv4f32, int_x86_sse41_blendvps>;
6578 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6579                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6580 } // ExeDomain = SSEPackedSingle
6581 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6582                                            memopv2i64, int_x86_sse41_pblendvb>;
6583 }
6584
6585 let Predicates = [HasAVX2] in {
6586 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6587                                            memopv4i64, int_x86_avx2_pblendvb>;
6588 }
6589
6590 let Predicates = [HasAVX] in {
6591   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6592                             (v16i8 VR128:$src2))),
6593             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6594   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6595                             (v4i32 VR128:$src2))),
6596             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6597   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6598                             (v4f32 VR128:$src2))),
6599             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6600   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6601                             (v2i64 VR128:$src2))),
6602             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6603   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6604                             (v2f64 VR128:$src2))),
6605             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6606   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6607                             (v8i32 VR256:$src2))),
6608             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6609   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6610                             (v8f32 VR256:$src2))),
6611             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6612   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6613                             (v4i64 VR256:$src2))),
6614             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6615   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6616                             (v4f64 VR256:$src2))),
6617             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6618
6619   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6620                                (imm:$mask))),
6621             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6622   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6623                                (imm:$mask))),
6624             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6625
6626   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6627                                (imm:$mask))),
6628             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6629   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6630                                (imm:$mask))),
6631             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6632   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6633                                (imm:$mask))),
6634             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6635 }
6636
6637 let Predicates = [HasAVX2] in {
6638   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6639                             (v32i8 VR256:$src2))),
6640             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6641   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6642                                (imm:$mask))),
6643             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6644 }
6645
6646 /// SS41I_ternary_int - SSE 4.1 ternary operator
6647 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6648   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6649                                X86MemOperand x86memop, Intrinsic IntId> {
6650     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6651                     (ins VR128:$src1, VR128:$src2),
6652                     !strconcat(OpcodeStr,
6653                      "\t{$src2, $dst|$dst, $src2}"),
6654                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6655                     OpSize;
6656
6657     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6658                     (ins VR128:$src1, x86memop:$src2),
6659                     !strconcat(OpcodeStr,
6660                      "\t{$src2, $dst|$dst, $src2}"),
6661                     [(set VR128:$dst,
6662                       (IntId VR128:$src1,
6663                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6664   }
6665 }
6666
6667 let ExeDomain = SSEPackedDouble in
6668 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6669                                   int_x86_sse41_blendvpd>;
6670 let ExeDomain = SSEPackedSingle in
6671 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6672                                   int_x86_sse41_blendvps>;
6673 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6674                                   int_x86_sse41_pblendvb>;
6675
6676 // Aliases with the implicit xmm0 argument
6677 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6678                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6679 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6680                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6681 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6682                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6683 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6684                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6685 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6686                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6687 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6688                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6689
6690 let Predicates = [HasSSE41] in {
6691   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6692                             (v16i8 VR128:$src2))),
6693             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6694   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6695                             (v4i32 VR128:$src2))),
6696             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6697   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6698                             (v4f32 VR128:$src2))),
6699             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6700   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6701                             (v2i64 VR128:$src2))),
6702             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6703   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6704                             (v2f64 VR128:$src2))),
6705             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6706
6707   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6708                                (imm:$mask))),
6709             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6710   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6711                                (imm:$mask))),
6712             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6713   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6714                                (imm:$mask))),
6715             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6716
6717 }
6718
6719 let Predicates = [HasAVX] in
6720 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6721                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6722                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6723                        OpSize, VEX;
6724 let Predicates = [HasAVX2] in
6725 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6726                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6727                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6728                          OpSize, VEX;
6729 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6730                        "movntdqa\t{$src, $dst|$dst, $src}",
6731                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6732                        OpSize;
6733
6734 //===----------------------------------------------------------------------===//
6735 // SSE4.2 - Compare Instructions
6736 //===----------------------------------------------------------------------===//
6737
6738 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6739 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6740                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6741                           X86MemOperand x86memop, bit Is2Addr = 1> {
6742   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6743        (ins RC:$src1, RC:$src2),
6744        !if(Is2Addr,
6745            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6746            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6747        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6748        OpSize;
6749   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6750        (ins RC:$src1, x86memop:$src2),
6751        !if(Is2Addr,
6752            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6753            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6754        [(set RC:$dst,
6755          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6756 }
6757
6758 let Predicates = [HasAVX] in
6759   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6760                                  memopv2i64, i128mem, 0>, VEX_4V;
6761
6762 let Predicates = [HasAVX2] in
6763   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6764                                   memopv4i64, i256mem, 0>, VEX_4V;
6765
6766 let Constraints = "$src1 = $dst" in
6767   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6768                                 memopv2i64, i128mem>;
6769
6770 //===----------------------------------------------------------------------===//
6771 // SSE4.2 - String/text Processing Instructions
6772 //===----------------------------------------------------------------------===//
6773
6774 // Packed Compare Implicit Length Strings, Return Mask
6775 multiclass pseudo_pcmpistrm<string asm> {
6776   def REG : PseudoI<(outs VR128:$dst),
6777                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6778     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6779                                                   imm:$src3))]>;
6780   def MEM : PseudoI<(outs VR128:$dst),
6781                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6782     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6783                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6784 }
6785
6786 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6787   let AddedComplexity = 1 in
6788     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6789   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6790 }
6791
6792 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6793   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6794       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6795       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6796   let mayLoad = 1 in
6797   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6798       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6799       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6800 }
6801
6802 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6803   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6804       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6805       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6806   let mayLoad = 1 in
6807   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6808       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6809       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6810 }
6811
6812 // Packed Compare Explicit Length Strings, Return Mask
6813 multiclass pseudo_pcmpestrm<string asm> {
6814   def REG : PseudoI<(outs VR128:$dst),
6815                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6816     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6817                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6818   def MEM : PseudoI<(outs VR128:$dst),
6819                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6820     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6821                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6822 }
6823
6824 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6825   let AddedComplexity = 1 in
6826     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6827   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6828 }
6829
6830 let Predicates = [HasAVX],
6831     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6832   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6833       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6834       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6835   let mayLoad = 1 in
6836   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6837       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6838       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6839 }
6840
6841 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6842   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6843       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6844       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6845   let mayLoad = 1 in
6846   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6847       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6848       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6849 }
6850
6851 // Packed Compare Implicit Length Strings, Return Index
6852 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
6853   multiclass SS42AI_pcmpistri<string asm> {
6854     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6855       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6856       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6857       []>, OpSize;
6858     let mayLoad = 1 in
6859     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6860       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6861       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6862       []>, OpSize;
6863   }
6864 }
6865
6866 let Predicates = [HasAVX] in
6867 defm VPCMPISTRI  : SS42AI_pcmpistri<"vpcmpistri">, VEX;
6868 defm PCMPISTRI   : SS42AI_pcmpistri<"pcmpistri">;
6869
6870 // Packed Compare Explicit Length Strings, Return Index
6871 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6872   multiclass SS42AI_pcmpestri<string asm> {
6873     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6874       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6875       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6876       []>, OpSize;
6877     let mayLoad = 1 in
6878     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6879       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6880       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6881       []>, OpSize;
6882   }
6883 }
6884
6885 let Predicates = [HasAVX] in
6886 defm VPCMPESTRI  : SS42AI_pcmpestri<"vpcmpestri">, VEX;
6887 defm PCMPESTRI   : SS42AI_pcmpestri<"pcmpestri">;
6888
6889 //===----------------------------------------------------------------------===//
6890 // SSE4.2 - CRC Instructions
6891 //===----------------------------------------------------------------------===//
6892
6893 // No CRC instructions have AVX equivalents
6894
6895 // crc intrinsic instruction
6896 // This set of instructions are only rm, the only difference is the size
6897 // of r and m.
6898 let Constraints = "$src1 = $dst" in {
6899   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6900                       (ins GR32:$src1, i8mem:$src2),
6901                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6902                        [(set GR32:$dst,
6903                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6904                          (load addr:$src2)))]>;
6905   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6906                       (ins GR32:$src1, GR8:$src2),
6907                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6908                        [(set GR32:$dst,
6909                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6910   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6911                       (ins GR32:$src1, i16mem:$src2),
6912                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6913                        [(set GR32:$dst,
6914                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6915                          (load addr:$src2)))]>,
6916                          OpSize;
6917   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6918                       (ins GR32:$src1, GR16:$src2),
6919                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6920                        [(set GR32:$dst,
6921                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6922                          OpSize;
6923   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6924                       (ins GR32:$src1, i32mem:$src2),
6925                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6926                        [(set GR32:$dst,
6927                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6928                          (load addr:$src2)))]>;
6929   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6930                       (ins GR32:$src1, GR32:$src2),
6931                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6932                        [(set GR32:$dst,
6933                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6934   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6935                       (ins GR64:$src1, i8mem:$src2),
6936                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6937                        [(set GR64:$dst,
6938                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6939                          (load addr:$src2)))]>,
6940                          REX_W;
6941   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6942                       (ins GR64:$src1, GR8:$src2),
6943                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6944                        [(set GR64:$dst,
6945                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6946                          REX_W;
6947   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6948                       (ins GR64:$src1, i64mem:$src2),
6949                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6950                        [(set GR64:$dst,
6951                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6952                          (load addr:$src2)))]>,
6953                          REX_W;
6954   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6955                       (ins GR64:$src1, GR64:$src2),
6956                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6957                        [(set GR64:$dst,
6958                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6959                          REX_W;
6960 }
6961
6962 //===----------------------------------------------------------------------===//
6963 // AES-NI Instructions
6964 //===----------------------------------------------------------------------===//
6965
6966 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6967                               Intrinsic IntId128, bit Is2Addr = 1> {
6968   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6969        (ins VR128:$src1, VR128:$src2),
6970        !if(Is2Addr,
6971            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6972            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6973        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6974        OpSize;
6975   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6976        (ins VR128:$src1, i128mem:$src2),
6977        !if(Is2Addr,
6978            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6979            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6980        [(set VR128:$dst,
6981          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6982 }
6983
6984 // Perform One Round of an AES Encryption/Decryption Flow
6985 let Predicates = [HasAVX, HasAES] in {
6986   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6987                          int_x86_aesni_aesenc, 0>, VEX_4V;
6988   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6989                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6990   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6991                          int_x86_aesni_aesdec, 0>, VEX_4V;
6992   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6993                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6994 }
6995
6996 let Constraints = "$src1 = $dst" in {
6997   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6998                          int_x86_aesni_aesenc>;
6999   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7000                          int_x86_aesni_aesenclast>;
7001   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7002                          int_x86_aesni_aesdec>;
7003   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7004                          int_x86_aesni_aesdeclast>;
7005 }
7006
7007 // Perform the AES InvMixColumn Transformation
7008 let Predicates = [HasAVX, HasAES] in {
7009   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7010       (ins VR128:$src1),
7011       "vaesimc\t{$src1, $dst|$dst, $src1}",
7012       [(set VR128:$dst,
7013         (int_x86_aesni_aesimc VR128:$src1))]>,
7014       OpSize, VEX;
7015   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7016       (ins i128mem:$src1),
7017       "vaesimc\t{$src1, $dst|$dst, $src1}",
7018       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7019       OpSize, VEX;
7020 }
7021 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7022   (ins VR128:$src1),
7023   "aesimc\t{$src1, $dst|$dst, $src1}",
7024   [(set VR128:$dst,
7025     (int_x86_aesni_aesimc VR128:$src1))]>,
7026   OpSize;
7027 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7028   (ins i128mem:$src1),
7029   "aesimc\t{$src1, $dst|$dst, $src1}",
7030   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7031   OpSize;
7032
7033 // AES Round Key Generation Assist
7034 let Predicates = [HasAVX, HasAES] in {
7035   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7036       (ins VR128:$src1, i8imm:$src2),
7037       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7038       [(set VR128:$dst,
7039         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7040       OpSize, VEX;
7041   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7042       (ins i128mem:$src1, i8imm:$src2),
7043       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7044       [(set VR128:$dst,
7045         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7046       OpSize, VEX;
7047 }
7048 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7049   (ins VR128:$src1, i8imm:$src2),
7050   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7051   [(set VR128:$dst,
7052     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7053   OpSize;
7054 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7055   (ins i128mem:$src1, i8imm:$src2),
7056   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7057   [(set VR128:$dst,
7058     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7059   OpSize;
7060
7061 //===----------------------------------------------------------------------===//
7062 // PCLMUL Instructions
7063 //===----------------------------------------------------------------------===//
7064
7065 // AVX carry-less Multiplication instructions
7066 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7067            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7068            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7069            [(set VR128:$dst,
7070              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7071
7072 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7073            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7074            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7075            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7076                               (memopv2i64 addr:$src2), imm:$src3))]>;
7077
7078 // Carry-less Multiplication instructions
7079 let Constraints = "$src1 = $dst" in {
7080 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7081            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7082            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7083            [(set VR128:$dst,
7084              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7085
7086 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7087            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7088            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7089            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7090                               (memopv2i64 addr:$src2), imm:$src3))]>;
7091 } // Constraints = "$src1 = $dst"
7092
7093
7094 multiclass pclmul_alias<string asm, int immop> {
7095   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7096                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7097
7098   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7099                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7100
7101   def : InstAlias<!strconcat("vpclmul", asm,
7102                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7103                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7104
7105   def : InstAlias<!strconcat("vpclmul", asm,
7106                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7107                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7108 }
7109 defm : pclmul_alias<"hqhq", 0x11>;
7110 defm : pclmul_alias<"hqlq", 0x01>;
7111 defm : pclmul_alias<"lqhq", 0x10>;
7112 defm : pclmul_alias<"lqlq", 0x00>;
7113
7114 //===----------------------------------------------------------------------===//
7115 // SSE4A Instructions
7116 //===----------------------------------------------------------------------===//
7117
7118 let Predicates = [HasSSE4A] in {
7119
7120 let Constraints = "$src = $dst" in {
7121 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7122                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7123                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7124                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7125                                     imm:$idx))]>, TB, OpSize;
7126 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7127               (ins VR128:$src, VR128:$mask),
7128               "extrq\t{$mask, $src|$src, $mask}",
7129               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7130                                  VR128:$mask))]>, TB, OpSize;
7131
7132 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7133                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7134                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7135                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7136                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7137 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7138                  (ins VR128:$src, VR128:$mask),
7139                  "insertq\t{$mask, $src|$src, $mask}",
7140                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7141                                     VR128:$mask))]>, XD;
7142 }
7143
7144 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7145                 "movntss\t{$src, $dst|$dst, $src}",
7146                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7147
7148 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7149                 "movntsd\t{$src, $dst|$dst, $src}",
7150                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7151 }
7152
7153 //===----------------------------------------------------------------------===//
7154 // AVX Instructions
7155 //===----------------------------------------------------------------------===//
7156
7157 //===----------------------------------------------------------------------===//
7158 // VBROADCAST - Load from memory and broadcast to all elements of the
7159 //              destination operand
7160 //
7161 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7162                     X86MemOperand x86memop, Intrinsic Int> :
7163   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7164         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7165         [(set RC:$dst, (Int addr:$src))]>, VEX;
7166
7167 // AVX2 adds register forms
7168 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7169                          Intrinsic Int> :
7170   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7171          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7172          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7173
7174 let ExeDomain = SSEPackedSingle in {
7175   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7176                                       int_x86_avx_vbroadcast_ss>;
7177   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7178                                       int_x86_avx_vbroadcast_ss_256>;
7179 }
7180 let ExeDomain = SSEPackedDouble in
7181 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7182                                     int_x86_avx_vbroadcast_sd_256>;
7183 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7184                                    int_x86_avx_vbroadcastf128_pd_256>;
7185
7186 let ExeDomain = SSEPackedSingle in {
7187   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7188                                            int_x86_avx2_vbroadcast_ss_ps>;
7189   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7190                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7191 }
7192 let ExeDomain = SSEPackedDouble in
7193 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7194                                           int_x86_avx2_vbroadcast_sd_pd_256>;
7195
7196 let Predicates = [HasAVX2] in
7197 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7198                                    int_x86_avx2_vbroadcasti128>;
7199
7200 let Predicates = [HasAVX] in
7201 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7202           (VBROADCASTF128 addr:$src)>;
7203
7204
7205 //===----------------------------------------------------------------------===//
7206 // VINSERTF128 - Insert packed floating-point values
7207 //
7208 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7209 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7210           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7211           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7212           []>, VEX_4V;
7213 let mayLoad = 1 in
7214 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7215           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7216           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7217           []>, VEX_4V;
7218 }
7219
7220 let Predicates = [HasAVX] in {
7221 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7222                                    (i32 imm)),
7223           (VINSERTF128rr VR256:$src1, VR128:$src2,
7224                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7225 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7226                                    (i32 imm)),
7227           (VINSERTF128rr VR256:$src1, VR128:$src2,
7228                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7229
7230 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7231                                    (i32 imm)),
7232           (VINSERTF128rm VR256:$src1, addr:$src2,
7233                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7234 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7235                                    (i32 imm)),
7236           (VINSERTF128rm VR256:$src1, addr:$src2,
7237                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7238 }
7239
7240 let Predicates = [HasAVX1Only] in {
7241 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7242                                    (i32 imm)),
7243           (VINSERTF128rr VR256:$src1, VR128:$src2,
7244                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7245 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7246                                    (i32 imm)),
7247           (VINSERTF128rr VR256:$src1, VR128:$src2,
7248                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7249 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7250                                    (i32 imm)),
7251           (VINSERTF128rr VR256:$src1, VR128:$src2,
7252                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7253 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7254                                    (i32 imm)),
7255           (VINSERTF128rr VR256:$src1, VR128:$src2,
7256                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7257
7258 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7259                                    (i32 imm)),
7260           (VINSERTF128rm VR256:$src1, addr:$src2,
7261                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7262 }
7263
7264 //===----------------------------------------------------------------------===//
7265 // VEXTRACTF128 - Extract packed floating-point values
7266 //
7267 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7268 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7269           (ins VR256:$src1, i8imm:$src2),
7270           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7271           []>, VEX;
7272 let mayStore = 1 in
7273 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7274           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7275           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7276           []>, VEX;
7277 }
7278
7279 // Extract and store.
7280 let Predicates = [HasAVX] in {
7281   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1,
7282                            imm:$src2), addr:$dst),
7283             (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7284   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1,
7285                            imm:$src2), addr:$dst),
7286             (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7287   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1,
7288                            imm:$src2), addr:$dst),
7289             (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7290 }
7291
7292 // AVX1 patterns
7293 let Predicates = [HasAVX] in {
7294 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7295           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7296 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7297           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7298 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7299           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7300
7301 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7302           (v4f32 (VEXTRACTF128rr
7303                     (v8f32 VR256:$src1),
7304                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7305 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7306           (v2f64 (VEXTRACTF128rr
7307                     (v4f64 VR256:$src1),
7308                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7309 }
7310
7311 let Predicates = [HasAVX1Only] in {
7312 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7313           (v2i64 (VEXTRACTF128rr
7314                     (v4i64 VR256:$src1),
7315                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7316 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7317           (v4i32 (VEXTRACTF128rr
7318                     (v8i32 VR256:$src1),
7319                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7320 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7321           (v8i16 (VEXTRACTF128rr
7322                     (v16i16 VR256:$src1),
7323                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7324 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7325           (v16i8 (VEXTRACTF128rr
7326                     (v32i8 VR256:$src1),
7327                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7328 }
7329
7330 //===----------------------------------------------------------------------===//
7331 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7332 //
7333 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7334                           Intrinsic IntLd, Intrinsic IntLd256,
7335                           Intrinsic IntSt, Intrinsic IntSt256> {
7336   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7337              (ins VR128:$src1, f128mem:$src2),
7338              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7339              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7340              VEX_4V;
7341   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7342              (ins VR256:$src1, f256mem:$src2),
7343              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7344              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7345              VEX_4V;
7346   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7347              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7348              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7349              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7350   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7351              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7352              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7353              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7354 }
7355
7356 let ExeDomain = SSEPackedSingle in
7357 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7358                                  int_x86_avx_maskload_ps,
7359                                  int_x86_avx_maskload_ps_256,
7360                                  int_x86_avx_maskstore_ps,
7361                                  int_x86_avx_maskstore_ps_256>;
7362 let ExeDomain = SSEPackedDouble in
7363 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7364                                  int_x86_avx_maskload_pd,
7365                                  int_x86_avx_maskload_pd_256,
7366                                  int_x86_avx_maskstore_pd,
7367                                  int_x86_avx_maskstore_pd_256>;
7368
7369 //===----------------------------------------------------------------------===//
7370 // VPERMIL - Permute Single and Double Floating-Point Values
7371 //
7372 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7373                       RegisterClass RC, X86MemOperand x86memop_f,
7374                       X86MemOperand x86memop_i, PatFrag i_frag,
7375                       Intrinsic IntVar, ValueType vt> {
7376   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7377              (ins RC:$src1, RC:$src2),
7378              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7379              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7380   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7381              (ins RC:$src1, x86memop_i:$src2),
7382              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7383              [(set RC:$dst, (IntVar RC:$src1,
7384                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7385
7386   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7387              (ins RC:$src1, i8imm:$src2),
7388              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7389              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7390   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7391              (ins x86memop_f:$src1, i8imm:$src2),
7392              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7393              [(set RC:$dst,
7394                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7395 }
7396
7397 let ExeDomain = SSEPackedSingle in {
7398   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7399                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7400   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7401                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7402 }
7403 let ExeDomain = SSEPackedDouble in {
7404   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7405                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7406   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7407                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7408 }
7409
7410 let Predicates = [HasAVX] in {
7411 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7412           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7413 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7414           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7415 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7416                                (i8 imm:$imm))),
7417           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7418 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7419           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7420
7421 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7422           (VPERMILPDri VR128:$src1, imm:$imm)>;
7423 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7424           (VPERMILPDmi addr:$src1, imm:$imm)>;
7425 }
7426
7427 //===----------------------------------------------------------------------===//
7428 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7429 //
7430 let ExeDomain = SSEPackedSingle in {
7431 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7432           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7433           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7434           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7435                               (i8 imm:$src3))))]>, VEX_4V;
7436 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7437           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7438           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7439           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7440                              (i8 imm:$src3)))]>, VEX_4V;
7441 }
7442
7443 let Predicates = [HasAVX] in {
7444 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7445           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7446 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7447                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7448           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7449 }
7450
7451 let Predicates = [HasAVX1Only] in {
7452 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7453           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7454 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7455           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7456 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7457           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7458 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7459           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7460
7461 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7462                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7463           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7464 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7465                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7466           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7467 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7468                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7469           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7470 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7471                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7472           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7473 }
7474
7475 //===----------------------------------------------------------------------===//
7476 // VZERO - Zero YMM registers
7477 //
7478 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7479             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7480   // Zero All YMM registers
7481   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7482                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7483
7484   // Zero Upper bits of YMM registers
7485   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7486                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7487 }
7488
7489 //===----------------------------------------------------------------------===//
7490 // Half precision conversion instructions
7491 //===----------------------------------------------------------------------===//
7492 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7493   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7494              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7495              [(set RC:$dst, (Int VR128:$src))]>,
7496              T8, OpSize, VEX;
7497   let neverHasSideEffects = 1, mayLoad = 1 in
7498   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7499              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7500 }
7501
7502 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7503   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7504                (ins RC:$src1, i32i8imm:$src2),
7505                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7506                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7507                TA, OpSize, VEX;
7508   let neverHasSideEffects = 1, mayStore = 1 in
7509   def mr : Ii8<0x1D, MRMDestMem, (outs),
7510                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7511                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7512                TA, OpSize, VEX;
7513 }
7514
7515 let Predicates = [HasAVX, HasF16C] in {
7516   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7517   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7518   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7519   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7520 }
7521
7522 //===----------------------------------------------------------------------===//
7523 // AVX2 Instructions
7524 //===----------------------------------------------------------------------===//
7525
7526 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7527 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7528                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7529                  X86MemOperand x86memop> {
7530   let isCommutable = 1 in
7531   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7532         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7533         !strconcat(OpcodeStr,
7534             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7535         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7536         VEX_4V;
7537   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7538         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7539         !strconcat(OpcodeStr,
7540             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7541         [(set RC:$dst,
7542           (IntId RC:$src1,
7543            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7544         VEX_4V;
7545 }
7546
7547 let isCommutable = 0 in {
7548 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7549                                    VR128, memopv2i64, i128mem>;
7550 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7551                                     VR256, memopv4i64, i256mem>;
7552 }
7553
7554 //===----------------------------------------------------------------------===//
7555 // VPBROADCAST - Load from memory and broadcast to all elements of the
7556 //               destination operand
7557 //
7558 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7559                           X86MemOperand x86memop, PatFrag ld_frag,
7560                           Intrinsic Int128, Intrinsic Int256> {
7561   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7562                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7563                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7564   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7565                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7566                   [(set VR128:$dst,
7567                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7568   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7569                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7570                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7571   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7572                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7573                    [(set VR256:$dst,
7574                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7575 }
7576
7577 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7578                                     int_x86_avx2_pbroadcastb_128,
7579                                     int_x86_avx2_pbroadcastb_256>;
7580 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7581                                     int_x86_avx2_pbroadcastw_128,
7582                                     int_x86_avx2_pbroadcastw_256>;
7583 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7584                                     int_x86_avx2_pbroadcastd_128,
7585                                     int_x86_avx2_pbroadcastd_256>;
7586 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7587                                     int_x86_avx2_pbroadcastq_128,
7588                                     int_x86_avx2_pbroadcastq_256>;
7589
7590 let Predicates = [HasAVX2] in {
7591   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7592           (VPBROADCASTBrm addr:$src)>;
7593   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7594           (VPBROADCASTBYrm addr:$src)>;
7595   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7596           (VPBROADCASTWrm addr:$src)>;
7597   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7598           (VPBROADCASTWYrm addr:$src)>;
7599   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7600           (VPBROADCASTDrm addr:$src)>;
7601   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7602           (VPBROADCASTDYrm addr:$src)>;
7603   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7604           (VPBROADCASTQrm addr:$src)>;
7605   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7606           (VPBROADCASTQYrm addr:$src)>;
7607
7608   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7609           (VPBROADCASTBrr VR128:$src)>;
7610   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7611           (VPBROADCASTBYrr VR128:$src)>;
7612   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7613           (VPBROADCASTWrr VR128:$src)>;
7614   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7615           (VPBROADCASTWYrr VR128:$src)>;
7616   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7617           (VPBROADCASTDrr VR128:$src)>;
7618   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7619           (VPBROADCASTDYrr VR128:$src)>;
7620   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7621           (VPBROADCASTQrr VR128:$src)>;
7622   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7623           (VPBROADCASTQYrr VR128:$src)>;
7624   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7625           (VBROADCASTSSrr VR128:$src)>;
7626   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7627           (VBROADCASTSSYrr VR128:$src)>;
7628   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7629           (VPBROADCASTQrr VR128:$src)>;
7630   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7631           (VBROADCASTSDYrr VR128:$src)>;
7632
7633   // Provide fallback in case the load node that is used in the patterns above
7634   // is used by additional users, which prevents the pattern selection.
7635   let AddedComplexity = 20 in {
7636     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7637               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7638     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7639               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7640     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7641               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7642
7643     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7644               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7645     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7646               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7647     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7648               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7649   }
7650 }
7651
7652 // AVX1 broadcast patterns
7653 let Predicates = [HasAVX1Only] in {
7654 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7655           (VBROADCASTSSYrm addr:$src)>;
7656 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7657           (VBROADCASTSDYrm addr:$src)>;
7658 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7659           (VBROADCASTSSrm addr:$src)>;
7660 }
7661
7662 let Predicates = [HasAVX] in {
7663 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7664           (VBROADCASTSSYrm addr:$src)>;
7665 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7666           (VBROADCASTSDYrm addr:$src)>;
7667 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7668           (VBROADCASTSSrm addr:$src)>;
7669
7670   // Provide fallback in case the load node that is used in the patterns above
7671   // is used by additional users, which prevents the pattern selection.
7672   let AddedComplexity = 20 in {
7673   // 128bit broadcasts:
7674   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7675             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7676   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7677             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7678               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7679               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7680   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7681             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7682               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7683               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7684
7685   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7686             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7687   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7688             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7689               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7690               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7691   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7692             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7693               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7694               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7695   }
7696 }
7697
7698 //===----------------------------------------------------------------------===//
7699 // VPERM - Permute instructions
7700 //
7701
7702 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7703                      ValueType OpVT> {
7704   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7705                    (ins VR256:$src1, VR256:$src2),
7706                    !strconcat(OpcodeStr,
7707                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7708                    [(set VR256:$dst,
7709                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7710   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7711                    (ins VR256:$src1, i256mem:$src2),
7712                    !strconcat(OpcodeStr,
7713                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7714                    [(set VR256:$dst,
7715                      (OpVT (X86VPermv VR256:$src1,
7716                             (bitconvert (mem_frag addr:$src2)))))]>,
7717                    VEX_4V;
7718 }
7719
7720 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7721 let ExeDomain = SSEPackedSingle in
7722 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7723
7724 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7725                          ValueType OpVT> {
7726   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7727                      (ins VR256:$src1, i8imm:$src2),
7728                      !strconcat(OpcodeStr,
7729                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7730                      [(set VR256:$dst,
7731                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7732   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7733                      (ins i256mem:$src1, i8imm:$src2),
7734                      !strconcat(OpcodeStr,
7735                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7736                      [(set VR256:$dst,
7737                        (OpVT (X86VPermi (mem_frag addr:$src1),
7738                               (i8 imm:$src2))))]>, VEX;
7739 }
7740
7741 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7742 let ExeDomain = SSEPackedDouble in
7743 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7744
7745 //===----------------------------------------------------------------------===//
7746 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7747 //
7748 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7749           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7750           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7751           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7752                             (i8 imm:$src3))))]>, VEX_4V;
7753 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7754           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7755           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7756           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7757                              (i8 imm:$src3)))]>, VEX_4V;
7758
7759 let Predicates = [HasAVX2] in {
7760 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7761           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7762 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7763           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7764 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7765           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7766
7767 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7768                   (i8 imm:$imm))),
7769           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7770 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7771                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7772           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7773 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7774                   (i8 imm:$imm))),
7775           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7776 }
7777
7778
7779 //===----------------------------------------------------------------------===//
7780 // VINSERTI128 - Insert packed integer values
7781 //
7782 let neverHasSideEffects = 1 in {
7783 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7784           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7785           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7786           []>, VEX_4V;
7787 let mayLoad = 1 in
7788 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7789           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7790           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7791           []>, VEX_4V;
7792 }
7793
7794 let Predicates = [HasAVX2] in {
7795 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7796                                    (i32 imm)),
7797           (VINSERTI128rr VR256:$src1, VR128:$src2,
7798                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7799 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7800                                    (i32 imm)),
7801           (VINSERTI128rr VR256:$src1, VR128:$src2,
7802                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7803 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7804                                    (i32 imm)),
7805           (VINSERTI128rr VR256:$src1, VR128:$src2,
7806                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7807 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7808                                    (i32 imm)),
7809           (VINSERTI128rr VR256:$src1, VR128:$src2,
7810                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7811
7812 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7813                                    (i32 imm)),
7814           (VINSERTI128rm VR256:$src1, addr:$src2,
7815                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7816 }
7817
7818 //===----------------------------------------------------------------------===//
7819 // VEXTRACTI128 - Extract packed integer values
7820 //
7821 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7822           (ins VR256:$src1, i8imm:$src2),
7823           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7824           [(set VR128:$dst,
7825             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7826           VEX;
7827 let neverHasSideEffects = 1, mayStore = 1 in
7828 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7829           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7830           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7831
7832 let Predicates = [HasAVX2] in {
7833 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7834           (v2i64 (VEXTRACTI128rr
7835                     (v4i64 VR256:$src1),
7836                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7837 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7838           (v4i32 (VEXTRACTI128rr
7839                     (v8i32 VR256:$src1),
7840                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7841 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7842           (v8i16 (VEXTRACTI128rr
7843                     (v16i16 VR256:$src1),
7844                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7845 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7846           (v16i8 (VEXTRACTI128rr
7847                     (v32i8 VR256:$src1),
7848                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7849 }
7850
7851 //===----------------------------------------------------------------------===//
7852 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7853 //
7854 multiclass avx2_pmovmask<string OpcodeStr,
7855                          Intrinsic IntLd128, Intrinsic IntLd256,
7856                          Intrinsic IntSt128, Intrinsic IntSt256> {
7857   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7858              (ins VR128:$src1, i128mem:$src2),
7859              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7860              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7861   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7862              (ins VR256:$src1, i256mem:$src2),
7863              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7864              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7865   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7866              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7867              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7868              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7869   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7870              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7871              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7872              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7873 }
7874
7875 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7876                                 int_x86_avx2_maskload_d,
7877                                 int_x86_avx2_maskload_d_256,
7878                                 int_x86_avx2_maskstore_d,
7879                                 int_x86_avx2_maskstore_d_256>;
7880 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7881                                 int_x86_avx2_maskload_q,
7882                                 int_x86_avx2_maskload_q_256,
7883                                 int_x86_avx2_maskstore_q,
7884                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7885
7886
7887 //===----------------------------------------------------------------------===//
7888 // Variable Bit Shifts
7889 //
7890 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7891                           ValueType vt128, ValueType vt256> {
7892   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7893              (ins VR128:$src1, VR128:$src2),
7894              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7895              [(set VR128:$dst,
7896                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7897              VEX_4V;
7898   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7899              (ins VR128:$src1, i128mem:$src2),
7900              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7901              [(set VR128:$dst,
7902                (vt128 (OpNode VR128:$src1,
7903                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7904              VEX_4V;
7905   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7906              (ins VR256:$src1, VR256:$src2),
7907              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7908              [(set VR256:$dst,
7909                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7910              VEX_4V;
7911   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7912              (ins VR256:$src1, i256mem:$src2),
7913              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7914              [(set VR256:$dst,
7915                (vt256 (OpNode VR256:$src1,
7916                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7917              VEX_4V;
7918 }
7919
7920 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7921 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7922 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7923 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7924 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
7925
7926 //===----------------------------------------------------------------------===//
7927 // VGATHER - GATHER Operations
7928 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
7929                        X86MemOperand memop128, X86MemOperand memop256> {
7930   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
7931             (ins VR128:$src1, memop128:$src2, VR128:$mask),
7932             !strconcat(OpcodeStr,
7933               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7934             []>, VEX_4VOp3;
7935   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
7936             (ins RC256:$src1, memop256:$src2, RC256:$mask),
7937             !strconcat(OpcodeStr,
7938               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7939             []>, VEX_4VOp3, VEX_L;
7940 }
7941
7942 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
7943   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
7944   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
7945   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
7946   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
7947   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
7948   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
7949   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
7950   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
7951 }