lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<0, 2, [SDTCisVT<0, v4f32>,
  73                                           SDTCisVT<1, v4f32>]>;
  74 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // SSE Complex Patterns
  78 //===----------------------------------------------------------------------===//
  79
  80 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  81 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  82 // forms.
  83 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  84                                   [SDNPHasChain, SDNPMayLoad]>;
  85 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  86                                   [SDNPHasChain, SDNPMayLoad]>;
  87
  88 def ssmem : Operand<v4f32> {
  89   let PrintMethod = "printf32mem";
  90   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  91   let ParserMatchClass = X86MemAsmOperand;
  92 }
  93 def sdmem : Operand<v2f64> {
  94   let PrintMethod = "printf64mem";
  95   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  96   let ParserMatchClass = X86MemAsmOperand;
  97 }
  98
  99 //===----------------------------------------------------------------------===//
 100 // SSE pattern fragments
 101 //===----------------------------------------------------------------------===//
 102
 103 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 104 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 105 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 106 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 107
 108 // Like 'store', but always requires vector alignment.
 109 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 110                            (store node:$val, node:$ptr), [{
 111   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 112 }]>;
 113
 114 // Like 'load', but always requires vector alignment.
 115 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 116   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 117 }]>;
 118
 119 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 120                                (f32 (alignedload node:$ptr))>;
 121 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 122                                (f64 (alignedload node:$ptr))>;
 123 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 124                                (v4f32 (alignedload node:$ptr))>;
 125 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 126                                (v2f64 (alignedload node:$ptr))>;
 127 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 128                                (v4i32 (alignedload node:$ptr))>;
 129 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 130                                (v2i64 (alignedload node:$ptr))>;
 131
 132 // Like 'load', but uses special alignment checks suitable for use in
 133 // memory operands in most SSE instructions, which are required to
 134 // be naturally aligned on some targets but not on others.  If the subtarget
 135 // allows unaligned accesses, match any load, though this may require
 136 // setting a feature bit in the processor (on startup, for example).
 137 // Opteron 10h and later implement such a feature.
 138 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 139   return    Subtarget->hasVectorUAMem()
 140          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 141 }]>;
 142
 143 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 144 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 145 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 146 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 147 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 148 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 149 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 150
 151 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 152 // 16-byte boundary.
 153 // FIXME: 8 byte alignment for mmx reads is not required
 154 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 155   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 156 }]>;
 157
 158 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 159 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 160 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 161 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 162
 163 // MOVNT Support
 164 // Like 'store', but requires the non-temporal bit to be set
 165 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 166                            (st node:$val, node:$ptr), [{
 167   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 168     return ST->isNonTemporal();
 169   return false;
 170 }]>;
 171
 172 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 173                                    (st node:$val, node:$ptr), [{
 174   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 175     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 176            ST->getAddressingMode() == ISD::UNINDEXED &&
 177            ST->getAlignment() >= 16;
 178   return false;
 179 }]>;
 180
 181 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 182                                    (st node:$val, node:$ptr), [{
 183   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 184     return ST->isNonTemporal() &&
 185            ST->getAlignment() < 16;
 186   return false;
 187 }]>;
 188
 189 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 190 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 191 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 192 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 193 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 194 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 195
 196 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 197                            (bitconvert (v2i64 (X86vzmovl
 198                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 199 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 200                            (bitconvert (v4i32 (X86vzmovl
 201                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 202
 203 def vzload_v2i64 : PatFrag<(ops node:$src),
 204                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 205
 206
 207 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 208   return N->isExactlyValue(+0.0);
 209 }]>;
 210
 211 // BYTE_imm - Transform bit immediates into byte immediates.
 212 def BYTE_imm  : SDNodeXForm<imm, [{
 213   // Transformation function: imm >> 3
 214   return getI32Imm(N->getZExtValue() >> 3);
 215 }]>;
 216
 217 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 218 // SHUFP* etc. imm.
 219 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 220   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 221 }]>;
 222
 223 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 224 // PSHUFHW imm.
 225 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 226   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 227 }]>;
 228
 229 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 230 // PSHUFLW imm.
 231 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 232   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 233 }]>;
 234
 235 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 236 // a PALIGNR imm.
 237 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 238   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 239 }]>;
 240
 241 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 242                        (vector_shuffle node:$lhs, node:$rhs), [{
 243   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 244   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 245 }]>;
 246
 247 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 248                       (vector_shuffle node:$lhs, node:$rhs), [{
 249   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 250 }]>;
 251
 252 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 253                       (vector_shuffle node:$lhs, node:$rhs), [{
 254   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 255 }]>;
 256
 257 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 258                             (vector_shuffle node:$lhs, node:$rhs), [{
 259   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 260 }]>;
 261
 262 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 263                       (vector_shuffle node:$lhs, node:$rhs), [{
 264   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 265 }]>;
 266
 267 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 268                     (vector_shuffle node:$lhs, node:$rhs), [{
 269   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 270 }]>;
 271
 272 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 273                    (vector_shuffle node:$lhs, node:$rhs), [{
 274   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 275 }]>;
 276
 277 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 278                        (vector_shuffle node:$lhs, node:$rhs), [{
 279   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 280 }]>;
 281
 282 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 283                        (vector_shuffle node:$lhs, node:$rhs), [{
 284   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 285 }]>;
 286
 287 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 288                      (vector_shuffle node:$lhs, node:$rhs), [{
 289   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 290 }]>;
 291
 292 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 293                      (vector_shuffle node:$lhs, node:$rhs), [{
 294   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 295 }]>;
 296
 297 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 298                            (vector_shuffle node:$lhs, node:$rhs), [{
 299   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 300 }]>;
 301
 302 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 303                            (vector_shuffle node:$lhs, node:$rhs), [{
 304   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 305 }]>;
 306
 307 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 308                      (vector_shuffle node:$lhs, node:$rhs), [{
 309   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 310 }], SHUFFLE_get_shuf_imm>;
 311
 312 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 313                     (vector_shuffle node:$lhs, node:$rhs), [{
 314   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 315 }], SHUFFLE_get_shuf_imm>;
 316
 317 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 318                       (vector_shuffle node:$lhs, node:$rhs), [{
 319   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 320 }], SHUFFLE_get_pshufhw_imm>;
 321
 322 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 323                       (vector_shuffle node:$lhs, node:$rhs), [{
 324   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 325 }], SHUFFLE_get_pshuflw_imm>;
 326
 327 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 328                      (vector_shuffle node:$lhs, node:$rhs), [{
 329   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 330 }], SHUFFLE_get_palign_imm>;
 331
 332 //===----------------------------------------------------------------------===//
 333 // SSE scalar FP Instructions
 334 //===----------------------------------------------------------------------===//
 335
 336 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 337 // instruction selection into a branch sequence.
 338 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 339   def CMOV_FR32 : I<0, Pseudo,
 340                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 341                     "#CMOV_FR32 PSEUDO!",
 342                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 343                                                   EFLAGS))]>;
 344   def CMOV_FR64 : I<0, Pseudo,
 345                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 346                     "#CMOV_FR64 PSEUDO!",
 347                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 348                                                   EFLAGS))]>;
 349   def CMOV_V4F32 : I<0, Pseudo,
 350                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 351                     "#CMOV_V4F32 PSEUDO!",
 352                     [(set VR128:$dst,
 353                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 354                                           EFLAGS)))]>;
 355   def CMOV_V2F64 : I<0, Pseudo,
 356                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 357                     "#CMOV_V2F64 PSEUDO!",
 358                     [(set VR128:$dst,
 359                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 360                                           EFLAGS)))]>;
 361   def CMOV_V2I64 : I<0, Pseudo,
 362                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 363                     "#CMOV_V2I64 PSEUDO!",
 364                     [(set VR128:$dst,
 365                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 366                                           EFLAGS)))]>;
 367 }
 368
 369 //===----------------------------------------------------------------------===//
 370 // SSE1 Instructions
 371 //===----------------------------------------------------------------------===//
 372
 373 // Move Instructions. Register-to-register movss is not used for FR32
 374 // register copies because it's a partial register update; FsMOVAPSrr is
 375 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 376 // because INSERT_SUBREG requires that the insert be implementable in terms of
 377 // a copy, and just mentioned, we don't use movss for copies.
 378 let Constraints = "$src1 = $dst" in
 379 def MOVSSrr : SSI<0x10, MRMSrcReg,
 380                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 381                   "movss\t{$src2, $dst|$dst, $src2}",
 382                   [(set VR128:$dst,
 383                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 384
 385 // Extract the low 32-bit value from one vector and insert it into another.
 386 let AddedComplexity = 15 in
 387 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 388           (MOVSSrr VR128:$src1,
 389                    (EXTRACT_SUBREG (v4f32 VR128:$src2), x86_subreg_ss))>;
 390
 391 // Implicitly promote a 32-bit scalar to a vector.
 392 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 393           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, x86_subreg_ss)>;
 394
 395 // Loading from memory automatically zeroing upper bits.
 396 let canFoldAsLoad = 1, isReMaterializable = 1 in
 397 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 398                   "movss\t{$src, $dst|$dst, $src}",
 399                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 400
 401 // MOVSSrm zeros the high parts of the register; represent this
 402 // with SUBREG_TO_REG.
 403 let AddedComplexity = 20 in {
 404 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 405           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 406 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 407           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 408 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 409           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), x86_subreg_ss)>;
 410 }
 411
 412 // Store scalar value to memory.
 413 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 414                   "movss\t{$src, $dst|$dst, $src}",
 415                   [(store FR32:$src, addr:$dst)]>;
 416
 417 // Extract and store.
 418 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 419                  addr:$dst),
 420           (MOVSSmr addr:$dst,
 421                    (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss))>;
 422
 423 // Conversion instructions
 424 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 425                       "cvttss2si\t{$src, $dst|$dst, $src}",
 426                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 427 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 428                       "cvttss2si\t{$src, $dst|$dst, $src}",
 429                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 430 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 431                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 432                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 433 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 434                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 435                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 436
 437 // Match intrinsics which expect XMM operand(s).
 438 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 439                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 440 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 441                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 442
 443 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 444                          "cvtss2si\t{$src, $dst|$dst, $src}",
 445                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 446 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 447                          "cvtss2si\t{$src, $dst|$dst, $src}",
 448                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 449                                            (load addr:$src)))]>;
 450
 451 // Match intrinisics which expect MM and XMM operand(s).
 452 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 453                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 454                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 455 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 456                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 457                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 458                                            (load addr:$src)))]>;
 459 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 460                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 461                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 462 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 463                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 464                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 465                                            (load addr:$src)))]>;
 466 let Constraints = "$src1 = $dst" in {
 467   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 468                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 469                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 470                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 471                                            VR64:$src2))]>;
 472   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 473                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 474                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 475                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 476                                             (load addr:$src2)))]>;
 477 }
 478
 479 // Aliases for intrinsics
 480 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 481                           "cvttss2si\t{$src, $dst|$dst, $src}",
 482                           [(set GR32:$dst,
 483                             (int_x86_sse_cvttss2si VR128:$src))]>;
 484 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 485                           "cvttss2si\t{$src, $dst|$dst, $src}",
 486                           [(set GR32:$dst,
 487                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 488
 489 let Constraints = "$src1 = $dst" in {
 490   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 491                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 492                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 493                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 494                                               GR32:$src2))]>;
 495   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 496                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 497                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 498                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 499                                               (loadi32 addr:$src2)))]>;
 500 }
 501
 502 // Comparison instructions
 503 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 504   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 505                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 506                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 507 let mayLoad = 1 in
 508   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 509                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 510                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 511 }
 512
 513 let Defs = [EFLAGS] in {
 514 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 515                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 516                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 517 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 518                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 519                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 520                     (implicit EFLAGS)]>;
 521
 522 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 523                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 524 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 525                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 526
 527 } // Defs = [EFLAGS]
 528
 529 // Aliases to match intrinsics which expect XMM operand(s).
 530 let Constraints = "$src1 = $dst" in {
 531   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 532                         (outs VR128:$dst),
 533                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 534                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 535                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 536                                              VR128:$src1,
 537                                              VR128:$src, imm:$cc))]>;
 538   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 539                         (outs VR128:$dst),
 540                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 541                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 542                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 543                                            (load addr:$src), imm:$cc))]>;
 544 }
 545
 546 let Defs = [EFLAGS] in {
 547 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 548                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 549                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 550                         (implicit EFLAGS)]>;
 551 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 552                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 553                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 554                         (implicit EFLAGS)]>;
 555
 556 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 557                       "comiss\t{$src2, $src1|$src1, $src2}",
 558                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 559                        (implicit EFLAGS)]>;
 560 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 561                       "comiss\t{$src2, $src1|$src1, $src2}",
 562                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 563                        (implicit EFLAGS)]>;
 564 } // Defs = [EFLAGS]
 565
 566 // Aliases of packed SSE1 instructions for scalar use. These all have names
 567 // that start with 'Fs'.
 568
 569 // Alias instructions that map fld0 to pxor for sse.
 570 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 571     canFoldAsLoad = 1 in
 572   // FIXME: Set encoding to pseudo!
 573 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 574                  [(set FR32:$dst, fp32imm0)]>,
 575                  Requires<[HasSSE1]>, TB, OpSize;
 576
 577 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 578 // disregarded.
 579 let neverHasSideEffects = 1 in
 580 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 581                      "movaps\t{$src, $dst|$dst, $src}", []>;
 582
 583 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 584 // disregarded.
 585 let canFoldAsLoad = 1, isReMaterializable = 1 in
 586 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 587                      "movaps\t{$src, $dst|$dst, $src}",
 588                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 589
 590 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 591 let Constraints = "$src1 = $dst" in {
 592 let isCommutable = 1 in {
 593   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 594                                        (ins FR32:$src1, FR32:$src2),
 595                       "andps\t{$src2, $dst|$dst, $src2}",
 596                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 597   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 598                                        (ins FR32:$src1, FR32:$src2),
 599                       "orps\t{$src2, $dst|$dst, $src2}",
 600                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 601   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 602                                        (ins FR32:$src1, FR32:$src2),
 603                       "xorps\t{$src2, $dst|$dst, $src2}",
 604                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 605 }
 606
 607 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 608                                      (ins FR32:$src1, f128mem:$src2),
 609                     "andps\t{$src2, $dst|$dst, $src2}",
 610                     [(set FR32:$dst, (X86fand FR32:$src1,
 611                                       (memopfsf32 addr:$src2)))]>;
 612 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 613                                      (ins FR32:$src1, f128mem:$src2),
 614                     "orps\t{$src2, $dst|$dst, $src2}",
 615                     [(set FR32:$dst, (X86for FR32:$src1,
 616                                       (memopfsf32 addr:$src2)))]>;
 617 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 618                                      (ins FR32:$src1, f128mem:$src2),
 619                     "xorps\t{$src2, $dst|$dst, $src2}",
 620                     [(set FR32:$dst, (X86fxor FR32:$src1,
 621                                       (memopfsf32 addr:$src2)))]>;
 622
 623 let neverHasSideEffects = 1 in {
 624 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 625                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 626                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 627 let mayLoad = 1 in
 628 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 629                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 630                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 631 }
 632 }
 633
 634 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 635 ///
 636 /// In addition, we also have a special variant of the scalar form here to
 637 /// represent the associated intrinsic operation.  This form is unlike the
 638 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 639 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 640 ///
 641 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 642 /// six "instructions".
 643 ///
 644 let Constraints = "$src1 = $dst" in {
 645 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 646                                   SDNode OpNode, Intrinsic F32Int,
 647                                   bit Commutable = 0> {
 648   // Scalar operation, reg+reg.
 649   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 650                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 651                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 652     let isCommutable = Commutable;
 653   }
 654
 655   // Scalar operation, reg+mem.
 656   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 657                                  (ins FR32:$src1, f32mem:$src2),
 658                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 659                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 660
 661   // Vector operation, reg+reg.
 662   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 663                                  (ins VR128:$src1, VR128:$src2),
 664                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 665                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 666     let isCommutable = Commutable;
 667   }
 668
 669   // Vector operation, reg+mem.
 670   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 671                                  (ins VR128:$src1, f128mem:$src2),
 672                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 673              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 674
 675   // Intrinsic operation, reg+reg.
 676   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 677                                      (ins VR128:$src1, VR128:$src2),
 678                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 679                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]>;
 680
 681   // Intrinsic operation, reg+mem.
 682   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 683                                      (ins VR128:$src1, ssmem:$src2),
 684                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 685                      [(set VR128:$dst, (F32Int VR128:$src1,
 686                                                sse_load_f32:$src2))]>;
 687 }
 688 }
 689
 690 // Arithmetic instructions
 691 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 692 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 693 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 694 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 695
 696 /// sse1_fp_binop_rm - Other SSE1 binops
 697 ///
 698 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 699 /// instructions for a full-vector intrinsic form.  Operations that map
 700 /// onto C operators don't use this form since they just use the plain
 701 /// vector form instead of having a separate vector intrinsic form.
 702 ///
 703 /// This provides a total of eight "instructions".
 704 ///
 705 let Constraints = "$src1 = $dst" in {
 706 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 707                             SDNode OpNode,
 708                             Intrinsic F32Int,
 709                             Intrinsic V4F32Int,
 710                             bit Commutable = 0> {
 711
 712   // Scalar operation, reg+reg.
 713   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 714                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 715                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 716     let isCommutable = Commutable;
 717   }
 718
 719   // Scalar operation, reg+mem.
 720   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 721                                  (ins FR32:$src1, f32mem:$src2),
 722                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 723                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 724
 725   // Vector operation, reg+reg.
 726   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 727                                  (ins VR128:$src1, VR128:$src2),
 728                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 729                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 730     let isCommutable = Commutable;
 731   }
 732
 733   // Vector operation, reg+mem.
 734   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 735                                  (ins VR128:$src1, f128mem:$src2),
 736                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 737              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 738
 739   // Intrinsic operation, reg+reg.
 740   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 741                                      (ins VR128:$src1, VR128:$src2),
 742                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 743                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 744     let isCommutable = Commutable;
 745   }
 746
 747   // Intrinsic operation, reg+mem.
 748   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 749                                      (ins VR128:$src1, ssmem:$src2),
 750                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 751                      [(set VR128:$dst, (F32Int VR128:$src1,
 752                                                sse_load_f32:$src2))]>;
 753
 754   // Vector intrinsic operation, reg+reg.
 755   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 756                                      (ins VR128:$src1, VR128:$src2),
 757                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 758                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 759     let isCommutable = Commutable;
 760   }
 761
 762   // Vector intrinsic operation, reg+mem.
 763   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 764                                      (ins VR128:$src1, f128mem:$src2),
 765                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 766            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 767 }
 768 }
 769
 770 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 771                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 772 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 773                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 774
 775 //===----------------------------------------------------------------------===//
 776 // SSE packed FP Instructions
 777
 778 // Move Instructions
 779 let neverHasSideEffects = 1 in
 780 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 781                    "movaps\t{$src, $dst|$dst, $src}", []>;
 782 let canFoldAsLoad = 1, isReMaterializable = 1 in
 783 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 784                    "movaps\t{$src, $dst|$dst, $src}",
 785                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 786
 787 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 788                    "movaps\t{$src, $dst|$dst, $src}",
 789                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 790
 791 let neverHasSideEffects = 1 in
 792 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 793                    "movups\t{$src, $dst|$dst, $src}", []>;
 794 let canFoldAsLoad = 1, isReMaterializable = 1 in
 795 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 796                    "movups\t{$src, $dst|$dst, $src}",
 797                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 798 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 799                    "movups\t{$src, $dst|$dst, $src}",
 800                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 801
 802 // Intrinsic forms of MOVUPS load and store
 803 let canFoldAsLoad = 1, isReMaterializable = 1 in
 804 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 805                        "movups\t{$src, $dst|$dst, $src}",
 806                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 807 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 808                        "movups\t{$src, $dst|$dst, $src}",
 809                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 810
 811 let Constraints = "$src1 = $dst" in {
 812   let AddedComplexity = 20 in {
 813     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 814                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 815                        "movlps\t{$src2, $dst|$dst, $src2}",
 816        [(set VR128:$dst,
 817          (movlp VR128:$src1,
 818                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 819     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 820                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 821                        "movhps\t{$src2, $dst|$dst, $src2}",
 822        [(set VR128:$dst,
 823          (movlhps VR128:$src1,
 824                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 825   } // AddedComplexity
 826 } // Constraints = "$src1 = $dst"
 827
 828
 829 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 830           (MOVHPSrm VR128:$src1, addr:$src2)>;
 831
 832 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 833                    "movlps\t{$src, $dst|$dst, $src}",
 834                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 835                                  (iPTR 0))), addr:$dst)]>;
 836
 837 // v2f64 extract element 1 is always custom lowered to unpack high to low
 838 // and extract element 0 so the non-store version isn't too horrible.
 839 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 840                    "movhps\t{$src, $dst|$dst, $src}",
 841                    [(store (f64 (vector_extract
 842                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 843                                          (undef)), (iPTR 0))), addr:$dst)]>;
 844
 845 let Constraints = "$src1 = $dst" in {
 846 let AddedComplexity = 20 in {
 847 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 848                                      (ins VR128:$src1, VR128:$src2),
 849                     "movlhps\t{$src2, $dst|$dst, $src2}",
 850                     [(set VR128:$dst,
 851                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 852
 853 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 854                                      (ins VR128:$src1, VR128:$src2),
 855                     "movhlps\t{$src2, $dst|$dst, $src2}",
 856                     [(set VR128:$dst,
 857                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 858 } // AddedComplexity
 859 } // Constraints = "$src1 = $dst"
 860
 861 let AddedComplexity = 20 in {
 862 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 863           (MOVLHPSrr VR128:$src, VR128:$src)>;
 864 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 865           (MOVLHPSrr VR128:$src, VR128:$src)>;
 866 }
 867
 868
 869
 870 // Arithmetic
 871
 872 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 873 ///
 874 /// In addition, we also have a special variant of the scalar form here to
 875 /// represent the associated intrinsic operation.  This form is unlike the
 876 /// plain scalar form, in that it takes an entire vector (instead of a
 877 /// scalar) and leaves the top elements undefined.
 878 ///
 879 /// And, we have a special variant form for a full-vector intrinsic form.
 880 ///
 881 /// These four forms can each have a reg or a mem operand, so there are a
 882 /// total of eight "instructions".
 883 ///
 884 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 885                            SDNode OpNode,
 886                            Intrinsic F32Int,
 887                            Intrinsic V4F32Int,
 888                            bit Commutable = 0> {
 889   // Scalar operation, reg.
 890   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 891                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 892                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 893     let isCommutable = Commutable;
 894   }
 895
 896   // Scalar operation, mem.
 897   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 898                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 899                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
 900             Requires<[HasSSE1, OptForSize]>;
 901
 902   // Vector operation, reg.
 903   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 904               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 905               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 906     let isCommutable = Commutable;
 907   }
 908
 909   // Vector operation, mem.
 910   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 911                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 912                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 913
 914   // Intrinsic operation, reg.
 915   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 916                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 917                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 918     let isCommutable = Commutable;
 919   }
 920
 921   // Intrinsic operation, mem.
 922   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 923                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 924                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 925
 926   // Vector intrinsic operation, reg
 927   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 928                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 929                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 930     let isCommutable = Commutable;
 931   }
 932
 933   // Vector intrinsic operation, mem
 934   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 935                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 936                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 937 }
 938
 939 // Square root.
 940 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 941                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 942
 943 // Reciprocal approximations. Note that these typically require refinement
 944 // in order to obtain suitable precision.
 945 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 946                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 947 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 948                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 949
 950 // Logical
 951 let Constraints = "$src1 = $dst" in {
 952   let isCommutable = 1 in {
 953     def ANDPSrr : PSI<0x54, MRMSrcReg,
 954                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 955                       "andps\t{$src2, $dst|$dst, $src2}",
 956                       [(set VR128:$dst, (v2i64
 957                                          (and VR128:$src1, VR128:$src2)))]>;
 958     def ORPSrr  : PSI<0x56, MRMSrcReg,
 959                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 960                       "orps\t{$src2, $dst|$dst, $src2}",
 961                       [(set VR128:$dst, (v2i64
 962                                          (or VR128:$src1, VR128:$src2)))]>;
 963     def XORPSrr : PSI<0x57, MRMSrcReg,
 964                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 965                       "xorps\t{$src2, $dst|$dst, $src2}",
 966                       [(set VR128:$dst, (v2i64
 967                                          (xor VR128:$src1, VR128:$src2)))]>;
 968   }
 969
 970   def ANDPSrm : PSI<0x54, MRMSrcMem,
 971                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 972                     "andps\t{$src2, $dst|$dst, $src2}",
 973                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 974                                        (memopv2i64 addr:$src2)))]>;
 975   def ORPSrm  : PSI<0x56, MRMSrcMem,
 976                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 977                     "orps\t{$src2, $dst|$dst, $src2}",
 978                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 979                                        (memopv2i64 addr:$src2)))]>;
 980   def XORPSrm : PSI<0x57, MRMSrcMem,
 981                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 982                     "xorps\t{$src2, $dst|$dst, $src2}",
 983                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 984                                        (memopv2i64 addr:$src2)))]>;
 985   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 986                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 987                      "andnps\t{$src2, $dst|$dst, $src2}",
 988                      [(set VR128:$dst,
 989                        (v2i64 (and (xor VR128:$src1,
 990                                     (bc_v2i64 (v4i32 immAllOnesV))),
 991                                VR128:$src2)))]>;
 992   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 993                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 994                      "andnps\t{$src2, $dst|$dst, $src2}",
 995                      [(set VR128:$dst,
 996                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 997                                     (bc_v2i64 (v4i32 immAllOnesV))),
 998                                (memopv2i64 addr:$src2))))]>;
 999 }
1000
1001 let Constraints = "$src1 = $dst" in {
1002   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1003                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1004                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1005                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1006                                                         VR128:$src, imm:$cc))]>;
1007   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1008                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1009                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1010                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1011                                             (memop addr:$src), imm:$cc))]>;
1012 }
1013 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1014           (CMPPSrri VR128:$src1, VR128:$src2, imm:$cc)>;
1015 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1016           (CMPPSrmi VR128:$src1, addr:$src2, imm:$cc)>;
1017
1018 // Shuffle and unpack instructions
1019 let Constraints = "$src1 = $dst" in {
1020   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1021     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1022                           (outs VR128:$dst), (ins VR128:$src1,
1023                            VR128:$src2, i8imm:$src3),
1024                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1025                           [(set VR128:$dst,
1026                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1027   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1028                         (outs VR128:$dst), (ins VR128:$src1,
1029                          f128mem:$src2, i8imm:$src3),
1030                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1031                         [(set VR128:$dst,
1032                           (v4f32 (shufp:$src3
1033                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1034
1035   let AddedComplexity = 10 in {
1036     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1037                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1038                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1039                          [(set VR128:$dst,
1040                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1041     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1042                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1043                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1044                          [(set VR128:$dst,
1045                            (v4f32 (unpckh VR128:$src1,
1046                                           (memopv4f32 addr:$src2))))]>;
1047
1048     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1049                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1050                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1051                          [(set VR128:$dst,
1052                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1053     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1054                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1055                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1056                          [(set VR128:$dst,
1057                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1058   } // AddedComplexity
1059 } // Constraints = "$src1 = $dst"
1060
1061 // Mask creation
1062 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1063                      "movmskps\t{$src, $dst|$dst, $src}",
1064                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1065 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1066                      "movmskpd\t{$src, $dst|$dst, $src}",
1067                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1068
1069 // Prefetch intrinsic.
1070 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1071     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1072 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1073     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1074 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1075     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1076 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1077     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1078
1079 // Non-temporal stores
1080 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1081                     "movntps\t{$src, $dst|$dst, $src}",
1082                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1083
1084 let AddedComplexity = 400 in { // Prefer non-temporal versions
1085 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1086                     "movntps\t{$src, $dst|$dst, $src}",
1087                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1088
1089 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1090                     "movntdq\t{$src, $dst|$dst, $src}",
1091                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1092
1093 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
1094           (MOVNTDQ_64mr VR128:$src, addr:$dst)>;
1095
1096 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1097                  "movnti\t{$src, $dst|$dst, $src}",
1098                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1099                TB, Requires<[HasSSE2]>;
1100
1101 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1102                      "movnti\t{$src, $dst|$dst, $src}",
1103                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1104                   TB, Requires<[HasSSE2]>;
1105 }
1106
1107 // Load, store, and memory fence
1108 def SFENCE : PSI<0xAE, MRM7r, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
1109
1110 // MXCSR register
1111 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1112                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1113 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1114                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1115
1116 // Alias instructions that map zero vector to pxor / xorp* for sse.
1117 // We set canFoldAsLoad because this can be converted to a constant-pool
1118 // load of an all-zeros value if folding it would be beneficial.
1119 // FIXME: Change encoding to pseudo!
1120 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1121     isCodeGenOnly = 1 in
1122 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1123                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1124
1125 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
1126 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
1127 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
1128 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
1129 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
1130
1131 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1132           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss))>;
1133
1134 //===---------------------------------------------------------------------===//
1135 // SSE2 Instructions
1136 //===---------------------------------------------------------------------===//
1137
1138 // Move Instructions. Register-to-register movsd is not used for FR64
1139 // register copies because it's a partial register update; FsMOVAPDrr is
1140 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1141 // because INSERT_SUBREG requires that the insert be implementable in terms of
1142 // a copy, and just mentioned, we don't use movsd for copies.
1143 let Constraints = "$src1 = $dst" in
1144 def MOVSDrr : SDI<0x10, MRMSrcReg,
1145                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1146                   "movsd\t{$src2, $dst|$dst, $src2}",
1147                   [(set VR128:$dst,
1148                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1149
1150 // Extract the low 64-bit value from one vector and insert it into another.
1151 let AddedComplexity = 15 in
1152 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1153           (MOVSDrr VR128:$src1,
1154                    (EXTRACT_SUBREG (v2f64 VR128:$src2), x86_subreg_sd))>;
1155
1156 // Implicitly promote a 64-bit scalar to a vector.
1157 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1158           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, x86_subreg_sd)>;
1159
1160 // Loading from memory automatically zeroing upper bits.
1161 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1162 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1163                   "movsd\t{$src, $dst|$dst, $src}",
1164                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1165
1166 // MOVSDrm zeros the high parts of the register; represent this
1167 // with SUBREG_TO_REG.
1168 let AddedComplexity = 20 in {
1169 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1170           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1171 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1172           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1173 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1174           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1175 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1176           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1177 def : Pat<(v2f64 (X86vzload addr:$src)),
1178           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), x86_subreg_sd)>;
1179 }
1180
1181 // Store scalar value to memory.
1182 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1183                   "movsd\t{$src, $dst|$dst, $src}",
1184                   [(store FR64:$src, addr:$dst)]>;
1185
1186 // Extract and store.
1187 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1188                  addr:$dst),
1189           (MOVSDmr addr:$dst,
1190                    (EXTRACT_SUBREG (v2f64 VR128:$src), x86_subreg_sd))>;
1191
1192 // Conversion instructions
1193 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1194                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1195                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1196 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1197                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1198                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1199 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1200                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1201                       [(set FR32:$dst, (fround FR64:$src))]>;
1202 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1203                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1204                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1205                   Requires<[HasSSE2, OptForSize]>;
1206 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1207                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1208                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1209 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1210                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1211                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1212
1213 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1214                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1215 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1216                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1217 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1218                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1219 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1220                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1221 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1222                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1223 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1224                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1225 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1226                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1227 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1228                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1229 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1230                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1231 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1232                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1233
1234 // SSE2 instructions with XS prefix
1235 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1236                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1237                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1238                  Requires<[HasSSE2]>;
1239 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1240                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1241                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1242                  Requires<[HasSSE2, OptForSize]>;
1243
1244 def : Pat<(extloadf32 addr:$src),
1245           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1246       Requires<[HasSSE2, OptForSpeed]>;
1247
1248 // Match intrinsics which expect XMM operand(s).
1249 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1250                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1251                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1252 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1253                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1254                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1255                                            (load addr:$src)))]>;
1256
1257 // Match intrinisics which expect MM and XMM operand(s).
1258 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1259                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1260                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1261 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1262                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1263                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1264                                            (memop addr:$src)))]>;
1265 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1266                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1267                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1268 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1269                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1270                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1271                                            (memop addr:$src)))]>;
1272 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1273                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1274                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1275 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1276                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1277                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1278                                             (load addr:$src)))]>;
1279
1280 // Aliases for intrinsics
1281 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1282                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1283                           [(set GR32:$dst,
1284                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1285 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1286                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1287                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1288                                             (load addr:$src)))]>;
1289
1290 // Comparison instructions
1291 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1292   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1293                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1294                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1295 let mayLoad = 1 in
1296   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1297                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1298                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1299 }
1300
1301 let Defs = [EFLAGS] in {
1302 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1303                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1304                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1305 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1306                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1307                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1308                     (implicit EFLAGS)]>;
1309 } // Defs = [EFLAGS]
1310
1311 // Aliases to match intrinsics which expect XMM operand(s).
1312 let Constraints = "$src1 = $dst" in {
1313   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1314                         (outs VR128:$dst),
1315                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1316                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1317                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1318                                            VR128:$src, imm:$cc))]>;
1319   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1320                         (outs VR128:$dst),
1321                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1322                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1323                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1324                                            (load addr:$src), imm:$cc))]>;
1325 }
1326
1327 let Defs = [EFLAGS] in {
1328 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1329                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1330                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1331                         (implicit EFLAGS)]>;
1332 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1333                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1334                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1335                         (implicit EFLAGS)]>;
1336
1337 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1338                       "comisd\t{$src2, $src1|$src1, $src2}",
1339                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1340                        (implicit EFLAGS)]>;
1341 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1342                       "comisd\t{$src2, $src1|$src1, $src2}",
1343                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1344                        (implicit EFLAGS)]>;
1345 } // Defs = [EFLAGS]
1346
1347 // Aliases of packed SSE2 instructions for scalar use. These all have names
1348 // that start with 'Fs'.
1349
1350 // Alias instructions that map fld0 to pxor for sse.
1351 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1352     canFoldAsLoad = 1 in
1353 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1354                  [(set FR64:$dst, fpimm0)]>,
1355                Requires<[HasSSE2]>, TB, OpSize;
1356
1357 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1358 // disregarded.
1359 let neverHasSideEffects = 1 in
1360 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1361                      "movapd\t{$src, $dst|$dst, $src}", []>;
1362
1363 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1364 // disregarded.
1365 let canFoldAsLoad = 1, isReMaterializable = 1 in
1366 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1367                      "movapd\t{$src, $dst|$dst, $src}",
1368                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1369
1370 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1371 let Constraints = "$src1 = $dst" in {
1372 let isCommutable = 1 in {
1373   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1374                                        (ins FR64:$src1, FR64:$src2),
1375                       "andpd\t{$src2, $dst|$dst, $src2}",
1376                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1377   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1378                                        (ins FR64:$src1, FR64:$src2),
1379                       "orpd\t{$src2, $dst|$dst, $src2}",
1380                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1381   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1382                                        (ins FR64:$src1, FR64:$src2),
1383                       "xorpd\t{$src2, $dst|$dst, $src2}",
1384                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1385 }
1386
1387 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1388                                      (ins FR64:$src1, f128mem:$src2),
1389                     "andpd\t{$src2, $dst|$dst, $src2}",
1390                     [(set FR64:$dst, (X86fand FR64:$src1,
1391                                       (memopfsf64 addr:$src2)))]>;
1392 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1393                                      (ins FR64:$src1, f128mem:$src2),
1394                     "orpd\t{$src2, $dst|$dst, $src2}",
1395                     [(set FR64:$dst, (X86for FR64:$src1,
1396                                       (memopfsf64 addr:$src2)))]>;
1397 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1398                                      (ins FR64:$src1, f128mem:$src2),
1399                     "xorpd\t{$src2, $dst|$dst, $src2}",
1400                     [(set FR64:$dst, (X86fxor FR64:$src1,
1401                                       (memopfsf64 addr:$src2)))]>;
1402
1403 let neverHasSideEffects = 1 in {
1404 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1405                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1406                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1407 let mayLoad = 1 in
1408 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1409                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1410                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1411 }
1412 }
1413
1414 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1415 ///
1416 /// In addition, we also have a special variant of the scalar form here to
1417 /// represent the associated intrinsic operation.  This form is unlike the
1418 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1419 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1420 ///
1421 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1422 /// six "instructions".
1423 ///
1424 let Constraints = "$src1 = $dst" in {
1425 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1426                                   SDNode OpNode, Intrinsic F64Int,
1427                                   bit Commutable = 0> {
1428   // Scalar operation, reg+reg.
1429   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1430                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1431                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1432     let isCommutable = Commutable;
1433   }
1434
1435   // Scalar operation, reg+mem.
1436   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1437                                  (ins FR64:$src1, f64mem:$src2),
1438                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1439                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1440
1441   // Vector operation, reg+reg.
1442   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1443                                  (ins VR128:$src1, VR128:$src2),
1444                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1445                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1446     let isCommutable = Commutable;
1447   }
1448
1449   // Vector operation, reg+mem.
1450   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1451                                  (ins VR128:$src1, f128mem:$src2),
1452                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1453              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1454
1455   // Intrinsic operation, reg+reg.
1456   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1457                                      (ins VR128:$src1, VR128:$src2),
1458                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1459                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]>;
1460
1461   // Intrinsic operation, reg+mem.
1462   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1463                                      (ins VR128:$src1, sdmem:$src2),
1464                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1465                      [(set VR128:$dst, (F64Int VR128:$src1,
1466                                                sse_load_f64:$src2))]>;
1467 }
1468 }
1469
1470 // Arithmetic instructions
1471 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1472 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1473 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1474 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1475
1476 /// sse2_fp_binop_rm - Other SSE2 binops
1477 ///
1478 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1479 /// instructions for a full-vector intrinsic form.  Operations that map
1480 /// onto C operators don't use this form since they just use the plain
1481 /// vector form instead of having a separate vector intrinsic form.
1482 ///
1483 /// This provides a total of eight "instructions".
1484 ///
1485 let Constraints = "$src1 = $dst" in {
1486 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1487                             SDNode OpNode,
1488                             Intrinsic F64Int,
1489                             Intrinsic V2F64Int,
1490                             bit Commutable = 0> {
1491
1492   // Scalar operation, reg+reg.
1493   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1494                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1495                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1496     let isCommutable = Commutable;
1497   }
1498
1499   // Scalar operation, reg+mem.
1500   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1501                                  (ins FR64:$src1, f64mem:$src2),
1502                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1503                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1504
1505   // Vector operation, reg+reg.
1506   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1507                                  (ins VR128:$src1, VR128:$src2),
1508                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1509                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1510     let isCommutable = Commutable;
1511   }
1512
1513   // Vector operation, reg+mem.
1514   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1515                                  (ins VR128:$src1, f128mem:$src2),
1516                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1517              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1518
1519   // Intrinsic operation, reg+reg.
1520   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1521                                      (ins VR128:$src1, VR128:$src2),
1522                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1523                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1524     let isCommutable = Commutable;
1525   }
1526
1527   // Intrinsic operation, reg+mem.
1528   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1529                                      (ins VR128:$src1, sdmem:$src2),
1530                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1531                      [(set VR128:$dst, (F64Int VR128:$src1,
1532                                                sse_load_f64:$src2))]>;
1533
1534   // Vector intrinsic operation, reg+reg.
1535   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1536                                      (ins VR128:$src1, VR128:$src2),
1537                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1538                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1539     let isCommutable = Commutable;
1540   }
1541
1542   // Vector intrinsic operation, reg+mem.
1543   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1544                                      (ins VR128:$src1, f128mem:$src2),
1545                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1546                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1547                                                  (memopv2f64 addr:$src2)))]>;
1548 }
1549 }
1550
1551 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1552                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1553 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1554                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1555
1556 //===---------------------------------------------------------------------===//
1557 // SSE packed FP Instructions
1558
1559 // Move Instructions
1560 let neverHasSideEffects = 1 in
1561 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1562                    "movapd\t{$src, $dst|$dst, $src}", []>;
1563 let canFoldAsLoad = 1, isReMaterializable = 1 in
1564 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1565                    "movapd\t{$src, $dst|$dst, $src}",
1566                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1567
1568 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1569                    "movapd\t{$src, $dst|$dst, $src}",
1570                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1571
1572 let neverHasSideEffects = 1 in
1573 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1574                    "movupd\t{$src, $dst|$dst, $src}", []>;
1575 let canFoldAsLoad = 1 in
1576 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1577                    "movupd\t{$src, $dst|$dst, $src}",
1578                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1579 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1580                    "movupd\t{$src, $dst|$dst, $src}",
1581                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1582
1583 // Intrinsic forms of MOVUPD load and store
1584 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1585                        "movupd\t{$src, $dst|$dst, $src}",
1586                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1587 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1588                        "movupd\t{$src, $dst|$dst, $src}",
1589                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1590
1591 let Constraints = "$src1 = $dst" in {
1592   let AddedComplexity = 20 in {
1593     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1594                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1595                        "movlpd\t{$src2, $dst|$dst, $src2}",
1596                        [(set VR128:$dst,
1597                          (v2f64 (movlp VR128:$src1,
1598                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1599     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1600                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1601                        "movhpd\t{$src2, $dst|$dst, $src2}",
1602                        [(set VR128:$dst,
1603                          (v2f64 (movlhps VR128:$src1,
1604                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1605   } // AddedComplexity
1606 } // Constraints = "$src1 = $dst"
1607
1608 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1609                    "movlpd\t{$src, $dst|$dst, $src}",
1610                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1611                                  (iPTR 0))), addr:$dst)]>;
1612
1613 // v2f64 extract element 1 is always custom lowered to unpack high to low
1614 // and extract element 0 so the non-store version isn't too horrible.
1615 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1616                    "movhpd\t{$src, $dst|$dst, $src}",
1617                    [(store (f64 (vector_extract
1618                                  (v2f64 (unpckh VR128:$src, (undef))),
1619                                  (iPTR 0))), addr:$dst)]>;
1620
1621 // SSE2 instructions without OpSize prefix
1622 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1623                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1624                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1625                      TB, Requires<[HasSSE2]>;
1626 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1627                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1628                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1629                                         (bitconvert (memopv2i64 addr:$src))))]>,
1630                      TB, Requires<[HasSSE2]>;
1631
1632 // SSE2 instructions with XS prefix
1633 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1634                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1635                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1636                      XS, Requires<[HasSSE2]>;
1637 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1638                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1639                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1640                                         (bitconvert (memopv2i64 addr:$src))))]>,
1641                      XS, Requires<[HasSSE2]>;
1642
1643 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1644                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1645                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1646 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1647                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1648                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1649                                             (memop addr:$src)))]>;
1650 // SSE2 packed instructions with XS prefix
1651 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1652                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1653 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1654                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1655
1656 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1657                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1658                         [(set VR128:$dst,
1659                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1660                       XS, Requires<[HasSSE2]>;
1661 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1662                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1663                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1664                                            (memop addr:$src)))]>,
1665                       XS, Requires<[HasSSE2]>;
1666
1667 // SSE2 packed instructions with XD prefix
1668 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1669                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1670                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1671                      XD, Requires<[HasSSE2]>;
1672 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1673                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1674                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1675                                           (memop addr:$src)))]>,
1676                      XD, Requires<[HasSSE2]>;
1677
1678 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1679                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1680                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1681 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1682                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1683                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1684                                              (memop addr:$src)))]>;
1685
1686 // SSE2 instructions without OpSize prefix
1687 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1688                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1689 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1690                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1691
1692 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1693                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1694                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1695                      TB, Requires<[HasSSE2]>;
1696 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1697                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1698                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1699                                           (load addr:$src)))]>,
1700                      TB, Requires<[HasSSE2]>;
1701
1702 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1703                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1704 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1705                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1706
1707
1708 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1709                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1710                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1711 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1712                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1713                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1714                                             (memop addr:$src)))]>;
1715
1716 // Match intrinsics which expect XMM operand(s).
1717 // Aliases for intrinsics
1718 let Constraints = "$src1 = $dst" in {
1719 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1720                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1721                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1722                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1723                                            GR32:$src2))]>;
1724 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1725                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1726                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1727                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1728                                            (loadi32 addr:$src2)))]>;
1729 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1730                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1731                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1732                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1733                                       VR128:$src2))]>;
1734 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1735                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1736                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1737                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1738                                       (load addr:$src2)))]>;
1739 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1740                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1741                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1742                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1743                                        VR128:$src2))]>, XS,
1744                     Requires<[HasSSE2]>;
1745 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1746                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1747                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1748                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1749                                        (load addr:$src2)))]>, XS,
1750                     Requires<[HasSSE2]>;
1751 }
1752
1753 // Arithmetic
1754
1755 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1756 ///
1757 /// In addition, we also have a special variant of the scalar form here to
1758 /// represent the associated intrinsic operation.  This form is unlike the
1759 /// plain scalar form, in that it takes an entire vector (instead of a
1760 /// scalar) and leaves the top elements undefined.
1761 ///
1762 /// And, we have a special variant form for a full-vector intrinsic form.
1763 ///
1764 /// These four forms can each have a reg or a mem operand, so there are a
1765 /// total of eight "instructions".
1766 ///
1767 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1768                            SDNode OpNode,
1769                            Intrinsic F64Int,
1770                            Intrinsic V2F64Int,
1771                            bit Commutable = 0> {
1772   // Scalar operation, reg.
1773   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1774                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1775                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1776     let isCommutable = Commutable;
1777   }
1778
1779   // Scalar operation, mem.
1780   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1781                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1782                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1783
1784   // Vector operation, reg.
1785   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1786               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1787               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1788     let isCommutable = Commutable;
1789   }
1790
1791   // Vector operation, mem.
1792   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1793                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1794                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1795
1796   // Intrinsic operation, reg.
1797   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1798                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1799                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1800     let isCommutable = Commutable;
1801   }
1802
1803   // Intrinsic operation, mem.
1804   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1805                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1806                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1807
1808   // Vector intrinsic operation, reg
1809   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1810                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1811                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1812     let isCommutable = Commutable;
1813   }
1814
1815   // Vector intrinsic operation, mem
1816   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1817                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1818                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1819 }
1820
1821 // Square root.
1822 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1823                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1824
1825 // There is no f64 version of the reciprocal approximation instructions.
1826
1827 // Logical
1828 let Constraints = "$src1 = $dst" in {
1829   let isCommutable = 1 in {
1830     def ANDPDrr : PDI<0x54, MRMSrcReg,
1831                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1832                       "andpd\t{$src2, $dst|$dst, $src2}",
1833                       [(set VR128:$dst,
1834                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1835                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1836     def ORPDrr  : PDI<0x56, MRMSrcReg,
1837                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1838                       "orpd\t{$src2, $dst|$dst, $src2}",
1839                       [(set VR128:$dst,
1840                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1841                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1842     def XORPDrr : PDI<0x57, MRMSrcReg,
1843                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1844                       "xorpd\t{$src2, $dst|$dst, $src2}",
1845                       [(set VR128:$dst,
1846                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1847                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1848   }
1849
1850   def ANDPDrm : PDI<0x54, MRMSrcMem,
1851                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1852                     "andpd\t{$src2, $dst|$dst, $src2}",
1853                     [(set VR128:$dst,
1854                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1855                        (memopv2i64 addr:$src2)))]>;
1856   def ORPDrm  : PDI<0x56, MRMSrcMem,
1857                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1858                     "orpd\t{$src2, $dst|$dst, $src2}",
1859                     [(set VR128:$dst,
1860                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1861                        (memopv2i64 addr:$src2)))]>;
1862   def XORPDrm : PDI<0x57, MRMSrcMem,
1863                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1864                     "xorpd\t{$src2, $dst|$dst, $src2}",
1865                     [(set VR128:$dst,
1866                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1867                        (memopv2i64 addr:$src2)))]>;
1868   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1869                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1870                      "andnpd\t{$src2, $dst|$dst, $src2}",
1871                      [(set VR128:$dst,
1872                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1873                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1874   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1875                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1876                      "andnpd\t{$src2, $dst|$dst, $src2}",
1877                      [(set VR128:$dst,
1878                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1879                         (memopv2i64 addr:$src2)))]>;
1880 }
1881
1882 let Constraints = "$src1 = $dst" in {
1883   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1884                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1885                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1886                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1887                                                         VR128:$src, imm:$cc))]>;
1888   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1889                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1890                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1891                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1892                                                  (memop addr:$src), imm:$cc))]>;
1893 }
1894 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1895           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1896 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1897           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1898
1899 // Shuffle and unpack instructions
1900 let Constraints = "$src1 = $dst" in {
1901   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1902                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1903                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1904                  [(set VR128:$dst,
1905                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1906   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1907                         (outs VR128:$dst), (ins VR128:$src1,
1908                          f128mem:$src2, i8imm:$src3),
1909                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1910                         [(set VR128:$dst,
1911                           (v2f64 (shufp:$src3
1912                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1913
1914   let AddedComplexity = 10 in {
1915     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1916                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1917                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1918                          [(set VR128:$dst,
1919                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1920     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1921                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1922                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1923                          [(set VR128:$dst,
1924                            (v2f64 (unpckh VR128:$src1,
1925                                           (memopv2f64 addr:$src2))))]>;
1926
1927     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1928                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1929                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1930                          [(set VR128:$dst,
1931                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1932     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1933                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1934                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1935                          [(set VR128:$dst,
1936                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1937   } // AddedComplexity
1938 } // Constraints = "$src1 = $dst"
1939
1940
1941 //===---------------------------------------------------------------------===//
1942 // SSE integer instructions
1943
1944 // Move Instructions
1945 let neverHasSideEffects = 1 in
1946 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1947                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1948 let canFoldAsLoad = 1, mayLoad = 1 in
1949 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1950                    "movdqa\t{$src, $dst|$dst, $src}",
1951                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1952 let mayStore = 1 in
1953 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1954                    "movdqa\t{$src, $dst|$dst, $src}",
1955                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1956 let canFoldAsLoad = 1, mayLoad = 1 in
1957 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1958                    "movdqu\t{$src, $dst|$dst, $src}",
1959                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1960                  XS, Requires<[HasSSE2]>;
1961 let mayStore = 1 in
1962 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1963                    "movdqu\t{$src, $dst|$dst, $src}",
1964                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1965                  XS, Requires<[HasSSE2]>;
1966
1967 // Intrinsic forms of MOVDQU load and store
1968 let canFoldAsLoad = 1 in
1969 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1970                        "movdqu\t{$src, $dst|$dst, $src}",
1971                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1972                  XS, Requires<[HasSSE2]>;
1973 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1974                        "movdqu\t{$src, $dst|$dst, $src}",
1975                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1976                      XS, Requires<[HasSSE2]>;
1977
1978 let Constraints = "$src1 = $dst" in {
1979
1980 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1981                             bit Commutable = 0> {
1982   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1983                                (ins VR128:$src1, VR128:$src2),
1984                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1985                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1986     let isCommutable = Commutable;
1987   }
1988   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1989                                (ins VR128:$src1, i128mem:$src2),
1990                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1991                [(set VR128:$dst, (IntId VR128:$src1,
1992                                         (bitconvert (memopv2i64
1993                                                      addr:$src2))))]>;
1994 }
1995
1996 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1997                              string OpcodeStr,
1998                              Intrinsic IntId, Intrinsic IntId2> {
1999   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2000                                (ins VR128:$src1, VR128:$src2),
2001                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2002                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2003   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2004                                (ins VR128:$src1, i128mem:$src2),
2005                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2006                [(set VR128:$dst, (IntId VR128:$src1,
2007                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2008   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2009                                 (ins VR128:$src1, i32i8imm:$src2),
2010                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2011                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2012 }
2013
2014 /// PDI_binop_rm - Simple SSE2 binary operator.
2015 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2016                         ValueType OpVT, bit Commutable = 0> {
2017   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2018                                (ins VR128:$src1, VR128:$src2),
2019                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2020                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
2021     let isCommutable = Commutable;
2022   }
2023   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2024                                (ins VR128:$src1, i128mem:$src2),
2025                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2026                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2027                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2028 }
2029
2030 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2031 ///
2032 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2033 /// to collapse (bitconvert VT to VT) into its operand.
2034 ///
2035 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2036                               bit Commutable = 0> {
2037   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2038                (ins VR128:$src1, VR128:$src2),
2039                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2040                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
2041     let isCommutable = Commutable;
2042   }
2043   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2044                (ins VR128:$src1, i128mem:$src2),
2045                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2046                [(set VR128:$dst, (OpNode VR128:$src1,
2047                (memopv2i64 addr:$src2)))]>;
2048 }
2049
2050 } // Constraints = "$src1 = $dst"
2051
2052 // 128-bit Integer Arithmetic
2053
2054 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2055 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2056 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2057 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2058
2059 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2060 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2061 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2062 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2063
2064 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2065 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2066 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2067 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2068
2069 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2070 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2071 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2072 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2073
2074 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2075
2076 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2077 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
2078 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2079
2080 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2081
2082 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2083 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2084
2085
2086 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2087 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2088 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2089 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2090 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2091
2092
2093 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2094                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2095 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2096                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2097 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2098                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2099
2100 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2101                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2102 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2103                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2104 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2105                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2106
2107 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2108                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2109 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2110                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2111
2112 // 128-bit logical shifts.
2113 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
2114   def PSLLDQri : PDIi8<0x73, MRM7r,
2115                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2116                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2117   def PSRLDQri : PDIi8<0x73, MRM3r,
2118                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2119                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2120   // PSRADQri doesn't exist in SSE[1-3].
2121 }
2122
2123 let Predicates = [HasSSE2] in {
2124   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2125             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2126   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2127             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2128   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2129             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2130   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2131             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2132   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2133             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2134
2135   // Shift up / down and insert zero's.
2136   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2137             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2138   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2139             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2140 }
2141
2142 // Logical
2143 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2144 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2145 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2146
2147 let Constraints = "$src1 = $dst" in {
2148   def PANDNrr : PDI<0xDF, MRMSrcReg,
2149                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2150                     "pandn\t{$src2, $dst|$dst, $src2}",
2151                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2152                                               VR128:$src2)))]>;
2153
2154   def PANDNrm : PDI<0xDF, MRMSrcMem,
2155                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2156                     "pandn\t{$src2, $dst|$dst, $src2}",
2157                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2158                                               (memopv2i64 addr:$src2))))]>;
2159 }
2160
2161 // SSE2 Integer comparison
2162 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2163 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2164 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2165 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2166 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2167 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2168
2169 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2170           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2171 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2172           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2173 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2174           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2175 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2176           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2177 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2178           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2179 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2180           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2181
2182 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2183           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2184 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2185           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2186 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2187           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2188 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2189           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2190 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2191           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2192 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2193           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2194
2195
2196 // Pack instructions
2197 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2198 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2199 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2200
2201 // Shuffle and unpack instructions
2202 let AddedComplexity = 5 in {
2203 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2204                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2205                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2206                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2207                                                VR128:$src1, (undef))))]>;
2208 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2209                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2210                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2211                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2212                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2213                                              (undef))))]>;
2214 }
2215
2216 // SSE2 with ImmT == Imm8 and XS prefix.
2217 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2218                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2219                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2220                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2221                                                             (undef))))]>,
2222                 XS, Requires<[HasSSE2]>;
2223 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2224                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2225                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2226                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2227                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2228                                             (undef))))]>,
2229                 XS, Requires<[HasSSE2]>;
2230
2231 // SSE2 with ImmT == Imm8 and XD prefix.
2232 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2233                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2234                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2235                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2236                                                             (undef))))]>,
2237                 XD, Requires<[HasSSE2]>;
2238 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2239                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2240                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2241                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2242                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2243                                              (undef))))]>,
2244                 XD, Requires<[HasSSE2]>;
2245
2246
2247 let Constraints = "$src1 = $dst" in {
2248   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2249                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2250                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2251                         [(set VR128:$dst,
2252                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2253   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2254                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2255                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2256                         [(set VR128:$dst,
2257                           (unpckl VR128:$src1,
2258                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2259   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2260                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2261                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2262                         [(set VR128:$dst,
2263                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2264   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2265                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2266                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2267                         [(set VR128:$dst,
2268                           (unpckl VR128:$src1,
2269                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2270   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2271                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2272                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2273                         [(set VR128:$dst,
2274                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2275   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2276                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2277                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2278                         [(set VR128:$dst,
2279                           (unpckl VR128:$src1,
2280                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2281   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2282                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2283                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2284                         [(set VR128:$dst,
2285                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2286   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2287                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2288                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2289                         [(set VR128:$dst,
2290                           (v2i64 (unpckl VR128:$src1,
2291                                          (memopv2i64 addr:$src2))))]>;
2292
2293   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2294                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2295                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2296                         [(set VR128:$dst,
2297                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2298   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2299                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2300                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2301                         [(set VR128:$dst,
2302                           (unpckh VR128:$src1,
2303                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2304   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2305                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2306                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2307                         [(set VR128:$dst,
2308                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2309   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2310                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2311                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2312                         [(set VR128:$dst,
2313                           (unpckh VR128:$src1,
2314                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2315   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2316                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2317                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2318                         [(set VR128:$dst,
2319                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2320   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2321                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2322                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2323                         [(set VR128:$dst,
2324                           (unpckh VR128:$src1,
2325                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2326   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2327                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2328                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2329                         [(set VR128:$dst,
2330                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2331   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2332                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2333                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2334                         [(set VR128:$dst,
2335                           (v2i64 (unpckh VR128:$src1,
2336                                          (memopv2i64 addr:$src2))))]>;
2337 }
2338
2339 // Extract / Insert
2340 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2341                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2342                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2343                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2344                                                 imm:$src2))]>;
2345 let Constraints = "$src1 = $dst" in {
2346   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2347                        (outs VR128:$dst), (ins VR128:$src1,
2348                         GR32:$src2, i32i8imm:$src3),
2349                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2350                        [(set VR128:$dst,
2351                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2352   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2353                        (outs VR128:$dst), (ins VR128:$src1,
2354                         i16mem:$src2, i32i8imm:$src3),
2355                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2356                        [(set VR128:$dst,
2357                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2358                                     imm:$src3))]>;
2359 }
2360
2361 // Mask creation
2362 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2363                      "pmovmskb\t{$src, $dst|$dst, $src}",
2364                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2365
2366 // Conditional store
2367 let Uses = [EDI] in
2368 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2369                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2370                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2371
2372 let Uses = [RDI] in
2373 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2374                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2375                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2376
2377 // Non-temporal stores
2378 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2379                         "movntpd\t{$src, $dst|$dst, $src}",
2380                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2381 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2382                         "movntdq\t{$src, $dst|$dst, $src}",
2383                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2384 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2385                     "movnti\t{$src, $dst|$dst, $src}",
2386                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2387                   TB, Requires<[HasSSE2]>;
2388
2389 let AddedComplexity = 400 in { // Prefer non-temporal versions
2390 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2391                     "movntpd\t{$src, $dst|$dst, $src}",
2392                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2393
2394 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2395                     "movntdq\t{$src, $dst|$dst, $src}",
2396                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2397
2398 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
2399           (MOVNTDQmr VR128:$src, addr:$dst)>;
2400 }
2401
2402 // Flush cache
2403 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2404                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2405               TB, Requires<[HasSSE2]>;
2406
2407 // Load, store, and memory fence
2408 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2409                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2410 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2411                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2412
2413 //TODO: custom lower this so as to never even generate the noop
2414 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2415            (i8 0)), (NOOP)>;
2416 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2417 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2418 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2419            (i8 1)), (MFENCE)>;
2420
2421 // Alias instructions that map zero vector to pxor / xorp* for sse.
2422 // We set canFoldAsLoad because this can be converted to a constant-pool
2423 // load of an all-ones value if folding it would be beneficial.
2424 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2425     isCodeGenOnly = 1 in
2426   // FIXME: Change encoding to pseudo.
2427   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2428                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2429
2430 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2431                       "movd\t{$src, $dst|$dst, $src}",
2432                       [(set VR128:$dst,
2433                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2434 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2435                       "movd\t{$src, $dst|$dst, $src}",
2436                       [(set VR128:$dst,
2437                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2438
2439 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2440                       "movd\t{$src, $dst|$dst, $src}",
2441                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2442
2443 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2444                       "movd\t{$src, $dst|$dst, $src}",
2445                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2446
2447 // SSE2 instructions with XS prefix
2448 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2449                     "movq\t{$src, $dst|$dst, $src}",
2450                     [(set VR128:$dst,
2451                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2452                   Requires<[HasSSE2]>;
2453 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2454                       "movq\t{$src, $dst|$dst, $src}",
2455                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2456                                     (iPTR 0))), addr:$dst)]>;
2457
2458 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2459           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), x86_subreg_sd))>;
2460
2461 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2462                        "movd\t{$src, $dst|$dst, $src}",
2463                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2464                                         (iPTR 0)))]>;
2465 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2466                        "movd\t{$src, $dst|$dst, $src}",
2467                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2468                                      (iPTR 0))), addr:$dst)]>;
2469
2470 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2471                       "movd\t{$src, $dst|$dst, $src}",
2472                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2473 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2474                       "movd\t{$src, $dst|$dst, $src}",
2475                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2476
2477 // Store / copy lower 64-bits of a XMM register.
2478 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2479                      "movq\t{$src, $dst|$dst, $src}",
2480                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2481
2482 // movd / movq to XMM register zero-extends
2483 let AddedComplexity = 15 in {
2484 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2485                        "movd\t{$src, $dst|$dst, $src}",
2486                        [(set VR128:$dst, (v4i32 (X86vzmovl
2487                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2488 // This is X86-64 only.
2489 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2490                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2491                        [(set VR128:$dst, (v2i64 (X86vzmovl
2492                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2493 }
2494
2495 let AddedComplexity = 20 in {
2496 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2497                        "movd\t{$src, $dst|$dst, $src}",
2498                        [(set VR128:$dst,
2499                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2500                                                    (loadi32 addr:$src))))))]>;
2501
2502 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2503             (MOVZDI2PDIrm addr:$src)>;
2504 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2505             (MOVZDI2PDIrm addr:$src)>;
2506 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2507             (MOVZDI2PDIrm addr:$src)>;
2508
2509 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2510                      "movq\t{$src, $dst|$dst, $src}",
2511                      [(set VR128:$dst,
2512                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2513                                                  (loadi64 addr:$src))))))]>, XS,
2514                    Requires<[HasSSE2]>;
2515
2516 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2517             (MOVZQI2PQIrm addr:$src)>;
2518 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2519             (MOVZQI2PQIrm addr:$src)>;
2520 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2521 }
2522
2523 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2524 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2525 let AddedComplexity = 15 in
2526 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2527                         "movq\t{$src, $dst|$dst, $src}",
2528                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2529                       XS, Requires<[HasSSE2]>;
2530
2531 let AddedComplexity = 20 in {
2532 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2533                         "movq\t{$src, $dst|$dst, $src}",
2534                     [(set VR128:$dst, (v2i64 (X86vzmovl
2535                                              (loadv2i64 addr:$src))))]>,
2536                       XS, Requires<[HasSSE2]>;
2537
2538 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2539             (MOVZPQILo2PQIrm addr:$src)>;
2540 }
2541
2542 // Instructions for the disassembler
2543 // xr = XMM register
2544 // xm = mem64
2545
2546 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2547                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2548
2549 //===---------------------------------------------------------------------===//
2550 // SSE3 Instructions
2551 //===---------------------------------------------------------------------===//
2552
2553 // Move Instructions
2554 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2555                       "movshdup\t{$src, $dst|$dst, $src}",
2556                       [(set VR128:$dst, (v4f32 (movshdup
2557                                                 VR128:$src, (undef))))]>;
2558 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2559                       "movshdup\t{$src, $dst|$dst, $src}",
2560                       [(set VR128:$dst, (movshdup
2561                                          (memopv4f32 addr:$src), (undef)))]>;
2562
2563 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2564                       "movsldup\t{$src, $dst|$dst, $src}",
2565                       [(set VR128:$dst, (v4f32 (movsldup
2566                                                 VR128:$src, (undef))))]>;
2567 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2568                       "movsldup\t{$src, $dst|$dst, $src}",
2569                       [(set VR128:$dst, (movsldup
2570                                          (memopv4f32 addr:$src), (undef)))]>;
2571
2572 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2573                       "movddup\t{$src, $dst|$dst, $src}",
2574                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2575 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2576                       "movddup\t{$src, $dst|$dst, $src}",
2577                     [(set VR128:$dst,
2578                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2579                                       (undef))))]>;
2580
2581 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2582                    (undef)),
2583           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2584
2585 let AddedComplexity = 5 in {
2586 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2587           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2588 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2589           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2590 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2591           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2592 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2593           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2594 }
2595
2596 // Arithmetic
2597 let Constraints = "$src1 = $dst" in {
2598   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2599                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2600                         "addsubps\t{$src2, $dst|$dst, $src2}",
2601                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2602                                            VR128:$src2))]>;
2603   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2604                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2605                         "addsubps\t{$src2, $dst|$dst, $src2}",
2606                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2607                                            (memop addr:$src2)))]>;
2608   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2609                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2610                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2611                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2612                                           VR128:$src2))]>;
2613   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2614                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2615                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2616                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2617                                           (memop addr:$src2)))]>;
2618 }
2619
2620 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2621                    "lddqu\t{$src, $dst|$dst, $src}",
2622                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2623
2624 // Horizontal ops
2625 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2626   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2627          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2628          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2629 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2630   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2631          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2632          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2633 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2634   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2635         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2636         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2637 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2638   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2639         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2640       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2641
2642 let Constraints = "$src1 = $dst" in {
2643   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2644   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2645   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2646   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2647   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2648   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2649   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2650   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2651 }
2652
2653 // Thread synchronization
2654 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2655                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2656 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2657                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2658
2659 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2660 let AddedComplexity = 15 in
2661 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2662           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2663 let AddedComplexity = 20 in
2664 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2665           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2666
2667 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2668 let AddedComplexity = 15 in
2669   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2670             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2671 let AddedComplexity = 20 in
2672   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2673             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2674
2675 //===---------------------------------------------------------------------===//
2676 // SSSE3 Instructions
2677 //===---------------------------------------------------------------------===//
2678
2679 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2680 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2681                               Intrinsic IntId64, Intrinsic IntId128> {
2682   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2683                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2684                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2685
2686   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2687                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2688                    [(set VR64:$dst,
2689                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2690
2691   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2692                     (ins VR128:$src),
2693                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2694                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2695                     OpSize;
2696
2697   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2698                     (ins i128mem:$src),
2699                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2700                     [(set VR128:$dst,
2701                       (IntId128
2702                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2703 }
2704
2705 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2706 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2707                                Intrinsic IntId64, Intrinsic IntId128> {
2708   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2709                    (ins VR64:$src),
2710                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2711                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2712
2713   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2714                    (ins i64mem:$src),
2715                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2716                    [(set VR64:$dst,
2717                      (IntId64
2718                       (bitconvert (memopv4i16 addr:$src))))]>;
2719
2720   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2721                     (ins VR128:$src),
2722                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2723                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2724                     OpSize;
2725
2726   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2727                     (ins i128mem:$src),
2728                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2729                     [(set VR128:$dst,
2730                       (IntId128
2731                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2732 }
2733
2734 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2735 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2736                                Intrinsic IntId64, Intrinsic IntId128> {
2737   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2738                    (ins VR64:$src),
2739                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2740                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2741
2742   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2743                    (ins i64mem:$src),
2744                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2745                    [(set VR64:$dst,
2746                      (IntId64
2747                       (bitconvert (memopv2i32 addr:$src))))]>;
2748
2749   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2750                     (ins VR128:$src),
2751                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2752                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2753                     OpSize;
2754
2755   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2756                     (ins i128mem:$src),
2757                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2758                     [(set VR128:$dst,
2759                       (IntId128
2760                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2761 }
2762
2763 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2764                                        int_x86_ssse3_pabs_b,
2765                                        int_x86_ssse3_pabs_b_128>;
2766 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2767                                        int_x86_ssse3_pabs_w,
2768                                        int_x86_ssse3_pabs_w_128>;
2769 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2770                                        int_x86_ssse3_pabs_d,
2771                                        int_x86_ssse3_pabs_d_128>;
2772
2773 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2774 let Constraints = "$src1 = $dst" in {
2775   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2776                                  Intrinsic IntId64, Intrinsic IntId128,
2777                                  bit Commutable = 0> {
2778     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2779                      (ins VR64:$src1, VR64:$src2),
2780                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2781                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2782       let isCommutable = Commutable;
2783     }
2784     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2785                      (ins VR64:$src1, i64mem:$src2),
2786                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2787                      [(set VR64:$dst,
2788                        (IntId64 VR64:$src1,
2789                         (bitconvert (memopv8i8 addr:$src2))))]>;
2790
2791     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2792                       (ins VR128:$src1, VR128:$src2),
2793                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2794                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2795                       OpSize {
2796       let isCommutable = Commutable;
2797     }
2798     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2799                       (ins VR128:$src1, i128mem:$src2),
2800                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2801                       [(set VR128:$dst,
2802                         (IntId128 VR128:$src1,
2803                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2804   }
2805 }
2806
2807 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2808 let Constraints = "$src1 = $dst" in {
2809   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2810                                   Intrinsic IntId64, Intrinsic IntId128,
2811                                   bit Commutable = 0> {
2812     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2813                      (ins VR64:$src1, VR64:$src2),
2814                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2815                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2816       let isCommutable = Commutable;
2817     }
2818     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2819                      (ins VR64:$src1, i64mem:$src2),
2820                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2821                      [(set VR64:$dst,
2822                        (IntId64 VR64:$src1,
2823                         (bitconvert (memopv4i16 addr:$src2))))]>;
2824
2825     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2826                       (ins VR128:$src1, VR128:$src2),
2827                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2828                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2829                       OpSize {
2830       let isCommutable = Commutable;
2831     }
2832     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2833                       (ins VR128:$src1, i128mem:$src2),
2834                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2835                       [(set VR128:$dst,
2836                         (IntId128 VR128:$src1,
2837                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2838   }
2839 }
2840
2841 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2842 let Constraints = "$src1 = $dst" in {
2843   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2844                                   Intrinsic IntId64, Intrinsic IntId128,
2845                                   bit Commutable = 0> {
2846     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2847                      (ins VR64:$src1, VR64:$src2),
2848                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2849                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2850       let isCommutable = Commutable;
2851     }
2852     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2853                      (ins VR64:$src1, i64mem:$src2),
2854                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2855                      [(set VR64:$dst,
2856                        (IntId64 VR64:$src1,
2857                         (bitconvert (memopv2i32 addr:$src2))))]>;
2858
2859     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2860                       (ins VR128:$src1, VR128:$src2),
2861                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2862                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2863                       OpSize {
2864       let isCommutable = Commutable;
2865     }
2866     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2867                       (ins VR128:$src1, i128mem:$src2),
2868                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2869                       [(set VR128:$dst,
2870                         (IntId128 VR128:$src1,
2871                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2872   }
2873 }
2874
2875 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2876                                         int_x86_ssse3_phadd_w,
2877                                         int_x86_ssse3_phadd_w_128>;
2878 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2879                                         int_x86_ssse3_phadd_d,
2880                                         int_x86_ssse3_phadd_d_128>;
2881 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2882                                         int_x86_ssse3_phadd_sw,
2883                                         int_x86_ssse3_phadd_sw_128>;
2884 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2885                                         int_x86_ssse3_phsub_w,
2886                                         int_x86_ssse3_phsub_w_128>;
2887 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2888                                         int_x86_ssse3_phsub_d,
2889                                         int_x86_ssse3_phsub_d_128>;
2890 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2891                                         int_x86_ssse3_phsub_sw,
2892                                         int_x86_ssse3_phsub_sw_128>;
2893 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2894                                         int_x86_ssse3_pmadd_ub_sw,
2895                                         int_x86_ssse3_pmadd_ub_sw_128>;
2896 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2897                                         int_x86_ssse3_pmul_hr_sw,
2898                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2899 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2900                                         int_x86_ssse3_pshuf_b,
2901                                         int_x86_ssse3_pshuf_b_128>;
2902 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2903                                         int_x86_ssse3_psign_b,
2904                                         int_x86_ssse3_psign_b_128>;
2905 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2906                                         int_x86_ssse3_psign_w,
2907                                         int_x86_ssse3_psign_w_128>;
2908 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2909                                         int_x86_ssse3_psign_d,
2910                                         int_x86_ssse3_psign_d_128>;
2911
2912 let Constraints = "$src1 = $dst" in {
2913   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2914                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2915                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2916                            []>;
2917   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2918                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2919                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2920                            []>;
2921
2922   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2923                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2924                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2925                            []>, OpSize;
2926   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2927                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2928                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2929                            []>, OpSize;
2930 }
2931
2932 // palignr patterns.
2933 def : Pat<(int_x86_ssse3_palign_r VR64:$src1, VR64:$src2, (i8 imm:$src3)),
2934           (PALIGNR64rr VR64:$src1, VR64:$src2, (BYTE_imm imm:$src3))>,
2935           Requires<[HasSSSE3]>;
2936 def : Pat<(int_x86_ssse3_palign_r VR64:$src1,
2937                                       (memop64 addr:$src2),
2938                                       (i8 imm:$src3)),
2939           (PALIGNR64rm VR64:$src1, addr:$src2, (BYTE_imm imm:$src3))>,
2940           Requires<[HasSSSE3]>;
2941
2942 def : Pat<(int_x86_ssse3_palign_r_128 VR128:$src1, VR128:$src2, (i8 imm:$src3)),
2943           (PALIGNR128rr VR128:$src1, VR128:$src2, (BYTE_imm imm:$src3))>,
2944           Requires<[HasSSSE3]>;
2945 def : Pat<(int_x86_ssse3_palign_r_128 VR128:$src1,
2946                                       (memopv2i64 addr:$src2),
2947                                       (i8 imm:$src3)),
2948           (PALIGNR128rm VR128:$src1, addr:$src2, (BYTE_imm imm:$src3))>,
2949           Requires<[HasSSSE3]>;
2950
2951 let AddedComplexity = 5 in {
2952 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2953           (PALIGNR128rr VR128:$src2, VR128:$src1,
2954                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2955       Requires<[HasSSSE3]>;
2956 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2957           (PALIGNR128rr VR128:$src2, VR128:$src1,
2958                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2959       Requires<[HasSSSE3]>;
2960 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2961           (PALIGNR128rr VR128:$src2, VR128:$src1,
2962                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2963       Requires<[HasSSSE3]>;
2964 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2965           (PALIGNR128rr VR128:$src2, VR128:$src1,
2966                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2967       Requires<[HasSSSE3]>;
2968 }
2969
2970 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2971           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2972 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2973           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2974
2975 //===---------------------------------------------------------------------===//
2976 // Non-Instruction Patterns
2977 //===---------------------------------------------------------------------===//
2978
2979 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2980 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2981 // combine.
2982 // Since these loads aren't folded into the fextend, we have to match it
2983 // explicitly here.
2984 let Predicates = [HasSSE2] in
2985  def : Pat<(fextend (loadf32 addr:$src)),
2986            (CVTSS2SDrm addr:$src)>;
2987
2988 // bit_convert
2989 let Predicates = [HasSSE2] in {
2990   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2991   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2992   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2993   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2994   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2995   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2996   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2997   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2998   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2999   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3000   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3001   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3002   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3003   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3004   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3005   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3006   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3007   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3008   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3009   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3010   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3011   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3012   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3013   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3014   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3015   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3016   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3017   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3018   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3019   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3020 }
3021
3022 // Move scalar to XMM zero-extended
3023 // movd to XMM register zero-extends
3024 let AddedComplexity = 15 in {
3025 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3026 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3027           (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
3028 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3029           (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
3030 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3031           (MOVSSrr (v4f32 (V_SET0)),
3032                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), x86_subreg_ss)))>;
3033 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3034           (MOVSSrr (v4i32 (V_SET0)),
3035                    (EXTRACT_SUBREG (v4i32 VR128:$src), x86_subreg_ss))>;
3036 }
3037
3038 // Splat v2f64 / v2i64
3039 let AddedComplexity = 10 in {
3040 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3041           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3042 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3043           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3044 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3045           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3046 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3047           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3048 }
3049
3050 // Special unary SHUFPSrri case.
3051 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3052           (SHUFPSrri VR128:$src1, VR128:$src1,
3053                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3054 let AddedComplexity = 5 in
3055 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3056           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3057       Requires<[HasSSE2]>;
3058 // Special unary SHUFPDrri case.
3059 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3060           (SHUFPDrri VR128:$src1, VR128:$src1,
3061                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3062       Requires<[HasSSE2]>;
3063 // Special unary SHUFPDrri case.
3064 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3065           (SHUFPDrri VR128:$src1, VR128:$src1,
3066                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3067       Requires<[HasSSE2]>;
3068 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3069 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3070           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3071       Requires<[HasSSE2]>;
3072
3073 // Special binary v4i32 shuffle cases with SHUFPS.
3074 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3075           (SHUFPSrri VR128:$src1, VR128:$src2,
3076                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3077            Requires<[HasSSE2]>;
3078 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3079           (SHUFPSrmi VR128:$src1, addr:$src2,
3080                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3081            Requires<[HasSSE2]>;
3082 // Special binary v2i64 shuffle cases using SHUFPDrri.
3083 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3084           (SHUFPDrri VR128:$src1, VR128:$src2,
3085                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3086           Requires<[HasSSE2]>;
3087
3088 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3089 let AddedComplexity = 15 in {
3090 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3091           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3092           Requires<[OptForSpeed, HasSSE2]>;
3093 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3094           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3095           Requires<[OptForSpeed, HasSSE2]>;
3096 }
3097 let AddedComplexity = 10 in {
3098 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3099           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3100 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3101           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3102 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3103           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3104 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3105           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3106 }
3107
3108 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3109 let AddedComplexity = 15 in {
3110 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3111           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3112           Requires<[OptForSpeed, HasSSE2]>;
3113 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3114           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3115           Requires<[OptForSpeed, HasSSE2]>;
3116 }
3117 let AddedComplexity = 10 in {
3118 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3119           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3120 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3121           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3122 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3123           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3124 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3125           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3126 }
3127
3128 let AddedComplexity = 20 in {
3129 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3130 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3131           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3132
3133 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3134 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3135           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3136
3137 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3138 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3139           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3140 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3141           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3142 }
3143
3144 let AddedComplexity = 20 in {
3145 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3146 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3147           (MOVLPSrm VR128:$src1, addr:$src2)>;
3148 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3149           (MOVLPDrm VR128:$src1, addr:$src2)>;
3150 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3151           (MOVLPSrm VR128:$src1, addr:$src2)>;
3152 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3153           (MOVLPDrm VR128:$src1, addr:$src2)>;
3154 }
3155
3156 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3157 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3158           (MOVLPSmr addr:$src1, VR128:$src2)>;
3159 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3160           (MOVLPDmr addr:$src1, VR128:$src2)>;
3161 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3162                  addr:$src1),
3163           (MOVLPSmr addr:$src1, VR128:$src2)>;
3164 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3165           (MOVLPDmr addr:$src1, VR128:$src2)>;
3166
3167 let AddedComplexity = 15 in {
3168 // Setting the lowest element in the vector.
3169 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3170           (MOVSSrr (v4i32 VR128:$src1),
3171                    (EXTRACT_SUBREG (v4i32 VR128:$src2), x86_subreg_ss))>;
3172 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3173           (MOVSDrr (v2i64 VR128:$src1),
3174                    (EXTRACT_SUBREG (v2i64 VR128:$src2), x86_subreg_sd))>;
3175
3176 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3177 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3178           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, x86_subreg_sd))>,
3179       Requires<[HasSSE2]>;
3180 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3181           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, x86_subreg_sd))>,
3182       Requires<[HasSSE2]>;
3183 }
3184
3185 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3186 // fall back to this for SSE1)
3187 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3188           (SHUFPSrri VR128:$src2, VR128:$src1,
3189                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3190
3191 // Set lowest element and zero upper elements.
3192 let AddedComplexity = 15 in
3193 def : Pat<(v2f64 (movl immAllZerosV_bc, VR128:$src)),
3194           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3195 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3196           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3197
3198 // Some special case pandn patterns.
3199 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3200                   VR128:$src2)),
3201           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3202 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3203                   VR128:$src2)),
3204           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3205 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3206                   VR128:$src2)),
3207           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3208
3209 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3210                   (memop addr:$src2))),
3211           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3212 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3213                   (memop addr:$src2))),
3214           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3215 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3216                   (memop addr:$src2))),
3217           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3218
3219 // vector -> vector casts
3220 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3221           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3222 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3223           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3224 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3225           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3226 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3227           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3228
3229 // Use movaps / movups for SSE integer load / store (one byte shorter).
3230 def : Pat<(alignedloadv4i32 addr:$src),
3231           (MOVAPSrm addr:$src)>;
3232 def : Pat<(loadv4i32 addr:$src),
3233           (MOVUPSrm addr:$src)>;
3234 def : Pat<(alignedloadv2i64 addr:$src),
3235           (MOVAPSrm addr:$src)>;
3236 def : Pat<(loadv2i64 addr:$src),
3237           (MOVUPSrm addr:$src)>;
3238
3239 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3240           (MOVAPSmr addr:$dst, VR128:$src)>;
3241 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3242           (MOVAPSmr addr:$dst, VR128:$src)>;
3243 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3244           (MOVAPSmr addr:$dst, VR128:$src)>;
3245 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3246           (MOVAPSmr addr:$dst, VR128:$src)>;
3247 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3248           (MOVUPSmr addr:$dst, VR128:$src)>;
3249 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3250           (MOVUPSmr addr:$dst, VR128:$src)>;
3251 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3252           (MOVUPSmr addr:$dst, VR128:$src)>;
3253 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3254           (MOVUPSmr addr:$dst, VR128:$src)>;
3255
3256 //===----------------------------------------------------------------------===//
3257 // SSE4.1 Instructions
3258 //===----------------------------------------------------------------------===//
3259
3260 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3261                             string OpcodeStr,
3262                             Intrinsic V4F32Int,
3263                             Intrinsic V2F64Int> {
3264   // Intrinsic operation, reg.
3265   // Vector intrinsic operation, reg
3266   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3267                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3268                     !strconcat(OpcodeStr,
3269                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3270                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3271                     OpSize;
3272
3273   // Vector intrinsic operation, mem
3274   def PSm_Int : Ii8<opcps, MRMSrcMem,
3275                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3276                     !strconcat(OpcodeStr,
3277                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3278                     [(set VR128:$dst,
3279                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3280                     TA, OpSize,
3281                 Requires<[HasSSE41]>;
3282
3283   // Vector intrinsic operation, reg
3284   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3285                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3286                     !strconcat(OpcodeStr,
3287                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3288                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3289                     OpSize;
3290
3291   // Vector intrinsic operation, mem
3292   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3293                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3294                     !strconcat(OpcodeStr,
3295                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3296                     [(set VR128:$dst,
3297                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3298                     OpSize;
3299 }
3300
3301 let Constraints = "$src1 = $dst" in {
3302 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3303                             string OpcodeStr,
3304                             Intrinsic F32Int,
3305                             Intrinsic F64Int> {
3306   // Intrinsic operation, reg.
3307   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3308                     (outs VR128:$dst),
3309                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3310                     !strconcat(OpcodeStr,
3311                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3312                     [(set VR128:$dst,
3313                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3314                     OpSize;
3315
3316   // Intrinsic operation, mem.
3317   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3318                     (outs VR128:$dst),
3319                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3320                     !strconcat(OpcodeStr,
3321                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3322                     [(set VR128:$dst,
3323                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3324                     OpSize;
3325
3326   // Intrinsic operation, reg.
3327   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3328                     (outs VR128:$dst),
3329                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3330                     !strconcat(OpcodeStr,
3331                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3332                     [(set VR128:$dst,
3333                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3334                     OpSize;
3335
3336   // Intrinsic operation, mem.
3337   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3338                     (outs VR128:$dst),
3339                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3340                     !strconcat(OpcodeStr,
3341                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3342                     [(set VR128:$dst,
3343                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3344                     OpSize;
3345 }
3346 }
3347
3348 // FP round - roundss, roundps, roundsd, roundpd
3349 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3350                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3351 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3352                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3353
3354 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3355 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3356                                  Intrinsic IntId128> {
3357   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3358                     (ins VR128:$src),
3359                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3360                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3361   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3362                      (ins i128mem:$src),
3363                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3364                      [(set VR128:$dst,
3365                        (IntId128
3366                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3367 }
3368
3369 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3370                                          int_x86_sse41_phminposuw>;
3371
3372 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3373 let Constraints = "$src1 = $dst" in {
3374   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3375                                 Intrinsic IntId128, bit Commutable = 0> {
3376     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3377                    (ins VR128:$src1, VR128:$src2),
3378                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3379                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3380                    OpSize {
3381       let isCommutable = Commutable;
3382     }
3383     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3384                    (ins VR128:$src1, i128mem:$src2),
3385                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3386                    [(set VR128:$dst,
3387                      (IntId128 VR128:$src1,
3388                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3389   }
3390 }
3391
3392 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3393                                        int_x86_sse41_pcmpeqq, 1>;
3394 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3395                                        int_x86_sse41_packusdw, 0>;
3396 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3397                                        int_x86_sse41_pminsb, 1>;
3398 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3399                                        int_x86_sse41_pminsd, 1>;
3400 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3401                                        int_x86_sse41_pminud, 1>;
3402 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3403                                        int_x86_sse41_pminuw, 1>;
3404 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3405                                        int_x86_sse41_pmaxsb, 1>;
3406 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3407                                        int_x86_sse41_pmaxsd, 1>;
3408 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3409                                        int_x86_sse41_pmaxud, 1>;
3410 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3411                                        int_x86_sse41_pmaxuw, 1>;
3412
3413 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3414
3415 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3416           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3417 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3418           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3419
3420 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3421 let Constraints = "$src1 = $dst" in {
3422   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3423                                 SDNode OpNode, Intrinsic IntId128,
3424                                 bit Commutable = 0> {
3425     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3426                    (ins VR128:$src1, VR128:$src2),
3427                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3428                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3429                                                    VR128:$src2))]>, OpSize {
3430       let isCommutable = Commutable;
3431     }
3432     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3433                       (ins VR128:$src1, VR128:$src2),
3434                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3435                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3436                       OpSize {
3437       let isCommutable = Commutable;
3438     }
3439     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3440                    (ins VR128:$src1, i128mem:$src2),
3441                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3442                    [(set VR128:$dst,
3443                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3444     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3445                        (ins VR128:$src1, i128mem:$src2),
3446                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3447                        [(set VR128:$dst,
3448                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3449                        OpSize;
3450   }
3451 }
3452 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3453                                        int_x86_sse41_pmulld, 1>;
3454
3455 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3456 let Constraints = "$src1 = $dst" in {
3457   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3458                                  Intrinsic IntId128, bit Commutable = 0> {
3459     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3460                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3461                     !strconcat(OpcodeStr,
3462                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3463                     [(set VR128:$dst,
3464                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3465                     OpSize {
3466       let isCommutable = Commutable;
3467     }
3468     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3469                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3470                     !strconcat(OpcodeStr,
3471                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3472                     [(set VR128:$dst,
3473                       (IntId128 VR128:$src1,
3474                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3475                     OpSize;
3476   }
3477 }
3478
3479 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3480                                         int_x86_sse41_blendps, 0>;
3481 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3482                                         int_x86_sse41_blendpd, 0>;
3483 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3484                                         int_x86_sse41_pblendw, 0>;
3485 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3486                                         int_x86_sse41_dpps, 1>;
3487 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3488                                         int_x86_sse41_dppd, 1>;
3489 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3490                                         int_x86_sse41_mpsadbw, 1>;
3491
3492
3493 /// SS41I_ternary_int - SSE 4.1 ternary operator
3494 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3495   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3496     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3497                     (ins VR128:$src1, VR128:$src2),
3498                     !strconcat(OpcodeStr,
3499                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3500                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3501                     OpSize;
3502
3503     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3504                     (ins VR128:$src1, i128mem:$src2),
3505                     !strconcat(OpcodeStr,
3506                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3507                     [(set VR128:$dst,
3508                       (IntId VR128:$src1,
3509                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3510   }
3511 }
3512
3513 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3514 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3515 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3516
3517
3518 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3519   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3520                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3521                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3522
3523   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3524                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3525        [(set VR128:$dst,
3526          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3527        OpSize;
3528 }
3529
3530 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3531 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3532 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3533 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3534 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3535 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3536
3537 // Common patterns involving scalar load.
3538 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3539           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3540 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3541           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3542
3543 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3544           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3545 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3546           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3547
3548 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3549           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3550 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3551           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3552
3553 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3554           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3555 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3556           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3557
3558 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3559           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3560 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3561           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3562
3563 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3564           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3565 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3566           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3567
3568
3569 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3570   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3571                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3572                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3573
3574   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3575                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3576        [(set VR128:$dst,
3577          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3578           OpSize;
3579 }
3580
3581 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3582 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3583 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3584 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3585
3586 // Common patterns involving scalar load
3587 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3588           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3589 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3590           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3591
3592 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3593           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3594 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3595           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3596
3597
3598 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3599   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3600                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3601                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3602
3603   // Expecting a i16 load any extended to i32 value.
3604   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3605                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3606                  [(set VR128:$dst, (IntId (bitconvert
3607                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3608                  OpSize;
3609 }
3610
3611 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3612 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3613
3614 // Common patterns involving scalar load
3615 def : Pat<(int_x86_sse41_pmovsxbq
3616             (bitconvert (v4i32 (X86vzmovl
3617                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3618           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3619
3620 def : Pat<(int_x86_sse41_pmovzxbq
3621             (bitconvert (v4i32 (X86vzmovl
3622                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3623           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3624
3625
3626 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3627 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3628   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3629                  (ins VR128:$src1, i32i8imm:$src2),
3630                  !strconcat(OpcodeStr,
3631                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3632                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3633                  OpSize;
3634   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3635                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3636                  !strconcat(OpcodeStr,
3637                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3638                  []>, OpSize;
3639 // FIXME:
3640 // There's an AssertZext in the way of writing the store pattern
3641 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3642 }
3643
3644 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3645
3646
3647 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3648 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3649   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3650                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3651                  !strconcat(OpcodeStr,
3652                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3653                  []>, OpSize;
3654 // FIXME:
3655 // There's an AssertZext in the way of writing the store pattern
3656 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3657 }
3658
3659 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3660
3661
3662 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3663 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3664   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3665                  (ins VR128:$src1, i32i8imm:$src2),
3666                  !strconcat(OpcodeStr,
3667                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3668                  [(set GR32:$dst,
3669                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3670   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3671                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3672                  !strconcat(OpcodeStr,
3673                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3674                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3675                           addr:$dst)]>, OpSize;
3676 }
3677
3678 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3679
3680
3681 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3682 /// destination
3683 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3684   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3685                  (ins VR128:$src1, i32i8imm:$src2),
3686                  !strconcat(OpcodeStr,
3687                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3688                  [(set GR32:$dst,
3689                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3690            OpSize;
3691   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3692                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3693                  !strconcat(OpcodeStr,
3694                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3695                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3696                           addr:$dst)]>, OpSize;
3697 }
3698
3699 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3700
3701 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3702 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3703                                               imm:$src2))),
3704                  addr:$dst),
3705           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3706          Requires<[HasSSE41]>;
3707
3708 let Constraints = "$src1 = $dst" in {
3709   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3710     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3711                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3712                    !strconcat(OpcodeStr,
3713                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3714                    [(set VR128:$dst,
3715                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3716     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3717                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3718                    !strconcat(OpcodeStr,
3719                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3720                    [(set VR128:$dst,
3721                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3722                                 imm:$src3))]>, OpSize;
3723   }
3724 }
3725
3726 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3727
3728 let Constraints = "$src1 = $dst" in {
3729   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3730     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3731                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3732                    !strconcat(OpcodeStr,
3733                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3734                    [(set VR128:$dst,
3735                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3736                    OpSize;
3737     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3738                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3739                    !strconcat(OpcodeStr,
3740                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3741                    [(set VR128:$dst,
3742                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3743                                        imm:$src3)))]>, OpSize;
3744   }
3745 }
3746
3747 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3748
3749 // insertps has a few different modes, there's the first two here below which
3750 // are optimized inserts that won't zero arbitrary elements in the destination
3751 // vector. The next one matches the intrinsic and could zero arbitrary elements
3752 // in the target vector.
3753 let Constraints = "$src1 = $dst" in {
3754   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3755     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3756                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3757                    !strconcat(OpcodeStr,
3758                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3759                    [(set VR128:$dst,
3760                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3761       OpSize;
3762     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3763                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3764                    !strconcat(OpcodeStr,
3765                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3766                    [(set VR128:$dst,
3767                      (X86insrtps VR128:$src1,
3768                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3769                                  imm:$src3))]>, OpSize;
3770   }
3771 }
3772
3773 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3774
3775 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3776           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3777
3778 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3779 // the intel intrinsic that corresponds to this.
3780 let Defs = [EFLAGS] in {
3781 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3782                     "ptest \t{$src2, $src1|$src1, $src2}",
3783                     [(X86ptest VR128:$src1, VR128:$src2),
3784                       (implicit EFLAGS)]>, OpSize;
3785 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3786                     "ptest \t{$src2, $src1|$src1, $src2}",
3787                     [(X86ptest VR128:$src1, (load addr:$src2)),
3788                         (implicit EFLAGS)]>, OpSize;
3789 }
3790
3791 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3792                        "movntdqa\t{$src, $dst|$dst, $src}",
3793                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3794                        OpSize;
3795
3796
3797 //===----------------------------------------------------------------------===//
3798 // SSE4.2 Instructions
3799 //===----------------------------------------------------------------------===//
3800
3801 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3802 let Constraints = "$src1 = $dst" in {
3803   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3804                                 Intrinsic IntId128, bit Commutable = 0> {
3805     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3806                    (ins VR128:$src1, VR128:$src2),
3807                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3808                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3809                    OpSize {
3810       let isCommutable = Commutable;
3811     }
3812     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3813                    (ins VR128:$src1, i128mem:$src2),
3814                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3815                    [(set VR128:$dst,
3816                      (IntId128 VR128:$src1,
3817                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3818   }
3819 }
3820
3821 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3822
3823 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3824           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3825 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3826           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3827
3828 // crc intrinsic instruction
3829 // This set of instructions are only rm, the only difference is the size
3830 // of r and m.
3831 let Constraints = "$src1 = $dst" in {
3832   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3833                       (ins GR32:$src1, i8mem:$src2),
3834                       "crc32 \t{$src2, $src1|$src1, $src2}",
3835                        [(set GR32:$dst,
3836                          (int_x86_sse42_crc32_8 GR32:$src1,
3837                          (load addr:$src2)))]>, OpSize;
3838   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3839                       (ins GR32:$src1, GR8:$src2),
3840                       "crc32 \t{$src2, $src1|$src1, $src2}",
3841                        [(set GR32:$dst,
3842                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>,
3843                          OpSize;
3844   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3845                       (ins GR32:$src1, i16mem:$src2),
3846                       "crc32 \t{$src2, $src1|$src1, $src2}",
3847                        [(set GR32:$dst,
3848                          (int_x86_sse42_crc32_16 GR32:$src1,
3849                          (load addr:$src2)))]>,
3850                          OpSize;
3851   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3852                       (ins GR32:$src1, GR16:$src2),
3853                       "crc32 \t{$src2, $src1|$src1, $src2}",
3854                        [(set GR32:$dst,
3855                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3856                          OpSize;
3857   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3858                       (ins GR32:$src1, i32mem:$src2),
3859                       "crc32 \t{$src2, $src1|$src1, $src2}",
3860                        [(set GR32:$dst,
3861                          (int_x86_sse42_crc32_32 GR32:$src1,
3862                          (load addr:$src2)))]>, OpSize;
3863   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3864                       (ins GR32:$src1, GR32:$src2),
3865                       "crc32 \t{$src2, $src1|$src1, $src2}",
3866                        [(set GR32:$dst,
3867                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>,
3868                          OpSize;
3869   def CRC64m64  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3870                       (ins GR64:$src1, i64mem:$src2),
3871                       "crc32 \t{$src2, $src1|$src1, $src2}",
3872                        [(set GR64:$dst,
3873                          (int_x86_sse42_crc32_64 GR64:$src1,
3874                          (load addr:$src2)))]>,
3875                          OpSize, REX_W;
3876   def CRC64r64  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3877                       (ins GR64:$src1, GR64:$src2),
3878                       "crc32 \t{$src2, $src1|$src1, $src2}",
3879                        [(set GR64:$dst,
3880                          (int_x86_sse42_crc32_64 GR64:$src1, GR64:$src2))]>,
3881                          OpSize, REX_W;
3882 }
3883
3884 // String/text processing instructions.
3885 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3886 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3887   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3888   "#PCMPISTRM128rr PSEUDO!",
3889   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3890                                                 imm:$src3))]>, OpSize;
3891 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3892   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3893   "#PCMPISTRM128rm PSEUDO!",
3894   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3895                                                 imm:$src3))]>, OpSize;
3896 }
3897
3898 let Defs = [XMM0, EFLAGS] in {
3899 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3900   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3901    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3902 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3903   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3904   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3905 }
3906
3907 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3908 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3909   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3910   "#PCMPESTRM128rr PSEUDO!",
3911   [(set VR128:$dst,
3912         (int_x86_sse42_pcmpestrm128
3913          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3914
3915 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3916   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3917   "#PCMPESTRM128rm PSEUDO!",
3918   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3919                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3920   OpSize;
3921 }
3922
3923 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3924 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3925   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3926   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3927 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3928   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3929   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3930 }
3931
3932 let Defs = [ECX, EFLAGS] in {
3933   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3934     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3935       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3936       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3937       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3938        (implicit EFLAGS)]>, OpSize;
3939     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3940       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3941       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3942       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3943        (implicit EFLAGS)]>, OpSize;
3944   }
3945 }
3946
3947 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3948 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3949 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3950 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3951 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3952 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3953
3954 let Defs = [ECX, EFLAGS] in {
3955 let Uses = [EAX, EDX] in {
3956   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3957     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3958       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3959       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3960       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3961        (implicit EFLAGS)]>, OpSize;
3962     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3963       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3964        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3965        [(set ECX,
3966              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3967         (implicit EFLAGS)]>, OpSize;
3968   }
3969 }
3970 }
3971
3972 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3973 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3974 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3975 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3976 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3977 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;