lib/Target/X86/X86InstrMMX.td

   1 //===-- X86InstrMMX.td - Describe the MMX Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 MMX instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 // All instructions that use MMX should be in this file, even if they also use
  15 // SSE.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 //===----------------------------------------------------------------------===//
  20 // MMX Multiclasses
  21 //===----------------------------------------------------------------------===//
  22
  23 let Sched = WriteVecALU in {
  24 def MMX_INTALU_ITINS : OpndItins<
  25   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  26 >;
  27
  28 def MMX_INTALUQ_ITINS : OpndItins<
  29   IIC_MMX_ALUQ_RR, IIC_MMX_ALUQ_RM
  30 >;
  31
  32 def MMX_PHADDSUBW : OpndItins<
  33   IIC_MMX_PHADDSUBW_RR, IIC_MMX_PHADDSUBW_RM
  34 >;
  35
  36 def MMX_PHADDSUBD : OpndItins<
  37   IIC_MMX_PHADDSUBD_RR, IIC_MMX_PHADDSUBD_RM
  38 >;
  39 }
  40
  41 let Sched = WriteVecIMul in
  42 def MMX_PMUL_ITINS : OpndItins<
  43   IIC_MMX_PMUL, IIC_MMX_PMUL
  44 >;
  45
  46 let Sched = WriteVecALU in {
  47 def MMX_PSADBW_ITINS : OpndItins<
  48   IIC_MMX_PSADBW, IIC_MMX_PSADBW
  49 >;
  50
  51 def MMX_MISC_FUNC_ITINS : OpndItins<
  52   IIC_MMX_MISC_FUNC_MEM, IIC_MMX_MISC_FUNC_REG
  53 >;
  54 }
  55
  56 def MMX_SHIFT_ITINS : ShiftOpndItins<
  57   IIC_MMX_SHIFT_RR, IIC_MMX_SHIFT_RM, IIC_MMX_SHIFT_RI
  58 >;
  59
  60 let Sched = WriteShuffle in {
  61 def MMX_UNPCK_H_ITINS : OpndItins<
  62   IIC_MMX_UNPCK_H_RR, IIC_MMX_UNPCK_H_RM
  63 >;
  64
  65 def MMX_UNPCK_L_ITINS : OpndItins<
  66   IIC_MMX_UNPCK_L, IIC_MMX_UNPCK_L
  67 >;
  68
  69 def MMX_PCK_ITINS : OpndItins<
  70   IIC_MMX_PCK_RR, IIC_MMX_PCK_RM
  71 >;
  72
  73 def MMX_PSHUF_ITINS : OpndItins<
  74   IIC_MMX_PSHUF, IIC_MMX_PSHUF
  75 >;
  76 } // Sched
  77
  78 let Sched = WriteCvtF2I in {
  79 def MMX_CVT_PD_ITINS : OpndItins<
  80   IIC_MMX_CVT_PD_RR, IIC_MMX_CVT_PD_RM
  81 >;
  82
  83 def MMX_CVT_PS_ITINS : OpndItins<
  84   IIC_MMX_CVT_PS_RR, IIC_MMX_CVT_PS_RM
  85 >;
  86 }
  87
  88 let Constraints = "$src1 = $dst" in {
  89   // MMXI_binop_rm_int - Simple MMX binary operator based on intrinsic.
  90   // When this is cleaned up, remove the FIXME from X86RecognizableInstr.cpp.
  91   multiclass MMXI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
  92                                OpndItins itins, bit Commutable = 0> {
  93     def irr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
  94                  (ins VR64:$src1, VR64:$src2),
  95                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  96                  [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
  97               Sched<[itins.Sched]> {
  98       let isCommutable = Commutable;
  99     }
 100     def irm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 101                  (ins VR64:$src1, i64mem:$src2),
 102                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 103                  [(set VR64:$dst, (IntId VR64:$src1,
 104                                    (bitconvert (load_mmx addr:$src2))))],
 105                  itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
 106   }
 107
 108   multiclass MMXI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
 109                                 string OpcodeStr, Intrinsic IntId,
 110                                 Intrinsic IntId2, ShiftOpndItins itins> {
 111     def rr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
 112                                   (ins VR64:$src1, VR64:$src2),
 113                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 114                   [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 115              Sched<[WriteVecShift]>;
 116     def rm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 117                                   (ins VR64:$src1, i64mem:$src2),
 118                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 119                   [(set VR64:$dst, (IntId VR64:$src1,
 120                                     (bitconvert (load_mmx addr:$src2))))],
 121                   itins.rm>, Sched<[WriteVecShiftLd, ReadAfterLd]>;
 122     def ri : MMXIi8<opc2, ImmForm, (outs VR64:$dst),
 123                                    (ins VR64:$src1, i32i8imm:$src2),
 124                     !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 125            [(set VR64:$dst, (IntId2 VR64:$src1, (i32 imm:$src2)))], itins.ri>,
 126            Sched<[WriteVecShift]>;
 127   }
 128 }
 129
 130 /// Unary MMX instructions requiring SSSE3.
 131 multiclass SS3I_unop_rm_int_mm<bits<8> opc, string OpcodeStr,
 132                                Intrinsic IntId64, OpndItins itins> {
 133   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 134                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 135                    [(set VR64:$dst, (IntId64 VR64:$src))], itins.rr>,
 136              Sched<[itins.Sched]>;
 137
 138   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 139                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 140                    [(set VR64:$dst,
 141                      (IntId64 (bitconvert (memopmmx addr:$src))))],
 142                    itins.rm>, Sched<[itins.Sched.Folded]>;
 143 }
 144
 145 /// Binary MMX instructions requiring SSSE3.
 146 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
 147 multiclass SS3I_binop_rm_int_mm<bits<8> opc, string OpcodeStr,
 148                              Intrinsic IntId64, OpndItins itins> {
 149   let isCommutable = 0 in
 150   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst),
 151        (ins VR64:$src1, VR64:$src2),
 152         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 153        [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))], itins.rr>,
 154       Sched<[itins.Sched]>;
 155   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst),
 156        (ins VR64:$src1, i64mem:$src2),
 157         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 158        [(set VR64:$dst,
 159          (IntId64 VR64:$src1,
 160           (bitconvert (memopmmx addr:$src2))))], itins.rm>,
 161       Sched<[itins.Sched.Folded, ReadAfterLd]>;
 162 }
 163 }
 164
 165 /// PALIGN MMX instructions (require SSSE3).
 166 multiclass ssse3_palign_mm<string asm, Intrinsic IntId> {
 167   def R64irr  : MMXSS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
 168       (ins VR64:$src1, VR64:$src2, i8imm:$src3),
 169       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 170       [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2, (i8 imm:$src3)))]>;
 171   def R64irm  : MMXSS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
 172       (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
 173       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 174       [(set VR64:$dst, (IntId VR64:$src1,
 175                        (bitconvert (load_mmx addr:$src2)), (i8 imm:$src3)))]>;
 176 }
 177
 178 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 179                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 180                          string asm, OpndItins itins, Domain d> {
 181   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 182                   [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr, d>,
 183             Sched<[itins.Sched]>;
 184   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 185                   [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm, d>,
 186             Sched<[itins.Sched.Folded]>;
 187 }
 188
 189 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 190                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 191                     PatFrag ld_frag, string asm, Domain d> {
 192   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst),
 193                   (ins DstRC:$src1, SrcRC:$src2), asm,
 194                   [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
 195                   NoItinerary, d>;
 196   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst),
 197                   (ins DstRC:$src1, x86memop:$src2), asm,
 198                   [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
 199                   NoItinerary, d>;
 200 }
 201
 202 //===----------------------------------------------------------------------===//
 203 // MMX EMMS Instruction
 204 //===----------------------------------------------------------------------===//
 205
 206 def MMX_EMMS  : MMXI<0x77, RawFrm, (outs), (ins), "emms",
 207                      [(int_x86_mmx_emms)], IIC_MMX_EMMS>;
 208
 209 //===----------------------------------------------------------------------===//
 210 // MMX Scalar Instructions
 211 //===----------------------------------------------------------------------===//
 212
 213 // Data Transfer Instructions
 214 def MMX_MOVD64rr : MMXI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR32:$src),
 215                         "movd\t{$src, $dst|$dst, $src}",
 216                         [(set VR64:$dst,
 217                          (x86mmx (scalar_to_vector GR32:$src)))],
 218                         IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 219 let canFoldAsLoad = 1 in
 220 def MMX_MOVD64rm : MMXI<0x6E, MRMSrcMem, (outs VR64:$dst), (ins i32mem:$src),
 221                         "movd\t{$src, $dst|$dst, $src}",
 222                         [(set VR64:$dst,
 223                         (x86mmx (scalar_to_vector (loadi32 addr:$src))))],
 224                         IIC_MMX_MOV_MM_RM>, Sched<[WriteLoad]>;
 225 let mayStore = 1 in
 226 def MMX_MOVD64mr : MMXI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR64:$src),
 227                         "movd\t{$src, $dst|$dst, $src}", [], IIC_MMX_MOV_MM_RM>,
 228                    Sched<[WriteStore]>;
 229
 230 // Low word of MMX to GPR.
 231 def MMX_X86movd2w : SDNode<"X86ISD::MMX_MOVD2W", SDTypeProfile<1, 1,
 232                             [SDTCisVT<0, i32>, SDTCisVT<1, x86mmx>]>>;
 233 def MMX_MOVD64grr : MMXI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR64:$src),
 234                          "movd\t{$src, $dst|$dst, $src}",
 235                          [(set GR32:$dst,
 236                           (MMX_X86movd2w (x86mmx VR64:$src)))],
 237                           IIC_MMX_MOV_REG_MM>, Sched<[WriteMove]>;
 238
 239 def MMX_MOVD64to64rr : MMXRI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR64:$src),
 240                              "movd\t{$src, $dst|$dst, $src}",
 241                              [(set VR64:$dst, (bitconvert GR64:$src))],
 242                              IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 243
 244 // These are 64 bit moves, but since the OS X assembler doesn't
 245 // recognize a register-register movq, we write them as
 246 // movd.
 247 let SchedRW = [WriteMove] in {
 248 def MMX_MOVD64from64rr : MMXRI<0x7E, MRMDestReg,
 249                                (outs GR64:$dst), (ins VR64:$src),
 250                                "movd\t{$src, $dst|$dst, $src}",
 251                              [(set GR64:$dst,
 252                               (bitconvert VR64:$src))], IIC_MMX_MOV_REG_MM>;
 253 let neverHasSideEffects = 1 in
 254 def MMX_MOVQ64rr : MMXI<0x6F, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 255                         "movq\t{$src, $dst|$dst, $src}", [],
 256                         IIC_MMX_MOVQ_RR>;
 257 } // SchedRW
 258
 259 let SchedRW = [WriteLoad] in {
 260 let canFoldAsLoad = 1 in
 261 def MMX_MOVQ64rm : MMXI<0x6F, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 262                         "movq\t{$src, $dst|$dst, $src}",
 263                         [(set VR64:$dst, (load_mmx addr:$src))],
 264                         IIC_MMX_MOVQ_RM>;
 265 def MMX_MOVQ64mr : MMXI<0x7F, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 266                         "movq\t{$src, $dst|$dst, $src}",
 267                         [(store (x86mmx VR64:$src), addr:$dst)],
 268                         IIC_MMX_MOVQ_RM>;
 269 } // SchedRW
 270
 271 let SchedRW = [WriteMove] in {
 272 def MMX_MOVDQ2Qrr : MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 273                              (ins VR128:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 274                              [(set VR64:$dst,
 275                                (x86mmx (bitconvert
 276                                (i64 (vector_extract (v2i64 VR128:$src),
 277                                      (iPTR 0))))))],
 278                              IIC_MMX_MOVQ_RR>;
 279
 280 def MMX_MOVQ2DQrr : MMXS2SIi8<0xD6, MRMSrcReg, (outs VR128:$dst),
 281                               (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 282                               [(set VR128:$dst,
 283                                 (v2i64
 284                                   (scalar_to_vector
 285                                     (i64 (bitconvert (x86mmx VR64:$src))))))],
 286                               IIC_MMX_MOVQ_RR>;
 287
 288 let isCodeGenOnly = 1, hasSideEffects = 1 in {
 289 def MMX_MOVQ2FR64rr: MMXS2SIi8<0xD6, MRMSrcReg, (outs FR64:$dst),
 290                                (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 291                                [], IIC_MMX_MOVQ_RR>;
 292
 293 def MMX_MOVFR642Qrr: MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 294                               (ins FR64:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 295                               [], IIC_MMX_MOVQ_RR>;
 296 }
 297 } // SchedRW
 298
 299 def MMX_MOVNTQmr  : MMXI<0xE7, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 300                          "movntq\t{$src, $dst|$dst, $src}",
 301                          [(int_x86_mmx_movnt_dq addr:$dst, VR64:$src)],
 302                          IIC_MMX_MOVQ_RM>, Sched<[WriteStore]>;
 303
 304 let Predicates = [HasMMX] in {
 305   let AddedComplexity = 15 in
 306   // movd to MMX register zero-extends
 307   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector GR32:$src)))),
 308             (MMX_MOVD64rr GR32:$src)>;
 309   let AddedComplexity = 20 in
 310   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector (loadi32 addr:$src))))),
 311             (MMX_MOVD64rm addr:$src)>;
 312 }
 313
 314 // Arithmetic Instructions
 315 defm MMX_PABSB : SS3I_unop_rm_int_mm<0x1C, "pabsb", int_x86_ssse3_pabs_b,
 316                                      MMX_INTALU_ITINS>;
 317 defm MMX_PABSW : SS3I_unop_rm_int_mm<0x1D, "pabsw", int_x86_ssse3_pabs_w,
 318                                      MMX_INTALU_ITINS>;
 319 defm MMX_PABSD : SS3I_unop_rm_int_mm<0x1E, "pabsd", int_x86_ssse3_pabs_d,
 320                                      MMX_INTALU_ITINS>;
 321 // -- Addition
 322 defm MMX_PADDB : MMXI_binop_rm_int<0xFC, "paddb", int_x86_mmx_padd_b,
 323                                    MMX_INTALU_ITINS, 1>;
 324 defm MMX_PADDW : MMXI_binop_rm_int<0xFD, "paddw", int_x86_mmx_padd_w,
 325                                    MMX_INTALU_ITINS, 1>;
 326 defm MMX_PADDD : MMXI_binop_rm_int<0xFE, "paddd", int_x86_mmx_padd_d,
 327                                    MMX_INTALU_ITINS, 1>;
 328 defm MMX_PADDQ : MMXI_binop_rm_int<0xD4, "paddq", int_x86_mmx_padd_q,
 329                                    MMX_INTALUQ_ITINS, 1>;
 330 defm MMX_PADDSB  : MMXI_binop_rm_int<0xEC, "paddsb" , int_x86_mmx_padds_b,
 331                                    MMX_INTALU_ITINS, 1>;
 332 defm MMX_PADDSW  : MMXI_binop_rm_int<0xED, "paddsw" , int_x86_mmx_padds_w,
 333                                    MMX_INTALU_ITINS, 1>;
 334
 335 defm MMX_PADDUSB : MMXI_binop_rm_int<0xDC, "paddusb", int_x86_mmx_paddus_b,
 336                                    MMX_INTALU_ITINS, 1>;
 337 defm MMX_PADDUSW : MMXI_binop_rm_int<0xDD, "paddusw", int_x86_mmx_paddus_w,
 338                                    MMX_INTALU_ITINS, 1>;
 339
 340 defm MMX_PHADDW  : SS3I_binop_rm_int_mm<0x01, "phaddw", int_x86_ssse3_phadd_w,
 341                                    MMX_PHADDSUBW>;
 342 defm MMX_PHADD   : SS3I_binop_rm_int_mm<0x02, "phaddd", int_x86_ssse3_phadd_d,
 343                                    MMX_PHADDSUBD>;
 344 defm MMX_PHADDSW : SS3I_binop_rm_int_mm<0x03, "phaddsw",int_x86_ssse3_phadd_sw,
 345                                    MMX_PHADDSUBW>;
 346
 347
 348 // -- Subtraction
 349 defm MMX_PSUBB : MMXI_binop_rm_int<0xF8, "psubb", int_x86_mmx_psub_b,
 350                                    MMX_INTALU_ITINS>;
 351 defm MMX_PSUBW : MMXI_binop_rm_int<0xF9, "psubw", int_x86_mmx_psub_w,
 352                                    MMX_INTALU_ITINS>;
 353 defm MMX_PSUBD : MMXI_binop_rm_int<0xFA, "psubd", int_x86_mmx_psub_d,
 354                                    MMX_INTALU_ITINS>;
 355 defm MMX_PSUBQ : MMXI_binop_rm_int<0xFB, "psubq", int_x86_mmx_psub_q,
 356                                    MMX_INTALUQ_ITINS>;
 357
 358 defm MMX_PSUBSB  : MMXI_binop_rm_int<0xE8, "psubsb" , int_x86_mmx_psubs_b,
 359                                    MMX_INTALU_ITINS>;
 360 defm MMX_PSUBSW  : MMXI_binop_rm_int<0xE9, "psubsw" , int_x86_mmx_psubs_w,
 361                                    MMX_INTALU_ITINS>;
 362
 363 defm MMX_PSUBUSB : MMXI_binop_rm_int<0xD8, "psubusb", int_x86_mmx_psubus_b,
 364                                    MMX_INTALU_ITINS>;
 365 defm MMX_PSUBUSW : MMXI_binop_rm_int<0xD9, "psubusw", int_x86_mmx_psubus_w,
 366                                    MMX_INTALU_ITINS>;
 367
 368 defm MMX_PHSUBW  : SS3I_binop_rm_int_mm<0x05, "phsubw", int_x86_ssse3_phsub_w,
 369                                    MMX_PHADDSUBW>;
 370 defm MMX_PHSUBD  : SS3I_binop_rm_int_mm<0x06, "phsubd", int_x86_ssse3_phsub_d,
 371                                    MMX_PHADDSUBD>;
 372 defm MMX_PHSUBSW : SS3I_binop_rm_int_mm<0x07, "phsubsw",int_x86_ssse3_phsub_sw,
 373                                    MMX_PHADDSUBW>;
 374
 375 // -- Multiplication
 376 defm MMX_PMULLW  : MMXI_binop_rm_int<0xD5, "pmullw", int_x86_mmx_pmull_w,
 377                                      MMX_PMUL_ITINS, 1>;
 378
 379 defm MMX_PMULHW  : MMXI_binop_rm_int<0xE5, "pmulhw",  int_x86_mmx_pmulh_w,
 380                                      MMX_PMUL_ITINS, 1>;
 381 defm MMX_PMULHUW : MMXI_binop_rm_int<0xE4, "pmulhuw", int_x86_mmx_pmulhu_w,
 382                                      MMX_PMUL_ITINS, 1>;
 383 defm MMX_PMULUDQ : MMXI_binop_rm_int<0xF4, "pmuludq", int_x86_mmx_pmulu_dq,
 384                                      MMX_PMUL_ITINS, 1>;
 385 let isCommutable = 1 in
 386 defm MMX_PMULHRSW : SS3I_binop_rm_int_mm<0x0B, "pmulhrsw",
 387                                      int_x86_ssse3_pmul_hr_sw, MMX_PMUL_ITINS>;
 388
 389 // -- Miscellanea
 390 defm MMX_PMADDWD : MMXI_binop_rm_int<0xF5, "pmaddwd", int_x86_mmx_pmadd_wd,
 391                                      MMX_PMUL_ITINS, 1>;
 392
 393 defm MMX_PMADDUBSW : SS3I_binop_rm_int_mm<0x04, "pmaddubsw",
 394                                      int_x86_ssse3_pmadd_ub_sw, MMX_PMUL_ITINS>;
 395 defm MMX_PAVGB   : MMXI_binop_rm_int<0xE0, "pavgb", int_x86_mmx_pavg_b,
 396                                      MMX_MISC_FUNC_ITINS, 1>;
 397 defm MMX_PAVGW   : MMXI_binop_rm_int<0xE3, "pavgw", int_x86_mmx_pavg_w,
 398                                      MMX_MISC_FUNC_ITINS, 1>;
 399
 400 defm MMX_PMINUB  : MMXI_binop_rm_int<0xDA, "pminub", int_x86_mmx_pminu_b,
 401                                      MMX_MISC_FUNC_ITINS, 1>;
 402 defm MMX_PMINSW  : MMXI_binop_rm_int<0xEA, "pminsw", int_x86_mmx_pmins_w,
 403                                      MMX_MISC_FUNC_ITINS, 1>;
 404
 405 defm MMX_PMAXUB  : MMXI_binop_rm_int<0xDE, "pmaxub", int_x86_mmx_pmaxu_b,
 406                                      MMX_MISC_FUNC_ITINS, 1>;
 407 defm MMX_PMAXSW  : MMXI_binop_rm_int<0xEE, "pmaxsw", int_x86_mmx_pmaxs_w,
 408                                      MMX_MISC_FUNC_ITINS, 1>;
 409
 410 defm MMX_PSADBW  : MMXI_binop_rm_int<0xF6, "psadbw", int_x86_mmx_psad_bw,
 411                                      MMX_PSADBW_ITINS, 1>;
 412
 413 defm MMX_PSIGNB :  SS3I_binop_rm_int_mm<0x08, "psignb", int_x86_ssse3_psign_b,
 414                                         MMX_MISC_FUNC_ITINS>;
 415 defm MMX_PSIGNW :  SS3I_binop_rm_int_mm<0x09, "psignw", int_x86_ssse3_psign_w,
 416                                         MMX_MISC_FUNC_ITINS>;
 417 defm MMX_PSIGND :  SS3I_binop_rm_int_mm<0x0A, "psignd", int_x86_ssse3_psign_d,
 418                                         MMX_MISC_FUNC_ITINS>;
 419 let Constraints = "$src1 = $dst" in
 420   defm MMX_PALIGN : ssse3_palign_mm<"palignr", int_x86_mmx_palignr_b>;
 421
 422 // Logical Instructions
 423 defm MMX_PAND : MMXI_binop_rm_int<0xDB, "pand", int_x86_mmx_pand,
 424                                   MMX_INTALU_ITINS, 1>;
 425 defm MMX_POR  : MMXI_binop_rm_int<0xEB, "por" , int_x86_mmx_por,
 426                                   MMX_INTALU_ITINS, 1>;
 427 defm MMX_PXOR : MMXI_binop_rm_int<0xEF, "pxor", int_x86_mmx_pxor,
 428                                   MMX_INTALU_ITINS, 1>;
 429 defm MMX_PANDN : MMXI_binop_rm_int<0xDF, "pandn", int_x86_mmx_pandn,
 430                                   MMX_INTALU_ITINS>;
 431
 432 // Shift Instructions
 433 defm MMX_PSRLW : MMXI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
 434                                     int_x86_mmx_psrl_w, int_x86_mmx_psrli_w,
 435                                     MMX_SHIFT_ITINS>;
 436 defm MMX_PSRLD : MMXI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
 437                                     int_x86_mmx_psrl_d, int_x86_mmx_psrli_d,
 438                                     MMX_SHIFT_ITINS>;
 439 defm MMX_PSRLQ : MMXI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
 440                                     int_x86_mmx_psrl_q, int_x86_mmx_psrli_q,
 441                                     MMX_SHIFT_ITINS>;
 442
 443 defm MMX_PSLLW : MMXI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
 444                                     int_x86_mmx_psll_w, int_x86_mmx_pslli_w,
 445                                     MMX_SHIFT_ITINS>;
 446 defm MMX_PSLLD : MMXI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
 447                                     int_x86_mmx_psll_d, int_x86_mmx_pslli_d,
 448                                     MMX_SHIFT_ITINS>;
 449 defm MMX_PSLLQ : MMXI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
 450                                     int_x86_mmx_psll_q, int_x86_mmx_pslli_q,
 451                                     MMX_SHIFT_ITINS>;
 452
 453 defm MMX_PSRAW : MMXI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
 454                                     int_x86_mmx_psra_w, int_x86_mmx_psrai_w,
 455                                     MMX_SHIFT_ITINS>;
 456 defm MMX_PSRAD : MMXI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
 457                                     int_x86_mmx_psra_d, int_x86_mmx_psrai_d,
 458                                     MMX_SHIFT_ITINS>;
 459
 460 // Comparison Instructions
 461 defm MMX_PCMPEQB : MMXI_binop_rm_int<0x74, "pcmpeqb", int_x86_mmx_pcmpeq_b,
 462                                      MMX_INTALU_ITINS>;
 463 defm MMX_PCMPEQW : MMXI_binop_rm_int<0x75, "pcmpeqw", int_x86_mmx_pcmpeq_w,
 464                                      MMX_INTALU_ITINS>;
 465 defm MMX_PCMPEQD : MMXI_binop_rm_int<0x76, "pcmpeqd", int_x86_mmx_pcmpeq_d,
 466                                      MMX_INTALU_ITINS>;
 467
 468 defm MMX_PCMPGTB : MMXI_binop_rm_int<0x64, "pcmpgtb", int_x86_mmx_pcmpgt_b,
 469                                      MMX_INTALU_ITINS>;
 470 defm MMX_PCMPGTW : MMXI_binop_rm_int<0x65, "pcmpgtw", int_x86_mmx_pcmpgt_w,
 471                                      MMX_INTALU_ITINS>;
 472 defm MMX_PCMPGTD : MMXI_binop_rm_int<0x66, "pcmpgtd", int_x86_mmx_pcmpgt_d,
 473                                      MMX_INTALU_ITINS>;
 474
 475 // -- Unpack Instructions
 476 defm MMX_PUNPCKHBW : MMXI_binop_rm_int<0x68, "punpckhbw",
 477                                        int_x86_mmx_punpckhbw,
 478                                        MMX_UNPCK_H_ITINS>;
 479 defm MMX_PUNPCKHWD : MMXI_binop_rm_int<0x69, "punpckhwd",
 480                                        int_x86_mmx_punpckhwd,
 481                                        MMX_UNPCK_H_ITINS>;
 482 defm MMX_PUNPCKHDQ : MMXI_binop_rm_int<0x6A, "punpckhdq",
 483                                        int_x86_mmx_punpckhdq,
 484                                        MMX_UNPCK_H_ITINS>;
 485 defm MMX_PUNPCKLBW : MMXI_binop_rm_int<0x60, "punpcklbw",
 486                                        int_x86_mmx_punpcklbw,
 487                                        MMX_UNPCK_L_ITINS>;
 488 defm MMX_PUNPCKLWD : MMXI_binop_rm_int<0x61, "punpcklwd",
 489                                        int_x86_mmx_punpcklwd,
 490                                        MMX_UNPCK_L_ITINS>;
 491 defm MMX_PUNPCKLDQ : MMXI_binop_rm_int<0x62, "punpckldq",
 492                                        int_x86_mmx_punpckldq,
 493                                        MMX_UNPCK_L_ITINS>;
 494
 495 // -- Pack Instructions
 496 defm MMX_PACKSSWB : MMXI_binop_rm_int<0x63, "packsswb", int_x86_mmx_packsswb,
 497                                       MMX_PCK_ITINS>;
 498 defm MMX_PACKSSDW : MMXI_binop_rm_int<0x6B, "packssdw", int_x86_mmx_packssdw,
 499                                       MMX_PCK_ITINS>;
 500 defm MMX_PACKUSWB : MMXI_binop_rm_int<0x67, "packuswb", int_x86_mmx_packuswb,
 501                                       MMX_PCK_ITINS>;
 502
 503 // -- Shuffle Instructions
 504 defm MMX_PSHUFB : SS3I_binop_rm_int_mm<0x00, "pshufb", int_x86_ssse3_pshuf_b,
 505                                        MMX_PSHUF_ITINS>;
 506
 507 def MMX_PSHUFWri : MMXIi8<0x70, MRMSrcReg,
 508                           (outs VR64:$dst), (ins VR64:$src1, i8imm:$src2),
 509                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 510                           [(set VR64:$dst,
 511                              (int_x86_sse_pshuf_w VR64:$src1, imm:$src2))],
 512                           IIC_MMX_PSHUF>, Sched<[WriteShuffle]>;
 513 def MMX_PSHUFWmi : MMXIi8<0x70, MRMSrcMem,
 514                           (outs VR64:$dst), (ins i64mem:$src1, i8imm:$src2),
 515                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 516                           [(set VR64:$dst,
 517                              (int_x86_sse_pshuf_w (load_mmx addr:$src1),
 518                                                    imm:$src2))],
 519                           IIC_MMX_PSHUF>, Sched<[WriteShuffleLd]>;
 520
 521
 522
 523
 524 // -- Conversion Instructions
 525 defm MMX_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 526                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 527                       MMX_CVT_PS_ITINS, SSEPackedSingle>, TB;
 528 defm MMX_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 529                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 530                       MMX_CVT_PD_ITINS, SSEPackedDouble>, TB, OpSize;
 531 defm MMX_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 532                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 533                        MMX_CVT_PS_ITINS, SSEPackedSingle>, TB;
 534 defm MMX_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 535                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 536                        MMX_CVT_PD_ITINS, SSEPackedDouble>, TB, OpSize;
 537 defm MMX_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 538                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 539                          MMX_CVT_PD_ITINS, SSEPackedDouble>, TB, OpSize;
 540 let Constraints = "$src1 = $dst" in {
 541   defm MMX_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 542                          int_x86_sse_cvtpi2ps,
 543                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 544                           SSEPackedSingle>, TB;
 545 }
 546
 547 // Extract / Insert
 548 def MMX_PEXTRWirri: MMXIi8<0xC5, MRMSrcReg,
 549                        (outs GR32orGR64:$dst), (ins VR64:$src1, i32i8imm:$src2),
 550                        "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 551                        [(set GR32orGR64:$dst, (int_x86_mmx_pextr_w VR64:$src1,
 552                                          (iPTR imm:$src2)))],
 553                        IIC_MMX_PEXTR>, Sched<[WriteShuffle]>;
 554 let Constraints = "$src1 = $dst" in {
 555   def MMX_PINSRWirri : MMXIi8<0xC4, MRMSrcReg,
 556                       (outs VR64:$dst),
 557                       (ins VR64:$src1, GR32orGR64:$src2, i32i8imm:$src3),
 558                       "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 559                       [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 560                                         GR32orGR64:$src2, (iPTR imm:$src3)))],
 561                       IIC_MMX_PINSRW>, Sched<[WriteShuffle]>;
 562
 563   def MMX_PINSRWirmi : MMXIi8<0xC4, MRMSrcMem,
 564                      (outs VR64:$dst),
 565                      (ins VR64:$src1, i16mem:$src2, i32i8imm:$src3),
 566                      "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 567                      [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 568                                          (i32 (anyext (loadi16 addr:$src2))),
 569                                        (iPTR imm:$src3)))],
 570                      IIC_MMX_PINSRW>, Sched<[WriteShuffleLd, ReadAfterLd]>;
 571 }
 572
 573 // Mask creation
 574 def MMX_PMOVMSKBrr : MMXI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
 575                           (ins VR64:$src),
 576                           "pmovmskb\t{$src, $dst|$dst, $src}",
 577                           [(set GR32orGR64:$dst,
 578                                 (int_x86_mmx_pmovmskb VR64:$src))]>;
 579
 580
 581 // Low word of XMM to MMX.
 582 def MMX_X86movdq2q : SDNode<"X86ISD::MOVDQ2Q", SDTypeProfile<1, 1,
 583                             [SDTCisVT<0, x86mmx>, SDTCisVT<1, v2i64>]>>;
 584
 585 def : Pat<(x86mmx (MMX_X86movdq2q VR128:$src)),
 586           (x86mmx (MMX_MOVDQ2Qrr VR128:$src))>;
 587
 588 def : Pat<(x86mmx (MMX_X86movdq2q (loadv2i64 addr:$src))),
 589           (x86mmx (MMX_MOVQ64rm addr:$src))>;
 590
 591 // Misc.
 592 let SchedRW = [WriteShuffle] in {
 593 let Uses = [EDI] in
 594 def MMX_MASKMOVQ : MMXI32<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 595                           "maskmovq\t{$mask, $src|$src, $mask}",
 596                           [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, EDI)],
 597                           IIC_MMX_MASKMOV>;
 598 let Uses = [RDI] in
 599 def MMX_MASKMOVQ64: MMXI64<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 600                            "maskmovq\t{$mask, $src|$src, $mask}",
 601                            [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, RDI)],
 602                            IIC_MMX_MASKMOV>;
 603 }
 604
 605 // 64-bit bit convert.
 606 let Predicates = [HasSSE2] in {
 607 def : Pat<(x86mmx (bitconvert (i64 GR64:$src))),
 608           (MMX_MOVD64to64rr GR64:$src)>;
 609 def : Pat<(i64 (bitconvert (x86mmx VR64:$src))),
 610           (MMX_MOVD64from64rr VR64:$src)>;
 611 def : Pat<(f64 (bitconvert (x86mmx VR64:$src))),
 612           (MMX_MOVQ2FR64rr VR64:$src)>;
 613 def : Pat<(x86mmx (bitconvert (f64 FR64:$src))),
 614           (MMX_MOVFR642Qrr FR64:$src)>;
 615 }
 616
 617