lib/Target/X86/X86InstrMMX.td

   1 //===-- X86InstrMMX.td - Describe the MMX Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 MMX instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 // All instructions that use MMX should be in this file, even if they also use
  15 // SSE.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 //===----------------------------------------------------------------------===//
  20 // MMX Multiclasses
  21 //===----------------------------------------------------------------------===//
  22
  23 let Sched = WriteVecALU in {
  24 def MMX_INTALU_ITINS : OpndItins<
  25   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  26 >;
  27
  28 def MMX_INTALUQ_ITINS : OpndItins<
  29   IIC_MMX_ALUQ_RR, IIC_MMX_ALUQ_RM
  30 >;
  31
  32 def MMX_PHADDSUBW : OpndItins<
  33   IIC_MMX_PHADDSUBW_RR, IIC_MMX_PHADDSUBW_RM
  34 >;
  35
  36 def MMX_PHADDSUBD : OpndItins<
  37   IIC_MMX_PHADDSUBD_RR, IIC_MMX_PHADDSUBD_RM
  38 >;
  39 }
  40
  41 let Sched = WriteVecLogic in
  42 def MMX_INTALU_ITINS_VECLOGICSCHED : OpndItins<
  43   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  44 >;
  45
  46 let Sched = WriteVecIMul in
  47 def MMX_PMUL_ITINS : OpndItins<
  48   IIC_MMX_PMUL, IIC_MMX_PMUL
  49 >;
  50
  51 let Sched = WriteVecIMul in {
  52 def MMX_PSADBW_ITINS : OpndItins<
  53   IIC_MMX_PSADBW, IIC_MMX_PSADBW
  54 >;
  55
  56 def MMX_MISC_FUNC_ITINS : OpndItins<
  57   IIC_MMX_MISC_FUNC_MEM, IIC_MMX_MISC_FUNC_REG
  58 >;
  59 }
  60
  61 def MMX_SHIFT_ITINS : ShiftOpndItins<
  62   IIC_MMX_SHIFT_RR, IIC_MMX_SHIFT_RM, IIC_MMX_SHIFT_RI
  63 >;
  64
  65 let Sched = WriteShuffle in {
  66 def MMX_UNPCK_H_ITINS : OpndItins<
  67   IIC_MMX_UNPCK_H_RR, IIC_MMX_UNPCK_H_RM
  68 >;
  69
  70 def MMX_UNPCK_L_ITINS : OpndItins<
  71   IIC_MMX_UNPCK_L, IIC_MMX_UNPCK_L
  72 >;
  73
  74 def MMX_PCK_ITINS : OpndItins<
  75   IIC_MMX_PCK_RR, IIC_MMX_PCK_RM
  76 >;
  77
  78 def MMX_PSHUF_ITINS : OpndItins<
  79   IIC_MMX_PSHUF, IIC_MMX_PSHUF
  80 >;
  81 } // Sched
  82
  83 let Sched = WriteCvtF2I in {
  84 def MMX_CVT_PD_ITINS : OpndItins<
  85   IIC_MMX_CVT_PD_RR, IIC_MMX_CVT_PD_RM
  86 >;
  87
  88 def MMX_CVT_PS_ITINS : OpndItins<
  89   IIC_MMX_CVT_PS_RR, IIC_MMX_CVT_PS_RM
  90 >;
  91 }
  92
  93 let Constraints = "$src1 = $dst" in {
  94   // MMXI_binop_rm_int - Simple MMX binary operator based on intrinsic.
  95   // When this is cleaned up, remove the FIXME from X86RecognizableInstr.cpp.
  96   multiclass MMXI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
  97                                OpndItins itins, bit Commutable = 0> {
  98     def irr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
  99                  (ins VR64:$src1, VR64:$src2),
 100                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 101                  [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 102               Sched<[itins.Sched]> {
 103       let isCommutable = Commutable;
 104     }
 105     def irm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 106                  (ins VR64:$src1, i64mem:$src2),
 107                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 108                  [(set VR64:$dst, (IntId VR64:$src1,
 109                                    (bitconvert (load_mmx addr:$src2))))],
 110                  itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
 111   }
 112
 113   multiclass MMXI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
 114                                 string OpcodeStr, Intrinsic IntId,
 115                                 Intrinsic IntId2, ShiftOpndItins itins> {
 116     def rr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
 117                                   (ins VR64:$src1, VR64:$src2),
 118                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 119                   [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 120              Sched<[WriteVecShift]>;
 121     def rm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 122                                   (ins VR64:$src1, i64mem:$src2),
 123                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 124                   [(set VR64:$dst, (IntId VR64:$src1,
 125                                     (bitconvert (load_mmx addr:$src2))))],
 126                   itins.rm>, Sched<[WriteVecShiftLd, ReadAfterLd]>;
 127     def ri : MMXIi8<opc2, ImmForm, (outs VR64:$dst),
 128                                    (ins VR64:$src1, i32u8imm:$src2),
 129                     !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 130            [(set VR64:$dst, (IntId2 VR64:$src1, imm:$src2))], itins.ri>,
 131            Sched<[WriteVecShift]>;
 132   }
 133 }
 134
 135 /// Unary MMX instructions requiring SSSE3.
 136 multiclass SS3I_unop_rm_int_mm<bits<8> opc, string OpcodeStr,
 137                                Intrinsic IntId64, OpndItins itins> {
 138   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 139                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 140                    [(set VR64:$dst, (IntId64 VR64:$src))], itins.rr>,
 141              Sched<[itins.Sched]>;
 142
 143   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 144                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 145                    [(set VR64:$dst,
 146                      (IntId64 (bitconvert (memopmmx addr:$src))))],
 147                    itins.rm>, Sched<[itins.Sched.Folded]>;
 148 }
 149
 150 /// Binary MMX instructions requiring SSSE3.
 151 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
 152 multiclass SS3I_binop_rm_int_mm<bits<8> opc, string OpcodeStr,
 153                              Intrinsic IntId64, OpndItins itins> {
 154   let isCommutable = 0 in
 155   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst),
 156        (ins VR64:$src1, VR64:$src2),
 157         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 158        [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))], itins.rr>,
 159       Sched<[itins.Sched]>;
 160   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst),
 161        (ins VR64:$src1, i64mem:$src2),
 162         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 163        [(set VR64:$dst,
 164          (IntId64 VR64:$src1,
 165           (bitconvert (memopmmx addr:$src2))))], itins.rm>,
 166       Sched<[itins.Sched.Folded, ReadAfterLd]>;
 167 }
 168 }
 169
 170 /// PALIGN MMX instructions (require SSSE3).
 171 multiclass ssse3_palign_mm<string asm, Intrinsic IntId> {
 172   def R64irr  : MMXSS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
 173       (ins VR64:$src1, VR64:$src2, u8imm:$src3),
 174       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 175       [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2, (i8 imm:$src3)))]>,
 176       Sched<[WriteShuffle]>;
 177   def R64irm  : MMXSS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
 178       (ins VR64:$src1, i64mem:$src2, u8imm:$src3),
 179       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 180       [(set VR64:$dst, (IntId VR64:$src1,
 181                        (bitconvert (load_mmx addr:$src2)), (i8 imm:$src3)))]>,
 182       Sched<[WriteShuffleLd, ReadAfterLd]>;
 183 }
 184
 185 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 186                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 187                          string asm, OpndItins itins, Domain d> {
 188   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 189                   [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr, d>,
 190             Sched<[itins.Sched]>;
 191   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 192                   [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm, d>,
 193             Sched<[itins.Sched.Folded]>;
 194 }
 195
 196 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 197                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 198                     PatFrag ld_frag, string asm, Domain d> {
 199   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst),
 200                   (ins DstRC:$src1, SrcRC:$src2), asm,
 201                   [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
 202                   NoItinerary, d>, Sched<[WriteCvtI2F]>;
 203   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst),
 204                   (ins DstRC:$src1, x86memop:$src2), asm,
 205                   [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
 206                   NoItinerary, d>, Sched<[WriteCvtI2FLd]>;
 207 }
 208
 209 //===----------------------------------------------------------------------===//
 210 // MMX EMMS Instruction
 211 //===----------------------------------------------------------------------===//
 212
 213 def MMX_EMMS  : MMXI<0x77, RawFrm, (outs), (ins), "emms",
 214                      [(int_x86_mmx_emms)], IIC_MMX_EMMS>;
 215
 216 //===----------------------------------------------------------------------===//
 217 // MMX Scalar Instructions
 218 //===----------------------------------------------------------------------===//
 219
 220 // Data Transfer Instructions
 221 def MMX_MOVD64rr : MMXI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR32:$src),
 222                         "movd\t{$src, $dst|$dst, $src}",
 223                         [(set VR64:$dst,
 224                          (x86mmx (scalar_to_vector GR32:$src)))],
 225                         IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 226 def MMX_MOVD64rm : MMXI<0x6E, MRMSrcMem, (outs VR64:$dst), (ins i32mem:$src),
 227                         "movd\t{$src, $dst|$dst, $src}",
 228                         [(set VR64:$dst,
 229                         (x86mmx (scalar_to_vector (loadi32 addr:$src))))],
 230                         IIC_MMX_MOV_MM_RM>, Sched<[WriteLoad]>;
 231
 232 let Predicates = [HasMMX] in {
 233   let AddedComplexity = 15 in
 234     def : Pat<(x86mmx (MMX_X86movw2d GR32:$src)),
 235               (MMX_MOVD64rr GR32:$src)>;
 236   let AddedComplexity = 20 in
 237     def : Pat<(x86mmx (MMX_X86movw2d (loadi32 addr:$src))),
 238               (MMX_MOVD64rm addr:$src)>;
 239 }
 240
 241 let mayStore = 1 in
 242 def MMX_MOVD64mr : MMXI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR64:$src),
 243                         "movd\t{$src, $dst|$dst, $src}", [], IIC_MMX_MOV_MM_RM>,
 244                    Sched<[WriteStore]>;
 245
 246 def MMX_MOVD64grr : MMXI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR64:$src),
 247                          "movd\t{$src, $dst|$dst, $src}",
 248                          [(set GR32:$dst,
 249                           (MMX_X86movd2w (x86mmx VR64:$src)))],
 250                           IIC_MMX_MOV_REG_MM>, Sched<[WriteMove]>;
 251
 252 def MMX_MOVD64to64rr : MMXRI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR64:$src),
 253                              "movd\t{$src, $dst|$dst, $src}",
 254                              [(set VR64:$dst, (bitconvert GR64:$src))],
 255                              IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 256
 257 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
 258 def MMX_MOVD64to64rm : MMXRI<0x6E, MRMSrcMem, (outs VR64:$dst),
 259                              (ins i64mem:$src), "movd\t{$src, $dst|$dst, $src}",
 260                              [], IIC_MMX_MOVQ_RM>, Sched<[WriteLoad]>;
 261
 262 // These are 64 bit moves, but since the OS X assembler doesn't
 263 // recognize a register-register movq, we write them as
 264 // movd.
 265 let SchedRW = [WriteMove] in {
 266 def MMX_MOVD64from64rr : MMXRI<0x7E, MRMDestReg,
 267                                (outs GR64:$dst), (ins VR64:$src),
 268                                "movd\t{$src, $dst|$dst, $src}",
 269                              [(set GR64:$dst,
 270                               (bitconvert VR64:$src))], IIC_MMX_MOV_REG_MM>;
 271 let hasSideEffects = 0 in
 272 def MMX_MOVQ64rr : MMXI<0x6F, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 273                         "movq\t{$src, $dst|$dst, $src}", [],
 274                         IIC_MMX_MOVQ_RR>;
 275 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
 276 def MMX_MOVQ64rr_REV : MMXI<0x7F, MRMDestReg, (outs VR64:$dst), (ins VR64:$src),
 277                         "movq\t{$src, $dst|$dst, $src}", [],
 278                         IIC_MMX_MOVQ_RR>;
 279 }
 280 } // SchedRW
 281
 282 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
 283 def MMX_MOVD64from64rm : MMXRI<0x7E, MRMDestMem,
 284                                (outs i64mem:$dst), (ins VR64:$src),
 285                                "movd\t{$src, $dst|$dst, $src}",
 286                                [], IIC_MMX_MOV_REG_MM>, Sched<[WriteStore]>;
 287
 288 let SchedRW = [WriteLoad] in {
 289 let canFoldAsLoad = 1 in
 290 def MMX_MOVQ64rm : MMXI<0x6F, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 291                         "movq\t{$src, $dst|$dst, $src}",
 292                         [(set VR64:$dst, (load_mmx addr:$src))],
 293                         IIC_MMX_MOVQ_RM>;
 294 } // SchedRW
 295 let SchedRW = [WriteStore] in
 296 def MMX_MOVQ64mr : MMXI<0x7F, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 297                         "movq\t{$src, $dst|$dst, $src}",
 298                         [(store (x86mmx VR64:$src), addr:$dst)],
 299                         IIC_MMX_MOVQ_RM>;
 300
 301 let SchedRW = [WriteMove] in {
 302 def MMX_MOVDQ2Qrr : MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 303                              (ins VR128:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 304                              [(set VR64:$dst,
 305                                (x86mmx (bitconvert
 306                                (i64 (vector_extract (v2i64 VR128:$src),
 307                                      (iPTR 0))))))],
 308                              IIC_MMX_MOVQ_RR>;
 309
 310 def MMX_MOVQ2DQrr : MMXS2SIi8<0xD6, MRMSrcReg, (outs VR128:$dst),
 311                               (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 312                               [(set VR128:$dst,
 313                                 (v2i64
 314                                   (scalar_to_vector
 315                                     (i64 (bitconvert (x86mmx VR64:$src))))))],
 316                               IIC_MMX_MOVQ_RR>;
 317
 318 let isCodeGenOnly = 1, hasSideEffects = 1 in {
 319 def MMX_MOVQ2FR64rr: MMXS2SIi8<0xD6, MRMSrcReg, (outs FR64:$dst),
 320                                (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 321                                [], IIC_MMX_MOVQ_RR>;
 322
 323 def MMX_MOVFR642Qrr: MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 324                               (ins FR64:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 325                               [], IIC_MMX_MOVQ_RR>;
 326 }
 327 } // SchedRW
 328
 329 def MMX_MOVNTQmr  : MMXI<0xE7, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 330                          "movntq\t{$src, $dst|$dst, $src}",
 331                          [(int_x86_mmx_movnt_dq addr:$dst, VR64:$src)],
 332                          IIC_MMX_MOVQ_RM>, Sched<[WriteStore]>;
 333
 334 let Predicates = [HasMMX] in {
 335   let AddedComplexity = 15 in
 336   // movd to MMX register zero-extends
 337   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector GR32:$src)))),
 338             (MMX_MOVD64rr GR32:$src)>;
 339   let AddedComplexity = 20 in
 340   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector (loadi32 addr:$src))))),
 341             (MMX_MOVD64rm addr:$src)>;
 342 }
 343
 344 // Arithmetic Instructions
 345 defm MMX_PABSB : SS3I_unop_rm_int_mm<0x1C, "pabsb", int_x86_ssse3_pabs_b,
 346                                      MMX_INTALU_ITINS>;
 347 defm MMX_PABSW : SS3I_unop_rm_int_mm<0x1D, "pabsw", int_x86_ssse3_pabs_w,
 348                                      MMX_INTALU_ITINS>;
 349 defm MMX_PABSD : SS3I_unop_rm_int_mm<0x1E, "pabsd", int_x86_ssse3_pabs_d,
 350                                      MMX_INTALU_ITINS>;
 351 // -- Addition
 352 defm MMX_PADDB : MMXI_binop_rm_int<0xFC, "paddb", int_x86_mmx_padd_b,
 353                                    MMX_INTALU_ITINS, 1>;
 354 defm MMX_PADDW : MMXI_binop_rm_int<0xFD, "paddw", int_x86_mmx_padd_w,
 355                                    MMX_INTALU_ITINS, 1>;
 356 defm MMX_PADDD : MMXI_binop_rm_int<0xFE, "paddd", int_x86_mmx_padd_d,
 357                                    MMX_INTALU_ITINS, 1>;
 358 defm MMX_PADDQ : MMXI_binop_rm_int<0xD4, "paddq", int_x86_mmx_padd_q,
 359                                    MMX_INTALUQ_ITINS, 1>;
 360 defm MMX_PADDSB  : MMXI_binop_rm_int<0xEC, "paddsb" , int_x86_mmx_padds_b,
 361                                    MMX_INTALU_ITINS, 1>;
 362 defm MMX_PADDSW  : MMXI_binop_rm_int<0xED, "paddsw" , int_x86_mmx_padds_w,
 363                                    MMX_INTALU_ITINS, 1>;
 364
 365 defm MMX_PADDUSB : MMXI_binop_rm_int<0xDC, "paddusb", int_x86_mmx_paddus_b,
 366                                    MMX_INTALU_ITINS, 1>;
 367 defm MMX_PADDUSW : MMXI_binop_rm_int<0xDD, "paddusw", int_x86_mmx_paddus_w,
 368                                    MMX_INTALU_ITINS, 1>;
 369
 370 defm MMX_PHADDW  : SS3I_binop_rm_int_mm<0x01, "phaddw", int_x86_ssse3_phadd_w,
 371                                    MMX_PHADDSUBW>;
 372 defm MMX_PHADD   : SS3I_binop_rm_int_mm<0x02, "phaddd", int_x86_ssse3_phadd_d,
 373                                    MMX_PHADDSUBD>;
 374 defm MMX_PHADDSW : SS3I_binop_rm_int_mm<0x03, "phaddsw",int_x86_ssse3_phadd_sw,
 375                                    MMX_PHADDSUBW>;
 376
 377
 378 // -- Subtraction
 379 defm MMX_PSUBB : MMXI_binop_rm_int<0xF8, "psubb", int_x86_mmx_psub_b,
 380                                    MMX_INTALU_ITINS>;
 381 defm MMX_PSUBW : MMXI_binop_rm_int<0xF9, "psubw", int_x86_mmx_psub_w,
 382                                    MMX_INTALU_ITINS>;
 383 defm MMX_PSUBD : MMXI_binop_rm_int<0xFA, "psubd", int_x86_mmx_psub_d,
 384                                    MMX_INTALU_ITINS>;
 385 defm MMX_PSUBQ : MMXI_binop_rm_int<0xFB, "psubq", int_x86_mmx_psub_q,
 386                                    MMX_INTALUQ_ITINS>;
 387
 388 defm MMX_PSUBSB  : MMXI_binop_rm_int<0xE8, "psubsb" , int_x86_mmx_psubs_b,
 389                                    MMX_INTALU_ITINS>;
 390 defm MMX_PSUBSW  : MMXI_binop_rm_int<0xE9, "psubsw" , int_x86_mmx_psubs_w,
 391                                    MMX_INTALU_ITINS>;
 392
 393 defm MMX_PSUBUSB : MMXI_binop_rm_int<0xD8, "psubusb", int_x86_mmx_psubus_b,
 394                                    MMX_INTALU_ITINS>;
 395 defm MMX_PSUBUSW : MMXI_binop_rm_int<0xD9, "psubusw", int_x86_mmx_psubus_w,
 396                                    MMX_INTALU_ITINS>;
 397
 398 defm MMX_PHSUBW  : SS3I_binop_rm_int_mm<0x05, "phsubw", int_x86_ssse3_phsub_w,
 399                                    MMX_PHADDSUBW>;
 400 defm MMX_PHSUBD  : SS3I_binop_rm_int_mm<0x06, "phsubd", int_x86_ssse3_phsub_d,
 401                                    MMX_PHADDSUBD>;
 402 defm MMX_PHSUBSW : SS3I_binop_rm_int_mm<0x07, "phsubsw",int_x86_ssse3_phsub_sw,
 403                                    MMX_PHADDSUBW>;
 404
 405 // -- Multiplication
 406 defm MMX_PMULLW  : MMXI_binop_rm_int<0xD5, "pmullw", int_x86_mmx_pmull_w,
 407                                      MMX_PMUL_ITINS, 1>;
 408
 409 defm MMX_PMULHW  : MMXI_binop_rm_int<0xE5, "pmulhw",  int_x86_mmx_pmulh_w,
 410                                      MMX_PMUL_ITINS, 1>;
 411 defm MMX_PMULHUW : MMXI_binop_rm_int<0xE4, "pmulhuw", int_x86_mmx_pmulhu_w,
 412                                      MMX_PMUL_ITINS, 1>;
 413 defm MMX_PMULUDQ : MMXI_binop_rm_int<0xF4, "pmuludq", int_x86_mmx_pmulu_dq,
 414                                      MMX_PMUL_ITINS, 1>;
 415 let isCommutable = 1 in
 416 defm MMX_PMULHRSW : SS3I_binop_rm_int_mm<0x0B, "pmulhrsw",
 417                                      int_x86_ssse3_pmul_hr_sw, MMX_PMUL_ITINS>;
 418
 419 // -- Miscellanea
 420 defm MMX_PMADDWD : MMXI_binop_rm_int<0xF5, "pmaddwd", int_x86_mmx_pmadd_wd,
 421                                      MMX_PMUL_ITINS, 1>;
 422
 423 defm MMX_PMADDUBSW : SS3I_binop_rm_int_mm<0x04, "pmaddubsw",
 424                                      int_x86_ssse3_pmadd_ub_sw, MMX_PMUL_ITINS>;
 425 defm MMX_PAVGB   : MMXI_binop_rm_int<0xE0, "pavgb", int_x86_mmx_pavg_b,
 426                                      MMX_MISC_FUNC_ITINS, 1>;
 427 defm MMX_PAVGW   : MMXI_binop_rm_int<0xE3, "pavgw", int_x86_mmx_pavg_w,
 428                                      MMX_MISC_FUNC_ITINS, 1>;
 429
 430 defm MMX_PMINUB  : MMXI_binop_rm_int<0xDA, "pminub", int_x86_mmx_pminu_b,
 431                                      MMX_MISC_FUNC_ITINS, 1>;
 432 defm MMX_PMINSW  : MMXI_binop_rm_int<0xEA, "pminsw", int_x86_mmx_pmins_w,
 433                                      MMX_MISC_FUNC_ITINS, 1>;
 434
 435 defm MMX_PMAXUB  : MMXI_binop_rm_int<0xDE, "pmaxub", int_x86_mmx_pmaxu_b,
 436                                      MMX_MISC_FUNC_ITINS, 1>;
 437 defm MMX_PMAXSW  : MMXI_binop_rm_int<0xEE, "pmaxsw", int_x86_mmx_pmaxs_w,
 438                                      MMX_MISC_FUNC_ITINS, 1>;
 439
 440 defm MMX_PSADBW  : MMXI_binop_rm_int<0xF6, "psadbw", int_x86_mmx_psad_bw,
 441                                      MMX_PSADBW_ITINS, 1>;
 442
 443 defm MMX_PSIGNB :  SS3I_binop_rm_int_mm<0x08, "psignb", int_x86_ssse3_psign_b,
 444                                         MMX_MISC_FUNC_ITINS>;
 445 defm MMX_PSIGNW :  SS3I_binop_rm_int_mm<0x09, "psignw", int_x86_ssse3_psign_w,
 446                                         MMX_MISC_FUNC_ITINS>;
 447 defm MMX_PSIGND :  SS3I_binop_rm_int_mm<0x0A, "psignd", int_x86_ssse3_psign_d,
 448                                         MMX_MISC_FUNC_ITINS>;
 449 let Constraints = "$src1 = $dst" in
 450   defm MMX_PALIGN : ssse3_palign_mm<"palignr", int_x86_mmx_palignr_b>;
 451
 452 // Logical Instructions
 453 defm MMX_PAND : MMXI_binop_rm_int<0xDB, "pand", int_x86_mmx_pand,
 454                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 455 defm MMX_POR  : MMXI_binop_rm_int<0xEB, "por" , int_x86_mmx_por,
 456                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 457 defm MMX_PXOR : MMXI_binop_rm_int<0xEF, "pxor", int_x86_mmx_pxor,
 458                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 459 defm MMX_PANDN : MMXI_binop_rm_int<0xDF, "pandn", int_x86_mmx_pandn,
 460                                   MMX_INTALU_ITINS_VECLOGICSCHED>;
 461
 462 // Shift Instructions
 463 defm MMX_PSRLW : MMXI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
 464                                     int_x86_mmx_psrl_w, int_x86_mmx_psrli_w,
 465                                     MMX_SHIFT_ITINS>;
 466 defm MMX_PSRLD : MMXI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
 467                                     int_x86_mmx_psrl_d, int_x86_mmx_psrli_d,
 468                                     MMX_SHIFT_ITINS>;
 469 defm MMX_PSRLQ : MMXI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
 470                                     int_x86_mmx_psrl_q, int_x86_mmx_psrli_q,
 471                                     MMX_SHIFT_ITINS>;
 472
 473 def : Pat<(int_x86_mmx_psrl_w VR64:$src1, (load_mvmmx addr:$src2)),
 474           (MMX_PSRLWrm VR64:$src1, addr:$src2)>;
 475 def : Pat<(int_x86_mmx_psrl_d VR64:$src1, (load_mvmmx addr:$src2)),
 476           (MMX_PSRLDrm VR64:$src1, addr:$src2)>;
 477 def : Pat<(int_x86_mmx_psrl_q VR64:$src1, (load_mvmmx addr:$src2)),
 478           (MMX_PSRLQrm VR64:$src1, addr:$src2)>;
 479
 480 defm MMX_PSLLW : MMXI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
 481                                     int_x86_mmx_psll_w, int_x86_mmx_pslli_w,
 482                                     MMX_SHIFT_ITINS>;
 483 defm MMX_PSLLD : MMXI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
 484                                     int_x86_mmx_psll_d, int_x86_mmx_pslli_d,
 485                                     MMX_SHIFT_ITINS>;
 486 defm MMX_PSLLQ : MMXI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
 487                                     int_x86_mmx_psll_q, int_x86_mmx_pslli_q,
 488                                     MMX_SHIFT_ITINS>;
 489
 490 def : Pat<(int_x86_mmx_psll_w VR64:$src1, (load_mvmmx addr:$src2)),
 491           (MMX_PSLLWrm VR64:$src1, addr:$src2)>;
 492 def : Pat<(int_x86_mmx_psll_d VR64:$src1, (load_mvmmx addr:$src2)),
 493           (MMX_PSLLDrm VR64:$src1, addr:$src2)>;
 494 def : Pat<(int_x86_mmx_psll_q VR64:$src1, (load_mvmmx addr:$src2)),
 495           (MMX_PSLLQrm VR64:$src1, addr:$src2)>;
 496
 497 defm MMX_PSRAW : MMXI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
 498                                     int_x86_mmx_psra_w, int_x86_mmx_psrai_w,
 499                                     MMX_SHIFT_ITINS>;
 500 defm MMX_PSRAD : MMXI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
 501                                     int_x86_mmx_psra_d, int_x86_mmx_psrai_d,
 502                                     MMX_SHIFT_ITINS>;
 503
 504 def : Pat<(int_x86_mmx_psra_w VR64:$src1, (load_mvmmx addr:$src2)),
 505           (MMX_PSRAWrm VR64:$src1, addr:$src2)>;
 506 def : Pat<(int_x86_mmx_psra_d VR64:$src1, (load_mvmmx addr:$src2)),
 507           (MMX_PSRADrm VR64:$src1, addr:$src2)>;
 508
 509 // Comparison Instructions
 510 defm MMX_PCMPEQB : MMXI_binop_rm_int<0x74, "pcmpeqb", int_x86_mmx_pcmpeq_b,
 511                                      MMX_INTALU_ITINS>;
 512 defm MMX_PCMPEQW : MMXI_binop_rm_int<0x75, "pcmpeqw", int_x86_mmx_pcmpeq_w,
 513                                      MMX_INTALU_ITINS>;
 514 defm MMX_PCMPEQD : MMXI_binop_rm_int<0x76, "pcmpeqd", int_x86_mmx_pcmpeq_d,
 515                                      MMX_INTALU_ITINS>;
 516
 517 defm MMX_PCMPGTB : MMXI_binop_rm_int<0x64, "pcmpgtb", int_x86_mmx_pcmpgt_b,
 518                                      MMX_INTALU_ITINS>;
 519 defm MMX_PCMPGTW : MMXI_binop_rm_int<0x65, "pcmpgtw", int_x86_mmx_pcmpgt_w,
 520                                      MMX_INTALU_ITINS>;
 521 defm MMX_PCMPGTD : MMXI_binop_rm_int<0x66, "pcmpgtd", int_x86_mmx_pcmpgt_d,
 522                                      MMX_INTALU_ITINS>;
 523
 524 // -- Unpack Instructions
 525 defm MMX_PUNPCKHBW : MMXI_binop_rm_int<0x68, "punpckhbw",
 526                                        int_x86_mmx_punpckhbw,
 527                                        MMX_UNPCK_H_ITINS>;
 528 defm MMX_PUNPCKHWD : MMXI_binop_rm_int<0x69, "punpckhwd",
 529                                        int_x86_mmx_punpckhwd,
 530                                        MMX_UNPCK_H_ITINS>;
 531 defm MMX_PUNPCKHDQ : MMXI_binop_rm_int<0x6A, "punpckhdq",
 532                                        int_x86_mmx_punpckhdq,
 533                                        MMX_UNPCK_H_ITINS>;
 534 defm MMX_PUNPCKLBW : MMXI_binop_rm_int<0x60, "punpcklbw",
 535                                        int_x86_mmx_punpcklbw,
 536                                        MMX_UNPCK_L_ITINS>;
 537 defm MMX_PUNPCKLWD : MMXI_binop_rm_int<0x61, "punpcklwd",
 538                                        int_x86_mmx_punpcklwd,
 539                                        MMX_UNPCK_L_ITINS>;
 540 defm MMX_PUNPCKLDQ : MMXI_binop_rm_int<0x62, "punpckldq",
 541                                        int_x86_mmx_punpckldq,
 542                                        MMX_UNPCK_L_ITINS>;
 543
 544 // -- Pack Instructions
 545 defm MMX_PACKSSWB : MMXI_binop_rm_int<0x63, "packsswb", int_x86_mmx_packsswb,
 546                                       MMX_PCK_ITINS>;
 547 defm MMX_PACKSSDW : MMXI_binop_rm_int<0x6B, "packssdw", int_x86_mmx_packssdw,
 548                                       MMX_PCK_ITINS>;
 549 defm MMX_PACKUSWB : MMXI_binop_rm_int<0x67, "packuswb", int_x86_mmx_packuswb,
 550                                       MMX_PCK_ITINS>;
 551
 552 // -- Shuffle Instructions
 553 defm MMX_PSHUFB : SS3I_binop_rm_int_mm<0x00, "pshufb", int_x86_ssse3_pshuf_b,
 554                                        MMX_PSHUF_ITINS>;
 555
 556 def MMX_PSHUFWri : MMXIi8<0x70, MRMSrcReg,
 557                           (outs VR64:$dst), (ins VR64:$src1, u8imm:$src2),
 558                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 559                           [(set VR64:$dst,
 560                              (int_x86_sse_pshuf_w VR64:$src1, imm:$src2))],
 561                           IIC_MMX_PSHUF>, Sched<[WriteShuffle]>;
 562 def MMX_PSHUFWmi : MMXIi8<0x70, MRMSrcMem,
 563                           (outs VR64:$dst), (ins i64mem:$src1, u8imm:$src2),
 564                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 565                           [(set VR64:$dst,
 566                              (int_x86_sse_pshuf_w (load_mmx addr:$src1),
 567                                                    imm:$src2))],
 568                           IIC_MMX_PSHUF>, Sched<[WriteShuffleLd]>;
 569
 570
 571
 572
 573 // -- Conversion Instructions
 574 defm MMX_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 575                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 576                       MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 577 defm MMX_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 578                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 579                       MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 580 defm MMX_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 581                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 582                        MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 583 defm MMX_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 584                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 585                        MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 586 defm MMX_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 587                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 588                          MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 589 let Constraints = "$src1 = $dst" in {
 590   defm MMX_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 591                          int_x86_sse_cvtpi2ps,
 592                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 593                           SSEPackedSingle>, PS;
 594 }
 595
 596 // Extract / Insert
 597 def MMX_PEXTRWirri: MMXIi8<0xC5, MRMSrcReg,
 598                        (outs GR32orGR64:$dst), (ins VR64:$src1, i32u8imm:$src2),
 599                        "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 600                        [(set GR32orGR64:$dst, (int_x86_mmx_pextr_w VR64:$src1,
 601                                                imm:$src2))],
 602                        IIC_MMX_PEXTR>, Sched<[WriteShuffle]>;
 603 let Constraints = "$src1 = $dst" in {
 604   def MMX_PINSRWirri : MMXIi8<0xC4, MRMSrcReg,
 605                       (outs VR64:$dst),
 606                       (ins VR64:$src1, GR32orGR64:$src2, i32u8imm:$src3),
 607                       "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 608                       [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 609                                         GR32orGR64:$src2, imm:$src3))],
 610                       IIC_MMX_PINSRW>, Sched<[WriteShuffle]>;
 611
 612   def MMX_PINSRWirmi : MMXIi8<0xC4, MRMSrcMem,
 613                      (outs VR64:$dst),
 614                      (ins VR64:$src1, i16mem:$src2, i32u8imm:$src3),
 615                      "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 616                      [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 617                                          (i32 (anyext (loadi16 addr:$src2))),
 618                                        imm:$src3))],
 619                      IIC_MMX_PINSRW>, Sched<[WriteShuffleLd, ReadAfterLd]>;
 620 }
 621
 622 // Mask creation
 623 def MMX_PMOVMSKBrr : MMXI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
 624                           (ins VR64:$src),
 625                           "pmovmskb\t{$src, $dst|$dst, $src}",
 626                           [(set GR32orGR64:$dst,
 627                                 (int_x86_mmx_pmovmskb VR64:$src))]>;
 628
 629
 630 // Low word of XMM to MMX.
 631 def MMX_X86movdq2q : SDNode<"X86ISD::MOVDQ2Q", SDTypeProfile<1, 1,
 632                             [SDTCisVT<0, x86mmx>, SDTCisVT<1, v2i64>]>>;
 633
 634 def : Pat<(x86mmx (MMX_X86movdq2q VR128:$src)),
 635           (x86mmx (MMX_MOVDQ2Qrr VR128:$src))>;
 636
 637 def : Pat<(x86mmx (MMX_X86movdq2q (loadv2i64 addr:$src))),
 638           (x86mmx (MMX_MOVQ64rm addr:$src))>;
 639
 640 // Misc.
 641 let SchedRW = [WriteShuffle] in {
 642 let Uses = [EDI] in
 643 def MMX_MASKMOVQ : MMXI32<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 644                           "maskmovq\t{$mask, $src|$src, $mask}",
 645                           [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, EDI)],
 646                           IIC_MMX_MASKMOV>;
 647 let Uses = [RDI] in
 648 def MMX_MASKMOVQ64: MMXI64<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 649                            "maskmovq\t{$mask, $src|$src, $mask}",
 650                            [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, RDI)],
 651                            IIC_MMX_MASKMOV>;
 652 }
 653
 654 // 64-bit bit convert.
 655 let Predicates = [HasSSE2] in {
 656 def : Pat<(x86mmx (bitconvert (i64 GR64:$src))),
 657           (MMX_MOVD64to64rr GR64:$src)>;
 658 def : Pat<(i64 (bitconvert (x86mmx VR64:$src))),
 659           (MMX_MOVD64from64rr VR64:$src)>;
 660 def : Pat<(f64 (bitconvert (x86mmx VR64:$src))),
 661           (MMX_MOVQ2FR64rr VR64:$src)>;
 662 def : Pat<(x86mmx (bitconvert (f64 FR64:$src))),
 663           (MMX_MOVFR642Qrr FR64:$src)>;
 664 }
 665
 666