lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209
 210 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 211 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 212
 213 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 217                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218
 219 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 220                         [SDNPHasChain]>;
 221
 222 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 223                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 224                                                      SDTCisPtrTy<1>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 227                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 228                                 [SDNPHasChain, SDNPSideEffect]>;
 229
 230 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 231                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 232
 233 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 236 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 237                           [SDNPCommutative]>;
 238 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 239                           [SDNPCommutative]>;
 240 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 241 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 242
 243 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 244 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 245 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 246                           [SDNPCommutative]>;
 247 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 248                           [SDNPCommutative]>;
 249 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 252
 253 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 254 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 255 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 256
 257 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 258
 259 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 260                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 261
 262 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 263                           [SDNPHasChain]>;
 264
 265 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 266                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 267
 268 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 269                         [SDNPHasChain, SDNPOutGlue]>;
 270
 271 //===----------------------------------------------------------------------===//
 272 // X86 Operand Definitions.
 273 //
 274
 275 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 276 // the index operand of an address, to conform to x86 encoding restrictions.
 277 def ptr_rc_nosp : PointerLikeRegClass<1>;
 278
 279 // *mem - Operand definitions for the funky X86 addressing mode operands.
 280 //
 281 def X86MemAsmOperand : AsmOperandClass {
 282  let Name = "Mem"; let PredicateMethod = "isMem";
 283 }
 284 def X86Mem8AsmOperand : AsmOperandClass {
 285   let Name = "Mem8"; let PredicateMethod = "isMem8";
 286 }
 287 def X86Mem16AsmOperand : AsmOperandClass {
 288   let Name = "Mem16"; let PredicateMethod = "isMem16";
 289 }
 290 def X86Mem32AsmOperand : AsmOperandClass {
 291   let Name = "Mem32"; let PredicateMethod = "isMem32";
 292 }
 293 def X86Mem64AsmOperand : AsmOperandClass {
 294   let Name = "Mem64"; let PredicateMethod = "isMem64";
 295 }
 296 def X86Mem80AsmOperand : AsmOperandClass {
 297   let Name = "Mem80"; let PredicateMethod = "isMem80";
 298 }
 299 def X86Mem128AsmOperand : AsmOperandClass {
 300   let Name = "Mem128"; let PredicateMethod = "isMem128";
 301 }
 302 def X86Mem256AsmOperand : AsmOperandClass {
 303   let Name = "Mem256"; let PredicateMethod = "isMem256";
 304 }
 305
 306 // Gather mem operands
 307 def X86MemVX32Operand : AsmOperandClass {
 308   let Name = "MemVX32"; let PredicateMethod = "isMemVX32";
 309 }
 310 def X86MemVY32Operand : AsmOperandClass {
 311   let Name = "MemVY32"; let PredicateMethod = "isMemVY32";
 312 }
 313 def X86MemVX64Operand : AsmOperandClass {
 314   let Name = "MemVX64"; let PredicateMethod = "isMemVX64";
 315 }
 316 def X86MemVY64Operand : AsmOperandClass {
 317   let Name = "MemVY64"; let PredicateMethod = "isMemVY64";
 318 }
 319
 320 def X86AbsMemAsmOperand : AsmOperandClass {
 321   let Name = "AbsMem";
 322   let SuperClasses = [X86MemAsmOperand];
 323 }
 324 class X86MemOperand<string printMethod> : Operand<iPTR> {
 325   let PrintMethod = printMethod;
 326   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 327   let ParserMatchClass = X86MemAsmOperand;
 328 }
 329
 330 let OperandType = "OPERAND_MEMORY" in {
 331 def opaque32mem : X86MemOperand<"printopaquemem">;
 332 def opaque48mem : X86MemOperand<"printopaquemem">;
 333 def opaque80mem : X86MemOperand<"printopaquemem">;
 334 def opaque512mem : X86MemOperand<"printopaquemem">;
 335
 336 def i8mem   : X86MemOperand<"printi8mem"> {
 337   let ParserMatchClass = X86Mem8AsmOperand; }
 338 def i16mem  : X86MemOperand<"printi16mem"> {
 339   let ParserMatchClass = X86Mem16AsmOperand; }
 340 def i32mem  : X86MemOperand<"printi32mem"> {
 341   let ParserMatchClass = X86Mem32AsmOperand; }
 342 def i64mem  : X86MemOperand<"printi64mem"> {
 343   let ParserMatchClass = X86Mem64AsmOperand; }
 344 def i128mem : X86MemOperand<"printi128mem"> {
 345   let ParserMatchClass = X86Mem128AsmOperand; }
 346 def i256mem : X86MemOperand<"printi256mem"> {
 347   let ParserMatchClass = X86Mem256AsmOperand; }
 348 def f32mem  : X86MemOperand<"printf32mem"> {
 349   let ParserMatchClass = X86Mem32AsmOperand; }
 350 def f64mem  : X86MemOperand<"printf64mem"> {
 351   let ParserMatchClass = X86Mem64AsmOperand; }
 352 def f80mem  : X86MemOperand<"printf80mem"> {
 353   let ParserMatchClass = X86Mem80AsmOperand; }
 354 def f128mem : X86MemOperand<"printf128mem"> {
 355   let ParserMatchClass = X86Mem128AsmOperand; }
 356 def f256mem : X86MemOperand<"printf256mem">{
 357   let ParserMatchClass = X86Mem256AsmOperand; }
 358
 359 // Gather mem operands
 360 def vx32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVX32Operand; }
 363 def vy32mem : X86MemOperand<"printi32mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVY32Operand; }
 366 def vx64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVX64Operand; }
 369 def vy64mem : X86MemOperand<"printi64mem">{
 370   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 371   let ParserMatchClass = X86MemVY64Operand; }
 372 }
 373
 374 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 375 // plain GR64, so that it doesn't potentially require a REX prefix.
 376 def i8mem_NOREX : Operand<i64> {
 377   let PrintMethod = "printi8mem";
 378   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 379   let ParserMatchClass = X86Mem8AsmOperand;
 380   let OperandType = "OPERAND_MEMORY";
 381 }
 382
 383 // GPRs available for tailcall.
 384 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 385 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 386
 387 // Special i32mem for addresses of load folding tail calls. These are not
 388 // allowed to use callee-saved registers since they must be scheduled
 389 // after callee-saved register are popped.
 390 def i32mem_TC : Operand<i32> {
 391   let PrintMethod = "printi32mem";
 392   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 393                        i32imm, i8imm);
 394   let ParserMatchClass = X86Mem32AsmOperand;
 395   let OperandType = "OPERAND_MEMORY";
 396 }
 397
 398 // Special i64mem for addresses of load folding tail calls. These are not
 399 // allowed to use callee-saved registers since they must be scheduled
 400 // after callee-saved register are popped.
 401 def i64mem_TC : Operand<i64> {
 402   let PrintMethod = "printi64mem";
 403   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 404                        ptr_rc_tailcall, i32imm, i8imm);
 405   let ParserMatchClass = X86Mem64AsmOperand;
 406   let OperandType = "OPERAND_MEMORY";
 407 }
 408
 409 let OperandType = "OPERAND_PCREL",
 410     ParserMatchClass = X86AbsMemAsmOperand,
 411     PrintMethod = "printPCRelImm" in {
 412 def i32imm_pcrel : Operand<i32>;
 413 def i16imm_pcrel : Operand<i16>;
 414
 415 def offset8 : Operand<i64>;
 416 def offset16 : Operand<i64>;
 417 def offset32 : Operand<i64>;
 418 def offset64 : Operand<i64>;
 419
 420 // Branch targets have OtherVT type and print as pc-relative values.
 421 def brtarget : Operand<OtherVT>;
 422 def brtarget8 : Operand<OtherVT>;
 423
 424 }
 425
 426 def SSECC : Operand<i8> {
 427   let PrintMethod = "printSSECC";
 428   let OperandType = "OPERAND_IMMEDIATE";
 429 }
 430
 431 def AVXCC : Operand<i8> {
 432   let PrintMethod = "printAVXCC";
 433   let OperandType = "OPERAND_IMMEDIATE";
 434 }
 435
 436 class ImmSExtAsmOperandClass : AsmOperandClass {
 437   let SuperClasses = [ImmAsmOperand];
 438   let RenderMethod = "addImmOperands";
 439 }
 440
 441 class ImmZExtAsmOperandClass : AsmOperandClass {
 442   let SuperClasses = [ImmAsmOperand];
 443   let RenderMethod = "addImmOperands";
 444 }
 445
 446 // Sign-extended immediate classes. We don't need to define the full lattice
 447 // here because there is no instruction with an ambiguity between ImmSExti64i32
 448 // and ImmSExti32i8.
 449 //
 450 // The strange ranges come from the fact that the assembler always works with
 451 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 452 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 453
 454 // [0, 0x7FFFFFFF]                                            |
 455 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 456 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 457   let Name = "ImmSExti64i32";
 458 }
 459
 460 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 461 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 462 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 463   let Name = "ImmSExti16i8";
 464   let SuperClasses = [ImmSExti64i32AsmOperand];
 465 }
 466
 467 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 468 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 469 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 470   let Name = "ImmSExti32i8";
 471 }
 472
 473 // [0, 0x000000FF]
 474 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 475   let Name = "ImmZExtu32u8";
 476 }
 477
 478
 479 // [0, 0x0000007F]                                            |
 480 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 481 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 482   let Name = "ImmSExti64i8";
 483   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 484                       ImmSExti64i32AsmOperand];
 485 }
 486
 487 // A couple of more descriptive operand definitions.
 488 // 16-bits but only 8 bits are significant.
 489 def i16i8imm  : Operand<i16> {
 490   let ParserMatchClass = ImmSExti16i8AsmOperand;
 491   let OperandType = "OPERAND_IMMEDIATE";
 492 }
 493 // 32-bits but only 8 bits are significant.
 494 def i32i8imm  : Operand<i32> {
 495   let ParserMatchClass = ImmSExti32i8AsmOperand;
 496   let OperandType = "OPERAND_IMMEDIATE";
 497 }
 498 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 499 def u32u8imm  : Operand<i32> {
 500   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 501   let OperandType = "OPERAND_IMMEDIATE";
 502 }
 503
 504 // 64-bits but only 32 bits are significant.
 505 def i64i32imm  : Operand<i64> {
 506   let ParserMatchClass = ImmSExti64i32AsmOperand;
 507   let OperandType = "OPERAND_IMMEDIATE";
 508 }
 509
 510 // 64-bits but only 32 bits are significant, and those bits are treated as being
 511 // pc relative.
 512 def i64i32imm_pcrel : Operand<i64> {
 513   let PrintMethod = "printPCRelImm";
 514   let ParserMatchClass = X86AbsMemAsmOperand;
 515   let OperandType = "OPERAND_PCREL";
 516 }
 517
 518 // 64-bits but only 8 bits are significant.
 519 def i64i8imm   : Operand<i64> {
 520   let ParserMatchClass = ImmSExti64i8AsmOperand;
 521   let OperandType = "OPERAND_IMMEDIATE";
 522 }
 523
 524 def lea64_32mem : Operand<i32> {
 525   let PrintMethod = "printi32mem";
 526   let AsmOperandLowerMethod = "lower_lea64_32mem";
 527   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 528   let ParserMatchClass = X86MemAsmOperand;
 529 }
 530
 531 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 532 def lea64mem : Operand<i64> {
 533   let PrintMethod = "printi64mem";
 534   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 535   let ParserMatchClass = X86MemAsmOperand;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // X86 Complex Pattern Definitions.
 541 //
 542
 543 // Define X86 specific addressing mode.
 544 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 545 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 546                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 547                                []>;
 548 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 549 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 550                                   [add, sub, mul, X86mul_imm, shl, or,
 551                                    frameindex, X86WrapperRIP],
 552                                   []>;
 553
 554 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 555                                [tglobaltlsaddr], []>;
 556
 557 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 558                                [tglobaltlsaddr], []>;
 559
 560 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 561                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 562                          X86WrapperRIP], []>;
 563
 564 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 565                                [tglobaltlsaddr], []>;
 566
 567 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 568                                [tglobaltlsaddr], []>;
 569
 570 //===----------------------------------------------------------------------===//
 571 // X86 Instruction Predicate Definitions.
 572 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 573 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 574
 575 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 576 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 577 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 578 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 579 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 580 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 581 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 582 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 583 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 584 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 585 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 586 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 587 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 588 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 589 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 590 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 591 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 592 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 593 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 594
 595 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 596 def HasAES       : Predicate<"Subtarget->hasAES()">;
 597 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 598 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 599 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 600 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 601 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 602 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 603 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 604 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 605 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 606 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 607 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 608 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 609 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 610 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 611 def HasADX       : Predicate<"Subtarget->hasADX()">;
 612 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 613 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 614 def HasPrefetchW : Predicate<"Subtarget->has3DNow() || Subtarget->hasPRFCHW()">;
 615 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 616 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 617 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 618 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 619                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 620 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 621                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 622 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 623 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 624 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 625 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 626 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 627 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 628                              "TM.getCodeModel() != CodeModel::Kernel">;
 629 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 630                              "TM.getCodeModel() == CodeModel::Kernel">;
 631 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 632 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 633 def OptForSize   : Predicate<"OptForSize">;
 634 def OptForSpeed  : Predicate<"!OptForSize">;
 635 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 636 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 637 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 638
 639 //===----------------------------------------------------------------------===//
 640 // X86 Instruction Format Definitions.
 641 //
 642
 643 include "X86InstrFormats.td"
 644
 645 //===----------------------------------------------------------------------===//
 646 // Pattern fragments.
 647 //
 648
 649 // X86 specific condition code. These correspond to CondCode in
 650 // X86InstrInfo.h. They must be kept in synch.
 651 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 652 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 653 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 654 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 655 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 656 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 657 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 658 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 659 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 660 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 661 def X86_COND_NO  : PatLeaf<(i8 10)>;
 662 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 663 def X86_COND_NS  : PatLeaf<(i8 12)>;
 664 def X86_COND_O   : PatLeaf<(i8 13)>;
 665 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 666 def X86_COND_S   : PatLeaf<(i8 15)>;
 667
 668 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 669   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 670   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 671   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 672 }
 673
 674 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 675
 676
 677 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 678 // unsigned field.
 679 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 680
 681 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 682   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 683 }]>;
 684
 685 // Helper fragments for loads.
 686 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 687 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 688 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 689   LoadSDNode *LD = cast<LoadSDNode>(N);
 690   ISD::LoadExtType ExtType = LD->getExtensionType();
 691   if (ExtType == ISD::NON_EXTLOAD)
 692     return true;
 693   if (ExtType == ISD::EXTLOAD)
 694     return LD->getAlignment() >= 2 && !LD->isVolatile();
 695   return false;
 696 }]>;
 697
 698 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 699   LoadSDNode *LD = cast<LoadSDNode>(N);
 700   ISD::LoadExtType ExtType = LD->getExtensionType();
 701   if (ExtType == ISD::EXTLOAD)
 702     return LD->getAlignment() >= 2 && !LD->isVolatile();
 703   return false;
 704 }]>;
 705
 706 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 707   LoadSDNode *LD = cast<LoadSDNode>(N);
 708   ISD::LoadExtType ExtType = LD->getExtensionType();
 709   if (ExtType == ISD::NON_EXTLOAD)
 710     return true;
 711   if (ExtType == ISD::EXTLOAD)
 712     return LD->getAlignment() >= 4 && !LD->isVolatile();
 713   return false;
 714 }]>;
 715
 716 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 717 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 718 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 719 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 720 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 721
 722 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 723 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 724 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 725 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 726 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 727 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 728
 729 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 730 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 731 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 732 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 733 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 734 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 735 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 736 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 737 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 738 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 739
 740 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 741 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 742 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 743 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 744 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 745 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 746 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 747 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 748 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 749 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 750
 751
 752 // An 'and' node with a single use.
 753 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 754   return N->hasOneUse();
 755 }]>;
 756 // An 'srl' node with a single use.
 757 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 758   return N->hasOneUse();
 759 }]>;
 760 // An 'trunc' node with a single use.
 761 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 762   return N->hasOneUse();
 763 }]>;
 764
 765 //===----------------------------------------------------------------------===//
 766 // Instruction list.
 767 //
 768
 769 // Nop
 770 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 771   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 772   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 773                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 774   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 775                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 776 }
 777
 778
 779 // Constructing a stack frame.
 780 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 781                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 782
 783 let SchedRW = [WriteALU] in {
 784 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 785 def LEAVE    : I<0xC9, RawFrm,
 786                  (outs), (ins), "leave", [], IIC_LEAVE>,
 787                  Requires<[In32BitMode]>;
 788
 789 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 790 def LEAVE64  : I<0xC9, RawFrm,
 791                  (outs), (ins), "leave", [], IIC_LEAVE>,
 792                  Requires<[In64BitMode]>;
 793 } // SchedRW
 794
 795 //===----------------------------------------------------------------------===//
 796 //  Miscellaneous Instructions.
 797 //
 798
 799 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 800 let mayLoad = 1, SchedRW = [WriteLoad] in {
 801 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 802                 IIC_POP_REG16>, OpSize;
 803 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 804                 IIC_POP_REG>;
 805 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 806                 IIC_POP_REG>, OpSize;
 807 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 808                 IIC_POP_MEM>, OpSize;
 809 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 810                 IIC_POP_REG>;
 811 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 812                 IIC_POP_MEM>;
 813
 814 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 815 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 816                Requires<[In32BitMode]>;
 817 } // mayLoad, SchedRW
 818
 819 let mayStore = 1, SchedRW = [WriteStore] in {
 820 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 821                  IIC_PUSH_REG>, OpSize;
 822 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 823                  IIC_PUSH_REG>;
 824 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 825                  IIC_PUSH_REG>, OpSize;
 826 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 827                  IIC_PUSH_MEM>,
 828   OpSize;
 829 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 830                  IIC_PUSH_REG>;
 831 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 832                  IIC_PUSH_MEM>;
 833
 834 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 835                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 836 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 837                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 838 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 839                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 840
 841 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 842                  OpSize;
 843 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 844                Requires<[In32BitMode]>;
 845
 846 } // mayStore, SchedRW
 847 }
 848
 849 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 850 let mayLoad = 1, SchedRW = [WriteLoad] in {
 851 def POP64r   : I<0x58, AddRegFrm,
 852                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 853 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 854                 IIC_POP_REG>;
 855 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 856                 IIC_POP_MEM>;
 857 } // mayLoad, SchedRW
 858 let mayStore = 1, SchedRW = [WriteStore] in {
 859 def PUSH64r  : I<0x50, AddRegFrm,
 860                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 861 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 862                  IIC_PUSH_REG>;
 863 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 864                  IIC_PUSH_MEM>;
 865 } // mayStore, SchedRW
 866 }
 867
 868 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
 869     SchedRW = [WriteStore] in {
 870 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 871                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 872 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 873                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 874 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 875                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 876 }
 877
 878 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 879 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 880                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
 881 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 882 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 883                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
 884
 885 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 886     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
 887 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 888                Requires<[In32BitMode]>;
 889 }
 890 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 891     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
 892 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 893                Requires<[In32BitMode]>;
 894 }
 895
 896 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
 897 // GR32 = bswap GR32
 898 def BSWAP32r : I<0xC8, AddRegFrm,
 899                  (outs GR32:$dst), (ins GR32:$src),
 900                  "bswap{l}\t$dst",
 901                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 902
 903 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 904                   "bswap{q}\t$dst",
 905                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 906 } // Constraints = "$src = $dst", SchedRW
 907
 908 // Bit scan instructions.
 909 let Defs = [EFLAGS] in {
 910 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 911                  "bsf{w}\t{$src, $dst|$dst, $src}",
 912                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 913                   IIC_BSF>, TB, OpSize, Sched<[WriteShift]>;
 914 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 915                  "bsf{w}\t{$src, $dst|$dst, $src}",
 916                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 917                   IIC_BSF>, TB, OpSize, Sched<[WriteShiftLd]>;
 918 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 919                  "bsf{l}\t{$src, $dst|$dst, $src}",
 920                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB,
 921                Sched<[WriteShift]>;
 922 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 923                  "bsf{l}\t{$src, $dst|$dst, $src}",
 924                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 925                  IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 926 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 927                   "bsf{q}\t{$src, $dst|$dst, $src}",
 928                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 929                   IIC_BSF>, TB, Sched<[WriteShift]>;
 930 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 931                   "bsf{q}\t{$src, $dst|$dst, $src}",
 932                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 933                   IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 934
 935 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 936                  "bsr{w}\t{$src, $dst|$dst, $src}",
 937                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 938                  TB, OpSize, Sched<[WriteShift]>;
 939 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 940                  "bsr{w}\t{$src, $dst|$dst, $src}",
 941                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 942                  IIC_BSR>, TB,
 943                  OpSize, Sched<[WriteShiftLd]>;
 944 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 945                  "bsr{l}\t{$src, $dst|$dst, $src}",
 946                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB,
 947                Sched<[WriteShift]>;
 948 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 949                  "bsr{l}\t{$src, $dst|$dst, $src}",
 950                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 951                  IIC_BSR>, TB, Sched<[WriteShiftLd]>;
 952 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 953                   "bsr{q}\t{$src, $dst|$dst, $src}",
 954                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB,
 955                Sched<[WriteShift]>;
 956 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 957                   "bsr{q}\t{$src, $dst|$dst, $src}",
 958                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 959                   IIC_BSR>, TB, Sched<[WriteShiftLd]>;
 960 } // Defs = [EFLAGS]
 961
 962 let SchedRW = [WriteMicrocoded] in {
 963 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 964 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 965 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 966 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 967 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 968 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 969 }
 970
 971 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 972 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 973 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 974 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 975 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 976 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 977 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 978 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 979 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 980
 981 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 982 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 983 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 984 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 985
 986 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 987 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 988 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 989 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 990 } // SchedRW
 991
 992 //===----------------------------------------------------------------------===//
 993 //  Move Instructions.
 994 //
 995 let SchedRW = [WriteMove] in {
 996 let neverHasSideEffects = 1 in {
 997 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 998                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 999 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1000                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1001 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1002                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1003 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1004                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1005 }
1006
1007 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1008 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1009                    "mov{b}\t{$src, $dst|$dst, $src}",
1010                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1011 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1012                    "mov{w}\t{$src, $dst|$dst, $src}",
1013                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
1014 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1015                    "mov{l}\t{$src, $dst|$dst, $src}",
1016                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
1017 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1018                     "movabs{q}\t{$src, $dst|$dst, $src}",
1019                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1020 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1021                       "mov{q}\t{$src, $dst|$dst, $src}",
1022                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1023 }
1024 } // SchedRW
1025
1026 let SchedRW = [WriteStore] in {
1027 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1028                    "mov{b}\t{$src, $dst|$dst, $src}",
1029                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1030 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1031                    "mov{w}\t{$src, $dst|$dst, $src}",
1032                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1033 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1034                    "mov{l}\t{$src, $dst|$dst, $src}",
1035                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1036 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1037                       "mov{q}\t{$src, $dst|$dst, $src}",
1038                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1039 } // SchedRW
1040
1041 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1042 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1043 let SchedRW = [WriteALU] in {
1044 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1045                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
1046                    Requires<[In32BitMode]>;
1047 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1048                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
1049                      Requires<[In32BitMode]>;
1050 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1051                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
1052                      Requires<[In32BitMode]>;
1053 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1054                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
1055                   Requires<[In32BitMode]>;
1056 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1057                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
1058                      Requires<[In32BitMode]>;
1059 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1060                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
1061                      Requires<[In32BitMode]>;
1062 }
1063
1064 // FIXME: These definitions are utterly broken
1065 // Just leave them commented out for now because they're useless outside
1066 // of the large code model, and most compilers won't generate the instructions
1067 // in question.
1068 /*
1069 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
1070                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
1071 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
1072                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
1073 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
1074                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1075 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
1076                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1077 */
1078
1079
1080 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
1081 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1082                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1083 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1084                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1085 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1086                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1087 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1088                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1089 }
1090
1091 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1092 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1093                 "mov{b}\t{$src, $dst|$dst, $src}",
1094                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1095 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1096                 "mov{w}\t{$src, $dst|$dst, $src}",
1097                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1098 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1099                 "mov{l}\t{$src, $dst|$dst, $src}",
1100                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1101 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1102                  "mov{q}\t{$src, $dst|$dst, $src}",
1103                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1104 }
1105
1106 let SchedRW = [WriteStore] in {
1107 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1108                 "mov{b}\t{$src, $dst|$dst, $src}",
1109                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1110 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1111                 "mov{w}\t{$src, $dst|$dst, $src}",
1112                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1113 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1114                 "mov{l}\t{$src, $dst|$dst, $src}",
1115                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1116 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1117                  "mov{q}\t{$src, $dst|$dst, $src}",
1118                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1119 } // SchedRW
1120
1121 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1122 // that they can be used for copying and storing h registers, which can't be
1123 // encoded when a REX prefix is present.
1124 let isCodeGenOnly = 1 in {
1125 let neverHasSideEffects = 1 in
1126 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1127                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1128                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1129                    Sched<[WriteMove]>;
1130 let mayStore = 1 in
1131 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1132                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1133                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1134                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1135 let mayLoad = 1, neverHasSideEffects = 1,
1136     canFoldAsLoad = 1, isReMaterializable = 1 in
1137 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1138                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1139                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1140                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1141 }
1142
1143
1144 // Condition code ops, incl. set if equal/not equal/...
1145 let SchedRW = [WriteALU] in {
1146 let Defs = [EFLAGS], Uses = [AH] in
1147 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1148                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1149 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1150 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1151                 IIC_AHF>;  // AH = flags
1152 } // SchedRW
1153
1154 //===----------------------------------------------------------------------===//
1155 // Bit tests instructions: BT, BTS, BTR, BTC.
1156
1157 let Defs = [EFLAGS] in {
1158 let SchedRW = [WriteALU] in {
1159 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1160                "bt{w}\t{$src2, $src1|$src1, $src2}",
1161                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1162                OpSize, TB;
1163 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1164                "bt{l}\t{$src2, $src1|$src1, $src2}",
1165                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1166 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1167                "bt{q}\t{$src2, $src1|$src1, $src2}",
1168                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1169 } // SchedRW
1170
1171 // Unlike with the register+register form, the memory+register form of the
1172 // bt instruction does not ignore the high bits of the index. From ISel's
1173 // perspective, this is pretty bizarre. Make these instructions disassembly
1174 // only for now.
1175
1176 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1177   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1178                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1179   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1180   //                (implicit EFLAGS)]
1181                  [], IIC_BT_MR
1182                  >, OpSize, TB, Requires<[FastBTMem]>;
1183   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1184                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1185   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1186   //                (implicit EFLAGS)]
1187                  [], IIC_BT_MR
1188                  >, TB, Requires<[FastBTMem]>;
1189   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1190                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1191   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1192   //                (implicit EFLAGS)]
1193                   [], IIC_BT_MR
1194                   >, TB;
1195 }
1196
1197 let SchedRW = [WriteALU] in {
1198 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1199                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1200                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1201                 IIC_BT_RI>, OpSize, TB;
1202 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1203                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1204                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1205                 IIC_BT_RI>, TB;
1206 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1207                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1208                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1209                 IIC_BT_RI>, TB;
1210 } // SchedRW
1211
1212 // Note that these instructions don't need FastBTMem because that
1213 // only applies when the other operand is in a register. When it's
1214 // an immediate, bt is still fast.
1215 let SchedRW = [WriteALU] in {
1216 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1217                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1218                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1219                  ], IIC_BT_MI>, OpSize, TB;
1220 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1221                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1222                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1223                  ], IIC_BT_MI>, TB;
1224 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1225                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1226                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1227                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1228 } // SchedRW
1229
1230 let hasSideEffects = 0 in {
1231 let SchedRW = [WriteALU] in {
1232 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1233                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1234                 OpSize, TB;
1235 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1236                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1237 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1238                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1239 } // SchedRW
1240
1241 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1242 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1243                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1244                 OpSize, TB;
1245 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1246                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1247 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1248                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1249 }
1250
1251 let SchedRW = [WriteALU] in {
1252 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1253                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1254                     OpSize, TB;
1255 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1256                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1257 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1258                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1259 } // SchedRW
1260
1261 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1262 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1263                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1264                     OpSize, TB;
1265 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1266                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1267 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1268                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1269 }
1270
1271 let SchedRW = [WriteALU] in {
1272 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1273                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1274                 OpSize, TB;
1275 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1276                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1277 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1278                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1279 } // SchedRW
1280
1281 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1282 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1283                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1284                 OpSize, TB;
1285 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1286                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1287 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1288                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1289 }
1290
1291 let SchedRW = [WriteALU] in {
1292 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1293                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1294                     OpSize, TB;
1295 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1296                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1297 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1298                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1299 } // SchedRW
1300
1301 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1302 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1303                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1304                     OpSize, TB;
1305 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1306                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1307 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1308                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1309 }
1310
1311 let SchedRW = [WriteALU] in {
1312 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1313                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1314                 OpSize, TB;
1315 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1316                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1317 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1318                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1319 } // SchedRW
1320
1321 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1322 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1323                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1324                 OpSize, TB;
1325 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1326                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1327 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1328                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1329 }
1330
1331 let SchedRW = [WriteALU] in {
1332 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1333                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1334                     OpSize, TB;
1335 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1336                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1337 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1338                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1339 } // SchedRW
1340
1341 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1342 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1343                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1344                     OpSize, TB;
1345 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1346                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1347 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1348                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1349 }
1350 } // hasSideEffects = 0
1351 } // Defs = [EFLAGS]
1352
1353
1354 //===----------------------------------------------------------------------===//
1355 // Atomic support
1356 //
1357
1358 // Atomic swap. These are just normal xchg instructions. But since a memory
1359 // operand is referenced, the atomicity is ensured.
1360 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1361                        InstrItinClass itin> {
1362   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1363     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1364                       (ins GR8:$val, i8mem:$ptr),
1365                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1366                       [(set
1367                          GR8:$dst,
1368                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1369                       itin>;
1370     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1371                       (ins GR16:$val, i16mem:$ptr),
1372                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1373                       [(set
1374                          GR16:$dst,
1375                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1376                       itin>, OpSize;
1377     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1378                       (ins GR32:$val, i32mem:$ptr),
1379                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1380                       [(set
1381                          GR32:$dst,
1382                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1383                       itin>;
1384     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1385                        (ins GR64:$val, i64mem:$ptr),
1386                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1387                        [(set
1388                          GR64:$dst,
1389                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1390                        itin>;
1391   }
1392 }
1393
1394 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1395
1396 // Swap between registers.
1397 let SchedRW = [WriteALU] in {
1398 let Constraints = "$val = $dst" in {
1399 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1400                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1401 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1402                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1403 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1404                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1405 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1406                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1407 }
1408
1409 // Swap between EAX and other registers.
1410 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1411                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1412 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1413                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1414                   Requires<[In32BitMode]>;
1415 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1416 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1417 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1418                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1419                    Requires<[In64BitMode]>;
1420 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1421                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1422 } // SchedRW
1423
1424 let SchedRW = [WriteALU] in {
1425 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1426                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1427 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1428                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1429                  OpSize;
1430 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1431                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1432 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1433                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1434 } // SchedRW
1435
1436 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1437 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1438                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1439 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1440                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1441                  OpSize;
1442 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1443                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1444 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1445                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1446
1447 }
1448
1449 let SchedRW = [WriteALU] in {
1450 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1451                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1452                    IIC_CMPXCHG_REG8>, TB;
1453 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1454                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1455                     IIC_CMPXCHG_REG>, TB, OpSize;
1456 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1457                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1458                      IIC_CMPXCHG_REG>, TB;
1459 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1460                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1461                       IIC_CMPXCHG_REG>, TB;
1462 } // SchedRW
1463
1464 let SchedRW = [WriteALULd, WriteRMW] in {
1465 let mayLoad = 1, mayStore = 1 in {
1466 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1467                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1468                      IIC_CMPXCHG_MEM8>, TB;
1469 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1470                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1471                      IIC_CMPXCHG_MEM>, TB, OpSize;
1472 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1473                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1474                      IIC_CMPXCHG_MEM>, TB;
1475 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1476                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1477                       IIC_CMPXCHG_MEM>, TB;
1478 }
1479
1480 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1481 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1482                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1483
1484 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1485 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1486                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1487                     TB, Requires<[HasCmpxchg16b]>;
1488 } // SchedRW
1489
1490
1491 // Lock instruction prefix
1492 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1493
1494 // Rex64 instruction prefix
1495 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1496
1497 // Data16 instruction prefix
1498 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1499
1500 // Repeat string operation instruction prefixes
1501 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1502 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1503 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1504 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1505 // Repeat while not equal (used with CMPS and SCAS)
1506 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1507 }
1508
1509
1510 // String manipulation instructions
1511 let SchedRW = [WriteMicrocoded] in {
1512 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1513 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1514 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1515 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1516 }
1517
1518 let SchedRW = [WriteSystem] in {
1519 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1520 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1521 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1522 }
1523
1524 // Flag instructions
1525 let SchedRW = [WriteALU] in {
1526 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1527 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1528 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1529 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1530 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1531 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1532 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1533
1534 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1535 }
1536
1537 // Table lookup instructions
1538 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1539            Sched<[WriteLoad]>;
1540
1541 let SchedRW = [WriteMicrocoded] in {
1542 // ASCII Adjust After Addition
1543 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1544 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1545             Requires<[In32BitMode]>;
1546
1547 // ASCII Adjust AX Before Division
1548 // sets AL, AH and EFLAGS and uses AL and AH
1549 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1550                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1551
1552 // ASCII Adjust AX After Multiply
1553 // sets AL, AH and EFLAGS and uses AL
1554 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1555                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1556
1557 // ASCII Adjust AL After Subtraction - sets
1558 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1559 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1560             Requires<[In32BitMode]>;
1561
1562 // Decimal Adjust AL after Addition
1563 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1564 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1565             Requires<[In32BitMode]>;
1566
1567 // Decimal Adjust AL after Subtraction
1568 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1569 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1570             Requires<[In32BitMode]>;
1571 } // SchedRW
1572
1573 let SchedRW = [WriteSystem] in {
1574 // Check Array Index Against Bounds
1575 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1576                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1577                    Requires<[In32BitMode]>;
1578 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1579                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1580                    Requires<[In32BitMode]>;
1581
1582 // Adjust RPL Field of Segment Selector
1583 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1584                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1585                  Requires<[In32BitMode]>;
1586 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1587                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1588                  Requires<[In32BitMode]>;
1589 } // SchedRW
1590
1591 //===----------------------------------------------------------------------===//
1592 // MOVBE Instructions
1593 //
1594 let Predicates = [HasMOVBE] in {
1595   let SchedRW = [WriteALULd] in {
1596   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1597                     "movbe{w}\t{$src, $dst|$dst, $src}",
1598                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1599                     OpSize, T8;
1600   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1601                     "movbe{l}\t{$src, $dst|$dst, $src}",
1602                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1603                     T8;
1604   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1605                      "movbe{q}\t{$src, $dst|$dst, $src}",
1606                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1607                      T8;
1608   }
1609   let SchedRW = [WriteStore] in {
1610   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1611                     "movbe{w}\t{$src, $dst|$dst, $src}",
1612                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1613                     OpSize, T8;
1614   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1615                     "movbe{l}\t{$src, $dst|$dst, $src}",
1616                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1617                     T8;
1618   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1619                      "movbe{q}\t{$src, $dst|$dst, $src}",
1620                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1621                      T8;
1622   }
1623 }
1624
1625 //===----------------------------------------------------------------------===//
1626 // RDRAND Instruction
1627 //
1628 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1629   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1630                     "rdrand{w}\t$dst",
1631                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1632   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1633                     "rdrand{l}\t$dst",
1634                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1635   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1636                      "rdrand{q}\t$dst",
1637                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1638 }
1639
1640 //===----------------------------------------------------------------------===//
1641 // RDSEED Instruction
1642 //
1643 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1644   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1645                     "rdseed{w}\t$dst",
1646                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize, TB;
1647   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1648                     "rdseed{l}\t$dst",
1649                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, TB;
1650   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1651                      "rdseed{q}\t$dst",
1652                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1653 }
1654
1655 //===----------------------------------------------------------------------===//
1656 // LZCNT Instruction
1657 //
1658 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1659   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1660                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1661                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1662                     OpSize;
1663   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1664                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1665                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1666                      (implicit EFLAGS)]>, XS, OpSize;
1667
1668   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1669                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1670                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1671   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1672                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1673                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1674                      (implicit EFLAGS)]>, XS;
1675
1676   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1677                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1678                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1679                      XS;
1680   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1681                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1682                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1683                       (implicit EFLAGS)]>, XS;
1684 }
1685
1686 //===----------------------------------------------------------------------===//
1687 // BMI Instructions
1688 //
1689 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1690   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1691                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1692                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1693                     OpSize;
1694   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1695                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1696                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1697                      (implicit EFLAGS)]>, XS, OpSize;
1698
1699   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1700                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1701                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1702   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1703                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1704                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1705                      (implicit EFLAGS)]>, XS;
1706
1707   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1708                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1709                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1710                      XS;
1711   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1712                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1713                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1714                       (implicit EFLAGS)]>, XS;
1715 }
1716
1717 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1718                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1719                   PatFrag ld_frag> {
1720   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1721              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1722              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1723   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1724              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1725              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1726              T8, VEX_4V;
1727 }
1728
1729 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1730   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1731                         X86blsr, loadi32>;
1732   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1733                         X86blsr, loadi64>, VEX_W;
1734   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1735                           X86blsmsk, loadi32>;
1736   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1737                           X86blsmsk, loadi64>, VEX_W;
1738   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1739                         X86blsi, loadi32>;
1740   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1741                         X86blsi, loadi64>, VEX_W;
1742 }
1743
1744 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1745                           X86MemOperand x86memop, Intrinsic Int,
1746                           PatFrag ld_frag> {
1747   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1748              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1749              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1750              T8, VEX_4VOp3;
1751   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1752              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1753              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1754               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1755 }
1756
1757 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1758   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1759                                 int_x86_bmi_bextr_32, loadi32>;
1760   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1761                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1762 }
1763
1764 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1765   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1766                                int_x86_bmi_bzhi_32, loadi32>;
1767   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1768                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1769 }
1770
1771 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1772                          X86MemOperand x86memop, Intrinsic Int,
1773                          PatFrag ld_frag> {
1774   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1775              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1776              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1777              VEX_4V;
1778   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1779              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1780              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1781 }
1782
1783 let Predicates = [HasBMI2] in {
1784   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1785                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1786   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1787                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1788   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1789                                int_x86_bmi_pext_32, loadi32>, T8XS;
1790   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1791                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1792 }
1793
1794 //===----------------------------------------------------------------------===//
1795 // Subsystems.
1796 //===----------------------------------------------------------------------===//
1797
1798 include "X86InstrArithmetic.td"
1799 include "X86InstrCMovSetCC.td"
1800 include "X86InstrExtension.td"
1801 include "X86InstrControl.td"
1802 include "X86InstrShiftRotate.td"
1803
1804 // X87 Floating Point Stack.
1805 include "X86InstrFPStack.td"
1806
1807 // SIMD support (SSE, MMX and AVX)
1808 include "X86InstrFragmentsSIMD.td"
1809
1810 // FMA - Fused Multiply-Add support (requires FMA)
1811 include "X86InstrFMA.td"
1812
1813 // XOP
1814 include "X86InstrXOP.td"
1815
1816 // SSE, MMX and 3DNow! vector support.
1817 include "X86InstrSSE.td"
1818 include "X86InstrMMX.td"
1819 include "X86Instr3DNow.td"
1820
1821 include "X86InstrVMX.td"
1822 include "X86InstrSVM.td"
1823
1824 include "X86InstrTSX.td"
1825
1826 // System instructions.
1827 include "X86InstrSystem.td"
1828
1829 // Compiler Pseudo Instructions and Pat Patterns
1830 include "X86InstrCompiler.td"
1831
1832 //===----------------------------------------------------------------------===//
1833 // Assembler Mnemonic Aliases
1834 //===----------------------------------------------------------------------===//
1835
1836 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
1837 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
1838
1839 def : MnemonicAlias<"cbw",  "cbtw", "att">;
1840 def : MnemonicAlias<"cwde", "cwtl", "att">;
1841 def : MnemonicAlias<"cwd",  "cwtd", "att">;
1842 def : MnemonicAlias<"cdq",  "cltd", "att">;
1843 def : MnemonicAlias<"cdqe", "cltq", "att">;
1844 def : MnemonicAlias<"cqo",  "cqto", "att">;
1845
1846 // lret maps to lretl, it is not ambiguous with lretq.
1847 def : MnemonicAlias<"lret", "lretl", "att">;
1848
1849 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[In32BitMode]>;
1850 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
1851
1852 def : MnemonicAlias<"loopz",  "loope",  "att">;
1853 def : MnemonicAlias<"loopnz", "loopne", "att">;
1854
1855 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
1856 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
1857 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
1858 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
1859 def : MnemonicAlias<"popfd", "popfl", "att">;
1860
1861 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1862 // all modes.  However: "push (addr)" and "push $42" should default to
1863 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1864 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
1865 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
1866 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
1867 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
1868 def : MnemonicAlias<"pushfd", "pushfl", "att">;
1869
1870 def : MnemonicAlias<"popad",   "popa", "intel">, Requires<[In32BitMode]>;
1871 def : MnemonicAlias<"pushad",  "pusha", "intel">, Requires<[In32BitMode]>;
1872
1873 def : MnemonicAlias<"repe",  "rep",   "att">;
1874 def : MnemonicAlias<"repz",  "rep",   "att">;
1875 def : MnemonicAlias<"repnz", "repne", "att">;
1876
1877 def : MnemonicAlias<"retl", "ret", "att">, Requires<[In32BitMode]>;
1878 def : MnemonicAlias<"retq", "ret", "att">, Requires<[In64BitMode]>;
1879
1880 def : MnemonicAlias<"salb", "shlb", "att">;
1881 def : MnemonicAlias<"salw", "shlw", "att">;
1882 def : MnemonicAlias<"sall", "shll", "att">;
1883 def : MnemonicAlias<"salq", "shlq", "att">;
1884
1885 def : MnemonicAlias<"smovb", "movsb", "att">;
1886 def : MnemonicAlias<"smovw", "movsw", "att">;
1887 def : MnemonicAlias<"smovl", "movsl", "att">;
1888 def : MnemonicAlias<"smovq", "movsq", "att">;
1889
1890 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
1891 def : MnemonicAlias<"verrw", "verr", "att">;
1892
1893 // System instruction aliases.
1894 def : MnemonicAlias<"iret",    "iretl",    "att">;
1895 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
1896 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
1897
1898 def : MnemonicAlias<"lgdtl", "lgdt", "att">, Requires<[In32BitMode]>;
1899 def : MnemonicAlias<"lgdtq", "lgdt", "att">, Requires<[In64BitMode]>;
1900 def : MnemonicAlias<"lidtl", "lidt", "att">, Requires<[In32BitMode]>;
1901 def : MnemonicAlias<"lidtq", "lidt", "att">, Requires<[In64BitMode]>;
1902 def : MnemonicAlias<"sgdtl", "sgdt", "att">, Requires<[In32BitMode]>;
1903 def : MnemonicAlias<"sgdtq", "sgdt", "att">, Requires<[In64BitMode]>;
1904 def : MnemonicAlias<"sidtl", "sidt", "att">, Requires<[In32BitMode]>;
1905 def : MnemonicAlias<"sidtq", "sidt", "att">, Requires<[In64BitMode]>;
1906
1907
1908 // Floating point stack aliases.
1909 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
1910 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
1911 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
1912 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
1913 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
1914 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
1915 def : MnemonicAlias<"fildq",    "fildll",   "att">;
1916 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
1917 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
1918 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
1919 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
1920 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
1921 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
1922 def : MnemonicAlias<"fwait",    "wait",     "att">;
1923
1924
1925 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1926   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1927                   !strconcat(Prefix, NewCond, Suffix)>;
1928
1929 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1930 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1931 /// example "setz" -> "sete".
1932 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1933   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1934   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1935   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1936   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1937   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1938   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1939   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1940   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1941   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1942   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1943
1944   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1945   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1946   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1947   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1948 }
1949
1950 // Aliases for set<CC>
1951 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1952 // Aliases for j<CC>
1953 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1954 // Aliases for cmov<CC>{w,l,q}
1955 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1956 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1957 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1958
1959
1960 //===----------------------------------------------------------------------===//
1961 // Assembler Instruction Aliases
1962 //===----------------------------------------------------------------------===//
1963
1964 // aad/aam default to base 10 if no operand is specified.
1965 def : InstAlias<"aad", (AAD8i8 10)>;
1966 def : InstAlias<"aam", (AAM8i8 10)>;
1967
1968 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1969 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1970
1971 // clr aliases.
1972 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1973 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1974 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1975 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1976
1977 // div and idiv aliases for explicit A register.
1978 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1979 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1980 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1981 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1982 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1983 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1984 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1985 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1986 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1987 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1988 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1989 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1990 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1991 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1992 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1993 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1994
1995
1996
1997 // Various unary fpstack operations default to operating on on ST1.
1998 // For example, "fxch" -> "fxch %st(1)"
1999 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2000 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
2001 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
2002 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
2003 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
2004 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
2005 def : InstAlias<"fxch",         (XCH_F       ST1)>;
2006 def : InstAlias<"fcom",         (COM_FST0r   ST1)>;
2007 def : InstAlias<"fcomp",        (COMP_FST0r  ST1)>;
2008 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
2009 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
2010 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
2011 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
2012 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
2013 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
2014
2015 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2016 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2017 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2018 // gas.
2019 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2020  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
2021                  (Inst RST:$op), EmitAlias>;
2022  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
2023                  (Inst ST0), EmitAlias>;
2024 }
2025
2026 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2027 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2028 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2029 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
2030 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2031 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
2032 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2033 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2034 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2035 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
2036 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2037 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
2038 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2039 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2040 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2041 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2042
2043
2044 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2045 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2046 // solely because gas supports it.
2047 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
2048 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
2049 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
2050 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
2051 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
2052 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
2053
2054 // We accept "fnstsw %eax" even though it only writes %ax.
2055 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
2056 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
2057 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2058
2059 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2060 // this is compatible with what GAS does.
2061 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2062 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2063 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
2064 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
2065
2066 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2067 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2068 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2069 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2070 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2071 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2072 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2073
2074 // inb %dx -> inb %al, %dx
2075 def : InstAlias<"inb %dx", (IN8rr)>;
2076 def : InstAlias<"inw %dx", (IN16rr)>;
2077 def : InstAlias<"inl %dx", (IN32rr)>;
2078 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
2079 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
2080 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
2081
2082
2083 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2084 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
2085 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2086 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2087 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2088 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2089 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2090
2091 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2092 // the move.  All segment/mem forms are equivalent, this has the shortest
2093 // encoding.
2094 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2095 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2096
2097 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2098 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2099
2100 // Match 'movq GR64, MMX' as an alias for movd.
2101 def : InstAlias<"movq $src, $dst",
2102                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2103 def : InstAlias<"movq $src, $dst",
2104                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2105
2106 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2107 // alias for movsl. (as in rep; movsd)
2108 def : InstAlias<"movsd", (MOVSD)>;
2109
2110 // movsx aliases
2111 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2112 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2113 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2114 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2115 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2116 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2117 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2118
2119 // movzx aliases
2120 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2121 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2122 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2123 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2124 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2125 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2126 // Note: No GR32->GR64 movzx form.
2127
2128 // outb %dx -> outb %al, %dx
2129 def : InstAlias<"outb %dx", (OUT8rr)>;
2130 def : InstAlias<"outw %dx", (OUT16rr)>;
2131 def : InstAlias<"outl %dx", (OUT32rr)>;
2132 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
2133 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
2134 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
2135
2136 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2137 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2138 // errors, since its encoding is the most compact.
2139 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2140
2141 // shld/shrd op,op -> shld op, op, CL
2142 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
2143 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
2144 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
2145 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
2146 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
2147 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
2148
2149 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
2150 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
2151 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
2152 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
2153 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
2154 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
2155
2156 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2157  *  matching a fixed immediate like $1.
2158 // "shl X, $1" is an alias for "shl X".
2159 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2160  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2161                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2162  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2163                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2164  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2165                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2166  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2167                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2168  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2169                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2170  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2171                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2172  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2173                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2174  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2175                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2176 }
2177
2178 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2179 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2180 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2181 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2182 FIXME */
2183
2184 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2185 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2186 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
2187 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
2188 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
2189
2190 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2191 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2192 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
2193 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
2194 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
2195
2196 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2197 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
2198 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2199 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2200 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;