lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 146                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 147                          SDNPMayLoad, SDNPMemOperand]>;
 148 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154
 155 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 156                         [SDNPHasChain, SDNPMayStore,
 157                          SDNPMayLoad, SDNPMemOperand]>;
 158 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 177                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 178
 179 def X86vastart_save_xmm_regs :
 180                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 181                         SDT_X86VASTART_SAVE_XMM_REGS,
 182                         [SDNPHasChain, SDNPVariadic]>;
 183 def X86vaarg64 :
 184                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 185                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 186                          SDNPMemOperand]>;
 187 def X86callseq_start :
 188                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 189                         [SDNPHasChain, SDNPOutGlue]>;
 190 def X86callseq_end :
 191                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 192                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 193
 194 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 195                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 196                          SDNPVariadic]>;
 197
 198 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 199                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 200 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 201                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 202                          SDNPMayLoad]>;
 203
 204 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 205                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 206
 207 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 208 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 209
 210 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 211                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 212
 213 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 217                         [SDNPHasChain]>;
 218
 219 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 220                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 221                                                      SDTCisPtrTy<1>]>,
 222                                 [SDNPHasChain, SDNPSideEffect]>;
 223 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 224                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226
 227 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 228                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 229
 230 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 231                           [SDNPCommutative]>;
 232 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 233 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 238 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 239
 240 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 241 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 242 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 243                           [SDNPCommutative]>;
 244 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 245                           [SDNPCommutative]>;
 246 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 247                           [SDNPCommutative]>;
 248 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 249
 250 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 251 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 252 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 253
 254 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 255
 256 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 257                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 258
 259 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 260                           [SDNPHasChain]>;
 261
 262 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 263                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 264
 265 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 266                         [SDNPHasChain, SDNPOutGlue]>;
 267
 268 //===----------------------------------------------------------------------===//
 269 // X86 Operand Definitions.
 270 //
 271
 272 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 273 // the index operand of an address, to conform to x86 encoding restrictions.
 274 def ptr_rc_nosp : PointerLikeRegClass<1>;
 275
 276 // *mem - Operand definitions for the funky X86 addressing mode operands.
 277 //
 278 def X86MemAsmOperand : AsmOperandClass {
 279  let Name = "Mem"; let PredicateMethod = "isMem";
 280 }
 281 def X86Mem8AsmOperand : AsmOperandClass {
 282   let Name = "Mem8"; let PredicateMethod = "isMem8";
 283 }
 284 def X86Mem16AsmOperand : AsmOperandClass {
 285   let Name = "Mem16"; let PredicateMethod = "isMem16";
 286 }
 287 def X86Mem32AsmOperand : AsmOperandClass {
 288   let Name = "Mem32"; let PredicateMethod = "isMem32";
 289 }
 290 def X86Mem64AsmOperand : AsmOperandClass {
 291   let Name = "Mem64"; let PredicateMethod = "isMem64";
 292 }
 293 def X86Mem80AsmOperand : AsmOperandClass {
 294   let Name = "Mem80"; let PredicateMethod = "isMem80";
 295 }
 296 def X86Mem128AsmOperand : AsmOperandClass {
 297   let Name = "Mem128"; let PredicateMethod = "isMem128";
 298 }
 299 def X86Mem256AsmOperand : AsmOperandClass {
 300   let Name = "Mem256"; let PredicateMethod = "isMem256";
 301 }
 302
 303 // Gather mem operands
 304 def X86MemVX32Operand : AsmOperandClass {
 305   let Name = "MemVX32"; let PredicateMethod = "isMemVX32";
 306 }
 307 def X86MemVY32Operand : AsmOperandClass {
 308   let Name = "MemVY32"; let PredicateMethod = "isMemVY32";
 309 }
 310 def X86MemVX64Operand : AsmOperandClass {
 311   let Name = "MemVX64"; let PredicateMethod = "isMemVX64";
 312 }
 313 def X86MemVY64Operand : AsmOperandClass {
 314   let Name = "MemVY64"; let PredicateMethod = "isMemVY64";
 315 }
 316
 317 def X86AbsMemAsmOperand : AsmOperandClass {
 318   let Name = "AbsMem";
 319   let SuperClasses = [X86MemAsmOperand];
 320 }
 321 class X86MemOperand<string printMethod> : Operand<iPTR> {
 322   let PrintMethod = printMethod;
 323   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 324   let ParserMatchClass = X86MemAsmOperand;
 325 }
 326
 327 let OperandType = "OPERAND_MEMORY" in {
 328 def opaque32mem : X86MemOperand<"printopaquemem">;
 329 def opaque48mem : X86MemOperand<"printopaquemem">;
 330 def opaque80mem : X86MemOperand<"printopaquemem">;
 331 def opaque512mem : X86MemOperand<"printopaquemem">;
 332
 333 def i8mem   : X86MemOperand<"printi8mem"> {
 334   let ParserMatchClass = X86Mem8AsmOperand; }
 335 def i16mem  : X86MemOperand<"printi16mem"> {
 336   let ParserMatchClass = X86Mem16AsmOperand; }
 337 def i32mem  : X86MemOperand<"printi32mem"> {
 338   let ParserMatchClass = X86Mem32AsmOperand; }
 339 def i64mem  : X86MemOperand<"printi64mem"> {
 340   let ParserMatchClass = X86Mem64AsmOperand; }
 341 def i128mem : X86MemOperand<"printi128mem"> {
 342   let ParserMatchClass = X86Mem128AsmOperand; }
 343 def i256mem : X86MemOperand<"printi256mem"> {
 344   let ParserMatchClass = X86Mem256AsmOperand; }
 345 def f32mem  : X86MemOperand<"printf32mem"> {
 346   let ParserMatchClass = X86Mem32AsmOperand; }
 347 def f64mem  : X86MemOperand<"printf64mem"> {
 348   let ParserMatchClass = X86Mem64AsmOperand; }
 349 def f80mem  : X86MemOperand<"printf80mem"> {
 350   let ParserMatchClass = X86Mem80AsmOperand; }
 351 def f128mem : X86MemOperand<"printf128mem"> {
 352   let ParserMatchClass = X86Mem128AsmOperand; }
 353 def f256mem : X86MemOperand<"printf256mem">{
 354   let ParserMatchClass = X86Mem256AsmOperand; }
 355
 356 // Gather mem operands
 357 def vx32mem : X86MemOperand<"printi32mem">{
 358   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 359   let ParserMatchClass = X86MemVX32Operand; }
 360 def vy32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVY32Operand; }
 363 def vx64mem : X86MemOperand<"printi64mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVX64Operand; }
 366 def vy64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVY64Operand; }
 369 }
 370
 371 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 372 // plain GR64, so that it doesn't potentially require a REX prefix.
 373 def i8mem_NOREX : Operand<i64> {
 374   let PrintMethod = "printi8mem";
 375   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 376   let ParserMatchClass = X86Mem8AsmOperand;
 377   let OperandType = "OPERAND_MEMORY";
 378 }
 379
 380 // GPRs available for tailcall.
 381 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 382 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 383
 384 // Special i32mem for addresses of load folding tail calls. These are not
 385 // allowed to use callee-saved registers since they must be scheduled
 386 // after callee-saved register are popped.
 387 def i32mem_TC : Operand<i32> {
 388   let PrintMethod = "printi32mem";
 389   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 390                        i32imm, i8imm);
 391   let ParserMatchClass = X86Mem32AsmOperand;
 392   let OperandType = "OPERAND_MEMORY";
 393 }
 394
 395 // Special i64mem for addresses of load folding tail calls. These are not
 396 // allowed to use callee-saved registers since they must be scheduled
 397 // after callee-saved register are popped.
 398 def i64mem_TC : Operand<i64> {
 399   let PrintMethod = "printi64mem";
 400   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 401                        ptr_rc_tailcall, i32imm, i8imm);
 402   let ParserMatchClass = X86Mem64AsmOperand;
 403   let OperandType = "OPERAND_MEMORY";
 404 }
 405
 406 let OperandType = "OPERAND_PCREL",
 407     ParserMatchClass = X86AbsMemAsmOperand,
 408     PrintMethod = "printPCRelImm" in {
 409 def i32imm_pcrel : Operand<i32>;
 410 def i16imm_pcrel : Operand<i16>;
 411
 412 def offset8 : Operand<i64>;
 413 def offset16 : Operand<i64>;
 414 def offset32 : Operand<i64>;
 415 def offset64 : Operand<i64>;
 416
 417 // Branch targets have OtherVT type and print as pc-relative values.
 418 def brtarget : Operand<OtherVT>;
 419 def brtarget8 : Operand<OtherVT>;
 420
 421 }
 422
 423 def SSECC : Operand<i8> {
 424   let PrintMethod = "printSSECC";
 425   let OperandType = "OPERAND_IMMEDIATE";
 426 }
 427
 428 def AVXCC : Operand<i8> {
 429   let PrintMethod = "printAVXCC";
 430   let OperandType = "OPERAND_IMMEDIATE";
 431 }
 432
 433 class ImmSExtAsmOperandClass : AsmOperandClass {
 434   let SuperClasses = [ImmAsmOperand];
 435   let RenderMethod = "addImmOperands";
 436 }
 437
 438 class ImmZExtAsmOperandClass : AsmOperandClass {
 439   let SuperClasses = [ImmAsmOperand];
 440   let RenderMethod = "addImmOperands";
 441 }
 442
 443 // Sign-extended immediate classes. We don't need to define the full lattice
 444 // here because there is no instruction with an ambiguity between ImmSExti64i32
 445 // and ImmSExti32i8.
 446 //
 447 // The strange ranges come from the fact that the assembler always works with
 448 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 449 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 450
 451 // [0, 0x7FFFFFFF]                                            |
 452 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 453 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 454   let Name = "ImmSExti64i32";
 455 }
 456
 457 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 458 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 459 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 460   let Name = "ImmSExti16i8";
 461   let SuperClasses = [ImmSExti64i32AsmOperand];
 462 }
 463
 464 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 465 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 466 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 467   let Name = "ImmSExti32i8";
 468 }
 469
 470 // [0, 0x000000FF]
 471 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 472   let Name = "ImmZExtu32u8";
 473 }
 474
 475
 476 // [0, 0x0000007F]                                            |
 477 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 478 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 479   let Name = "ImmSExti64i8";
 480   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 481                       ImmSExti64i32AsmOperand];
 482 }
 483
 484 // A couple of more descriptive operand definitions.
 485 // 16-bits but only 8 bits are significant.
 486 def i16i8imm  : Operand<i16> {
 487   let ParserMatchClass = ImmSExti16i8AsmOperand;
 488   let OperandType = "OPERAND_IMMEDIATE";
 489 }
 490 // 32-bits but only 8 bits are significant.
 491 def i32i8imm  : Operand<i32> {
 492   let ParserMatchClass = ImmSExti32i8AsmOperand;
 493   let OperandType = "OPERAND_IMMEDIATE";
 494 }
 495 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 496 def u32u8imm  : Operand<i32> {
 497   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 498   let OperandType = "OPERAND_IMMEDIATE";
 499 }
 500
 501 // 64-bits but only 32 bits are significant.
 502 def i64i32imm  : Operand<i64> {
 503   let ParserMatchClass = ImmSExti64i32AsmOperand;
 504   let OperandType = "OPERAND_IMMEDIATE";
 505 }
 506
 507 // 64-bits but only 32 bits are significant, and those bits are treated as being
 508 // pc relative.
 509 def i64i32imm_pcrel : Operand<i64> {
 510   let PrintMethod = "printPCRelImm";
 511   let ParserMatchClass = X86AbsMemAsmOperand;
 512   let OperandType = "OPERAND_PCREL";
 513 }
 514
 515 // 64-bits but only 8 bits are significant.
 516 def i64i8imm   : Operand<i64> {
 517   let ParserMatchClass = ImmSExti64i8AsmOperand;
 518   let OperandType = "OPERAND_IMMEDIATE";
 519 }
 520
 521 def lea64_32mem : Operand<i32> {
 522   let PrintMethod = "printi32mem";
 523   let AsmOperandLowerMethod = "lower_lea64_32mem";
 524   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 525   let ParserMatchClass = X86MemAsmOperand;
 526 }
 527
 528 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 529 def lea64mem : Operand<i64> {
 530   let PrintMethod = "printi64mem";
 531   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 532   let ParserMatchClass = X86MemAsmOperand;
 533 }
 534
 535
 536 //===----------------------------------------------------------------------===//
 537 // X86 Complex Pattern Definitions.
 538 //
 539
 540 // Define X86 specific addressing mode.
 541 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 542 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 543                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 544                                []>;
 545 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 546 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 547                                   [add, sub, mul, X86mul_imm, shl, or,
 548                                    frameindex, X86WrapperRIP],
 549                                   []>;
 550
 551 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 552                                [tglobaltlsaddr], []>;
 553
 554 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 555                                [tglobaltlsaddr], []>;
 556
 557 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 558                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 559                          X86WrapperRIP], []>;
 560
 561 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 562                                [tglobaltlsaddr], []>;
 563
 564 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 565                                [tglobaltlsaddr], []>;
 566
 567 //===----------------------------------------------------------------------===//
 568 // X86 Instruction Predicate Definitions.
 569 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 570 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 571
 572 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 573 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 574 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 575 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 576 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 577 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 578 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 579 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 580 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 581 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 582 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 583 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 584 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 585 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 586 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 587 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 588 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 589 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 590 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 591
 592 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 593 def HasAES       : Predicate<"Subtarget->hasAES()">;
 594 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 595 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 596 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 597 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 598 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 599 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 600 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 601 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 602 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 603 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 604 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 605 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 606 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 607 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 608 def HasADX       : Predicate<"Subtarget->hasADX()">;
 609 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 610 def HasPrefetchW : Predicate<"Subtarget->has3DNow() || Subtarget->hasPRFCHW()">;
 611 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 612 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 613 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 614 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 615                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 616 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 617                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 618 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 619 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 620 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 621 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 622 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 623 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 624                              "TM.getCodeModel() != CodeModel::Kernel">;
 625 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 626                              "TM.getCodeModel() == CodeModel::Kernel">;
 627 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 628 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 629 def OptForSize   : Predicate<"OptForSize">;
 630 def OptForSpeed  : Predicate<"!OptForSize">;
 631 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 632 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 633
 634 //===----------------------------------------------------------------------===//
 635 // X86 Instruction Format Definitions.
 636 //
 637
 638 include "X86InstrFormats.td"
 639
 640 //===----------------------------------------------------------------------===//
 641 // Pattern fragments.
 642 //
 643
 644 // X86 specific condition code. These correspond to CondCode in
 645 // X86InstrInfo.h. They must be kept in synch.
 646 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 647 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 648 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 649 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 650 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 651 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 652 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 653 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 654 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 655 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 656 def X86_COND_NO  : PatLeaf<(i8 10)>;
 657 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 658 def X86_COND_NS  : PatLeaf<(i8 12)>;
 659 def X86_COND_O   : PatLeaf<(i8 13)>;
 660 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 661 def X86_COND_S   : PatLeaf<(i8 15)>;
 662
 663 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 664   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 665   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 666   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 667 }
 668
 669 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 670
 671
 672 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 673 // unsigned field.
 674 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 675
 676 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 677   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 678 }]>;
 679
 680 // Helper fragments for loads.
 681 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 682 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 683 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 684   LoadSDNode *LD = cast<LoadSDNode>(N);
 685   ISD::LoadExtType ExtType = LD->getExtensionType();
 686   if (ExtType == ISD::NON_EXTLOAD)
 687     return true;
 688   if (ExtType == ISD::EXTLOAD)
 689     return LD->getAlignment() >= 2 && !LD->isVolatile();
 690   return false;
 691 }]>;
 692
 693 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 694   LoadSDNode *LD = cast<LoadSDNode>(N);
 695   ISD::LoadExtType ExtType = LD->getExtensionType();
 696   if (ExtType == ISD::EXTLOAD)
 697     return LD->getAlignment() >= 2 && !LD->isVolatile();
 698   return false;
 699 }]>;
 700
 701 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 702   LoadSDNode *LD = cast<LoadSDNode>(N);
 703   ISD::LoadExtType ExtType = LD->getExtensionType();
 704   if (ExtType == ISD::NON_EXTLOAD)
 705     return true;
 706   if (ExtType == ISD::EXTLOAD)
 707     return LD->getAlignment() >= 4 && !LD->isVolatile();
 708   return false;
 709 }]>;
 710
 711 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 712 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 713 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 714 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 715 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 716
 717 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 718 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 719 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 720 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 721 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 722 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 723
 724 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 725 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 726 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 727 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 728 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 729 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 730 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 731 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 732 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 733 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 734
 735 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 736 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 737 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 738 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 739 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 740 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 741 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 742 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 743 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 744 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 745
 746
 747 // An 'and' node with a single use.
 748 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 749   return N->hasOneUse();
 750 }]>;
 751 // An 'srl' node with a single use.
 752 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 753   return N->hasOneUse();
 754 }]>;
 755 // An 'trunc' node with a single use.
 756 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 757   return N->hasOneUse();
 758 }]>;
 759
 760 //===----------------------------------------------------------------------===//
 761 // Instruction list.
 762 //
 763
 764 // Nop
 765 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 766   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 767   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 768                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 769   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 770                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 771 }
 772
 773
 774 // Constructing a stack frame.
 775 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 776                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 777
 778 let SchedRW = [WriteALU] in {
 779 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 780 def LEAVE    : I<0xC9, RawFrm,
 781                  (outs), (ins), "leave", [], IIC_LEAVE>,
 782                  Requires<[In32BitMode]>;
 783
 784 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 785 def LEAVE64  : I<0xC9, RawFrm,
 786                  (outs), (ins), "leave", [], IIC_LEAVE>,
 787                  Requires<[In64BitMode]>;
 788 } // SchedRW
 789
 790 //===----------------------------------------------------------------------===//
 791 //  Miscellaneous Instructions.
 792 //
 793
 794 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 795 let mayLoad = 1, SchedRW = [WriteLoad] in {
 796 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 797                 IIC_POP_REG16>, OpSize;
 798 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 799                 IIC_POP_REG>;
 800 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 801                 IIC_POP_REG>, OpSize;
 802 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 803                 IIC_POP_MEM>, OpSize;
 804 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 805                 IIC_POP_REG>;
 806 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 807                 IIC_POP_MEM>;
 808
 809 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 810 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 811                Requires<[In32BitMode]>;
 812 } // mayLoad, SchedRW
 813
 814 let mayStore = 1, SchedRW = [WriteStore] in {
 815 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 816                  IIC_PUSH_REG>, OpSize;
 817 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 818                  IIC_PUSH_REG>;
 819 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 820                  IIC_PUSH_REG>, OpSize;
 821 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 822                  IIC_PUSH_MEM>,
 823   OpSize;
 824 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 825                  IIC_PUSH_REG>;
 826 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 827                  IIC_PUSH_MEM>;
 828
 829 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 830                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 831 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 832                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 833 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 834                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 835
 836 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 837                  OpSize;
 838 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 839                Requires<[In32BitMode]>;
 840
 841 } // mayStore, SchedRW
 842 }
 843
 844 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 845 let mayLoad = 1, SchedRW = [WriteLoad] in {
 846 def POP64r   : I<0x58, AddRegFrm,
 847                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 848 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 849                 IIC_POP_REG>;
 850 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 851                 IIC_POP_MEM>;
 852 } // mayLoad, SchedRW
 853 let mayStore = 1, SchedRW = [WriteStore] in {
 854 def PUSH64r  : I<0x50, AddRegFrm,
 855                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 856 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 857                  IIC_PUSH_REG>;
 858 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 859                  IIC_PUSH_MEM>;
 860 } // mayStore, SchedRW
 861 }
 862
 863 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
 864     SchedRW = [WriteStore] in {
 865 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 866                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 867 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 868                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 869 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 870                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 871 }
 872
 873 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 874 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 875                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
 876 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 877 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 878                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
 879
 880 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 881     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
 882 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l|d}", [], IIC_POP_A>,
 883                Requires<[In32BitMode]>;
 884 }
 885 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 886     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
 887 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l|d}", [], IIC_PUSH_A>,
 888                Requires<[In32BitMode]>;
 889 }
 890
 891 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
 892 // GR32 = bswap GR32
 893 def BSWAP32r : I<0xC8, AddRegFrm,
 894                  (outs GR32:$dst), (ins GR32:$src),
 895                  "bswap{l}\t$dst",
 896                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 897
 898 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 899                   "bswap{q}\t$dst",
 900                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 901 } // Constraints = "$src = $dst", SchedRW
 902
 903 // Bit scan instructions.
 904 let Defs = [EFLAGS] in {
 905 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 906                  "bsf{w}\t{$src, $dst|$dst, $src}",
 907                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 908                   IIC_BSF>, TB, OpSize, Sched<[WriteShift]>;
 909 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 910                  "bsf{w}\t{$src, $dst|$dst, $src}",
 911                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 912                   IIC_BSF>, TB, OpSize, Sched<[WriteShiftLd]>;
 913 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 914                  "bsf{l}\t{$src, $dst|$dst, $src}",
 915                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB,
 916                Sched<[WriteShift]>;
 917 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 918                  "bsf{l}\t{$src, $dst|$dst, $src}",
 919                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 920                  IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 921 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 922                   "bsf{q}\t{$src, $dst|$dst, $src}",
 923                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 924                   IIC_BSF>, TB, Sched<[WriteShift]>;
 925 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 926                   "bsf{q}\t{$src, $dst|$dst, $src}",
 927                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 928                   IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 929
 930 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 931                  "bsr{w}\t{$src, $dst|$dst, $src}",
 932                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 933                  TB, OpSize, Sched<[WriteShift]>;
 934 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 935                  "bsr{w}\t{$src, $dst|$dst, $src}",
 936                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 937                  IIC_BSR>, TB,
 938                  OpSize, Sched<[WriteShiftLd]>;
 939 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 940                  "bsr{l}\t{$src, $dst|$dst, $src}",
 941                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB,
 942                Sched<[WriteShift]>;
 943 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 944                  "bsr{l}\t{$src, $dst|$dst, $src}",
 945                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 946                  IIC_BSR>, TB, Sched<[WriteShiftLd]>;
 947 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 948                   "bsr{q}\t{$src, $dst|$dst, $src}",
 949                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB,
 950                Sched<[WriteShift]>;
 951 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 952                   "bsr{q}\t{$src, $dst|$dst, $src}",
 953                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 954                   IIC_BSR>, TB, Sched<[WriteShiftLd]>;
 955 } // Defs = [EFLAGS]
 956
 957 let SchedRW = [WriteMicrocoded] in {
 958 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 959 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 960 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 961 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 962 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 963 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 964 }
 965
 966 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 967 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 968 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 969 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 970 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 971 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 972 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 973 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 974 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 975
 976 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 977 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 978 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 979 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 980
 981 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 982 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 983 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 984 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 985 } // SchedRW
 986
 987 //===----------------------------------------------------------------------===//
 988 //  Move Instructions.
 989 //
 990 let SchedRW = [WriteMove] in {
 991 let neverHasSideEffects = 1 in {
 992 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 993                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 994 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 995                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 996 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 997                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 998 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 999                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1000 }
1001
1002 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1003 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1004                    "mov{b}\t{$src, $dst|$dst, $src}",
1005                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1006 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1007                    "mov{w}\t{$src, $dst|$dst, $src}",
1008                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
1009 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1010                    "mov{l}\t{$src, $dst|$dst, $src}",
1011                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
1012 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1013                     "movabs{q}\t{$src, $dst|$dst, $src}",
1014                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1015 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1016                       "mov{q}\t{$src, $dst|$dst, $src}",
1017                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1018 }
1019 } // SchedRW
1020
1021 let SchedRW = [WriteStore] in {
1022 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1023                    "mov{b}\t{$src, $dst|$dst, $src}",
1024                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1025 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1026                    "mov{w}\t{$src, $dst|$dst, $src}",
1027                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1028 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1029                    "mov{l}\t{$src, $dst|$dst, $src}",
1030                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1031 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1032                       "mov{q}\t{$src, $dst|$dst, $src}",
1033                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1034 } // SchedRW
1035
1036 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1037 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1038 let SchedRW = [WriteALU] in {
1039 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1040                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
1041                    Requires<[In32BitMode]>;
1042 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1043                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
1044                      Requires<[In32BitMode]>;
1045 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1046                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
1047                      Requires<[In32BitMode]>;
1048 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1049                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
1050                   Requires<[In32BitMode]>;
1051 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1052                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
1053                      Requires<[In32BitMode]>;
1054 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1055                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
1056                      Requires<[In32BitMode]>;
1057 }
1058
1059 // FIXME: These definitions are utterly broken
1060 // Just leave them commented out for now because they're useless outside
1061 // of the large code model, and most compilers won't generate the instructions
1062 // in question.
1063 /*
1064 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
1065                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
1066 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
1067                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
1068 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
1069                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1070 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
1071                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1072 */
1073
1074
1075 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
1076 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1077                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1078 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1079                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1080 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1081                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1082 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1083                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1084 }
1085
1086 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1087 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1088                 "mov{b}\t{$src, $dst|$dst, $src}",
1089                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1090 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1091                 "mov{w}\t{$src, $dst|$dst, $src}",
1092                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1093 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1094                 "mov{l}\t{$src, $dst|$dst, $src}",
1095                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1096 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1097                  "mov{q}\t{$src, $dst|$dst, $src}",
1098                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1099 }
1100
1101 let SchedRW = [WriteStore] in {
1102 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1103                 "mov{b}\t{$src, $dst|$dst, $src}",
1104                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1105 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1106                 "mov{w}\t{$src, $dst|$dst, $src}",
1107                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1108 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1109                 "mov{l}\t{$src, $dst|$dst, $src}",
1110                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1111 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1112                  "mov{q}\t{$src, $dst|$dst, $src}",
1113                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1114 } // SchedRW
1115
1116 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1117 // that they can be used for copying and storing h registers, which can't be
1118 // encoded when a REX prefix is present.
1119 let isCodeGenOnly = 1 in {
1120 let neverHasSideEffects = 1 in
1121 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1122                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1123                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1124                    Sched<[WriteMove]>;
1125 let mayStore = 1 in
1126 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1127                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1128                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1129                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1130 let mayLoad = 1, neverHasSideEffects = 1,
1131     canFoldAsLoad = 1, isReMaterializable = 1 in
1132 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1133                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1134                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1135                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1136 }
1137
1138
1139 // Condition code ops, incl. set if equal/not equal/...
1140 let SchedRW = [WriteALU] in {
1141 let Defs = [EFLAGS], Uses = [AH] in
1142 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1143                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1144 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1145 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1146                 IIC_AHF>;  // AH = flags
1147 } // SchedRW
1148
1149 //===----------------------------------------------------------------------===//
1150 // Bit tests instructions: BT, BTS, BTR, BTC.
1151
1152 let Defs = [EFLAGS] in {
1153 let SchedRW = [WriteALU] in {
1154 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1155                "bt{w}\t{$src2, $src1|$src1, $src2}",
1156                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1157                OpSize, TB;
1158 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1159                "bt{l}\t{$src2, $src1|$src1, $src2}",
1160                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1161 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1162                "bt{q}\t{$src2, $src1|$src1, $src2}",
1163                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1164 } // SchedRW
1165
1166 // Unlike with the register+register form, the memory+register form of the
1167 // bt instruction does not ignore the high bits of the index. From ISel's
1168 // perspective, this is pretty bizarre. Make these instructions disassembly
1169 // only for now.
1170
1171 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1172   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1173                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1174   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1175   //                (implicit EFLAGS)]
1176                  [], IIC_BT_MR
1177                  >, OpSize, TB, Requires<[FastBTMem]>;
1178   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1179                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1180   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1181   //                (implicit EFLAGS)]
1182                  [], IIC_BT_MR
1183                  >, TB, Requires<[FastBTMem]>;
1184   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1185                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1186   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1187   //                (implicit EFLAGS)]
1188                   [], IIC_BT_MR
1189                   >, TB;
1190 }
1191
1192 let SchedRW = [WriteALU] in {
1193 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1194                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1195                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1196                 IIC_BT_RI>, OpSize, TB;
1197 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1198                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1199                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1200                 IIC_BT_RI>, TB;
1201 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1202                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1203                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1204                 IIC_BT_RI>, TB;
1205 } // SchedRW
1206
1207 // Note that these instructions don't need FastBTMem because that
1208 // only applies when the other operand is in a register. When it's
1209 // an immediate, bt is still fast.
1210 let SchedRW = [WriteALU] in {
1211 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1212                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1213                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1214                  ], IIC_BT_MI>, OpSize, TB;
1215 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1216                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1217                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1218                  ], IIC_BT_MI>, TB;
1219 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1220                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1221                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1222                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1223 } // SchedRW
1224
1225 let hasSideEffects = 0 in {
1226 let SchedRW = [WriteALU] in {
1227 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1228                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1229                 OpSize, TB;
1230 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1231                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1232 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1233                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1234 } // SchedRW
1235
1236 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1237 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1238                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1239                 OpSize, TB;
1240 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1241                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1242 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1243                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1244 }
1245
1246 let SchedRW = [WriteALU] in {
1247 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1248                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1249                     OpSize, TB;
1250 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1251                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1252 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1253                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1254 } // SchedRW
1255
1256 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1257 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1258                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1259                     OpSize, TB;
1260 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1261                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1262 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1263                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1264 }
1265
1266 let SchedRW = [WriteALU] in {
1267 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1268                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1269                 OpSize, TB;
1270 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1271                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1272 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1273                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1274 } // SchedRW
1275
1276 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1277 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1278                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1279                 OpSize, TB;
1280 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1281                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1282 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1283                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1284 }
1285
1286 let SchedRW = [WriteALU] in {
1287 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1288                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1289                     OpSize, TB;
1290 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1291                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1292 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1293                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1294 } // SchedRW
1295
1296 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1297 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1298                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1299                     OpSize, TB;
1300 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1301                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1302 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1303                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1304 }
1305
1306 let SchedRW = [WriteALU] in {
1307 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1308                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1309                 OpSize, TB;
1310 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1311                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1312 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1313                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1314 } // SchedRW
1315
1316 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1317 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1318                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1319                 OpSize, TB;
1320 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1321                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1322 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1323                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1324 }
1325
1326 let SchedRW = [WriteALU] in {
1327 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1328                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1329                     OpSize, TB;
1330 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1331                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1332 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1333                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1334 } // SchedRW
1335
1336 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1337 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1338                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1339                     OpSize, TB;
1340 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1341                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1342 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1343                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1344 }
1345 } // hasSideEffects = 0
1346 } // Defs = [EFLAGS]
1347
1348
1349 //===----------------------------------------------------------------------===//
1350 // Atomic support
1351 //
1352
1353 // Atomic swap. These are just normal xchg instructions. But since a memory
1354 // operand is referenced, the atomicity is ensured.
1355 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1356                        InstrItinClass itin> {
1357   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1358     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1359                       (ins GR8:$val, i8mem:$ptr),
1360                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1361                       [(set
1362                          GR8:$dst,
1363                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1364                       itin>;
1365     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1366                       (ins GR16:$val, i16mem:$ptr),
1367                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1368                       [(set
1369                          GR16:$dst,
1370                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1371                       itin>, OpSize;
1372     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1373                       (ins GR32:$val, i32mem:$ptr),
1374                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1375                       [(set
1376                          GR32:$dst,
1377                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1378                       itin>;
1379     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1380                        (ins GR64:$val, i64mem:$ptr),
1381                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1382                        [(set
1383                          GR64:$dst,
1384                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1385                        itin>;
1386   }
1387 }
1388
1389 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1390
1391 // Swap between registers.
1392 let SchedRW = [WriteALU] in {
1393 let Constraints = "$val = $dst" in {
1394 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1395                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1396 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1397                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1398 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1399                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1400 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1401                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1402 }
1403
1404 // Swap between EAX and other registers.
1405 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1406                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1407 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1408                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1409                   Requires<[In32BitMode]>;
1410 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1411 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1412 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1413                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1414                    Requires<[In64BitMode]>;
1415 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1416                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1417 } // SchedRW
1418
1419 let SchedRW = [WriteALU] in {
1420 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1421                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1422 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1423                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1424                  OpSize;
1425 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1426                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1427 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1428                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1429 } // SchedRW
1430
1431 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1432 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1433                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1434 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1435                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1436                  OpSize;
1437 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1438                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1439 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1440                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1441
1442 }
1443
1444 let SchedRW = [WriteALU] in {
1445 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1446                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1447                    IIC_CMPXCHG_REG8>, TB;
1448 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1449                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1450                     IIC_CMPXCHG_REG>, TB, OpSize;
1451 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1452                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1453                      IIC_CMPXCHG_REG>, TB;
1454 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1455                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1456                       IIC_CMPXCHG_REG>, TB;
1457 } // SchedRW
1458
1459 let SchedRW = [WriteALULd, WriteRMW] in {
1460 let mayLoad = 1, mayStore = 1 in {
1461 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1462                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1463                      IIC_CMPXCHG_MEM8>, TB;
1464 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1465                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1466                      IIC_CMPXCHG_MEM>, TB, OpSize;
1467 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1468                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1469                      IIC_CMPXCHG_MEM>, TB;
1470 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1471                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1472                       IIC_CMPXCHG_MEM>, TB;
1473 }
1474
1475 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1476 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1477                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1478
1479 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1480 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1481                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1482                     TB, Requires<[HasCmpxchg16b]>;
1483 } // SchedRW
1484
1485
1486 // Lock instruction prefix
1487 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1488
1489 // Rex64 instruction prefix
1490 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1491
1492 // Data16 instruction prefix
1493 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1494
1495 // Repeat string operation instruction prefixes
1496 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1497 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1498 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1499 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1500 // Repeat while not equal (used with CMPS and SCAS)
1501 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1502 }
1503
1504
1505 // String manipulation instructions
1506 let SchedRW = [WriteMicrocoded] in {
1507 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1508 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1509 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1510 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1511 }
1512
1513 let SchedRW = [WriteSystem] in {
1514 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1515 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1516 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1517 }
1518
1519 // Flag instructions
1520 let SchedRW = [WriteALU] in {
1521 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1522 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1523 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1524 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1525 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1526 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1527 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1528
1529 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1530 }
1531
1532 // Table lookup instructions
1533 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1534            Sched<[WriteLoad]>;
1535
1536 let SchedRW = [WriteMicrocoded] in {
1537 // ASCII Adjust After Addition
1538 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1539 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1540             Requires<[In32BitMode]>;
1541
1542 // ASCII Adjust AX Before Division
1543 // sets AL, AH and EFLAGS and uses AL and AH
1544 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1545                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1546
1547 // ASCII Adjust AX After Multiply
1548 // sets AL, AH and EFLAGS and uses AL
1549 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1550                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1551
1552 // ASCII Adjust AL After Subtraction - sets
1553 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1554 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1555             Requires<[In32BitMode]>;
1556
1557 // Decimal Adjust AL after Addition
1558 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1559 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1560             Requires<[In32BitMode]>;
1561
1562 // Decimal Adjust AL after Subtraction
1563 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1564 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1565             Requires<[In32BitMode]>;
1566 } // SchedRW
1567
1568 let SchedRW = [WriteSystem] in {
1569 // Check Array Index Against Bounds
1570 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1571                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1572                    Requires<[In32BitMode]>;
1573 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1574                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1575                    Requires<[In32BitMode]>;
1576
1577 // Adjust RPL Field of Segment Selector
1578 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1579                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1580                  Requires<[In32BitMode]>;
1581 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1582                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1583                  Requires<[In32BitMode]>;
1584 } // SchedRW
1585
1586 //===----------------------------------------------------------------------===//
1587 // MOVBE Instructions
1588 //
1589 let Predicates = [HasMOVBE] in {
1590   let SchedRW = [WriteALULd] in {
1591   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1592                     "movbe{w}\t{$src, $dst|$dst, $src}",
1593                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1594                     OpSize, T8;
1595   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1596                     "movbe{l}\t{$src, $dst|$dst, $src}",
1597                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1598                     T8;
1599   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1600                      "movbe{q}\t{$src, $dst|$dst, $src}",
1601                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1602                      T8;
1603   }
1604   let SchedRW = [WriteStore] in {
1605   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1606                     "movbe{w}\t{$src, $dst|$dst, $src}",
1607                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1608                     OpSize, T8;
1609   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1610                     "movbe{l}\t{$src, $dst|$dst, $src}",
1611                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1612                     T8;
1613   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1614                      "movbe{q}\t{$src, $dst|$dst, $src}",
1615                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1616                      T8;
1617   }
1618 }
1619
1620 //===----------------------------------------------------------------------===//
1621 // RDRAND Instruction
1622 //
1623 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1624   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1625                     "rdrand{w}\t$dst",
1626                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1627   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1628                     "rdrand{l}\t$dst",
1629                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1630   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1631                      "rdrand{q}\t$dst",
1632                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1633 }
1634
1635 //===----------------------------------------------------------------------===//
1636 // LZCNT Instruction
1637 //
1638 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1639   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1640                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1641                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1642                     OpSize;
1643   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1644                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1645                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1646                      (implicit EFLAGS)]>, XS, OpSize;
1647
1648   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1649                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1650                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1651   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1652                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1653                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1654                      (implicit EFLAGS)]>, XS;
1655
1656   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1657                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1658                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1659                      XS;
1660   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1661                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1662                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1663                       (implicit EFLAGS)]>, XS;
1664 }
1665
1666 //===----------------------------------------------------------------------===//
1667 // BMI Instructions
1668 //
1669 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1670   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1671                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1672                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1673                     OpSize;
1674   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1675                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1676                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1677                      (implicit EFLAGS)]>, XS, OpSize;
1678
1679   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1680                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1681                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1682   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1683                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1684                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1685                      (implicit EFLAGS)]>, XS;
1686
1687   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1688                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1689                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1690                      XS;
1691   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1692                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1693                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1694                       (implicit EFLAGS)]>, XS;
1695 }
1696
1697 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1698                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1699                   PatFrag ld_frag> {
1700   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1701              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1702              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1703   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1704              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1705              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1706              T8, VEX_4V;
1707 }
1708
1709 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1710   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1711                         X86blsr, loadi32>;
1712   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1713                         X86blsr, loadi64>, VEX_W;
1714   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1715                           X86blsmsk, loadi32>;
1716   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1717                           X86blsmsk, loadi64>, VEX_W;
1718   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1719                         X86blsi, loadi32>;
1720   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1721                         X86blsi, loadi64>, VEX_W;
1722 }
1723
1724 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1725                           X86MemOperand x86memop, Intrinsic Int,
1726                           PatFrag ld_frag> {
1727   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1728              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1729              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1730              T8, VEX_4VOp3;
1731   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1732              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1733              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1734               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1735 }
1736
1737 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1738   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1739                                 int_x86_bmi_bextr_32, loadi32>;
1740   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1741                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1742 }
1743
1744 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1745   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1746                                int_x86_bmi_bzhi_32, loadi32>;
1747   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1748                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1749 }
1750
1751 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1752                          X86MemOperand x86memop, Intrinsic Int,
1753                          PatFrag ld_frag> {
1754   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1755              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1756              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1757              VEX_4V;
1758   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1759              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1760              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1761 }
1762
1763 let Predicates = [HasBMI2] in {
1764   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1765                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1766   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1767                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1768   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1769                                int_x86_bmi_pext_32, loadi32>, T8XS;
1770   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1771                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1772 }
1773
1774 //===----------------------------------------------------------------------===//
1775 // Subsystems.
1776 //===----------------------------------------------------------------------===//
1777
1778 include "X86InstrArithmetic.td"
1779 include "X86InstrCMovSetCC.td"
1780 include "X86InstrExtension.td"
1781 include "X86InstrControl.td"
1782 include "X86InstrShiftRotate.td"
1783
1784 // X87 Floating Point Stack.
1785 include "X86InstrFPStack.td"
1786
1787 // SIMD support (SSE, MMX and AVX)
1788 include "X86InstrFragmentsSIMD.td"
1789
1790 // FMA - Fused Multiply-Add support (requires FMA)
1791 include "X86InstrFMA.td"
1792
1793 // XOP
1794 include "X86InstrXOP.td"
1795
1796 // SSE, MMX and 3DNow! vector support.
1797 include "X86InstrSSE.td"
1798 include "X86InstrMMX.td"
1799 include "X86Instr3DNow.td"
1800
1801 include "X86InstrVMX.td"
1802 include "X86InstrSVM.td"
1803
1804 include "X86InstrTSX.td"
1805
1806 // System instructions.
1807 include "X86InstrSystem.td"
1808
1809 // Compiler Pseudo Instructions and Pat Patterns
1810 include "X86InstrCompiler.td"
1811
1812 //===----------------------------------------------------------------------===//
1813 // Assembler Mnemonic Aliases
1814 //===----------------------------------------------------------------------===//
1815
1816 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1817 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1818
1819 def : MnemonicAlias<"cbw",  "cbtw">;
1820 def : MnemonicAlias<"cwde", "cwtl">;
1821 def : MnemonicAlias<"cwd",  "cwtd">;
1822 def : MnemonicAlias<"cdq", "cltd">;
1823 def : MnemonicAlias<"cdqe", "cltq">;
1824 def : MnemonicAlias<"cqo", "cqto">;
1825
1826 // lret maps to lretl, it is not ambiguous with lretq.
1827 def : MnemonicAlias<"lret", "lretl">;
1828
1829 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1830 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1831
1832 def : MnemonicAlias<"loopz", "loope">;
1833 def : MnemonicAlias<"loopnz", "loopne">;
1834
1835 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1836 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1837 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1838 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1839 def : MnemonicAlias<"popfd",  "popfl">;
1840
1841 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1842 // all modes.  However: "push (addr)" and "push $42" should default to
1843 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1844 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1845 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1846 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1847 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1848 def : MnemonicAlias<"pushfd", "pushfl">;
1849
1850 def : MnemonicAlias<"repe", "rep">;
1851 def : MnemonicAlias<"repz", "rep">;
1852 def : MnemonicAlias<"repnz", "repne">;
1853
1854 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1855 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1856
1857 def : MnemonicAlias<"salb", "shlb">;
1858 def : MnemonicAlias<"salw", "shlw">;
1859 def : MnemonicAlias<"sall", "shll">;
1860 def : MnemonicAlias<"salq", "shlq">;
1861
1862 def : MnemonicAlias<"smovb", "movsb">;
1863 def : MnemonicAlias<"smovw", "movsw">;
1864 def : MnemonicAlias<"smovl", "movsl">;
1865 def : MnemonicAlias<"smovq", "movsq">;
1866
1867 def : MnemonicAlias<"ud2a", "ud2">;
1868 def : MnemonicAlias<"verrw", "verr">;
1869
1870 // System instruction aliases.
1871 def : MnemonicAlias<"iret", "iretl">;
1872 def : MnemonicAlias<"sysret", "sysretl">;
1873 def : MnemonicAlias<"sysexit", "sysexitl">;
1874
1875 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1876 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1877 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1878 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1879 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1880 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1881 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1882 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1883
1884
1885 // Floating point stack aliases.
1886 def : MnemonicAlias<"fcmovz",   "fcmove">;
1887 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1888 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1889 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1890 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1891 def : MnemonicAlias<"fcomip",   "fcompi">;
1892 def : MnemonicAlias<"fildq",    "fildll">;
1893 def : MnemonicAlias<"fistpq",   "fistpll">;
1894 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1895 def : MnemonicAlias<"fldcww",   "fldcw">;
1896 def : MnemonicAlias<"fnstcww", "fnstcw">;
1897 def : MnemonicAlias<"fnstsww", "fnstsw">;
1898 def : MnemonicAlias<"fucomip",  "fucompi">;
1899 def : MnemonicAlias<"fwait",    "wait">;
1900
1901
1902 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1903   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1904                   !strconcat(Prefix, NewCond, Suffix)>;
1905
1906 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1907 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1908 /// example "setz" -> "sete".
1909 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1910   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1911   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1912   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1913   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1914   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1915   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1916   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1917   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1918   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1919   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1920
1921   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1922   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1923   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1924   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1925 }
1926
1927 // Aliases for set<CC>
1928 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1929 // Aliases for j<CC>
1930 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1931 // Aliases for cmov<CC>{w,l,q}
1932 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1933 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1934 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1935
1936
1937 //===----------------------------------------------------------------------===//
1938 // Assembler Instruction Aliases
1939 //===----------------------------------------------------------------------===//
1940
1941 // aad/aam default to base 10 if no operand is specified.
1942 def : InstAlias<"aad", (AAD8i8 10)>;
1943 def : InstAlias<"aam", (AAM8i8 10)>;
1944
1945 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1946 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1947
1948 // clr aliases.
1949 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1950 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1951 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1952 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1953
1954 // div and idiv aliases for explicit A register.
1955 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1956 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1957 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1958 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1959 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1960 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1961 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1962 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1963 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1964 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1965 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1966 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1967 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1968 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1969 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1970 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1971
1972
1973
1974 // Various unary fpstack operations default to operating on on ST1.
1975 // For example, "fxch" -> "fxch %st(1)"
1976 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1977 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1978 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1979 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1980 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1981 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1982 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1983 def : InstAlias<"fcom",         (COM_FST0r   ST1)>;
1984 def : InstAlias<"fcomp",        (COMP_FST0r  ST1)>;
1985 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1986 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1987 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1988 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1989 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1990 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1991
1992 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1993 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1994 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1995 // gas.
1996 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1997  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1998                  (Inst RST:$op), EmitAlias>;
1999  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
2000                  (Inst ST0), EmitAlias>;
2001 }
2002
2003 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2004 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2005 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2006 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
2007 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2008 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
2009 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2010 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2011 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2012 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
2013 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2014 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
2015 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2016 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2017 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2018 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2019
2020
2021 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2022 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2023 // solely because gas supports it.
2024 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
2025 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
2026 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
2027 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
2028 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
2029 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
2030
2031 // We accept "fnstsw %eax" even though it only writes %ax.
2032 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
2033 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
2034 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2035
2036 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2037 // this is compatible with what GAS does.
2038 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2039 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2040 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
2041 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
2042
2043 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2044 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2045 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2046 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2047 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2048 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2049 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2050
2051 // inb %dx -> inb %al, %dx
2052 def : InstAlias<"inb %dx", (IN8rr)>;
2053 def : InstAlias<"inw %dx", (IN16rr)>;
2054 def : InstAlias<"inl %dx", (IN32rr)>;
2055 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
2056 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
2057 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
2058
2059
2060 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2061 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
2062 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2063 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2064 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2065 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2066 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2067
2068 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2069 // the move.  All segment/mem forms are equivalent, this has the shortest
2070 // encoding.
2071 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2072 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2073
2074 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2075 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2076
2077 // Match 'movq GR64, MMX' as an alias for movd.
2078 def : InstAlias<"movq $src, $dst",
2079                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2080 def : InstAlias<"movq $src, $dst",
2081                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2082
2083 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2084 // alias for movsl. (as in rep; movsd)
2085 def : InstAlias<"movsd", (MOVSD)>;
2086
2087 // movsx aliases
2088 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2089 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2090 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2091 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2092 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2093 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2094 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2095
2096 // movzx aliases
2097 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2098 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2099 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2100 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2101 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2102 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2103 // Note: No GR32->GR64 movzx form.
2104
2105 // outb %dx -> outb %al, %dx
2106 def : InstAlias<"outb %dx", (OUT8rr)>;
2107 def : InstAlias<"outw %dx", (OUT16rr)>;
2108 def : InstAlias<"outl %dx", (OUT32rr)>;
2109 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
2110 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
2111 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
2112
2113 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2114 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2115 // errors, since its encoding is the most compact.
2116 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2117
2118 // shld/shrd op,op -> shld op, op, CL
2119 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
2120 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
2121 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
2122 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
2123 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
2124 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
2125
2126 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
2127 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
2128 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
2129 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
2130 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
2131 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
2132
2133 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2134  *  matching a fixed immediate like $1.
2135 // "shl X, $1" is an alias for "shl X".
2136 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2137  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2138                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2139  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2140                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2141  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2142                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2143  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2144                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2145  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2146                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2147  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2148                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2149  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2150                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2151  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2152                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2153 }
2154
2155 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2156 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2157 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2158 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2159 FIXME */
2160
2161 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2162 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2163 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
2164 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
2165 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
2166
2167 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2168 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2169 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
2170 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
2171 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
2172
2173 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2174 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
2175 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2176 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2177 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;