lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 146                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 147                          SDNPMayLoad, SDNPMemOperand]>;
 148 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154
 155 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 156                         [SDNPHasChain, SDNPMayStore,
 157                          SDNPMayLoad, SDNPMemOperand]>;
 158 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 177                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 178
 179 def X86vastart_save_xmm_regs :
 180                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 181                         SDT_X86VASTART_SAVE_XMM_REGS,
 182                         [SDNPHasChain, SDNPVariadic]>;
 183 def X86vaarg64 :
 184                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 185                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 186                          SDNPMemOperand]>;
 187 def X86callseq_start :
 188                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 189                         [SDNPHasChain, SDNPOutGlue]>;
 190 def X86callseq_end :
 191                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 192                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 193
 194 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 195                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 196                          SDNPVariadic]>;
 197
 198 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 199                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 200 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 201                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 202                          SDNPMayLoad]>;
 203
 204 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 205                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 206
 207 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 208 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 209
 210 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 211                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 212
 213 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 217                         [SDNPHasChain]>;
 218
 219 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 220                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 221                                                      SDTCisPtrTy<1>]>,
 222                                 [SDNPHasChain, SDNPSideEffect]>;
 223 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 224                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226
 227 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 228                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 229
 230 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 231                           [SDNPCommutative]>;
 232 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 233 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 238 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 239
 240 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 241 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 242 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 243                           [SDNPCommutative]>;
 244 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 245                           [SDNPCommutative]>;
 246 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 247                           [SDNPCommutative]>;
 248 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 249
 250 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 251 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 252 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 253
 254 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 255
 256 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 257                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 258
 259 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 260                           [SDNPHasChain]>;
 261
 262 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 263                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 264
 265 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 266                         [SDNPHasChain, SDNPOutGlue]>;
 267
 268 //===----------------------------------------------------------------------===//
 269 // X86 Operand Definitions.
 270 //
 271
 272 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 273 // the index operand of an address, to conform to x86 encoding restrictions.
 274 def ptr_rc_nosp : PointerLikeRegClass<1>;
 275
 276 // *mem - Operand definitions for the funky X86 addressing mode operands.
 277 //
 278 def X86MemAsmOperand : AsmOperandClass {
 279  let Name = "Mem"; let PredicateMethod = "isMem";
 280 }
 281 def X86Mem8AsmOperand : AsmOperandClass {
 282   let Name = "Mem8"; let PredicateMethod = "isMem8";
 283 }
 284 def X86Mem16AsmOperand : AsmOperandClass {
 285   let Name = "Mem16"; let PredicateMethod = "isMem16";
 286 }
 287 def X86Mem32AsmOperand : AsmOperandClass {
 288   let Name = "Mem32"; let PredicateMethod = "isMem32";
 289 }
 290 def X86Mem64AsmOperand : AsmOperandClass {
 291   let Name = "Mem64"; let PredicateMethod = "isMem64";
 292 }
 293 def X86Mem80AsmOperand : AsmOperandClass {
 294   let Name = "Mem80"; let PredicateMethod = "isMem80";
 295 }
 296 def X86Mem128AsmOperand : AsmOperandClass {
 297   let Name = "Mem128"; let PredicateMethod = "isMem128";
 298 }
 299 def X86Mem256AsmOperand : AsmOperandClass {
 300   let Name = "Mem256"; let PredicateMethod = "isMem256";
 301 }
 302
 303 // Gather mem operands
 304 def X86MemVX32Operand : AsmOperandClass {
 305   let Name = "MemVX32"; let PredicateMethod = "isMemVX32";
 306 }
 307 def X86MemVY32Operand : AsmOperandClass {
 308   let Name = "MemVY32"; let PredicateMethod = "isMemVY32";
 309 }
 310 def X86MemVX64Operand : AsmOperandClass {
 311   let Name = "MemVX64"; let PredicateMethod = "isMemVX64";
 312 }
 313 def X86MemVY64Operand : AsmOperandClass {
 314   let Name = "MemVY64"; let PredicateMethod = "isMemVY64";
 315 }
 316
 317 def X86AbsMemAsmOperand : AsmOperandClass {
 318   let Name = "AbsMem";
 319   let SuperClasses = [X86MemAsmOperand];
 320 }
 321 class X86MemOperand<string printMethod> : Operand<iPTR> {
 322   let PrintMethod = printMethod;
 323   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 324   let ParserMatchClass = X86MemAsmOperand;
 325 }
 326
 327 let OperandType = "OPERAND_MEMORY" in {
 328 def opaque32mem : X86MemOperand<"printopaquemem">;
 329 def opaque48mem : X86MemOperand<"printopaquemem">;
 330 def opaque80mem : X86MemOperand<"printopaquemem">;
 331 def opaque512mem : X86MemOperand<"printopaquemem">;
 332
 333 def i8mem   : X86MemOperand<"printi8mem"> {
 334   let ParserMatchClass = X86Mem8AsmOperand; }
 335 def i16mem  : X86MemOperand<"printi16mem"> {
 336   let ParserMatchClass = X86Mem16AsmOperand; }
 337 def i32mem  : X86MemOperand<"printi32mem"> {
 338   let ParserMatchClass = X86Mem32AsmOperand; }
 339 def i64mem  : X86MemOperand<"printi64mem"> {
 340   let ParserMatchClass = X86Mem64AsmOperand; }
 341 def i128mem : X86MemOperand<"printi128mem"> {
 342   let ParserMatchClass = X86Mem128AsmOperand; }
 343 def i256mem : X86MemOperand<"printi256mem"> {
 344   let ParserMatchClass = X86Mem256AsmOperand; }
 345 def f32mem  : X86MemOperand<"printf32mem"> {
 346   let ParserMatchClass = X86Mem32AsmOperand; }
 347 def f64mem  : X86MemOperand<"printf64mem"> {
 348   let ParserMatchClass = X86Mem64AsmOperand; }
 349 def f80mem  : X86MemOperand<"printf80mem"> {
 350   let ParserMatchClass = X86Mem80AsmOperand; }
 351 def f128mem : X86MemOperand<"printf128mem"> {
 352   let ParserMatchClass = X86Mem128AsmOperand; }
 353 def f256mem : X86MemOperand<"printf256mem">{
 354   let ParserMatchClass = X86Mem256AsmOperand; }
 355
 356 // Gather mem operands
 357 def vx32mem : X86MemOperand<"printi32mem">{
 358   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 359   let ParserMatchClass = X86MemVX32Operand; }
 360 def vy32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVY32Operand; }
 363 def vx64mem : X86MemOperand<"printi64mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVX64Operand; }
 366 def vy64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVY64Operand; }
 369 }
 370
 371 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 372 // plain GR64, so that it doesn't potentially require a REX prefix.
 373 def i8mem_NOREX : Operand<i64> {
 374   let PrintMethod = "printi8mem";
 375   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 376   let ParserMatchClass = X86Mem8AsmOperand;
 377   let OperandType = "OPERAND_MEMORY";
 378 }
 379
 380 // GPRs available for tailcall.
 381 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 382 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 383
 384 // Special i32mem for addresses of load folding tail calls. These are not
 385 // allowed to use callee-saved registers since they must be scheduled
 386 // after callee-saved register are popped.
 387 def i32mem_TC : Operand<i32> {
 388   let PrintMethod = "printi32mem";
 389   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 390                        i32imm, i8imm);
 391   let ParserMatchClass = X86Mem32AsmOperand;
 392   let OperandType = "OPERAND_MEMORY";
 393 }
 394
 395 // Special i64mem for addresses of load folding tail calls. These are not
 396 // allowed to use callee-saved registers since they must be scheduled
 397 // after callee-saved register are popped.
 398 def i64mem_TC : Operand<i64> {
 399   let PrintMethod = "printi64mem";
 400   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 401                        ptr_rc_tailcall, i32imm, i8imm);
 402   let ParserMatchClass = X86Mem64AsmOperand;
 403   let OperandType = "OPERAND_MEMORY";
 404 }
 405
 406 let OperandType = "OPERAND_PCREL",
 407     ParserMatchClass = X86AbsMemAsmOperand,
 408     PrintMethod = "printPCRelImm" in {
 409 def i32imm_pcrel : Operand<i32>;
 410 def i16imm_pcrel : Operand<i16>;
 411
 412 def offset8 : Operand<i64>;
 413 def offset16 : Operand<i64>;
 414 def offset32 : Operand<i64>;
 415 def offset64 : Operand<i64>;
 416
 417 // Branch targets have OtherVT type and print as pc-relative values.
 418 def brtarget : Operand<OtherVT>;
 419 def brtarget8 : Operand<OtherVT>;
 420
 421 }
 422
 423 def SSECC : Operand<i8> {
 424   let PrintMethod = "printSSECC";
 425   let OperandType = "OPERAND_IMMEDIATE";
 426 }
 427
 428 def AVXCC : Operand<i8> {
 429   let PrintMethod = "printAVXCC";
 430   let OperandType = "OPERAND_IMMEDIATE";
 431 }
 432
 433 class ImmSExtAsmOperandClass : AsmOperandClass {
 434   let SuperClasses = [ImmAsmOperand];
 435   let RenderMethod = "addImmOperands";
 436 }
 437
 438 class ImmZExtAsmOperandClass : AsmOperandClass {
 439   let SuperClasses = [ImmAsmOperand];
 440   let RenderMethod = "addImmOperands";
 441 }
 442
 443 // Sign-extended immediate classes. We don't need to define the full lattice
 444 // here because there is no instruction with an ambiguity between ImmSExti64i32
 445 // and ImmSExti32i8.
 446 //
 447 // The strange ranges come from the fact that the assembler always works with
 448 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 449 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 450
 451 // [0, 0x7FFFFFFF]                                            |
 452 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 453 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 454   let Name = "ImmSExti64i32";
 455 }
 456
 457 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 458 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 459 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 460   let Name = "ImmSExti16i8";
 461   let SuperClasses = [ImmSExti64i32AsmOperand];
 462 }
 463
 464 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 465 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 466 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 467   let Name = "ImmSExti32i8";
 468 }
 469
 470 // [0, 0x000000FF]
 471 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 472   let Name = "ImmZExtu32u8";
 473 }
 474
 475
 476 // [0, 0x0000007F]                                            |
 477 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 478 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 479   let Name = "ImmSExti64i8";
 480   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 481                       ImmSExti64i32AsmOperand];
 482 }
 483
 484 // A couple of more descriptive operand definitions.
 485 // 16-bits but only 8 bits are significant.
 486 def i16i8imm  : Operand<i16> {
 487   let ParserMatchClass = ImmSExti16i8AsmOperand;
 488   let OperandType = "OPERAND_IMMEDIATE";
 489 }
 490 // 32-bits but only 8 bits are significant.
 491 def i32i8imm  : Operand<i32> {
 492   let ParserMatchClass = ImmSExti32i8AsmOperand;
 493   let OperandType = "OPERAND_IMMEDIATE";
 494 }
 495 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 496 def u32u8imm  : Operand<i32> {
 497   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 498   let OperandType = "OPERAND_IMMEDIATE";
 499 }
 500
 501 // 64-bits but only 32 bits are significant.
 502 def i64i32imm  : Operand<i64> {
 503   let ParserMatchClass = ImmSExti64i32AsmOperand;
 504   let OperandType = "OPERAND_IMMEDIATE";
 505 }
 506
 507 // 64-bits but only 32 bits are significant, and those bits are treated as being
 508 // pc relative.
 509 def i64i32imm_pcrel : Operand<i64> {
 510   let PrintMethod = "printPCRelImm";
 511   let ParserMatchClass = X86AbsMemAsmOperand;
 512   let OperandType = "OPERAND_PCREL";
 513 }
 514
 515 // 64-bits but only 8 bits are significant.
 516 def i64i8imm   : Operand<i64> {
 517   let ParserMatchClass = ImmSExti64i8AsmOperand;
 518   let OperandType = "OPERAND_IMMEDIATE";
 519 }
 520
 521 def lea64_32mem : Operand<i32> {
 522   let PrintMethod = "printi32mem";
 523   let AsmOperandLowerMethod = "lower_lea64_32mem";
 524   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 525   let ParserMatchClass = X86MemAsmOperand;
 526 }
 527
 528
 529 //===----------------------------------------------------------------------===//
 530 // X86 Complex Pattern Definitions.
 531 //
 532
 533 // Define X86 specific addressing mode.
 534 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 535 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 536                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 537                                []>;
 538 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 539                                [tglobaltlsaddr], []>;
 540
 541 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 542                                [tglobaltlsaddr], []>;
 543
 544 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 545                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 546                          X86WrapperRIP], []>;
 547
 548 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 549                                [tglobaltlsaddr], []>;
 550
 551 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 552                                [tglobaltlsaddr], []>;
 553
 554 //===----------------------------------------------------------------------===//
 555 // X86 Instruction Predicate Definitions.
 556 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 557 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 558
 559 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 560 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 561 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 562 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 563 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 564 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 565 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 566 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 567 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 568 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 569 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 570 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 571 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 572 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 573 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 574 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 575 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 576 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 577 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 578
 579 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 580 def HasAES       : Predicate<"Subtarget->hasAES()">;
 581 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 582 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 583 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 584 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 585 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 586 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 587 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 588 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 589 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 590 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 591 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 592 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 593 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 594 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 595 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 596 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 597                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 598 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 599                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 600 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 601 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 602 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 603 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 604 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 605 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 606                              "TM.getCodeModel() != CodeModel::Kernel">;
 607 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 608                              "TM.getCodeModel() == CodeModel::Kernel">;
 609 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 610 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 611 def OptForSize   : Predicate<"OptForSize">;
 612 def OptForSpeed  : Predicate<"!OptForSize">;
 613 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 614 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 615
 616 //===----------------------------------------------------------------------===//
 617 // X86 Instruction Format Definitions.
 618 //
 619
 620 include "X86InstrFormats.td"
 621
 622 //===----------------------------------------------------------------------===//
 623 // Pattern fragments.
 624 //
 625
 626 // X86 specific condition code. These correspond to CondCode in
 627 // X86InstrInfo.h. They must be kept in synch.
 628 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 629 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 630 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 631 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 632 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 633 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 634 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 635 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 636 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 637 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 638 def X86_COND_NO  : PatLeaf<(i8 10)>;
 639 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 640 def X86_COND_NS  : PatLeaf<(i8 12)>;
 641 def X86_COND_O   : PatLeaf<(i8 13)>;
 642 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 643 def X86_COND_S   : PatLeaf<(i8 15)>;
 644
 645 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 646   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 647   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 648   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 649 }
 650
 651 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 652
 653
 654 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 655 // unsigned field.
 656 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 657
 658 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 659   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 660 }]>;
 661
 662 // Helper fragments for loads.
 663 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 664 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 665 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 666   LoadSDNode *LD = cast<LoadSDNode>(N);
 667   ISD::LoadExtType ExtType = LD->getExtensionType();
 668   if (ExtType == ISD::NON_EXTLOAD)
 669     return true;
 670   if (ExtType == ISD::EXTLOAD)
 671     return LD->getAlignment() >= 2 && !LD->isVolatile();
 672   return false;
 673 }]>;
 674
 675 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 676   LoadSDNode *LD = cast<LoadSDNode>(N);
 677   ISD::LoadExtType ExtType = LD->getExtensionType();
 678   if (ExtType == ISD::EXTLOAD)
 679     return LD->getAlignment() >= 2 && !LD->isVolatile();
 680   return false;
 681 }]>;
 682
 683 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 684   LoadSDNode *LD = cast<LoadSDNode>(N);
 685   ISD::LoadExtType ExtType = LD->getExtensionType();
 686   if (ExtType == ISD::NON_EXTLOAD)
 687     return true;
 688   if (ExtType == ISD::EXTLOAD)
 689     return LD->getAlignment() >= 4 && !LD->isVolatile();
 690   return false;
 691 }]>;
 692
 693 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 694 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 695 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 696 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 697 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 698
 699 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 700 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 701 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 702 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 703 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 704 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 705
 706 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 707 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 708 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 709 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 710 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 711 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 712 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 713 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 714 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 715 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 716
 717 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 718 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 719 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 720 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 721 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 722 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 723 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 724 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 725 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 726 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 727
 728
 729 // An 'and' node with a single use.
 730 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 731   return N->hasOneUse();
 732 }]>;
 733 // An 'srl' node with a single use.
 734 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 735   return N->hasOneUse();
 736 }]>;
 737 // An 'trunc' node with a single use.
 738 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 739   return N->hasOneUse();
 740 }]>;
 741
 742 //===----------------------------------------------------------------------===//
 743 // Instruction list.
 744 //
 745
 746 // Nop
 747 let neverHasSideEffects = 1 in {
 748   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 749   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 750                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 751   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 752                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 753 }
 754
 755
 756 // Constructing a stack frame.
 757 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 758                  "enter\t$len, $lvl", [], IIC_ENTER>;
 759
 760 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 761 def LEAVE    : I<0xC9, RawFrm,
 762                  (outs), (ins), "leave", [], IIC_LEAVE>,
 763                  Requires<[In32BitMode]>;
 764
 765 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 766 def LEAVE64  : I<0xC9, RawFrm,
 767                  (outs), (ins), "leave", [], IIC_LEAVE>,
 768                  Requires<[In64BitMode]>;
 769
 770 //===----------------------------------------------------------------------===//
 771 //  Miscellaneous Instructions.
 772 //
 773
 774 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 775 let mayLoad = 1 in {
 776 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 777                 IIC_POP_REG16>, OpSize;
 778 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 779                 IIC_POP_REG>;
 780 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 781                 IIC_POP_REG>, OpSize;
 782 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 783                 IIC_POP_MEM>, OpSize;
 784 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 785                 IIC_POP_REG>;
 786 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 787                 IIC_POP_MEM>;
 788
 789 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 790 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 791                Requires<[In32BitMode]>;
 792 }
 793
 794 let mayStore = 1 in {
 795 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 796                  IIC_PUSH_REG>, OpSize;
 797 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 798                  IIC_PUSH_REG>;
 799 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 800                  IIC_PUSH_REG>, OpSize;
 801 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 802                  IIC_PUSH_MEM>,
 803   OpSize;
 804 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 805                  IIC_PUSH_REG>;
 806 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 807                  IIC_PUSH_MEM>;
 808
 809 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 810                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 811 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 812                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 813 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 814                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 815
 816 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 817                  OpSize;
 818 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 819                Requires<[In32BitMode]>;
 820
 821 }
 822 }
 823
 824 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 825 let mayLoad = 1 in {
 826 def POP64r   : I<0x58, AddRegFrm,
 827                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 828 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 829                 IIC_POP_REG>;
 830 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 831                 IIC_POP_MEM>;
 832 }
 833 let mayStore = 1 in {
 834 def PUSH64r  : I<0x50, AddRegFrm,
 835                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 836 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 837                  IIC_PUSH_REG>;
 838 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 839                  IIC_PUSH_MEM>;
 840 }
 841 }
 842
 843 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 844 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 845                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 846 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 847                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 848 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 849                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 850 }
 851
 852 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 853 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 854                Requires<[In64BitMode]>;
 855 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 856 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 857                  Requires<[In64BitMode]>;
 858
 859
 860
 861 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 862     mayLoad=1, neverHasSideEffects=1 in {
 863 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 864                Requires<[In32BitMode]>;
 865 }
 866 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 867     mayStore=1, neverHasSideEffects=1 in {
 868 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 869                Requires<[In32BitMode]>;
 870 }
 871
 872 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 873 def BSWAP32r : I<0xC8, AddRegFrm,
 874                  (outs GR32:$dst), (ins GR32:$src),
 875                  "bswap{l}\t$dst",
 876                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 877
 878 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 879                   "bswap{q}\t$dst",
 880                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 881 } // Constraints = "$src = $dst"
 882
 883 // Bit scan instructions.
 884 let Defs = [EFLAGS] in {
 885 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 886                  "bsf{w}\t{$src, $dst|$dst, $src}",
 887                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 888                   IIC_BSF>, TB, OpSize;
 889 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 890                  "bsf{w}\t{$src, $dst|$dst, $src}",
 891                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 892                   IIC_BSF>, TB, OpSize;
 893 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 894                  "bsf{l}\t{$src, $dst|$dst, $src}",
 895                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB;
 896 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 897                  "bsf{l}\t{$src, $dst|$dst, $src}",
 898                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 899                  IIC_BSF>, TB;
 900 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 901                   "bsf{q}\t{$src, $dst|$dst, $src}",
 902                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 903                   IIC_BSF>, TB;
 904 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 905                   "bsf{q}\t{$src, $dst|$dst, $src}",
 906                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 907                   IIC_BSF>, TB;
 908
 909 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 910                  "bsr{w}\t{$src, $dst|$dst, $src}",
 911                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 912                  TB, OpSize;
 913 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 914                  "bsr{w}\t{$src, $dst|$dst, $src}",
 915                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 916                  IIC_BSR>, TB,
 917                  OpSize;
 918 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 919                  "bsr{l}\t{$src, $dst|$dst, $src}",
 920                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB;
 921 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 922                  "bsr{l}\t{$src, $dst|$dst, $src}",
 923                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 924                  IIC_BSR>, TB;
 925 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 926                   "bsr{q}\t{$src, $dst|$dst, $src}",
 927                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB;
 928 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 929                   "bsr{q}\t{$src, $dst|$dst, $src}",
 930                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 931                   IIC_BSR>, TB;
 932 } // Defs = [EFLAGS]
 933
 934
 935 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 936 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 937 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 938 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 939 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 940 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 941 }
 942
 943 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 944 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 945 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 946 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 947 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 948 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 949 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 950 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 951 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 952
 953 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 954 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 955 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 956 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 957
 958 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 959 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 960 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 961 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 962
 963
 964 //===----------------------------------------------------------------------===//
 965 //  Move Instructions.
 966 //
 967
 968 let neverHasSideEffects = 1 in {
 969 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 970                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 971 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 972                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 973 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 974                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 975 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 976                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 977 }
 978 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 979 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 980                    "mov{b}\t{$src, $dst|$dst, $src}",
 981                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
 982 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 983                    "mov{w}\t{$src, $dst|$dst, $src}",
 984                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
 985 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 986                    "mov{l}\t{$src, $dst|$dst, $src}",
 987                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
 988 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 989                     "movabs{q}\t{$src, $dst|$dst, $src}",
 990                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
 991 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 992                       "mov{q}\t{$src, $dst|$dst, $src}",
 993                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
 994 }
 995
 996 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 997                    "mov{b}\t{$src, $dst|$dst, $src}",
 998                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
 999 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1000                    "mov{w}\t{$src, $dst|$dst, $src}",
1001                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1002 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1003                    "mov{l}\t{$src, $dst|$dst, $src}",
1004                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1005 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1006                       "mov{q}\t{$src, $dst|$dst, $src}",
1007                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1008
1009 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1010 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1011 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1012                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
1013                    Requires<[In32BitMode]>;
1014 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1015                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
1016                      Requires<[In32BitMode]>;
1017 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1018                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
1019                      Requires<[In32BitMode]>;
1020 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1021                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
1022                   Requires<[In32BitMode]>;
1023 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1024                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
1025                      Requires<[In32BitMode]>;
1026 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1027                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
1028                      Requires<[In32BitMode]>;
1029
1030 // FIXME: These definitions are utterly broken
1031 // Just leave them commented out for now because they're useless outside
1032 // of the large code model, and most compilers won't generate the instructions
1033 // in question.
1034 /*
1035 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
1036                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
1037 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
1038                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
1039 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
1040                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1041 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
1042                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1043 */
1044
1045
1046 let isCodeGenOnly = 1, hasSideEffects = 0 in {
1047 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1048                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1049 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1050                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1051 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1052                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1053 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1054                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1055 }
1056
1057 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1058 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1059                 "mov{b}\t{$src, $dst|$dst, $src}",
1060                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1061 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1062                 "mov{w}\t{$src, $dst|$dst, $src}",
1063                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1064 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1065                 "mov{l}\t{$src, $dst|$dst, $src}",
1066                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1067 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1068                  "mov{q}\t{$src, $dst|$dst, $src}",
1069                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1070 }
1071
1072 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1073                 "mov{b}\t{$src, $dst|$dst, $src}",
1074                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1075 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1076                 "mov{w}\t{$src, $dst|$dst, $src}",
1077                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1078 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1079                 "mov{l}\t{$src, $dst|$dst, $src}",
1080                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1081 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1082                  "mov{q}\t{$src, $dst|$dst, $src}",
1083                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1084
1085 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1086 // that they can be used for copying and storing h registers, which can't be
1087 // encoded when a REX prefix is present.
1088 let isCodeGenOnly = 1 in {
1089 let neverHasSideEffects = 1 in
1090 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1091                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1092                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>;
1093 let mayStore = 1 in
1094 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1095                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1096                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1097                      IIC_MOV_MEM>;
1098 let mayLoad = 1, neverHasSideEffects = 1,
1099     canFoldAsLoad = 1, isReMaterializable = 1 in
1100 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1101                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1102                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1103                      IIC_MOV_MEM>;
1104 }
1105
1106
1107 // Condition code ops, incl. set if equal/not equal/...
1108 let Defs = [EFLAGS], Uses = [AH] in
1109 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1110                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1111 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1112 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1113                 IIC_AHF>;  // AH = flags
1114
1115
1116 //===----------------------------------------------------------------------===//
1117 // Bit tests instructions: BT, BTS, BTR, BTC.
1118
1119 let Defs = [EFLAGS] in {
1120 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1121                "bt{w}\t{$src2, $src1|$src1, $src2}",
1122                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1123                OpSize, TB;
1124 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1125                "bt{l}\t{$src2, $src1|$src1, $src2}",
1126                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1127 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1128                "bt{q}\t{$src2, $src1|$src1, $src2}",
1129                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1130
1131 // Unlike with the register+register form, the memory+register form of the
1132 // bt instruction does not ignore the high bits of the index. From ISel's
1133 // perspective, this is pretty bizarre. Make these instructions disassembly
1134 // only for now.
1135
1136 let mayLoad = 1, hasSideEffects = 0 in {
1137   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1138                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1139   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1140   //                (implicit EFLAGS)]
1141                  [], IIC_BT_MR
1142                  >, OpSize, TB, Requires<[FastBTMem]>;
1143   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1144                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1145   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1146   //                (implicit EFLAGS)]
1147                  [], IIC_BT_MR
1148                  >, TB, Requires<[FastBTMem]>;
1149   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1150                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1151   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1152   //                (implicit EFLAGS)]
1153                   [], IIC_BT_MR
1154                   >, TB;
1155 }
1156
1157 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1158                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1159                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1160                 IIC_BT_RI>, OpSize, TB;
1161 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1162                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1163                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1164                 IIC_BT_RI>, TB;
1165 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1166                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1167                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1168                 IIC_BT_RI>, TB;
1169
1170 // Note that these instructions don't need FastBTMem because that
1171 // only applies when the other operand is in a register. When it's
1172 // an immediate, bt is still fast.
1173 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1174                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1175                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1176                  ], IIC_BT_MI>, OpSize, TB;
1177 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1178                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1179                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1180                  ], IIC_BT_MI>, TB;
1181 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1182                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1183                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1184                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1185
1186 let hasSideEffects = 0 in {
1187 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1188                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1189                 OpSize, TB;
1190 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1191                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1192 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1193                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1194
1195 let mayLoad = 1, mayStore = 1 in {
1196 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1197                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1198                 OpSize, TB;
1199 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1200                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1201 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1202                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1203 }
1204
1205 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1206                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1207                     OpSize, TB;
1208 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1209                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1210 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1211                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1212
1213 let mayLoad = 1, mayStore = 1 in {
1214 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1215                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1216                     OpSize, TB;
1217 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1218                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1219 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1220                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1221 }
1222
1223 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1224                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1225                 OpSize, TB;
1226 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1227                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1228 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1229                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1230
1231 let mayLoad = 1, mayStore = 1 in {
1232 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1233                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1234                 OpSize, TB;
1235 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1236                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1237 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1238                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1239 }
1240
1241 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1242                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1243                     OpSize, TB;
1244 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1245                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1246 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1247                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1248
1249 let mayLoad = 1, mayStore = 1 in {
1250 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1251                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1252                     OpSize, TB;
1253 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1254                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1255 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1256                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1257 }
1258
1259 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1260                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1261                 OpSize, TB;
1262 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1263                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1264 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1265                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1266
1267 let mayLoad = 1, mayStore = 1 in {
1268 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1269                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1270                 OpSize, TB;
1271 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1272                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1273 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1274                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1275 }
1276
1277 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1278                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1279                     OpSize, TB;
1280 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1281                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1282 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1283                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1284
1285 let mayLoad = 1, mayStore = 1 in {
1286 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1287                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1288                     OpSize, TB;
1289 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1290                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1291 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1292                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1293 }
1294 } // hasSideEffects = 0
1295 } // Defs = [EFLAGS]
1296
1297
1298 //===----------------------------------------------------------------------===//
1299 // Atomic support
1300 //
1301
1302 // Atomic swap. These are just normal xchg instructions. But since a memory
1303 // operand is referenced, the atomicity is ensured.
1304 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1305                        InstrItinClass itin> {
1306   let Constraints = "$val = $dst" in {
1307     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1308                       (ins GR8:$val, i8mem:$ptr),
1309                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1310                       [(set
1311                          GR8:$dst,
1312                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1313                       itin>;
1314     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1315                       (ins GR16:$val, i16mem:$ptr),
1316                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1317                       [(set
1318                          GR16:$dst,
1319                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1320                       itin>, OpSize;
1321     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1322                       (ins GR32:$val, i32mem:$ptr),
1323                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1324                       [(set
1325                          GR32:$dst,
1326                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1327                       itin>;
1328     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1329                        (ins GR64:$val, i64mem:$ptr),
1330                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1331                        [(set
1332                          GR64:$dst,
1333                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1334                        itin>;
1335   }
1336 }
1337
1338 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1339
1340 // Swap between registers.
1341 let Constraints = "$val = $dst" in {
1342 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1343                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1344 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1345                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1346 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1347                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1348 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1349                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1350 }
1351
1352 // Swap between EAX and other registers.
1353 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1354                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1355 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1356                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1357                   Requires<[In32BitMode]>;
1358 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1359 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1360 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1361                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1362                    Requires<[In64BitMode]>;
1363 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1364                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1365
1366
1367
1368 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1369                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1370 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1371                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1372                  OpSize;
1373 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1374                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1375 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1376                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1377
1378 let mayLoad = 1, mayStore = 1 in {
1379 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1380                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1381 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1382                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1383                  OpSize;
1384 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1385                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1386 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1387                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1388
1389 }
1390
1391 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1392                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1393                    IIC_CMPXCHG_REG8>, TB;
1394 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1395                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1396                     IIC_CMPXCHG_REG>, TB, OpSize;
1397 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1398                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1399                      IIC_CMPXCHG_REG>, TB;
1400 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1401                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1402                       IIC_CMPXCHG_REG>, TB;
1403
1404 let mayLoad = 1, mayStore = 1 in {
1405 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1406                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1407                      IIC_CMPXCHG_MEM8>, TB;
1408 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1409                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1410                      IIC_CMPXCHG_MEM>, TB, OpSize;
1411 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1412                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1413                      IIC_CMPXCHG_MEM>, TB;
1414 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1415                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1416                       IIC_CMPXCHG_MEM>, TB;
1417 }
1418
1419 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1420 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1421                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1422
1423 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1424 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1425                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1426                     TB, Requires<[HasCmpxchg16b]>;
1427
1428
1429
1430 // Lock instruction prefix
1431 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1432
1433 // Rex64 instruction prefix
1434 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1435
1436 // Data16 instruction prefix
1437 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1438
1439 // Repeat string operation instruction prefixes
1440 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1441 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1442 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1443 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1444 // Repeat while not equal (used with CMPS and SCAS)
1445 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1446 }
1447
1448
1449 // String manipulation instructions
1450 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1451 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1452 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1453 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1454
1455 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1456 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1457 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1458
1459
1460 // Flag instructions
1461 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1462 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1463 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1464 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1465 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1466 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1467 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1468
1469 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1470
1471 // Table lookup instructions
1472 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>;
1473
1474 // ASCII Adjust After Addition
1475 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1476 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1477             Requires<[In32BitMode]>;
1478
1479 // ASCII Adjust AX Before Division
1480 // sets AL, AH and EFLAGS and uses AL and AH
1481 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1482                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1483
1484 // ASCII Adjust AX After Multiply
1485 // sets AL, AH and EFLAGS and uses AL
1486 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1487                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1488
1489 // ASCII Adjust AL After Subtraction - sets
1490 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1491 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1492             Requires<[In32BitMode]>;
1493
1494 // Decimal Adjust AL after Addition
1495 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1496 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1497             Requires<[In32BitMode]>;
1498
1499 // Decimal Adjust AL after Subtraction
1500 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1501 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1502             Requires<[In32BitMode]>;
1503
1504 // Check Array Index Against Bounds
1505 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1506                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1507                    Requires<[In32BitMode]>;
1508 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1509                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1510                    Requires<[In32BitMode]>;
1511
1512 // Adjust RPL Field of Segment Selector
1513 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1514                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1515                  Requires<[In32BitMode]>;
1516 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1517                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1518                  Requires<[In32BitMode]>;
1519
1520 //===----------------------------------------------------------------------===//
1521 // MOVBE Instructions
1522 //
1523 let Predicates = [HasMOVBE] in {
1524   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1525                     "movbe{w}\t{$src, $dst|$dst, $src}",
1526                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1527                     OpSize, T8;
1528   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1529                     "movbe{l}\t{$src, $dst|$dst, $src}",
1530                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1531                     T8;
1532   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1533                      "movbe{q}\t{$src, $dst|$dst, $src}",
1534                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1535                      T8;
1536   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1537                     "movbe{w}\t{$src, $dst|$dst, $src}",
1538                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1539                     OpSize, T8;
1540   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1541                     "movbe{l}\t{$src, $dst|$dst, $src}",
1542                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1543                     T8;
1544   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1545                      "movbe{q}\t{$src, $dst|$dst, $src}",
1546                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1547                      T8;
1548 }
1549
1550 //===----------------------------------------------------------------------===//
1551 // RDRAND Instruction
1552 //
1553 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1554   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1555                     "rdrand{w}\t$dst",
1556                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1557   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1558                     "rdrand{l}\t$dst",
1559                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1560   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1561                      "rdrand{q}\t$dst",
1562                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1563 }
1564
1565 //===----------------------------------------------------------------------===//
1566 // LZCNT Instruction
1567 //
1568 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1569   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1570                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1571                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1572                     OpSize;
1573   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1574                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1575                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1576                      (implicit EFLAGS)]>, XS, OpSize;
1577
1578   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1579                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1580                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1581   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1582                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1583                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1584                      (implicit EFLAGS)]>, XS;
1585
1586   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1587                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1588                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1589                      XS;
1590   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1591                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1592                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1593                       (implicit EFLAGS)]>, XS;
1594 }
1595
1596 //===----------------------------------------------------------------------===//
1597 // BMI Instructions
1598 //
1599 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1600   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1601                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1602                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1603                     OpSize;
1604   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1605                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1606                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1607                      (implicit EFLAGS)]>, XS, OpSize;
1608
1609   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1610                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1611                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1612   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1613                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1614                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1615                      (implicit EFLAGS)]>, XS;
1616
1617   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1618                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1619                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1620                      XS;
1621   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1622                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1623                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1624                       (implicit EFLAGS)]>, XS;
1625 }
1626
1627 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1628                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1629                   PatFrag ld_frag> {
1630   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1631              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1632              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1633   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1634              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1635              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1636              T8, VEX_4V;
1637 }
1638
1639 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1640   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1641                         X86blsr, loadi32>;
1642   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1643                         X86blsr, loadi64>, VEX_W;
1644   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1645                           X86blsmsk, loadi32>;
1646   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1647                           X86blsmsk, loadi64>, VEX_W;
1648   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1649                         X86blsi, loadi32>;
1650   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1651                         X86blsi, loadi64>, VEX_W;
1652 }
1653
1654 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1655                           X86MemOperand x86memop, Intrinsic Int,
1656                           PatFrag ld_frag> {
1657   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1658              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1659              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1660              T8, VEX_4VOp3;
1661   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1662              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1663              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1664               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1665 }
1666
1667 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1668   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1669                                 int_x86_bmi_bextr_32, loadi32>;
1670   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1671                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1672 }
1673
1674 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1675   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1676                                int_x86_bmi_bzhi_32, loadi32>;
1677   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1678                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1679 }
1680
1681 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1682                          X86MemOperand x86memop, Intrinsic Int,
1683                          PatFrag ld_frag> {
1684   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1685              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1686              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1687              VEX_4V;
1688   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1689              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1690              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1691 }
1692
1693 let Predicates = [HasBMI2] in {
1694   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1695                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1696   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1697                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1698   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1699                                int_x86_bmi_pext_32, loadi32>, T8XS;
1700   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1701                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1702 }
1703
1704 //===----------------------------------------------------------------------===//
1705 // Subsystems.
1706 //===----------------------------------------------------------------------===//
1707
1708 include "X86InstrArithmetic.td"
1709 include "X86InstrCMovSetCC.td"
1710 include "X86InstrExtension.td"
1711 include "X86InstrControl.td"
1712 include "X86InstrShiftRotate.td"
1713
1714 // X87 Floating Point Stack.
1715 include "X86InstrFPStack.td"
1716
1717 // SIMD support (SSE, MMX and AVX)
1718 include "X86InstrFragmentsSIMD.td"
1719
1720 // FMA - Fused Multiply-Add support (requires FMA)
1721 include "X86InstrFMA.td"
1722
1723 // XOP
1724 include "X86InstrXOP.td"
1725
1726 // SSE, MMX and 3DNow! vector support.
1727 include "X86InstrSSE.td"
1728 include "X86InstrMMX.td"
1729 include "X86Instr3DNow.td"
1730
1731 include "X86InstrVMX.td"
1732 include "X86InstrSVM.td"
1733
1734 include "X86InstrTSX.td"
1735
1736 // System instructions.
1737 include "X86InstrSystem.td"
1738
1739 // Compiler Pseudo Instructions and Pat Patterns
1740 include "X86InstrCompiler.td"
1741
1742 //===----------------------------------------------------------------------===//
1743 // Assembler Mnemonic Aliases
1744 //===----------------------------------------------------------------------===//
1745
1746 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1747 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1748
1749 def : MnemonicAlias<"cbw",  "cbtw">;
1750 def : MnemonicAlias<"cwde", "cwtl">;
1751 def : MnemonicAlias<"cwd",  "cwtd">;
1752 def : MnemonicAlias<"cdq", "cltd">;
1753 def : MnemonicAlias<"cdqe", "cltq">;
1754 def : MnemonicAlias<"cqo", "cqto">;
1755
1756 // lret maps to lretl, it is not ambiguous with lretq.
1757 def : MnemonicAlias<"lret", "lretl">;
1758
1759 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1760 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1761
1762 def : MnemonicAlias<"loopz", "loope">;
1763 def : MnemonicAlias<"loopnz", "loopne">;
1764
1765 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1766 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1767 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1768 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1769 def : MnemonicAlias<"popfd",  "popfl">;
1770
1771 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1772 // all modes.  However: "push (addr)" and "push $42" should default to
1773 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1774 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1775 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1776 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1777 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1778 def : MnemonicAlias<"pushfd", "pushfl">;
1779
1780 def : MnemonicAlias<"repe", "rep">;
1781 def : MnemonicAlias<"repz", "rep">;
1782 def : MnemonicAlias<"repnz", "repne">;
1783
1784 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1785 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1786
1787 def : MnemonicAlias<"salb", "shlb">;
1788 def : MnemonicAlias<"salw", "shlw">;
1789 def : MnemonicAlias<"sall", "shll">;
1790 def : MnemonicAlias<"salq", "shlq">;
1791
1792 def : MnemonicAlias<"smovb", "movsb">;
1793 def : MnemonicAlias<"smovw", "movsw">;
1794 def : MnemonicAlias<"smovl", "movsl">;
1795 def : MnemonicAlias<"smovq", "movsq">;
1796
1797 def : MnemonicAlias<"ud2a", "ud2">;
1798 def : MnemonicAlias<"verrw", "verr">;
1799
1800 // System instruction aliases.
1801 def : MnemonicAlias<"iret", "iretl">;
1802 def : MnemonicAlias<"sysret", "sysretl">;
1803 def : MnemonicAlias<"sysexit", "sysexitl">;
1804
1805 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1806 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1807 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1808 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1809 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1810 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1811 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1812 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1813
1814
1815 // Floating point stack aliases.
1816 def : MnemonicAlias<"fcmovz",   "fcmove">;
1817 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1818 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1819 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1820 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1821 def : MnemonicAlias<"fcomip",   "fcompi">;
1822 def : MnemonicAlias<"fildq",    "fildll">;
1823 def : MnemonicAlias<"fistpq",   "fistpll">;
1824 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1825 def : MnemonicAlias<"fldcww",   "fldcw">;
1826 def : MnemonicAlias<"fnstcww", "fnstcw">;
1827 def : MnemonicAlias<"fnstsww", "fnstsw">;
1828 def : MnemonicAlias<"fucomip",  "fucompi">;
1829 def : MnemonicAlias<"fwait",    "wait">;
1830
1831
1832 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1833   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1834                   !strconcat(Prefix, NewCond, Suffix)>;
1835
1836 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1837 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1838 /// example "setz" -> "sete".
1839 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1840   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1841   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1842   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1843   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1844   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1845   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1846   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1847   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1848   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1849   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1850
1851   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1852   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1853   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1854   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1855 }
1856
1857 // Aliases for set<CC>
1858 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1859 // Aliases for j<CC>
1860 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1861 // Aliases for cmov<CC>{w,l,q}
1862 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1863 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1864 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1865
1866
1867 //===----------------------------------------------------------------------===//
1868 // Assembler Instruction Aliases
1869 //===----------------------------------------------------------------------===//
1870
1871 // aad/aam default to base 10 if no operand is specified.
1872 def : InstAlias<"aad", (AAD8i8 10)>;
1873 def : InstAlias<"aam", (AAM8i8 10)>;
1874
1875 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1876 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1877
1878 // clr aliases.
1879 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1880 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1881 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1882 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1883
1884 // div and idiv aliases for explicit A register.
1885 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1886 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1887 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1888 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1889 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1890 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1891 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1892 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1893 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1894 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1895 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1896 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1897 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1898 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1899 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1900 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1901
1902
1903
1904 // Various unary fpstack operations default to operating on on ST1.
1905 // For example, "fxch" -> "fxch %st(1)"
1906 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1907 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1908 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1909 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1910 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1911 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1912 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1913 def : InstAlias<"fcom",         (COM_FST0r   ST1)>;
1914 def : InstAlias<"fcomp",        (COMP_FST0r  ST1)>;
1915 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1916 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1917 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1918 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1919 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1920 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1921
1922 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1923 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1924 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1925 // gas.
1926 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1927  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1928                  (Inst RST:$op), EmitAlias>;
1929  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1930                  (Inst ST0), EmitAlias>;
1931 }
1932
1933 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1934 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1935 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1936 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1937 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1938 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1939 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1940 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1941 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1942 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1943 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1944 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1945 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1946 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1947 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1948 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1949
1950
1951 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1952 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1953 // solely because gas supports it.
1954 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1955 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1956 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1957 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1958 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1959 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1960
1961 // We accept "fnstsw %eax" even though it only writes %ax.
1962 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
1963 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
1964 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
1965
1966 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1967 // this is compatible with what GAS does.
1968 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1969 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1970 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1971 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1972
1973 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1974 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1975 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1976 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1977 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1978 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1979 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1980
1981 // inb %dx -> inb %al, %dx
1982 def : InstAlias<"inb %dx", (IN8rr)>;
1983 def : InstAlias<"inw %dx", (IN16rr)>;
1984 def : InstAlias<"inl %dx", (IN32rr)>;
1985 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1986 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1987 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1988
1989
1990 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1991 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1992 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1993 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1994 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1995 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1996 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1997
1998 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1999 // the move.  All segment/mem forms are equivalent, this has the shortest
2000 // encoding.
2001 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2002 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2003
2004 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2005 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2006
2007 // Match 'movq GR64, MMX' as an alias for movd.
2008 def : InstAlias<"movq $src, $dst",
2009                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2010 def : InstAlias<"movq $src, $dst",
2011                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2012
2013 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2014 // alias for movsl. (as in rep; movsd)
2015 def : InstAlias<"movsd", (MOVSD)>;
2016
2017 // movsx aliases
2018 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2019 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2020 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2021 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2022 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2023 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2024 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2025
2026 // movzx aliases
2027 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2028 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2029 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2030 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2031 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2032 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2033 // Note: No GR32->GR64 movzx form.
2034
2035 // outb %dx -> outb %al, %dx
2036 def : InstAlias<"outb %dx", (OUT8rr)>;
2037 def : InstAlias<"outw %dx", (OUT16rr)>;
2038 def : InstAlias<"outl %dx", (OUT32rr)>;
2039 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
2040 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
2041 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
2042
2043 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2044 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2045 // errors, since its encoding is the most compact.
2046 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2047
2048 // shld/shrd op,op -> shld op, op, CL
2049 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
2050 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
2051 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
2052 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
2053 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
2054 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
2055
2056 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
2057 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
2058 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
2059 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
2060 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
2061 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
2062
2063 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2064  *  matching a fixed immediate like $1.
2065 // "shl X, $1" is an alias for "shl X".
2066 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2067  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2068                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2069  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2070                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2071  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2072                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2073  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2074                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2075  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2076                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2077  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2078                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2079  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2080                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2081  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2082                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2083 }
2084
2085 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2086 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2087 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2088 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2089 FIXME */
2090
2091 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2092 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2093 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
2094 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
2095 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
2096
2097 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2098 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2099 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
2100 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
2101 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
2102
2103 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2104 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
2105 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2106 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2107 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;