lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 146                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 147                          SDNPMayLoad, SDNPMemOperand]>;
 148 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154
 155 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 156                         [SDNPHasChain, SDNPMayStore,
 157                          SDNPMayLoad, SDNPMemOperand]>;
 158 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 177                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 178
 179 def X86vastart_save_xmm_regs :
 180                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 181                         SDT_X86VASTART_SAVE_XMM_REGS,
 182                         [SDNPHasChain, SDNPVariadic]>;
 183 def X86vaarg64 :
 184                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 185                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 186                          SDNPMemOperand]>;
 187 def X86callseq_start :
 188                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 189                         [SDNPHasChain, SDNPOutGlue]>;
 190 def X86callseq_end :
 191                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 192                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 193
 194 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 195                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 196                          SDNPVariadic]>;
 197
 198 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 199                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 200 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 201                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 202                          SDNPMayLoad]>;
 203
 204 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 205                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 206
 207 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 208 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 209
 210 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 211                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 212
 213 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 217                         [SDNPHasChain]>;
 218
 219 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 220                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 221                                                      SDTCisPtrTy<1>]>,
 222                                 [SDNPHasChain, SDNPSideEffect]>;
 223 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 224                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226
 227 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 228                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 229
 230 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 231                           [SDNPCommutative]>;
 232 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 233 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 238 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 239
 240 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 241 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 242 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 243                           [SDNPCommutative]>;
 244 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 245                           [SDNPCommutative]>;
 246 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 247                           [SDNPCommutative]>;
 248 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 249
 250 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 251 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 252 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 253
 254 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 255
 256 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 257                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 258
 259 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 260                           [SDNPHasChain]>;
 261
 262 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 263                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 264
 265 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 266                         [SDNPHasChain, SDNPOutGlue]>;
 267
 268 //===----------------------------------------------------------------------===//
 269 // X86 Operand Definitions.
 270 //
 271
 272 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 273 // the index operand of an address, to conform to x86 encoding restrictions.
 274 def ptr_rc_nosp : PointerLikeRegClass<1>;
 275
 276 // *mem - Operand definitions for the funky X86 addressing mode operands.
 277 //
 278 def X86MemAsmOperand : AsmOperandClass {
 279  let Name = "Mem"; let PredicateMethod = "isMem";
 280 }
 281 def X86Mem8AsmOperand : AsmOperandClass {
 282   let Name = "Mem8"; let PredicateMethod = "isMem8";
 283 }
 284 def X86Mem16AsmOperand : AsmOperandClass {
 285   let Name = "Mem16"; let PredicateMethod = "isMem16";
 286 }
 287 def X86Mem32AsmOperand : AsmOperandClass {
 288   let Name = "Mem32"; let PredicateMethod = "isMem32";
 289 }
 290 def X86Mem64AsmOperand : AsmOperandClass {
 291   let Name = "Mem64"; let PredicateMethod = "isMem64";
 292 }
 293 def X86Mem80AsmOperand : AsmOperandClass {
 294   let Name = "Mem80"; let PredicateMethod = "isMem80";
 295 }
 296 def X86Mem128AsmOperand : AsmOperandClass {
 297   let Name = "Mem128"; let PredicateMethod = "isMem128";
 298 }
 299 def X86Mem256AsmOperand : AsmOperandClass {
 300   let Name = "Mem256"; let PredicateMethod = "isMem256";
 301 }
 302
 303 // Gather mem operands
 304 def X86MemVX32Operand : AsmOperandClass {
 305   let Name = "MemVX32"; let PredicateMethod = "isMemVX32";
 306 }
 307 def X86MemVY32Operand : AsmOperandClass {
 308   let Name = "MemVY32"; let PredicateMethod = "isMemVY32";
 309 }
 310 def X86MemVX64Operand : AsmOperandClass {
 311   let Name = "MemVX64"; let PredicateMethod = "isMemVX64";
 312 }
 313 def X86MemVY64Operand : AsmOperandClass {
 314   let Name = "MemVY64"; let PredicateMethod = "isMemVY64";
 315 }
 316
 317 def X86AbsMemAsmOperand : AsmOperandClass {
 318   let Name = "AbsMem";
 319   let SuperClasses = [X86MemAsmOperand];
 320 }
 321 class X86MemOperand<string printMethod> : Operand<iPTR> {
 322   let PrintMethod = printMethod;
 323   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 324   let ParserMatchClass = X86MemAsmOperand;
 325 }
 326
 327 let OperandType = "OPERAND_MEMORY" in {
 328 def opaque32mem : X86MemOperand<"printopaquemem">;
 329 def opaque48mem : X86MemOperand<"printopaquemem">;
 330 def opaque80mem : X86MemOperand<"printopaquemem">;
 331 def opaque512mem : X86MemOperand<"printopaquemem">;
 332
 333 def i8mem   : X86MemOperand<"printi8mem"> {
 334   let ParserMatchClass = X86Mem8AsmOperand; }
 335 def i16mem  : X86MemOperand<"printi16mem"> {
 336   let ParserMatchClass = X86Mem16AsmOperand; }
 337 def i32mem  : X86MemOperand<"printi32mem"> {
 338   let ParserMatchClass = X86Mem32AsmOperand; }
 339 def i64mem  : X86MemOperand<"printi64mem"> {
 340   let ParserMatchClass = X86Mem64AsmOperand; }
 341 def i128mem : X86MemOperand<"printi128mem"> {
 342   let ParserMatchClass = X86Mem128AsmOperand; }
 343 def i256mem : X86MemOperand<"printi256mem"> {
 344   let ParserMatchClass = X86Mem256AsmOperand; }
 345 def f32mem  : X86MemOperand<"printf32mem"> {
 346   let ParserMatchClass = X86Mem32AsmOperand; }
 347 def f64mem  : X86MemOperand<"printf64mem"> {
 348   let ParserMatchClass = X86Mem64AsmOperand; }
 349 def f80mem  : X86MemOperand<"printf80mem"> {
 350   let ParserMatchClass = X86Mem80AsmOperand; }
 351 def f128mem : X86MemOperand<"printf128mem"> {
 352   let ParserMatchClass = X86Mem128AsmOperand; }
 353 def f256mem : X86MemOperand<"printf256mem">{
 354   let ParserMatchClass = X86Mem256AsmOperand; }
 355
 356 // Gather mem operands
 357 def vx32mem : X86MemOperand<"printi32mem">{
 358   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 359   let ParserMatchClass = X86MemVX32Operand; }
 360 def vy32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVY32Operand; }
 363 def vx64mem : X86MemOperand<"printi64mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVX64Operand; }
 366 def vy64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVY64Operand; }
 369 }
 370
 371 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 372 // plain GR64, so that it doesn't potentially require a REX prefix.
 373 def i8mem_NOREX : Operand<i64> {
 374   let PrintMethod = "printi8mem";
 375   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 376   let ParserMatchClass = X86Mem8AsmOperand;
 377   let OperandType = "OPERAND_MEMORY";
 378 }
 379
 380 // GPRs available for tailcall.
 381 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 382 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 383
 384 // Special i32mem for addresses of load folding tail calls. These are not
 385 // allowed to use callee-saved registers since they must be scheduled
 386 // after callee-saved register are popped.
 387 def i32mem_TC : Operand<i32> {
 388   let PrintMethod = "printi32mem";
 389   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 390                        i32imm, i8imm);
 391   let ParserMatchClass = X86Mem32AsmOperand;
 392   let OperandType = "OPERAND_MEMORY";
 393 }
 394
 395 // Special i64mem for addresses of load folding tail calls. These are not
 396 // allowed to use callee-saved registers since they must be scheduled
 397 // after callee-saved register are popped.
 398 def i64mem_TC : Operand<i64> {
 399   let PrintMethod = "printi64mem";
 400   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 401                        ptr_rc_tailcall, i32imm, i8imm);
 402   let ParserMatchClass = X86Mem64AsmOperand;
 403   let OperandType = "OPERAND_MEMORY";
 404 }
 405
 406 let OperandType = "OPERAND_PCREL",
 407     ParserMatchClass = X86AbsMemAsmOperand,
 408     PrintMethod = "printPCRelImm" in {
 409 def i32imm_pcrel : Operand<i32>;
 410 def i16imm_pcrel : Operand<i16>;
 411
 412 def offset8 : Operand<i64>;
 413 def offset16 : Operand<i64>;
 414 def offset32 : Operand<i64>;
 415 def offset64 : Operand<i64>;
 416
 417 // Branch targets have OtherVT type and print as pc-relative values.
 418 def brtarget : Operand<OtherVT>;
 419 def brtarget8 : Operand<OtherVT>;
 420
 421 }
 422
 423 def SSECC : Operand<i8> {
 424   let PrintMethod = "printSSECC";
 425   let OperandType = "OPERAND_IMMEDIATE";
 426 }
 427
 428 def AVXCC : Operand<i8> {
 429   let PrintMethod = "printAVXCC";
 430   let OperandType = "OPERAND_IMMEDIATE";
 431 }
 432
 433 class ImmSExtAsmOperandClass : AsmOperandClass {
 434   let SuperClasses = [ImmAsmOperand];
 435   let RenderMethod = "addImmOperands";
 436 }
 437
 438 class ImmZExtAsmOperandClass : AsmOperandClass {
 439   let SuperClasses = [ImmAsmOperand];
 440   let RenderMethod = "addImmOperands";
 441 }
 442
 443 // Sign-extended immediate classes. We don't need to define the full lattice
 444 // here because there is no instruction with an ambiguity between ImmSExti64i32
 445 // and ImmSExti32i8.
 446 //
 447 // The strange ranges come from the fact that the assembler always works with
 448 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 449 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 450
 451 // [0, 0x7FFFFFFF]                                            |
 452 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 453 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 454   let Name = "ImmSExti64i32";
 455 }
 456
 457 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 458 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 459 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 460   let Name = "ImmSExti16i8";
 461   let SuperClasses = [ImmSExti64i32AsmOperand];
 462 }
 463
 464 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 465 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 466 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 467   let Name = "ImmSExti32i8";
 468 }
 469
 470 // [0, 0x000000FF]
 471 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 472   let Name = "ImmZExtu32u8";
 473 }
 474
 475
 476 // [0, 0x0000007F]                                            |
 477 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 478 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 479   let Name = "ImmSExti64i8";
 480   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 481                       ImmSExti64i32AsmOperand];
 482 }
 483
 484 // A couple of more descriptive operand definitions.
 485 // 16-bits but only 8 bits are significant.
 486 def i16i8imm  : Operand<i16> {
 487   let ParserMatchClass = ImmSExti16i8AsmOperand;
 488   let OperandType = "OPERAND_IMMEDIATE";
 489 }
 490 // 32-bits but only 8 bits are significant.
 491 def i32i8imm  : Operand<i32> {
 492   let ParserMatchClass = ImmSExti32i8AsmOperand;
 493   let OperandType = "OPERAND_IMMEDIATE";
 494 }
 495 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 496 def u32u8imm  : Operand<i32> {
 497   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 498   let OperandType = "OPERAND_IMMEDIATE";
 499 }
 500
 501 // 64-bits but only 32 bits are significant.
 502 def i64i32imm  : Operand<i64> {
 503   let ParserMatchClass = ImmSExti64i32AsmOperand;
 504   let OperandType = "OPERAND_IMMEDIATE";
 505 }
 506
 507 // 64-bits but only 32 bits are significant, and those bits are treated as being
 508 // pc relative.
 509 def i64i32imm_pcrel : Operand<i64> {
 510   let PrintMethod = "printPCRelImm";
 511   let ParserMatchClass = X86AbsMemAsmOperand;
 512   let OperandType = "OPERAND_PCREL";
 513 }
 514
 515 // 64-bits but only 8 bits are significant.
 516 def i64i8imm   : Operand<i64> {
 517   let ParserMatchClass = ImmSExti64i8AsmOperand;
 518   let OperandType = "OPERAND_IMMEDIATE";
 519 }
 520
 521 def lea64_32mem : Operand<i32> {
 522   let PrintMethod = "printi32mem";
 523   let AsmOperandLowerMethod = "lower_lea64_32mem";
 524   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 525   let ParserMatchClass = X86MemAsmOperand;
 526 }
 527
 528 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 529 def lea64mem : Operand<i64> {
 530   let PrintMethod = "printi64mem";
 531   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 532   let ParserMatchClass = X86MemAsmOperand;
 533 }
 534
 535
 536 //===----------------------------------------------------------------------===//
 537 // X86 Complex Pattern Definitions.
 538 //
 539
 540 // Define X86 specific addressing mode.
 541 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 542 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 543                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 544                                []>;
 545 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 546 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 547                                   [add, sub, mul, X86mul_imm, shl, or,
 548                                    frameindex, X86WrapperRIP],
 549                                   []>;
 550
 551 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 552                                [tglobaltlsaddr], []>;
 553
 554 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 555                                [tglobaltlsaddr], []>;
 556
 557 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 558                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 559                          X86WrapperRIP], []>;
 560
 561 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 562                                [tglobaltlsaddr], []>;
 563
 564 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 565                                [tglobaltlsaddr], []>;
 566
 567 //===----------------------------------------------------------------------===//
 568 // X86 Instruction Predicate Definitions.
 569 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 570 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 571
 572 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 573 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 574 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 575 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 576 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 577 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 578 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 579 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 580 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 581 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 582 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 583 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 584 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 585 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 586 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 587 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 588 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 589 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 590 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 591
 592 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 593 def HasAES       : Predicate<"Subtarget->hasAES()">;
 594 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 595 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 596 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 597 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 598 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 599 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 600 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 601 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 602 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 603 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 604 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 605 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 606 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 607 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 608 def HasADX       : Predicate<"Subtarget->hasADX()">;
 609 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 610 def HasPrefetchW : Predicate<"Subtarget->has3DNow() || Subtarget->hasPRFCHW()">;
 611 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 612 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 613 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 614 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 615                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 616 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 617                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 618 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 619 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 620 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 621 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 622 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 623 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 624                              "TM.getCodeModel() != CodeModel::Kernel">;
 625 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 626                              "TM.getCodeModel() == CodeModel::Kernel">;
 627 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 628 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 629 def OptForSize   : Predicate<"OptForSize">;
 630 def OptForSpeed  : Predicate<"!OptForSize">;
 631 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 632 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 633 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 634
 635 //===----------------------------------------------------------------------===//
 636 // X86 Instruction Format Definitions.
 637 //
 638
 639 include "X86InstrFormats.td"
 640
 641 //===----------------------------------------------------------------------===//
 642 // Pattern fragments.
 643 //
 644
 645 // X86 specific condition code. These correspond to CondCode in
 646 // X86InstrInfo.h. They must be kept in synch.
 647 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 648 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 649 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 650 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 651 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 652 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 653 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 654 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 655 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 656 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 657 def X86_COND_NO  : PatLeaf<(i8 10)>;
 658 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 659 def X86_COND_NS  : PatLeaf<(i8 12)>;
 660 def X86_COND_O   : PatLeaf<(i8 13)>;
 661 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 662 def X86_COND_S   : PatLeaf<(i8 15)>;
 663
 664 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 665   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 666   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 667   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 668 }
 669
 670 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 671
 672
 673 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 674 // unsigned field.
 675 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 676
 677 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 678   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 679 }]>;
 680
 681 // Helper fragments for loads.
 682 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 683 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 684 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 685   LoadSDNode *LD = cast<LoadSDNode>(N);
 686   ISD::LoadExtType ExtType = LD->getExtensionType();
 687   if (ExtType == ISD::NON_EXTLOAD)
 688     return true;
 689   if (ExtType == ISD::EXTLOAD)
 690     return LD->getAlignment() >= 2 && !LD->isVolatile();
 691   return false;
 692 }]>;
 693
 694 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 695   LoadSDNode *LD = cast<LoadSDNode>(N);
 696   ISD::LoadExtType ExtType = LD->getExtensionType();
 697   if (ExtType == ISD::EXTLOAD)
 698     return LD->getAlignment() >= 2 && !LD->isVolatile();
 699   return false;
 700 }]>;
 701
 702 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 703   LoadSDNode *LD = cast<LoadSDNode>(N);
 704   ISD::LoadExtType ExtType = LD->getExtensionType();
 705   if (ExtType == ISD::NON_EXTLOAD)
 706     return true;
 707   if (ExtType == ISD::EXTLOAD)
 708     return LD->getAlignment() >= 4 && !LD->isVolatile();
 709   return false;
 710 }]>;
 711
 712 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 713 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 714 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 715 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 716 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 717
 718 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 719 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 720 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 721 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 722 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 723 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 724
 725 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 726 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 727 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 728 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 729 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 730 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 731 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 732 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 733 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 734 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 735
 736 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 737 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 738 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 739 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 740 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 741 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 742 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 743 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 744 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 745 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 746
 747
 748 // An 'and' node with a single use.
 749 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 750   return N->hasOneUse();
 751 }]>;
 752 // An 'srl' node with a single use.
 753 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 754   return N->hasOneUse();
 755 }]>;
 756 // An 'trunc' node with a single use.
 757 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 758   return N->hasOneUse();
 759 }]>;
 760
 761 //===----------------------------------------------------------------------===//
 762 // Instruction list.
 763 //
 764
 765 // Nop
 766 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 767   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 768   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 769                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 770   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 771                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 772 }
 773
 774
 775 // Constructing a stack frame.
 776 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 777                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 778
 779 let SchedRW = [WriteALU] in {
 780 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 781 def LEAVE    : I<0xC9, RawFrm,
 782                  (outs), (ins), "leave", [], IIC_LEAVE>,
 783                  Requires<[In32BitMode]>;
 784
 785 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 786 def LEAVE64  : I<0xC9, RawFrm,
 787                  (outs), (ins), "leave", [], IIC_LEAVE>,
 788                  Requires<[In64BitMode]>;
 789 } // SchedRW
 790
 791 //===----------------------------------------------------------------------===//
 792 //  Miscellaneous Instructions.
 793 //
 794
 795 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 796 let mayLoad = 1, SchedRW = [WriteLoad] in {
 797 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 798                 IIC_POP_REG16>, OpSize;
 799 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 800                 IIC_POP_REG>;
 801 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 802                 IIC_POP_REG>, OpSize;
 803 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", [],
 804                 IIC_POP_MEM>, OpSize;
 805 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 806                 IIC_POP_REG>;
 807 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", [],
 808                 IIC_POP_MEM>;
 809
 810 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 811 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 812                Requires<[In32BitMode]>;
 813 } // mayLoad, SchedRW
 814
 815 let mayStore = 1, SchedRW = [WriteStore] in {
 816 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 817                  IIC_PUSH_REG>, OpSize;
 818 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 819                  IIC_PUSH_REG>;
 820 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 821                  IIC_PUSH_REG>, OpSize;
 822 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 823                  IIC_PUSH_MEM>,
 824   OpSize;
 825 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 826                  IIC_PUSH_REG>;
 827 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 828                  IIC_PUSH_MEM>;
 829
 830 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 831                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 832 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 833                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 834 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 835                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 836
 837 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 838                  OpSize;
 839 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 840                Requires<[In32BitMode]>;
 841
 842 } // mayStore, SchedRW
 843 }
 844
 845 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 846 let mayLoad = 1, SchedRW = [WriteLoad] in {
 847 def POP64r   : I<0x58, AddRegFrm,
 848                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 849 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 850                 IIC_POP_REG>;
 851 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", [],
 852                 IIC_POP_MEM>;
 853 } // mayLoad, SchedRW
 854 let mayStore = 1, SchedRW = [WriteStore] in {
 855 def PUSH64r  : I<0x50, AddRegFrm,
 856                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 857 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 858                  IIC_PUSH_REG>;
 859 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 860                  IIC_PUSH_MEM>;
 861 } // mayStore, SchedRW
 862 }
 863
 864 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
 865     SchedRW = [WriteStore] in {
 866 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 867                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 868 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 869                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 870 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 871                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 872 }
 873
 874 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 875 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 876                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
 877 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 878 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 879                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
 880
 881 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 882     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
 883 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l|d}", [], IIC_POP_A>,
 884                Requires<[In32BitMode]>;
 885 }
 886 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 887     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
 888 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l|d}", [], IIC_PUSH_A>,
 889                Requires<[In32BitMode]>;
 890 }
 891
 892 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
 893 // GR32 = bswap GR32
 894 def BSWAP32r : I<0xC8, AddRegFrm,
 895                  (outs GR32:$dst), (ins GR32:$src),
 896                  "bswap{l}\t$dst",
 897                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 898
 899 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 900                   "bswap{q}\t$dst",
 901                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 902 } // Constraints = "$src = $dst", SchedRW
 903
 904 // Bit scan instructions.
 905 let Defs = [EFLAGS] in {
 906 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 907                  "bsf{w}\t{$src, $dst|$dst, $src}",
 908                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 909                   IIC_BSF>, TB, OpSize, Sched<[WriteShift]>;
 910 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 911                  "bsf{w}\t{$src, $dst|$dst, $src}",
 912                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 913                   IIC_BSF>, TB, OpSize, Sched<[WriteShiftLd]>;
 914 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 915                  "bsf{l}\t{$src, $dst|$dst, $src}",
 916                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB,
 917                Sched<[WriteShift]>;
 918 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 919                  "bsf{l}\t{$src, $dst|$dst, $src}",
 920                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 921                  IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 922 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 923                   "bsf{q}\t{$src, $dst|$dst, $src}",
 924                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 925                   IIC_BSF>, TB, Sched<[WriteShift]>;
 926 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 927                   "bsf{q}\t{$src, $dst|$dst, $src}",
 928                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 929                   IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 930
 931 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 932                  "bsr{w}\t{$src, $dst|$dst, $src}",
 933                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
 934                  TB, OpSize, Sched<[WriteShift]>;
 935 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 936                  "bsr{w}\t{$src, $dst|$dst, $src}",
 937                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
 938                  IIC_BSR>, TB,
 939                  OpSize, Sched<[WriteShiftLd]>;
 940 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 941                  "bsr{l}\t{$src, $dst|$dst, $src}",
 942                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB,
 943                Sched<[WriteShift]>;
 944 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 945                  "bsr{l}\t{$src, $dst|$dst, $src}",
 946                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
 947                  IIC_BSR>, TB, Sched<[WriteShiftLd]>;
 948 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 949                   "bsr{q}\t{$src, $dst|$dst, $src}",
 950                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB,
 951                Sched<[WriteShift]>;
 952 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 953                   "bsr{q}\t{$src, $dst|$dst, $src}",
 954                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
 955                   IIC_BSR>, TB, Sched<[WriteShiftLd]>;
 956 } // Defs = [EFLAGS]
 957
 958 let SchedRW = [WriteMicrocoded] in {
 959 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 960 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 961 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
 962 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
 963 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
 964 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
 965 }
 966
 967 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 968 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 969 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
 970 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 971 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
 972 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 973 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
 974 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 975 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
 976
 977 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
 978 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
 979 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
 980 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
 981
 982 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
 983 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
 984 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
 985 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
 986 } // SchedRW
 987
 988 //===----------------------------------------------------------------------===//
 989 //  Move Instructions.
 990 //
 991 let SchedRW = [WriteMove] in {
 992 let neverHasSideEffects = 1 in {
 993 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 994                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 995 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 996                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
 997 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 998                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
 999 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1000                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1001 }
1002
1003 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1004 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1005                    "mov{b}\t{$src, $dst|$dst, $src}",
1006                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1007 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1008                    "mov{w}\t{$src, $dst|$dst, $src}",
1009                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
1010 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1011                    "mov{l}\t{$src, $dst|$dst, $src}",
1012                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
1013 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1014                     "movabs{q}\t{$src, $dst|$dst, $src}",
1015                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1016 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1017                       "mov{q}\t{$src, $dst|$dst, $src}",
1018                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1019 }
1020 } // SchedRW
1021
1022 let SchedRW = [WriteStore] in {
1023 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1024                    "mov{b}\t{$src, $dst|$dst, $src}",
1025                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1026 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1027                    "mov{w}\t{$src, $dst|$dst, $src}",
1028                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1029 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1030                    "mov{l}\t{$src, $dst|$dst, $src}",
1031                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1032 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1033                       "mov{q}\t{$src, $dst|$dst, $src}",
1034                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1035 } // SchedRW
1036
1037 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1038 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1039 let SchedRW = [WriteALU] in {
1040 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1041                    "mov{b}\t{$src, %al|AL, $src}", [], IIC_MOV_MEM>,
1042                    Requires<[In32BitMode]>;
1043 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1044                       "mov{w}\t{$src, %ax|AL, $src}", [], IIC_MOV_MEM>, OpSize,
1045                      Requires<[In32BitMode]>;
1046 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1047                       "mov{l}\t{$src, %eax|EAX, $src}", [], IIC_MOV_MEM>,
1048                      Requires<[In32BitMode]>;
1049 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1050                    "mov{b}\t{%al, $dst|$dst, AL}", [], IIC_MOV_MEM>,
1051                   Requires<[In32BitMode]>;
1052 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1053                       "mov{w}\t{%ax, $dst|$dst, AL}", [], IIC_MOV_MEM>, OpSize,
1054                      Requires<[In32BitMode]>;
1055 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1056                       "mov{l}\t{%eax, $dst|$dst, EAX}", [], IIC_MOV_MEM>,
1057                      Requires<[In32BitMode]>;
1058 }
1059
1060 // FIXME: These definitions are utterly broken
1061 // Just leave them commented out for now because they're useless outside
1062 // of the large code model, and most compilers won't generate the instructions
1063 // in question.
1064 /*
1065 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
1066                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
1067 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
1068                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
1069 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
1070                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1071 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
1072                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
1073 */
1074
1075
1076 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
1077 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1078                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1079 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1080                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1081 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1082                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1083 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1084                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1085 }
1086
1087 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1088 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1089                 "mov{b}\t{$src, $dst|$dst, $src}",
1090                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1091 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1092                 "mov{w}\t{$src, $dst|$dst, $src}",
1093                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1094 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1095                 "mov{l}\t{$src, $dst|$dst, $src}",
1096                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1097 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1098                  "mov{q}\t{$src, $dst|$dst, $src}",
1099                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1100 }
1101
1102 let SchedRW = [WriteStore] in {
1103 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1104                 "mov{b}\t{$src, $dst|$dst, $src}",
1105                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1106 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1107                 "mov{w}\t{$src, $dst|$dst, $src}",
1108                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1109 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1110                 "mov{l}\t{$src, $dst|$dst, $src}",
1111                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1112 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1113                  "mov{q}\t{$src, $dst|$dst, $src}",
1114                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1115 } // SchedRW
1116
1117 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1118 // that they can be used for copying and storing h registers, which can't be
1119 // encoded when a REX prefix is present.
1120 let isCodeGenOnly = 1 in {
1121 let neverHasSideEffects = 1 in
1122 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1123                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1124                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1125                    Sched<[WriteMove]>;
1126 let mayStore = 1 in
1127 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1128                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1129                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1130                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1131 let mayLoad = 1, neverHasSideEffects = 1,
1132     canFoldAsLoad = 1, isReMaterializable = 1 in
1133 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1134                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1135                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1136                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1137 }
1138
1139
1140 // Condition code ops, incl. set if equal/not equal/...
1141 let SchedRW = [WriteALU] in {
1142 let Defs = [EFLAGS], Uses = [AH] in
1143 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1144                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1145 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1146 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1147                 IIC_AHF>;  // AH = flags
1148 } // SchedRW
1149
1150 //===----------------------------------------------------------------------===//
1151 // Bit tests instructions: BT, BTS, BTR, BTC.
1152
1153 let Defs = [EFLAGS] in {
1154 let SchedRW = [WriteALU] in {
1155 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1156                "bt{w}\t{$src2, $src1|$src1, $src2}",
1157                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1158                OpSize, TB;
1159 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1160                "bt{l}\t{$src2, $src1|$src1, $src2}",
1161                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1162 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1163                "bt{q}\t{$src2, $src1|$src1, $src2}",
1164                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1165 } // SchedRW
1166
1167 // Unlike with the register+register form, the memory+register form of the
1168 // bt instruction does not ignore the high bits of the index. From ISel's
1169 // perspective, this is pretty bizarre. Make these instructions disassembly
1170 // only for now.
1171
1172 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1173   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1174                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1175   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1176   //                (implicit EFLAGS)]
1177                  [], IIC_BT_MR
1178                  >, OpSize, TB, Requires<[FastBTMem]>;
1179   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1180                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1181   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1182   //                (implicit EFLAGS)]
1183                  [], IIC_BT_MR
1184                  >, TB, Requires<[FastBTMem]>;
1185   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1186                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1187   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1188   //                (implicit EFLAGS)]
1189                   [], IIC_BT_MR
1190                   >, TB;
1191 }
1192
1193 let SchedRW = [WriteALU] in {
1194 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1195                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1196                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1197                 IIC_BT_RI>, OpSize, TB;
1198 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1199                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1200                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1201                 IIC_BT_RI>, TB;
1202 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1203                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1204                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1205                 IIC_BT_RI>, TB;
1206 } // SchedRW
1207
1208 // Note that these instructions don't need FastBTMem because that
1209 // only applies when the other operand is in a register. When it's
1210 // an immediate, bt is still fast.
1211 let SchedRW = [WriteALU] in {
1212 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1213                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1214                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1215                  ], IIC_BT_MI>, OpSize, TB;
1216 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1217                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1218                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1219                  ], IIC_BT_MI>, TB;
1220 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1221                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1222                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1223                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1224 } // SchedRW
1225
1226 let hasSideEffects = 0 in {
1227 let SchedRW = [WriteALU] in {
1228 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1229                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1230                 OpSize, TB;
1231 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1232                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1233 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1234                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1235 } // SchedRW
1236
1237 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1238 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1239                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1240                 OpSize, TB;
1241 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1242                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1243 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1244                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1245 }
1246
1247 let SchedRW = [WriteALU] in {
1248 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1249                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1250                     OpSize, TB;
1251 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1252                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1253 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1254                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1255 } // SchedRW
1256
1257 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1258 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1259                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1260                     OpSize, TB;
1261 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1262                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1263 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1264                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1265 }
1266
1267 let SchedRW = [WriteALU] in {
1268 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1269                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1270                 OpSize, TB;
1271 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1272                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1273 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1274                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1275 } // SchedRW
1276
1277 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1278 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1279                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1280                 OpSize, TB;
1281 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1282                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1283 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1284                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1285 }
1286
1287 let SchedRW = [WriteALU] in {
1288 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1289                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1290                     OpSize, TB;
1291 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1292                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1293 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1294                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1295 } // SchedRW
1296
1297 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1298 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1299                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1300                     OpSize, TB;
1301 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1302                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1303 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1304                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1305 }
1306
1307 let SchedRW = [WriteALU] in {
1308 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1309                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1310                 OpSize, TB;
1311 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1312                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1313 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1314                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1315 } // SchedRW
1316
1317 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1318 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1319                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1320                 OpSize, TB;
1321 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1322                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1323 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1324                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1325 }
1326
1327 let SchedRW = [WriteALU] in {
1328 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1329                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1330                     OpSize, TB;
1331 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1332                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1333 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1334                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1335 } // SchedRW
1336
1337 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1338 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1339                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1340                     OpSize, TB;
1341 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1342                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1343 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1344                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1345 }
1346 } // hasSideEffects = 0
1347 } // Defs = [EFLAGS]
1348
1349
1350 //===----------------------------------------------------------------------===//
1351 // Atomic support
1352 //
1353
1354 // Atomic swap. These are just normal xchg instructions. But since a memory
1355 // operand is referenced, the atomicity is ensured.
1356 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1357                        InstrItinClass itin> {
1358   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1359     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1360                       (ins GR8:$val, i8mem:$ptr),
1361                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1362                       [(set
1363                          GR8:$dst,
1364                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1365                       itin>;
1366     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1367                       (ins GR16:$val, i16mem:$ptr),
1368                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1369                       [(set
1370                          GR16:$dst,
1371                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1372                       itin>, OpSize;
1373     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1374                       (ins GR32:$val, i32mem:$ptr),
1375                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1376                       [(set
1377                          GR32:$dst,
1378                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1379                       itin>;
1380     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1381                        (ins GR64:$val, i64mem:$ptr),
1382                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1383                        [(set
1384                          GR64:$dst,
1385                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1386                        itin>;
1387   }
1388 }
1389
1390 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1391
1392 // Swap between registers.
1393 let SchedRW = [WriteALU] in {
1394 let Constraints = "$val = $dst" in {
1395 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1396                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1397 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1398                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1399 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1400                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1401 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1402                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1403 }
1404
1405 // Swap between EAX and other registers.
1406 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1407                   "xchg{w}\t{$src, %ax|AX, $src}", [], IIC_XCHG_REG>, OpSize;
1408 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1409                   "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1410                   Requires<[In32BitMode]>;
1411 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1412 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1413 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1414                    "xchg{l}\t{$src, %eax|EAX, $src}", [], IIC_XCHG_REG>,
1415                    Requires<[In64BitMode]>;
1416 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1417                   "xchg{q}\t{$src, %rax|RAX, $src}", [], IIC_XCHG_REG>;
1418 } // SchedRW
1419
1420 let SchedRW = [WriteALU] in {
1421 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1422                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1423 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1424                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1425                  OpSize;
1426 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1427                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1428 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1429                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1430 } // SchedRW
1431
1432 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1433 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1434                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1435 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1436                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1437                  OpSize;
1438 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1439                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1440 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1441                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1442
1443 }
1444
1445 let SchedRW = [WriteALU] in {
1446 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1447                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1448                    IIC_CMPXCHG_REG8>, TB;
1449 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1450                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1451                     IIC_CMPXCHG_REG>, TB, OpSize;
1452 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1453                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1454                      IIC_CMPXCHG_REG>, TB;
1455 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1456                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1457                       IIC_CMPXCHG_REG>, TB;
1458 } // SchedRW
1459
1460 let SchedRW = [WriteALULd, WriteRMW] in {
1461 let mayLoad = 1, mayStore = 1 in {
1462 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1463                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1464                      IIC_CMPXCHG_MEM8>, TB;
1465 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1466                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1467                      IIC_CMPXCHG_MEM>, TB, OpSize;
1468 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1469                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1470                      IIC_CMPXCHG_MEM>, TB;
1471 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1472                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1473                       IIC_CMPXCHG_MEM>, TB;
1474 }
1475
1476 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1477 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1478                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1479
1480 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1481 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1482                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1483                     TB, Requires<[HasCmpxchg16b]>;
1484 } // SchedRW
1485
1486
1487 // Lock instruction prefix
1488 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1489
1490 // Rex64 instruction prefix
1491 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1492
1493 // Data16 instruction prefix
1494 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1495
1496 // Repeat string operation instruction prefixes
1497 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1498 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1499 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1500 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1501 // Repeat while not equal (used with CMPS and SCAS)
1502 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1503 }
1504
1505
1506 // String manipulation instructions
1507 let SchedRW = [WriteMicrocoded] in {
1508 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1509 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1510 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1511 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1512 }
1513
1514 let SchedRW = [WriteSystem] in {
1515 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1516 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1517 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1518 }
1519
1520 // Flag instructions
1521 let SchedRW = [WriteALU] in {
1522 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1523 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1524 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1525 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1526 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1527 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1528 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1529
1530 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1531 }
1532
1533 // Table lookup instructions
1534 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1535            Sched<[WriteLoad]>;
1536
1537 let SchedRW = [WriteMicrocoded] in {
1538 // ASCII Adjust After Addition
1539 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1540 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1541             Requires<[In32BitMode]>;
1542
1543 // ASCII Adjust AX Before Division
1544 // sets AL, AH and EFLAGS and uses AL and AH
1545 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1546                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1547
1548 // ASCII Adjust AX After Multiply
1549 // sets AL, AH and EFLAGS and uses AL
1550 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1551                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1552
1553 // ASCII Adjust AL After Subtraction - sets
1554 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1555 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1556             Requires<[In32BitMode]>;
1557
1558 // Decimal Adjust AL after Addition
1559 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1560 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1561             Requires<[In32BitMode]>;
1562
1563 // Decimal Adjust AL after Subtraction
1564 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1565 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1566             Requires<[In32BitMode]>;
1567 } // SchedRW
1568
1569 let SchedRW = [WriteSystem] in {
1570 // Check Array Index Against Bounds
1571 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1572                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1573                    Requires<[In32BitMode]>;
1574 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1575                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1576                    Requires<[In32BitMode]>;
1577
1578 // Adjust RPL Field of Segment Selector
1579 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1580                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1581                  Requires<[In32BitMode]>;
1582 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1583                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1584                  Requires<[In32BitMode]>;
1585 } // SchedRW
1586
1587 //===----------------------------------------------------------------------===//
1588 // MOVBE Instructions
1589 //
1590 let Predicates = [HasMOVBE] in {
1591   let SchedRW = [WriteALULd] in {
1592   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1593                     "movbe{w}\t{$src, $dst|$dst, $src}",
1594                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1595                     OpSize, T8;
1596   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1597                     "movbe{l}\t{$src, $dst|$dst, $src}",
1598                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1599                     T8;
1600   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1601                      "movbe{q}\t{$src, $dst|$dst, $src}",
1602                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1603                      T8;
1604   }
1605   let SchedRW = [WriteStore] in {
1606   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1607                     "movbe{w}\t{$src, $dst|$dst, $src}",
1608                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1609                     OpSize, T8;
1610   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1611                     "movbe{l}\t{$src, $dst|$dst, $src}",
1612                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1613                     T8;
1614   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1615                      "movbe{q}\t{$src, $dst|$dst, $src}",
1616                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1617                      T8;
1618   }
1619 }
1620
1621 //===----------------------------------------------------------------------===//
1622 // RDRAND Instruction
1623 //
1624 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1625   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1626                     "rdrand{w}\t$dst",
1627                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1628   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1629                     "rdrand{l}\t$dst",
1630                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1631   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1632                      "rdrand{q}\t$dst",
1633                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1634 }
1635
1636 //===----------------------------------------------------------------------===//
1637 // LZCNT Instruction
1638 //
1639 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1640   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1641                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1642                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1643                     OpSize;
1644   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1645                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1646                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1647                      (implicit EFLAGS)]>, XS, OpSize;
1648
1649   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1650                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1651                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1652   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1653                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1654                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1655                      (implicit EFLAGS)]>, XS;
1656
1657   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1658                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1659                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1660                      XS;
1661   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1662                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1663                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1664                       (implicit EFLAGS)]>, XS;
1665 }
1666
1667 //===----------------------------------------------------------------------===//
1668 // BMI Instructions
1669 //
1670 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1671   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1672                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1673                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1674                     OpSize;
1675   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1676                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1677                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1678                      (implicit EFLAGS)]>, XS, OpSize;
1679
1680   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1681                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1682                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1683   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1684                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1685                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1686                      (implicit EFLAGS)]>, XS;
1687
1688   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1689                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1690                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1691                      XS;
1692   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1693                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1694                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1695                       (implicit EFLAGS)]>, XS;
1696 }
1697
1698 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1699                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1700                   PatFrag ld_frag> {
1701   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1702              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1703              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1704   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1705              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1706              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1707              T8, VEX_4V;
1708 }
1709
1710 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1711   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1712                         X86blsr, loadi32>;
1713   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1714                         X86blsr, loadi64>, VEX_W;
1715   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1716                           X86blsmsk, loadi32>;
1717   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1718                           X86blsmsk, loadi64>, VEX_W;
1719   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1720                         X86blsi, loadi32>;
1721   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1722                         X86blsi, loadi64>, VEX_W;
1723 }
1724
1725 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1726                           X86MemOperand x86memop, Intrinsic Int,
1727                           PatFrag ld_frag> {
1728   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1729              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1730              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1731              T8, VEX_4VOp3;
1732   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1733              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1734              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1735               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1736 }
1737
1738 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1739   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1740                                 int_x86_bmi_bextr_32, loadi32>;
1741   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1742                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1743 }
1744
1745 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1746   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1747                                int_x86_bmi_bzhi_32, loadi32>;
1748   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1749                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1750 }
1751
1752 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1753                          X86MemOperand x86memop, Intrinsic Int,
1754                          PatFrag ld_frag> {
1755   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1756              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1757              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1758              VEX_4V;
1759   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1760              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1761              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1762 }
1763
1764 let Predicates = [HasBMI2] in {
1765   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1766                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1767   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1768                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1769   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1770                                int_x86_bmi_pext_32, loadi32>, T8XS;
1771   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1772                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1773 }
1774
1775 //===----------------------------------------------------------------------===//
1776 // Subsystems.
1777 //===----------------------------------------------------------------------===//
1778
1779 include "X86InstrArithmetic.td"
1780 include "X86InstrCMovSetCC.td"
1781 include "X86InstrExtension.td"
1782 include "X86InstrControl.td"
1783 include "X86InstrShiftRotate.td"
1784
1785 // X87 Floating Point Stack.
1786 include "X86InstrFPStack.td"
1787
1788 // SIMD support (SSE, MMX and AVX)
1789 include "X86InstrFragmentsSIMD.td"
1790
1791 // FMA - Fused Multiply-Add support (requires FMA)
1792 include "X86InstrFMA.td"
1793
1794 // XOP
1795 include "X86InstrXOP.td"
1796
1797 // SSE, MMX and 3DNow! vector support.
1798 include "X86InstrSSE.td"
1799 include "X86InstrMMX.td"
1800 include "X86Instr3DNow.td"
1801
1802 include "X86InstrVMX.td"
1803 include "X86InstrSVM.td"
1804
1805 include "X86InstrTSX.td"
1806
1807 // System instructions.
1808 include "X86InstrSystem.td"
1809
1810 // Compiler Pseudo Instructions and Pat Patterns
1811 include "X86InstrCompiler.td"
1812
1813 //===----------------------------------------------------------------------===//
1814 // Assembler Mnemonic Aliases
1815 //===----------------------------------------------------------------------===//
1816
1817 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1818 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1819
1820 def : MnemonicAlias<"cbw",  "cbtw">;
1821 def : MnemonicAlias<"cwde", "cwtl">;
1822 def : MnemonicAlias<"cwd",  "cwtd">;
1823 def : MnemonicAlias<"cdq", "cltd">;
1824 def : MnemonicAlias<"cdqe", "cltq">;
1825 def : MnemonicAlias<"cqo", "cqto">;
1826
1827 // lret maps to lretl, it is not ambiguous with lretq.
1828 def : MnemonicAlias<"lret", "lretl">;
1829
1830 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1831 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1832
1833 def : MnemonicAlias<"loopz", "loope">;
1834 def : MnemonicAlias<"loopnz", "loopne">;
1835
1836 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1837 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1838 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1839 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1840 def : MnemonicAlias<"popfd",  "popfl">;
1841
1842 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1843 // all modes.  However: "push (addr)" and "push $42" should default to
1844 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1845 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1846 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1847 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1848 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1849 def : MnemonicAlias<"pushfd", "pushfl">;
1850
1851 def : MnemonicAlias<"repe", "rep">;
1852 def : MnemonicAlias<"repz", "rep">;
1853 def : MnemonicAlias<"repnz", "repne">;
1854
1855 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1856 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1857
1858 def : MnemonicAlias<"salb", "shlb">;
1859 def : MnemonicAlias<"salw", "shlw">;
1860 def : MnemonicAlias<"sall", "shll">;
1861 def : MnemonicAlias<"salq", "shlq">;
1862
1863 def : MnemonicAlias<"smovb", "movsb">;
1864 def : MnemonicAlias<"smovw", "movsw">;
1865 def : MnemonicAlias<"smovl", "movsl">;
1866 def : MnemonicAlias<"smovq", "movsq">;
1867
1868 def : MnemonicAlias<"ud2a", "ud2">;
1869 def : MnemonicAlias<"verrw", "verr">;
1870
1871 // System instruction aliases.
1872 def : MnemonicAlias<"iret", "iretl">;
1873 def : MnemonicAlias<"sysret", "sysretl">;
1874 def : MnemonicAlias<"sysexit", "sysexitl">;
1875
1876 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1877 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1878 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1879 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1880 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1881 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1882 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1883 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1884
1885
1886 // Floating point stack aliases.
1887 def : MnemonicAlias<"fcmovz",   "fcmove">;
1888 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1889 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1890 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1891 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1892 def : MnemonicAlias<"fcomip",   "fcompi">;
1893 def : MnemonicAlias<"fildq",    "fildll">;
1894 def : MnemonicAlias<"fistpq",   "fistpll">;
1895 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1896 def : MnemonicAlias<"fldcww",   "fldcw">;
1897 def : MnemonicAlias<"fnstcww", "fnstcw">;
1898 def : MnemonicAlias<"fnstsww", "fnstsw">;
1899 def : MnemonicAlias<"fucomip",  "fucompi">;
1900 def : MnemonicAlias<"fwait",    "wait">;
1901
1902
1903 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1904   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1905                   !strconcat(Prefix, NewCond, Suffix)>;
1906
1907 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1908 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1909 /// example "setz" -> "sete".
1910 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1911   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1912   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1913   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1914   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1915   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1916   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1917   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1918   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1919   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1920   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1921
1922   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1923   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1924   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1925   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1926 }
1927
1928 // Aliases for set<CC>
1929 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1930 // Aliases for j<CC>
1931 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1932 // Aliases for cmov<CC>{w,l,q}
1933 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1934 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1935 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1936
1937
1938 //===----------------------------------------------------------------------===//
1939 // Assembler Instruction Aliases
1940 //===----------------------------------------------------------------------===//
1941
1942 // aad/aam default to base 10 if no operand is specified.
1943 def : InstAlias<"aad", (AAD8i8 10)>;
1944 def : InstAlias<"aam", (AAM8i8 10)>;
1945
1946 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1947 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1948
1949 // clr aliases.
1950 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1951 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1952 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1953 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1954
1955 // div and idiv aliases for explicit A register.
1956 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1957 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1958 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1959 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1960 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1961 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1962 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1963 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1964 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1965 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1966 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1967 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1968 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1969 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1970 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1971 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1972
1973
1974
1975 // Various unary fpstack operations default to operating on on ST1.
1976 // For example, "fxch" -> "fxch %st(1)"
1977 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1978 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1979 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1980 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1981 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1982 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1983 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1984 def : InstAlias<"fcom",         (COM_FST0r   ST1)>;
1985 def : InstAlias<"fcomp",        (COMP_FST0r  ST1)>;
1986 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1987 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1988 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1989 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1990 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1991 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1992
1993 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1994 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1995 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1996 // gas.
1997 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1998  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1999                  (Inst RST:$op), EmitAlias>;
2000  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
2001                  (Inst ST0), EmitAlias>;
2002 }
2003
2004 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2005 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2006 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2007 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
2008 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2009 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
2010 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2011 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2012 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2013 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
2014 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2015 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
2016 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2017 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2018 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2019 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2020
2021
2022 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2023 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2024 // solely because gas supports it.
2025 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
2026 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
2027 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
2028 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
2029 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
2030 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
2031
2032 // We accept "fnstsw %eax" even though it only writes %ax.
2033 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
2034 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
2035 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2036
2037 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2038 // this is compatible with what GAS does.
2039 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2040 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2041 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
2042 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
2043
2044 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2045 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2046 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2047 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2048 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2049 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2050 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2051
2052 // inb %dx -> inb %al, %dx
2053 def : InstAlias<"inb %dx", (IN8rr)>;
2054 def : InstAlias<"inw %dx", (IN16rr)>;
2055 def : InstAlias<"inl %dx", (IN32rr)>;
2056 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
2057 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
2058 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
2059
2060
2061 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2062 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
2063 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2064 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2065 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2066 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2067 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2068
2069 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2070 // the move.  All segment/mem forms are equivalent, this has the shortest
2071 // encoding.
2072 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2073 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2074
2075 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2076 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2077
2078 // Match 'movq GR64, MMX' as an alias for movd.
2079 def : InstAlias<"movq $src, $dst",
2080                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2081 def : InstAlias<"movq $src, $dst",
2082                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2083
2084 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2085 // alias for movsl. (as in rep; movsd)
2086 def : InstAlias<"movsd", (MOVSD)>;
2087
2088 // movsx aliases
2089 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2090 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2091 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2092 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2093 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2094 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2095 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2096
2097 // movzx aliases
2098 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2099 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2100 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2101 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2102 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2103 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2104 // Note: No GR32->GR64 movzx form.
2105
2106 // outb %dx -> outb %al, %dx
2107 def : InstAlias<"outb %dx", (OUT8rr)>;
2108 def : InstAlias<"outw %dx", (OUT16rr)>;
2109 def : InstAlias<"outl %dx", (OUT32rr)>;
2110 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
2111 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
2112 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
2113
2114 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2115 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2116 // errors, since its encoding is the most compact.
2117 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2118
2119 // shld/shrd op,op -> shld op, op, CL
2120 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
2121 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
2122 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
2123 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
2124 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
2125 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
2126
2127 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
2128 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
2129 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
2130 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
2131 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
2132 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
2133
2134 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2135  *  matching a fixed immediate like $1.
2136 // "shl X, $1" is an alias for "shl X".
2137 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2138  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2139                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2140  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2141                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2142  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2143                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2144  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2145                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2146  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2147                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2148  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2149                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2150  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2151                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2152  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2153                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2154 }
2155
2156 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2157 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2158 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2159 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2160 FIXME */
2161
2162 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2163 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2164 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
2165 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
2166 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
2167
2168 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2169 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2170 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
2171 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
2172 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
2173
2174 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2175 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
2176 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2177 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2178 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;