lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209
 210 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 211 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 212
 213 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 217                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218
 219 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 220                         [SDNPHasChain]>;
 221
 222 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 223                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 224                                                      SDTCisPtrTy<1>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 227                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 228                                 [SDNPHasChain, SDNPSideEffect]>;
 229
 230 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 231                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 232
 233 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 236 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 237                           [SDNPCommutative]>;
 238 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 239                           [SDNPCommutative]>;
 240 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 241 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 242
 243 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 244 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 245 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 246                           [SDNPCommutative]>;
 247 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 248                           [SDNPCommutative]>;
 249 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251
 252 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 253 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 254 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 255 def X86bzhi   : SDNode<"X86ISD::BZHI",   SDTIntShiftOp>;
 256 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 257
 258 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 259
 260 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 261                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 262
 263 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 264                           [SDNPHasChain]>;
 265
 266 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 267                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 268
 269 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 270                         [SDNPHasChain, SDNPOutGlue]>;
 271
 272 //===----------------------------------------------------------------------===//
 273 // X86 Operand Definitions.
 274 //
 275
 276 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 277 // the index operand of an address, to conform to x86 encoding restrictions.
 278 def ptr_rc_nosp : PointerLikeRegClass<1>;
 279
 280 // *mem - Operand definitions for the funky X86 addressing mode operands.
 281 //
 282 def X86MemAsmOperand : AsmOperandClass {
 283  let Name = "Mem";
 284 }
 285 def X86Mem8AsmOperand : AsmOperandClass {
 286   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 287 }
 288 def X86Mem16AsmOperand : AsmOperandClass {
 289   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 290 }
 291 def X86Mem32AsmOperand : AsmOperandClass {
 292   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 293 }
 294 def X86Mem64AsmOperand : AsmOperandClass {
 295   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 296 }
 297 def X86Mem80AsmOperand : AsmOperandClass {
 298   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 299 }
 300 def X86Mem128AsmOperand : AsmOperandClass {
 301   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 302 }
 303 def X86Mem256AsmOperand : AsmOperandClass {
 304   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 305 }
 306 def X86Mem512AsmOperand : AsmOperandClass {
 307   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 308 }
 309
 310 // Gather mem operands
 311 def X86MemVX32Operand : AsmOperandClass {
 312   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 313 }
 314 def X86MemVY32Operand : AsmOperandClass {
 315   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 316 }
 317 def X86MemVZ32Operand : AsmOperandClass {
 318   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 319 }
 320 def X86MemVX64Operand : AsmOperandClass {
 321   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 322 }
 323 def X86MemVY64Operand : AsmOperandClass {
 324   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 325 }
 326 def X86MemVZ64Operand : AsmOperandClass {
 327   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 328 }
 329
 330 def X86AbsMemAsmOperand : AsmOperandClass {
 331   let Name = "AbsMem";
 332   let SuperClasses = [X86MemAsmOperand];
 333 }
 334 class X86MemOperand<string printMethod> : Operand<iPTR> {
 335   let PrintMethod = printMethod;
 336   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 337   let ParserMatchClass = X86MemAsmOperand;
 338 }
 339
 340 let OperandType = "OPERAND_MEMORY" in {
 341 def opaque32mem : X86MemOperand<"printopaquemem">;
 342 def opaque48mem : X86MemOperand<"printopaquemem">;
 343 def opaque80mem : X86MemOperand<"printopaquemem">;
 344 def opaque512mem : X86MemOperand<"printopaquemem">;
 345
 346 def i8mem   : X86MemOperand<"printi8mem"> {
 347   let ParserMatchClass = X86Mem8AsmOperand; }
 348 def i16mem  : X86MemOperand<"printi16mem"> {
 349   let ParserMatchClass = X86Mem16AsmOperand; }
 350 def i32mem  : X86MemOperand<"printi32mem"> {
 351   let ParserMatchClass = X86Mem32AsmOperand; }
 352 def i64mem  : X86MemOperand<"printi64mem"> {
 353   let ParserMatchClass = X86Mem64AsmOperand; }
 354 def i128mem : X86MemOperand<"printi128mem"> {
 355   let ParserMatchClass = X86Mem128AsmOperand; }
 356 def i256mem : X86MemOperand<"printi256mem"> {
 357   let ParserMatchClass = X86Mem256AsmOperand; }
 358 def i512mem : X86MemOperand<"printi512mem"> {
 359   let ParserMatchClass = X86Mem512AsmOperand; }
 360 def f32mem  : X86MemOperand<"printf32mem"> {
 361   let ParserMatchClass = X86Mem32AsmOperand; }
 362 def f64mem  : X86MemOperand<"printf64mem"> {
 363   let ParserMatchClass = X86Mem64AsmOperand; }
 364 def f80mem  : X86MemOperand<"printf80mem"> {
 365   let ParserMatchClass = X86Mem80AsmOperand; }
 366 def f128mem : X86MemOperand<"printf128mem"> {
 367   let ParserMatchClass = X86Mem128AsmOperand; }
 368 def f256mem : X86MemOperand<"printf256mem">{
 369   let ParserMatchClass = X86Mem256AsmOperand; }
 370 def f512mem : X86MemOperand<"printf512mem">{
 371   let ParserMatchClass = X86Mem512AsmOperand; }
 372 def v512mem : Operand<iPTR> {
 373   let PrintMethod = "printf512mem";
 374   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 375   let ParserMatchClass = X86Mem512AsmOperand; }
 376
 377 // Gather mem operands
 378 def vx32mem : X86MemOperand<"printi32mem">{
 379   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 380   let ParserMatchClass = X86MemVX32Operand; }
 381 def vy32mem : X86MemOperand<"printi32mem">{
 382   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 383   let ParserMatchClass = X86MemVY32Operand; }
 384 def vx64mem : X86MemOperand<"printi64mem">{
 385   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 386   let ParserMatchClass = X86MemVX64Operand; }
 387 def vy64mem : X86MemOperand<"printi64mem">{
 388   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 389   let ParserMatchClass = X86MemVY64Operand; }
 390 def vy64xmem : X86MemOperand<"printi64mem">{
 391   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 392   let ParserMatchClass = X86MemVY64Operand; }
 393 def vz32mem : X86MemOperand<"printi32mem">{
 394   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 395   let ParserMatchClass = X86MemVZ32Operand; }
 396 def vz64mem : X86MemOperand<"printi64mem">{
 397   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 398   let ParserMatchClass = X86MemVZ64Operand; }
 399 }
 400
 401 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 402 // plain GR64, so that it doesn't potentially require a REX prefix.
 403 def i8mem_NOREX : Operand<i64> {
 404   let PrintMethod = "printi8mem";
 405   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 406   let ParserMatchClass = X86Mem8AsmOperand;
 407   let OperandType = "OPERAND_MEMORY";
 408 }
 409
 410 // GPRs available for tailcall.
 411 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 412 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 413
 414 // Special i32mem for addresses of load folding tail calls. These are not
 415 // allowed to use callee-saved registers since they must be scheduled
 416 // after callee-saved register are popped.
 417 def i32mem_TC : Operand<i32> {
 418   let PrintMethod = "printi32mem";
 419   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 420                        i32imm, i8imm);
 421   let ParserMatchClass = X86Mem32AsmOperand;
 422   let OperandType = "OPERAND_MEMORY";
 423 }
 424
 425 // Special i64mem for addresses of load folding tail calls. These are not
 426 // allowed to use callee-saved registers since they must be scheduled
 427 // after callee-saved register are popped.
 428 def i64mem_TC : Operand<i64> {
 429   let PrintMethod = "printi64mem";
 430   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 431                        ptr_rc_tailcall, i32imm, i8imm);
 432   let ParserMatchClass = X86Mem64AsmOperand;
 433   let OperandType = "OPERAND_MEMORY";
 434 }
 435
 436 let OperandType = "OPERAND_PCREL",
 437     ParserMatchClass = X86AbsMemAsmOperand,
 438     PrintMethod = "printPCRelImm" in {
 439 def i32imm_pcrel : Operand<i32>;
 440 def i16imm_pcrel : Operand<i16>;
 441
 442 // Branch targets have OtherVT type and print as pc-relative values.
 443 def brtarget : Operand<OtherVT>;
 444 def brtarget8 : Operand<OtherVT>;
 445
 446 }
 447
 448 def X86SrcIdx8Operand : AsmOperandClass {
 449   let Name = "SrcIdx8";
 450   let RenderMethod = "addSrcIdxOperands";
 451   let SuperClasses = [X86Mem8AsmOperand];
 452 }
 453 def X86SrcIdx16Operand : AsmOperandClass {
 454   let Name = "SrcIdx16";
 455   let RenderMethod = "addSrcIdxOperands";
 456   let SuperClasses = [X86Mem16AsmOperand];
 457 }
 458 def X86SrcIdx32Operand : AsmOperandClass {
 459   let Name = "SrcIdx32";
 460   let RenderMethod = "addSrcIdxOperands";
 461   let SuperClasses = [X86Mem32AsmOperand];
 462 }
 463 def X86SrcIdx64Operand : AsmOperandClass {
 464   let Name = "SrcIdx64";
 465   let RenderMethod = "addSrcIdxOperands";
 466   let SuperClasses = [X86Mem64AsmOperand];
 467 }
 468 def X86DstIdx8Operand : AsmOperandClass {
 469   let Name = "DstIdx8";
 470   let RenderMethod = "addDstIdxOperands";
 471   let SuperClasses = [X86Mem8AsmOperand];
 472 }
 473 def X86DstIdx16Operand : AsmOperandClass {
 474   let Name = "DstIdx16";
 475   let RenderMethod = "addDstIdxOperands";
 476   let SuperClasses = [X86Mem16AsmOperand];
 477 }
 478 def X86DstIdx32Operand : AsmOperandClass {
 479   let Name = "DstIdx32";
 480   let RenderMethod = "addDstIdxOperands";
 481   let SuperClasses = [X86Mem32AsmOperand];
 482 }
 483 def X86DstIdx64Operand : AsmOperandClass {
 484   let Name = "DstIdx64";
 485   let RenderMethod = "addDstIdxOperands";
 486   let SuperClasses = [X86Mem64AsmOperand];
 487 }
 488 def X86MemOffs8AsmOperand : AsmOperandClass {
 489   let Name = "MemOffs8";
 490   let RenderMethod = "addMemOffsOperands";
 491   let SuperClasses = [X86Mem8AsmOperand];
 492 }
 493 def X86MemOffs16AsmOperand : AsmOperandClass {
 494   let Name = "MemOffs16";
 495   let RenderMethod = "addMemOffsOperands";
 496   let SuperClasses = [X86Mem16AsmOperand];
 497 }
 498 def X86MemOffs32AsmOperand : AsmOperandClass {
 499   let Name = "MemOffs32";
 500   let RenderMethod = "addMemOffsOperands";
 501   let SuperClasses = [X86Mem32AsmOperand];
 502 }
 503 def X86MemOffs64AsmOperand : AsmOperandClass {
 504   let Name = "MemOffs64";
 505   let RenderMethod = "addMemOffsOperands";
 506   let SuperClasses = [X86Mem64AsmOperand];
 507 }
 508 let OperandType = "OPERAND_MEMORY" in {
 509 def srcidx8 : Operand<iPTR> {
 510   let ParserMatchClass = X86SrcIdx8Operand;
 511   let MIOperandInfo = (ops ptr_rc, i8imm);
 512   let PrintMethod = "printSrcIdx8"; }
 513 def srcidx16 : Operand<iPTR> {
 514   let ParserMatchClass = X86SrcIdx16Operand;
 515   let MIOperandInfo = (ops ptr_rc, i8imm);
 516   let PrintMethod = "printSrcIdx16"; }
 517 def srcidx32 : Operand<iPTR> {
 518   let ParserMatchClass = X86SrcIdx32Operand;
 519   let MIOperandInfo = (ops ptr_rc, i8imm);
 520   let PrintMethod = "printSrcIdx32"; }
 521 def srcidx64 : Operand<iPTR> {
 522   let ParserMatchClass = X86SrcIdx64Operand;
 523   let MIOperandInfo = (ops ptr_rc, i8imm);
 524   let PrintMethod = "printSrcIdx64"; }
 525 def dstidx8 : Operand<iPTR> {
 526   let ParserMatchClass = X86DstIdx8Operand;
 527   let MIOperandInfo = (ops ptr_rc);
 528   let PrintMethod = "printDstIdx8"; }
 529 def dstidx16 : Operand<iPTR> {
 530   let ParserMatchClass = X86DstIdx16Operand;
 531   let MIOperandInfo = (ops ptr_rc);
 532   let PrintMethod = "printDstIdx16"; }
 533 def dstidx32 : Operand<iPTR> {
 534   let ParserMatchClass = X86DstIdx32Operand;
 535   let MIOperandInfo = (ops ptr_rc);
 536   let PrintMethod = "printDstIdx32"; }
 537 def dstidx64 : Operand<iPTR> {
 538   let ParserMatchClass = X86DstIdx64Operand;
 539   let MIOperandInfo = (ops ptr_rc);
 540   let PrintMethod = "printDstIdx64"; }
 541 def offset8 : Operand<iPTR> {
 542   let ParserMatchClass = X86MemOffs8AsmOperand;
 543   let MIOperandInfo = (ops i64imm, i8imm);
 544   let PrintMethod = "printMemOffs8"; }
 545 def offset16 : Operand<iPTR> {
 546   let ParserMatchClass = X86MemOffs16AsmOperand;
 547   let MIOperandInfo = (ops i64imm, i8imm);
 548   let PrintMethod = "printMemOffs16"; }
 549 def offset32 : Operand<iPTR> {
 550   let ParserMatchClass = X86MemOffs32AsmOperand;
 551   let MIOperandInfo = (ops i64imm, i8imm);
 552   let PrintMethod = "printMemOffs32"; }
 553 def offset64 : Operand<iPTR> {
 554   let ParserMatchClass = X86MemOffs64AsmOperand;
 555   let MIOperandInfo = (ops i64imm, i8imm);
 556   let PrintMethod = "printMemOffs64"; }
 557 }
 558
 559
 560 def SSECC : Operand<i8> {
 561   let PrintMethod = "printSSECC";
 562   let OperandType = "OPERAND_IMMEDIATE";
 563 }
 564
 565 def AVXCC : Operand<i8> {
 566   let PrintMethod = "printAVXCC";
 567   let OperandType = "OPERAND_IMMEDIATE";
 568 }
 569
 570 class ImmSExtAsmOperandClass : AsmOperandClass {
 571   let SuperClasses = [ImmAsmOperand];
 572   let RenderMethod = "addImmOperands";
 573 }
 574
 575 class ImmZExtAsmOperandClass : AsmOperandClass {
 576   let SuperClasses = [ImmAsmOperand];
 577   let RenderMethod = "addImmOperands";
 578 }
 579
 580 def X86GR32orGR64AsmOperand : AsmOperandClass {
 581   let Name = "GR32orGR64";
 582 }
 583
 584 def GR32orGR64 : RegisterOperand<GR32> {
 585   let ParserMatchClass = X86GR32orGR64AsmOperand;
 586 }
 587
 588 def AVX512RC : Operand<i32> {
 589   let PrintMethod = "printRoundingControl";
 590   let OperandType = "OPERAND_IMMEDIATE";
 591 }
 592 // Sign-extended immediate classes. We don't need to define the full lattice
 593 // here because there is no instruction with an ambiguity between ImmSExti64i32
 594 // and ImmSExti32i8.
 595 //
 596 // The strange ranges come from the fact that the assembler always works with
 597 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 598 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 599
 600 // [0, 0x7FFFFFFF]                                            |
 601 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 602 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 603   let Name = "ImmSExti64i32";
 604 }
 605
 606 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 607 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 608 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 609   let Name = "ImmSExti16i8";
 610   let SuperClasses = [ImmSExti64i32AsmOperand];
 611 }
 612
 613 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 614 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 615 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 616   let Name = "ImmSExti32i8";
 617 }
 618
 619 // [0, 0x000000FF]
 620 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 621   let Name = "ImmZExtu32u8";
 622 }
 623
 624
 625 // [0, 0x0000007F]                                            |
 626 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 627 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 628   let Name = "ImmSExti64i8";
 629   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 630                       ImmSExti64i32AsmOperand];
 631 }
 632
 633 // A couple of more descriptive operand definitions.
 634 // 16-bits but only 8 bits are significant.
 635 def i16i8imm  : Operand<i16> {
 636   let ParserMatchClass = ImmSExti16i8AsmOperand;
 637   let OperandType = "OPERAND_IMMEDIATE";
 638 }
 639 // 32-bits but only 8 bits are significant.
 640 def i32i8imm  : Operand<i32> {
 641   let ParserMatchClass = ImmSExti32i8AsmOperand;
 642   let OperandType = "OPERAND_IMMEDIATE";
 643 }
 644 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 645 def u32u8imm  : Operand<i32> {
 646   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 647   let OperandType = "OPERAND_IMMEDIATE";
 648 }
 649
 650 // 64-bits but only 32 bits are significant.
 651 def i64i32imm  : Operand<i64> {
 652   let ParserMatchClass = ImmSExti64i32AsmOperand;
 653   let OperandType = "OPERAND_IMMEDIATE";
 654 }
 655
 656 // 64-bits but only 32 bits are significant, and those bits are treated as being
 657 // pc relative.
 658 def i64i32imm_pcrel : Operand<i64> {
 659   let PrintMethod = "printPCRelImm";
 660   let ParserMatchClass = X86AbsMemAsmOperand;
 661   let OperandType = "OPERAND_PCREL";
 662 }
 663
 664 // 64-bits but only 8 bits are significant.
 665 def i64i8imm   : Operand<i64> {
 666   let ParserMatchClass = ImmSExti64i8AsmOperand;
 667   let OperandType = "OPERAND_IMMEDIATE";
 668 }
 669
 670 def lea64_32mem : Operand<i32> {
 671   let PrintMethod = "printi32mem";
 672   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 673   let ParserMatchClass = X86MemAsmOperand;
 674 }
 675
 676 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 677 def lea64mem : Operand<i64> {
 678   let PrintMethod = "printi64mem";
 679   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 680   let ParserMatchClass = X86MemAsmOperand;
 681 }
 682
 683
 684 //===----------------------------------------------------------------------===//
 685 // X86 Complex Pattern Definitions.
 686 //
 687
 688 // Define X86 specific addressing mode.
 689 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 690 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 691                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 692                                []>;
 693 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 694 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 695                                   [add, sub, mul, X86mul_imm, shl, or,
 696                                    frameindex, X86WrapperRIP],
 697                                   []>;
 698
 699 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 700                                [tglobaltlsaddr], []>;
 701
 702 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 703                                [tglobaltlsaddr], []>;
 704
 705 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 706                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 707                          X86WrapperRIP], []>;
 708
 709 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 710                                [tglobaltlsaddr], []>;
 711
 712 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 713                                [tglobaltlsaddr], []>;
 714
 715 //===----------------------------------------------------------------------===//
 716 // X86 Instruction Predicate Definitions.
 717 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 718 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 719
 720 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 721 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 722 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 723 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 724 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 725 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 726 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 727 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 728 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 729 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 730 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 731 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 732 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 733 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 734 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 735 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 736 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 737 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 738 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 739 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 740                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 741 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 742 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 743 def NoAVX512       : Predicate<"!Subtarget->hasAVX512()">;
 744 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 745 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 746 def HasERI       : Predicate<"Subtarget->hasERI()">;
 747
 748 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 749 def HasAES       : Predicate<"Subtarget->hasAES()">;
 750 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 751 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 752 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 753 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 754 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 755 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 756 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 757 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 758 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 759 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 760 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 761 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 762 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 763 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 764 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 765 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 766 def HasADX       : Predicate<"Subtarget->hasADX()">;
 767 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 768 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 769 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 770 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 771 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 772 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 773 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 774 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 775                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 776 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 777                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 778 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 779                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 780 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 781                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 782 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 783                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 784 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 785 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 786 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 787 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 788 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 789 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 790                              "TM.getCodeModel() != CodeModel::Kernel">;
 791 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 792                              "TM.getCodeModel() == CodeModel::Kernel">;
 793 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 794 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 795 def OptForSize   : Predicate<"OptForSize">;
 796 def OptForSpeed  : Predicate<"!OptForSize">;
 797 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 798 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 799 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 800
 801 //===----------------------------------------------------------------------===//
 802 // X86 Instruction Format Definitions.
 803 //
 804
 805 include "X86InstrFormats.td"
 806
 807 //===----------------------------------------------------------------------===//
 808 // Pattern fragments.
 809 //
 810
 811 // X86 specific condition code. These correspond to CondCode in
 812 // X86InstrInfo.h. They must be kept in synch.
 813 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 814 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 815 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 816 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 817 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 818 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 819 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 820 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 821 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 822 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 823 def X86_COND_NO  : PatLeaf<(i8 10)>;
 824 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 825 def X86_COND_NS  : PatLeaf<(i8 12)>;
 826 def X86_COND_O   : PatLeaf<(i8 13)>;
 827 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 828 def X86_COND_S   : PatLeaf<(i8 15)>;
 829
 830 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 831   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 832   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 833   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 834 }
 835
 836 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 837
 838
 839 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 840 // unsigned field.
 841 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 842
 843 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 844   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 845 }]>;
 846
 847 // Helper fragments for loads.
 848 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 849 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 850 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 851   LoadSDNode *LD = cast<LoadSDNode>(N);
 852   ISD::LoadExtType ExtType = LD->getExtensionType();
 853   if (ExtType == ISD::NON_EXTLOAD)
 854     return true;
 855   if (ExtType == ISD::EXTLOAD)
 856     return LD->getAlignment() >= 2 && !LD->isVolatile();
 857   return false;
 858 }]>;
 859
 860 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 861   LoadSDNode *LD = cast<LoadSDNode>(N);
 862   ISD::LoadExtType ExtType = LD->getExtensionType();
 863   if (ExtType == ISD::EXTLOAD)
 864     return LD->getAlignment() >= 2 && !LD->isVolatile();
 865   return false;
 866 }]>;
 867
 868 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 869   LoadSDNode *LD = cast<LoadSDNode>(N);
 870   ISD::LoadExtType ExtType = LD->getExtensionType();
 871   if (ExtType == ISD::NON_EXTLOAD)
 872     return true;
 873   if (ExtType == ISD::EXTLOAD)
 874     return LD->getAlignment() >= 4 && !LD->isVolatile();
 875   return false;
 876 }]>;
 877
 878 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 879 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 880 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 881 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 882 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 883
 884 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 885 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 886 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 887 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 888 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 889 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 890
 891 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 892 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 893 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 894 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 895 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 896 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 897 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 898 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 899 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 900 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 901
 902 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 903 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 904 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 905 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 906 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 907 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 908 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 909 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 910 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 911 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 912
 913
 914 // An 'and' node with a single use.
 915 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 916   return N->hasOneUse();
 917 }]>;
 918 // An 'srl' node with a single use.
 919 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 920   return N->hasOneUse();
 921 }]>;
 922 // An 'trunc' node with a single use.
 923 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 924   return N->hasOneUse();
 925 }]>;
 926
 927 //===----------------------------------------------------------------------===//
 928 // Instruction list.
 929 //
 930
 931 // Nop
 932 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 933   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 934   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 935                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 936   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 937                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 938 }
 939
 940
 941 // Constructing a stack frame.
 942 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 943                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 944
 945 let SchedRW = [WriteALU] in {
 946 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 947 def LEAVE    : I<0xC9, RawFrm,
 948                  (outs), (ins), "leave", [], IIC_LEAVE>,
 949                  Requires<[Not64BitMode]>;
 950
 951 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 952 def LEAVE64  : I<0xC9, RawFrm,
 953                  (outs), (ins), "leave", [], IIC_LEAVE>,
 954                  Requires<[In64BitMode]>;
 955 } // SchedRW
 956
 957 //===----------------------------------------------------------------------===//
 958 //  Miscellaneous Instructions.
 959 //
 960
 961 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 962 let mayLoad = 1, SchedRW = [WriteLoad] in {
 963 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 964                 IIC_POP_REG16>, OpSize16;
 965 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 966                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 967 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 968                 IIC_POP_REG>, OpSize16;
 969 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 970                 IIC_POP_MEM>, OpSize16;
 971 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 972                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 973 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 974                 IIC_POP_MEM>, Requires<[Not64BitMode]>;
 975
 976 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
 977                 OpSize16;
 978 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 979                 OpSize32, Requires<[Not64BitMode]>;
 980 } // mayLoad, SchedRW
 981
 982 let mayStore = 1, SchedRW = [WriteStore] in {
 983 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 984                  IIC_PUSH_REG>, OpSize16;
 985 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 986                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 987 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 988                  IIC_PUSH_REG>, OpSize16;
 989 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 990                  IIC_PUSH_MEM>, OpSize16;
 991 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 992                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 993 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 994                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
 995
 996 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
 997                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 998                    Requires<[Not64BitMode]>;
 999 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
1000                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1001                    Requires<[Not64BitMode]>;
1002 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1003                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1004                    Requires<[Not64BitMode]>;
1005 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
1006                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1007                    Requires<[Not64BitMode]>;
1008
1009 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
1010                  OpSize16;
1011 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
1012                OpSize32, Requires<[Not64BitMode]>;
1013
1014 } // mayStore, SchedRW
1015 }
1016
1017 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
1018 let mayLoad = 1, SchedRW = [WriteLoad] in {
1019 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1020                  IIC_POP_REG>, Requires<[In64BitMode]>;
1021 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1022                 IIC_POP_REG>, Requires<[In64BitMode]>;
1023 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1024                 IIC_POP_MEM>, Requires<[In64BitMode]>;
1025 } // mayLoad, SchedRW
1026 let mayStore = 1, SchedRW = [WriteStore] in {
1027 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1028                  IIC_PUSH_REG>, Requires<[In64BitMode]>;
1029 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1030                  IIC_PUSH_REG>, Requires<[In64BitMode]>;
1031 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1032                  IIC_PUSH_MEM>, Requires<[In64BitMode]>;
1033 } // mayStore, SchedRW
1034 }
1035
1036 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
1037     SchedRW = [WriteStore] in {
1038 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1039                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1040 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1041                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1042                     Requires<[In64BitMode]>;
1043 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1044                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1045 }
1046
1047 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
1048 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1049                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1050 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
1051 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1052                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
1053
1054 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1055     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
1056 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1057                OpSize32, Requires<[Not64BitMode]>;
1058 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1059                OpSize16, Requires<[Not64BitMode]>;
1060 }
1061 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1062     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
1063 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1064                OpSize32, Requires<[Not64BitMode]>;
1065 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1066                OpSize16, Requires<[Not64BitMode]>;
1067 }
1068
1069 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1070 // GR32 = bswap GR32
1071 def BSWAP32r : I<0xC8, AddRegFrm,
1072                  (outs GR32:$dst), (ins GR32:$src),
1073                  "bswap{l}\t$dst",
1074                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1075
1076 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1077                   "bswap{q}\t$dst",
1078                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1079 } // Constraints = "$src = $dst", SchedRW
1080
1081 // Bit scan instructions.
1082 let Defs = [EFLAGS] in {
1083 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1084                  "bsf{w}\t{$src, $dst|$dst, $src}",
1085                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1086                   IIC_BIT_SCAN_REG>, TB, OpSize16, Sched<[WriteShift]>;
1087 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1088                  "bsf{w}\t{$src, $dst|$dst, $src}",
1089                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1090                   IIC_BIT_SCAN_MEM>, TB, OpSize16, Sched<[WriteShiftLd]>;
1091 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1092                  "bsf{l}\t{$src, $dst|$dst, $src}",
1093                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1094                  IIC_BIT_SCAN_REG>, TB, OpSize32,
1095                Sched<[WriteShift]>;
1096 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1097                  "bsf{l}\t{$src, $dst|$dst, $src}",
1098                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1099                  IIC_BIT_SCAN_MEM>, TB, OpSize32, Sched<[WriteShiftLd]>;
1100 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1101                   "bsf{q}\t{$src, $dst|$dst, $src}",
1102                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1103                   IIC_BIT_SCAN_REG>, TB, Sched<[WriteShift]>;
1104 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1105                   "bsf{q}\t{$src, $dst|$dst, $src}",
1106                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1107                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1108
1109 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1110                  "bsr{w}\t{$src, $dst|$dst, $src}",
1111                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1112                  IIC_BIT_SCAN_REG>,
1113                  TB, OpSize16, Sched<[WriteShift]>;
1114 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1115                  "bsr{w}\t{$src, $dst|$dst, $src}",
1116                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1117                  IIC_BIT_SCAN_MEM>, TB,
1118                  OpSize16, Sched<[WriteShiftLd]>;
1119 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1120                  "bsr{l}\t{$src, $dst|$dst, $src}",
1121                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1122                  IIC_BIT_SCAN_REG>, TB, OpSize32,
1123                Sched<[WriteShift]>;
1124 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1125                  "bsr{l}\t{$src, $dst|$dst, $src}",
1126                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1127                  IIC_BIT_SCAN_MEM>, TB, OpSize32, Sched<[WriteShiftLd]>;
1128 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1129                   "bsr{q}\t{$src, $dst|$dst, $src}",
1130                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BIT_SCAN_REG>, TB,
1131                Sched<[WriteShift]>;
1132 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1133                   "bsr{q}\t{$src, $dst|$dst, $src}",
1134                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1135                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1136 } // Defs = [EFLAGS]
1137
1138 let SchedRW = [WriteMicrocoded] in {
1139 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1140 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1141 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1142               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1143 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1144               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1145 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1146               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1147 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1148                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1149 }
1150
1151 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1152 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1153 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1154               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1155 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1156 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1157               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1158 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1159 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1160               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1161 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1162 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1163                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1164
1165 def SCAS8 : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1166               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1167 def SCAS16 : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1168                "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1169 def SCAS32 : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1170                "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1171 def SCAS64 : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1172                 "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1173
1174 def CMPS8 : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1175               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1176 def CMPS16 : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1177                "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1178 def CMPS32 : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1179                "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1180 def CMPS64 : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1181                 "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1182 } // SchedRW
1183
1184 //===----------------------------------------------------------------------===//
1185 //  Move Instructions.
1186 //
1187 let SchedRW = [WriteMove] in {
1188 let neverHasSideEffects = 1 in {
1189 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1190                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1191 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1192                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1193 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1194                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1195 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1196                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1197 }
1198
1199 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1200 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1201                    "mov{b}\t{$src, $dst|$dst, $src}",
1202                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1203 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1204                    "mov{w}\t{$src, $dst|$dst, $src}",
1205                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1206 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1207                    "mov{l}\t{$src, $dst|$dst, $src}",
1208                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1209 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1210                     "movabs{q}\t{$src, $dst|$dst, $src}",
1211                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1212 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1213                        "mov{q}\t{$src, $dst|$dst, $src}",
1214                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1215 }
1216 } // SchedRW
1217
1218 let SchedRW = [WriteStore] in {
1219 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1220                    "mov{b}\t{$src, $dst|$dst, $src}",
1221                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1222 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1223                    "mov{w}\t{$src, $dst|$dst, $src}",
1224                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1225 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1226                    "mov{l}\t{$src, $dst|$dst, $src}",
1227                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1228 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1229                        "mov{q}\t{$src, $dst|$dst, $src}",
1230                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1231 } // SchedRW
1232
1233 let hasSideEffects = 0 in {
1234
1235 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1236 /// 32-bit offset from the segment base. These are only valid in x86-32 mode.
1237 let SchedRW = [WriteALU] in {
1238 let mayLoad = 1 in {
1239 def MOV8o8a : Ii32 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1240                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1241                    Requires<[In32BitMode]>;
1242 def MOV16o16a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1243                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1244                       OpSize16, Requires<[In32BitMode]>;
1245 def MOV32o32a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1246                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1247                       OpSize32, Requires<[In32BitMode]>;
1248
1249 def MOV8o8a_16 : Ii16 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1250                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1251                    AdSize, Requires<[In16BitMode]>;
1252 def MOV16o16a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1253                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1254                       OpSize16, AdSize, Requires<[In16BitMode]>;
1255 def MOV32o32a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1256                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1257                       AdSize, OpSize32, Requires<[In16BitMode]>;
1258 }
1259 let mayStore = 1 in {
1260 def MOV8ao8 : Ii32 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1261                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1262                   Requires<[In32BitMode]>;
1263 def MOV16ao16 : Ii32 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1264                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1265                       OpSize16, Requires<[In32BitMode]>;
1266 def MOV32ao32 : Ii32 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1267                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1268                      OpSize32, Requires<[In32BitMode]>;
1269
1270 def MOV8ao8_16 : Ii16 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1271                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1272                   AdSize, Requires<[In16BitMode]>;
1273 def MOV16ao16_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1274                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1275                       OpSize16, AdSize, Requires<[In16BitMode]>;
1276 def MOV32ao32_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1277                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1278                      OpSize32, AdSize, Requires<[In16BitMode]>;
1279 }
1280 }
1281
1282 // These forms all have full 64-bit absolute addresses in their instructions
1283 // and use the movabs mnemonic to indicate this specific form.
1284 let mayLoad = 1 in {
1285 def MOV64o8a : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1286                      "movabs{b}\t{$src, %al|al, $src}", []>,
1287                      Requires<[In64BitMode]>;
1288 def MOV64o16a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1289                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16,
1290                      Requires<[In64BitMode]>;
1291 def MOV64o32a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1292                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1293                      Requires<[In64BitMode]>;
1294 def MOV64o64a : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64:$src),
1295                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1296                      Requires<[In64BitMode]>;
1297 }
1298
1299 let mayStore = 1 in {
1300 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1301                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1302                      Requires<[In64BitMode]>;
1303 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1304                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16,
1305                      Requires<[In64BitMode]>;
1306 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1307                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1308                      Requires<[In64BitMode]>;
1309 def MOV64ao64 : RIi64<0xA3, RawFrmMemOffs, (outs offset64:$dst), (ins),
1310                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1311                      Requires<[In64BitMode]>;
1312 }
1313 } // hasSideEffects = 0
1314
1315 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1316     SchedRW = [WriteMove] in {
1317 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1318                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1319 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1320                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1321 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1322                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1323 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1324                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1325 }
1326
1327 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1328 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1329                 "mov{b}\t{$src, $dst|$dst, $src}",
1330                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1331 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1332                 "mov{w}\t{$src, $dst|$dst, $src}",
1333                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1334 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1335                 "mov{l}\t{$src, $dst|$dst, $src}",
1336                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1337 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1338                  "mov{q}\t{$src, $dst|$dst, $src}",
1339                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1340 }
1341
1342 let SchedRW = [WriteStore] in {
1343 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1344                 "mov{b}\t{$src, $dst|$dst, $src}",
1345                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1346 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1347                 "mov{w}\t{$src, $dst|$dst, $src}",
1348                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1349 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1350                 "mov{l}\t{$src, $dst|$dst, $src}",
1351                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1352 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1353                  "mov{q}\t{$src, $dst|$dst, $src}",
1354                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1355 } // SchedRW
1356
1357 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1358 // that they can be used for copying and storing h registers, which can't be
1359 // encoded when a REX prefix is present.
1360 let isCodeGenOnly = 1 in {
1361 let neverHasSideEffects = 1 in
1362 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1363                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1364                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1365                    Sched<[WriteMove]>;
1366 let mayStore = 1, neverHasSideEffects = 1 in
1367 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1368                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1369                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1370                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1371 let mayLoad = 1, neverHasSideEffects = 1,
1372     canFoldAsLoad = 1, isReMaterializable = 1 in
1373 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1374                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1375                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1376                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1377 }
1378
1379
1380 // Condition code ops, incl. set if equal/not equal/...
1381 let SchedRW = [WriteALU] in {
1382 let Defs = [EFLAGS], Uses = [AH] in
1383 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1384                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1385 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1386 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1387                 IIC_AHF>;  // AH = flags
1388 } // SchedRW
1389
1390 //===----------------------------------------------------------------------===//
1391 // Bit tests instructions: BT, BTS, BTR, BTC.
1392
1393 let Defs = [EFLAGS] in {
1394 let SchedRW = [WriteALU] in {
1395 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1396                "bt{w}\t{$src2, $src1|$src1, $src2}",
1397                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1398                OpSize16, TB;
1399 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1400                "bt{l}\t{$src2, $src1|$src1, $src2}",
1401                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1402                OpSize32, TB;
1403 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1404                "bt{q}\t{$src2, $src1|$src1, $src2}",
1405                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1406 } // SchedRW
1407
1408 // Unlike with the register+register form, the memory+register form of the
1409 // bt instruction does not ignore the high bits of the index. From ISel's
1410 // perspective, this is pretty bizarre. Make these instructions disassembly
1411 // only for now.
1412
1413 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1414   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1415                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1416   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1417   //                (implicit EFLAGS)]
1418                  [], IIC_BT_MR
1419                  >, OpSize16, TB, Requires<[FastBTMem]>;
1420   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1421                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1422   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1423   //                (implicit EFLAGS)]
1424                  [], IIC_BT_MR
1425                  >, OpSize32, TB, Requires<[FastBTMem]>;
1426   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1427                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1428   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1429   //                (implicit EFLAGS)]
1430                   [], IIC_BT_MR
1431                   >, TB;
1432 }
1433
1434 let SchedRW = [WriteALU] in {
1435 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1436                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1437                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1438                 IIC_BT_RI>, OpSize16, TB;
1439 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1440                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1441                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1442                 IIC_BT_RI>, OpSize32, TB;
1443 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1444                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1445                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1446                 IIC_BT_RI>, TB;
1447 } // SchedRW
1448
1449 // Note that these instructions don't need FastBTMem because that
1450 // only applies when the other operand is in a register. When it's
1451 // an immediate, bt is still fast.
1452 let SchedRW = [WriteALU] in {
1453 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1454                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1455                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1456                  ], IIC_BT_MI>, OpSize16, TB;
1457 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1458                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1459                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1460                  ], IIC_BT_MI>, OpSize32, TB;
1461 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1462                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1463                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1464                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1465 } // SchedRW
1466
1467 let hasSideEffects = 0 in {
1468 let SchedRW = [WriteALU] in {
1469 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1470                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1471                 OpSize16, TB;
1472 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1473                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1474                 OpSize32, TB;
1475 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1476                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1477 } // SchedRW
1478
1479 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1480 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1481                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1482                 OpSize16, TB;
1483 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1484                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1485                 OpSize32, TB;
1486 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1487                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1488 }
1489
1490 let SchedRW = [WriteALU] in {
1491 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1492                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1493                     OpSize16, TB;
1494 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1495                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1496                     OpSize32, TB;
1497 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1498                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1499 } // SchedRW
1500
1501 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1502 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1503                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1504                     OpSize16, TB;
1505 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1506                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1507                     OpSize32, TB;
1508 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1509                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1510 }
1511
1512 let SchedRW = [WriteALU] in {
1513 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1514                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1515                 OpSize16, TB;
1516 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1517                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1518                 OpSize32, TB;
1519 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1520                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1521 } // SchedRW
1522
1523 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1524 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1525                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1526                 OpSize16, TB;
1527 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1528                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1529                 OpSize32, TB;
1530 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1531                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1532 }
1533
1534 let SchedRW = [WriteALU] in {
1535 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1536                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1537                     OpSize16, TB;
1538 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1539                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1540                     OpSize32, TB;
1541 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1542                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1543 } // SchedRW
1544
1545 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1546 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1547                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1548                     OpSize16, TB;
1549 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1550                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1551                     OpSize32, TB;
1552 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1553                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1554 }
1555
1556 let SchedRW = [WriteALU] in {
1557 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1558                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1559                 OpSize16, TB;
1560 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1561                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1562               OpSize32, TB;
1563 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1564                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1565 } // SchedRW
1566
1567 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1568 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1569               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1570               OpSize16, TB;
1571 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1572               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1573               OpSize32, TB;
1574 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1575                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1576 }
1577
1578 let SchedRW = [WriteALU] in {
1579 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1580                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1581                     OpSize16, TB;
1582 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1583                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1584                     OpSize32, TB;
1585 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1586                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1587 } // SchedRW
1588
1589 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1590 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1591                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1592                     OpSize16, TB;
1593 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1594                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1595                     OpSize32, TB;
1596 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1597                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1598 }
1599 } // hasSideEffects = 0
1600 } // Defs = [EFLAGS]
1601
1602
1603 //===----------------------------------------------------------------------===//
1604 // Atomic support
1605 //
1606
1607 // Atomic swap. These are just normal xchg instructions. But since a memory
1608 // operand is referenced, the atomicity is ensured.
1609 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1610                        InstrItinClass itin> {
1611   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1612     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1613                       (ins GR8:$val, i8mem:$ptr),
1614                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1615                       [(set
1616                          GR8:$dst,
1617                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1618                       itin>;
1619     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1620                       (ins GR16:$val, i16mem:$ptr),
1621                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1622                       [(set
1623                          GR16:$dst,
1624                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1625                       itin>, OpSize16;
1626     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1627                       (ins GR32:$val, i32mem:$ptr),
1628                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1629                       [(set
1630                          GR32:$dst,
1631                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1632                       itin>, OpSize32;
1633     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1634                        (ins GR64:$val, i64mem:$ptr),
1635                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1636                        [(set
1637                          GR64:$dst,
1638                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1639                        itin>;
1640   }
1641 }
1642
1643 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1644
1645 // Swap between registers.
1646 let SchedRW = [WriteALU] in {
1647 let Constraints = "$val = $dst" in {
1648 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1649                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1650 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1651                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1652                  OpSize16;
1653 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1654                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1655                  OpSize32;
1656 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1657                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1658 }
1659
1660 // Swap between EAX and other registers.
1661 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1662                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1663 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1664                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1665                   OpSize32, Requires<[Not64BitMode]>;
1666 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1667 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1668 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1669                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1670                    Requires<[In64BitMode]>;
1671 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1672                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1673 } // SchedRW
1674
1675 let SchedRW = [WriteALU] in {
1676 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1677                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1678 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1679                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1680                  OpSize16;
1681 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1682                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1683                  OpSize32;
1684 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1685                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1686 } // SchedRW
1687
1688 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1689 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1690                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1691 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1692                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1693                  OpSize16;
1694 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1695                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1696                  OpSize32;
1697 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1698                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1699
1700 }
1701
1702 let SchedRW = [WriteALU] in {
1703 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1704                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1705                    IIC_CMPXCHG_REG8>, TB;
1706 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1707                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1708                     IIC_CMPXCHG_REG>, TB, OpSize16;
1709 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1710                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1711                      IIC_CMPXCHG_REG>, TB, OpSize32;
1712 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1713                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1714                       IIC_CMPXCHG_REG>, TB;
1715 } // SchedRW
1716
1717 let SchedRW = [WriteALULd, WriteRMW] in {
1718 let mayLoad = 1, mayStore = 1 in {
1719 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1720                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1721                      IIC_CMPXCHG_MEM8>, TB;
1722 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1723                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1724                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1725 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1726                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1727                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1728 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1729                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1730                       IIC_CMPXCHG_MEM>, TB;
1731 }
1732
1733 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1734 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1735                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1736
1737 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1738 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1739                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1740                     TB, Requires<[HasCmpxchg16b]>;
1741 } // SchedRW
1742
1743
1744 // Lock instruction prefix
1745 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1746
1747 // Rex64 instruction prefix
1748 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1749                      Requires<[In64BitMode]>;
1750
1751 // Data16 instruction prefix
1752 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1753
1754 // Repeat string operation instruction prefixes
1755 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1756 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1757 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1758 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1759 // Repeat while not equal (used with CMPS and SCAS)
1760 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1761 }
1762
1763
1764 // String manipulation instructions
1765 let SchedRW = [WriteMicrocoded] in {
1766 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1767               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1768 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1769               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1770 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1771               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1772 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1773                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1774 }
1775
1776 let SchedRW = [WriteSystem] in {
1777 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1778              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1779 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1780               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1781 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1782               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1783 }
1784
1785 // Flag instructions
1786 let SchedRW = [WriteALU] in {
1787 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1788 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1789 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1790 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1791 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1792 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1793 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1794
1795 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1796 }
1797
1798 // Table lookup instructions
1799 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1800            Sched<[WriteLoad]>;
1801
1802 let SchedRW = [WriteMicrocoded] in {
1803 // ASCII Adjust After Addition
1804 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1805 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1806             Requires<[Not64BitMode]>;
1807
1808 // ASCII Adjust AX Before Division
1809 // sets AL, AH and EFLAGS and uses AL and AH
1810 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1811                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1812
1813 // ASCII Adjust AX After Multiply
1814 // sets AL, AH and EFLAGS and uses AL
1815 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1816                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1817
1818 // ASCII Adjust AL After Subtraction - sets
1819 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1820 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1821             Requires<[Not64BitMode]>;
1822
1823 // Decimal Adjust AL after Addition
1824 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1825 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1826             Requires<[Not64BitMode]>;
1827
1828 // Decimal Adjust AL after Subtraction
1829 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1830 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1831             Requires<[Not64BitMode]>;
1832 } // SchedRW
1833
1834 let SchedRW = [WriteSystem] in {
1835 // Check Array Index Against Bounds
1836 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1837                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1838                    Requires<[Not64BitMode]>;
1839 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1840                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1841                    Requires<[Not64BitMode]>;
1842
1843 // Adjust RPL Field of Segment Selector
1844 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1845                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1846                  Requires<[Not64BitMode]>;
1847 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1848                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1849                  Requires<[Not64BitMode]>;
1850 } // SchedRW
1851
1852 //===----------------------------------------------------------------------===//
1853 // MOVBE Instructions
1854 //
1855 let Predicates = [HasMOVBE] in {
1856   let SchedRW = [WriteALULd] in {
1857   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1858                     "movbe{w}\t{$src, $dst|$dst, $src}",
1859                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1860                     OpSize16, T8;
1861   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1862                     "movbe{l}\t{$src, $dst|$dst, $src}",
1863                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1864                     OpSize32, T8;
1865   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1866                      "movbe{q}\t{$src, $dst|$dst, $src}",
1867                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1868                      T8;
1869   }
1870   let SchedRW = [WriteStore] in {
1871   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1872                     "movbe{w}\t{$src, $dst|$dst, $src}",
1873                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1874                     OpSize16, T8;
1875   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1876                     "movbe{l}\t{$src, $dst|$dst, $src}",
1877                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1878                     OpSize32, T8;
1879   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1880                      "movbe{q}\t{$src, $dst|$dst, $src}",
1881                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1882                      T8;
1883   }
1884 }
1885
1886 //===----------------------------------------------------------------------===//
1887 // RDRAND Instruction
1888 //
1889 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1890   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1891                     "rdrand{w}\t$dst",
1892                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1893   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1894                     "rdrand{l}\t$dst",
1895                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1896   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1897                      "rdrand{q}\t$dst",
1898                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1899 }
1900
1901 //===----------------------------------------------------------------------===//
1902 // RDSEED Instruction
1903 //
1904 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1905   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1906                     "rdseed{w}\t$dst",
1907                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1908   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1909                     "rdseed{l}\t$dst",
1910                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1911   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1912                      "rdseed{q}\t$dst",
1913                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1914 }
1915
1916 //===----------------------------------------------------------------------===//
1917 // LZCNT Instruction
1918 //
1919 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1920   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1921                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1922                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1923                     OpSize16;
1924   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1925                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1926                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1927                      (implicit EFLAGS)]>, XS, OpSize16;
1928
1929   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1930                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1931                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
1932                     OpSize32;
1933   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1934                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1935                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1936                      (implicit EFLAGS)]>, XS, OpSize32;
1937
1938   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1939                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1940                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1941                      XS;
1942   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1943                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1944                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1945                       (implicit EFLAGS)]>, XS;
1946 }
1947
1948 //===----------------------------------------------------------------------===//
1949 // BMI Instructions
1950 //
1951 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1952   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1953                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1954                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1955                     OpSize16;
1956   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1957                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1958                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1959                      (implicit EFLAGS)]>, XS, OpSize16;
1960
1961   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1962                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1963                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
1964                     OpSize32;
1965   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1966                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1967                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1968                      (implicit EFLAGS)]>, XS, OpSize32;
1969
1970   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1971                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1972                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1973                      XS;
1974   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1975                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1976                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1977                       (implicit EFLAGS)]>, XS;
1978 }
1979
1980 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1981                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1982                   PatFrag ld_frag> {
1983   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1984              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1985              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1986   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1987              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1988              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1989              T8, VEX_4V;
1990 }
1991
1992 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1993   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1994                         X86blsr, loadi32>;
1995   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1996                         X86blsr, loadi64>, VEX_W;
1997   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1998                           X86blsmsk, loadi32>;
1999   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
2000                           X86blsmsk, loadi64>, VEX_W;
2001   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
2002                         X86blsi, loadi32>;
2003   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
2004                         X86blsi, loadi64>, VEX_W;
2005 }
2006
2007 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2008                           X86MemOperand x86memop, Intrinsic Int,
2009                           PatFrag ld_frag> {
2010   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2011              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2012              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2013              T8, VEX_4VOp3;
2014   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2015              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2016              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2017               (implicit EFLAGS)]>, T8, VEX_4VOp3;
2018 }
2019
2020 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2021   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2022                                 int_x86_bmi_bextr_32, loadi32>;
2023   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2024                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2025 }
2026
2027 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2028   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2029                                int_x86_bmi_bzhi_32, loadi32>;
2030   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2031                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2032 }
2033
2034 def : Pat<(X86bzhi GR32:$src1, GR8:$src2),
2035           (BZHI32rr GR32:$src1,
2036                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2037 def : Pat<(X86bzhi (loadi32 addr:$src1), GR8:$src2),
2038           (BZHI32rm addr:$src1,
2039                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2040 def : Pat<(X86bzhi GR64:$src1, GR8:$src2),
2041           (BZHI64rr GR64:$src1,
2042                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2043 def : Pat<(X86bzhi (loadi64 addr:$src1), GR8:$src2),
2044           (BZHI64rm addr:$src1,
2045                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2046
2047 let Predicates = [HasBMI] in {
2048   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2049             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2050   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2051             (BEXTR32rm addr:$src1, GR32:$src2)>;
2052   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2053             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2054   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2055             (BEXTR64rm addr:$src1, GR64:$src2)>;
2056 } // HasBMI
2057
2058 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2059                          X86MemOperand x86memop, Intrinsic Int,
2060                          PatFrag ld_frag> {
2061   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2062              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2063              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2064              VEX_4V;
2065   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2066              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2067              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2068 }
2069
2070 let Predicates = [HasBMI2] in {
2071   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2072                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2073   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2074                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2075   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2076                                int_x86_bmi_pext_32, loadi32>, T8XS;
2077   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2078                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2079 }
2080
2081 //===----------------------------------------------------------------------===//
2082 // TBM Instructions
2083 //
2084 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2085
2086 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2087                                 X86MemOperand x86memop, PatFrag ld_frag,
2088                                 Intrinsic Int, Operand immtype,
2089                                 SDPatternOperator immoperator> {
2090   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2091                 !strconcat(OpcodeStr,
2092                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2093                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2094            XOP, XOPA;
2095   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2096                 (ins x86memop:$src1, immtype:$cntl),
2097                 !strconcat(OpcodeStr,
2098                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2099                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2100            XOP, XOPA;
2101 }
2102
2103 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2104                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2105 let ImmT = Imm32S in
2106 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2107                                      int_x86_tbm_bextri_u64, i64i32imm,
2108                                      i64immSExt32>, VEX_W;
2109
2110 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2111                          RegisterClass RC, string OpcodeStr,
2112                          X86MemOperand x86memop, PatFrag ld_frag> {
2113 let hasSideEffects = 0 in {
2114   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2115              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2116              []>, XOP_4V, XOP9;
2117   let mayLoad = 1 in
2118   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2119              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2120              []>, XOP_4V, XOP9;
2121 }
2122 }
2123
2124 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2125                            Format FormReg, Format FormMem> {
2126   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2127                                loadi32>;
2128   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2129                                loadi64>, VEX_W;
2130 }
2131
2132 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2133 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2134 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2135 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2136 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2137 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2138 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2139 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2140 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2141 } // HasTBM, EFLAGS
2142
2143 //===----------------------------------------------------------------------===//
2144 // Pattern fragments to auto generate TBM instructions.
2145 //===----------------------------------------------------------------------===//
2146
2147 let Predicates = [HasTBM] in {
2148   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2149             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2150   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2151             (BEXTRI32mi addr:$src1, imm:$src2)>;
2152   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2153             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2154   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2155             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2156
2157   // FIXME: patterns for the load versions are not implemented
2158   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2159             (BLCFILL32rr GR32:$src)>;
2160   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2161             (BLCFILL64rr GR64:$src)>;
2162
2163   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2164             (BLCI32rr GR32:$src)>;
2165   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2166             (BLCI64rr GR64:$src)>;
2167
2168   // Extra patterns because opt can optimize the above patterns to this.
2169   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2170             (BLCI32rr GR32:$src)>;
2171   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2172             (BLCI64rr GR64:$src)>;
2173
2174   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2175             (BLCIC32rr GR32:$src)>;
2176   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2177             (BLCIC64rr GR64:$src)>;
2178
2179   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2180             (BLCMSK32rr GR32:$src)>;
2181   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2182             (BLCMSK64rr GR64:$src)>;
2183
2184   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2185             (BLCS32rr GR32:$src)>;
2186   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2187             (BLCS64rr GR64:$src)>;
2188
2189   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2190             (BLSFILL32rr GR32:$src)>;
2191   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2192             (BLSFILL64rr GR64:$src)>;
2193
2194   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2195             (BLSIC32rr GR32:$src)>;
2196   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2197             (BLSIC64rr GR64:$src)>;
2198
2199   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2200             (T1MSKC32rr GR32:$src)>;
2201   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2202             (T1MSKC64rr GR64:$src)>;
2203
2204   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2205             (TZMSK32rr GR32:$src)>;
2206   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2207             (TZMSK64rr GR64:$src)>;
2208 } // HasTBM
2209
2210 //===----------------------------------------------------------------------===//
2211 // Subsystems.
2212 //===----------------------------------------------------------------------===//
2213
2214 include "X86InstrArithmetic.td"
2215 include "X86InstrCMovSetCC.td"
2216 include "X86InstrExtension.td"
2217 include "X86InstrControl.td"
2218 include "X86InstrShiftRotate.td"
2219
2220 // X87 Floating Point Stack.
2221 include "X86InstrFPStack.td"
2222
2223 // SIMD support (SSE, MMX and AVX)
2224 include "X86InstrFragmentsSIMD.td"
2225
2226 // FMA - Fused Multiply-Add support (requires FMA)
2227 include "X86InstrFMA.td"
2228
2229 // XOP
2230 include "X86InstrXOP.td"
2231
2232 // SSE, MMX and 3DNow! vector support.
2233 include "X86InstrSSE.td"
2234 include "X86InstrAVX512.td"
2235 include "X86InstrMMX.td"
2236 include "X86Instr3DNow.td"
2237
2238 include "X86InstrVMX.td"
2239 include "X86InstrSVM.td"
2240
2241 include "X86InstrTSX.td"
2242
2243 // System instructions.
2244 include "X86InstrSystem.td"
2245
2246 // Compiler Pseudo Instructions and Pat Patterns
2247 include "X86InstrCompiler.td"
2248
2249 //===----------------------------------------------------------------------===//
2250 // Assembler Mnemonic Aliases
2251 //===----------------------------------------------------------------------===//
2252
2253 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2254 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2255 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2256
2257 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2258 def : MnemonicAlias<"cwde", "cwtl", "att">;
2259 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2260 def : MnemonicAlias<"cdq",  "cltd", "att">;
2261 def : MnemonicAlias<"cdqe", "cltq", "att">;
2262 def : MnemonicAlias<"cqo",  "cqto", "att">;
2263
2264 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2265 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2266 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2267
2268 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2269 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2270
2271 def : MnemonicAlias<"loopz",  "loope",  "att">;
2272 def : MnemonicAlias<"loopnz", "loopne", "att">;
2273
2274 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2275 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2276 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2277 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2278 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2279 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2280 def : MnemonicAlias<"popfd", "popfl", "att">;
2281
2282 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2283 // all modes.  However: "push (addr)" and "push $42" should default to
2284 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2285 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2286 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2287 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2288 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2289 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2290 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2291 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2292
2293 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2294 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2295 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2296 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2297 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2298 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2299
2300 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2301 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2302 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2303 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2304
2305 def : MnemonicAlias<"repe",  "rep",   "att">;
2306 def : MnemonicAlias<"repz",  "rep",   "att">;
2307 def : MnemonicAlias<"repnz", "repne", "att">;
2308
2309 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2310 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2311 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2312
2313 def : MnemonicAlias<"salb", "shlb", "att">;
2314 def : MnemonicAlias<"salw", "shlw", "att">;
2315 def : MnemonicAlias<"sall", "shll", "att">;
2316 def : MnemonicAlias<"salq", "shlq", "att">;
2317
2318 def : MnemonicAlias<"smovb", "movsb", "att">;
2319 def : MnemonicAlias<"smovw", "movsw", "att">;
2320 def : MnemonicAlias<"smovl", "movsl", "att">;
2321 def : MnemonicAlias<"smovq", "movsq", "att">;
2322
2323 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2324 def : MnemonicAlias<"verrw", "verr", "att">;
2325
2326 // System instruction aliases.
2327 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2328 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2329 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2330 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2331
2332 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2333 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2334 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2335 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2336 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2337 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2338 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2339 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2340 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2341 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2342 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2343 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2344
2345
2346 // Floating point stack aliases.
2347 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2348 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2349 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2350 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2351 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2352 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2353 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2354 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2355 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2356 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2357 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2358 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2359 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2360 def : MnemonicAlias<"fwait",    "wait",     "att">;
2361
2362
2363 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2364                     string VariantName>
2365   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2366                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2367
2368 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2369 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2370 /// example "setz" -> "sete".
2371 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2372                                         string V = ""> {
2373   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2374   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2375   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2376   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2377   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2378   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2379   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2380   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2381   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2382   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2383
2384   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2385   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2386   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2387   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2388 }
2389
2390 // Aliases for set<CC>
2391 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2392 // Aliases for j<CC>
2393 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2394 // Aliases for cmov<CC>{w,l,q}
2395 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2396 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2397 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2398 // No size suffix for intel-style asm.
2399 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2400
2401
2402 //===----------------------------------------------------------------------===//
2403 // Assembler Instruction Aliases
2404 //===----------------------------------------------------------------------===//
2405
2406 // aad/aam default to base 10 if no operand is specified.
2407 def : InstAlias<"aad", (AAD8i8 10)>;
2408 def : InstAlias<"aam", (AAM8i8 10)>;
2409
2410 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2411 // Likewise for btc/btr/bts.
2412 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2413                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2414 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2415                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2416 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2417                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2418 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2419                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2420
2421 // clr aliases.
2422 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2423 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2424 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2425 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2426
2427 // lods aliases. Accept the destination being omitted because it's implicit
2428 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2429 // in the destination.
2430 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2431 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2432 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2433 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2434 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2435 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2436 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2437 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2438
2439 // stos aliases. Accept the source being omitted because it's implicit in
2440 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2441 // in the source.
2442 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2443 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2444 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2445 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2446 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2447 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2448 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2449 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2450
2451 // scas aliases. Accept the destination being omitted because it's implicit
2452 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2453 // in the destination.
2454 def : InstAlias<"scasb $dst", (SCAS8 dstidx8:$dst),  0>;
2455 def : InstAlias<"scasw $dst", (SCAS16 dstidx16:$dst), 0>;
2456 def : InstAlias<"scas{l|d} $dst", (SCAS32 dstidx32:$dst), 0>;
2457 def : InstAlias<"scasq $dst", (SCAS64 dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2458 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCAS8 dstidx8:$dst),  0>;
2459 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCAS16 dstidx16:$dst), 0>;
2460 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCAS32 dstidx32:$dst), 0>;
2461 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCAS64 dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2462
2463 // div and idiv aliases for explicit A register.
2464 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2465 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2466 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2467 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2468 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2469 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2470 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2471 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2472 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2473 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2474 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2475 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2476 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2477 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2478 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2479 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2480
2481
2482
2483 // Various unary fpstack operations default to operating on on ST1.
2484 // For example, "fxch" -> "fxch %st(1)"
2485 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2486 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2487 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2488 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2489 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2490 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2491 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2492 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2493 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2494 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2495 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2496 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2497 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2498 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2499 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2500
2501 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2502 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2503 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2504 // gas.
2505 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2506  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2507                  (Inst RST:$op), EmitAlias>;
2508  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2509                  (Inst ST0), EmitAlias>;
2510 }
2511
2512 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2513 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2514 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2515 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2516 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2517 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2518 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2519 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2520 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2521 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2522 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2523 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2524 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2525 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2526 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2527 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2528
2529
2530 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2531 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2532 // solely because gas supports it.
2533 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2534 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2535 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2536 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2537 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2538 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2539
2540 // We accept "fnstsw %eax" even though it only writes %ax.
2541 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2542 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2543 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2544
2545 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2546 // this is compatible with what GAS does.
2547 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2548 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2549 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>, Requires<[Not16BitMode]>;
2550 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>, Requires<[Not16BitMode]>;
2551 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2552 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2553 def : InstAlias<"lcall *$dst",      (FARCALL16m opaque32mem:$dst)>, Requires<[In16BitMode]>;
2554 def : InstAlias<"ljmp *$dst",       (FARJMP16m  opaque32mem:$dst)>, Requires<[In16BitMode]>;
2555
2556 def : InstAlias<"call *$dst",       (CALL64m i16mem:$dst)>, Requires<[In64BitMode]>;
2557 def : InstAlias<"jmp *$dst",        (JMP64m  i16mem:$dst)>, Requires<[In64BitMode]>;
2558 def : InstAlias<"call *$dst",       (CALL32m i16mem:$dst)>, Requires<[In32BitMode]>;
2559 def : InstAlias<"jmp *$dst",        (JMP32m  i16mem:$dst)>, Requires<[In32BitMode]>;
2560 def : InstAlias<"call *$dst",       (CALL16m i16mem:$dst)>, Requires<[In16BitMode]>;
2561 def : InstAlias<"jmp *$dst",        (JMP16m  i16mem:$dst)>, Requires<[In16BitMode]>;
2562
2563
2564 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2565 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2566 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2567 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2568 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2569 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2570 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2571
2572 // inb %dx -> inb %al, %dx
2573 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2574 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2575 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2576 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2577 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2578 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2579
2580
2581 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2582 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2583 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2584 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2585 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2586 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2587 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2588 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2589 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2590
2591 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2592 // the move.  All segment/mem forms are equivalent, this has the shortest
2593 // encoding.
2594 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2595 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2596
2597 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2598 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2599
2600 // Match 'movq GR64, MMX' as an alias for movd.
2601 def : InstAlias<"movq $src, $dst",
2602                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2603 def : InstAlias<"movq $src, $dst",
2604                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2605
2606 // movsx aliases
2607 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2608 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2609 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2610 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2611 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2612 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2613 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2614
2615 // movzx aliases
2616 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2617 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2618 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2619 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2620 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2621 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2622 // Note: No GR32->GR64 movzx form.
2623
2624 // outb %dx -> outb %al, %dx
2625 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2626 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2627 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2628 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2629 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2630 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2631
2632 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2633 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2634 // errors, since its encoding is the most compact.
2635 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2636
2637 // shld/shrd op,op -> shld op, op, CL
2638 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2639 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2640 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2641 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2642 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2643 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2644
2645 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2646 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2647 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2648 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2649 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2650 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2651
2652 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2653  *  matching a fixed immediate like $1.
2654 // "shl X, $1" is an alias for "shl X".
2655 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2656  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2657                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2658  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2659                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2660  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2661                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2662  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2663                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2664  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2665                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2666  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2667                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2668  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2669                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2670  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2671                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2672 }
2673
2674 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2675 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2676 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2677 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2678 FIXME */
2679
2680 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2681 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2682 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}", (TEST16rm GR16:$val, i16mem:$mem)>;
2683 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}", (TEST32rm GR32:$val, i32mem:$mem)>;
2684 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}", (TEST64rm GR64:$val, i64mem:$mem)>;
2685
2686 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2687 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2688 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}", (XCHG16rm GR16:$val, i16mem:$mem)>;
2689 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}", (XCHG32rm GR32:$val, i32mem:$mem)>;
2690 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}", (XCHG64rm GR64:$val, i64mem:$mem)>;
2691
2692 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2693 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src)>;
2694 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar GR32:$src)>, Requires<[Not64BitMode]>;
2695 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2696 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src)>;