lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209
 210 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 211 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 212
 213 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 217                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218
 219 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 220                         [SDNPHasChain]>;
 221
 222 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 223                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 224                                                      SDTCisPtrTy<1>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 227                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 228                                 [SDNPHasChain, SDNPSideEffect]>;
 229
 230 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 231                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 232
 233 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 236 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 237                           [SDNPCommutative]>;
 238 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 239                           [SDNPCommutative]>;
 240 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 241 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 242
 243 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 244 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 245 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 246                           [SDNPCommutative]>;
 247 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 248                           [SDNPCommutative]>;
 249 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251
 252 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 253 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 254 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 255 def X86bzhi   : SDNode<"X86ISD::BZHI",   SDTIntShiftOp>;
 256 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 257
 258 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 259
 260 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 261                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 262
 263 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 264                           [SDNPHasChain]>;
 265
 266 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 267                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 268
 269 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 270                         [SDNPHasChain, SDNPOutGlue]>;
 271
 272 //===----------------------------------------------------------------------===//
 273 // X86 Operand Definitions.
 274 //
 275
 276 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 277 // the index operand of an address, to conform to x86 encoding restrictions.
 278 def ptr_rc_nosp : PointerLikeRegClass<1>;
 279
 280 // *mem - Operand definitions for the funky X86 addressing mode operands.
 281 //
 282 def X86MemAsmOperand : AsmOperandClass {
 283  let Name = "Mem";
 284 }
 285 def X86Mem8AsmOperand : AsmOperandClass {
 286   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 287 }
 288 def X86Mem16AsmOperand : AsmOperandClass {
 289   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 290 }
 291 def X86Mem32AsmOperand : AsmOperandClass {
 292   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 293 }
 294 def X86Mem64AsmOperand : AsmOperandClass {
 295   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 296 }
 297 def X86Mem80AsmOperand : AsmOperandClass {
 298   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 299 }
 300 def X86Mem128AsmOperand : AsmOperandClass {
 301   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 302 }
 303 def X86Mem256AsmOperand : AsmOperandClass {
 304   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 305 }
 306 def X86Mem512AsmOperand : AsmOperandClass {
 307   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 308 }
 309
 310 // Gather mem operands
 311 def X86MemVX32Operand : AsmOperandClass {
 312   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 313 }
 314 def X86MemVY32Operand : AsmOperandClass {
 315   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 316 }
 317 def X86MemVZ32Operand : AsmOperandClass {
 318   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 319 }
 320 def X86MemVX64Operand : AsmOperandClass {
 321   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 322 }
 323 def X86MemVY64Operand : AsmOperandClass {
 324   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 325 }
 326 def X86MemVZ64Operand : AsmOperandClass {
 327   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 328 }
 329
 330 def X86AbsMemAsmOperand : AsmOperandClass {
 331   let Name = "AbsMem";
 332   let SuperClasses = [X86MemAsmOperand];
 333 }
 334 class X86MemOperand<string printMethod> : Operand<iPTR> {
 335   let PrintMethod = printMethod;
 336   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 337   let ParserMatchClass = X86MemAsmOperand;
 338 }
 339
 340 let OperandType = "OPERAND_MEMORY" in {
 341 def opaque32mem : X86MemOperand<"printopaquemem">;
 342 def opaque48mem : X86MemOperand<"printopaquemem">;
 343 def opaque80mem : X86MemOperand<"printopaquemem">;
 344 def opaque512mem : X86MemOperand<"printopaquemem">;
 345
 346 def i8mem   : X86MemOperand<"printi8mem"> {
 347   let ParserMatchClass = X86Mem8AsmOperand; }
 348 def i16mem  : X86MemOperand<"printi16mem"> {
 349   let ParserMatchClass = X86Mem16AsmOperand; }
 350 def i32mem  : X86MemOperand<"printi32mem"> {
 351   let ParserMatchClass = X86Mem32AsmOperand; }
 352 def i64mem  : X86MemOperand<"printi64mem"> {
 353   let ParserMatchClass = X86Mem64AsmOperand; }
 354 def i128mem : X86MemOperand<"printi128mem"> {
 355   let ParserMatchClass = X86Mem128AsmOperand; }
 356 def i256mem : X86MemOperand<"printi256mem"> {
 357   let ParserMatchClass = X86Mem256AsmOperand; }
 358 def i512mem : X86MemOperand<"printi512mem"> {
 359   let ParserMatchClass = X86Mem512AsmOperand; }
 360 def f32mem  : X86MemOperand<"printf32mem"> {
 361   let ParserMatchClass = X86Mem32AsmOperand; }
 362 def f64mem  : X86MemOperand<"printf64mem"> {
 363   let ParserMatchClass = X86Mem64AsmOperand; }
 364 def f80mem  : X86MemOperand<"printf80mem"> {
 365   let ParserMatchClass = X86Mem80AsmOperand; }
 366 def f128mem : X86MemOperand<"printf128mem"> {
 367   let ParserMatchClass = X86Mem128AsmOperand; }
 368 def f256mem : X86MemOperand<"printf256mem">{
 369   let ParserMatchClass = X86Mem256AsmOperand; }
 370 def f512mem : X86MemOperand<"printf512mem">{
 371   let ParserMatchClass = X86Mem512AsmOperand; }
 372 def v512mem : Operand<iPTR> {
 373   let PrintMethod = "printf512mem";
 374   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 375   let ParserMatchClass = X86Mem512AsmOperand; }
 376
 377 // Gather mem operands
 378 def vx32mem : X86MemOperand<"printi32mem">{
 379   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 380   let ParserMatchClass = X86MemVX32Operand; }
 381 def vy32mem : X86MemOperand<"printi32mem">{
 382   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 383   let ParserMatchClass = X86MemVY32Operand; }
 384 def vx64mem : X86MemOperand<"printi64mem">{
 385   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 386   let ParserMatchClass = X86MemVX64Operand; }
 387 def vy64mem : X86MemOperand<"printi64mem">{
 388   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 389   let ParserMatchClass = X86MemVY64Operand; }
 390 def vy64xmem : X86MemOperand<"printi64mem">{
 391   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 392   let ParserMatchClass = X86MemVY64Operand; }
 393 def vz32mem : X86MemOperand<"printi32mem">{
 394   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 395   let ParserMatchClass = X86MemVZ32Operand; }
 396 def vz64mem : X86MemOperand<"printi64mem">{
 397   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 398   let ParserMatchClass = X86MemVZ64Operand; }
 399 }
 400
 401 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 402 // plain GR64, so that it doesn't potentially require a REX prefix.
 403 def i8mem_NOREX : Operand<i64> {
 404   let PrintMethod = "printi8mem";
 405   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 406   let ParserMatchClass = X86Mem8AsmOperand;
 407   let OperandType = "OPERAND_MEMORY";
 408 }
 409
 410 // GPRs available for tailcall.
 411 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 412 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 413
 414 // Special i32mem for addresses of load folding tail calls. These are not
 415 // allowed to use callee-saved registers since they must be scheduled
 416 // after callee-saved register are popped.
 417 def i32mem_TC : Operand<i32> {
 418   let PrintMethod = "printi32mem";
 419   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 420                        i32imm, i8imm);
 421   let ParserMatchClass = X86Mem32AsmOperand;
 422   let OperandType = "OPERAND_MEMORY";
 423 }
 424
 425 // Special i64mem for addresses of load folding tail calls. These are not
 426 // allowed to use callee-saved registers since they must be scheduled
 427 // after callee-saved register are popped.
 428 def i64mem_TC : Operand<i64> {
 429   let PrintMethod = "printi64mem";
 430   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 431                        ptr_rc_tailcall, i32imm, i8imm);
 432   let ParserMatchClass = X86Mem64AsmOperand;
 433   let OperandType = "OPERAND_MEMORY";
 434 }
 435
 436 let OperandType = "OPERAND_PCREL",
 437     ParserMatchClass = X86AbsMemAsmOperand,
 438     PrintMethod = "printPCRelImm" in {
 439 def i32imm_pcrel : Operand<i32>;
 440 def i16imm_pcrel : Operand<i16>;
 441
 442 // Branch targets have OtherVT type and print as pc-relative values.
 443 def brtarget : Operand<OtherVT>;
 444 def brtarget8 : Operand<OtherVT>;
 445
 446 }
 447
 448 def X86MemOffs8AsmOperand : AsmOperandClass {
 449   let Name = "MemOffs8";
 450   let RenderMethod = "addMemOffsOperands";
 451   let SuperClasses = [X86Mem8AsmOperand];
 452 }
 453 def X86MemOffs16AsmOperand : AsmOperandClass {
 454   let Name = "MemOffs16";
 455   let RenderMethod = "addMemOffsOperands";
 456   let SuperClasses = [X86Mem16AsmOperand];
 457 }
 458 def X86MemOffs32AsmOperand : AsmOperandClass {
 459   let Name = "MemOffs32";
 460   let RenderMethod = "addMemOffsOperands";
 461   let SuperClasses = [X86Mem32AsmOperand];
 462 }
 463 def X86MemOffs64AsmOperand : AsmOperandClass {
 464   let Name = "MemOffs64";
 465   let RenderMethod = "addMemOffsOperands";
 466   let SuperClasses = [X86Mem64AsmOperand];
 467 }
 468
 469 let OperandType = "OPERAND_MEMORY" in {
 470 def offset8 : Operand<i64> {
 471   let ParserMatchClass = X86MemOffs8AsmOperand;
 472   let PrintMethod = "printMemOffs8"; }
 473 def offset16 : Operand<i64> {
 474   let ParserMatchClass = X86MemOffs16AsmOperand;
 475   let PrintMethod = "printMemOffs16"; }
 476 def offset32 : Operand<i64> {
 477   let ParserMatchClass = X86MemOffs32AsmOperand;
 478   let PrintMethod = "printMemOffs32"; }
 479 def offset64 : Operand<i64> {
 480   let ParserMatchClass = X86MemOffs64AsmOperand;
 481   let PrintMethod = "printMemOffs64"; }
 482 }
 483
 484
 485 def SSECC : Operand<i8> {
 486   let PrintMethod = "printSSECC";
 487   let OperandType = "OPERAND_IMMEDIATE";
 488 }
 489
 490 def AVXCC : Operand<i8> {
 491   let PrintMethod = "printAVXCC";
 492   let OperandType = "OPERAND_IMMEDIATE";
 493 }
 494
 495 class ImmSExtAsmOperandClass : AsmOperandClass {
 496   let SuperClasses = [ImmAsmOperand];
 497   let RenderMethod = "addImmOperands";
 498 }
 499
 500 class ImmZExtAsmOperandClass : AsmOperandClass {
 501   let SuperClasses = [ImmAsmOperand];
 502   let RenderMethod = "addImmOperands";
 503 }
 504
 505 def X86GR32orGR64AsmOperand : AsmOperandClass {
 506   let Name = "GR32orGR64";
 507 }
 508
 509 def GR32orGR64 : RegisterOperand<GR32> {
 510   let ParserMatchClass = X86GR32orGR64AsmOperand;
 511 }
 512
 513 // Sign-extended immediate classes. We don't need to define the full lattice
 514 // here because there is no instruction with an ambiguity between ImmSExti64i32
 515 // and ImmSExti32i8.
 516 //
 517 // The strange ranges come from the fact that the assembler always works with
 518 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 519 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 520
 521 // [0, 0x7FFFFFFF]                                            |
 522 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 523 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 524   let Name = "ImmSExti64i32";
 525 }
 526
 527 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 528 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 529 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 530   let Name = "ImmSExti16i8";
 531   let SuperClasses = [ImmSExti64i32AsmOperand];
 532 }
 533
 534 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 535 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 536 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 537   let Name = "ImmSExti32i8";
 538 }
 539
 540 // [0, 0x000000FF]
 541 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 542   let Name = "ImmZExtu32u8";
 543 }
 544
 545
 546 // [0, 0x0000007F]                                            |
 547 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 548 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 549   let Name = "ImmSExti64i8";
 550   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 551                       ImmSExti64i32AsmOperand];
 552 }
 553
 554 // A couple of more descriptive operand definitions.
 555 // 16-bits but only 8 bits are significant.
 556 def i16i8imm  : Operand<i16> {
 557   let ParserMatchClass = ImmSExti16i8AsmOperand;
 558   let OperandType = "OPERAND_IMMEDIATE";
 559 }
 560 // 32-bits but only 8 bits are significant.
 561 def i32i8imm  : Operand<i32> {
 562   let ParserMatchClass = ImmSExti32i8AsmOperand;
 563   let OperandType = "OPERAND_IMMEDIATE";
 564 }
 565 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 566 def u32u8imm  : Operand<i32> {
 567   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 568   let OperandType = "OPERAND_IMMEDIATE";
 569 }
 570
 571 // 64-bits but only 32 bits are significant.
 572 def i64i32imm  : Operand<i64> {
 573   let ParserMatchClass = ImmSExti64i32AsmOperand;
 574   let OperandType = "OPERAND_IMMEDIATE";
 575 }
 576
 577 // 64-bits but only 32 bits are significant, and those bits are treated as being
 578 // pc relative.
 579 def i64i32imm_pcrel : Operand<i64> {
 580   let PrintMethod = "printPCRelImm";
 581   let ParserMatchClass = X86AbsMemAsmOperand;
 582   let OperandType = "OPERAND_PCREL";
 583 }
 584
 585 // 64-bits but only 8 bits are significant.
 586 def i64i8imm   : Operand<i64> {
 587   let ParserMatchClass = ImmSExti64i8AsmOperand;
 588   let OperandType = "OPERAND_IMMEDIATE";
 589 }
 590
 591 def lea64_32mem : Operand<i32> {
 592   let PrintMethod = "printi32mem";
 593   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 594   let ParserMatchClass = X86MemAsmOperand;
 595 }
 596
 597 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 598 def lea64mem : Operand<i64> {
 599   let PrintMethod = "printi64mem";
 600   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 601   let ParserMatchClass = X86MemAsmOperand;
 602 }
 603
 604
 605 //===----------------------------------------------------------------------===//
 606 // X86 Complex Pattern Definitions.
 607 //
 608
 609 // Define X86 specific addressing mode.
 610 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 611 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 612                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 613                                []>;
 614 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 615 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 616                                   [add, sub, mul, X86mul_imm, shl, or,
 617                                    frameindex, X86WrapperRIP],
 618                                   []>;
 619
 620 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 621                                [tglobaltlsaddr], []>;
 622
 623 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 624                                [tglobaltlsaddr], []>;
 625
 626 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 627                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 628                          X86WrapperRIP], []>;
 629
 630 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 631                                [tglobaltlsaddr], []>;
 632
 633 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 634                                [tglobaltlsaddr], []>;
 635
 636 //===----------------------------------------------------------------------===//
 637 // X86 Instruction Predicate Definitions.
 638 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 639 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 640
 641 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 642 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 643 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 644 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 645 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 646 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 647 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 648 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 649 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 650 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 651 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 652 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 653 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 654 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 655 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 656 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 657 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 658 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 659 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 660 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 661                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 662 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 663 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 664 def NoAVX512       : Predicate<"!Subtarget->hasAVX512()">;
 665 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 666 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 667 def HasERI       : Predicate<"Subtarget->hasERI()">;
 668
 669 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 670 def HasAES       : Predicate<"Subtarget->hasAES()">;
 671 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 672 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 673 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 674 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 675 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 676 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 677 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 678 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 679 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 680 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 681 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 682 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 683 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 684 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 685 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 686 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 687 def HasADX       : Predicate<"Subtarget->hasADX()">;
 688 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 689 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 690 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 691 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 692 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 693 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 694 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 695 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 696                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 697 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 698                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 699 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 700 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 701 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 702 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 703 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 704 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 705                              "TM.getCodeModel() != CodeModel::Kernel">;
 706 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 707                              "TM.getCodeModel() == CodeModel::Kernel">;
 708 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 709 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 710 def OptForSize   : Predicate<"OptForSize">;
 711 def OptForSpeed  : Predicate<"!OptForSize">;
 712 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 713 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 714 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 715
 716 //===----------------------------------------------------------------------===//
 717 // X86 Instruction Format Definitions.
 718 //
 719
 720 include "X86InstrFormats.td"
 721
 722 //===----------------------------------------------------------------------===//
 723 // Pattern fragments.
 724 //
 725
 726 // X86 specific condition code. These correspond to CondCode in
 727 // X86InstrInfo.h. They must be kept in synch.
 728 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 729 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 730 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 731 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 732 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 733 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 734 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 735 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 736 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 737 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 738 def X86_COND_NO  : PatLeaf<(i8 10)>;
 739 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 740 def X86_COND_NS  : PatLeaf<(i8 12)>;
 741 def X86_COND_O   : PatLeaf<(i8 13)>;
 742 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 743 def X86_COND_S   : PatLeaf<(i8 15)>;
 744
 745 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 746   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 747   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 748   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 749 }
 750
 751 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 752
 753
 754 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 755 // unsigned field.
 756 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 757
 758 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 759   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 760 }]>;
 761
 762 // Helper fragments for loads.
 763 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 764 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 765 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 766   LoadSDNode *LD = cast<LoadSDNode>(N);
 767   ISD::LoadExtType ExtType = LD->getExtensionType();
 768   if (ExtType == ISD::NON_EXTLOAD)
 769     return true;
 770   if (ExtType == ISD::EXTLOAD)
 771     return LD->getAlignment() >= 2 && !LD->isVolatile();
 772   return false;
 773 }]>;
 774
 775 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 776   LoadSDNode *LD = cast<LoadSDNode>(N);
 777   ISD::LoadExtType ExtType = LD->getExtensionType();
 778   if (ExtType == ISD::EXTLOAD)
 779     return LD->getAlignment() >= 2 && !LD->isVolatile();
 780   return false;
 781 }]>;
 782
 783 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 784   LoadSDNode *LD = cast<LoadSDNode>(N);
 785   ISD::LoadExtType ExtType = LD->getExtensionType();
 786   if (ExtType == ISD::NON_EXTLOAD)
 787     return true;
 788   if (ExtType == ISD::EXTLOAD)
 789     return LD->getAlignment() >= 4 && !LD->isVolatile();
 790   return false;
 791 }]>;
 792
 793 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 794 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 795 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 796 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 797 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 798
 799 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 800 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 801 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 802 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 803 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 804 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 805
 806 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 807 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 808 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 809 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 810 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 811 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 812 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 813 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 814 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 815 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 816
 817 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 818 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 819 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 820 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 821 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 822 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 823 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 824 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 825 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 826 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 827
 828
 829 // An 'and' node with a single use.
 830 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 831   return N->hasOneUse();
 832 }]>;
 833 // An 'srl' node with a single use.
 834 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 835   return N->hasOneUse();
 836 }]>;
 837 // An 'trunc' node with a single use.
 838 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 839   return N->hasOneUse();
 840 }]>;
 841
 842 //===----------------------------------------------------------------------===//
 843 // Instruction list.
 844 //
 845
 846 // Nop
 847 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 848   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 849   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 850                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 851   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 852                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 853 }
 854
 855
 856 // Constructing a stack frame.
 857 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 858                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 859
 860 let SchedRW = [WriteALU] in {
 861 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 862 def LEAVE    : I<0xC9, RawFrm,
 863                  (outs), (ins), "leave", [], IIC_LEAVE>,
 864                  Requires<[In32BitMode]>;
 865
 866 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 867 def LEAVE64  : I<0xC9, RawFrm,
 868                  (outs), (ins), "leave", [], IIC_LEAVE>,
 869                  Requires<[In64BitMode]>;
 870 } // SchedRW
 871
 872 //===----------------------------------------------------------------------===//
 873 //  Miscellaneous Instructions.
 874 //
 875
 876 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 877 let mayLoad = 1, SchedRW = [WriteLoad] in {
 878 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 879                 IIC_POP_REG16>, OpSize;
 880 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 881                 IIC_POP_REG>;
 882 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 883                 IIC_POP_REG>, OpSize;
 884 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 885                 IIC_POP_MEM>, OpSize;
 886 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 887                 IIC_POP_REG>;
 888 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 889                 IIC_POP_MEM>;
 890
 891 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 892 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 893                Requires<[In32BitMode]>;
 894 } // mayLoad, SchedRW
 895
 896 let mayStore = 1, SchedRW = [WriteStore] in {
 897 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 898                  IIC_PUSH_REG>, OpSize;
 899 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 900                  IIC_PUSH_REG>;
 901 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 902                  IIC_PUSH_REG>, OpSize;
 903 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 904                  IIC_PUSH_MEM>,
 905   OpSize;
 906 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 907                  IIC_PUSH_REG>;
 908 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 909                  IIC_PUSH_MEM>;
 910
 911 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 912                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 913 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 914                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 915 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 916                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 917
 918 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 919                  OpSize;
 920 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 921                Requires<[In32BitMode]>;
 922
 923 } // mayStore, SchedRW
 924 }
 925
 926 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 927 let mayLoad = 1, SchedRW = [WriteLoad] in {
 928 def POP64r   : I<0x58, AddRegFrm,
 929                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 930 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 931                 IIC_POP_REG>;
 932 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
 933                 IIC_POP_MEM>;
 934 } // mayLoad, SchedRW
 935 let mayStore = 1, SchedRW = [WriteStore] in {
 936 def PUSH64r  : I<0x50, AddRegFrm,
 937                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 938 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 939                  IIC_PUSH_REG>;
 940 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 941                  IIC_PUSH_MEM>;
 942 } // mayStore, SchedRW
 943 }
 944
 945 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
 946     SchedRW = [WriteStore] in {
 947 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 948                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 949 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 950                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 951 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 952                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 953 }
 954
 955 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 956 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 957                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
 958 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 959 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 960                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
 961
 962 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 963     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
 964 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 965                Requires<[In32BitMode]>;
 966 }
 967 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 968     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
 969 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 970                Requires<[In32BitMode]>;
 971 }
 972
 973 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
 974 // GR32 = bswap GR32
 975 def BSWAP32r : I<0xC8, AddRegFrm,
 976                  (outs GR32:$dst), (ins GR32:$src),
 977                  "bswap{l}\t$dst",
 978                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 979
 980 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 981                   "bswap{q}\t$dst",
 982                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 983 } // Constraints = "$src = $dst", SchedRW
 984
 985 // Bit scan instructions.
 986 let Defs = [EFLAGS] in {
 987 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 988                  "bsf{w}\t{$src, $dst|$dst, $src}",
 989                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 990                   IIC_BIT_SCAN_REG>, TB, OpSize, Sched<[WriteShift]>;
 991 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 992                  "bsf{w}\t{$src, $dst|$dst, $src}",
 993                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 994                   IIC_BIT_SCAN_MEM>, TB, OpSize, Sched<[WriteShiftLd]>;
 995 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 996                  "bsf{l}\t{$src, $dst|$dst, $src}",
 997                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
 998                  IIC_BIT_SCAN_REG>, TB,
 999                Sched<[WriteShift]>;
1000 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1001                  "bsf{l}\t{$src, $dst|$dst, $src}",
1002                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1003                  IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1004 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1005                   "bsf{q}\t{$src, $dst|$dst, $src}",
1006                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1007                   IIC_BIT_SCAN_REG>, TB, Sched<[WriteShift]>;
1008 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1009                   "bsf{q}\t{$src, $dst|$dst, $src}",
1010                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1011                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1012
1013 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1014                  "bsr{w}\t{$src, $dst|$dst, $src}",
1015                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1016                  IIC_BIT_SCAN_REG>,
1017                  TB, OpSize, Sched<[WriteShift]>;
1018 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1019                  "bsr{w}\t{$src, $dst|$dst, $src}",
1020                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1021                  IIC_BIT_SCAN_MEM>, TB,
1022                  OpSize, Sched<[WriteShiftLd]>;
1023 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1024                  "bsr{l}\t{$src, $dst|$dst, $src}",
1025                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1026                  IIC_BIT_SCAN_REG>, TB,
1027                Sched<[WriteShift]>;
1028 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1029                  "bsr{l}\t{$src, $dst|$dst, $src}",
1030                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1031                  IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1032 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1033                   "bsr{q}\t{$src, $dst|$dst, $src}",
1034                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BIT_SCAN_REG>, TB,
1035                Sched<[WriteShift]>;
1036 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1037                   "bsr{q}\t{$src, $dst|$dst, $src}",
1038                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1039                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1040 } // Defs = [EFLAGS]
1041
1042 let SchedRW = [WriteMicrocoded] in {
1043 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1044 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1045 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
1046 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
1047 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
1048 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
1049 }
1050
1051 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1052 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1053 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
1054 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1055 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
1056 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1057 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
1058 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1059 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
1060
1061 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
1062 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
1063 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
1064 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
1065
1066 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
1067 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
1068 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
1069 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
1070 } // SchedRW
1071
1072 //===----------------------------------------------------------------------===//
1073 //  Move Instructions.
1074 //
1075 let SchedRW = [WriteMove] in {
1076 let neverHasSideEffects = 1 in {
1077 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1078                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1079 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1080                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1081 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1082                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1083 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1084                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1085 }
1086
1087 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1088 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1089                    "mov{b}\t{$src, $dst|$dst, $src}",
1090                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1091 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1092                    "mov{w}\t{$src, $dst|$dst, $src}",
1093                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
1094 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1095                    "mov{l}\t{$src, $dst|$dst, $src}",
1096                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
1097 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1098                     "movabs{q}\t{$src, $dst|$dst, $src}",
1099                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1100 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1101                       "mov{q}\t{$src, $dst|$dst, $src}",
1102                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1103 }
1104 } // SchedRW
1105
1106 let SchedRW = [WriteStore] in {
1107 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1108                    "mov{b}\t{$src, $dst|$dst, $src}",
1109                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1110 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1111                    "mov{w}\t{$src, $dst|$dst, $src}",
1112                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1113 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1114                    "mov{l}\t{$src, $dst|$dst, $src}",
1115                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1116 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1117                       "mov{q}\t{$src, $dst|$dst, $src}",
1118                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1119 } // SchedRW
1120
1121 let hasSideEffects = 0 in {
1122
1123 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1124 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1125 let SchedRW = [WriteALU] in {
1126 let mayLoad = 1 in {
1127 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1128                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1129                    Requires<[In32BitMode]>;
1130 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1131                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>, OpSize,
1132                      Requires<[In32BitMode]>;
1133 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1134                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1135                      Requires<[In32BitMode]>;
1136 }
1137 let mayStore = 1 in {
1138 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1139                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1140                   Requires<[In32BitMode]>;
1141 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1142                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>, OpSize,
1143                      Requires<[In32BitMode]>;
1144 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1145                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1146                      Requires<[In32BitMode]>;
1147 }
1148 }
1149
1150 // These forms all have full 64-bit absolute addresses in their instructions
1151 // and use the movabs mnemonic to indicate this specific form.
1152 let mayLoad = 1 in {
1153 def MOV64o8a : RIi64_NOREX<0xA0, RawFrm, (outs), (ins offset8:$src),
1154                      "movabs{b}\t{$src, %al|al, $src}", []>,
1155                      Requires<[In64BitMode]>;
1156 def MOV64o16a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset16:$src),
1157                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize,
1158                      Requires<[In64BitMode]>;
1159 def MOV64o32a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset32:$src),
1160                      "movabs{l}\t{$src, %eax|eax, $src}", []>,
1161                      Requires<[In64BitMode]>;
1162 def MOV64o64a : RIi64<0xA1, RawFrm, (outs), (ins offset64:$src),
1163                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1164                      Requires<[In64BitMode]>;
1165 }
1166
1167 let mayStore = 1 in {
1168 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrm, (outs offset8:$dst), (ins),
1169                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1170                      Requires<[In64BitMode]>;
1171 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrm, (outs offset16:$dst), (ins),
1172                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize,
1173                      Requires<[In64BitMode]>;
1174 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrm, (outs offset32:$dst), (ins),
1175                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>,
1176                      Requires<[In64BitMode]>;
1177 def MOV64ao64 : RIi64<0xA3, RawFrm, (outs offset64:$dst), (ins),
1178                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1179                      Requires<[In64BitMode]>;
1180 }
1181 } // hasSideEffects = 0
1182
1183 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
1184 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1185                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1186 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1187                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1188 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1189                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1190 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1191                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1192 }
1193
1194 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1195 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1196                 "mov{b}\t{$src, $dst|$dst, $src}",
1197                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1198 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1199                 "mov{w}\t{$src, $dst|$dst, $src}",
1200                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1201 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1202                 "mov{l}\t{$src, $dst|$dst, $src}",
1203                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1204 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1205                  "mov{q}\t{$src, $dst|$dst, $src}",
1206                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1207 }
1208
1209 let SchedRW = [WriteStore] in {
1210 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1211                 "mov{b}\t{$src, $dst|$dst, $src}",
1212                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1213 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1214                 "mov{w}\t{$src, $dst|$dst, $src}",
1215                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1216 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1217                 "mov{l}\t{$src, $dst|$dst, $src}",
1218                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1219 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1220                  "mov{q}\t{$src, $dst|$dst, $src}",
1221                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1222 } // SchedRW
1223
1224 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1225 // that they can be used for copying and storing h registers, which can't be
1226 // encoded when a REX prefix is present.
1227 let isCodeGenOnly = 1 in {
1228 let neverHasSideEffects = 1 in
1229 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1230                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1231                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1232                    Sched<[WriteMove]>;
1233 let mayStore = 1, neverHasSideEffects = 1 in
1234 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1235                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1236                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1237                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1238 let mayLoad = 1, neverHasSideEffects = 1,
1239     canFoldAsLoad = 1, isReMaterializable = 1 in
1240 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1241                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1242                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1243                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1244 }
1245
1246
1247 // Condition code ops, incl. set if equal/not equal/...
1248 let SchedRW = [WriteALU] in {
1249 let Defs = [EFLAGS], Uses = [AH] in
1250 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1251                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1252 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1253 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1254                 IIC_AHF>;  // AH = flags
1255 } // SchedRW
1256
1257 //===----------------------------------------------------------------------===//
1258 // Bit tests instructions: BT, BTS, BTR, BTC.
1259
1260 let Defs = [EFLAGS] in {
1261 let SchedRW = [WriteALU] in {
1262 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1263                "bt{w}\t{$src2, $src1|$src1, $src2}",
1264                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1265                OpSize, TB;
1266 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1267                "bt{l}\t{$src2, $src1|$src1, $src2}",
1268                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1269 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1270                "bt{q}\t{$src2, $src1|$src1, $src2}",
1271                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1272 } // SchedRW
1273
1274 // Unlike with the register+register form, the memory+register form of the
1275 // bt instruction does not ignore the high bits of the index. From ISel's
1276 // perspective, this is pretty bizarre. Make these instructions disassembly
1277 // only for now.
1278
1279 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1280   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1281                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1282   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1283   //                (implicit EFLAGS)]
1284                  [], IIC_BT_MR
1285                  >, OpSize, TB, Requires<[FastBTMem]>;
1286   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1287                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1288   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1289   //                (implicit EFLAGS)]
1290                  [], IIC_BT_MR
1291                  >, TB, Requires<[FastBTMem]>;
1292   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1293                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1294   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1295   //                (implicit EFLAGS)]
1296                   [], IIC_BT_MR
1297                   >, TB;
1298 }
1299
1300 let SchedRW = [WriteALU] in {
1301 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1302                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1303                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1304                 IIC_BT_RI>, OpSize, TB;
1305 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1306                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1307                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1308                 IIC_BT_RI>, TB;
1309 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1310                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1311                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1312                 IIC_BT_RI>, TB;
1313 } // SchedRW
1314
1315 // Note that these instructions don't need FastBTMem because that
1316 // only applies when the other operand is in a register. When it's
1317 // an immediate, bt is still fast.
1318 let SchedRW = [WriteALU] in {
1319 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1320                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1321                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1322                  ], IIC_BT_MI>, OpSize, TB;
1323 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1324                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1325                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1326                  ], IIC_BT_MI>, TB;
1327 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1328                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1329                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1330                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1331 } // SchedRW
1332
1333 let hasSideEffects = 0 in {
1334 let SchedRW = [WriteALU] in {
1335 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1336                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1337                 OpSize, TB;
1338 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1339                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1340 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1341                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1342 } // SchedRW
1343
1344 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1345 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1346                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1347                 OpSize, TB;
1348 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1349                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1350 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1351                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1352 }
1353
1354 let SchedRW = [WriteALU] in {
1355 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1356                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1357                     OpSize, TB;
1358 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1359                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1360 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1361                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1362 } // SchedRW
1363
1364 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1365 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1366                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1367                     OpSize, TB;
1368 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1369                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1370 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1371                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1372 }
1373
1374 let SchedRW = [WriteALU] in {
1375 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1376                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1377                 OpSize, TB;
1378 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1379                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1380 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1381                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1382 } // SchedRW
1383
1384 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1385 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1386                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1387                 OpSize, TB;
1388 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1389                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1390 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1391                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1392 }
1393
1394 let SchedRW = [WriteALU] in {
1395 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1396                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1397                     OpSize, TB;
1398 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1399                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1400 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1401                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1402 } // SchedRW
1403
1404 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1405 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1406                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1407                     OpSize, TB;
1408 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1409                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1410 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1411                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1412 }
1413
1414 let SchedRW = [WriteALU] in {
1415 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1416                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1417                 OpSize, TB;
1418 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1419                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1420 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1421                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1422 } // SchedRW
1423
1424 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1425 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1426                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1427                 OpSize, TB;
1428 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1429                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1430 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1431                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1432 }
1433
1434 let SchedRW = [WriteALU] in {
1435 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1436                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1437                     OpSize, TB;
1438 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1439                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1440 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1441                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1442 } // SchedRW
1443
1444 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1445 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1446                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1447                     OpSize, TB;
1448 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1449                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1450 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1451                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1452 }
1453 } // hasSideEffects = 0
1454 } // Defs = [EFLAGS]
1455
1456
1457 //===----------------------------------------------------------------------===//
1458 // Atomic support
1459 //
1460
1461 // Atomic swap. These are just normal xchg instructions. But since a memory
1462 // operand is referenced, the atomicity is ensured.
1463 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1464                        InstrItinClass itin> {
1465   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1466     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1467                       (ins GR8:$val, i8mem:$ptr),
1468                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1469                       [(set
1470                          GR8:$dst,
1471                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1472                       itin>;
1473     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1474                       (ins GR16:$val, i16mem:$ptr),
1475                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1476                       [(set
1477                          GR16:$dst,
1478                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1479                       itin>, OpSize;
1480     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1481                       (ins GR32:$val, i32mem:$ptr),
1482                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1483                       [(set
1484                          GR32:$dst,
1485                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1486                       itin>;
1487     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1488                        (ins GR64:$val, i64mem:$ptr),
1489                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1490                        [(set
1491                          GR64:$dst,
1492                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1493                        itin>;
1494   }
1495 }
1496
1497 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1498
1499 // Swap between registers.
1500 let SchedRW = [WriteALU] in {
1501 let Constraints = "$val = $dst" in {
1502 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1503                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1504 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1505                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1506 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1507                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1508 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1509                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1510 }
1511
1512 // Swap between EAX and other registers.
1513 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1514                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize;
1515 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1516                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1517                   Requires<[In32BitMode]>;
1518 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1519 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1520 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1521                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1522                    Requires<[In64BitMode]>;
1523 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1524                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1525 } // SchedRW
1526
1527 let SchedRW = [WriteALU] in {
1528 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1529                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1530 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1531                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1532                  OpSize;
1533 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1534                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1535 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1536                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1537 } // SchedRW
1538
1539 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1540 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1541                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1542 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1543                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1544                  OpSize;
1545 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1546                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1547 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1548                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1549
1550 }
1551
1552 let SchedRW = [WriteALU] in {
1553 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1554                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1555                    IIC_CMPXCHG_REG8>, TB;
1556 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1557                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1558                     IIC_CMPXCHG_REG>, TB, OpSize;
1559 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1560                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1561                      IIC_CMPXCHG_REG>, TB;
1562 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1563                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1564                       IIC_CMPXCHG_REG>, TB;
1565 } // SchedRW
1566
1567 let SchedRW = [WriteALULd, WriteRMW] in {
1568 let mayLoad = 1, mayStore = 1 in {
1569 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1570                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1571                      IIC_CMPXCHG_MEM8>, TB;
1572 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1573                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1574                      IIC_CMPXCHG_MEM>, TB, OpSize;
1575 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1576                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1577                      IIC_CMPXCHG_MEM>, TB;
1578 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1579                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1580                       IIC_CMPXCHG_MEM>, TB;
1581 }
1582
1583 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1584 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1585                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1586
1587 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1588 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1589                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1590                     TB, Requires<[HasCmpxchg16b]>;
1591 } // SchedRW
1592
1593
1594 // Lock instruction prefix
1595 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1596
1597 // Rex64 instruction prefix
1598 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1599
1600 // Data16 instruction prefix
1601 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1602
1603 // Repeat string operation instruction prefixes
1604 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1605 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1606 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1607 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1608 // Repeat while not equal (used with CMPS and SCAS)
1609 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1610 }
1611
1612
1613 // String manipulation instructions
1614 let SchedRW = [WriteMicrocoded] in {
1615 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1616 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1617 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1618 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1619 }
1620
1621 let SchedRW = [WriteSystem] in {
1622 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1623 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1624 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1625 }
1626
1627 // Flag instructions
1628 let SchedRW = [WriteALU] in {
1629 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1630 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1631 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1632 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1633 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1634 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1635 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1636
1637 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1638 }
1639
1640 // Table lookup instructions
1641 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1642            Sched<[WriteLoad]>;
1643
1644 let SchedRW = [WriteMicrocoded] in {
1645 // ASCII Adjust After Addition
1646 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1647 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1648             Requires<[In32BitMode]>;
1649
1650 // ASCII Adjust AX Before Division
1651 // sets AL, AH and EFLAGS and uses AL and AH
1652 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1653                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1654
1655 // ASCII Adjust AX After Multiply
1656 // sets AL, AH and EFLAGS and uses AL
1657 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1658                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1659
1660 // ASCII Adjust AL After Subtraction - sets
1661 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1662 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1663             Requires<[In32BitMode]>;
1664
1665 // Decimal Adjust AL after Addition
1666 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1667 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1668             Requires<[In32BitMode]>;
1669
1670 // Decimal Adjust AL after Subtraction
1671 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1672 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1673             Requires<[In32BitMode]>;
1674 } // SchedRW
1675
1676 let SchedRW = [WriteSystem] in {
1677 // Check Array Index Against Bounds
1678 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1679                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1680                    Requires<[In32BitMode]>;
1681 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1682                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1683                    Requires<[In32BitMode]>;
1684
1685 // Adjust RPL Field of Segment Selector
1686 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1687                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1688                  Requires<[In32BitMode]>;
1689 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1690                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1691                  Requires<[In32BitMode]>;
1692 } // SchedRW
1693
1694 //===----------------------------------------------------------------------===//
1695 // MOVBE Instructions
1696 //
1697 let Predicates = [HasMOVBE] in {
1698   let SchedRW = [WriteALULd] in {
1699   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1700                     "movbe{w}\t{$src, $dst|$dst, $src}",
1701                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1702                     OpSize, T8;
1703   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1704                     "movbe{l}\t{$src, $dst|$dst, $src}",
1705                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1706                     T8;
1707   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1708                      "movbe{q}\t{$src, $dst|$dst, $src}",
1709                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1710                      T8;
1711   }
1712   let SchedRW = [WriteStore] in {
1713   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1714                     "movbe{w}\t{$src, $dst|$dst, $src}",
1715                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1716                     OpSize, T8;
1717   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1718                     "movbe{l}\t{$src, $dst|$dst, $src}",
1719                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1720                     T8;
1721   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1722                      "movbe{q}\t{$src, $dst|$dst, $src}",
1723                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1724                      T8;
1725   }
1726 }
1727
1728 //===----------------------------------------------------------------------===//
1729 // RDRAND Instruction
1730 //
1731 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1732   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1733                     "rdrand{w}\t$dst",
1734                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1735   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1736                     "rdrand{l}\t$dst",
1737                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1738   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1739                      "rdrand{q}\t$dst",
1740                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1741 }
1742
1743 //===----------------------------------------------------------------------===//
1744 // RDSEED Instruction
1745 //
1746 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1747   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1748                     "rdseed{w}\t$dst",
1749                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize, TB;
1750   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1751                     "rdseed{l}\t$dst",
1752                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, TB;
1753   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1754                      "rdseed{q}\t$dst",
1755                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1756 }
1757
1758 //===----------------------------------------------------------------------===//
1759 // LZCNT Instruction
1760 //
1761 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1762   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1763                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1764                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1765                     OpSize;
1766   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1767                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1768                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1769                      (implicit EFLAGS)]>, XS, OpSize;
1770
1771   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1772                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1773                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1774   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1775                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1776                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1777                      (implicit EFLAGS)]>, XS;
1778
1779   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1780                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1781                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1782                      XS;
1783   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1784                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1785                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1786                       (implicit EFLAGS)]>, XS;
1787 }
1788
1789 //===----------------------------------------------------------------------===//
1790 // BMI Instructions
1791 //
1792 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1793   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1794                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1795                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1796                     OpSize;
1797   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1798                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1799                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1800                      (implicit EFLAGS)]>, XS, OpSize;
1801
1802   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1803                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1804                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1805   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1806                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1807                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1808                      (implicit EFLAGS)]>, XS;
1809
1810   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1811                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1812                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1813                      XS;
1814   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1815                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1816                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1817                       (implicit EFLAGS)]>, XS;
1818 }
1819
1820 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1821                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1822                   PatFrag ld_frag> {
1823   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1824              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1825              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1826   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1827              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1828              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1829              T8, VEX_4V;
1830 }
1831
1832 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1833   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1834                         X86blsr, loadi32>;
1835   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1836                         X86blsr, loadi64>, VEX_W;
1837   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1838                           X86blsmsk, loadi32>;
1839   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1840                           X86blsmsk, loadi64>, VEX_W;
1841   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1842                         X86blsi, loadi32>;
1843   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1844                         X86blsi, loadi64>, VEX_W;
1845 }
1846
1847 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1848                           X86MemOperand x86memop, Intrinsic Int,
1849                           PatFrag ld_frag> {
1850   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1851              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1852              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1853              T8, VEX_4VOp3;
1854   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1855              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1856              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1857               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1858 }
1859
1860 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1861   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1862                                 int_x86_bmi_bextr_32, loadi32>;
1863   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1864                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1865 }
1866
1867 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1868   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1869                                int_x86_bmi_bzhi_32, loadi32>;
1870   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1871                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1872 }
1873
1874 def : Pat<(X86bzhi GR32:$src1, GR8:$src2),
1875           (BZHI32rr GR32:$src1,
1876                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1877 def : Pat<(X86bzhi (loadi32 addr:$src1), GR8:$src2),
1878           (BZHI32rm addr:$src1,
1879                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1880 def : Pat<(X86bzhi GR64:$src1, GR8:$src2),
1881           (BZHI64rr GR64:$src1,
1882                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1883 def : Pat<(X86bzhi (loadi64 addr:$src1), GR8:$src2),
1884           (BZHI64rm addr:$src1,
1885                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1886
1887 let Predicates = [HasBMI] in {
1888   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
1889             (BEXTR32rr GR32:$src1, GR32:$src2)>;
1890   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
1891             (BEXTR32rm addr:$src1, GR32:$src2)>;
1892   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
1893             (BEXTR64rr GR64:$src1, GR64:$src2)>;
1894   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
1895             (BEXTR64rm addr:$src1, GR64:$src2)>;
1896 } // HasBMI
1897
1898 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1899                          X86MemOperand x86memop, Intrinsic Int,
1900                          PatFrag ld_frag> {
1901   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1902              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1903              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1904              VEX_4V;
1905   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1906              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1907              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1908 }
1909
1910 let Predicates = [HasBMI2] in {
1911   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1912                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1913   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1914                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1915   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1916                                int_x86_bmi_pext_32, loadi32>, T8XS;
1917   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1918                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1919 }
1920
1921 //===----------------------------------------------------------------------===//
1922 // TBM Instructions
1923 //
1924 let Predicates = [HasTBM], Defs = [EFLAGS] in {
1925
1926 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
1927                                 X86MemOperand x86memop, PatFrag ld_frag,
1928                                 Intrinsic Int, Operand immtype,
1929                                 SDPatternOperator immoperator> {
1930   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
1931                 !strconcat(OpcodeStr,
1932                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
1933                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
1934            XOP, XOPA, VEX;
1935   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
1936                 (ins x86memop:$src1, immtype:$cntl),
1937                 !strconcat(OpcodeStr,
1938                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
1939                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
1940            XOP, XOPA, VEX;
1941 }
1942
1943 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
1944                                      int_x86_tbm_bextri_u32, i32imm, imm>;
1945 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
1946                                      int_x86_tbm_bextri_u64, i64i32imm,
1947                                      i64immSExt32>, VEX_W;
1948
1949 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
1950                          RegisterClass RC, string OpcodeStr,
1951                          X86MemOperand x86memop, PatFrag ld_frag> {
1952 let hasSideEffects = 0 in {
1953   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
1954              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
1955              []>, XOP, XOP9, VEX_4V;
1956   let mayLoad = 1 in
1957   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
1958              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
1959              []>, XOP, XOP9, VEX_4V;
1960 }
1961 }
1962
1963 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
1964                            Format FormReg, Format FormMem> {
1965   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
1966                                loadi32>;
1967   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
1968                                loadi64>, VEX_W;
1969 }
1970
1971 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
1972 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
1973 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
1974 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
1975 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
1976 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
1977 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
1978 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
1979 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
1980 } // HasTBM, EFLAGS
1981
1982 //===----------------------------------------------------------------------===//
1983 // Pattern fragments to auto generate TBM instructions.
1984 //===----------------------------------------------------------------------===//
1985
1986 let Predicates = [HasTBM] in {
1987   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
1988             (BEXTRI32ri GR32:$src1, imm:$src2)>;
1989   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
1990             (BEXTRI32mi addr:$src1, imm:$src2)>;
1991   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
1992             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
1993   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
1994             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
1995
1996   // FIXME: patterns for the load versions are not implemented
1997   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
1998             (BLCFILL32rr GR32:$src)>;
1999   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2000             (BLCFILL64rr GR64:$src)>;
2001
2002   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2003             (BLCI32rr GR32:$src)>;
2004   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2005             (BLCI64rr GR64:$src)>;
2006
2007   // Extra patterns because opt can optimize the above patterns to this.
2008   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2009             (BLCI32rr GR32:$src)>;
2010   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2011             (BLCI64rr GR64:$src)>;
2012
2013   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2014             (BLCIC32rr GR32:$src)>;
2015   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2016             (BLCIC64rr GR64:$src)>;
2017
2018   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2019             (BLCMSK32rr GR32:$src)>;
2020   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2021             (BLCMSK64rr GR64:$src)>;
2022
2023   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2024             (BLCS32rr GR32:$src)>;
2025   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2026             (BLCS64rr GR64:$src)>;
2027
2028   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2029             (BLSFILL32rr GR32:$src)>;
2030   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2031             (BLSFILL64rr GR64:$src)>;
2032
2033   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2034             (BLSIC32rr GR32:$src)>;
2035   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2036             (BLSIC64rr GR64:$src)>;
2037
2038   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2039             (T1MSKC32rr GR32:$src)>;
2040   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2041             (T1MSKC64rr GR64:$src)>;
2042
2043   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2044             (TZMSK32rr GR32:$src)>;
2045   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2046             (TZMSK64rr GR64:$src)>;
2047 } // HasTBM
2048
2049 //===----------------------------------------------------------------------===//
2050 // Subsystems.
2051 //===----------------------------------------------------------------------===//
2052
2053 include "X86InstrArithmetic.td"
2054 include "X86InstrCMovSetCC.td"
2055 include "X86InstrExtension.td"
2056 include "X86InstrControl.td"
2057 include "X86InstrShiftRotate.td"
2058
2059 // X87 Floating Point Stack.
2060 include "X86InstrFPStack.td"
2061
2062 // SIMD support (SSE, MMX and AVX)
2063 include "X86InstrFragmentsSIMD.td"
2064
2065 // FMA - Fused Multiply-Add support (requires FMA)
2066 include "X86InstrFMA.td"
2067
2068 // XOP
2069 include "X86InstrXOP.td"
2070
2071 // SSE, MMX and 3DNow! vector support.
2072 include "X86InstrSSE.td"
2073 include "X86InstrAVX512.td"
2074 include "X86InstrMMX.td"
2075 include "X86Instr3DNow.td"
2076
2077 include "X86InstrVMX.td"
2078 include "X86InstrSVM.td"
2079
2080 include "X86InstrTSX.td"
2081
2082 // System instructions.
2083 include "X86InstrSystem.td"
2084
2085 // Compiler Pseudo Instructions and Pat Patterns
2086 include "X86InstrCompiler.td"
2087
2088 //===----------------------------------------------------------------------===//
2089 // Assembler Mnemonic Aliases
2090 //===----------------------------------------------------------------------===//
2091
2092 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2093 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2094
2095 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2096 def : MnemonicAlias<"cwde", "cwtl", "att">;
2097 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2098 def : MnemonicAlias<"cdq",  "cltd", "att">;
2099 def : MnemonicAlias<"cdqe", "cltq", "att">;
2100 def : MnemonicAlias<"cqo",  "cqto", "att">;
2101
2102 // lret maps to lretl, it is not ambiguous with lretq.
2103 def : MnemonicAlias<"lret", "lretl", "att">;
2104
2105 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[In32BitMode]>;
2106 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2107
2108 def : MnemonicAlias<"loopz",  "loope",  "att">;
2109 def : MnemonicAlias<"loopnz", "loopne", "att">;
2110
2111 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2112 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2113 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2114 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2115 def : MnemonicAlias<"popfd", "popfl", "att">;
2116
2117 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2118 // all modes.  However: "push (addr)" and "push $42" should default to
2119 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2120 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2121 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2122 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2123 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2124 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2125
2126 def : MnemonicAlias<"popad",   "popa", "intel">, Requires<[In32BitMode]>;
2127 def : MnemonicAlias<"pushad",  "pusha", "intel">, Requires<[In32BitMode]>;
2128
2129 def : MnemonicAlias<"repe",  "rep",   "att">;
2130 def : MnemonicAlias<"repz",  "rep",   "att">;
2131 def : MnemonicAlias<"repnz", "repne", "att">;
2132
2133 def : MnemonicAlias<"retl", "ret", "att">, Requires<[In32BitMode]>;
2134 def : MnemonicAlias<"retq", "ret", "att">, Requires<[In64BitMode]>;
2135
2136 def : MnemonicAlias<"salb", "shlb", "att">;
2137 def : MnemonicAlias<"salw", "shlw", "att">;
2138 def : MnemonicAlias<"sall", "shll", "att">;
2139 def : MnemonicAlias<"salq", "shlq", "att">;
2140
2141 def : MnemonicAlias<"smovb", "movsb", "att">;
2142 def : MnemonicAlias<"smovw", "movsw", "att">;
2143 def : MnemonicAlias<"smovl", "movsl", "att">;
2144 def : MnemonicAlias<"smovq", "movsq", "att">;
2145
2146 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2147 def : MnemonicAlias<"verrw", "verr", "att">;
2148
2149 // System instruction aliases.
2150 def : MnemonicAlias<"iret",    "iretl",    "att">;
2151 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2152 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2153
2154 def : MnemonicAlias<"lgdtl", "lgdt", "att">, Requires<[In32BitMode]>;
2155 def : MnemonicAlias<"lgdtq", "lgdt", "att">, Requires<[In64BitMode]>;
2156 def : MnemonicAlias<"lidtl", "lidt", "att">, Requires<[In32BitMode]>;
2157 def : MnemonicAlias<"lidtq", "lidt", "att">, Requires<[In64BitMode]>;
2158 def : MnemonicAlias<"sgdtl", "sgdt", "att">, Requires<[In32BitMode]>;
2159 def : MnemonicAlias<"sgdtq", "sgdt", "att">, Requires<[In64BitMode]>;
2160 def : MnemonicAlias<"sidtl", "sidt", "att">, Requires<[In32BitMode]>;
2161 def : MnemonicAlias<"sidtq", "sidt", "att">, Requires<[In64BitMode]>;
2162
2163
2164 // Floating point stack aliases.
2165 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2166 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2167 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2168 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2169 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2170 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2171 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2172 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2173 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2174 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2175 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2176 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2177 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2178 def : MnemonicAlias<"fwait",    "wait",     "att">;
2179
2180
2181 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2182                     string VariantName>
2183   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2184                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2185
2186 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2187 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2188 /// example "setz" -> "sete".
2189 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2190                                         string V = ""> {
2191   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2192   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2193   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2194   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2195   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2196   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2197   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2198   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2199   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2200   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2201
2202   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2203   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2204   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2205   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2206 }
2207
2208 // Aliases for set<CC>
2209 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2210 // Aliases for j<CC>
2211 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2212 // Aliases for cmov<CC>{w,l,q}
2213 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2214 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2215 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2216 // No size suffix for intel-style asm.
2217 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2218
2219
2220 //===----------------------------------------------------------------------===//
2221 // Assembler Instruction Aliases
2222 //===----------------------------------------------------------------------===//
2223
2224 // aad/aam default to base 10 if no operand is specified.
2225 def : InstAlias<"aad", (AAD8i8 10)>;
2226 def : InstAlias<"aam", (AAM8i8 10)>;
2227
2228 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2229 // Likewise for btc/btr/bts.
2230 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2231                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2232 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2233                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2234 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2235                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2236 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2237                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2238
2239 // clr aliases.
2240 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2241 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2242 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2243 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2244
2245 // div and idiv aliases for explicit A register.
2246 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2247 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2248 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2249 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2250 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2251 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2252 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2253 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2254 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2255 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2256 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2257 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2258 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2259 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2260 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2261 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2262
2263
2264
2265 // Various unary fpstack operations default to operating on on ST1.
2266 // For example, "fxch" -> "fxch %st(1)"
2267 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2268 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2269 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2270 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2271 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2272 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2273 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2274 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2275 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2276 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2277 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2278 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2279 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2280 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2281 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2282
2283 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2284 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2285 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2286 // gas.
2287 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2288  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2289                  (Inst RST:$op), EmitAlias>;
2290  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2291                  (Inst ST0), EmitAlias>;
2292 }
2293
2294 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2295 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2296 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2297 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2298 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2299 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2300 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2301 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2302 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2303 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2304 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2305 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2306 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2307 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2308 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2309 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2310
2311
2312 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2313 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2314 // solely because gas supports it.
2315 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2316 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2317 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2318 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2319 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2320 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2321
2322 // We accept "fnstsw %eax" even though it only writes %ax.
2323 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2324 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2325 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2326
2327 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2328 // this is compatible with what GAS does.
2329 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2330 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2331 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
2332 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
2333
2334 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2335 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2336 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2337 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2338 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2339 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2340 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2341
2342 // inb %dx -> inb %al, %dx
2343 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2344 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2345 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2346 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2347 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2348 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2349
2350
2351 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2352 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
2353 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2354 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2355 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2356 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2357 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2358
2359 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2360 // the move.  All segment/mem forms are equivalent, this has the shortest
2361 // encoding.
2362 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2363 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2364
2365 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2366 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2367
2368 // Match 'movq GR64, MMX' as an alias for movd.
2369 def : InstAlias<"movq $src, $dst",
2370                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2371 def : InstAlias<"movq $src, $dst",
2372                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2373
2374 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2375 // alias for movsl. (as in rep; movsd)
2376 def : InstAlias<"movsd", (MOVSD), 0>;
2377
2378 // movsx aliases
2379 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2380 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2381 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2382 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2383 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2384 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2385 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2386
2387 // movzx aliases
2388 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2389 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2390 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2391 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2392 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2393 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2394 // Note: No GR32->GR64 movzx form.
2395
2396 // outb %dx -> outb %al, %dx
2397 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2398 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2399 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2400 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2401 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2402 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2403
2404 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2405 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2406 // errors, since its encoding is the most compact.
2407 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2408
2409 // shld/shrd op,op -> shld op, op, CL
2410 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2411 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2412 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2413 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2414 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2415 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2416
2417 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2418 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2419 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2420 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2421 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2422 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2423
2424 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2425  *  matching a fixed immediate like $1.
2426 // "shl X, $1" is an alias for "shl X".
2427 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2428  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2429                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2430  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2431                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2432  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2433                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2434  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2435                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2436  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2437                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2438  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2439                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2440  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2441                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2442  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2443                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2444 }
2445
2446 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2447 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2448 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2449 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2450 FIXME */
2451
2452 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2453 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2454 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}", (TEST16rm GR16:$val, i16mem:$mem)>;
2455 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}", (TEST32rm GR32:$val, i32mem:$mem)>;
2456 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}", (TEST64rm GR64:$val, i64mem:$mem)>;
2457
2458 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2459 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2460 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}", (XCHG16rm GR16:$val, i16mem:$mem)>;
2461 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}", (XCHG32rm GR32:$val, i32mem:$mem)>;
2462 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}", (XCHG64rm GR64:$val, i64mem:$mem)>;
2463
2464 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2465 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src)>;
2466 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2467 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2468 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src)>;