lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  67                                      SDTCisVT<2, i8>]>;
  68 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  71                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  72 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  73
  74 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  75 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  76                                         SDTCisVT<1, i32>]>;
  77
  78 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  79
  80 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  81                                                          SDTCisVT<1, iPTR>,
  82                                                          SDTCisVT<2, iPTR>]>;
  83
  84 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  85                                             SDTCisPtrTy<1>,
  86                                             SDTCisVT<2, i32>,
  87                                             SDTCisVT<3, i8>,
  88                                             SDTCisVT<4, i32>]>;
  89
  90 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  91
  92 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  93
  94 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  95
  96 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  97
  98 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 101
 102 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 103
 104 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 107
 108 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 109
 110 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 111                             [SDNPHasChain]>;
 112 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 113                         [SDNPHasChain]>;
 114 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 115                         [SDNPHasChain]>;
 116 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 117                         [SDNPHasChain]>;
 118
 119
 120 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 121 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 122 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 123 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 124
 125 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 126 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 127
 128 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 129 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 130                         [SDNPHasChain]>;
 131 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 132 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 133
 134 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 135                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 136                          SDNPMayLoad, SDNPMemOperand]>;
 137 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 138                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 139                          SDNPMayLoad, SDNPMemOperand]>;
 140 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 141                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 142                          SDNPMayLoad, SDNPMemOperand]>;
 143
 144 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 145                         [SDNPHasChain, SDNPMayStore,
 146                          SDNPMayLoad, SDNPMemOperand]>;
 147 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 148                         [SDNPHasChain, SDNPMayStore,
 149                          SDNPMayLoad, SDNPMemOperand]>;
 150 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 151                         [SDNPHasChain, SDNPMayStore,
 152                          SDNPMayLoad, SDNPMemOperand]>;
 153 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 154                         [SDNPHasChain, SDNPMayStore,
 155                          SDNPMayLoad, SDNPMemOperand]>;
 156 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 157                         [SDNPHasChain, SDNPMayStore,
 158                          SDNPMayLoad, SDNPMemOperand]>;
 159 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 160                         [SDNPHasChain, SDNPMayStore,
 161                          SDNPMayLoad, SDNPMemOperand]>;
 162 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 163                         [SDNPHasChain, SDNPMayStore,
 164                          SDNPMayLoad, SDNPMemOperand]>;
 165 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 166                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 167
 168 def X86vastart_save_xmm_regs :
 169                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 170                         SDT_X86VASTART_SAVE_XMM_REGS,
 171                         [SDNPHasChain, SDNPVariadic]>;
 172 def X86vaarg64 :
 173                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 174                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 175                          SDNPMemOperand]>;
 176 def X86callseq_start :
 177                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 178                         [SDNPHasChain, SDNPOutGlue]>;
 179 def X86callseq_end :
 180                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 181                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 182
 183 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 184                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 185                          SDNPVariadic]>;
 186
 187 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 188                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 189 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 190                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 191                          SDNPMayLoad]>;
 192
 193 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 194                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 195
 196 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 197 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 198
 199 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 200                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 201
 202 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 203                         [SDNPHasChain]>;
 204
 205 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 206                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 207
 208 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 209                           [SDNPCommutative]>;
 210 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 211 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 212                           [SDNPCommutative]>;
 213 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 214                           [SDNPCommutative]>;
 215 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 216 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 217
 218 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 219 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 220 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 221                           [SDNPCommutative]>;
 222 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 223                           [SDNPCommutative]>;
 224 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 227
 228 def X86blsi_flag : SDNode<"X86ISD::BLSI",  SDTUnaryArithWithFlags>;
 229 def X86blsmsk_flag : SDNode<"X86ISD::BLSMSK",  SDTUnaryArithWithFlags>;
 230 def X86blsr_flag : SDNode<"X86ISD::BLSR",  SDTUnaryArithWithFlags>;
 231
 232 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 233
 234 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 235                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 236
 237 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 238                           [SDNPHasChain]>;
 239
 240 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 241                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 242
 243 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 244                         [SDNPHasChain, SDNPOutGlue]>;
 245
 246 //===----------------------------------------------------------------------===//
 247 // X86 Operand Definitions.
 248 //
 249
 250 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 251 // the index operand of an address, to conform to x86 encoding restrictions.
 252 def ptr_rc_nosp : PointerLikeRegClass<1>;
 253
 254 // *mem - Operand definitions for the funky X86 addressing mode operands.
 255 //
 256 def X86MemAsmOperand : AsmOperandClass {
 257  let Name = "Mem"; let PredicateMethod = "isMem";
 258 }
 259 def X86Mem8AsmOperand : AsmOperandClass {
 260   let Name = "Mem8"; let PredicateMethod = "isMem8";
 261 }
 262 def X86Mem16AsmOperand : AsmOperandClass {
 263   let Name = "Mem16"; let PredicateMethod = "isMem16";
 264 }
 265 def X86Mem32AsmOperand : AsmOperandClass {
 266   let Name = "Mem32"; let PredicateMethod = "isMem32";
 267 }
 268 def X86Mem64AsmOperand : AsmOperandClass {
 269   let Name = "Mem64"; let PredicateMethod = "isMem64";
 270 }
 271 def X86Mem80AsmOperand : AsmOperandClass {
 272   let Name = "Mem80"; let PredicateMethod = "isMem80";
 273 }
 274 def X86Mem128AsmOperand : AsmOperandClass {
 275   let Name = "Mem128"; let PredicateMethod = "isMem128";
 276 }
 277 def X86Mem256AsmOperand : AsmOperandClass {
 278   let Name = "Mem256"; let PredicateMethod = "isMem256";
 279 }
 280
 281 def X86AbsMemAsmOperand : AsmOperandClass {
 282   let Name = "AbsMem";
 283   let SuperClasses = [X86MemAsmOperand];
 284 }
 285 class X86MemOperand<string printMethod> : Operand<iPTR> {
 286   let PrintMethod = printMethod;
 287   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 288   let ParserMatchClass = X86MemAsmOperand;
 289 }
 290
 291 let OperandType = "OPERAND_MEMORY" in {
 292 def opaque32mem : X86MemOperand<"printopaquemem">;
 293 def opaque48mem : X86MemOperand<"printopaquemem">;
 294 def opaque80mem : X86MemOperand<"printopaquemem">;
 295 def opaque512mem : X86MemOperand<"printopaquemem">;
 296
 297 def i8mem   : X86MemOperand<"printi8mem"> {
 298   let ParserMatchClass = X86Mem8AsmOperand; }
 299 def i16mem  : X86MemOperand<"printi16mem"> {
 300   let ParserMatchClass = X86Mem16AsmOperand; }
 301 def i32mem  : X86MemOperand<"printi32mem"> {
 302   let ParserMatchClass = X86Mem32AsmOperand; }
 303 def i64mem  : X86MemOperand<"printi64mem"> {
 304   let ParserMatchClass = X86Mem64AsmOperand; }
 305 def i128mem : X86MemOperand<"printi128mem"> {
 306   let ParserMatchClass = X86Mem128AsmOperand; }
 307 def i256mem : X86MemOperand<"printi256mem"> {
 308   let ParserMatchClass = X86Mem256AsmOperand; }
 309 def f32mem  : X86MemOperand<"printf32mem"> {
 310   let ParserMatchClass = X86Mem32AsmOperand; }
 311 def f64mem  : X86MemOperand<"printf64mem"> {
 312   let ParserMatchClass = X86Mem64AsmOperand; }
 313 def f80mem  : X86MemOperand<"printf80mem"> {
 314   let ParserMatchClass = X86Mem80AsmOperand; }
 315 def f128mem : X86MemOperand<"printf128mem"> {
 316   let ParserMatchClass = X86Mem128AsmOperand; }
 317 def f256mem : X86MemOperand<"printf256mem">{
 318   let ParserMatchClass = X86Mem256AsmOperand; }
 319 }
 320
 321 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 322 // plain GR64, so that it doesn't potentially require a REX prefix.
 323 def i8mem_NOREX : Operand<i64> {
 324   let PrintMethod = "printi8mem";
 325   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 326   let ParserMatchClass = X86Mem8AsmOperand;
 327   let OperandType = "OPERAND_MEMORY";
 328 }
 329
 330 // GPRs available for tailcall.
 331 // It represents GR64_TC or GR64_TCW64.
 332 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 333
 334 // Special i32mem for addresses of load folding tail calls. These are not
 335 // allowed to use callee-saved registers since they must be scheduled
 336 // after callee-saved register are popped.
 337 def i32mem_TC : Operand<i32> {
 338   let PrintMethod = "printi32mem";
 339   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 340   let ParserMatchClass = X86Mem32AsmOperand;
 341   let OperandType = "OPERAND_MEMORY";
 342 }
 343
 344 // Special i64mem for addresses of load folding tail calls. These are not
 345 // allowed to use callee-saved registers since they must be scheduled
 346 // after callee-saved register are popped.
 347 def i64mem_TC : Operand<i64> {
 348   let PrintMethod = "printi64mem";
 349   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 350                        ptr_rc_tailcall, i32imm, i8imm);
 351   let ParserMatchClass = X86Mem64AsmOperand;
 352   let OperandType = "OPERAND_MEMORY";
 353 }
 354
 355 let OperandType = "OPERAND_PCREL",
 356     ParserMatchClass = X86AbsMemAsmOperand,
 357     PrintMethod = "print_pcrel_imm" in {
 358 def i32imm_pcrel : Operand<i32>;
 359 def i16imm_pcrel : Operand<i16>;
 360
 361 def offset8 : Operand<i64>;
 362 def offset16 : Operand<i64>;
 363 def offset32 : Operand<i64>;
 364 def offset64 : Operand<i64>;
 365
 366 // Branch targets have OtherVT type and print as pc-relative values.
 367 def brtarget : Operand<OtherVT>;
 368 def brtarget8 : Operand<OtherVT>;
 369
 370 }
 371
 372 def SSECC : Operand<i8> {
 373   let PrintMethod = "printSSECC";
 374   let OperandType = "OPERAND_IMMEDIATE";
 375 }
 376
 377 class ImmSExtAsmOperandClass : AsmOperandClass {
 378   let SuperClasses = [ImmAsmOperand];
 379   let RenderMethod = "addImmOperands";
 380 }
 381
 382 class ImmZExtAsmOperandClass : AsmOperandClass {
 383   let SuperClasses = [ImmAsmOperand];
 384   let RenderMethod = "addImmOperands";
 385 }
 386
 387 // Sign-extended immediate classes. We don't need to define the full lattice
 388 // here because there is no instruction with an ambiguity between ImmSExti64i32
 389 // and ImmSExti32i8.
 390 //
 391 // The strange ranges come from the fact that the assembler always works with
 392 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 393 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 394
 395 // [0, 0x7FFFFFFF]                                            |
 396 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 397 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 398   let Name = "ImmSExti64i32";
 399 }
 400
 401 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 402 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 403 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 404   let Name = "ImmSExti16i8";
 405   let SuperClasses = [ImmSExti64i32AsmOperand];
 406 }
 407
 408 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 409 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 410 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 411   let Name = "ImmSExti32i8";
 412 }
 413
 414 // [0, 0x000000FF]
 415 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 416   let Name = "ImmZExtu32u8";
 417 }
 418
 419
 420 // [0, 0x0000007F]                                            |
 421 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 422 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 423   let Name = "ImmSExti64i8";
 424   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 425                       ImmSExti64i32AsmOperand];
 426 }
 427
 428 // A couple of more descriptive operand definitions.
 429 // 16-bits but only 8 bits are significant.
 430 def i16i8imm  : Operand<i16> {
 431   let ParserMatchClass = ImmSExti16i8AsmOperand;
 432   let OperandType = "OPERAND_IMMEDIATE";
 433 }
 434 // 32-bits but only 8 bits are significant.
 435 def i32i8imm  : Operand<i32> {
 436   let ParserMatchClass = ImmSExti32i8AsmOperand;
 437   let OperandType = "OPERAND_IMMEDIATE";
 438 }
 439 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 440 def u32u8imm  : Operand<i32> {
 441   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 442   let OperandType = "OPERAND_IMMEDIATE";
 443 }
 444
 445 // 64-bits but only 32 bits are significant.
 446 def i64i32imm  : Operand<i64> {
 447   let ParserMatchClass = ImmSExti64i32AsmOperand;
 448   let OperandType = "OPERAND_IMMEDIATE";
 449 }
 450
 451 // 64-bits but only 32 bits are significant, and those bits are treated as being
 452 // pc relative.
 453 def i64i32imm_pcrel : Operand<i64> {
 454   let PrintMethod = "print_pcrel_imm";
 455   let ParserMatchClass = X86AbsMemAsmOperand;
 456   let OperandType = "OPERAND_PCREL";
 457 }
 458
 459 // 64-bits but only 8 bits are significant.
 460 def i64i8imm   : Operand<i64> {
 461   let ParserMatchClass = ImmSExti64i8AsmOperand;
 462   let OperandType = "OPERAND_IMMEDIATE";
 463 }
 464
 465 def lea64_32mem : Operand<i32> {
 466   let PrintMethod = "printi32mem";
 467   let AsmOperandLowerMethod = "lower_lea64_32mem";
 468   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 469   let ParserMatchClass = X86MemAsmOperand;
 470 }
 471
 472
 473 //===----------------------------------------------------------------------===//
 474 // X86 Complex Pattern Definitions.
 475 //
 476
 477 // Define X86 specific addressing mode.
 478 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 479 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 480                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 481                                []>;
 482 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 483                                [tglobaltlsaddr], []>;
 484
 485 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 486                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 487                          X86WrapperRIP], []>;
 488
 489 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 490                                [tglobaltlsaddr], []>;
 491
 492 //===----------------------------------------------------------------------===//
 493 // X86 Instruction Predicate Definitions.
 494 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 495 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 496
 497 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 498 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 499 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 500 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 501 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 502 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 503 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 504 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 505 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 506 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 507 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 508 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 509
 510 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 511 def HasAES       : Predicate<"Subtarget->hasAES()">;
 512 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 513 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 514 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 515 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 516 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 517 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 518 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 519 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 520 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 521 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 522 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 523 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 524 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 525 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 526 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 527                              AssemblerPredicate<"!Mode64Bit">;
 528 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 529                              AssemblerPredicate<"Mode64Bit">;
 530 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 531 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 532 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 533 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 534 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 535 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 536                              "TM.getCodeModel() != CodeModel::Kernel">;
 537 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 538                              "TM.getCodeModel() == CodeModel::Kernel">;
 539 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 540 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 541 def OptForSize   : Predicate<"OptForSize">;
 542 def OptForSpeed  : Predicate<"!OptForSize">;
 543 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 544 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 545
 546 //===----------------------------------------------------------------------===//
 547 // X86 Instruction Format Definitions.
 548 //
 549
 550 include "X86InstrFormats.td"
 551
 552 //===----------------------------------------------------------------------===//
 553 // Pattern fragments.
 554 //
 555
 556 // X86 specific condition code. These correspond to CondCode in
 557 // X86InstrInfo.h. They must be kept in synch.
 558 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 559 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 560 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 561 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 562 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 563 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 564 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 565 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 566 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 567 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 568 def X86_COND_NO  : PatLeaf<(i8 10)>;
 569 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 570 def X86_COND_NS  : PatLeaf<(i8 12)>;
 571 def X86_COND_O   : PatLeaf<(i8 13)>;
 572 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 573 def X86_COND_S   : PatLeaf<(i8 15)>;
 574
 575 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 576   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 577   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 578   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 579 }
 580
 581 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 582
 583
 584 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 585 // unsigned field.
 586 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 587
 588 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 589   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 590 }]>;
 591
 592 // Helper fragments for loads.
 593 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 594 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 595 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 596   LoadSDNode *LD = cast<LoadSDNode>(N);
 597   ISD::LoadExtType ExtType = LD->getExtensionType();
 598   if (ExtType == ISD::NON_EXTLOAD)
 599     return true;
 600   if (ExtType == ISD::EXTLOAD)
 601     return LD->getAlignment() >= 2 && !LD->isVolatile();
 602   return false;
 603 }]>;
 604
 605 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 606   LoadSDNode *LD = cast<LoadSDNode>(N);
 607   ISD::LoadExtType ExtType = LD->getExtensionType();
 608   if (ExtType == ISD::EXTLOAD)
 609     return LD->getAlignment() >= 2 && !LD->isVolatile();
 610   return false;
 611 }]>;
 612
 613 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 614   LoadSDNode *LD = cast<LoadSDNode>(N);
 615   ISD::LoadExtType ExtType = LD->getExtensionType();
 616   if (ExtType == ISD::NON_EXTLOAD)
 617     return true;
 618   if (ExtType == ISD::EXTLOAD)
 619     return LD->getAlignment() >= 4 && !LD->isVolatile();
 620   return false;
 621 }]>;
 622
 623 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 624 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 625 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 626 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 627 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 628
 629 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 630 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 631 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 632 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 633 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 634 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 635
 636 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 637 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 638 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 639 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 640 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 641 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 642 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 643 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 644 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 645 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 646
 647 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 648 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 649 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 650 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 651 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 652 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 653 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 654 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 655 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 656 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 657
 658
 659 // An 'and' node with a single use.
 660 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 661   return N->hasOneUse();
 662 }]>;
 663 // An 'srl' node with a single use.
 664 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 665   return N->hasOneUse();
 666 }]>;
 667 // An 'trunc' node with a single use.
 668 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 669   return N->hasOneUse();
 670 }]>;
 671
 672 //===----------------------------------------------------------------------===//
 673 // Instruction list.
 674 //
 675
 676 // Nop
 677 let neverHasSideEffects = 1 in {
 678   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 679   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 680                 "nop{w}\t$zero", []>, TB, OpSize;
 681   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 682                 "nop{l}\t$zero", []>, TB;
 683 }
 684
 685
 686 // Constructing a stack frame.
 687 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 688                  "enter\t$len, $lvl", []>;
 689
 690 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 691 def LEAVE    : I<0xC9, RawFrm,
 692                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 693
 694 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 695 def LEAVE64  : I<0xC9, RawFrm,
 696                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 697
 698 //===----------------------------------------------------------------------===//
 699 //  Miscellaneous Instructions.
 700 //
 701
 702 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 703 let mayLoad = 1 in {
 704 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 705   OpSize;
 706 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 707 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 708   OpSize;
 709 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 710   OpSize;
 711 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 712 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 713
 714 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 715 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 716                Requires<[In32BitMode]>;
 717 }
 718
 719 let mayStore = 1 in {
 720 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 721   OpSize;
 722 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 723 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 724   OpSize;
 725 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 726   OpSize;
 727 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 728 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 729
 730 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 731                       "push{l}\t$imm", []>;
 732 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 733                       "push{w}\t$imm", []>, OpSize;
 734 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 735                       "push{l}\t$imm", []>;
 736
 737 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 738 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 739                Requires<[In32BitMode]>;
 740
 741 }
 742 }
 743
 744 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 745 let mayLoad = 1 in {
 746 def POP64r   : I<0x58, AddRegFrm,
 747                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 748 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 749 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 750 }
 751 let mayStore = 1 in {
 752 def PUSH64r  : I<0x50, AddRegFrm,
 753                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 754 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 755 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 756 }
 757 }
 758
 759 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 760 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 761                      "push{q}\t$imm", []>;
 762 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 763                       "push{q}\t$imm", []>;
 764 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 765                       "push{q}\t$imm", []>;
 766 }
 767
 768 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 769 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 770                Requires<[In64BitMode]>;
 771 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 772 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 773                  Requires<[In64BitMode]>;
 774
 775
 776
 777 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 778     mayLoad=1, neverHasSideEffects=1 in {
 779 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 780                Requires<[In32BitMode]>;
 781 }
 782 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 783     mayStore=1, neverHasSideEffects=1 in {
 784 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 785                Requires<[In32BitMode]>;
 786 }
 787
 788 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 789 def BSWAP32r : I<0xC8, AddRegFrm,
 790                  (outs GR32:$dst), (ins GR32:$src),
 791                  "bswap{l}\t$dst",
 792                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 793
 794 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 795                   "bswap{q}\t$dst",
 796                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 797 } // Constraints = "$src = $dst"
 798
 799 // Bit scan instructions.
 800 let Defs = [EFLAGS] in {
 801 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 802                  "bsf{w}\t{$src, $dst|$dst, $src}",
 803                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 804 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 805                  "bsf{w}\t{$src, $dst|$dst, $src}",
 806                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 807                  OpSize;
 808 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 809                  "bsf{l}\t{$src, $dst|$dst, $src}",
 810                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 811 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 812                  "bsf{l}\t{$src, $dst|$dst, $src}",
 813                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 814 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 815                   "bsf{q}\t{$src, $dst|$dst, $src}",
 816                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 817 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 818                   "bsf{q}\t{$src, $dst|$dst, $src}",
 819                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 820
 821 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 822                  "bsr{w}\t{$src, $dst|$dst, $src}",
 823                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 824 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 825                  "bsr{w}\t{$src, $dst|$dst, $src}",
 826                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 827                  OpSize;
 828 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 829                  "bsr{l}\t{$src, $dst|$dst, $src}",
 830                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 831 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 832                  "bsr{l}\t{$src, $dst|$dst, $src}",
 833                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 834 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 835                   "bsr{q}\t{$src, $dst|$dst, $src}",
 836                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 837 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 838                   "bsr{q}\t{$src, $dst|$dst, $src}",
 839                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 840 } // Defs = [EFLAGS]
 841
 842
 843 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 844 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 845 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", []>;
 846 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", []>, OpSize;
 847 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", []>;
 848 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 849 }
 850
 851 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 852 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 853 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", []>;
 854 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 855 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", []>, OpSize;
 856 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 857 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", []>;
 858 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 859 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 860
 861 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", []>;
 862 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", []>, OpSize;
 863 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", []>;
 864 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 865
 866 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", []>;
 867 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", []>, OpSize;
 868 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", []>;
 869 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 870
 871
 872 //===----------------------------------------------------------------------===//
 873 //  Move Instructions.
 874 //
 875
 876 let neverHasSideEffects = 1 in {
 877 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 878                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 879 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 880                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 881 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 882                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 883 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 884                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 885 }
 886 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 887 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 888                    "mov{b}\t{$src, $dst|$dst, $src}",
 889                    [(set GR8:$dst, imm:$src)]>;
 890 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 891                    "mov{w}\t{$src, $dst|$dst, $src}",
 892                    [(set GR16:$dst, imm:$src)]>, OpSize;
 893 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 894                    "mov{l}\t{$src, $dst|$dst, $src}",
 895                    [(set GR32:$dst, imm:$src)]>;
 896 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 897                     "movabs{q}\t{$src, $dst|$dst, $src}",
 898                     [(set GR64:$dst, imm:$src)]>;
 899 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 900                       "mov{q}\t{$src, $dst|$dst, $src}",
 901                       [(set GR64:$dst, i64immSExt32:$src)]>;
 902 }
 903
 904 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 905                    "mov{b}\t{$src, $dst|$dst, $src}",
 906                    [(store (i8 imm:$src), addr:$dst)]>;
 907 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 908                    "mov{w}\t{$src, $dst|$dst, $src}",
 909                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 910 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 911                    "mov{l}\t{$src, $dst|$dst, $src}",
 912                    [(store (i32 imm:$src), addr:$dst)]>;
 913 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 914                       "mov{q}\t{$src, $dst|$dst, $src}",
 915                       [(store i64immSExt32:$src, addr:$dst)]>;
 916
 917 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 918 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 919 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 920                    "mov{b}\t{$src, %al|AL, $src}", []>,
 921                    Requires<[In32BitMode]>;
 922 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 923                       "mov{w}\t{$src, %ax|AL, $src}", []>, OpSize,
 924                      Requires<[In32BitMode]>;
 925 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 926                       "mov{l}\t{$src, %eax|EAX, $src}", []>,
 927                      Requires<[In32BitMode]>;
 928 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 929                    "mov{b}\t{%al, $dst|$dst, AL}", []>,
 930                   Requires<[In32BitMode]>;
 931 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 932                       "mov{w}\t{%ax, $dst|$dst, AL}", []>, OpSize,
 933                      Requires<[In32BitMode]>;
 934 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 935                       "mov{l}\t{%eax, $dst|$dst, EAX}", []>,
 936                      Requires<[In32BitMode]>;
 937
 938 // FIXME: These definitions are utterly broken
 939 // Just leave them commented out for now because they're useless outside
 940 // of the large code model, and most compilers won't generate the instructions
 941 // in question.
 942 /*
 943 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 944                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 945 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 946                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
 947 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 948                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 949 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 950                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 951 */
 952
 953
 954 let isCodeGenOnly = 1 in {
 955 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 956                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 957 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 958                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 959 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 960                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 961 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 962                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 963 }
 964
 965 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 966 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 967                 "mov{b}\t{$src, $dst|$dst, $src}",
 968                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 969 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 970                 "mov{w}\t{$src, $dst|$dst, $src}",
 971                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 972 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 973                 "mov{l}\t{$src, $dst|$dst, $src}",
 974                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 975 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 976                  "mov{q}\t{$src, $dst|$dst, $src}",
 977                  [(set GR64:$dst, (load addr:$src))]>;
 978 }
 979
 980 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 981                 "mov{b}\t{$src, $dst|$dst, $src}",
 982                 [(store GR8:$src, addr:$dst)]>;
 983 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 984                 "mov{w}\t{$src, $dst|$dst, $src}",
 985                 [(store GR16:$src, addr:$dst)]>, OpSize;
 986 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 987                 "mov{l}\t{$src, $dst|$dst, $src}",
 988                 [(store GR32:$src, addr:$dst)]>;
 989 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 990                  "mov{q}\t{$src, $dst|$dst, $src}",
 991                  [(store GR64:$src, addr:$dst)]>;
 992
 993 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 994 // that they can be used for copying and storing h registers, which can't be
 995 // encoded when a REX prefix is present.
 996 let isCodeGenOnly = 1 in {
 997 let neverHasSideEffects = 1 in
 998 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 999                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1000                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1001 let mayStore = 1 in
1002 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1003                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1004                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1005 let mayLoad = 1, neverHasSideEffects = 1,
1006     canFoldAsLoad = 1, isReMaterializable = 1 in
1007 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1008                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1009                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1010 }
1011
1012
1013 // Condition code ops, incl. set if equal/not equal/...
1014 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
1015 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
1016 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1017 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
1018
1019
1020 //===----------------------------------------------------------------------===//
1021 // Bit tests instructions: BT, BTS, BTR, BTC.
1022
1023 let Defs = [EFLAGS] in {
1024 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1025                "bt{w}\t{$src2, $src1|$src1, $src2}",
1026                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
1027 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1028                "bt{l}\t{$src2, $src1|$src1, $src2}",
1029                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
1030 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1031                "bt{q}\t{$src2, $src1|$src1, $src2}",
1032                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
1033
1034 // Unlike with the register+register form, the memory+register form of the
1035 // bt instruction does not ignore the high bits of the index. From ISel's
1036 // perspective, this is pretty bizarre. Make these instructions disassembly
1037 // only for now.
1038
1039 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1040                "bt{w}\t{$src2, $src1|$src1, $src2}",
1041 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1042 //                (implicit EFLAGS)]
1043                []
1044                >, OpSize, TB, Requires<[FastBTMem]>;
1045 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1046                "bt{l}\t{$src2, $src1|$src1, $src2}",
1047 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1048 //                (implicit EFLAGS)]
1049                []
1050                >, TB, Requires<[FastBTMem]>;
1051 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1052                "bt{q}\t{$src2, $src1|$src1, $src2}",
1053 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1054 //                (implicit EFLAGS)]
1055                 []
1056                 >, TB;
1057
1058 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1059                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1060                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
1061                 OpSize, TB;
1062 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1063                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1064                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
1065 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1066                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1067                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
1068
1069 // Note that these instructions don't need FastBTMem because that
1070 // only applies when the other operand is in a register. When it's
1071 // an immediate, bt is still fast.
1072 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1073                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1074                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1075                  ]>, OpSize, TB;
1076 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1077                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1078                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1079                  ]>, TB;
1080 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1081                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1082                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1083                                      i64immSExt8:$src2))]>, TB;
1084
1085
1086 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1087                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1088 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1089                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1090 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1091                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1092 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1093                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1094 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1095                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1096 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1097                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1098 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1099                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1100 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1101                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1102 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1103                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1104 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1105                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1106 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1107                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1108 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1109                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1110
1111 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1112                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1113 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1114                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1115 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1116                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1117 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1118                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1119 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1120                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1121 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1122                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1123 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1124                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1125 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1126                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1127 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1128                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1129 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1130                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1131 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1132                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1133 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1134                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1135
1136 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1137                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1138 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1139                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1140 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1141                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1142 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1143                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1144 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1145                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1146 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1147                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1148 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1149                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1150 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1151                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1152 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1153                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1154 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1155                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1156 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1157                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1158 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1159                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1160 } // Defs = [EFLAGS]
1161
1162
1163 //===----------------------------------------------------------------------===//
1164 // Atomic support
1165 //
1166
1167
1168 // Atomic swap. These are just normal xchg instructions. But since a memory
1169 // operand is referenced, the atomicity is ensured.
1170 let Constraints = "$val = $dst" in {
1171 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1172                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1173                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1174 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1175                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1176                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1177                 OpSize;
1178 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1179                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1180                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1181 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1182                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1183                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1184
1185 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1186                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1187 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1188                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1189 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1190                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1191 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1192                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1193 }
1194
1195 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1196                   "xchg{w}\t{$src, %ax|AX, $src}", []>, OpSize;
1197 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1198                   "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In32BitMode]>;
1199 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1200 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1201 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1202                    "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In64BitMode]>;
1203 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1204                   "xchg{q}\t{$src, %rax|RAX, $src}", []>;
1205
1206
1207
1208 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1209                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1210 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1211                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1212 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1213                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1214 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1215                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1216
1217 let mayLoad = 1, mayStore = 1 in {
1218 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1219                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1220 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1221                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1222 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1223                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1224 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1225                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1226
1227 }
1228
1229 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1230                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1231 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1232                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1233 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1234                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1235 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1236                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1237
1238 let mayLoad = 1, mayStore = 1 in {
1239 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1240                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1241 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1242                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1243 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1244                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1245 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1246                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1247 }
1248
1249 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1250 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1251                   "cmpxchg8b\t$dst", []>, TB;
1252
1253 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1254 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1255                     "cmpxchg16b\t$dst", []>, TB, Requires<[HasCmpxchg16b]>;
1256
1257
1258
1259 // Lock instruction prefix
1260 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1261
1262 // Rex64 instruction prefix
1263 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1264
1265 // Data16 instruction prefix
1266 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1267
1268 // Repeat string operation instruction prefixes
1269 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1270 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1271 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1272 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1273 // Repeat while not equal (used with CMPS and SCAS)
1274 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1275 }
1276
1277
1278 // String manipulation instructions
1279 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1280 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1281 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1282 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1283
1284 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1285 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1286 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1287
1288
1289 // Flag instructions
1290 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1291 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1292 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1293 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1294 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1295 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1296 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1297
1298 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1299
1300 // Table lookup instructions
1301 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1302
1303 // ASCII Adjust After Addition
1304 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1305 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", []>, Requires<[In32BitMode]>;
1306
1307 // ASCII Adjust AX Before Division
1308 // sets AL, AH and EFLAGS and uses AL and AH
1309 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1310                  "aad\t$src", []>, Requires<[In32BitMode]>;
1311
1312 // ASCII Adjust AX After Multiply
1313 // sets AL, AH and EFLAGS and uses AL
1314 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1315                  "aam\t$src", []>, Requires<[In32BitMode]>;
1316
1317 // ASCII Adjust AL After Subtraction - sets
1318 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1319 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", []>, Requires<[In32BitMode]>;
1320
1321 // Decimal Adjust AL after Addition
1322 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1323 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", []>, Requires<[In32BitMode]>;
1324
1325 // Decimal Adjust AL after Subtraction
1326 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1327 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", []>, Requires<[In32BitMode]>;
1328
1329 // Check Array Index Against Bounds
1330 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1331                    "bound\t{$src, $dst|$dst, $src}", []>, OpSize,
1332                    Requires<[In32BitMode]>;
1333 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1334                    "bound\t{$src, $dst|$dst, $src}", []>,
1335                    Requires<[In32BitMode]>;
1336
1337 // Adjust RPL Field of Segment Selector
1338 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1339                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1340 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1341                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1342
1343 //===----------------------------------------------------------------------===//
1344 // MOVBE Instructions
1345 //
1346 let Predicates = [HasMOVBE] in {
1347   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1348                     "movbe{w}\t{$src, $dst|$dst, $src}",
1349                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))]>, OpSize, T8;
1350   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1351                     "movbe{l}\t{$src, $dst|$dst, $src}",
1352                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))]>, T8;
1353   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1354                      "movbe{q}\t{$src, $dst|$dst, $src}",
1355                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))]>, T8;
1356   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1357                     "movbe{w}\t{$src, $dst|$dst, $src}",
1358                     [(store (bswap GR16:$src), addr:$dst)]>, OpSize, T8;
1359   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1360                     "movbe{l}\t{$src, $dst|$dst, $src}",
1361                     [(store (bswap GR32:$src), addr:$dst)]>, T8;
1362   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1363                      "movbe{q}\t{$src, $dst|$dst, $src}",
1364                      [(store (bswap GR64:$src), addr:$dst)]>, T8;
1365 }
1366
1367 //===----------------------------------------------------------------------===//
1368 // RDRAND Instruction
1369 //
1370 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1371   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1372                     "rdrand{w}\t$dst", []>, OpSize, TB;
1373   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1374                     "rdrand{l}\t$dst", []>, TB;
1375   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1376                      "rdrand{q}\t$dst", []>, TB;
1377 }
1378
1379 //===----------------------------------------------------------------------===//
1380 // LZCNT Instruction
1381 //
1382 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1383   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1384                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1385                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1386                     OpSize;
1387   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1388                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1389                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1390                      (implicit EFLAGS)]>, XS, OpSize;
1391
1392   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1393                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1394                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1395   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1396                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1397                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1398                      (implicit EFLAGS)]>, XS;
1399
1400   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1401                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1402                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1403                      XS;
1404   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1405                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1406                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1407                       (implicit EFLAGS)]>, XS;
1408 }
1409
1410 //===----------------------------------------------------------------------===//
1411 // BMI Instructions
1412 //
1413 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1414   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1415                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1416                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1417                     OpSize;
1418   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1419                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1420                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1421                      (implicit EFLAGS)]>, XS, OpSize;
1422
1423   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1424                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1425                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1426   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1427                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1428                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1429                      (implicit EFLAGS)]>, XS;
1430
1431   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1432                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1433                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1434                      XS;
1435   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1436                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1437                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1438                       (implicit EFLAGS)]>, XS;
1439 }
1440
1441 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1442                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1443                   PatFrag ld_frag> {
1444   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1445              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1446              [(set RC:$dst, EFLAGS, (OpNode RC:$src))]>, T8, VEX_4V;
1447   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1448              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1449              [(set RC:$dst, EFLAGS, (OpNode (ld_frag addr:$src)))]>,
1450              T8, VEX_4V;
1451 }
1452
1453 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1454   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1455                         X86blsr_flag, loadi32>;
1456   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1457                         X86blsr_flag, loadi64>, VEX_W;
1458   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1459                           X86blsmsk_flag, loadi32>;
1460   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1461                           X86blsmsk_flag, loadi64>, VEX_W;
1462   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1463                         X86blsi_flag, loadi32>;
1464   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1465                         X86blsi_flag, loadi64>, VEX_W;
1466 }
1467
1468 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1469                           X86MemOperand x86memop, Intrinsic Int,
1470                           PatFrag ld_frag> {
1471   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1472              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1473              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1474              T8, VEX_4VOp3;
1475   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1476              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1477              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1478               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1479 }
1480
1481 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1482   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1483                                 int_x86_bmi_bextr_32, loadi32>;
1484   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1485                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1486 }
1487
1488 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1489   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1490                                int_x86_bmi_bzhi_32, loadi32>;
1491   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1492                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1493 }
1494
1495 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1496                          X86MemOperand x86memop, Intrinsic Int,
1497                          PatFrag ld_frag> {
1498   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1499              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1500              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1501              VEX_4V;
1502   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1503              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1504              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1505 }
1506
1507 let Predicates = [HasBMI2] in {
1508   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1509                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1510   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1511                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1512   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1513                                int_x86_bmi_pext_32, loadi32>, T8XS;
1514   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1515                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1516 }
1517
1518 //===----------------------------------------------------------------------===//
1519 // Subsystems.
1520 //===----------------------------------------------------------------------===//
1521
1522 include "X86InstrArithmetic.td"
1523 include "X86InstrCMovSetCC.td"
1524 include "X86InstrExtension.td"
1525 include "X86InstrControl.td"
1526 include "X86InstrShiftRotate.td"
1527
1528 // X87 Floating Point Stack.
1529 include "X86InstrFPStack.td"
1530
1531 // SIMD support (SSE, MMX and AVX)
1532 include "X86InstrFragmentsSIMD.td"
1533
1534 // FMA - Fused Multiply-Add support (requires FMA)
1535 include "X86InstrFMA.td"
1536
1537 // XOP
1538 include "X86InstrXOP.td"
1539
1540 // SSE, MMX and 3DNow! vector support.
1541 include "X86InstrSSE.td"
1542 include "X86InstrMMX.td"
1543 include "X86Instr3DNow.td"
1544
1545 include "X86InstrVMX.td"
1546 include "X86InstrSVM.td"
1547
1548 // System instructions.
1549 include "X86InstrSystem.td"
1550
1551 // Compiler Pseudo Instructions and Pat Patterns
1552 include "X86InstrCompiler.td"
1553
1554 //===----------------------------------------------------------------------===//
1555 // Assembler Mnemonic Aliases
1556 //===----------------------------------------------------------------------===//
1557
1558 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1559 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1560
1561 def : MnemonicAlias<"cbw",  "cbtw">;
1562 def : MnemonicAlias<"cwde", "cwtl">;
1563 def : MnemonicAlias<"cwd",  "cwtd">;
1564 def : MnemonicAlias<"cdq", "cltd">;
1565 def : MnemonicAlias<"cdqe", "cltq">;
1566 def : MnemonicAlias<"cqo", "cqto">;
1567
1568 // lret maps to lretl, it is not ambiguous with lretq.
1569 def : MnemonicAlias<"lret", "lretl">;
1570
1571 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1572 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1573
1574 def : MnemonicAlias<"loopz", "loope">;
1575 def : MnemonicAlias<"loopnz", "loopne">;
1576
1577 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1578 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1579 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1580 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1581 def : MnemonicAlias<"popfd",  "popfl">;
1582
1583 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1584 // all modes.  However: "push (addr)" and "push $42" should default to
1585 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1586 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1587 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1588 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1589 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1590 def : MnemonicAlias<"pushfd", "pushfl">;
1591
1592 def : MnemonicAlias<"repe", "rep">;
1593 def : MnemonicAlias<"repz", "rep">;
1594 def : MnemonicAlias<"repnz", "repne">;
1595
1596 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1597 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1598
1599 def : MnemonicAlias<"salb", "shlb">;
1600 def : MnemonicAlias<"salw", "shlw">;
1601 def : MnemonicAlias<"sall", "shll">;
1602 def : MnemonicAlias<"salq", "shlq">;
1603
1604 def : MnemonicAlias<"smovb", "movsb">;
1605 def : MnemonicAlias<"smovw", "movsw">;
1606 def : MnemonicAlias<"smovl", "movsl">;
1607 def : MnemonicAlias<"smovq", "movsq">;
1608
1609 def : MnemonicAlias<"ud2a", "ud2">;
1610 def : MnemonicAlias<"verrw", "verr">;
1611
1612 // System instruction aliases.
1613 def : MnemonicAlias<"iret", "iretl">;
1614 def : MnemonicAlias<"sysret", "sysretl">;
1615 def : MnemonicAlias<"sysexit", "sysexitl">;
1616
1617 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1618 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1619 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1620 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1621 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1622 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1623 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1624 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1625
1626
1627 // Floating point stack aliases.
1628 def : MnemonicAlias<"fcmovz",   "fcmove">;
1629 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1630 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1631 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1632 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1633 def : MnemonicAlias<"fcomip",   "fcompi">;
1634 def : MnemonicAlias<"fildq",    "fildll">;
1635 def : MnemonicAlias<"fistpq",   "fistpll">;
1636 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1637 def : MnemonicAlias<"fldcww",   "fldcw">;
1638 def : MnemonicAlias<"fnstcww", "fnstcw">;
1639 def : MnemonicAlias<"fnstsww", "fnstsw">;
1640 def : MnemonicAlias<"fucomip",  "fucompi">;
1641 def : MnemonicAlias<"fwait",    "wait">;
1642
1643
1644 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1645   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1646                   !strconcat(Prefix, NewCond, Suffix)>;
1647
1648 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1649 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1650 /// example "setz" -> "sete".
1651 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1652   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1653   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1654   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1655   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1656   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1657   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1658   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1659   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1660   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1661   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1662
1663   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1664   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1665   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1666   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1667 }
1668
1669 // Aliases for set<CC>
1670 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1671 // Aliases for j<CC>
1672 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1673 // Aliases for cmov<CC>{w,l,q}
1674 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1675 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1676 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1677
1678
1679 //===----------------------------------------------------------------------===//
1680 // Assembler Instruction Aliases
1681 //===----------------------------------------------------------------------===//
1682
1683 // aad/aam default to base 10 if no operand is specified.
1684 def : InstAlias<"aad", (AAD8i8 10)>;
1685 def : InstAlias<"aam", (AAM8i8 10)>;
1686
1687 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1688 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1689
1690 // clr aliases.
1691 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1692 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1693 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1694 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1695
1696 // div and idiv aliases for explicit A register.
1697 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1698 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1699 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1700 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1701 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1702 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1703 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1704 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1705 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1706 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1707 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1708 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1709 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1710 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1711 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1712 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1713
1714
1715
1716 // Various unary fpstack operations default to operating on on ST1.
1717 // For example, "fxch" -> "fxch %st(1)"
1718 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1719 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1720 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1721 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1722 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1723 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1724 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1725 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1726 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1727 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1728 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1729 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1730 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1731
1732 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1733 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1734 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1735 // gas.
1736 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1737  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1738                  (Inst RST:$op), EmitAlias>;
1739  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1740                  (Inst ST0), EmitAlias>;
1741 }
1742
1743 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1744 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1745 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1746 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1747 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1748 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1749 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1750 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1751 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1752 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1753 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1754 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1755 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1756 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1757 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1758 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1759
1760
1761 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1762 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1763 // solely because gas supports it.
1764 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1765 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1766 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1767 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1768 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1769 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1770
1771 // We accept "fnstsw %eax" even though it only writes %ax.
1772 def : InstAlias<"fnstsw %eax", (FNSTSW8r)>;
1773 def : InstAlias<"fnstsw %al" , (FNSTSW8r)>;
1774 def : InstAlias<"fnstsw"     , (FNSTSW8r)>;
1775
1776 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1777 // this is compatible with what GAS does.
1778 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1779 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1780 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1781 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1782
1783 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1784 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1785 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1786 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1787 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1788 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1789 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1790
1791 // inb %dx -> inb %al, %dx
1792 def : InstAlias<"inb %dx", (IN8rr)>;
1793 def : InstAlias<"inw %dx", (IN16rr)>;
1794 def : InstAlias<"inl %dx", (IN32rr)>;
1795 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1796 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1797 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1798
1799
1800 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1801 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1802 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1803 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1804 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1805 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1806 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1807
1808 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1809 // the move.  All segment/mem forms are equivalent, this has the shortest
1810 // encoding.
1811 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1812 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1813
1814 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1815 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1816
1817 // Match 'movq GR64, MMX' as an alias for movd.
1818 def : InstAlias<"movq $src, $dst",
1819                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1820 def : InstAlias<"movq $src, $dst",
1821                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1822
1823 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1824 // alias for movsl. (as in rep; movsd)
1825 def : InstAlias<"movsd", (MOVSD)>;
1826
1827 // movsx aliases
1828 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1829 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1830 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1831 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1832 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1833 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1834 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1835
1836 // movzx aliases
1837 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1838 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1839 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1840 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1841 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1842 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1843 // Note: No GR32->GR64 movzx form.
1844
1845 // outb %dx -> outb %al, %dx
1846 def : InstAlias<"outb %dx", (OUT8rr)>;
1847 def : InstAlias<"outw %dx", (OUT16rr)>;
1848 def : InstAlias<"outl %dx", (OUT32rr)>;
1849 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1850 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1851 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1852
1853 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1854 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1855 // errors, since its encoding is the most compact.
1856 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1857
1858 // shld/shrd op,op -> shld op, op, CL
1859 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
1860 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
1861 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
1862 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
1863 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
1864 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
1865
1866 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
1867 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
1868 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
1869 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
1870 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
1871 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
1872
1873 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1874  *  matching a fixed immediate like $1.
1875 // "shl X, $1" is an alias for "shl X".
1876 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1877  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1878                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1879  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1880                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1881  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1882                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1883  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1884                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1885  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1886                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1887  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1888                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1889  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1890                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1891  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1892                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1893 }
1894
1895 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1896 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1897 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1898 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1899 FIXME */
1900
1901 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1902 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1903 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1904 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1905 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1906
1907 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1908 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1909 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1910 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1911 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
1912
1913 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
1914 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
1915 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
1916 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
1917 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;