lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Main X86 Instruction Definition ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  31 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  32                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  33
  34 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  35                                             [SDTCisSameAs<0, 2>,
  36                                              SDTCisSameAs<0, 3>,
  37                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38 def SDTX86BrCond  : SDTypeProfile<0, 3,
  39                                   [SDTCisVT<0, OtherVT>,
  40                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  41
  42 def SDTX86SetCC   : SDTypeProfile<1, 2,
  43                                   [SDTCisVT<0, i8>,
  44                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  45 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  46                                   [SDTCisInt<0>,
  47                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  48
  49 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  50                                      SDTCisVT<2, i8>]>;
  51 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  52
  53 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  54                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  55 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  56
  57 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  58 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  59                                         SDTCisVT<1, i32>]>;
  60
  61 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  62
  63 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  64                                                          SDTCisVT<1, iPTR>,
  65                                                          SDTCisVT<2, iPTR>]>;
  66
  67 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  68                                             SDTCisPtrTy<1>,
  69                                             SDTCisVT<2, i32>,
  70                                             SDTCisVT<3, i8>,
  71                                             SDTCisVT<4, i32>]>;
  72
  73 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  74
  75 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  76
  77 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  78
  79 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  80
  81 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  82
  83 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  84
  85 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  86
  87 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
  88 def SDT_X86MEMBARRIERNoSSE : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  89
  90 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
  91                             [SDNPHasChain]>;
  92 def X86MemBarrierNoSSE : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIERNoSSE,
  93                                 [SDNPHasChain]>;
  94 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
  95                         [SDNPHasChain]>;
  96 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
  97                         [SDNPHasChain]>;
  98 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
  99                         [SDNPHasChain]>;
 100
 101
 102 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 103 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 104 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 105 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 106
 107 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 108 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 109
 110 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 111 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 112                         [SDNPHasChain]>;
 113 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 114 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 115
 116 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 117                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 118                          SDNPMayLoad, SDNPMemOperand]>;
 119 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
 120                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 121                          SDNPMayLoad, SDNPMemOperand]>;
 122 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 123                         [SDNPHasChain, SDNPMayStore,
 124                          SDNPMayLoad, SDNPMemOperand]>;
 125 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 126                         [SDNPHasChain, SDNPMayStore,
 127                          SDNPMayLoad, SDNPMemOperand]>;
 128 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 129                         [SDNPHasChain, SDNPMayStore,
 130                          SDNPMayLoad, SDNPMemOperand]>;
 131 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 132                         [SDNPHasChain, SDNPMayStore,
 133                          SDNPMayLoad, SDNPMemOperand]>;
 134 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 135                         [SDNPHasChain, SDNPMayStore,
 136                          SDNPMayLoad, SDNPMemOperand]>;
 137 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 138                         [SDNPHasChain, SDNPMayStore,
 139                          SDNPMayLoad, SDNPMemOperand]>;
 140 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 141                         [SDNPHasChain, SDNPMayStore,
 142                          SDNPMayLoad, SDNPMemOperand]>;
 143 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 144                         [SDNPHasChain, SDNPOptInFlag, SDNPVariadic]>;
 145
 146 def X86vastart_save_xmm_regs :
 147                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 148                         SDT_X86VASTART_SAVE_XMM_REGS,
 149                         [SDNPHasChain, SDNPVariadic]>;
 150 def X86vaarg64 :
 151                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 152                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 153                          SDNPMemOperand]>;
 154 def X86callseq_start :
 155                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 156                         [SDNPHasChain, SDNPOutFlag]>;
 157 def X86callseq_end :
 158                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 159                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 160
 161 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 162                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag,
 163                          SDNPVariadic]>;
 164
 165 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 166                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 167 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 168                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 169                          SDNPMayLoad]>;
 170
 171 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 172                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 173
 174 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 175 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 176
 177 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 178                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 179
 180 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 181                         [SDNPHasChain]>;
 182
 183 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 184                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 185
 186 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 187                           [SDNPCommutative]>;
 188 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 189 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 190                           [SDNPCommutative]>;
 191 def X86umul_flag : SDNode<"X86ISD::UMUL", SDTUnaryArithWithFlags,
 192                           [SDNPCommutative]>;
 193
 194 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 195 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 196 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 197                           [SDNPCommutative]>;
 198 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 199                           [SDNPCommutative]>;
 200 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 201                           [SDNPCommutative]>;
 202
 203 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 204
 205 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 206                           [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 207
 208 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 209                         []>;
 210
 211 //===----------------------------------------------------------------------===//
 212 // X86 Operand Definitions.
 213 //
 214
 215 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 216 // the index operand of an address, to conform to x86 encoding restrictions.
 217 def ptr_rc_nosp : PointerLikeRegClass<1>;
 218
 219 // *mem - Operand definitions for the funky X86 addressing mode operands.
 220 //
 221 def X86MemAsmOperand : AsmOperandClass {
 222   let Name = "Mem";
 223   let SuperClasses = [];
 224 }
 225 def X86AbsMemAsmOperand : AsmOperandClass {
 226   let Name = "AbsMem";
 227   let SuperClasses = [X86MemAsmOperand];
 228 }
 229 class X86MemOperand<string printMethod> : Operand<iPTR> {
 230   let PrintMethod = printMethod;
 231   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 232   let ParserMatchClass = X86MemAsmOperand;
 233 }
 234
 235 def opaque32mem : X86MemOperand<"printopaquemem">;
 236 def opaque48mem : X86MemOperand<"printopaquemem">;
 237 def opaque80mem : X86MemOperand<"printopaquemem">;
 238 def opaque512mem : X86MemOperand<"printopaquemem">;
 239
 240 def i8mem   : X86MemOperand<"printi8mem">;
 241 def i16mem  : X86MemOperand<"printi16mem">;
 242 def i32mem  : X86MemOperand<"printi32mem">;
 243 def i64mem  : X86MemOperand<"printi64mem">;
 244 def i128mem : X86MemOperand<"printi128mem">;
 245 def i256mem : X86MemOperand<"printi256mem">;
 246 def f32mem  : X86MemOperand<"printf32mem">;
 247 def f64mem  : X86MemOperand<"printf64mem">;
 248 def f80mem  : X86MemOperand<"printf80mem">;
 249 def f128mem : X86MemOperand<"printf128mem">;
 250 def f256mem : X86MemOperand<"printf256mem">;
 251
 252 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 253 // plain GR64, so that it doesn't potentially require a REX prefix.
 254 def i8mem_NOREX : Operand<i64> {
 255   let PrintMethod = "printi8mem";
 256   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 257   let ParserMatchClass = X86MemAsmOperand;
 258 }
 259
 260 // Special i32mem for addresses of load folding tail calls. These are not
 261 // allowed to use callee-saved registers since they must be scheduled
 262 // after callee-saved register are popped.
 263 def i32mem_TC : Operand<i32> {
 264   let PrintMethod = "printi32mem";
 265   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 266   let ParserMatchClass = X86MemAsmOperand;
 267 }
 268
 269 // Special i64mem for addresses of load folding tail calls. These are not
 270 // allowed to use callee-saved registers since they must be scheduled
 271 // after callee-saved register are popped.
 272 def i64mem_TC : Operand<i64> {
 273   let PrintMethod = "printi64mem";
 274   let MIOperandInfo = (ops GR64_TC, i8imm, GR64_TC, i32imm, i8imm);
 275   let ParserMatchClass = X86MemAsmOperand;
 276 }
 277
 278 let ParserMatchClass = X86AbsMemAsmOperand,
 279     PrintMethod = "print_pcrel_imm" in {
 280 def i32imm_pcrel : Operand<i32>;
 281 def i16imm_pcrel : Operand<i16>;
 282
 283 def offset8 : Operand<i64>;
 284 def offset16 : Operand<i64>;
 285 def offset32 : Operand<i64>;
 286 def offset64 : Operand<i64>;
 287
 288 // Branch targets have OtherVT type and print as pc-relative values.
 289 def brtarget : Operand<OtherVT>;
 290 def brtarget8 : Operand<OtherVT>;
 291
 292 }
 293
 294 def SSECC : Operand<i8> {
 295   let PrintMethod = "printSSECC";
 296 }
 297
 298 class ImmSExtAsmOperandClass : AsmOperandClass {
 299   let SuperClasses = [ImmAsmOperand];
 300   let RenderMethod = "addImmOperands";
 301 }
 302
 303 // Sign-extended immediate classes. We don't need to define the full lattice
 304 // here because there is no instruction with an ambiguity between ImmSExti64i32
 305 // and ImmSExti32i8.
 306 //
 307 // The strange ranges come from the fact that the assembler always works with
 308 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 309 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 310
 311 // [0, 0x7FFFFFFF]                                            |
 312 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 313 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 314   let Name = "ImmSExti64i32";
 315 }
 316
 317 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 318 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 319 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 320   let Name = "ImmSExti16i8";
 321   let SuperClasses = [ImmSExti64i32AsmOperand];
 322 }
 323
 324 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 325 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 326 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 327   let Name = "ImmSExti32i8";
 328 }
 329
 330 // [0, 0x0000007F]                                            |
 331 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 332 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 333   let Name = "ImmSExti64i8";
 334   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 335                       ImmSExti64i32AsmOperand];
 336 }
 337
 338 // A couple of more descriptive operand definitions.
 339 // 16-bits but only 8 bits are significant.
 340 def i16i8imm  : Operand<i16> {
 341   let ParserMatchClass = ImmSExti16i8AsmOperand;
 342 }
 343 // 32-bits but only 8 bits are significant.
 344 def i32i8imm  : Operand<i32> {
 345   let ParserMatchClass = ImmSExti32i8AsmOperand;
 346 }
 347
 348 // 64-bits but only 32 bits are significant.
 349 def i64i32imm  : Operand<i64> {
 350   let ParserMatchClass = ImmSExti64i32AsmOperand;
 351 }
 352
 353 // 64-bits but only 32 bits are significant, and those bits are treated as being
 354 // pc relative.
 355 def i64i32imm_pcrel : Operand<i64> {
 356   let PrintMethod = "print_pcrel_imm";
 357   let ParserMatchClass = X86AbsMemAsmOperand;
 358 }
 359
 360 // 64-bits but only 8 bits are significant.
 361 def i64i8imm   : Operand<i64> {
 362   let ParserMatchClass = ImmSExti64i8AsmOperand;
 363 }
 364
 365 def lea64_32mem : Operand<i32> {
 366   let PrintMethod = "printi32mem";
 367   let AsmOperandLowerMethod = "lower_lea64_32mem";
 368   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 369   let ParserMatchClass = X86MemAsmOperand;
 370 }
 371
 372
 373 //===----------------------------------------------------------------------===//
 374 // X86 Complex Pattern Definitions.
 375 //
 376
 377 // Define X86 specific addressing mode.
 378 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 379 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 380                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 381                                []>;
 382 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 383                                [tglobaltlsaddr], []>;
 384
 385 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 386                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 387                          X86WrapperRIP], []>;
 388
 389 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 390                                [tglobaltlsaddr], []>;
 391
 392 //===----------------------------------------------------------------------===//
 393 // X86 Instruction Predicate Definitions.
 394 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 395 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 396
 397 // FIXME: temporary hack to let codegen assert or generate poor code in case
 398 // no AVX version of the desired intructions is present, this is better for
 399 // incremental dev (without fallbacks it's easier to spot what's missing)
 400 def HasMMX       : Predicate<"Subtarget->hasMMX() && !Subtarget->hasAVX()">;
 401 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 402 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 403 def HasSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 404 def HasSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 405 def HasSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 406 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 407 def HasSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 408 def HasSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 409 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A() && !Subtarget->hasAVX()">;
 410
 411 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 412 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 413 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 414 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 415 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 416 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 417 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">, AssemblerPredicate;
 418 def In64BitMode  : Predicate<"Subtarget->is64Bit()">, AssemblerPredicate;
 419 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 420 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 421 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 422 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 423 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 424                              "TM.getCodeModel() != CodeModel::Kernel">;
 425 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 426                              "TM.getCodeModel() == CodeModel::Kernel">;
 427 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 428 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 429 def OptForSize   : Predicate<"OptForSize">;
 430 def OptForSpeed  : Predicate<"!OptForSize">;
 431 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 432 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 433 def HasAES       : Predicate<"Subtarget->hasAES()">;
 434
 435 //===----------------------------------------------------------------------===//
 436 // X86 Instruction Format Definitions.
 437 //
 438
 439 include "X86InstrFormats.td"
 440
 441 //===----------------------------------------------------------------------===//
 442 // Pattern fragments...
 443 //
 444
 445 // X86 specific condition code. These correspond to CondCode in
 446 // X86InstrInfo.h. They must be kept in synch.
 447 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 448 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 449 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 450 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 451 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 452 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 453 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 454 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 455 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 456 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 457 def X86_COND_NO  : PatLeaf<(i8 10)>;
 458 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 459 def X86_COND_NS  : PatLeaf<(i8 12)>;
 460 def X86_COND_O   : PatLeaf<(i8 13)>;
 461 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 462 def X86_COND_S   : PatLeaf<(i8 15)>;
 463
 464 def immSext8 : PatLeaf<(imm), [{ return immSext8(N); }]>;
 465
 466 def i16immSExt8  : PatLeaf<(i16 immSext8)>;
 467 def i32immSExt8  : PatLeaf<(i32 immSext8)>;
 468 def i64immSExt8  : PatLeaf<(i64 immSext8)>;
 469 def i64immSExt32  : PatLeaf<(i64 imm), [{ return i64immSExt32(N); }]>;
 470 def i64immZExt32  : PatLeaf<(i64 imm), [{
 471   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 472   // unsignedsign extended field.
 473   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
 474 }]>;
 475
 476 def i64immZExt32SExt8 : PatLeaf<(i64 imm), [{
 477     uint64_t v = N->getZExtValue();
 478     return v == (uint32_t)v && (int32_t)v == (int8_t)v;
 479 }]>;
 480
 481 // Helper fragments for loads.
 482 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 483 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 484 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 485   LoadSDNode *LD = cast<LoadSDNode>(N);
 486   ISD::LoadExtType ExtType = LD->getExtensionType();
 487   if (ExtType == ISD::NON_EXTLOAD)
 488     return true;
 489   if (ExtType == ISD::EXTLOAD)
 490     return LD->getAlignment() >= 2 && !LD->isVolatile();
 491   return false;
 492 }]>;
 493
 494 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 495   LoadSDNode *LD = cast<LoadSDNode>(N);
 496   ISD::LoadExtType ExtType = LD->getExtensionType();
 497   if (ExtType == ISD::EXTLOAD)
 498     return LD->getAlignment() >= 2 && !LD->isVolatile();
 499   return false;
 500 }]>;
 501
 502 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 503   LoadSDNode *LD = cast<LoadSDNode>(N);
 504   ISD::LoadExtType ExtType = LD->getExtensionType();
 505   if (ExtType == ISD::NON_EXTLOAD)
 506     return true;
 507   if (ExtType == ISD::EXTLOAD)
 508     return LD->getAlignment() >= 4 && !LD->isVolatile();
 509   return false;
 510 }]>;
 511
 512 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 513 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 514 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 515 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 516 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 517
 518 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 519 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 520 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 521 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 522 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 523 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 524
 525 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 526 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 527 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 528 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 529 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 530 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 531 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 532 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 533 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 534 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 535
 536 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 537 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 538 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 539 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 540 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 541 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 542 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 543 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 544 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 545 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 546
 547
 548 // An 'and' node with a single use.
 549 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 550   return N->hasOneUse();
 551 }]>;
 552 // An 'srl' node with a single use.
 553 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 554   return N->hasOneUse();
 555 }]>;
 556 // An 'trunc' node with a single use.
 557 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 558   return N->hasOneUse();
 559 }]>;
 560
 561 //===----------------------------------------------------------------------===//
 562 // Instruction list.
 563 //
 564
 565 // Nop
 566 let neverHasSideEffects = 1 in {
 567   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 568   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 569                 "nop{w}\t$zero", []>, TB, OpSize;
 570   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 571                 "nop{l}\t$zero", []>, TB;
 572 }
 573
 574
 575 // Constructing a stack frame.
 576 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 577                  "enter\t$len, $lvl", []>;
 578
 579 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 580 def LEAVE    : I<0xC9, RawFrm,
 581                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 582
 583 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 584 def LEAVE64  : I<0xC9, RawFrm,
 585                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 586
 587 //===----------------------------------------------------------------------===//
 588 //  Miscellaneous Instructions.
 589 //
 590
 591 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 592 let mayLoad = 1 in {
 593 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 594   OpSize;
 595 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 596 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 597   OpSize;
 598 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 599   OpSize;
 600 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 601 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 602
 603 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 604 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 605                Requires<[In32BitMode]>;
 606 }
 607
 608 let mayStore = 1 in {
 609 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 610   OpSize;
 611 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 612 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 613   OpSize;
 614 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 615   OpSize;
 616 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 617 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 618
 619 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 620                       "push{l}\t$imm", []>;
 621 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 622                       "push{w}\t$imm", []>, OpSize;
 623 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 624                       "push{l}\t$imm", []>;
 625
 626 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 627 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 628                Requires<[In32BitMode]>;
 629
 630 }
 631 }
 632
 633 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 634 let mayLoad = 1 in {
 635 def POP64r   : I<0x58, AddRegFrm,
 636                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 637 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 638 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 639 }
 640 let mayStore = 1 in {
 641 def PUSH64r  : I<0x50, AddRegFrm,
 642                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 643 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 644 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 645 }
 646 }
 647
 648 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 649 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 650                      "push{q}\t$imm", []>;
 651 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 652                       "push{q}\t$imm", []>;
 653 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 654                       "push{q}\t$imm", []>;
 655 }
 656
 657 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 658 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 659                Requires<[In64BitMode]>;
 660 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 661 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 662                  Requires<[In64BitMode]>;
 663
 664
 665
 666 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 667     mayLoad=1, neverHasSideEffects=1 in {
 668 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 669                Requires<[In32BitMode]>;
 670 }
 671 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 672     mayStore=1, neverHasSideEffects=1 in {
 673 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 674                Requires<[In32BitMode]>;
 675 }
 676
 677 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 678 def BSWAP32r : I<0xC8, AddRegFrm,
 679                  (outs GR32:$dst), (ins GR32:$src),
 680                  "bswap{l}\t$dst",
 681                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 682
 683 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 684                   "bswap{q}\t$dst",
 685                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 686 } // Constraints = "$src = $dst"
 687
 688 // Bit scan instructions.
 689 let Defs = [EFLAGS] in {
 690 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 691                  "bsf{w}\t{$src, $dst|$dst, $src}",
 692                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 693 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 694                  "bsf{w}\t{$src, $dst|$dst, $src}",
 695                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 696                  OpSize;
 697 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 698                  "bsf{l}\t{$src, $dst|$dst, $src}",
 699                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 700 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 701                  "bsf{l}\t{$src, $dst|$dst, $src}",
 702                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 703 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 704                   "bsf{q}\t{$src, $dst|$dst, $src}",
 705                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 706 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 707                   "bsf{q}\t{$src, $dst|$dst, $src}",
 708                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 709
 710 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 711                  "bsr{w}\t{$src, $dst|$dst, $src}",
 712                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 713 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 714                  "bsr{w}\t{$src, $dst|$dst, $src}",
 715                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 716                  OpSize;
 717 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 718                  "bsr{l}\t{$src, $dst|$dst, $src}",
 719                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 720 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 721                  "bsr{l}\t{$src, $dst|$dst, $src}",
 722                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 723 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 724                   "bsr{q}\t{$src, $dst|$dst, $src}",
 725                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 726 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 727                   "bsr{q}\t{$src, $dst|$dst, $src}",
 728                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 729 } // Defs = [EFLAGS]
 730
 731
 732 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 733 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 734 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "{movsb}", []>;
 735 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "{movsw}", []>, OpSize;
 736 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "{movsl|movsd}", []>;
 737 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 738 }
 739
 740 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 741 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 742 def STOSB : I<0xAA, RawFrm, (outs), (ins), "{stosb}", []>;
 743 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 744 def STOSW : I<0xAB, RawFrm, (outs), (ins), "{stosw}", []>, OpSize;
 745 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 746 def STOSD : I<0xAB, RawFrm, (outs), (ins), "{stosl|stosd}", []>;
 747 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 748 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 749
 750 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scas{b}", []>;
 751 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scas{w}", []>, OpSize;
 752 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l}", []>;
 753 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 754
 755 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmps{b}", []>;
 756 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmps{w}", []>, OpSize;
 757 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l}", []>;
 758 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 759
 760
 761 //===----------------------------------------------------------------------===//
 762 //  Move Instructions.
 763 //
 764
 765 let neverHasSideEffects = 1 in {
 766 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 767                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 768 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 769                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 770 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 771                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 772 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 773                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 774 }
 775 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 776 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 777                    "mov{b}\t{$src, $dst|$dst, $src}",
 778                    [(set GR8:$dst, imm:$src)]>;
 779 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 780                    "mov{w}\t{$src, $dst|$dst, $src}",
 781                    [(set GR16:$dst, imm:$src)]>, OpSize;
 782 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 783                    "mov{l}\t{$src, $dst|$dst, $src}",
 784                    [(set GR32:$dst, imm:$src)]>;
 785 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 786                     "movabs{q}\t{$src, $dst|$dst, $src}",
 787                     [(set GR64:$dst, imm:$src)]>;
 788 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 789                       "mov{q}\t{$src, $dst|$dst, $src}",
 790                       [(set GR64:$dst, i64immSExt32:$src)]>;
 791 }
 792
 793 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 794                    "mov{b}\t{$src, $dst|$dst, $src}",
 795                    [(store (i8 imm:$src), addr:$dst)]>;
 796 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 797                    "mov{w}\t{$src, $dst|$dst, $src}",
 798                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 799 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 800                    "mov{l}\t{$src, $dst|$dst, $src}",
 801                    [(store (i32 imm:$src), addr:$dst)]>;
 802 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 803                       "mov{q}\t{$src, $dst|$dst, $src}",
 804                       [(store i64immSExt32:$src, addr:$dst)]>;
 805
 806 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 807 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 808 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 809                    "mov{b}\t{$src, %al|%al, $src}", []>,
 810                    Requires<[In32BitMode]>;
 811 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 812                       "mov{w}\t{$src, %ax|%ax, $src}", []>, OpSize,
 813                      Requires<[In32BitMode]>;
 814 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 815                       "mov{l}\t{$src, %eax|%eax, $src}", []>,
 816                      Requires<[In32BitMode]>;
 817 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 818                    "mov{b}\t{%al, $dst|$dst, %al}", []>,
 819                   Requires<[In32BitMode]>;
 820 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 821                       "mov{w}\t{%ax, $dst|$dst, %ax}", []>, OpSize,
 822                      Requires<[In32BitMode]>;
 823 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 824                       "mov{l}\t{%eax, $dst|$dst, %eax}", []>,
 825                      Requires<[In32BitMode]>;
 826
 827 // FIXME: These definitions are utterly broken
 828 // Just leave them commented out for now because they're useless outside
 829 // of the large code model, and most compilers won't generate the instructions
 830 // in question.
 831 /*
 832 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 833                       "mov{q}\t{$src, %rax|%rax, $src}", []>;
 834 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 835                        "mov{q}\t{$src, %rax|%rax, $src}", []>;
 836 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 837                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 838 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 839                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 840 */
 841
 842
 843 let isCodeGenOnly = 1 in {
 844 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 845                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 846 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 847                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 848 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 849                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 850 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 851                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 852 }
 853
 854 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 855 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 856                 "mov{b}\t{$src, $dst|$dst, $src}",
 857                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 858 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 859                 "mov{w}\t{$src, $dst|$dst, $src}",
 860                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 861 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 862                 "mov{l}\t{$src, $dst|$dst, $src}",
 863                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 864 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 865                  "mov{q}\t{$src, $dst|$dst, $src}",
 866                  [(set GR64:$dst, (load addr:$src))]>;
 867 }
 868
 869 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 870                 "mov{b}\t{$src, $dst|$dst, $src}",
 871                 [(store GR8:$src, addr:$dst)]>;
 872 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 873                 "mov{w}\t{$src, $dst|$dst, $src}",
 874                 [(store GR16:$src, addr:$dst)]>, OpSize;
 875 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 876                 "mov{l}\t{$src, $dst|$dst, $src}",
 877                 [(store GR32:$src, addr:$dst)]>;
 878 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 879                  "mov{q}\t{$src, $dst|$dst, $src}",
 880                  [(store GR64:$src, addr:$dst)]>;
 881
 882 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 883 // that they can be used for copying and storing h registers, which can't be
 884 // encoded when a REX prefix is present.
 885 let isCodeGenOnly = 1 in {
 886 let neverHasSideEffects = 1 in
 887 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 888                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 889                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 890 let mayStore = 1 in
 891 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 892                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 893                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 894 let mayLoad = 1,
 895     canFoldAsLoad = 1, isReMaterializable = 1 in
 896 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 897                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 898                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 899 }
 900
 901
 902 // Condition code ops, incl. set if equal/not equal/...
 903 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
 904 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
 905 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
 906 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
 907
 908
 909 //===----------------------------------------------------------------------===//
 910 // Bit tests instructions: BT, BTS, BTR, BTC.
 911
 912 let Defs = [EFLAGS] in {
 913 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 914                "bt{w}\t{$src2, $src1|$src1, $src2}",
 915                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
 916 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 917                "bt{l}\t{$src2, $src1|$src1, $src2}",
 918                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
 919 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 920                "bt{q}\t{$src2, $src1|$src1, $src2}",
 921                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
 922
 923 // Unlike with the register+register form, the memory+register form of the
 924 // bt instruction does not ignore the high bits of the index. From ISel's
 925 // perspective, this is pretty bizarre. Make these instructions disassembly
 926 // only for now.
 927
 928 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 929                "bt{w}\t{$src2, $src1|$src1, $src2}",
 930 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
 931 //                (implicit EFLAGS)]
 932                []
 933                >, OpSize, TB, Requires<[FastBTMem]>;
 934 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 935                "bt{l}\t{$src2, $src1|$src1, $src2}",
 936 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
 937 //                (implicit EFLAGS)]
 938                []
 939                >, TB, Requires<[FastBTMem]>;
 940 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 941                "bt{q}\t{$src2, $src1|$src1, $src2}",
 942 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
 943 //                (implicit EFLAGS)]
 944                 []
 945                 >, TB;
 946
 947 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
 948                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 949                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
 950                 OpSize, TB;
 951 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
 952                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 953                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
 954 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
 955                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 956                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
 957
 958 // Note that these instructions don't need FastBTMem because that
 959 // only applies when the other operand is in a register. When it's
 960 // an immediate, bt is still fast.
 961 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
 962                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 963                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
 964                  ]>, OpSize, TB;
 965 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
 966                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 967                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
 968                  ]>, TB;
 969 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
 970                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 971                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
 972                                      i64immSExt8:$src2))]>, TB;
 973
 974
 975 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 976                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 977 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 978                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 979 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 980                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 981 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 982                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 983 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 984                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 985 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 986                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 987 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
 988                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 989 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
 990                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 991 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
 992                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 993 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
 994                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
 995 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
 996                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
 997 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
 998                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
 999
1000 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1001                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1002 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1003                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1004 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1005                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1006 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1007                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1008 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1009                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1010 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1011                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1012 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1013                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1014 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1015                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1016 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1017                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1018 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1019                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1020 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1021                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1022 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1023                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1024
1025 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1026                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1027 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1028                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1029 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1030                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1031 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1032                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1033 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1034                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1035 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1036                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1037 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1038                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1039 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1040                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1041 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1042                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1043 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1044                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1045 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1046                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1047 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1048                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1049 } // Defs = [EFLAGS]
1050
1051
1052 //===----------------------------------------------------------------------===//
1053 // Atomic support
1054 //
1055
1056
1057 // Atomic swap. These are just normal xchg instructions. But since a memory
1058 // operand is referenced, the atomicity is ensured.
1059 let Constraints = "$val = $dst" in {
1060 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1061                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1062                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1063 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1064                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1065                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1066                 OpSize;
1067 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1068                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1069                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1070 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1071                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1072                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1073
1074 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1075                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1076 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1077                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1078 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1079                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1080 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1081                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1082 }
1083
1084 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1085                   "xchg{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1086 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1087                   "xchg{l}\t{$src, %eax|%eax, $src}", []>;
1088 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1089                   "xchg{q}\t{$src, %rax|%rax, $src}", []>;
1090
1091
1092
1093 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1094                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1095 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1096                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1097 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1098                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1099 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1100                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1101
1102 let mayLoad = 1, mayStore = 1 in {
1103 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1104                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1105 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1106                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1107 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1108                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1109 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1110                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1111
1112 }
1113
1114 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1115                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1116 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1117                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1118 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1119                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1120 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1121                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1122
1123 let mayLoad = 1, mayStore = 1 in {
1124 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1125                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1126 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1127                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1128 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1129                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1130 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1131                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1132 }
1133
1134 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1135 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1136                   "cmpxchg8b\t$dst", []>, TB;
1137
1138 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1139 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1140                     "cmpxchg16b\t$dst", []>, TB;
1141
1142
1143
1144 // Lock instruction prefix
1145 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1146
1147 // Repeat string operation instruction prefixes
1148 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1149 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1150 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1151 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1152 // Repeat while not equal (used with CMPS and SCAS)
1153 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1154 }
1155
1156
1157 // String manipulation instructions
1158 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1159 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1160 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1161 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1162
1163 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1164 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1165 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1166
1167
1168 // Flag instructions
1169 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1170 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1171 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1172 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1173 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1174 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1175 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1176
1177 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1178
1179 // Table lookup instructions
1180 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1181
1182 // ASCII Adjust After Addition
1183 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1184 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", []>, Requires<[In32BitMode]>;
1185
1186 // ASCII Adjust AX Before Division
1187 // sets AL, AH and EFLAGS and uses AL and AH
1188 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1189                  "aad\t$src", []>, Requires<[In32BitMode]>;
1190
1191 // ASCII Adjust AX After Multiply
1192 // sets AL, AH and EFLAGS and uses AL
1193 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1194                  "aam\t$src", []>, Requires<[In32BitMode]>;
1195
1196 // ASCII Adjust AL After Subtraction - sets
1197 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1198 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", []>, Requires<[In32BitMode]>;
1199
1200 // Decimal Adjust AL after Addition
1201 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1202 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", []>, Requires<[In32BitMode]>;
1203
1204 // Decimal Adjust AL after Subtraction
1205 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1206 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", []>, Requires<[In32BitMode]>;
1207
1208 // Check Array Index Against Bounds
1209 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1210                    "bound\t{$src, $dst|$dst, $src}", []>, OpSize,
1211                    Requires<[In32BitMode]>;
1212 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1213                    "bound\t{$src, $dst|$dst, $src}", []>,
1214                    Requires<[In32BitMode]>;
1215
1216 // Adjust RPL Field of Segment Selector
1217 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1218                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1219 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1220                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1221
1222 //===----------------------------------------------------------------------===//
1223 // Subsystems.
1224 //===----------------------------------------------------------------------===//
1225
1226 include "X86InstrArithmetic.td"
1227 include "X86InstrCMovSetCC.td"
1228 include "X86InstrExtension.td"
1229 include "X86InstrControl.td"
1230 include "X86InstrShiftRotate.td"
1231
1232 // X87 Floating Point Stack.
1233 include "X86InstrFPStack.td"
1234
1235 // SIMD support (SSE, MMX and AVX)
1236 include "X86InstrFragmentsSIMD.td"
1237
1238 // FMA - Fused Multiply-Add support (requires FMA)
1239 include "X86InstrFMA.td"
1240
1241 // SSE, MMX and 3DNow! vector support.
1242 include "X86InstrSSE.td"
1243 include "X86InstrMMX.td"
1244 include "X86Instr3DNow.td"
1245
1246 include "X86InstrVMX.td"
1247
1248 // System instructions.
1249 include "X86InstrSystem.td"
1250
1251 // Compiler Pseudo Instructions and Pat Patterns
1252 include "X86InstrCompiler.td"
1253
1254 //===----------------------------------------------------------------------===//
1255 // Assembler Mnemonic Aliases
1256 //===----------------------------------------------------------------------===//
1257
1258 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1259 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1260
1261 def : MnemonicAlias<"cbw",  "cbtw">;
1262 def : MnemonicAlias<"cwd",  "cwtd">;
1263 def : MnemonicAlias<"cdq", "cltd">;
1264 def : MnemonicAlias<"cwde", "cwtl">;
1265 def : MnemonicAlias<"cdqe", "cltq">;
1266
1267 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1268 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1269 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1270 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1271 def : MnemonicAlias<"popfd",  "popfl">;
1272
1273 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1274 // all modes.  However: "push (addr)" and "push $42" should default to
1275 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1276 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1277 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1278 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1279 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1280 def : MnemonicAlias<"pushfd", "pushfl">;
1281
1282 def : MnemonicAlias<"repe", "rep">;
1283 def : MnemonicAlias<"repz", "rep">;
1284 def : MnemonicAlias<"repnz", "repne">;
1285
1286 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1287 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1288
1289 def : MnemonicAlias<"salb", "shlb">;
1290 def : MnemonicAlias<"salw", "shlw">;
1291 def : MnemonicAlias<"sall", "shll">;
1292 def : MnemonicAlias<"salq", "shlq">;
1293
1294 def : MnemonicAlias<"smovb", "movsb">;
1295 def : MnemonicAlias<"smovw", "movsw">;
1296 def : MnemonicAlias<"smovl", "movsl">;
1297 def : MnemonicAlias<"smovq", "movsq">;
1298
1299 def : MnemonicAlias<"ud2a", "ud2">;
1300 def : MnemonicAlias<"verrw", "verr">;
1301
1302 // System instruction aliases.
1303 def : MnemonicAlias<"iret", "iretl">;
1304 def : MnemonicAlias<"sysret", "sysretl">;
1305
1306 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1307 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1308 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1309 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1310 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1311 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1312 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1313 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1314
1315
1316 // Floating point stack aliases.
1317 def : MnemonicAlias<"fcmovz",   "fcmove">;
1318 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1319 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1320 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1321 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1322 def : MnemonicAlias<"fcomip",   "fcompi">;
1323 def : MnemonicAlias<"fildq",    "fildll">;
1324 def : MnemonicAlias<"fldcww",   "fldcw">;
1325 def : MnemonicAlias<"fnstcww", "fnstcw">;
1326 def : MnemonicAlias<"fnstsww", "fnstsw">;
1327 def : MnemonicAlias<"fucomip",  "fucompi">;
1328 def : MnemonicAlias<"fwait",    "wait">;
1329
1330
1331 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1332   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1333                   !strconcat(Prefix, NewCond, Suffix)>;
1334
1335 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1336 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1337 /// example "setz" -> "sete".
1338 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1339   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1340   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1341   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1342   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1343   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1344   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1345   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1346   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1347   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1348   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1349
1350   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1351   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1352   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1353   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1354 }
1355
1356 // Aliases for set<CC>
1357 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1358 // Aliases for j<CC>
1359 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1360 // Aliases for cmov<CC>{w,l,q}
1361 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1362 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1363 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1364
1365
1366 //===----------------------------------------------------------------------===//
1367 // Assembler Instruction Aliases
1368 //===----------------------------------------------------------------------===//
1369
1370 // aad/aam default to base 10 if no operand is specified.
1371 def : InstAlias<"aad", (AAD8i8 10)>;
1372 def : InstAlias<"aam", (AAM8i8 10)>;
1373
1374 // clr aliases.
1375 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1376 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1377 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1378 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1379
1380 // Various unary fpstack operations default to operating on on ST1.
1381 // For example, "fxch" -> "fxch %st(1)"
1382 def : InstAlias<"faddp",        (ADD_FPrST0  ST1)>;
1383 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1384 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1385 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1386 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1387 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1388 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1389 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1390 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1391 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1392 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1393 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1394 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1395
1396 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1397 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1398 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1399 // gas.
1400 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst> {
1401  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),    (Inst RST:$op)>;
1402  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"), (Inst ST0)>;
1403 }
1404
1405 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1406 defm : FpUnaryAlias<"faddp",  ADD_FPrST0>;
1407 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1408 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1409 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1410 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1411 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1412 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1413 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1414 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1415 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1416 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1417 defm : FpUnaryAlias<"fcomi",   COM_FIr>;
1418 defm : FpUnaryAlias<"fucomi",  UCOM_FIr>;
1419 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1420 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1421
1422
1423 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1424 // commute.  We also allow fdivrp/fsubrp even though they don't commute, solely
1425 // because gas supports it.
1426 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op)>;
1427 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1428 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1429 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1430
1431 // We accepts "fnstsw %eax" even though it only writes %ax.
1432 def : InstAlias<"fnstsw %eax", (FNSTSW8r)>;
1433 def : InstAlias<"fnstsw %al" , (FNSTSW8r)>;
1434 def : InstAlias<"fnstsw"     , (FNSTSW8r)>;
1435
1436 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1437 // this is compatible with what GAS does.
1438 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1439 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1440 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1441 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1442
1443 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1444 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1445 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1446 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1447 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1448 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1449 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1450
1451 // inb %dx -> inb %al, %dx
1452 def : InstAlias<"inb %dx", (IN8rr)>;
1453 def : InstAlias<"inw %dx", (IN16rr)>;
1454 def : InstAlias<"inl %dx", (IN32rr)>;
1455 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1456 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1457 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1458
1459
1460 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1461 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1462 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1463 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1464 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1465 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1466 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1467
1468 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1469 // the move.  All segment/mem forms are equivalent, this has the shortest
1470 // encoding.
1471 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1472 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1473
1474 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1475 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1476
1477 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1478 // alias for movsl. (as in rep; movsd)
1479 def : InstAlias<"movsd", (MOVSD)>;
1480
1481 // movsx aliases
1482 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8W GR16:$dst, GR8:$src)>;
1483 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8W GR16:$dst, i8mem:$src)>;
1484 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src)>;
1485 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src)>;
1486 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src)>;
1487 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src)>;
1488 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src)>;
1489
1490 // movzx aliases
1491 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8W GR16:$dst, GR8:$src)>;
1492 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8W GR16:$dst, i8mem:$src)>;
1493 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src)>;
1494 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src)>;
1495 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src)>;
1496 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src)>;
1497 // Note: No GR32->GR64 movzx form.
1498
1499 // outb %dx -> outb %al, %dx
1500 def : InstAlias<"outb %dx", (OUT8rr)>;
1501 def : InstAlias<"outw %dx", (OUT16rr)>;
1502 def : InstAlias<"outl %dx", (OUT32rr)>;
1503 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1504 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1505 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1506
1507 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1508 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1509 // errors, since its encoding is the most compact.
1510 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1511
1512 // shld/shrd op,op -> shld op, op, 1
1513 def : InstAlias<"shldw $r1, $r2", (SHLD16rri8 GR16:$r1, GR16:$r2, 1)>;
1514 def : InstAlias<"shldl $r1, $r2", (SHLD32rri8 GR32:$r1, GR32:$r2, 1)>;
1515 def : InstAlias<"shldq $r1, $r2", (SHLD64rri8 GR64:$r1, GR64:$r2, 1)>;
1516 def : InstAlias<"shrdw $r1, $r2", (SHRD16rri8 GR16:$r1, GR16:$r2, 1)>;
1517 def : InstAlias<"shrdl $r1, $r2", (SHRD32rri8 GR32:$r1, GR32:$r2, 1)>;
1518 def : InstAlias<"shrdq $r1, $r2", (SHRD64rri8 GR64:$r1, GR64:$r2, 1)>;
1519
1520 def : InstAlias<"shldw $mem, $reg", (SHLD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1521 def : InstAlias<"shldl $mem, $reg", (SHLD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1522 def : InstAlias<"shldq $mem, $reg", (SHLD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1523 def : InstAlias<"shrdw $mem, $reg", (SHRD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1524 def : InstAlias<"shrdl $mem, $reg", (SHRD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1525 def : InstAlias<"shrdq $mem, $reg", (SHRD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1526
1527 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1528  *  matching a fixed immediate like $1.
1529 // "shl X, $1" is an alias for "shl X".
1530 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1531  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1532                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1533  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1534                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1535  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1536                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1537  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1538                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1539  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1540                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1541  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1542                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1543  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1544                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1545  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1546                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1547 }
1548
1549 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1550 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1551 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1552 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1553 FIXME */
1554
1555 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1556 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1557 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1558 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1559 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1560
1561 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1562 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1563 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1564 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1565 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
1566