lib/Target/X86/X86InstrInfo.td

   1
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  31 def SDTUnaryArithWithFlags  : SDTypeProfile<1, 1,
  32                                             [SDTCisInt<0>]>;
  33 def SDTBinaryArithWithFlags : SDTypeProfile<1, 2,
  34                                             [SDTCisSameAs<0, 1>,
  35                                              SDTCisSameAs<0, 2>,
  36                                              SDTCisInt<0>]>;
  37 def SDTX86BrCond  : SDTypeProfile<0, 3,
  38                                   [SDTCisVT<0, OtherVT>,
  39                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  40
  41 def SDTX86SetCC   : SDTypeProfile<1, 2,
  42                                   [SDTCisVT<0, i8>,
  43                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  44 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  45                                   [SDTCisInt<0>,
  46                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  47
  48 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  49                                      SDTCisVT<2, i8>]>;
  50 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  51
  52 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  53                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  54 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  55
  56 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  57 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  58                                         SDTCisVT<1, i32>]>;
  59
  60 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  61
  62 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  63                                                          SDTCisVT<1, iPTR>,
  64                                                          SDTCisVT<2, iPTR>]>;
  65
  66 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  67
  68 def SDTX86RdTsc   : SDTypeProfile<0, 0, []>;
  69
  70 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  71
  72 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  73
  74 def SDT_X86SegmentBaseAddress : SDTypeProfile<1, 1, [SDTCisPtrTy<0>]>;
  75
  76 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  77
  78 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  79
  80 def X86bsf     : SDNode<"X86ISD::BSF",      SDTIntUnaryOp>;
  81 def X86bsr     : SDNode<"X86ISD::BSR",      SDTIntUnaryOp>;
  82 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
  83 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
  84
  85 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
  86
  87 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
  88
  89 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
  90 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
  91                         [SDNPHasChain]>;
  92 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
  93 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
  94
  95 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
  96                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  97                          SDNPMayLoad]>;
  98 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
  99                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 100                          SDNPMayLoad]>;
 101 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 102                         [SDNPHasChain, SDNPMayStore,
 103                          SDNPMayLoad, SDNPMemOperand]>;
 104 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 105                         [SDNPHasChain, SDNPMayStore,
 106                          SDNPMayLoad, SDNPMemOperand]>;
 107 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 108                         [SDNPHasChain, SDNPMayStore,
 109                          SDNPMayLoad, SDNPMemOperand]>;
 110 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 111                         [SDNPHasChain, SDNPMayStore,
 112                          SDNPMayLoad, SDNPMemOperand]>;
 113 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 114                         [SDNPHasChain, SDNPMayStore,
 115                          SDNPMayLoad, SDNPMemOperand]>;
 116 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 117                         [SDNPHasChain, SDNPMayStore,
 118                          SDNPMayLoad, SDNPMemOperand]>;
 119 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 120                         [SDNPHasChain, SDNPMayStore,
 121                          SDNPMayLoad, SDNPMemOperand]>;
 122 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 123                         [SDNPHasChain, SDNPOptInFlag]>;
 124
 125 def X86vastart_save_xmm_regs :
 126                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 127                         SDT_X86VASTART_SAVE_XMM_REGS,
 128                         [SDNPHasChain]>;
 129
 130 def X86callseq_start :
 131                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 132                         [SDNPHasChain, SDNPOutFlag]>;
 133 def X86callseq_end :
 134                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 135                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 136
 137 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 138                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 139
 140 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 141                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 142 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 143                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 144                          SDNPMayLoad]>;
 145
 146 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG",SDTX86RdTsc,
 147                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 148
 149 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 150 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 151
 152 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 153                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 154 def X86SegmentBaseAddress : SDNode<"X86ISD::SegmentBaseAddress",
 155                                  SDT_X86SegmentBaseAddress, []>;
 156
 157 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 158                         [SDNPHasChain]>;
 159
 160 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 161                         [SDNPHasChain,  SDNPOptInFlag]>;
 162
 163 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 164                           [SDNPCommutative]>;
 165 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 166 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 167                           [SDNPCommutative]>;
 168 def X86umul_flag : SDNode<"X86ISD::UMUL", SDTUnaryArithWithFlags,
 169                           [SDNPCommutative]>;
 170 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 171 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 172 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 173                           [SDNPCommutative]>;
 174 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 175                           [SDNPCommutative]>;
 176 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 177                           [SDNPCommutative]>;
 178
 179 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 180
 181 //===----------------------------------------------------------------------===//
 182 // X86 Operand Definitions.
 183 //
 184
 185 def i32imm_pcrel : Operand<i32> {
 186   let PrintMethod = "print_pcrel_imm";
 187 }
 188
 189 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 190 // the index operand of an address, to conform to x86 encoding restrictions.
 191 def ptr_rc_nosp : PointerLikeRegClass<1>;
 192
 193 // *mem - Operand definitions for the funky X86 addressing mode operands.
 194 //
 195 def X86MemAsmOperand : AsmOperandClass {
 196   let Name = "Mem";
 197   let SuperClass = ?;
 198 }
 199 def X86NoSegMemAsmOperand : AsmOperandClass {
 200   let Name = "NoSegMem";
 201   let SuperClass = X86MemAsmOperand;
 202 }
 203 class X86MemOperand<string printMethod> : Operand<iPTR> {
 204   let PrintMethod = printMethod;
 205   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 206   let ParserMatchClass = X86MemAsmOperand;
 207 }
 208
 209 def opaque32mem : X86MemOperand<"printopaquemem">;
 210 def opaque48mem : X86MemOperand<"printopaquemem">;
 211 def opaque80mem : X86MemOperand<"printopaquemem">;
 212 def opaque512mem : X86MemOperand<"printopaquemem">;
 213
 214 def offset8 : Operand<i64>  { let PrintMethod = "print_pcrel_imm"; }
 215 def offset16 : Operand<i64> { let PrintMethod = "print_pcrel_imm"; }
 216 def offset32 : Operand<i64> { let PrintMethod = "print_pcrel_imm"; }
 217 def offset64 : Operand<i64> { let PrintMethod = "print_pcrel_imm"; }
 218
 219 def i8mem   : X86MemOperand<"printi8mem">;
 220 def i16mem  : X86MemOperand<"printi16mem">;
 221 def i32mem  : X86MemOperand<"printi32mem">;
 222 def i64mem  : X86MemOperand<"printi64mem">;
 223 def i128mem : X86MemOperand<"printi128mem">;
 224 //def i256mem : X86MemOperand<"printi256mem">;
 225 def f32mem  : X86MemOperand<"printf32mem">;
 226 def f64mem  : X86MemOperand<"printf64mem">;
 227 def f80mem  : X86MemOperand<"printf80mem">;
 228 def f128mem : X86MemOperand<"printf128mem">;
 229 //def f256mem : X86MemOperand<"printf256mem">;
 230
 231 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 232 // plain GR64, so that it doesn't potentially require a REX prefix.
 233 def i8mem_NOREX : Operand<i64> {
 234   let PrintMethod = "printi8mem";
 235   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 236   let ParserMatchClass = X86MemAsmOperand;
 237 }
 238
 239 def lea32mem : Operand<i32> {
 240   let PrintMethod = "printlea32mem";
 241   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm);
 242   let ParserMatchClass = X86NoSegMemAsmOperand;
 243 }
 244
 245 def SSECC : Operand<i8> {
 246   let PrintMethod = "printSSECC";
 247 }
 248
 249 def ImmSExt8AsmOperand : AsmOperandClass {
 250   let Name = "ImmSExt8";
 251   let SuperClass = ImmAsmOperand;
 252 }
 253
 254 // A couple of more descriptive operand definitions.
 255 // 16-bits but only 8 bits are significant.
 256 def i16i8imm  : Operand<i16> {
 257   let ParserMatchClass = ImmSExt8AsmOperand;
 258 }
 259 // 32-bits but only 8 bits are significant.
 260 def i32i8imm  : Operand<i32> {
 261   let ParserMatchClass = ImmSExt8AsmOperand;
 262 }
 263
 264 // Branch targets have OtherVT type and print as pc-relative values.
 265 def brtarget : Operand<OtherVT> {
 266   let PrintMethod = "print_pcrel_imm";
 267 }
 268
 269 def brtarget8 : Operand<OtherVT> {
 270   let PrintMethod = "print_pcrel_imm";
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 // X86 Complex Pattern Definitions.
 275 //
 276
 277 // Define X86 specific addressing mode.
 278 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], []>;
 279 def lea32addr : ComplexPattern<i32, 4, "SelectLEAAddr",
 280                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 281                                []>;
 282 def tls32addr : ComplexPattern<i32, 4, "SelectTLSADDRAddr",
 283                                [tglobaltlsaddr], []>;
 284
 285 //===----------------------------------------------------------------------===//
 286 // X86 Instruction Predicate Definitions.
 287 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 288 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 289 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 290 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 291 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 292 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 293 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 294 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 295 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 296 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 297 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 298 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 299 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 300 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 301 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 302 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 303 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 304 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 305 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 306 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 307                              "TM.getCodeModel() != CodeModel::Kernel">;
 308 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 309                              "TM.getCodeModel() == CodeModel::Kernel">;
 310 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 311 def OptForSize   : Predicate<"OptForSize">;
 312 def OptForSpeed  : Predicate<"!OptForSize">;
 313 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 314 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 315
 316 //===----------------------------------------------------------------------===//
 317 // X86 Instruction Format Definitions.
 318 //
 319
 320 include "X86InstrFormats.td"
 321
 322 //===----------------------------------------------------------------------===//
 323 // Pattern fragments...
 324 //
 325
 326 // X86 specific condition code. These correspond to CondCode in
 327 // X86InstrInfo.h. They must be kept in synch.
 328 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 329 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 330 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 331 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 332 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 333 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 334 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 335 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 336 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 337 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 338 def X86_COND_NO  : PatLeaf<(i8 10)>;
 339 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 340 def X86_COND_NS  : PatLeaf<(i8 12)>;
 341 def X86_COND_O   : PatLeaf<(i8 13)>;
 342 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 343 def X86_COND_S   : PatLeaf<(i8 15)>;
 344
 345 def i16immSExt8  : PatLeaf<(i16 imm), [{
 346   // i16immSExt8 predicate - True if the 16-bit immediate fits in a 8-bit
 347   // sign extended field.
 348   return (int16_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 349 }]>;
 350
 351 def i32immSExt8  : PatLeaf<(i32 imm), [{
 352   // i32immSExt8 predicate - True if the 32-bit immediate fits in a 8-bit
 353   // sign extended field.
 354   return (int32_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 355 }]>;
 356
 357 // Helper fragments for loads.
 358 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 359 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 360 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 361   LoadSDNode *LD = cast<LoadSDNode>(N);
 362   if (const Value *Src = LD->getSrcValue())
 363     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 364       if (PT->getAddressSpace() > 255)
 365         return false;
 366   ISD::LoadExtType ExtType = LD->getExtensionType();
 367   if (ExtType == ISD::NON_EXTLOAD)
 368     return true;
 369   if (ExtType == ISD::EXTLOAD)
 370     return LD->getAlignment() >= 2 && !LD->isVolatile();
 371   return false;
 372 }]>;
 373
 374 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),
 375 [{
 376   LoadSDNode *LD = cast<LoadSDNode>(N);
 377   if (const Value *Src = LD->getSrcValue())
 378     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 379       if (PT->getAddressSpace() > 255)
 380         return false;
 381   ISD::LoadExtType ExtType = LD->getExtensionType();
 382   if (ExtType == ISD::EXTLOAD)
 383     return LD->getAlignment() >= 2 && !LD->isVolatile();
 384   return false;
 385 }]>;
 386
 387 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 388   LoadSDNode *LD = cast<LoadSDNode>(N);
 389   if (const Value *Src = LD->getSrcValue())
 390     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 391       if (PT->getAddressSpace() > 255)
 392         return false;
 393   ISD::LoadExtType ExtType = LD->getExtensionType();
 394   if (ExtType == ISD::NON_EXTLOAD)
 395     return true;
 396   if (ExtType == ISD::EXTLOAD)
 397     return LD->getAlignment() >= 4 && !LD->isVolatile();
 398   return false;
 399 }]>;
 400
 401 def nvloadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 402   LoadSDNode *LD = cast<LoadSDNode>(N);
 403   if (const Value *Src = LD->getSrcValue())
 404     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 405       if (PT->getAddressSpace() > 255)
 406         return false;
 407   if (LD->isVolatile())
 408     return false;
 409   ISD::LoadExtType ExtType = LD->getExtensionType();
 410   if (ExtType == ISD::NON_EXTLOAD)
 411     return true;
 412   if (ExtType == ISD::EXTLOAD)
 413     return LD->getAlignment() >= 4;
 414   return false;
 415 }]>;
 416
 417 def gsload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 418   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 419     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 420       return PT->getAddressSpace() == 256;
 421   return false;
 422 }]>;
 423
 424 def fsload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 425   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 426     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 427       return PT->getAddressSpace() == 257;
 428   return false;
 429 }]>;
 430
 431 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr)), [{
 432   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 433     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 434       if (PT->getAddressSpace() > 255)
 435         return false;
 436   return true;
 437 }]>;
 438 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr)), [{
 439   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 440     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 441       if (PT->getAddressSpace() > 255)
 442         return false;
 443   return true;
 444 }]>;
 445
 446 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr)), [{
 447   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 448     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 449       if (PT->getAddressSpace() > 255)
 450         return false;
 451   return true;
 452 }]>;
 453 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr)), [{
 454   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 455     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 456       if (PT->getAddressSpace() > 255)
 457         return false;
 458   return true;
 459 }]>;
 460 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr)), [{
 461   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 462     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 463       if (PT->getAddressSpace() > 255)
 464         return false;
 465   return true;
 466 }]>;
 467
 468 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 469 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 470 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 471
 472 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 473 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 474 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 475 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 476 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 477 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 478
 479 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 480 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 481 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 482 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 483 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 484 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 485
 486
 487 // An 'and' node with a single use.
 488 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 489   return N->hasOneUse();
 490 }]>;
 491 // An 'srl' node with a single use.
 492 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 493   return N->hasOneUse();
 494 }]>;
 495 // An 'trunc' node with a single use.
 496 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 497   return N->hasOneUse();
 498 }]>;
 499
 500 // Treat an 'or' node is as an 'add' if the or'ed bits are known to be zero.
 501 def or_is_add : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{
 502   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
 503     return CurDAG->MaskedValueIsZero(N->getOperand(0), CN->getAPIntValue());
 504   else {
 505     unsigned BitWidth = N->getValueType(0).getScalarType().getSizeInBits();
 506     APInt Mask = APInt::getAllOnesValue(BitWidth);
 507     APInt KnownZero0, KnownOne0;
 508     CurDAG->ComputeMaskedBits(N->getOperand(0), Mask, KnownZero0, KnownOne0, 0);
 509     APInt KnownZero1, KnownOne1;
 510     CurDAG->ComputeMaskedBits(N->getOperand(1), Mask, KnownZero1, KnownOne1, 0);
 511     return (~KnownZero0 & ~KnownZero1) == 0;
 512   }
 513 }]>;
 514
 515 // 'shld' and 'shrd' instruction patterns. Note that even though these have
 516 // the srl and shl in their patterns, the C++ code must still check for them,
 517 // because predicates are tested before children nodes are explored.
 518
 519 def shrd : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 520                    (or (srl node:$src1, node:$amt1),
 521                        (shl node:$src2, node:$amt2)), [{
 522   assert(N->getOpcode() == ISD::OR);
 523   return N->getOperand(0).getOpcode() == ISD::SRL &&
 524          N->getOperand(1).getOpcode() == ISD::SHL &&
 525          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 526          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 527          N->getOperand(0).getConstantOperandVal(1) ==
 528          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 529 }]>;
 530
 531 def shld : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 532                    (or (shl node:$src1, node:$amt1),
 533                        (srl node:$src2, node:$amt2)), [{
 534   assert(N->getOpcode() == ISD::OR);
 535   return N->getOperand(0).getOpcode() == ISD::SHL &&
 536          N->getOperand(1).getOpcode() == ISD::SRL &&
 537          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 538          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 539          N->getOperand(0).getConstantOperandVal(1) ==
 540          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 541 }]>;
 542
 543 //===----------------------------------------------------------------------===//
 544 // Instruction list...
 545 //
 546
 547 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
 548 // a stack adjustment and the codegen must know that they may modify the stack
 549 // pointer before prolog-epilog rewriting occurs.
 550 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 551 // sub / add which can clobber EFLAGS.
 552 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
 553 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 554                            "#ADJCALLSTACKDOWN",
 555                            [(X86callseq_start timm:$amt)]>,
 556                           Requires<[In32BitMode]>;
 557 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 558                            "#ADJCALLSTACKUP",
 559                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 560                           Requires<[In32BitMode]>;
 561 }
 562
 563 // x86-64 va_start lowering magic.
 564 let usesCustomInserter = 1 in
 565 def VASTART_SAVE_XMM_REGS : I<0, Pseudo,
 566                               (outs),
 567                               (ins GR8:$al,
 568                                    i64imm:$regsavefi, i64imm:$offset,
 569                                    variable_ops),
 570                               "#VASTART_SAVE_XMM_REGS $al, $regsavefi, $offset",
 571                               [(X86vastart_save_xmm_regs GR8:$al,
 572                                                          imm:$regsavefi,
 573                                                          imm:$offset)]>;
 574
 575 // Nop
 576 let neverHasSideEffects = 1 in {
 577   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 578   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 579                 "nop{w}\t$zero", []>, TB, OpSize;
 580   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 581                 "nop{l}\t$zero", []>, TB;
 582 }
 583
 584 // Trap
 585 def INT3 : I<0xcc, RawFrm, (outs), (ins), "int\t3", []>;
 586 def INT : I<0xcd, RawFrm, (outs), (ins i8imm:$trap), "int\t$trap", []>;
 587 def IRET16 : I<0xcf, RawFrm, (outs), (ins), "iret{w}", []>, OpSize;
 588 def IRET32 : I<0xcf, RawFrm, (outs), (ins), "iret{l}", []>;
 589
 590 // PIC base construction.  This expands to code that looks like this:
 591 //     call  $next_inst
 592 //     popl %destreg"
 593 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
 594   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins i32imm:$label),
 595                       "", []>;
 596
 597 //===----------------------------------------------------------------------===//
 598 //  Control Flow Instructions...
 599 //
 600
 601 // Return instructions.
 602 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 603     hasCtrlDep = 1, FPForm = SpecialFP, FPFormBits = SpecialFP.Value in {
 604   def RET    : I   <0xC3, RawFrm, (outs), (ins variable_ops),
 605                     "ret",
 606                     [(X86retflag 0)]>;
 607   def RETI   : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt, variable_ops),
 608                     "ret\t$amt",
 609                     [(X86retflag timm:$amt)]>;
 610   def LRET   : I   <0xCB, RawFrm, (outs), (ins),
 611                     "lret", []>;
 612   def LRETI  : Ii16<0xCA, RawFrm, (outs), (ins i16imm:$amt),
 613                     "lret\t$amt", []>;
 614 }
 615
 616 // All branches are RawFrm, Void, Branch, and Terminators
 617 let isBranch = 1, isTerminator = 1 in
 618   class IBr<bits<8> opcode, dag ins, string asm, list<dag> pattern> :
 619         I<opcode, RawFrm, (outs), ins, asm, pattern>;
 620
 621 let isBranch = 1, isBarrier = 1 in {
 622   def JMP : IBr<0xE9, (ins brtarget:$dst), "jmp\t$dst", [(br bb:$dst)]>;
 623   def JMP8 : IBr<0xEB, (ins brtarget8:$dst), "jmp\t$dst", []>;
 624 }
 625
 626 // Indirect branches
 627 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 628   def JMP32r     : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst",
 629                      [(brind GR32:$dst)]>;
 630   def JMP32m     : I<0xFF, MRM4m, (outs), (ins i32mem:$dst), "jmp{l}\t{*}$dst",
 631                      [(brind (loadi32 addr:$dst))]>;
 632
 633   def FARJMP16i  : Iseg16<0xEA, RawFrm, (outs),
 634                           (ins i16imm:$seg, i16imm:$off),
 635                           "ljmp{w}\t$seg, $off", []>, OpSize;
 636   def FARJMP32i  : Iseg32<0xEA, RawFrm, (outs),
 637                           (ins i16imm:$seg, i32imm:$off),
 638                           "ljmp{l}\t$seg, $off", []>;
 639
 640   def FARJMP16m  : I<0xFF, MRM5m, (outs), (ins opaque32mem:$dst),
 641                      "ljmp{w}\t{*}$dst", []>, OpSize;
 642   def FARJMP32m  : I<0xFF, MRM5m, (outs), (ins opaque48mem:$dst),
 643                      "ljmp{l}\t{*}$dst", []>;
 644 }
 645
 646 // Conditional branches
 647 let Uses = [EFLAGS] in {
 648 // Short conditional jumps
 649 def JO8   : IBr<0x70, (ins brtarget8:$dst), "jo\t$dst", []>;
 650 def JNO8  : IBr<0x71, (ins brtarget8:$dst), "jno\t$dst", []>;
 651 def JB8   : IBr<0x72, (ins brtarget8:$dst), "jb\t$dst", []>;
 652 def JAE8  : IBr<0x73, (ins brtarget8:$dst), "jae\t$dst", []>;
 653 def JE8   : IBr<0x74, (ins brtarget8:$dst), "je\t$dst", []>;
 654 def JNE8  : IBr<0x75, (ins brtarget8:$dst), "jne\t$dst", []>;
 655 def JBE8  : IBr<0x76, (ins brtarget8:$dst), "jbe\t$dst", []>;
 656 def JA8   : IBr<0x77, (ins brtarget8:$dst), "ja\t$dst", []>;
 657 def JS8   : IBr<0x78, (ins brtarget8:$dst), "js\t$dst", []>;
 658 def JNS8  : IBr<0x79, (ins brtarget8:$dst), "jns\t$dst", []>;
 659 def JP8   : IBr<0x7A, (ins brtarget8:$dst), "jp\t$dst", []>;
 660 def JNP8  : IBr<0x7B, (ins brtarget8:$dst), "jnp\t$dst", []>;
 661 def JL8   : IBr<0x7C, (ins brtarget8:$dst), "jl\t$dst", []>;
 662 def JGE8  : IBr<0x7D, (ins brtarget8:$dst), "jge\t$dst", []>;
 663 def JLE8  : IBr<0x7E, (ins brtarget8:$dst), "jle\t$dst", []>;
 664 def JG8   : IBr<0x7F, (ins brtarget8:$dst), "jg\t$dst", []>;
 665
 666 def JCXZ8 : IBr<0xE3, (ins brtarget8:$dst), "jcxz\t$dst", []>;
 667
 668 def JE  : IBr<0x84, (ins brtarget:$dst), "je\t$dst",
 669               [(X86brcond bb:$dst, X86_COND_E, EFLAGS)]>, TB;
 670 def JNE : IBr<0x85, (ins brtarget:$dst), "jne\t$dst",
 671               [(X86brcond bb:$dst, X86_COND_NE, EFLAGS)]>, TB;
 672 def JL  : IBr<0x8C, (ins brtarget:$dst), "jl\t$dst",
 673               [(X86brcond bb:$dst, X86_COND_L, EFLAGS)]>, TB;
 674 def JLE : IBr<0x8E, (ins brtarget:$dst), "jle\t$dst",
 675               [(X86brcond bb:$dst, X86_COND_LE, EFLAGS)]>, TB;
 676 def JG  : IBr<0x8F, (ins brtarget:$dst), "jg\t$dst",
 677               [(X86brcond bb:$dst, X86_COND_G, EFLAGS)]>, TB;
 678 def JGE : IBr<0x8D, (ins brtarget:$dst), "jge\t$dst",
 679               [(X86brcond bb:$dst, X86_COND_GE, EFLAGS)]>, TB;
 680
 681 def JB  : IBr<0x82, (ins brtarget:$dst), "jb\t$dst",
 682               [(X86brcond bb:$dst, X86_COND_B, EFLAGS)]>, TB;
 683 def JBE : IBr<0x86, (ins brtarget:$dst), "jbe\t$dst",
 684               [(X86brcond bb:$dst, X86_COND_BE, EFLAGS)]>, TB;
 685 def JA  : IBr<0x87, (ins brtarget:$dst), "ja\t$dst",
 686               [(X86brcond bb:$dst, X86_COND_A, EFLAGS)]>, TB;
 687 def JAE : IBr<0x83, (ins brtarget:$dst), "jae\t$dst",
 688               [(X86brcond bb:$dst, X86_COND_AE, EFLAGS)]>, TB;
 689
 690 def JS  : IBr<0x88, (ins brtarget:$dst), "js\t$dst",
 691               [(X86brcond bb:$dst, X86_COND_S, EFLAGS)]>, TB;
 692 def JNS : IBr<0x89, (ins brtarget:$dst), "jns\t$dst",
 693               [(X86brcond bb:$dst, X86_COND_NS, EFLAGS)]>, TB;
 694 def JP  : IBr<0x8A, (ins brtarget:$dst), "jp\t$dst",
 695               [(X86brcond bb:$dst, X86_COND_P, EFLAGS)]>, TB;
 696 def JNP : IBr<0x8B, (ins brtarget:$dst), "jnp\t$dst",
 697               [(X86brcond bb:$dst, X86_COND_NP, EFLAGS)]>, TB;
 698 def JO  : IBr<0x80, (ins brtarget:$dst), "jo\t$dst",
 699               [(X86brcond bb:$dst, X86_COND_O, EFLAGS)]>, TB;
 700 def JNO : IBr<0x81, (ins brtarget:$dst), "jno\t$dst",
 701               [(X86brcond bb:$dst, X86_COND_NO, EFLAGS)]>, TB;
 702 } // Uses = [EFLAGS]
 703
 704 // Loop instructions
 705
 706 def LOOP   : I<0xE2, RawFrm, (ins brtarget8:$dst), (outs), "loop\t$dst", []>;
 707 def LOOPE  : I<0xE1, RawFrm, (ins brtarget8:$dst), (outs), "loope\t$dst", []>;
 708 def LOOPNE : I<0xE0, RawFrm, (ins brtarget8:$dst), (outs), "loopne\t$dst", []>;
 709
 710 //===----------------------------------------------------------------------===//
 711 //  Call Instructions...
 712 //
 713 let isCall = 1 in
 714   // All calls clobber the non-callee saved registers. ESP is marked as
 715   // a use to prevent stack-pointer assignments that appear immediately
 716   // before calls from potentially appearing dead. Uses for argument
 717   // registers are added manually.
 718   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 719               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 720               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 721               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 722       Uses = [ESP] in {
 723     def CALLpcrel32 : Ii32<0xE8, RawFrm,
 724                            (outs), (ins i32imm_pcrel:$dst,variable_ops),
 725                            "call\t$dst", []>;
 726     def CALL32r     : I<0xFF, MRM2r, (outs), (ins GR32:$dst, variable_ops),
 727                         "call\t{*}$dst", [(X86call GR32:$dst)]>;
 728     def CALL32m     : I<0xFF, MRM2m, (outs), (ins i32mem:$dst, variable_ops),
 729                         "call\t{*}$dst", [(X86call (loadi32 addr:$dst))]>;
 730
 731     def FARCALL16i  : Iseg16<0x9A, RawFrm, (outs),
 732                              (ins i16imm:$seg, i16imm:$off),
 733                              "lcall{w}\t$seg, $off", []>, OpSize;
 734     def FARCALL32i  : Iseg32<0x9A, RawFrm, (outs),
 735                              (ins i16imm:$seg, i32imm:$off),
 736                              "lcall{l}\t$seg, $off", []>;
 737
 738     def FARCALL16m  : I<0xFF, MRM3m, (outs), (ins opaque32mem:$dst),
 739                         "lcall{w}\t{*}$dst", []>, OpSize;
 740     def FARCALL32m  : I<0xFF, MRM3m, (outs), (ins opaque48mem:$dst),
 741                         "lcall{l}\t{*}$dst", []>;
 742   }
 743
 744 // Constructing a stack frame.
 745
 746 def ENTER : I<0xC8, RawFrm, (outs), (ins i16imm:$len, i8imm:$lvl),
 747               "enter\t$len, $lvl", []>;
 748
 749 // Tail call stuff.
 750
 751 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 752 def TCRETURNdi : I<0, Pseudo, (outs),
 753                    (ins i32imm:$dst, i32imm:$offset, variable_ops),
 754                  "#TC_RETURN $dst $offset",
 755                  []>;
 756
 757 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 758 def TCRETURNri : I<0, Pseudo, (outs),
 759                    (ins GR32:$dst, i32imm:$offset, variable_ops),
 760                  "#TC_RETURN $dst $offset",
 761                  []>;
 762
 763 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 764   def TAILJMPd : IBr<0xE9, (ins i32imm_pcrel:$dst), "jmp\t$dst  # TAILCALL",
 765                  []>;
 766 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 767   def TAILJMPr : I<0xFF, MRM4r, (outs), (ins GR32:$dst),
 768                    "jmp{l}\t{*}$dst  # TAILCALL",
 769                  []>;
 770 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 771   def TAILJMPm : I<0xFF, MRM4m, (outs), (ins i32mem:$dst),
 772                    "jmp\t{*}$dst  # TAILCALL", []>;
 773
 774 //===----------------------------------------------------------------------===//
 775 //  Miscellaneous Instructions...
 776 //
 777 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 778 def LEAVE    : I<0xC9, RawFrm,
 779                  (outs), (ins), "leave", []>;
 780
 781 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 782                    "popcnt{w}\t{$src, $dst|$dst, $src}", []>, OpSize, XS;
 783 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 784                    "popcnt{w}\t{$src, $dst|$dst, $src}", []>, OpSize, XS;
 785 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 786                    "popcnt{l}\t{$src, $dst|$dst, $src}", []>, XS;
 787 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 788                    "popcnt{l}\t{$src, $dst|$dst, $src}", []>, XS;
 789
 790 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 791 let mayLoad = 1 in {
 792 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 793   OpSize;
 794 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 795 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 796   OpSize;
 797 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 798   OpSize;
 799 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 800 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 801 }
 802
 803 let mayStore = 1 in {
 804 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 805   OpSize;
 806 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 807 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 808   OpSize;
 809 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 810   OpSize;
 811 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 812 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 813 }
 814 }
 815
 816 let Defs = [ESP], Uses = [ESP], neverHasSideEffects = 1, mayStore = 1 in {
 817 def PUSH32i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 818                      "push{l}\t$imm", []>;
 819 def PUSH32i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 820                       "push{l}\t$imm", []>;
 821 def PUSH32i32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 822                       "push{l}\t$imm", []>;
 823 }
 824
 825 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, neverHasSideEffects=1 in {
 826 def POPF     : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 827 def POPFD    : I<0x9D, RawFrm, (outs), (ins), "popf{l}", []>;
 828 }
 829 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in {
 830 def PUSHF    : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 831 def PUSHFD   : I<0x9C, RawFrm, (outs), (ins), "pushf{l}", []>;
 832 }
 833
 834 let isTwoAddress = 1 in                               // GR32 = bswap GR32
 835   def BSWAP32r : I<0xC8, AddRegFrm,
 836                    (outs GR32:$dst), (ins GR32:$src),
 837                    "bswap{l}\t$dst",
 838                    [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 839
 840
 841 // Bit scan instructions.
 842 let Defs = [EFLAGS] in {
 843 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 844                  "bsf{w}\t{$src, $dst|$dst, $src}",
 845                  [(set GR16:$dst, (X86bsf GR16:$src)), (implicit EFLAGS)]>, TB;
 846 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 847                  "bsf{w}\t{$src, $dst|$dst, $src}",
 848                  [(set GR16:$dst, (X86bsf (loadi16 addr:$src))),
 849                   (implicit EFLAGS)]>, TB;
 850 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 851                  "bsf{l}\t{$src, $dst|$dst, $src}",
 852                  [(set GR32:$dst, (X86bsf GR32:$src)), (implicit EFLAGS)]>, TB;
 853 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 854                  "bsf{l}\t{$src, $dst|$dst, $src}",
 855                  [(set GR32:$dst, (X86bsf (loadi32 addr:$src))),
 856                   (implicit EFLAGS)]>, TB;
 857
 858 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 859                  "bsr{w}\t{$src, $dst|$dst, $src}",
 860                  [(set GR16:$dst, (X86bsr GR16:$src)), (implicit EFLAGS)]>, TB;
 861 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 862                  "bsr{w}\t{$src, $dst|$dst, $src}",
 863                  [(set GR16:$dst, (X86bsr (loadi16 addr:$src))),
 864                   (implicit EFLAGS)]>, TB;
 865 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 866                  "bsr{l}\t{$src, $dst|$dst, $src}",
 867                  [(set GR32:$dst, (X86bsr GR32:$src)), (implicit EFLAGS)]>, TB;
 868 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 869                  "bsr{l}\t{$src, $dst|$dst, $src}",
 870                  [(set GR32:$dst, (X86bsr (loadi32 addr:$src))),
 871                   (implicit EFLAGS)]>, TB;
 872 } // Defs = [EFLAGS]
 873
 874 let neverHasSideEffects = 1 in
 875 def LEA16r   : I<0x8D, MRMSrcMem,
 876                  (outs GR16:$dst), (ins lea32mem:$src),
 877                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
 878 let isReMaterializable = 1 in
 879 def LEA32r   : I<0x8D, MRMSrcMem,
 880                  (outs GR32:$dst), (ins lea32mem:$src),
 881                  "lea{l}\t{$src|$dst}, {$dst|$src}",
 882                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
 883
 884 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI] in {
 885 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 886                   [(X86rep_movs i8)]>, REP;
 887 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 888                   [(X86rep_movs i16)]>, REP, OpSize;
 889 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 890                   [(X86rep_movs i32)]>, REP;
 891 }
 892
 893 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI] in
 894 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 895                   [(X86rep_stos i8)]>, REP;
 896 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI] in
 897 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 898                   [(X86rep_stos i16)]>, REP, OpSize;
 899 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI] in
 900 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 901                   [(X86rep_stos i32)]>, REP;
 902
 903 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scas{b}", []>;
 904 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scas{w}", []>, OpSize;
 905 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l}", []>;
 906
 907 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmps{b}", []>;
 908 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmps{w}", []>, OpSize;
 909 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l}", []>;
 910
 911 let Defs = [RAX, RDX] in
 912 def RDTSC : I<0x31, RawFrm, (outs), (ins), "rdtsc", [(X86rdtsc)]>,
 913             TB;
 914
 915 let isBarrier = 1, hasCtrlDep = 1 in {
 916 def TRAP    : I<0x0B, RawFrm, (outs), (ins), "ud2", [(trap)]>, TB;
 917 }
 918
 919 def SYSCALL  : I<0x05, RawFrm,
 920                  (outs), (ins), "syscall", []>, TB;
 921 def SYSRET   : I<0x07, RawFrm,
 922                  (outs), (ins), "sysret", []>, TB;
 923 def SYSENTER : I<0x34, RawFrm,
 924                  (outs), (ins), "sysenter", []>, TB;
 925 def SYSEXIT  : I<0x35, RawFrm,
 926                  (outs), (ins), "sysexit", []>, TB;
 927
 928 def WAIT : I<0x9B, RawFrm, (outs), (ins), "wait", []>;
 929
 930
 931 //===----------------------------------------------------------------------===//
 932 //  Input/Output Instructions...
 933 //
 934 let Defs = [AL], Uses = [DX] in
 935 def IN8rr  : I<0xEC, RawFrm, (outs), (ins),
 936                "in{b}\t{%dx, %al|%AL, %DX}", []>;
 937 let Defs = [AX], Uses = [DX] in
 938 def IN16rr : I<0xED, RawFrm, (outs), (ins),
 939                "in{w}\t{%dx, %ax|%AX, %DX}", []>,  OpSize;
 940 let Defs = [EAX], Uses = [DX] in
 941 def IN32rr : I<0xED, RawFrm, (outs), (ins),
 942                "in{l}\t{%dx, %eax|%EAX, %DX}", []>;
 943
 944 let Defs = [AL] in
 945 def IN8ri  : Ii8<0xE4, RawFrm, (outs), (ins i16i8imm:$port),
 946                   "in{b}\t{$port, %al|%AL, $port}", []>;
 947 let Defs = [AX] in
 948 def IN16ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 949                   "in{w}\t{$port, %ax|%AX, $port}", []>, OpSize;
 950 let Defs = [EAX] in
 951 def IN32ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 952                   "in{l}\t{$port, %eax|%EAX, $port}", []>;
 953
 954 let Uses = [DX, AL] in
 955 def OUT8rr  : I<0xEE, RawFrm, (outs), (ins),
 956                 "out{b}\t{%al, %dx|%DX, %AL}", []>;
 957 let Uses = [DX, AX] in
 958 def OUT16rr : I<0xEF, RawFrm, (outs), (ins),
 959                 "out{w}\t{%ax, %dx|%DX, %AX}", []>, OpSize;
 960 let Uses = [DX, EAX] in
 961 def OUT32rr : I<0xEF, RawFrm, (outs), (ins),
 962                 "out{l}\t{%eax, %dx|%DX, %EAX}", []>;
 963
 964 let Uses = [AL] in
 965 def OUT8ir  : Ii8<0xE6, RawFrm, (outs), (ins i16i8imm:$port),
 966                    "out{b}\t{%al, $port|$port, %AL}", []>;
 967 let Uses = [AX] in
 968 def OUT16ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 969                    "out{w}\t{%ax, $port|$port, %AX}", []>, OpSize;
 970 let Uses = [EAX] in
 971 def OUT32ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 972                    "out{l}\t{%eax, $port|$port, %EAX}", []>;
 973
 974 def IN8  : I<0x6C, RawFrm, (outs), (ins),
 975              "ins{b}", []>;
 976 def IN16 : I<0x6D, RawFrm, (outs), (ins),
 977              "ins{w}", []>,  OpSize;
 978 def IN32 : I<0x6D, RawFrm, (outs), (ins),
 979              "ins{l}", []>;
 980
 981 //===----------------------------------------------------------------------===//
 982 //  Move Instructions...
 983 //
 984 let neverHasSideEffects = 1 in {
 985 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 986                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 987 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 988                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 989 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 990                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 991 }
 992 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 993 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 994                    "mov{b}\t{$src, $dst|$dst, $src}",
 995                    [(set GR8:$dst, imm:$src)]>;
 996 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 997                    "mov{w}\t{$src, $dst|$dst, $src}",
 998                    [(set GR16:$dst, imm:$src)]>, OpSize;
 999 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1000                    "mov{l}\t{$src, $dst|$dst, $src}",
1001                    [(set GR32:$dst, imm:$src)]>;
1002 }
1003 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1004                    "mov{b}\t{$src, $dst|$dst, $src}",
1005                    [(store (i8 imm:$src), addr:$dst)]>;
1006 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1007                    "mov{w}\t{$src, $dst|$dst, $src}",
1008                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
1009 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1010                    "mov{l}\t{$src, $dst|$dst, $src}",
1011                    [(store (i32 imm:$src), addr:$dst)]>;
1012
1013 def MOV8o8a : Ii8 <0xA0, RawFrm, (outs), (ins offset8:$src),
1014                    "mov{b}\t{$src, %al|%al, $src}", []>;
1015 def MOV16o16a : Ii16 <0xA1, RawFrm, (outs), (ins offset16:$src),
1016                       "mov{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1017 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1018                       "mov{l}\t{$src, %eax|%eax, $src}", []>;
1019
1020 def MOV8ao8 : Ii8 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1021                    "mov{b}\t{%al, $dst|$dst, %al}", []>;
1022 def MOV16ao16 : Ii16 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1023                       "mov{w}\t{%ax, $dst|$dst, %ax}", []>, OpSize;
1024 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1025                       "mov{l}\t{%eax, $dst|$dst, %eax}", []>;
1026
1027 // Moves to and from segment registers
1028 def MOV16rs : I<0x8C, MRMDestReg, (outs GR16:$dst), (ins SEGMENT_REG:$src),
1029                 "mov{w}\t{$src, $dst|$dst, $src}", []>;
1030 def MOV16ms : I<0x8C, MRMDestMem, (outs i16mem:$dst), (ins SEGMENT_REG:$src),
1031                 "mov{w}\t{$src, $dst|$dst, $src}", []>;
1032 def MOV16sr : I<0x8E, MRMSrcReg, (outs SEGMENT_REG:$dst), (ins GR16:$src),
1033                 "mov{w}\t{$src, $dst|$dst, $src}", []>;
1034 def MOV16sm : I<0x8E, MRMSrcMem, (outs SEGMENT_REG:$dst), (ins i16mem:$src),
1035                 "mov{w}\t{$src, $dst|$dst, $src}", []>;
1036
1037 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1038                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
1039 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1040                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
1041 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1042                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
1043
1044 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
1045 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1046                 "mov{b}\t{$src, $dst|$dst, $src}",
1047                 [(set GR8:$dst, (loadi8 addr:$src))]>;
1048 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1049                 "mov{w}\t{$src, $dst|$dst, $src}",
1050                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
1051 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1052                 "mov{l}\t{$src, $dst|$dst, $src}",
1053                 [(set GR32:$dst, (loadi32 addr:$src))]>;
1054 }
1055
1056 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1057                 "mov{b}\t{$src, $dst|$dst, $src}",
1058                 [(store GR8:$src, addr:$dst)]>;
1059 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1060                 "mov{w}\t{$src, $dst|$dst, $src}",
1061                 [(store GR16:$src, addr:$dst)]>, OpSize;
1062 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1063                 "mov{l}\t{$src, $dst|$dst, $src}",
1064                 [(store GR32:$src, addr:$dst)]>;
1065
1066 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1067 // that they can be used for copying and storing h registers, which can't be
1068 // encoded when a REX prefix is present.
1069 let neverHasSideEffects = 1 in
1070 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1071                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1072                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1073 let mayStore = 1 in
1074 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1075                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1076                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1077 let mayLoad = 1,
1078     canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1079 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1080                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1081                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1082
1083 // Moves to and from debug registers
1084 def MOV32rd : I<0x21, MRMDestReg, (outs GR32:$dst), (ins DEBUG_REG:$src),
1085                 "mov{l}\t{$src, $dst|$dst, $src}", []>, TB;
1086 def MOV32dr : I<0x23, MRMSrcReg, (outs DEBUG_REG:$dst), (ins GR32:$src),
1087                 "mov{l}\t{$src, $dst|$dst, $src}", []>, TB;
1088
1089 // Moves to and from control registers
1090 def MOV32rc : I<0x20, MRMDestReg, (outs GR32:$dst), (ins CONTROL_REG_32:$src),
1091                 "mov{q}\t{$src, $dst|$dst, $src}", []>, TB;
1092 def MOV32cr : I<0x22, MRMSrcReg, (outs CONTROL_REG_32:$dst), (ins GR32:$src),
1093                 "mov{q}\t{$src, $dst|$dst, $src}", []>, TB;
1094
1095 //===----------------------------------------------------------------------===//
1096 //  Fixed-Register Multiplication and Division Instructions...
1097 //
1098
1099 // Extra precision multiplication
1100 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
1101 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
1102                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
1103                // This probably ought to be moved to a def : Pat<> if the
1104                // syntax can be accepted.
1105                [(set AL, (mul AL, GR8:$src)),
1106                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
1107
1108 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
1109 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
1110                "mul{w}\t$src",
1111                []>, OpSize;    // AX,DX = AX*GR16
1112
1113 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
1114 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
1115                "mul{l}\t$src",
1116                []>; // EAX,EDX = EAX*GR32
1117
1118 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
1119 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
1120                "mul{b}\t$src",
1121                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
1122                // This probably ought to be moved to a def : Pat<> if the
1123                // syntax can be accepted.
1124                [(set AL, (mul AL, (loadi8 addr:$src))),
1125                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
1126
1127 let mayLoad = 1, neverHasSideEffects = 1 in {
1128 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
1129 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
1130                "mul{w}\t$src",
1131                []>, OpSize; // AX,DX = AX*[mem16]
1132
1133 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
1134 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
1135               "mul{l}\t$src",
1136               []>;          // EAX,EDX = EAX*[mem32]
1137 }
1138
1139 let neverHasSideEffects = 1 in {
1140 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
1141 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
1142               // AL,AH = AL*GR8
1143 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
1144 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
1145               OpSize;    // AX,DX = AX*GR16
1146 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
1147 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
1148               // EAX,EDX = EAX*GR32
1149 let mayLoad = 1 in {
1150 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
1151 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
1152                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
1153 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
1154 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
1155                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
1156 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
1157 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
1158                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
1159 }
1160 } // neverHasSideEffects
1161
1162 // unsigned division/remainder
1163 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
1164 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
1165                "div{b}\t$src", []>;
1166 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
1167 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
1168                "div{w}\t$src", []>, OpSize;
1169 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
1170 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
1171                "div{l}\t$src", []>;
1172 let mayLoad = 1 in {
1173 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
1174 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
1175                "div{b}\t$src", []>;
1176 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
1177 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
1178                "div{w}\t$src", []>, OpSize;
1179 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
1180                                                     // EDX:EAX/[mem32] = EAX,EDX
1181 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
1182                "div{l}\t$src", []>;
1183 }
1184
1185 // Signed division/remainder.
1186 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
1187 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
1188                "idiv{b}\t$src", []>;
1189 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
1190 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
1191                "idiv{w}\t$src", []>, OpSize;
1192 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
1193 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
1194                "idiv{l}\t$src", []>;
1195 let mayLoad = 1, mayLoad = 1 in {
1196 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
1197 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
1198                "idiv{b}\t$src", []>;
1199 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
1200 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
1201                "idiv{w}\t$src", []>, OpSize;
1202 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
1203 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
1204                                                     // EDX:EAX/[mem32] = EAX,EDX
1205                "idiv{l}\t$src", []>;
1206 }
1207
1208 //===----------------------------------------------------------------------===//
1209 //  Two address Instructions.
1210 //
1211 let isTwoAddress = 1 in {
1212
1213 // Conditional moves
1214 let Uses = [EFLAGS] in {
1215
1216 // X86 doesn't have 8-bit conditional moves. Use a customInserter to
1217 // emit control flow. An alternative to this is to mark i8 SELECT as Promote,
1218 // however that requires promoting the operands, and can induce additional
1219 // i8 register pressure. Note that CMOV_GR8 is conservatively considered to
1220 // clobber EFLAGS, because if one of the operands is zero, the expansion
1221 // could involve an xor.
1222 let usesCustomInserter = 1, isTwoAddress = 0, Defs = [EFLAGS] in
1223 def CMOV_GR8 : I<0, Pseudo,
1224                  (outs GR8:$dst), (ins GR8:$src1, GR8:$src2, i8imm:$cond),
1225                  "#CMOV_GR8 PSEUDO!",
1226                  [(set GR8:$dst, (X86cmov GR8:$src1, GR8:$src2,
1227                                           imm:$cond, EFLAGS))]>;
1228
1229 let isCommutable = 1 in {
1230 def CMOVB16rr : I<0x42, MRMSrcReg,       // if <u, GR16 = GR16
1231                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1232                   "cmovb{w}\t{$src2, $dst|$dst, $src2}",
1233                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1234                                    X86_COND_B, EFLAGS))]>,
1235                   TB, OpSize;
1236 def CMOVB32rr : I<0x42, MRMSrcReg,       // if <u, GR32 = GR32
1237                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1238                   "cmovb{l}\t{$src2, $dst|$dst, $src2}",
1239                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1240                                    X86_COND_B, EFLAGS))]>,
1241                    TB;
1242 def CMOVAE16rr: I<0x43, MRMSrcReg,       // if >=u, GR16 = GR16
1243                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1244                   "cmovae{w}\t{$src2, $dst|$dst, $src2}",
1245                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1246                                    X86_COND_AE, EFLAGS))]>,
1247                    TB, OpSize;
1248 def CMOVAE32rr: I<0x43, MRMSrcReg,       // if >=u, GR32 = GR32
1249                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1250                   "cmovae{l}\t{$src2, $dst|$dst, $src2}",
1251                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1252                                    X86_COND_AE, EFLAGS))]>,
1253                    TB;
1254 def CMOVE16rr : I<0x44, MRMSrcReg,       // if ==, GR16 = GR16
1255                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1256                   "cmove{w}\t{$src2, $dst|$dst, $src2}",
1257                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1258                                    X86_COND_E, EFLAGS))]>,
1259                    TB, OpSize;
1260 def CMOVE32rr : I<0x44, MRMSrcReg,       // if ==, GR32 = GR32
1261                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1262                   "cmove{l}\t{$src2, $dst|$dst, $src2}",
1263                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1264                                    X86_COND_E, EFLAGS))]>,
1265                    TB;
1266 def CMOVNE16rr: I<0x45, MRMSrcReg,       // if !=, GR16 = GR16
1267                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1268                   "cmovne{w}\t{$src2, $dst|$dst, $src2}",
1269                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1270                                    X86_COND_NE, EFLAGS))]>,
1271                    TB, OpSize;
1272 def CMOVNE32rr: I<0x45, MRMSrcReg,       // if !=, GR32 = GR32
1273                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1274                   "cmovne{l}\t{$src2, $dst|$dst, $src2}",
1275                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1276                                    X86_COND_NE, EFLAGS))]>,
1277                    TB;
1278 def CMOVBE16rr: I<0x46, MRMSrcReg,       // if <=u, GR16 = GR16
1279                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1280                   "cmovbe{w}\t{$src2, $dst|$dst, $src2}",
1281                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1282                                    X86_COND_BE, EFLAGS))]>,
1283                    TB, OpSize;
1284 def CMOVBE32rr: I<0x46, MRMSrcReg,       // if <=u, GR32 = GR32
1285                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1286                   "cmovbe{l}\t{$src2, $dst|$dst, $src2}",
1287                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1288                                    X86_COND_BE, EFLAGS))]>,
1289                    TB;
1290 def CMOVA16rr : I<0x47, MRMSrcReg,       // if >u, GR16 = GR16
1291                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1292                   "cmova{w}\t{$src2, $dst|$dst, $src2}",
1293                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1294                                    X86_COND_A, EFLAGS))]>,
1295                    TB, OpSize;
1296 def CMOVA32rr : I<0x47, MRMSrcReg,       // if >u, GR32 = GR32
1297                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1298                   "cmova{l}\t{$src2, $dst|$dst, $src2}",
1299                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1300                                    X86_COND_A, EFLAGS))]>,
1301                    TB;
1302 def CMOVL16rr : I<0x4C, MRMSrcReg,       // if <s, GR16 = GR16
1303                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1304                   "cmovl{w}\t{$src2, $dst|$dst, $src2}",
1305                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1306                                    X86_COND_L, EFLAGS))]>,
1307                    TB, OpSize;
1308 def CMOVL32rr : I<0x4C, MRMSrcReg,       // if <s, GR32 = GR32
1309                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1310                   "cmovl{l}\t{$src2, $dst|$dst, $src2}",
1311                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1312                                    X86_COND_L, EFLAGS))]>,
1313                    TB;
1314 def CMOVGE16rr: I<0x4D, MRMSrcReg,       // if >=s, GR16 = GR16
1315                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1316                   "cmovge{w}\t{$src2, $dst|$dst, $src2}",
1317                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1318                                    X86_COND_GE, EFLAGS))]>,
1319                    TB, OpSize;
1320 def CMOVGE32rr: I<0x4D, MRMSrcReg,       // if >=s, GR32 = GR32
1321                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1322                   "cmovge{l}\t{$src2, $dst|$dst, $src2}",
1323                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1324                                    X86_COND_GE, EFLAGS))]>,
1325                    TB;
1326 def CMOVLE16rr: I<0x4E, MRMSrcReg,       // if <=s, GR16 = GR16
1327                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1328                   "cmovle{w}\t{$src2, $dst|$dst, $src2}",
1329                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1330                                    X86_COND_LE, EFLAGS))]>,
1331                    TB, OpSize;
1332 def CMOVLE32rr: I<0x4E, MRMSrcReg,       // if <=s, GR32 = GR32
1333                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1334                   "cmovle{l}\t{$src2, $dst|$dst, $src2}",
1335                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1336                                    X86_COND_LE, EFLAGS))]>,
1337                    TB;
1338 def CMOVG16rr : I<0x4F, MRMSrcReg,       // if >s, GR16 = GR16
1339                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1340                   "cmovg{w}\t{$src2, $dst|$dst, $src2}",
1341                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1342                                    X86_COND_G, EFLAGS))]>,
1343                    TB, OpSize;
1344 def CMOVG32rr : I<0x4F, MRMSrcReg,       // if >s, GR32 = GR32
1345                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1346                   "cmovg{l}\t{$src2, $dst|$dst, $src2}",
1347                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1348                                    X86_COND_G, EFLAGS))]>,
1349                    TB;
1350 def CMOVS16rr : I<0x48, MRMSrcReg,       // if signed, GR16 = GR16
1351                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1352                   "cmovs{w}\t{$src2, $dst|$dst, $src2}",
1353                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1354                                    X86_COND_S, EFLAGS))]>,
1355                   TB, OpSize;
1356 def CMOVS32rr : I<0x48, MRMSrcReg,       // if signed, GR32 = GR32
1357                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1358                   "cmovs{l}\t{$src2, $dst|$dst, $src2}",
1359                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1360                                    X86_COND_S, EFLAGS))]>,
1361                   TB;
1362 def CMOVNS16rr: I<0x49, MRMSrcReg,       // if !signed, GR16 = GR16
1363                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1364                   "cmovns{w}\t{$src2, $dst|$dst, $src2}",
1365                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1366                                    X86_COND_NS, EFLAGS))]>,
1367                   TB, OpSize;
1368 def CMOVNS32rr: I<0x49, MRMSrcReg,       // if !signed, GR32 = GR32
1369                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1370                   "cmovns{l}\t{$src2, $dst|$dst, $src2}",
1371                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1372                                    X86_COND_NS, EFLAGS))]>,
1373                   TB;
1374 def CMOVP16rr : I<0x4A, MRMSrcReg,       // if parity, GR16 = GR16
1375                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1376                   "cmovp{w}\t{$src2, $dst|$dst, $src2}",
1377                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1378                                    X86_COND_P, EFLAGS))]>,
1379                   TB, OpSize;
1380 def CMOVP32rr : I<0x4A, MRMSrcReg,       // if parity, GR32 = GR32
1381                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1382                   "cmovp{l}\t{$src2, $dst|$dst, $src2}",
1383                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1384                                    X86_COND_P, EFLAGS))]>,
1385                   TB;
1386 def CMOVNP16rr : I<0x4B, MRMSrcReg,       // if !parity, GR16 = GR16
1387                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1388                   "cmovnp{w}\t{$src2, $dst|$dst, $src2}",
1389                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1390                                     X86_COND_NP, EFLAGS))]>,
1391                   TB, OpSize;
1392 def CMOVNP32rr : I<0x4B, MRMSrcReg,       // if !parity, GR32 = GR32
1393                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1394                   "cmovnp{l}\t{$src2, $dst|$dst, $src2}",
1395                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1396                                     X86_COND_NP, EFLAGS))]>,
1397                   TB;
1398 def CMOVO16rr : I<0x40, MRMSrcReg,       // if overflow, GR16 = GR16
1399                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1400                   "cmovo{w}\t{$src2, $dst|$dst, $src2}",
1401                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1402                                    X86_COND_O, EFLAGS))]>,
1403                   TB, OpSize;
1404 def CMOVO32rr : I<0x40, MRMSrcReg,       // if overflow, GR32 = GR32
1405                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1406                   "cmovo{l}\t{$src2, $dst|$dst, $src2}",
1407                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1408                                    X86_COND_O, EFLAGS))]>,
1409                   TB;
1410 def CMOVNO16rr : I<0x41, MRMSrcReg,       // if !overflow, GR16 = GR16
1411                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1412                   "cmovno{w}\t{$src2, $dst|$dst, $src2}",
1413                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1414                                     X86_COND_NO, EFLAGS))]>,
1415                   TB, OpSize;
1416 def CMOVNO32rr : I<0x41, MRMSrcReg,       // if !overflow, GR32 = GR32
1417                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1418                   "cmovno{l}\t{$src2, $dst|$dst, $src2}",
1419                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1420                                     X86_COND_NO, EFLAGS))]>,
1421                   TB;
1422 } // isCommutable = 1
1423
1424 def CMOVB16rm : I<0x42, MRMSrcMem,       // if <u, GR16 = [mem16]
1425                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1426                   "cmovb{w}\t{$src2, $dst|$dst, $src2}",
1427                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1428                                    X86_COND_B, EFLAGS))]>,
1429                   TB, OpSize;
1430 def CMOVB32rm : I<0x42, MRMSrcMem,       // if <u, GR32 = [mem32]
1431                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1432                   "cmovb{l}\t{$src2, $dst|$dst, $src2}",
1433                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1434                                    X86_COND_B, EFLAGS))]>,
1435                    TB;
1436 def CMOVAE16rm: I<0x43, MRMSrcMem,       // if >=u, GR16 = [mem16]
1437                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1438                   "cmovae{w}\t{$src2, $dst|$dst, $src2}",
1439                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1440                                    X86_COND_AE, EFLAGS))]>,
1441                    TB, OpSize;
1442 def CMOVAE32rm: I<0x43, MRMSrcMem,       // if >=u, GR32 = [mem32]
1443                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1444                   "cmovae{l}\t{$src2, $dst|$dst, $src2}",
1445                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1446                                    X86_COND_AE, EFLAGS))]>,
1447                    TB;
1448 def CMOVE16rm : I<0x44, MRMSrcMem,       // if ==, GR16 = [mem16]
1449                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1450                   "cmove{w}\t{$src2, $dst|$dst, $src2}",
1451                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1452                                    X86_COND_E, EFLAGS))]>,
1453                    TB, OpSize;
1454 def CMOVE32rm : I<0x44, MRMSrcMem,       // if ==, GR32 = [mem32]
1455                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1456                   "cmove{l}\t{$src2, $dst|$dst, $src2}",
1457                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1458                                    X86_COND_E, EFLAGS))]>,
1459                    TB;
1460 def CMOVNE16rm: I<0x45, MRMSrcMem,       // if !=, GR16 = [mem16]
1461                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1462                   "cmovne{w}\t{$src2, $dst|$dst, $src2}",
1463                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1464                                    X86_COND_NE, EFLAGS))]>,
1465                    TB, OpSize;
1466 def CMOVNE32rm: I<0x45, MRMSrcMem,       // if !=, GR32 = [mem32]
1467                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1468                   "cmovne{l}\t{$src2, $dst|$dst, $src2}",
1469                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1470                                    X86_COND_NE, EFLAGS))]>,
1471                    TB;
1472 def CMOVBE16rm: I<0x46, MRMSrcMem,       // if <=u, GR16 = [mem16]
1473                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1474                   "cmovbe{w}\t{$src2, $dst|$dst, $src2}",
1475                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1476                                    X86_COND_BE, EFLAGS))]>,
1477                    TB, OpSize;
1478 def CMOVBE32rm: I<0x46, MRMSrcMem,       // if <=u, GR32 = [mem32]
1479                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1480                   "cmovbe{l}\t{$src2, $dst|$dst, $src2}",
1481                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1482                                    X86_COND_BE, EFLAGS))]>,
1483                    TB;
1484 def CMOVA16rm : I<0x47, MRMSrcMem,       // if >u, GR16 = [mem16]
1485                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1486                   "cmova{w}\t{$src2, $dst|$dst, $src2}",
1487                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1488                                    X86_COND_A, EFLAGS))]>,
1489                    TB, OpSize;
1490 def CMOVA32rm : I<0x47, MRMSrcMem,       // if >u, GR32 = [mem32]
1491                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1492                   "cmova{l}\t{$src2, $dst|$dst, $src2}",
1493                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1494                                    X86_COND_A, EFLAGS))]>,
1495                    TB;
1496 def CMOVL16rm : I<0x4C, MRMSrcMem,       // if <s, GR16 = [mem16]
1497                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1498                   "cmovl{w}\t{$src2, $dst|$dst, $src2}",
1499                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1500                                    X86_COND_L, EFLAGS))]>,
1501                    TB, OpSize;
1502 def CMOVL32rm : I<0x4C, MRMSrcMem,       // if <s, GR32 = [mem32]
1503                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1504                   "cmovl{l}\t{$src2, $dst|$dst, $src2}",
1505                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1506                                    X86_COND_L, EFLAGS))]>,
1507                    TB;
1508 def CMOVGE16rm: I<0x4D, MRMSrcMem,       // if >=s, GR16 = [mem16]
1509                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1510                   "cmovge{w}\t{$src2, $dst|$dst, $src2}",
1511                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1512                                    X86_COND_GE, EFLAGS))]>,
1513                    TB, OpSize;
1514 def CMOVGE32rm: I<0x4D, MRMSrcMem,       // if >=s, GR32 = [mem32]
1515                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1516                   "cmovge{l}\t{$src2, $dst|$dst, $src2}",
1517                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1518                                    X86_COND_GE, EFLAGS))]>,
1519                    TB;
1520 def CMOVLE16rm: I<0x4E, MRMSrcMem,       // if <=s, GR16 = [mem16]
1521                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1522                   "cmovle{w}\t{$src2, $dst|$dst, $src2}",
1523                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1524                                    X86_COND_LE, EFLAGS))]>,
1525                    TB, OpSize;
1526 def CMOVLE32rm: I<0x4E, MRMSrcMem,       // if <=s, GR32 = [mem32]
1527                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1528                   "cmovle{l}\t{$src2, $dst|$dst, $src2}",
1529                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1530                                    X86_COND_LE, EFLAGS))]>,
1531                    TB;
1532 def CMOVG16rm : I<0x4F, MRMSrcMem,       // if >s, GR16 = [mem16]
1533                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1534                   "cmovg{w}\t{$src2, $dst|$dst, $src2}",
1535                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1536                                    X86_COND_G, EFLAGS))]>,
1537                    TB, OpSize;
1538 def CMOVG32rm : I<0x4F, MRMSrcMem,       // if >s, GR32 = [mem32]
1539                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1540                   "cmovg{l}\t{$src2, $dst|$dst, $src2}",
1541                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1542                                    X86_COND_G, EFLAGS))]>,
1543                    TB;
1544 def CMOVS16rm : I<0x48, MRMSrcMem,       // if signed, GR16 = [mem16]
1545                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1546                   "cmovs{w}\t{$src2, $dst|$dst, $src2}",
1547                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1548                                    X86_COND_S, EFLAGS))]>,
1549                   TB, OpSize;
1550 def CMOVS32rm : I<0x48, MRMSrcMem,       // if signed, GR32 = [mem32]
1551                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1552                   "cmovs{l}\t{$src2, $dst|$dst, $src2}",
1553                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1554                                    X86_COND_S, EFLAGS))]>,
1555                   TB;
1556 def CMOVNS16rm: I<0x49, MRMSrcMem,       // if !signed, GR16 = [mem16]
1557                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1558                   "cmovns{w}\t{$src2, $dst|$dst, $src2}",
1559                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1560                                    X86_COND_NS, EFLAGS))]>,
1561                   TB, OpSize;
1562 def CMOVNS32rm: I<0x49, MRMSrcMem,       // if !signed, GR32 = [mem32]
1563                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1564                   "cmovns{l}\t{$src2, $dst|$dst, $src2}",
1565                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1566                                    X86_COND_NS, EFLAGS))]>,
1567                   TB;
1568 def CMOVP16rm : I<0x4A, MRMSrcMem,       // if parity, GR16 = [mem16]
1569                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1570                   "cmovp{w}\t{$src2, $dst|$dst, $src2}",
1571                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1572                                    X86_COND_P, EFLAGS))]>,
1573                   TB, OpSize;
1574 def CMOVP32rm : I<0x4A, MRMSrcMem,       // if parity, GR32 = [mem32]
1575                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1576                   "cmovp{l}\t{$src2, $dst|$dst, $src2}",
1577                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1578                                    X86_COND_P, EFLAGS))]>,
1579                   TB;
1580 def CMOVNP16rm : I<0x4B, MRMSrcMem,       // if !parity, GR16 = [mem16]
1581                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1582                   "cmovnp{w}\t{$src2, $dst|$dst, $src2}",
1583                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1584                                     X86_COND_NP, EFLAGS))]>,
1585                   TB, OpSize;
1586 def CMOVNP32rm : I<0x4B, MRMSrcMem,       // if !parity, GR32 = [mem32]
1587                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1588                   "cmovnp{l}\t{$src2, $dst|$dst, $src2}",
1589                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1590                                     X86_COND_NP, EFLAGS))]>,
1591                   TB;
1592 def CMOVO16rm : I<0x40, MRMSrcMem,       // if overflow, GR16 = [mem16]
1593                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1594                   "cmovo{w}\t{$src2, $dst|$dst, $src2}",
1595                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1596                                    X86_COND_O, EFLAGS))]>,
1597                   TB, OpSize;
1598 def CMOVO32rm : I<0x40, MRMSrcMem,       // if overflow, GR32 = [mem32]
1599                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1600                   "cmovo{l}\t{$src2, $dst|$dst, $src2}",
1601                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1602                                    X86_COND_O, EFLAGS))]>,
1603                   TB;
1604 def CMOVNO16rm : I<0x41, MRMSrcMem,       // if !overflow, GR16 = [mem16]
1605                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1606                   "cmovno{w}\t{$src2, $dst|$dst, $src2}",
1607                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1608                                     X86_COND_NO, EFLAGS))]>,
1609                   TB, OpSize;
1610 def CMOVNO32rm : I<0x41, MRMSrcMem,       // if !overflow, GR32 = [mem32]
1611                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1612                   "cmovno{l}\t{$src2, $dst|$dst, $src2}",
1613                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1614                                     X86_COND_NO, EFLAGS))]>,
1615                   TB;
1616 } // Uses = [EFLAGS]
1617
1618
1619 // unary instructions
1620 let CodeSize = 2 in {
1621 let Defs = [EFLAGS] in {
1622 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src), "neg{b}\t$dst",
1623                [(set GR8:$dst, (ineg GR8:$src)),
1624                 (implicit EFLAGS)]>;
1625 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src), "neg{w}\t$dst",
1626                [(set GR16:$dst, (ineg GR16:$src)),
1627                 (implicit EFLAGS)]>, OpSize;
1628 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src), "neg{l}\t$dst",
1629                [(set GR32:$dst, (ineg GR32:$src)),
1630                 (implicit EFLAGS)]>;
1631 let isTwoAddress = 0 in {
1632   def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst), "neg{b}\t$dst",
1633                  [(store (ineg (loadi8 addr:$dst)), addr:$dst),
1634                   (implicit EFLAGS)]>;
1635   def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst), "neg{w}\t$dst",
1636                  [(store (ineg (loadi16 addr:$dst)), addr:$dst),
1637                   (implicit EFLAGS)]>, OpSize;
1638   def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst), "neg{l}\t$dst",
1639                  [(store (ineg (loadi32 addr:$dst)), addr:$dst),
1640                   (implicit EFLAGS)]>;
1641 }
1642 } // Defs = [EFLAGS]
1643
1644 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
1645 let AddedComplexity = 15 in {
1646 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src), "not{b}\t$dst",
1647                [(set GR8:$dst, (not GR8:$src))]>;
1648 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src), "not{w}\t$dst",
1649                [(set GR16:$dst, (not GR16:$src))]>, OpSize;
1650 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src), "not{l}\t$dst",
1651                [(set GR32:$dst, (not GR32:$src))]>;
1652 }
1653 let isTwoAddress = 0 in {
1654   def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst), "not{b}\t$dst",
1655                  [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
1656   def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst), "not{w}\t$dst",
1657                  [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1658   def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst), "not{l}\t$dst",
1659                  [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
1660 }
1661 } // CodeSize
1662
1663 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
1664 let Defs = [EFLAGS] in {
1665 let CodeSize = 2 in
1666 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src), "inc{b}\t$dst",
1667                [(set GR8:$dst, (add GR8:$src, 1)),
1668                 (implicit EFLAGS)]>;
1669 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
1670 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src),
1671                "inc{w}\t$dst",
1672                [(set GR16:$dst, (add GR16:$src, 1)),
1673                 (implicit EFLAGS)]>,
1674              OpSize, Requires<[In32BitMode]>;
1675 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src),
1676                "inc{l}\t$dst",
1677                [(set GR32:$dst, (add GR32:$src, 1)),
1678                 (implicit EFLAGS)]>, Requires<[In32BitMode]>;
1679 }
1680 let isTwoAddress = 0, CodeSize = 2 in {
1681   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
1682                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
1683                 (implicit EFLAGS)]>;
1684   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
1685                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
1686                 (implicit EFLAGS)]>,
1687                OpSize, Requires<[In32BitMode]>;
1688   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
1689                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
1690                 (implicit EFLAGS)]>,
1691                Requires<[In32BitMode]>;
1692 }
1693
1694 let CodeSize = 2 in
1695 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src), "dec{b}\t$dst",
1696                [(set GR8:$dst, (add GR8:$src, -1)),
1697                 (implicit EFLAGS)]>;
1698 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
1699 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src),
1700                "dec{w}\t$dst",
1701                [(set GR16:$dst, (add GR16:$src, -1)),
1702                 (implicit EFLAGS)]>,
1703              OpSize, Requires<[In32BitMode]>;
1704 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src),
1705                "dec{l}\t$dst",
1706                [(set GR32:$dst, (add GR32:$src, -1)),
1707                 (implicit EFLAGS)]>, Requires<[In32BitMode]>;
1708 }
1709
1710 let isTwoAddress = 0, CodeSize = 2 in {
1711   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
1712                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
1713                 (implicit EFLAGS)]>;
1714   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
1715                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
1716                 (implicit EFLAGS)]>,
1717                OpSize, Requires<[In32BitMode]>;
1718   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
1719                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
1720                 (implicit EFLAGS)]>,
1721                Requires<[In32BitMode]>;
1722 }
1723 } // Defs = [EFLAGS]
1724
1725 // Logical operators...
1726 let Defs = [EFLAGS] in {
1727 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
1728 def AND8rr   : I<0x20, MRMDestReg,
1729                 (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1730                 "and{b}\t{$src2, $dst|$dst, $src2}",
1731                 [(set GR8:$dst, (and GR8:$src1, GR8:$src2)),
1732                  (implicit EFLAGS)]>;
1733 def AND16rr  : I<0x21, MRMDestReg,
1734                  (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1735                  "and{w}\t{$src2, $dst|$dst, $src2}",
1736                  [(set GR16:$dst, (and GR16:$src1, GR16:$src2)),
1737                   (implicit EFLAGS)]>, OpSize;
1738 def AND32rr  : I<0x21, MRMDestReg,
1739                  (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1740                  "and{l}\t{$src2, $dst|$dst, $src2}",
1741                  [(set GR32:$dst, (and GR32:$src1, GR32:$src2)),
1742                   (implicit EFLAGS)]>;
1743 }
1744
1745 // AND instructions with the destination register in REG and the source register
1746 //   in R/M.  Included for the disassembler.
1747 def AND8rr_REV : I<0x22, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1748                   "and{b}\t{$src2, $dst|$dst, $src2}", []>;
1749 def AND16rr_REV : I<0x23, MRMSrcReg, (outs GR16:$dst),
1750                     (ins GR16:$src1, GR16:$src2),
1751                    "and{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1752 def AND32rr_REV : I<0x23, MRMSrcReg, (outs GR32:$dst),
1753                     (ins GR32:$src1, GR32:$src2),
1754                    "and{l}\t{$src2, $dst|$dst, $src2}", []>;
1755
1756 def AND8rm   : I<0x22, MRMSrcMem,
1757                  (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1758                  "and{b}\t{$src2, $dst|$dst, $src2}",
1759                 [(set GR8:$dst, (and GR8:$src1, (loadi8 addr:$src2))),
1760                  (implicit EFLAGS)]>;
1761 def AND16rm  : I<0x23, MRMSrcMem,
1762                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1763                  "and{w}\t{$src2, $dst|$dst, $src2}",
1764                 [(set GR16:$dst, (and GR16:$src1, (loadi16 addr:$src2))),
1765                  (implicit EFLAGS)]>, OpSize;
1766 def AND32rm  : I<0x23, MRMSrcMem,
1767                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1768                  "and{l}\t{$src2, $dst|$dst, $src2}",
1769                 [(set GR32:$dst, (and GR32:$src1, (loadi32 addr:$src2))),
1770                  (implicit EFLAGS)]>;
1771
1772 def AND8ri   : Ii8<0x80, MRM4r,
1773                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
1774                    "and{b}\t{$src2, $dst|$dst, $src2}",
1775                    [(set GR8:$dst, (and GR8:$src1, imm:$src2)),
1776                     (implicit EFLAGS)]>;
1777 def AND16ri  : Ii16<0x81, MRM4r,
1778                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1779                     "and{w}\t{$src2, $dst|$dst, $src2}",
1780                     [(set GR16:$dst, (and GR16:$src1, imm:$src2)),
1781                      (implicit EFLAGS)]>, OpSize;
1782 def AND32ri  : Ii32<0x81, MRM4r,
1783                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1784                     "and{l}\t{$src2, $dst|$dst, $src2}",
1785                     [(set GR32:$dst, (and GR32:$src1, imm:$src2)),
1786                      (implicit EFLAGS)]>;
1787 def AND16ri8 : Ii8<0x83, MRM4r,
1788                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1789                    "and{w}\t{$src2, $dst|$dst, $src2}",
1790                    [(set GR16:$dst, (and GR16:$src1, i16immSExt8:$src2)),
1791                     (implicit EFLAGS)]>,
1792                    OpSize;
1793 def AND32ri8 : Ii8<0x83, MRM4r,
1794                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1795                    "and{l}\t{$src2, $dst|$dst, $src2}",
1796                    [(set GR32:$dst, (and GR32:$src1, i32immSExt8:$src2)),
1797                     (implicit EFLAGS)]>;
1798
1799 let isTwoAddress = 0 in {
1800   def AND8mr   : I<0x20, MRMDestMem,
1801                    (outs), (ins i8mem :$dst, GR8 :$src),
1802                    "and{b}\t{$src, $dst|$dst, $src}",
1803                    [(store (and (load addr:$dst), GR8:$src), addr:$dst),
1804                     (implicit EFLAGS)]>;
1805   def AND16mr  : I<0x21, MRMDestMem,
1806                    (outs), (ins i16mem:$dst, GR16:$src),
1807                    "and{w}\t{$src, $dst|$dst, $src}",
1808                    [(store (and (load addr:$dst), GR16:$src), addr:$dst),
1809                     (implicit EFLAGS)]>,
1810                    OpSize;
1811   def AND32mr  : I<0x21, MRMDestMem,
1812                    (outs), (ins i32mem:$dst, GR32:$src),
1813                    "and{l}\t{$src, $dst|$dst, $src}",
1814                    [(store (and (load addr:$dst), GR32:$src), addr:$dst),
1815                     (implicit EFLAGS)]>;
1816   def AND8mi   : Ii8<0x80, MRM4m,
1817                      (outs), (ins i8mem :$dst, i8imm :$src),
1818                      "and{b}\t{$src, $dst|$dst, $src}",
1819                       [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst),
1820                        (implicit EFLAGS)]>;
1821   def AND16mi  : Ii16<0x81, MRM4m,
1822                       (outs), (ins i16mem:$dst, i16imm:$src),
1823                       "and{w}\t{$src, $dst|$dst, $src}",
1824                       [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst),
1825                        (implicit EFLAGS)]>,
1826                       OpSize;
1827   def AND32mi  : Ii32<0x81, MRM4m,
1828                       (outs), (ins i32mem:$dst, i32imm:$src),
1829                       "and{l}\t{$src, $dst|$dst, $src}",
1830                       [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst),
1831                        (implicit EFLAGS)]>;
1832   def AND16mi8 : Ii8<0x83, MRM4m,
1833                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1834                      "and{w}\t{$src, $dst|$dst, $src}",
1835                 [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst),
1836                  (implicit EFLAGS)]>,
1837                      OpSize;
1838   def AND32mi8 : Ii8<0x83, MRM4m,
1839                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1840                      "and{l}\t{$src, $dst|$dst, $src}",
1841                 [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst),
1842                  (implicit EFLAGS)]>;
1843
1844   def AND8i8 : Ii8<0x24, RawFrm, (outs), (ins i8imm:$src),
1845                    "and{b}\t{$src, %al|%al, $src}", []>;
1846   def AND16i16 : Ii16<0x25, RawFrm, (outs), (ins i16imm:$src),
1847                       "and{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1848   def AND32i32 : Ii32<0x25, RawFrm, (outs), (ins i32imm:$src),
1849                       "and{l}\t{$src, %eax|%eax, $src}", []>;
1850
1851 }
1852
1853
1854 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
1855 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst),
1856                  (ins GR8 :$src1, GR8 :$src2),
1857                  "or{b}\t{$src2, $dst|$dst, $src2}",
1858                  [(set GR8:$dst, (or GR8:$src1, GR8:$src2)),
1859                   (implicit EFLAGS)]>;
1860 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst),
1861                  (ins GR16:$src1, GR16:$src2),
1862                  "or{w}\t{$src2, $dst|$dst, $src2}",
1863                  [(set GR16:$dst, (or GR16:$src1, GR16:$src2)),
1864                   (implicit EFLAGS)]>, OpSize;
1865 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst),
1866                  (ins GR32:$src1, GR32:$src2),
1867                  "or{l}\t{$src2, $dst|$dst, $src2}",
1868                  [(set GR32:$dst, (or GR32:$src1, GR32:$src2)),
1869                   (implicit EFLAGS)]>;
1870 }
1871
1872 // OR instructions with the destination register in REG and the source register
1873 //   in R/M.  Included for the disassembler.
1874 def OR8rr_REV : I<0x0A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1875                   "or{b}\t{$src2, $dst|$dst, $src2}", []>;
1876 def OR16rr_REV : I<0x0B, MRMSrcReg, (outs GR16:$dst),
1877                    (ins GR16:$src1, GR16:$src2),
1878                    "or{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1879 def OR32rr_REV : I<0x0B, MRMSrcReg, (outs GR32:$dst),
1880                    (ins GR32:$src1, GR32:$src2),
1881                    "or{l}\t{$src2, $dst|$dst, $src2}", []>;
1882
1883 def OR8rm    : I<0x0A, MRMSrcMem , (outs GR8 :$dst),
1884                  (ins GR8 :$src1, i8mem :$src2),
1885                  "or{b}\t{$src2, $dst|$dst, $src2}",
1886                 [(set GR8:$dst, (or GR8:$src1, (load addr:$src2))),
1887                  (implicit EFLAGS)]>;
1888 def OR16rm   : I<0x0B, MRMSrcMem , (outs GR16:$dst),
1889                  (ins GR16:$src1, i16mem:$src2),
1890                  "or{w}\t{$src2, $dst|$dst, $src2}",
1891                 [(set GR16:$dst, (or GR16:$src1, (load addr:$src2))),
1892                  (implicit EFLAGS)]>, OpSize;
1893 def OR32rm   : I<0x0B, MRMSrcMem , (outs GR32:$dst),
1894                  (ins GR32:$src1, i32mem:$src2),
1895                  "or{l}\t{$src2, $dst|$dst, $src2}",
1896                 [(set GR32:$dst, (or GR32:$src1, (load addr:$src2))),
1897                  (implicit EFLAGS)]>;
1898
1899 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst),
1900                     (ins GR8 :$src1, i8imm:$src2),
1901                     "or{b}\t{$src2, $dst|$dst, $src2}",
1902                     [(set GR8:$dst, (or GR8:$src1, imm:$src2)),
1903                      (implicit EFLAGS)]>;
1904 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst),
1905                     (ins GR16:$src1, i16imm:$src2),
1906                     "or{w}\t{$src2, $dst|$dst, $src2}",
1907                     [(set GR16:$dst, (or GR16:$src1, imm:$src2)),
1908                      (implicit EFLAGS)]>, OpSize;
1909 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst),
1910                     (ins GR32:$src1, i32imm:$src2),
1911                     "or{l}\t{$src2, $dst|$dst, $src2}",
1912                     [(set GR32:$dst, (or GR32:$src1, imm:$src2)),
1913                      (implicit EFLAGS)]>;
1914
1915 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst),
1916                    (ins GR16:$src1, i16i8imm:$src2),
1917                    "or{w}\t{$src2, $dst|$dst, $src2}",
1918                    [(set GR16:$dst, (or GR16:$src1, i16immSExt8:$src2)),
1919                     (implicit EFLAGS)]>, OpSize;
1920 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst),
1921                    (ins GR32:$src1, i32i8imm:$src2),
1922                    "or{l}\t{$src2, $dst|$dst, $src2}",
1923                    [(set GR32:$dst, (or GR32:$src1, i32immSExt8:$src2)),
1924                     (implicit EFLAGS)]>;
1925 let isTwoAddress = 0 in {
1926   def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1927                  "or{b}\t{$src, $dst|$dst, $src}",
1928                  [(store (or (load addr:$dst), GR8:$src), addr:$dst),
1929                   (implicit EFLAGS)]>;
1930   def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1931                  "or{w}\t{$src, $dst|$dst, $src}",
1932                  [(store (or (load addr:$dst), GR16:$src), addr:$dst),
1933                   (implicit EFLAGS)]>, OpSize;
1934   def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1935                  "or{l}\t{$src, $dst|$dst, $src}",
1936                  [(store (or (load addr:$dst), GR32:$src), addr:$dst),
1937                   (implicit EFLAGS)]>;
1938   def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1939                  "or{b}\t{$src, $dst|$dst, $src}",
1940                  [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst),
1941                   (implicit EFLAGS)]>;
1942   def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
1943                  "or{w}\t{$src, $dst|$dst, $src}",
1944                  [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst),
1945                   (implicit EFLAGS)]>,
1946                  OpSize;
1947   def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
1948                  "or{l}\t{$src, $dst|$dst, $src}",
1949                  [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst),
1950                   (implicit EFLAGS)]>;
1951   def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
1952                  "or{w}\t{$src, $dst|$dst, $src}",
1953                  [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst),
1954                   (implicit EFLAGS)]>,
1955                      OpSize;
1956   def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
1957                  "or{l}\t{$src, $dst|$dst, $src}",
1958                  [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst),
1959                   (implicit EFLAGS)]>;
1960
1961   def OR8i8 : Ii8 <0x0C, RawFrm, (outs), (ins i8imm:$src),
1962                    "or{b}\t{$src, %al|%al, $src}", []>;
1963   def OR16i16 : Ii16 <0x0D, RawFrm, (outs), (ins i16imm:$src),
1964                       "or{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1965   def OR32i32 : Ii32 <0x0D, RawFrm, (outs), (ins i32imm:$src),
1966                       "or{l}\t{$src, %eax|%eax, $src}", []>;
1967 } // isTwoAddress = 0
1968
1969
1970 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
1971   def XOR8rr   : I<0x30, MRMDestReg,
1972                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1973                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1974                    [(set GR8:$dst, (xor GR8:$src1, GR8:$src2)),
1975                     (implicit EFLAGS)]>;
1976   def XOR16rr  : I<0x31, MRMDestReg,
1977                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1978                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1979                    [(set GR16:$dst, (xor GR16:$src1, GR16:$src2)),
1980                     (implicit EFLAGS)]>, OpSize;
1981   def XOR32rr  : I<0x31, MRMDestReg,
1982                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1983                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1984                    [(set GR32:$dst, (xor GR32:$src1, GR32:$src2)),
1985                     (implicit EFLAGS)]>;
1986 } // isCommutable = 1
1987
1988 // XOR instructions with the destination register in REG and the source register
1989 //   in R/M.  Included for the disassembler.
1990 def XOR8rr_REV : I<0x32, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1991                   "xor{b}\t{$src2, $dst|$dst, $src2}", []>;
1992 def XOR16rr_REV : I<0x33, MRMSrcReg, (outs GR16:$dst),
1993                     (ins GR16:$src1, GR16:$src2),
1994                    "xor{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1995 def XOR32rr_REV : I<0x33, MRMSrcReg, (outs GR32:$dst),
1996                     (ins GR32:$src1, GR32:$src2),
1997                    "xor{l}\t{$src2, $dst|$dst, $src2}", []>;
1998
1999 def XOR8rm   : I<0x32, MRMSrcMem ,
2000                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
2001                  "xor{b}\t{$src2, $dst|$dst, $src2}",
2002                  [(set GR8:$dst, (xor GR8:$src1, (load addr:$src2))),
2003                   (implicit EFLAGS)]>;
2004 def XOR16rm  : I<0x33, MRMSrcMem ,
2005                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
2006                  "xor{w}\t{$src2, $dst|$dst, $src2}",
2007                  [(set GR16:$dst, (xor GR16:$src1, (load addr:$src2))),
2008                   (implicit EFLAGS)]>,
2009                  OpSize;
2010 def XOR32rm  : I<0x33, MRMSrcMem ,
2011                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2012                  "xor{l}\t{$src2, $dst|$dst, $src2}",
2013                  [(set GR32:$dst, (xor GR32:$src1, (load addr:$src2))),
2014                   (implicit EFLAGS)]>;
2015
2016 def XOR8ri   : Ii8<0x80, MRM6r,
2017                    (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
2018                    "xor{b}\t{$src2, $dst|$dst, $src2}",
2019                    [(set GR8:$dst, (xor GR8:$src1, imm:$src2)),
2020                     (implicit EFLAGS)]>;
2021 def XOR16ri  : Ii16<0x81, MRM6r,
2022                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
2023                     "xor{w}\t{$src2, $dst|$dst, $src2}",
2024                     [(set GR16:$dst, (xor GR16:$src1, imm:$src2)),
2025                      (implicit EFLAGS)]>, OpSize;
2026 def XOR32ri  : Ii32<0x81, MRM6r,
2027                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2028                     "xor{l}\t{$src2, $dst|$dst, $src2}",
2029                     [(set GR32:$dst, (xor GR32:$src1, imm:$src2)),
2030                      (implicit EFLAGS)]>;
2031 def XOR16ri8 : Ii8<0x83, MRM6r,
2032                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
2033                    "xor{w}\t{$src2, $dst|$dst, $src2}",
2034                    [(set GR16:$dst, (xor GR16:$src1, i16immSExt8:$src2)),
2035                     (implicit EFLAGS)]>,
2036                    OpSize;
2037 def XOR32ri8 : Ii8<0x83, MRM6r,
2038                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2039                    "xor{l}\t{$src2, $dst|$dst, $src2}",
2040                    [(set GR32:$dst, (xor GR32:$src1, i32immSExt8:$src2)),
2041                     (implicit EFLAGS)]>;
2042
2043 let isTwoAddress = 0 in {
2044   def XOR8mr   : I<0x30, MRMDestMem,
2045                    (outs), (ins i8mem :$dst, GR8 :$src),
2046                    "xor{b}\t{$src, $dst|$dst, $src}",
2047                    [(store (xor (load addr:$dst), GR8:$src), addr:$dst),
2048                     (implicit EFLAGS)]>;
2049   def XOR16mr  : I<0x31, MRMDestMem,
2050                    (outs), (ins i16mem:$dst, GR16:$src),
2051                    "xor{w}\t{$src, $dst|$dst, $src}",
2052                    [(store (xor (load addr:$dst), GR16:$src), addr:$dst),
2053                     (implicit EFLAGS)]>,
2054                    OpSize;
2055   def XOR32mr  : I<0x31, MRMDestMem,
2056                    (outs), (ins i32mem:$dst, GR32:$src),
2057                    "xor{l}\t{$src, $dst|$dst, $src}",
2058                    [(store (xor (load addr:$dst), GR32:$src), addr:$dst),
2059                     (implicit EFLAGS)]>;
2060   def XOR8mi   : Ii8<0x80, MRM6m,
2061                      (outs), (ins i8mem :$dst, i8imm :$src),
2062                      "xor{b}\t{$src, $dst|$dst, $src}",
2063                     [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst),
2064                      (implicit EFLAGS)]>;
2065   def XOR16mi  : Ii16<0x81, MRM6m,
2066                       (outs), (ins i16mem:$dst, i16imm:$src),
2067                       "xor{w}\t{$src, $dst|$dst, $src}",
2068                    [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst),
2069                     (implicit EFLAGS)]>,
2070                       OpSize;
2071   def XOR32mi  : Ii32<0x81, MRM6m,
2072                       (outs), (ins i32mem:$dst, i32imm:$src),
2073                       "xor{l}\t{$src, $dst|$dst, $src}",
2074                    [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst),
2075                     (implicit EFLAGS)]>;
2076   def XOR16mi8 : Ii8<0x83, MRM6m,
2077                      (outs), (ins i16mem:$dst, i16i8imm :$src),
2078                      "xor{w}\t{$src, $dst|$dst, $src}",
2079                  [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst),
2080                   (implicit EFLAGS)]>,
2081                      OpSize;
2082   def XOR32mi8 : Ii8<0x83, MRM6m,
2083                      (outs), (ins i32mem:$dst, i32i8imm :$src),
2084                      "xor{l}\t{$src, $dst|$dst, $src}",
2085                  [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst),
2086                   (implicit EFLAGS)]>;
2087
2088   def XOR8i8 : Ii8 <0x34, RawFrm, (outs), (ins i8imm:$src),
2089                    "xor{b}\t{$src, %al|%al, $src}", []>;
2090   def XOR16i16 : Ii16 <0x35, RawFrm, (outs), (ins i16imm:$src),
2091                         "xor{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
2092   def XOR32i32 : Ii32 <0x35, RawFrm, (outs), (ins i32imm:$src),
2093                         "xor{l}\t{$src, %eax|%eax, $src}", []>;
2094 } // isTwoAddress = 0
2095 } // Defs = [EFLAGS]
2096
2097 // Shift instructions
2098 let Defs = [EFLAGS] in {
2099 let Uses = [CL] in {
2100 def SHL8rCL  : I<0xD2, MRM4r, (outs GR8 :$dst), (ins GR8 :$src),
2101                  "shl{b}\t{%cl, $dst|$dst, CL}",
2102                  [(set GR8:$dst, (shl GR8:$src, CL))]>;
2103 def SHL16rCL : I<0xD3, MRM4r, (outs GR16:$dst), (ins GR16:$src),
2104                  "shl{w}\t{%cl, $dst|$dst, CL}",
2105                  [(set GR16:$dst, (shl GR16:$src, CL))]>, OpSize;
2106 def SHL32rCL : I<0xD3, MRM4r, (outs GR32:$dst), (ins GR32:$src),
2107                  "shl{l}\t{%cl, $dst|$dst, CL}",
2108                  [(set GR32:$dst, (shl GR32:$src, CL))]>;
2109 } // Uses = [CL]
2110
2111 def SHL8ri   : Ii8<0xC0, MRM4r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
2112                    "shl{b}\t{$src2, $dst|$dst, $src2}",
2113                    [(set GR8:$dst, (shl GR8:$src1, (i8 imm:$src2)))]>;
2114 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
2115 def SHL16ri  : Ii8<0xC1, MRM4r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
2116                    "shl{w}\t{$src2, $dst|$dst, $src2}",
2117                    [(set GR16:$dst, (shl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
2118 def SHL32ri  : Ii8<0xC1, MRM4r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
2119                    "shl{l}\t{$src2, $dst|$dst, $src2}",
2120                    [(set GR32:$dst, (shl GR32:$src1, (i8 imm:$src2)))]>;
2121
2122 // NOTE: We don't include patterns for shifts of a register by one, because
2123 // 'add reg,reg' is cheaper.
2124
2125 def SHL8r1   : I<0xD0, MRM4r, (outs GR8:$dst), (ins GR8:$src1),
2126                  "shl{b}\t$dst", []>;
2127 def SHL16r1  : I<0xD1, MRM4r, (outs GR16:$dst), (ins GR16:$src1),
2128                  "shl{w}\t$dst", []>, OpSize;
2129 def SHL32r1  : I<0xD1, MRM4r, (outs GR32:$dst), (ins GR32:$src1),
2130                  "shl{l}\t$dst", []>;
2131
2132 } // isConvertibleToThreeAddress = 1
2133
2134 let isTwoAddress = 0 in {
2135   let Uses = [CL] in {
2136   def SHL8mCL  : I<0xD2, MRM4m, (outs), (ins i8mem :$dst),
2137                    "shl{b}\t{%cl, $dst|$dst, CL}",
2138                    [(store (shl (loadi8 addr:$dst), CL), addr:$dst)]>;
2139   def SHL16mCL : I<0xD3, MRM4m, (outs), (ins i16mem:$dst),
2140                    "shl{w}\t{%cl, $dst|$dst, CL}",
2141                    [(store (shl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
2142   def SHL32mCL : I<0xD3, MRM4m, (outs), (ins i32mem:$dst),
2143                    "shl{l}\t{%cl, $dst|$dst, CL}",
2144                    [(store (shl (loadi32 addr:$dst), CL), addr:$dst)]>;
2145   }
2146   def SHL8mi   : Ii8<0xC0, MRM4m, (outs), (ins i8mem :$dst, i8imm:$src),
2147                      "shl{b}\t{$src, $dst|$dst, $src}",
2148                   [(store (shl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2149   def SHL16mi  : Ii8<0xC1, MRM4m, (outs), (ins i16mem:$dst, i8imm:$src),
2150                      "shl{w}\t{$src, $dst|$dst, $src}",
2151                  [(store (shl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
2152                      OpSize;
2153   def SHL32mi  : Ii8<0xC1, MRM4m, (outs), (ins i32mem:$dst, i8imm:$src),
2154                      "shl{l}\t{$src, $dst|$dst, $src}",
2155                  [(store (shl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2156
2157   // Shift by 1
2158   def SHL8m1   : I<0xD0, MRM4m, (outs), (ins i8mem :$dst),
2159                    "shl{b}\t$dst",
2160                   [(store (shl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
2161   def SHL16m1  : I<0xD1, MRM4m, (outs), (ins i16mem:$dst),
2162                    "shl{w}\t$dst",
2163                  [(store (shl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
2164                      OpSize;
2165   def SHL32m1  : I<0xD1, MRM4m, (outs), (ins i32mem:$dst),
2166                    "shl{l}\t$dst",
2167                  [(store (shl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
2168 }
2169
2170 let Uses = [CL] in {
2171 def SHR8rCL  : I<0xD2, MRM5r, (outs GR8 :$dst), (ins GR8 :$src),
2172                  "shr{b}\t{%cl, $dst|$dst, CL}",
2173                  [(set GR8:$dst, (srl GR8:$src, CL))]>;
2174 def SHR16rCL : I<0xD3, MRM5r, (outs GR16:$dst), (ins GR16:$src),
2175                  "shr{w}\t{%cl, $dst|$dst, CL}",
2176                  [(set GR16:$dst, (srl GR16:$src, CL))]>, OpSize;
2177 def SHR32rCL : I<0xD3, MRM5r, (outs GR32:$dst), (ins GR32:$src),
2178                  "shr{l}\t{%cl, $dst|$dst, CL}",
2179                  [(set GR32:$dst, (srl GR32:$src, CL))]>;
2180 }
2181
2182 def SHR8ri   : Ii8<0xC0, MRM5r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
2183                    "shr{b}\t{$src2, $dst|$dst, $src2}",
2184                    [(set GR8:$dst, (srl GR8:$src1, (i8 imm:$src2)))]>;
2185 def SHR16ri  : Ii8<0xC1, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
2186                    "shr{w}\t{$src2, $dst|$dst, $src2}",
2187                    [(set GR16:$dst, (srl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
2188 def SHR32ri  : Ii8<0xC1, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
2189                    "shr{l}\t{$src2, $dst|$dst, $src2}",
2190                    [(set GR32:$dst, (srl GR32:$src1, (i8 imm:$src2)))]>;
2191
2192 // Shift by 1
2193 def SHR8r1   : I<0xD0, MRM5r, (outs GR8:$dst), (ins GR8:$src1),
2194                  "shr{b}\t$dst",
2195                  [(set GR8:$dst, (srl GR8:$src1, (i8 1)))]>;
2196 def SHR16r1  : I<0xD1, MRM5r, (outs GR16:$dst), (ins GR16:$src1),
2197                  "shr{w}\t$dst",
2198                  [(set GR16:$dst, (srl GR16:$src1, (i8 1)))]>, OpSize;
2199 def SHR32r1  : I<0xD1, MRM5r, (outs GR32:$dst), (ins GR32:$src1),
2200                  "shr{l}\t$dst",
2201                  [(set GR32:$dst, (srl GR32:$src1, (i8 1)))]>;
2202
2203 let isTwoAddress = 0 in {
2204   let Uses = [CL] in {
2205   def SHR8mCL  : I<0xD2, MRM5m, (outs), (ins i8mem :$dst),
2206                    "shr{b}\t{%cl, $dst|$dst, CL}",
2207                    [(store (srl (loadi8 addr:$dst), CL), addr:$dst)]>;
2208   def SHR16mCL : I<0xD3, MRM5m, (outs), (ins i16mem:$dst),
2209                    "shr{w}\t{%cl, $dst|$dst, CL}",
2210                    [(store (srl (loadi16 addr:$dst), CL), addr:$dst)]>,
2211                    OpSize;
2212   def SHR32mCL : I<0xD3, MRM5m, (outs), (ins i32mem:$dst),
2213                    "shr{l}\t{%cl, $dst|$dst, CL}",
2214                    [(store (srl (loadi32 addr:$dst), CL), addr:$dst)]>;
2215   }
2216   def SHR8mi   : Ii8<0xC0, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src),
2217                      "shr{b}\t{$src, $dst|$dst, $src}",
2218                   [(store (srl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2219   def SHR16mi  : Ii8<0xC1, MRM5m, (outs), (ins i16mem:$dst, i8imm:$src),
2220                      "shr{w}\t{$src, $dst|$dst, $src}",
2221                  [(store (srl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
2222                      OpSize;
2223   def SHR32mi  : Ii8<0xC1, MRM5m, (outs), (ins i32mem:$dst, i8imm:$src),
2224                      "shr{l}\t{$src, $dst|$dst, $src}",
2225                  [(store (srl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2226
2227   // Shift by 1
2228   def SHR8m1   : I<0xD0, MRM5m, (outs), (ins i8mem :$dst),
2229                    "shr{b}\t$dst",
2230                   [(store (srl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
2231   def SHR16m1  : I<0xD1, MRM5m, (outs), (ins i16mem:$dst),
2232                    "shr{w}\t$dst",
2233                  [(store (srl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,OpSize;
2234   def SHR32m1  : I<0xD1, MRM5m, (outs), (ins i32mem:$dst),
2235                    "shr{l}\t$dst",
2236                  [(store (srl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
2237 }
2238
2239 let Uses = [CL] in {
2240 def SAR8rCL  : I<0xD2, MRM7r, (outs GR8 :$dst), (ins GR8 :$src),
2241                  "sar{b}\t{%cl, $dst|$dst, CL}",
2242                  [(set GR8:$dst, (sra GR8:$src, CL))]>;
2243 def SAR16rCL : I<0xD3, MRM7r, (outs GR16:$dst), (ins GR16:$src),
2244                  "sar{w}\t{%cl, $dst|$dst, CL}",
2245                  [(set GR16:$dst, (sra GR16:$src, CL))]>, OpSize;
2246 def SAR32rCL : I<0xD3, MRM7r, (outs GR32:$dst), (ins GR32:$src),
2247                  "sar{l}\t{%cl, $dst|$dst, CL}",
2248                  [(set GR32:$dst, (sra GR32:$src, CL))]>;
2249 }
2250
2251 def SAR8ri   : Ii8<0xC0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
2252                    "sar{b}\t{$src2, $dst|$dst, $src2}",
2253                    [(set GR8:$dst, (sra GR8:$src1, (i8 imm:$src2)))]>;
2254 def SAR16ri  : Ii8<0xC1, MRM7r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
2255                    "sar{w}\t{$src2, $dst|$dst, $src2}",
2256                    [(set GR16:$dst, (sra GR16:$src1, (i8 imm:$src2)))]>,
2257                    OpSize;
2258 def SAR32ri  : Ii8<0xC1, MRM7r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
2259                    "sar{l}\t{$src2, $dst|$dst, $src2}",
2260                    [(set GR32:$dst, (sra GR32:$src1, (i8 imm:$src2)))]>;
2261
2262 // Shift by 1
2263 def SAR8r1   : I<0xD0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1),
2264                  "sar{b}\t$dst",
2265                  [(set GR8:$dst, (sra GR8:$src1, (i8 1)))]>;
2266 def SAR16r1  : I<0xD1, MRM7r, (outs GR16:$dst), (ins GR16:$src1),
2267                  "sar{w}\t$dst",
2268                  [(set GR16:$dst, (sra GR16:$src1, (i8 1)))]>, OpSize;
2269 def SAR32r1  : I<0xD1, MRM7r, (outs GR32:$dst), (ins GR32:$src1),
2270                  "sar{l}\t$dst",
2271                  [(set GR32:$dst, (sra GR32:$src1, (i8 1)))]>;
2272
2273 let isTwoAddress = 0 in {
2274   let Uses = [CL] in {
2275   def SAR8mCL  : I<0xD2, MRM7m, (outs), (ins i8mem :$dst),
2276                    "sar{b}\t{%cl, $dst|$dst, CL}",
2277                    [(store (sra (loadi8 addr:$dst), CL), addr:$dst)]>;
2278   def SAR16mCL : I<0xD3, MRM7m, (outs), (ins i16mem:$dst),
2279                    "sar{w}\t{%cl, $dst|$dst, CL}",
2280                    [(store (sra (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
2281   def SAR32mCL : I<0xD3, MRM7m, (outs), (ins i32mem:$dst),
2282                    "sar{l}\t{%cl, $dst|$dst, CL}",
2283                    [(store (sra (loadi32 addr:$dst), CL), addr:$dst)]>;
2284   }
2285   def SAR8mi   : Ii8<0xC0, MRM7m, (outs), (ins i8mem :$dst, i8imm:$src),
2286                      "sar{b}\t{$src, $dst|$dst, $src}",
2287                   [(store (sra (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2288   def SAR16mi  : Ii8<0xC1, MRM7m, (outs), (ins i16mem:$dst, i8imm:$src),
2289                      "sar{w}\t{$src, $dst|$dst, $src}",
2290                  [(store (sra (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
2291                      OpSize;
2292   def SAR32mi  : Ii8<0xC1, MRM7m, (outs), (ins i32mem:$dst, i8imm:$src),
2293                      "sar{l}\t{$src, $dst|$dst, $src}",
2294                  [(store (sra (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2295
2296   // Shift by 1
2297   def SAR8m1   : I<0xD0, MRM7m, (outs), (ins i8mem :$dst),
2298                    "sar{b}\t$dst",
2299                   [(store (sra (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
2300   def SAR16m1  : I<0xD1, MRM7m, (outs), (ins i16mem:$dst),
2301                    "sar{w}\t$dst",
2302                  [(store (sra (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
2303                      OpSize;
2304   def SAR32m1  : I<0xD1, MRM7m, (outs), (ins i32mem:$dst),
2305                    "sar{l}\t$dst",
2306                  [(store (sra (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
2307 }
2308
2309 // Rotate instructions
2310
2311 def RCL8r1 : I<0xD0, MRM2r, (outs GR8:$dst), (ins GR8:$src),
2312                "rcl{b}\t{1, $dst|$dst, 1}", []>;
2313 def RCL8m1 : I<0xD0, MRM2m, (outs i8mem:$dst), (ins i8mem:$src),
2314                "rcl{b}\t{1, $dst|$dst, 1}", []>;
2315 let Uses = [CL] in {
2316 def RCL8rCL : I<0xD2, MRM2r, (outs GR8:$dst), (ins GR8:$src),
2317                 "rcl{b}\t{%cl, $dst|$dst, CL}", []>;
2318 def RCL8mCL : I<0xD2, MRM2m, (outs i8mem:$dst), (ins i8mem:$src),
2319                 "rcl{b}\t{%cl, $dst|$dst, CL}", []>;
2320 }
2321 def RCL8ri : Ii8<0xC0, MRM2r, (outs GR8:$dst), (ins GR8:$src, i8imm:$cnt),
2322                  "rcl{b}\t{$cnt, $dst|$dst, $cnt}", []>;
2323 def RCL8mi : Ii8<0xC0, MRM2m, (outs i8mem:$dst), (ins i8mem:$src, i8imm:$cnt),
2324                  "rcl{b}\t{$cnt, $dst|$dst, $cnt}", []>;
2325
2326 def RCL16r1 : I<0xD1, MRM2r, (outs GR16:$dst), (ins GR16:$src),
2327                 "rcl{w}\t{1, $dst|$dst, 1}", []>, OpSize;
2328 def RCL16m1 : I<0xD1, MRM2m, (outs i16mem:$dst), (ins i16mem:$src),
2329                 "rcl{w}\t{1, $dst|$dst, 1}", []>, OpSize;
2330 let Uses = [CL] in {
2331 def RCL16rCL : I<0xD3, MRM2r, (outs GR16:$dst), (ins GR16:$src),
2332                  "rcl{w}\t{%cl, $dst|$dst, CL}", []>, OpSize;
2333 def RCL16mCL : I<0xD3, MRM2m, (outs i16mem:$dst), (ins i16mem:$src),
2334                  "rcl{w}\t{%cl, $dst|$dst, CL}", []>, OpSize;
2335 }
2336 def RCL16ri : Ii8<0xC1, MRM2r, (outs GR16:$dst), (ins GR16:$src, i8imm:$cnt),
2337                   "rcl{w}\t{$cnt, $dst|$dst, $cnt}", []>, OpSize;
2338 def RCL16mi : Ii8<0xC1, MRM2m, (outs i16mem:$dst),
2339                   (ins i16mem:$src, i8imm:$cnt),
2340                   "rcl{w}\t{$cnt, $dst|$dst, $cnt}", []>, OpSize;
2341
2342 def RCL32r1 : I<0xD1, MRM2r, (outs GR32:$dst), (ins GR32:$src),
2343                 "rcl{l}\t{1, $dst|$dst, 1}", []>;
2344 def RCL32m1 : I<0xD1, MRM2m, (outs i32mem:$dst), (ins i32mem:$src),
2345                 "rcl{l}\t{1, $dst|$dst, 1}", []>;
2346 let Uses = [CL] in {
2347 def RCL32rCL : I<0xD3, MRM2r, (outs GR32:$dst), (ins GR32:$src),
2348                  "rcl{l}\t{%cl, $dst|$dst, CL}", []>;
2349 def RCL32mCL : I<0xD3, MRM2m, (outs i32mem:$dst), (ins i32mem:$src),
2350                  "rcl{l}\t{%cl, $dst|$dst, CL}", []>;
2351 }
2352 def RCL32ri : Ii8<0xC1, MRM2r, (outs GR32:$dst), (ins GR32:$src, i8imm:$cnt),
2353                   "rcl{l}\t{$cnt, $dst|$dst, $cnt}", []>;
2354 def RCL32mi : Ii8<0xC1, MRM2m, (outs i32mem:$dst),
2355                   (ins i32mem:$src, i8imm:$cnt),
2356                   "rcl{l}\t{$cnt, $dst|$dst, $cnt}", []>;
2357
2358 def RCR8r1 : I<0xD0, MRM3r, (outs GR8:$dst), (ins GR8:$src),
2359                "rcr{b}\t{1, $dst|$dst, 1}", []>;
2360 def RCR8m1 : I<0xD0, MRM3m, (outs i8mem:$dst), (ins i8mem:$src),
2361                "rcr{b}\t{1, $dst|$dst, 1}", []>;
2362 let Uses = [CL] in {
2363 def RCR8rCL : I<0xD2, MRM3r, (outs GR8:$dst), (ins GR8:$src),
2364                 "rcr{b}\t{%cl, $dst|$dst, CL}", []>;
2365 def RCR8mCL : I<0xD2, MRM3m, (outs i8mem:$dst), (ins i8mem:$src),
2366                 "rcr{b}\t{%cl, $dst|$dst, CL}", []>;
2367 }
2368 def RCR8ri : Ii8<0xC0, MRM3r, (outs GR8:$dst), (ins GR8:$src, i8imm:$cnt),
2369                  "rcr{b}\t{$cnt, $dst|$dst, $cnt}", []>;
2370 def RCR8mi : Ii8<0xC0, MRM3m, (outs i8mem:$dst), (ins i8mem:$src, i8imm:$cnt),
2371                  "rcr{b}\t{$cnt, $dst|$dst, $cnt}", []>;
2372
2373 def RCR16r1 : I<0xD1, MRM3r, (outs GR16:$dst), (ins GR16:$src),
2374                 "rcr{w}\t{1, $dst|$dst, 1}", []>, OpSize;
2375 def RCR16m1 : I<0xD1, MRM3m, (outs i16mem:$dst), (ins i16mem:$src),
2376                 "rcr{w}\t{1, $dst|$dst, 1}", []>, OpSize;
2377 let Uses = [CL] in {
2378 def RCR16rCL : I<0xD3, MRM3r, (outs GR16:$dst), (ins GR16:$src),
2379                  "rcr{w}\t{%cl, $dst|$dst, CL}", []>, OpSize;
2380 def RCR16mCL : I<0xD3, MRM3m, (outs i16mem:$dst), (ins i16mem:$src),
2381                  "rcr{w}\t{%cl, $dst|$dst, CL}", []>, OpSize;
2382 }
2383 def RCR16ri : Ii8<0xC1, MRM3r, (outs GR16:$dst), (ins GR16:$src, i8imm:$cnt),
2384                   "rcr{w}\t{$cnt, $dst|$dst, $cnt}", []>, OpSize;
2385 def RCR16mi : Ii8<0xC1, MRM3m, (outs i16mem:$dst),
2386                   (ins i16mem:$src, i8imm:$cnt),
2387                   "rcr{w}\t{$cnt, $dst|$dst, $cnt}", []>, OpSize;
2388
2389 def RCR32r1 : I<0xD1, MRM3r, (outs GR32:$dst), (ins GR32:$src),
2390                 "rcr{l}\t{1, $dst|$dst, 1}", []>;
2391 def RCR32m1 : I<0xD1, MRM3m, (outs i32mem:$dst), (ins i32mem:$src),
2392                 "rcr{l}\t{1, $dst|$dst, 1}", []>;
2393 let Uses = [CL] in {
2394 def RCR32rCL : I<0xD3, MRM3r, (outs GR32:$dst), (ins GR32:$src),
2395                  "rcr{l}\t{%cl, $dst|$dst, CL}", []>;
2396 def RCR32mCL : I<0xD3, MRM3m, (outs i32mem:$dst), (ins i32mem:$src),
2397                  "rcr{l}\t{%cl, $dst|$dst, CL}", []>;
2398 }
2399 def RCR32ri : Ii8<0xC1, MRM3r, (outs GR32:$dst), (ins GR32:$src, i8imm:$cnt),
2400                   "rcr{l}\t{$cnt, $dst|$dst, $cnt}", []>;
2401 def RCR32mi : Ii8<0xC1, MRM3m, (outs i32mem:$dst),
2402                   (ins i32mem:$src, i8imm:$cnt),
2403                   "rcr{l}\t{$cnt, $dst|$dst, $cnt}", []>;
2404
2405 // FIXME: provide shorter instructions when imm8 == 1
2406 let Uses = [CL] in {
2407 def ROL8rCL  : I<0xD2, MRM0r, (outs GR8 :$dst), (ins GR8 :$src),
2408                  "rol{b}\t{%cl, $dst|$dst, CL}",
2409                  [(set GR8:$dst, (rotl GR8:$src, CL))]>;
2410 def ROL16rCL : I<0xD3, MRM0r, (outs GR16:$dst), (ins GR16:$src),
2411                  "rol{w}\t{%cl, $dst|$dst, CL}",
2412                  [(set GR16:$dst, (rotl GR16:$src, CL))]>, OpSize;
2413 def ROL32rCL : I<0xD3, MRM0r, (outs GR32:$dst), (ins GR32:$src),
2414                  "rol{l}\t{%cl, $dst|$dst, CL}",
2415                  [(set GR32:$dst, (rotl GR32:$src, CL))]>;
2416 }
2417
2418 def ROL8ri   : Ii8<0xC0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
2419                    "rol{b}\t{$src2, $dst|$dst, $src2}",
2420                    [(set GR8:$dst, (rotl GR8:$src1, (i8 imm:$src2)))]>;
2421 def ROL16ri  : Ii8<0xC1, MRM0r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
2422                    "rol{w}\t{$src2, $dst|$dst, $src2}",
2423                    [(set GR16:$dst, (rotl GR16:$src1, (i8 imm:$src2)))]>,
2424                    OpSize;
2425 def ROL32ri  : Ii8<0xC1, MRM0r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
2426                    "rol{l}\t{$src2, $dst|$dst, $src2}",
2427                    [(set GR32:$dst, (rotl GR32:$src1, (i8 imm:$src2)))]>;
2428
2429 // Rotate by 1
2430 def ROL8r1   : I<0xD0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
2431                  "rol{b}\t$dst",
2432                  [(set GR8:$dst, (rotl GR8:$src1, (i8 1)))]>;
2433 def ROL16r1  : I<0xD1, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
2434                  "rol{w}\t$dst",
2435                  [(set GR16:$dst, (rotl GR16:$src1, (i8 1)))]>, OpSize;
2436 def ROL32r1  : I<0xD1, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
2437                  "rol{l}\t$dst",
2438                  [(set GR32:$dst, (rotl GR32:$src1, (i8 1)))]>;
2439
2440 let isTwoAddress = 0 in {
2441   let Uses = [CL] in {
2442   def ROL8mCL  : I<0xD2, MRM0m, (outs), (ins i8mem :$dst),
2443                    "rol{b}\t{%cl, $dst|$dst, CL}",
2444                    [(store (rotl (loadi8 addr:$dst), CL), addr:$dst)]>;
2445   def ROL16mCL : I<0xD3, MRM0m, (outs), (ins i16mem:$dst),
2446                    "rol{w}\t{%cl, $dst|$dst, CL}",
2447                    [(store (rotl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
2448   def ROL32mCL : I<0xD3, MRM0m, (outs), (ins i32mem:$dst),
2449                    "rol{l}\t{%cl, $dst|$dst, CL}",
2450                    [(store (rotl (loadi32 addr:$dst), CL), addr:$dst)]>;
2451   }
2452   def ROL8mi   : Ii8<0xC0, MRM0m, (outs), (ins i8mem :$dst, i8imm:$src),
2453                      "rol{b}\t{$src, $dst|$dst, $src}",
2454                  [(store (rotl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2455   def ROL16mi  : Ii8<0xC1, MRM0m, (outs), (ins i16mem:$dst, i8imm:$src),
2456                      "rol{w}\t{$src, $dst|$dst, $src}",
2457                 [(store (rotl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
2458                      OpSize;
2459   def ROL32mi  : Ii8<0xC1, MRM0m, (outs), (ins i32mem:$dst, i8imm:$src),
2460                      "rol{l}\t{$src, $dst|$dst, $src}",
2461                 [(store (rotl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2462
2463   // Rotate by 1
2464   def ROL8m1   : I<0xD0, MRM0m, (outs), (ins i8mem :$dst),
2465                    "rol{b}\t$dst",
2466                  [(store (rotl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
2467   def ROL16m1  : I<0xD1, MRM0m, (outs), (ins i16mem:$dst),
2468                    "rol{w}\t$dst",
2469                 [(store (rotl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
2470                      OpSize;
2471   def ROL32m1  : I<0xD1, MRM0m, (outs), (ins i32mem:$dst),
2472                    "rol{l}\t$dst",
2473                 [(store (rotl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
2474 }
2475
2476 let Uses = [CL] in {
2477 def ROR8rCL  : I<0xD2, MRM1r, (outs GR8 :$dst), (ins GR8 :$src),
2478                  "ror{b}\t{%cl, $dst|$dst, CL}",
2479                  [(set GR8:$dst, (rotr GR8:$src, CL))]>;
2480 def ROR16rCL : I<0xD3, MRM1r, (outs GR16:$dst), (ins GR16:$src),
2481                  "ror{w}\t{%cl, $dst|$dst, CL}",
2482                  [(set GR16:$dst, (rotr GR16:$src, CL))]>, OpSize;
2483 def ROR32rCL : I<0xD3, MRM1r, (outs GR32:$dst), (ins GR32:$src),
2484                  "ror{l}\t{%cl, $dst|$dst, CL}",
2485                  [(set GR32:$dst, (rotr GR32:$src, CL))]>;
2486 }
2487
2488 def ROR8ri   : Ii8<0xC0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
2489                    "ror{b}\t{$src2, $dst|$dst, $src2}",
2490                    [(set GR8:$dst, (rotr GR8:$src1, (i8 imm:$src2)))]>;
2491 def ROR16ri  : Ii8<0xC1, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
2492                    "ror{w}\t{$src2, $dst|$dst, $src2}",
2493                    [(set GR16:$dst, (rotr GR16:$src1, (i8 imm:$src2)))]>,
2494                    OpSize;
2495 def ROR32ri  : Ii8<0xC1, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
2496                    "ror{l}\t{$src2, $dst|$dst, $src2}",
2497                    [(set GR32:$dst, (rotr GR32:$src1, (i8 imm:$src2)))]>;
2498
2499 // Rotate by 1
2500 def ROR8r1   : I<0xD0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
2501                  "ror{b}\t$dst",
2502                  [(set GR8:$dst, (rotr GR8:$src1, (i8 1)))]>;
2503 def ROR16r1  : I<0xD1, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
2504                  "ror{w}\t$dst",
2505                  [(set GR16:$dst, (rotr GR16:$src1, (i8 1)))]>, OpSize;
2506 def ROR32r1  : I<0xD1, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
2507                  "ror{l}\t$dst",
2508                  [(set GR32:$dst, (rotr GR32:$src1, (i8 1)))]>;
2509
2510 let isTwoAddress = 0 in {
2511   let Uses = [CL] in {
2512   def ROR8mCL  : I<0xD2, MRM1m, (outs), (ins i8mem :$dst),
2513                    "ror{b}\t{%cl, $dst|$dst, CL}",
2514                    [(store (rotr (loadi8 addr:$dst), CL), addr:$dst)]>;
2515   def ROR16mCL : I<0xD3, MRM1m, (outs), (ins i16mem:$dst),
2516                    "ror{w}\t{%cl, $dst|$dst, CL}",
2517                    [(store (rotr (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
2518   def ROR32mCL : I<0xD3, MRM1m, (outs), (ins i32mem:$dst),
2519                    "ror{l}\t{%cl, $dst|$dst, CL}",
2520                    [(store (rotr (loadi32 addr:$dst), CL), addr:$dst)]>;
2521   }
2522   def ROR8mi   : Ii8<0xC0, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
2523                      "ror{b}\t{$src, $dst|$dst, $src}",
2524                  [(store (rotr (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2525   def ROR16mi  : Ii8<0xC1, MRM1m, (outs), (ins i16mem:$dst, i8imm:$src),
2526                      "ror{w}\t{$src, $dst|$dst, $src}",
2527                 [(store (rotr (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
2528                      OpSize;
2529   def ROR32mi  : Ii8<0xC1, MRM1m, (outs), (ins i32mem:$dst, i8imm:$src),
2530                      "ror{l}\t{$src, $dst|$dst, $src}",
2531                 [(store (rotr (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2532
2533   // Rotate by 1
2534   def ROR8m1   : I<0xD0, MRM1m, (outs), (ins i8mem :$dst),
2535                    "ror{b}\t$dst",
2536                  [(store (rotr (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
2537   def ROR16m1  : I<0xD1, MRM1m, (outs), (ins i16mem:$dst),
2538                    "ror{w}\t$dst",
2539                 [(store (rotr (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
2540                      OpSize;
2541   def ROR32m1  : I<0xD1, MRM1m, (outs), (ins i32mem:$dst),
2542                    "ror{l}\t$dst",
2543                 [(store (rotr (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
2544 }
2545
2546
2547
2548 // Double shift instructions (generalizations of rotate)
2549 let Uses = [CL] in {
2550 def SHLD32rrCL : I<0xA5, MRMDestReg, (outs GR32:$dst),
2551                    (ins GR32:$src1, GR32:$src2),
2552                    "shld{l}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2553                    [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2, CL))]>, TB;
2554 def SHRD32rrCL : I<0xAD, MRMDestReg, (outs GR32:$dst),
2555                    (ins GR32:$src1, GR32:$src2),
2556                    "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2557                    [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2, CL))]>, TB;
2558 def SHLD16rrCL : I<0xA5, MRMDestReg, (outs GR16:$dst),
2559                    (ins GR16:$src1, GR16:$src2),
2560                    "shld{w}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2561                    [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2, CL))]>,
2562                    TB, OpSize;
2563 def SHRD16rrCL : I<0xAD, MRMDestReg, (outs GR16:$dst),
2564                    (ins GR16:$src1, GR16:$src2),
2565                    "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2566                    [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2, CL))]>,
2567                    TB, OpSize;
2568 }
2569
2570 let isCommutable = 1 in {  // These instructions commute to each other.
2571 def SHLD32rri8 : Ii8<0xA4, MRMDestReg,
2572                      (outs GR32:$dst),
2573                      (ins GR32:$src1, GR32:$src2, i8imm:$src3),
2574                      "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2575                      [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2,
2576                                       (i8 imm:$src3)))]>,
2577                  TB;
2578 def SHRD32rri8 : Ii8<0xAC, MRMDestReg,
2579                      (outs GR32:$dst),
2580                      (ins GR32:$src1, GR32:$src2, i8imm:$src3),
2581                      "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2582                      [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2,
2583                                       (i8 imm:$src3)))]>,
2584                  TB;
2585 def SHLD16rri8 : Ii8<0xA4, MRMDestReg,
2586                      (outs GR16:$dst),
2587                      (ins GR16:$src1, GR16:$src2, i8imm:$src3),
2588                      "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2589                      [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2,
2590                                       (i8 imm:$src3)))]>,
2591                      TB, OpSize;
2592 def SHRD16rri8 : Ii8<0xAC, MRMDestReg,
2593                      (outs GR16:$dst),
2594                      (ins GR16:$src1, GR16:$src2, i8imm:$src3),
2595                      "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2596                      [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2,
2597                                       (i8 imm:$src3)))]>,
2598                      TB, OpSize;
2599 }
2600
2601 let isTwoAddress = 0 in {
2602   let Uses = [CL] in {
2603   def SHLD32mrCL : I<0xA5, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2604                      "shld{l}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2605                      [(store (X86shld (loadi32 addr:$dst), GR32:$src2, CL),
2606                        addr:$dst)]>, TB;
2607   def SHRD32mrCL : I<0xAD, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2608                     "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2609                     [(store (X86shrd (loadi32 addr:$dst), GR32:$src2, CL),
2610                       addr:$dst)]>, TB;
2611   }
2612   def SHLD32mri8 : Ii8<0xA4, MRMDestMem,
2613                       (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
2614                       "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2615                       [(store (X86shld (loadi32 addr:$dst), GR32:$src2,
2616                                         (i8 imm:$src3)), addr:$dst)]>,
2617                       TB;
2618   def SHRD32mri8 : Ii8<0xAC, MRMDestMem,
2619                        (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
2620                        "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2621                        [(store (X86shrd (loadi32 addr:$dst), GR32:$src2,
2622                                          (i8 imm:$src3)), addr:$dst)]>,
2623                        TB;
2624
2625   let Uses = [CL] in {
2626   def SHLD16mrCL : I<0xA5, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2627                      "shld{w}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2628                      [(store (X86shld (loadi16 addr:$dst), GR16:$src2, CL),
2629                        addr:$dst)]>, TB, OpSize;
2630   def SHRD16mrCL : I<0xAD, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2631                     "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, CL}",
2632                     [(store (X86shrd (loadi16 addr:$dst), GR16:$src2, CL),
2633                       addr:$dst)]>, TB, OpSize;
2634   }
2635   def SHLD16mri8 : Ii8<0xA4, MRMDestMem,
2636                       (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
2637                       "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2638                       [(store (X86shld (loadi16 addr:$dst), GR16:$src2,
2639                                         (i8 imm:$src3)), addr:$dst)]>,
2640                       TB, OpSize;
2641   def SHRD16mri8 : Ii8<0xAC, MRMDestMem,
2642                        (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
2643                        "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2644                       [(store (X86shrd (loadi16 addr:$dst), GR16:$src2,
2645                                         (i8 imm:$src3)), addr:$dst)]>,
2646                        TB, OpSize;
2647 }
2648 } // Defs = [EFLAGS]
2649
2650
2651 // Arithmetic.
2652 let Defs = [EFLAGS] in {
2653 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
2654 // Register-Register Addition
2655 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
2656                                     (ins GR8 :$src1, GR8 :$src2),
2657                   "add{b}\t{$src2, $dst|$dst, $src2}",
2658                   [(set GR8:$dst, (add GR8:$src1, GR8:$src2)),
2659                    (implicit EFLAGS)]>;
2660
2661 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
2662 // Register-Register Addition
2663 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
2664                                    (ins GR16:$src1, GR16:$src2),
2665                  "add{w}\t{$src2, $dst|$dst, $src2}",
2666                  [(set GR16:$dst, (add GR16:$src1, GR16:$src2)),
2667                   (implicit EFLAGS)]>, OpSize;
2668 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
2669                                    (ins GR32:$src1, GR32:$src2),
2670                  "add{l}\t{$src2, $dst|$dst, $src2}",
2671                  [(set GR32:$dst, (add GR32:$src1, GR32:$src2)),
2672                   (implicit EFLAGS)]>;
2673 } // end isConvertibleToThreeAddress
2674 } // end isCommutable
2675
2676 // Register-Memory Addition
2677 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
2678                                   (ins GR8 :$src1, i8mem :$src2),
2679                  "add{b}\t{$src2, $dst|$dst, $src2}",
2680                  [(set GR8:$dst, (add GR8:$src1, (load addr:$src2))),
2681                   (implicit EFLAGS)]>;
2682 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
2683                                   (ins GR16:$src1, i16mem:$src2),
2684                  "add{w}\t{$src2, $dst|$dst, $src2}",
2685                  [(set GR16:$dst, (add GR16:$src1, (load addr:$src2))),
2686                   (implicit EFLAGS)]>, OpSize;
2687 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
2688                                   (ins GR32:$src1, i32mem:$src2),
2689                  "add{l}\t{$src2, $dst|$dst, $src2}",
2690                  [(set GR32:$dst, (add GR32:$src1, (load addr:$src2))),
2691                   (implicit EFLAGS)]>;
2692
2693 // Register-Register Addition - Equivalent to the normal rr forms (ADD8rr,
2694 //   ADD16rr, and ADD32rr), but differently encoded.
2695 def ADD8mrmrr: I<0x02, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2696                  "add{b}\t{$src2, $dst|$dst, $src2}", []>;
2697 def ADD16mrmrr: I<0x03, MRMSrcReg,(outs GR16:$dst),(ins GR16:$src1, GR16:$src2),
2698                   "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
2699 def ADD32mrmrr: I<0x03, MRMSrcReg,(outs GR16:$dst),(ins GR16:$src1, GR16:$src2),
2700                   "add{l}\t{$src2, $dst|$dst, $src2}", []>;
2701
2702 // Register-Integer Addition
2703 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
2704                     "add{b}\t{$src2, $dst|$dst, $src2}",
2705                     [(set GR8:$dst, (add GR8:$src1, imm:$src2)),
2706                      (implicit EFLAGS)]>;
2707
2708 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
2709 // Register-Integer Addition
2710 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
2711                                  (ins GR16:$src1, i16imm:$src2),
2712                     "add{w}\t{$src2, $dst|$dst, $src2}",
2713                     [(set GR16:$dst, (add GR16:$src1, imm:$src2)),
2714                      (implicit EFLAGS)]>, OpSize;
2715 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
2716                                  (ins GR32:$src1, i32imm:$src2),
2717                     "add{l}\t{$src2, $dst|$dst, $src2}",
2718                     [(set GR32:$dst, (add GR32:$src1, imm:$src2)),
2719                      (implicit EFLAGS)]>;
2720 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
2721                                 (ins GR16:$src1, i16i8imm:$src2),
2722                    "add{w}\t{$src2, $dst|$dst, $src2}",
2723                    [(set GR16:$dst, (add GR16:$src1, i16immSExt8:$src2)),
2724                     (implicit EFLAGS)]>, OpSize;
2725 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
2726                                 (ins GR32:$src1, i32i8imm:$src2),
2727                    "add{l}\t{$src2, $dst|$dst, $src2}",
2728                    [(set GR32:$dst, (add GR32:$src1, i32immSExt8:$src2)),
2729                     (implicit EFLAGS)]>;
2730 }
2731
2732 let isTwoAddress = 0 in {
2733   // Memory-Register Addition
2734   def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
2735                    "add{b}\t{$src2, $dst|$dst, $src2}",
2736                    [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
2737                     (implicit EFLAGS)]>;
2738   def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2739                    "add{w}\t{$src2, $dst|$dst, $src2}",
2740                    [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
2741                     (implicit EFLAGS)]>, OpSize;
2742   def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2743                    "add{l}\t{$src2, $dst|$dst, $src2}",
2744                    [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
2745                     (implicit EFLAGS)]>;
2746   def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
2747                      "add{b}\t{$src2, $dst|$dst, $src2}",
2748                    [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
2749                     (implicit EFLAGS)]>;
2750   def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
2751                       "add{w}\t{$src2, $dst|$dst, $src2}",
2752                   [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
2753                    (implicit EFLAGS)]>, OpSize;
2754   def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
2755                       "add{l}\t{$src2, $dst|$dst, $src2}",
2756                       [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
2757                        (implicit EFLAGS)]>;
2758   def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2759                      "add{w}\t{$src2, $dst|$dst, $src2}",
2760                      [(store (add (load addr:$dst), i16immSExt8:$src2),
2761                                   addr:$dst),
2762                       (implicit EFLAGS)]>, OpSize;
2763   def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2764                      "add{l}\t{$src2, $dst|$dst, $src2}",
2765                   [(store (add (load addr:$dst), i32immSExt8:$src2),
2766                                addr:$dst),
2767                    (implicit EFLAGS)]>;
2768
2769   // addition to rAX
2770   def ADD8i8 : Ii8<0x04, RawFrm, (outs), (ins i8imm:$src),
2771                    "add{b}\t{$src, %al|%al, $src}", []>;
2772   def ADD16i16 : Ii16<0x05, RawFrm, (outs), (ins i16imm:$src),
2773                       "add{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
2774   def ADD32i32 : Ii32<0x05, RawFrm, (outs), (ins i32imm:$src),
2775                       "add{l}\t{$src, %eax|%eax, $src}", []>;
2776 }
2777
2778 let Uses = [EFLAGS] in {
2779 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
2780 def ADC8rr   : I<0x10, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2781                  "adc{b}\t{$src2, $dst|$dst, $src2}",
2782                  [(set GR8:$dst, (adde GR8:$src1, GR8:$src2))]>;
2783 def ADC16rr  : I<0x11, MRMDestReg, (outs GR16:$dst),
2784                                    (ins GR16:$src1, GR16:$src2),
2785                  "adc{w}\t{$src2, $dst|$dst, $src2}",
2786                  [(set GR16:$dst, (adde GR16:$src1, GR16:$src2))]>, OpSize;
2787 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst),
2788                                    (ins GR32:$src1, GR32:$src2),
2789                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2790                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
2791 }
2792
2793 def ADC8rr_REV : I<0x12, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2794                  "adc{b}\t{$src2, $dst|$dst, $src2}", []>;
2795 def ADC16rr_REV : I<0x13, MRMSrcReg, (outs GR16:$dst),
2796                     (ins GR16:$src1, GR16:$src2),
2797                     "adc{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
2798 def ADC32rr_REV : I<0x13, MRMSrcReg, (outs GR32:$dst),
2799                     (ins GR32:$src1, GR32:$src2),
2800                     "adc{l}\t{$src2, $dst|$dst, $src2}", []>;
2801
2802 def ADC8rm   : I<0x12, MRMSrcMem , (outs GR8:$dst),
2803                                    (ins GR8:$src1, i8mem:$src2),
2804                  "adc{b}\t{$src2, $dst|$dst, $src2}",
2805                  [(set GR8:$dst, (adde GR8:$src1, (load addr:$src2)))]>;
2806 def ADC16rm  : I<0x13, MRMSrcMem , (outs GR16:$dst),
2807                                    (ins GR16:$src1, i16mem:$src2),
2808                  "adc{w}\t{$src2, $dst|$dst, $src2}",
2809                  [(set GR16:$dst, (adde GR16:$src1, (load addr:$src2)))]>,
2810                  OpSize;
2811 def ADC32rm  : I<0x13, MRMSrcMem , (outs GR32:$dst),
2812                                    (ins GR32:$src1, i32mem:$src2),
2813                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2814                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
2815 def ADC8ri   : Ii8<0x80, MRM2r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
2816                     "adc{b}\t{$src2, $dst|$dst, $src2}",
2817                  [(set GR8:$dst, (adde GR8:$src1, imm:$src2))]>;
2818 def ADC16ri  : Ii16<0x81, MRM2r, (outs GR16:$dst),
2819                                  (ins GR16:$src1, i16imm:$src2),
2820                     "adc{w}\t{$src2, $dst|$dst, $src2}",
2821                  [(set GR16:$dst, (adde GR16:$src1, imm:$src2))]>, OpSize;
2822 def ADC16ri8 : Ii8<0x83, MRM2r, (outs GR16:$dst),
2823                                 (ins GR16:$src1, i16i8imm:$src2),
2824                    "adc{w}\t{$src2, $dst|$dst, $src2}",
2825                  [(set GR16:$dst, (adde GR16:$src1, i16immSExt8:$src2))]>,
2826                  OpSize;
2827 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst),
2828                                  (ins GR32:$src1, i32imm:$src2),
2829                     "adc{l}\t{$src2, $dst|$dst, $src2}",
2830                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
2831 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst),
2832                                 (ins GR32:$src1, i32i8imm:$src2),
2833                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2834                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
2835
2836 let isTwoAddress = 0 in {
2837   def ADC8mr   : I<0x10, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
2838                    "adc{b}\t{$src2, $dst|$dst, $src2}",
2839                    [(store (adde (load addr:$dst), GR8:$src2), addr:$dst)]>;
2840   def ADC16mr  : I<0x11, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2841                    "adc{w}\t{$src2, $dst|$dst, $src2}",
2842                    [(store (adde (load addr:$dst), GR16:$src2), addr:$dst)]>,
2843                    OpSize;
2844   def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2845                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2846                    [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
2847   def ADC8mi   : Ii8<0x80, MRM2m, (outs), (ins i8mem:$dst, i8imm:$src2),
2848                       "adc{b}\t{$src2, $dst|$dst, $src2}",
2849                   [(store (adde (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
2850   def ADC16mi  : Ii16<0x81, MRM2m, (outs), (ins i16mem:$dst, i16imm:$src2),
2851                       "adc{w}\t{$src2, $dst|$dst, $src2}",
2852                   [(store (adde (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
2853                   OpSize;
2854   def ADC16mi8 : Ii8<0x83, MRM2m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2855                      "adc{w}\t{$src2, $dst|$dst, $src2}",
2856                [(store (adde (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
2857                OpSize;
2858   def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
2859                       "adc{l}\t{$src2, $dst|$dst, $src2}",
2860                   [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2861   def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2862                      "adc{l}\t{$src2, $dst|$dst, $src2}",
2863                [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2864
2865   def ADC8i8 : Ii8<0x14, RawFrm, (outs), (ins i8imm:$src),
2866                    "adc{b}\t{$src, %al|%al, $src}", []>;
2867   def ADC16i16 : Ii16<0x15, RawFrm, (outs), (ins i16imm:$src),
2868                       "adc{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
2869   def ADC32i32 : Ii32<0x15, RawFrm, (outs), (ins i32imm:$src),
2870                       "adc{l}\t{$src, %eax|%eax, $src}", []>;
2871 }
2872 } // Uses = [EFLAGS]
2873
2874 // Register-Register Subtraction
2875 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2876                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2877                 [(set GR8:$dst, (sub GR8:$src1, GR8:$src2)),
2878                  (implicit EFLAGS)]>;
2879 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2880                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2881                 [(set GR16:$dst, (sub GR16:$src1, GR16:$src2)),
2882                  (implicit EFLAGS)]>, OpSize;
2883 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2884                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2885                 [(set GR32:$dst, (sub GR32:$src1, GR32:$src2)),
2886                  (implicit EFLAGS)]>;
2887
2888 def SUB8rr_REV : I<0x2A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2889                    "sub{b}\t{$src2, $dst|$dst, $src2}", []>;
2890 def SUB16rr_REV : I<0x2B, MRMSrcReg, (outs GR16:$dst),
2891                     (ins GR16:$src1, GR16:$src2),
2892                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
2893 def SUB32rr_REV : I<0x2B, MRMSrcReg, (outs GR32:$dst),
2894                     (ins GR32:$src1, GR32:$src2),
2895                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>;
2896
2897 // Register-Memory Subtraction
2898 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
2899                                  (ins GR8 :$src1, i8mem :$src2),
2900                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2901                 [(set GR8:$dst, (sub GR8:$src1, (load addr:$src2))),
2902                  (implicit EFLAGS)]>;
2903 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
2904                                  (ins GR16:$src1, i16mem:$src2),
2905                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2906                 [(set GR16:$dst, (sub GR16:$src1, (load addr:$src2))),
2907                  (implicit EFLAGS)]>, OpSize;
2908 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
2909                                  (ins GR32:$src1, i32mem:$src2),
2910                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2911                 [(set GR32:$dst, (sub GR32:$src1, (load addr:$src2))),
2912                  (implicit EFLAGS)]>;
2913
2914 // Register-Integer Subtraction
2915 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
2916                                  (ins GR8:$src1, i8imm:$src2),
2917                     "sub{b}\t{$src2, $dst|$dst, $src2}",
2918                     [(set GR8:$dst, (sub GR8:$src1, imm:$src2)),
2919                      (implicit EFLAGS)]>;
2920 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
2921                                  (ins GR16:$src1, i16imm:$src2),
2922                     "sub{w}\t{$src2, $dst|$dst, $src2}",
2923                     [(set GR16:$dst, (sub GR16:$src1, imm:$src2)),
2924                      (implicit EFLAGS)]>, OpSize;
2925 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
2926                                  (ins GR32:$src1, i32imm:$src2),
2927                     "sub{l}\t{$src2, $dst|$dst, $src2}",
2928                     [(set GR32:$dst, (sub GR32:$src1, imm:$src2)),
2929                      (implicit EFLAGS)]>;
2930 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
2931                                 (ins GR16:$src1, i16i8imm:$src2),
2932                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2933                    [(set GR16:$dst, (sub GR16:$src1, i16immSExt8:$src2)),
2934                     (implicit EFLAGS)]>, OpSize;
2935 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
2936                                 (ins GR32:$src1, i32i8imm:$src2),
2937                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2938                    [(set GR32:$dst, (sub GR32:$src1, i32immSExt8:$src2)),
2939                     (implicit EFLAGS)]>;
2940
2941 let isTwoAddress = 0 in {
2942   // Memory-Register Subtraction
2943   def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
2944                    "sub{b}\t{$src2, $dst|$dst, $src2}",
2945                    [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
2946                     (implicit EFLAGS)]>;
2947   def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2948                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2949                    [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
2950                     (implicit EFLAGS)]>, OpSize;
2951   def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2952                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2953                    [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
2954                     (implicit EFLAGS)]>;
2955
2956   // Memory-Integer Subtraction
2957   def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
2958                      "sub{b}\t{$src2, $dst|$dst, $src2}",
2959                      [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
2960                       (implicit EFLAGS)]>;
2961   def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
2962                       "sub{w}\t{$src2, $dst|$dst, $src2}",
2963                       [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
2964                        (implicit EFLAGS)]>, OpSize;
2965   def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
2966                       "sub{l}\t{$src2, $dst|$dst, $src2}",
2967                       [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
2968                        (implicit EFLAGS)]>;
2969   def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2970                      "sub{w}\t{$src2, $dst|$dst, $src2}",
2971                      [(store (sub (load addr:$dst), i16immSExt8:$src2),
2972                              addr:$dst),
2973                       (implicit EFLAGS)]>, OpSize;
2974   def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2975                      "sub{l}\t{$src2, $dst|$dst, $src2}",
2976                      [(store (sub (load addr:$dst), i32immSExt8:$src2),
2977                              addr:$dst),
2978                       (implicit EFLAGS)]>;
2979
2980   def SUB8i8 : Ii8<0x2C, RawFrm, (outs), (ins i8imm:$src),
2981                    "sub{b}\t{$src, %al|%al, $src}", []>;
2982   def SUB16i16 : Ii16<0x2D, RawFrm, (outs), (ins i16imm:$src),
2983                       "sub{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
2984   def SUB32i32 : Ii32<0x2D, RawFrm, (outs), (ins i32imm:$src),
2985                       "sub{l}\t{$src, %eax|%eax, $src}", []>;
2986 }
2987
2988 let Uses = [EFLAGS] in {
2989 def SBB8rr     : I<0x18, MRMDestReg, (outs GR8:$dst),
2990                                      (ins GR8:$src1, GR8:$src2),
2991                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
2992                  [(set GR8:$dst, (sube GR8:$src1, GR8:$src2))]>;
2993 def SBB16rr    : I<0x19, MRMDestReg, (outs GR16:$dst),
2994                                      (ins GR16:$src1, GR16:$src2),
2995                   "sbb{w}\t{$src2, $dst|$dst, $src2}",
2996                  [(set GR16:$dst, (sube GR16:$src1, GR16:$src2))]>, OpSize;
2997 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst),
2998                                       (ins GR32:$src1, GR32:$src2),
2999                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
3000                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
3001
3002 let isTwoAddress = 0 in {
3003   def SBB8mr   : I<0x18, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
3004                    "sbb{b}\t{$src2, $dst|$dst, $src2}",
3005                    [(store (sube (load addr:$dst), GR8:$src2), addr:$dst)]>;
3006   def SBB16mr  : I<0x19, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
3007                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
3008                    [(store (sube (load addr:$dst), GR16:$src2), addr:$dst)]>,
3009                    OpSize;
3010   def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
3011                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
3012                    [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
3013   def SBB8mi  : Ii32<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
3014                       "sbb{b}\t{$src2, $dst|$dst, $src2}",
3015                    [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
3016   def SBB16mi  : Ii16<0x81, MRM3m, (outs), (ins i16mem:$dst, i16imm:$src2),
3017                       "sbb{w}\t{$src2, $dst|$dst, $src2}",
3018                   [(store (sube (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
3019                   OpSize;
3020   def SBB16mi8 : Ii8<0x83, MRM3m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
3021                      "sbb{w}\t{$src2, $dst|$dst, $src2}",
3022                [(store (sube (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
3023                OpSize;
3024   def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
3025                       "sbb{l}\t{$src2, $dst|$dst, $src2}",
3026                   [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
3027   def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
3028                      "sbb{l}\t{$src2, $dst|$dst, $src2}",
3029                [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
3030
3031   def SBB8i8 : Ii8<0x1C, RawFrm, (outs), (ins i8imm:$src),
3032                    "sbb{b}\t{$src, %al|%al, $src}", []>;
3033   def SBB16i16 : Ii16<0x1D, RawFrm, (outs), (ins i16imm:$src),
3034                       "sbb{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
3035   def SBB32i32 : Ii32<0x1D, RawFrm, (outs), (ins i32imm:$src),
3036                       "sbb{l}\t{$src, %eax|%eax, $src}", []>;
3037 }
3038
3039 def SBB8rr_REV : I<0x1A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
3040                    "sbb{b}\t{$src2, $dst|$dst, $src2}", []>;
3041 def SBB16rr_REV : I<0x1B, MRMSrcReg, (outs GR16:$dst),
3042                     (ins GR16:$src1, GR16:$src2),
3043                     "sbb{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
3044 def SBB32rr_REV : I<0x1B, MRMSrcReg, (outs GR32:$dst),
3045                     (ins GR32:$src1, GR32:$src2),
3046                     "sbb{l}\t{$src2, $dst|$dst, $src2}", []>;
3047
3048 def SBB8rm   : I<0x1A, MRMSrcMem, (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
3049                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
3050                     [(set GR8:$dst, (sube GR8:$src1, (load addr:$src2)))]>;
3051 def SBB16rm  : I<0x1B, MRMSrcMem, (outs GR16:$dst),
3052                                   (ins GR16:$src1, i16mem:$src2),
3053                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
3054                     [(set GR16:$dst, (sube GR16:$src1, (load addr:$src2)))]>,
3055                     OpSize;
3056 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst),
3057                                   (ins GR32:$src1, i32mem:$src2),
3058                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
3059                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
3060 def SBB8ri   : Ii8<0x80, MRM3r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
3061                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
3062                     [(set GR8:$dst, (sube GR8:$src1, imm:$src2))]>;
3063 def SBB16ri  : Ii16<0x81, MRM3r, (outs GR16:$dst),
3064                                  (ins GR16:$src1, i16imm:$src2),
3065                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
3066                     [(set GR16:$dst, (sube GR16:$src1, imm:$src2))]>, OpSize;
3067 def SBB16ri8 : Ii8<0x83, MRM3r, (outs GR16:$dst),
3068                                 (ins GR16:$src1, i16i8imm:$src2),
3069                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
3070                    [(set GR16:$dst, (sube GR16:$src1, i16immSExt8:$src2))]>,
3071                    OpSize;
3072 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst),
3073                                  (ins GR32:$src1, i32imm:$src2),
3074                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
3075                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
3076 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst),
3077                                 (ins GR32:$src1, i32i8imm:$src2),
3078                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
3079                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
3080 } // Uses = [EFLAGS]
3081 } // Defs = [EFLAGS]
3082
3083 let Defs = [EFLAGS] in {
3084 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
3085 // Register-Register Signed Integer Multiply
3086 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
3087                  "imul{w}\t{$src2, $dst|$dst, $src2}",
3088                  [(set GR16:$dst, (mul GR16:$src1, GR16:$src2)),
3089                   (implicit EFLAGS)]>, TB, OpSize;
3090 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
3091                  "imul{l}\t{$src2, $dst|$dst, $src2}",
3092                  [(set GR32:$dst, (mul GR32:$src1, GR32:$src2)),
3093                   (implicit EFLAGS)]>, TB;
3094 }
3095
3096 // Register-Memory Signed Integer Multiply
3097 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
3098                                   (ins GR16:$src1, i16mem:$src2),
3099                  "imul{w}\t{$src2, $dst|$dst, $src2}",
3100                  [(set GR16:$dst, (mul GR16:$src1, (load addr:$src2))),
3101                   (implicit EFLAGS)]>, TB, OpSize;
3102 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
3103                  (ins GR32:$src1, i32mem:$src2),
3104                  "imul{l}\t{$src2, $dst|$dst, $src2}",
3105                  [(set GR32:$dst, (mul GR32:$src1, (load addr:$src2))),
3106                   (implicit EFLAGS)]>, TB;
3107 } // Defs = [EFLAGS]
3108 } // end Two Address instructions
3109
3110 // Suprisingly enough, these are not two address instructions!
3111 let Defs = [EFLAGS] in {
3112 // Register-Integer Signed Integer Multiply
3113 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
3114                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
3115                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3116                       [(set GR16:$dst, (mul GR16:$src1, imm:$src2)),
3117                        (implicit EFLAGS)]>, OpSize;
3118 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
3119                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
3120                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3121                       [(set GR32:$dst, (mul GR32:$src1, imm:$src2)),
3122                        (implicit EFLAGS)]>;
3123 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
3124                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
3125                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3126                      [(set GR16:$dst, (mul GR16:$src1, i16immSExt8:$src2)),
3127                       (implicit EFLAGS)]>, OpSize;
3128 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
3129                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
3130                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3131                      [(set GR32:$dst, (mul GR32:$src1, i32immSExt8:$src2)),
3132                       (implicit EFLAGS)]>;
3133
3134 // Memory-Integer Signed Integer Multiply
3135 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
3136                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
3137                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3138                       [(set GR16:$dst, (mul (load addr:$src1), imm:$src2)),
3139                        (implicit EFLAGS)]>, OpSize;
3140 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
3141                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
3142                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3143                       [(set GR32:$dst, (mul (load addr:$src1), imm:$src2)),
3144                        (implicit EFLAGS)]>;
3145 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
3146                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
3147                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3148                      [(set GR16:$dst, (mul (load addr:$src1),
3149                                        i16immSExt8:$src2)),
3150                       (implicit EFLAGS)]>, OpSize;
3151 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
3152                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
3153                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3154                      [(set GR32:$dst, (mul (load addr:$src1),
3155                                            i32immSExt8:$src2)),
3156                       (implicit EFLAGS)]>;
3157 } // Defs = [EFLAGS]
3158
3159 //===----------------------------------------------------------------------===//
3160 // Test instructions are just like AND, except they don't generate a result.
3161 //
3162 let Defs = [EFLAGS] in {
3163 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
3164 def TEST8rr  : I<0x84, MRMDestReg, (outs),  (ins GR8:$src1, GR8:$src2),
3165                      "test{b}\t{$src2, $src1|$src1, $src2}",
3166                      [(X86cmp (and_su GR8:$src1, GR8:$src2), 0),
3167                       (implicit EFLAGS)]>;
3168 def TEST16rr : I<0x85, MRMDestReg, (outs),  (ins GR16:$src1, GR16:$src2),
3169                      "test{w}\t{$src2, $src1|$src1, $src2}",
3170                      [(X86cmp (and_su GR16:$src1, GR16:$src2), 0),
3171                       (implicit EFLAGS)]>,
3172                  OpSize;
3173 def TEST32rr : I<0x85, MRMDestReg, (outs),  (ins GR32:$src1, GR32:$src2),
3174                      "test{l}\t{$src2, $src1|$src1, $src2}",
3175                      [(X86cmp (and_su GR32:$src1, GR32:$src2), 0),
3176                       (implicit EFLAGS)]>;
3177 }
3178
3179 def TEST8i8  : Ii8<0xA8, RawFrm, (outs), (ins i8imm:$src),
3180                    "test{b}\t{$src, %al|%al, $src}", []>;
3181 def TEST16i16 : Ii16<0xA9, RawFrm, (outs), (ins i16imm:$src),
3182                      "test{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
3183 def TEST32i32 : Ii32<0xA9, RawFrm, (outs), (ins i32imm:$src),
3184                      "test{l}\t{$src, %eax|%eax, $src}", []>;
3185
3186 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
3187                      "test{b}\t{$src2, $src1|$src1, $src2}",
3188                      [(X86cmp (and GR8:$src1, (loadi8 addr:$src2)), 0),
3189                       (implicit EFLAGS)]>;
3190 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
3191                      "test{w}\t{$src2, $src1|$src1, $src2}",
3192                      [(X86cmp (and GR16:$src1, (loadi16 addr:$src2)), 0),
3193                       (implicit EFLAGS)]>, OpSize;
3194 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
3195                      "test{l}\t{$src2, $src1|$src1, $src2}",
3196                      [(X86cmp (and GR32:$src1, (loadi32 addr:$src2)), 0),
3197                       (implicit EFLAGS)]>;
3198
3199 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
3200                     (outs),  (ins GR8:$src1, i8imm:$src2),
3201                     "test{b}\t{$src2, $src1|$src1, $src2}",
3202                     [(X86cmp (and_su GR8:$src1, imm:$src2), 0),
3203                      (implicit EFLAGS)]>;
3204 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
3205                     (outs),  (ins GR16:$src1, i16imm:$src2),
3206                     "test{w}\t{$src2, $src1|$src1, $src2}",
3207                     [(X86cmp (and_su GR16:$src1, imm:$src2), 0),
3208                      (implicit EFLAGS)]>, OpSize;
3209 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
3210                     (outs),  (ins GR32:$src1, i32imm:$src2),
3211                     "test{l}\t{$src2, $src1|$src1, $src2}",
3212                     [(X86cmp (and_su GR32:$src1, imm:$src2), 0),
3213                      (implicit EFLAGS)]>;
3214
3215 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
3216                     (outs), (ins i8mem:$src1, i8imm:$src2),
3217                     "test{b}\t{$src2, $src1|$src1, $src2}",
3218                     [(X86cmp (and (loadi8 addr:$src1), imm:$src2), 0),
3219                      (implicit EFLAGS)]>;
3220 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
3221                     (outs), (ins i16mem:$src1, i16imm:$src2),
3222                     "test{w}\t{$src2, $src1|$src1, $src2}",
3223                     [(X86cmp (and (loadi16 addr:$src1), imm:$src2), 0),
3224                      (implicit EFLAGS)]>, OpSize;
3225 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
3226                     (outs), (ins i32mem:$src1, i32imm:$src2),
3227                     "test{l}\t{$src2, $src1|$src1, $src2}",
3228                     [(X86cmp (and (loadi32 addr:$src1), imm:$src2), 0),
3229                      (implicit EFLAGS)]>;
3230 } // Defs = [EFLAGS]
3231
3232
3233 // Condition code ops, incl. set if equal/not equal/...
3234 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
3235 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
3236 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
3237 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
3238
3239 let Uses = [EFLAGS] in {
3240 // Use sbb to materialize carry bit.
3241
3242 let Defs = [EFLAGS], isCodeGenOnly = 1 in {
3243 def SETB_C8r : I<0x18, MRMInitReg, (outs GR8:$dst), (ins),
3244                  "sbb{b}\t$dst, $dst",
3245                  [(set GR8:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
3246 def SETB_C16r : I<0x19, MRMInitReg, (outs GR16:$dst), (ins),
3247                   "sbb{w}\t$dst, $dst",
3248                  [(set GR16:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>,
3249                 OpSize;
3250 def SETB_C32r : I<0x19, MRMInitReg, (outs GR32:$dst), (ins),
3251                   "sbb{l}\t$dst, $dst",
3252                  [(set GR32:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
3253 } // isCodeGenOnly
3254
3255 def SETEr    : I<0x94, MRM0r,
3256                  (outs GR8   :$dst), (ins),
3257                  "sete\t$dst",
3258                  [(set GR8:$dst, (X86setcc X86_COND_E, EFLAGS))]>,
3259                TB;                        // GR8 = ==
3260 def SETEm    : I<0x94, MRM0m,
3261                  (outs), (ins i8mem:$dst),
3262                  "sete\t$dst",
3263                  [(store (X86setcc X86_COND_E, EFLAGS), addr:$dst)]>,
3264                TB;                        // [mem8] = ==
3265
3266 def SETNEr   : I<0x95, MRM0r,
3267                  (outs GR8   :$dst), (ins),
3268                  "setne\t$dst",
3269                  [(set GR8:$dst, (X86setcc X86_COND_NE, EFLAGS))]>,
3270                TB;                        // GR8 = !=
3271 def SETNEm   : I<0x95, MRM0m,
3272                  (outs), (ins i8mem:$dst),
3273                  "setne\t$dst",
3274                  [(store (X86setcc X86_COND_NE, EFLAGS), addr:$dst)]>,
3275                TB;                        // [mem8] = !=
3276
3277 def SETLr    : I<0x9C, MRM0r,
3278                  (outs GR8   :$dst), (ins),
3279                  "setl\t$dst",
3280                  [(set GR8:$dst, (X86setcc X86_COND_L, EFLAGS))]>,
3281                TB;                        // GR8 = <  signed
3282 def SETLm    : I<0x9C, MRM0m,
3283                  (outs), (ins i8mem:$dst),
3284                  "setl\t$dst",
3285                  [(store (X86setcc X86_COND_L, EFLAGS), addr:$dst)]>,
3286                TB;                        // [mem8] = <  signed
3287
3288 def SETGEr   : I<0x9D, MRM0r,
3289                  (outs GR8   :$dst), (ins),
3290                  "setge\t$dst",
3291                  [(set GR8:$dst, (X86setcc X86_COND_GE, EFLAGS))]>,
3292                TB;                        // GR8 = >= signed
3293 def SETGEm   : I<0x9D, MRM0m,
3294                  (outs), (ins i8mem:$dst),
3295                  "setge\t$dst",
3296                  [(store (X86setcc X86_COND_GE, EFLAGS), addr:$dst)]>,
3297                TB;                        // [mem8] = >= signed
3298
3299 def SETLEr   : I<0x9E, MRM0r,
3300                  (outs GR8   :$dst), (ins),
3301                  "setle\t$dst",
3302                  [(set GR8:$dst, (X86setcc X86_COND_LE, EFLAGS))]>,
3303                TB;                        // GR8 = <= signed
3304 def SETLEm   : I<0x9E, MRM0m,
3305                  (outs), (ins i8mem:$dst),
3306                  "setle\t$dst",
3307                  [(store (X86setcc X86_COND_LE, EFLAGS), addr:$dst)]>,
3308                TB;                        // [mem8] = <= signed
3309
3310 def SETGr    : I<0x9F, MRM0r,
3311                  (outs GR8   :$dst), (ins),
3312                  "setg\t$dst",
3313                  [(set GR8:$dst, (X86setcc X86_COND_G, EFLAGS))]>,
3314                TB;                        // GR8 = >  signed
3315 def SETGm    : I<0x9F, MRM0m,
3316                  (outs), (ins i8mem:$dst),
3317                  "setg\t$dst",
3318                  [(store (X86setcc X86_COND_G, EFLAGS), addr:$dst)]>,
3319                TB;                        // [mem8] = >  signed
3320
3321 def SETBr    : I<0x92, MRM0r,
3322                  (outs GR8   :$dst), (ins),
3323                  "setb\t$dst",
3324                  [(set GR8:$dst, (X86setcc X86_COND_B, EFLAGS))]>,
3325                TB;                        // GR8 = <  unsign
3326 def SETBm    : I<0x92, MRM0m,
3327                  (outs), (ins i8mem:$dst),
3328                  "setb\t$dst",
3329                  [(store (X86setcc X86_COND_B, EFLAGS), addr:$dst)]>,
3330                TB;                        // [mem8] = <  unsign
3331
3332 def SETAEr   : I<0x93, MRM0r,
3333                  (outs GR8   :$dst), (ins),
3334                  "setae\t$dst",
3335                  [(set GR8:$dst, (X86setcc X86_COND_AE, EFLAGS))]>,
3336                TB;                        // GR8 = >= unsign
3337 def SETAEm   : I<0x93, MRM0m,
3338                  (outs), (ins i8mem:$dst),
3339                  "setae\t$dst",
3340                  [(store (X86setcc X86_COND_AE, EFLAGS), addr:$dst)]>,
3341                TB;                        // [mem8] = >= unsign
3342
3343 def SETBEr   : I<0x96, MRM0r,
3344                  (outs GR8   :$dst), (ins),
3345                  "setbe\t$dst",
3346                  [(set GR8:$dst, (X86setcc X86_COND_BE, EFLAGS))]>,
3347                TB;                        // GR8 = <= unsign
3348 def SETBEm   : I<0x96, MRM0m,
3349                  (outs), (ins i8mem:$dst),
3350                  "setbe\t$dst",
3351                  [(store (X86setcc X86_COND_BE, EFLAGS), addr:$dst)]>,
3352                TB;                        // [mem8] = <= unsign
3353
3354 def SETAr    : I<0x97, MRM0r,
3355                  (outs GR8   :$dst), (ins),
3356                  "seta\t$dst",
3357                  [(set GR8:$dst, (X86setcc X86_COND_A, EFLAGS))]>,
3358                TB;                        // GR8 = >  signed
3359 def SETAm    : I<0x97, MRM0m,
3360                  (outs), (ins i8mem:$dst),
3361                  "seta\t$dst",
3362                  [(store (X86setcc X86_COND_A, EFLAGS), addr:$dst)]>,
3363                TB;                        // [mem8] = >  signed
3364
3365 def SETSr    : I<0x98, MRM0r,
3366                  (outs GR8   :$dst), (ins),
3367                  "sets\t$dst",
3368                  [(set GR8:$dst, (X86setcc X86_COND_S, EFLAGS))]>,
3369                TB;                        // GR8 = <sign bit>
3370 def SETSm    : I<0x98, MRM0m,
3371                  (outs), (ins i8mem:$dst),
3372                  "sets\t$dst",
3373                  [(store (X86setcc X86_COND_S, EFLAGS), addr:$dst)]>,
3374                TB;                        // [mem8] = <sign bit>
3375 def SETNSr   : I<0x99, MRM0r,
3376                  (outs GR8   :$dst), (ins),
3377                  "setns\t$dst",
3378                  [(set GR8:$dst, (X86setcc X86_COND_NS, EFLAGS))]>,
3379                TB;                        // GR8 = !<sign bit>
3380 def SETNSm   : I<0x99, MRM0m,
3381                  (outs), (ins i8mem:$dst),
3382                  "setns\t$dst",
3383                  [(store (X86setcc X86_COND_NS, EFLAGS), addr:$dst)]>,
3384                TB;                        // [mem8] = !<sign bit>
3385
3386 def SETPr    : I<0x9A, MRM0r,
3387                  (outs GR8   :$dst), (ins),
3388                  "setp\t$dst",
3389                  [(set GR8:$dst, (X86setcc X86_COND_P, EFLAGS))]>,
3390                TB;                        // GR8 = parity
3391 def SETPm    : I<0x9A, MRM0m,
3392                  (outs), (ins i8mem:$dst),
3393                  "setp\t$dst",
3394                  [(store (X86setcc X86_COND_P, EFLAGS), addr:$dst)]>,
3395                TB;                        // [mem8] = parity
3396 def SETNPr   : I<0x9B, MRM0r,
3397                  (outs GR8   :$dst), (ins),
3398                  "setnp\t$dst",
3399                  [(set GR8:$dst, (X86setcc X86_COND_NP, EFLAGS))]>,
3400                TB;                        // GR8 = not parity
3401 def SETNPm   : I<0x9B, MRM0m,
3402                  (outs), (ins i8mem:$dst),
3403                  "setnp\t$dst",
3404                  [(store (X86setcc X86_COND_NP, EFLAGS), addr:$dst)]>,
3405                TB;                        // [mem8] = not parity
3406
3407 def SETOr    : I<0x90, MRM0r,
3408                  (outs GR8   :$dst), (ins),
3409                  "seto\t$dst",
3410                  [(set GR8:$dst, (X86setcc X86_COND_O, EFLAGS))]>,
3411                TB;                        // GR8 = overflow
3412 def SETOm    : I<0x90, MRM0m,
3413                  (outs), (ins i8mem:$dst),
3414                  "seto\t$dst",
3415                  [(store (X86setcc X86_COND_O, EFLAGS), addr:$dst)]>,
3416                TB;                        // [mem8] = overflow
3417 def SETNOr   : I<0x91, MRM0r,
3418                  (outs GR8   :$dst), (ins),
3419                  "setno\t$dst",
3420                  [(set GR8:$dst, (X86setcc X86_COND_NO, EFLAGS))]>,
3421                TB;                        // GR8 = not overflow
3422 def SETNOm   : I<0x91, MRM0m,
3423                  (outs), (ins i8mem:$dst),
3424                  "setno\t$dst",
3425                  [(store (X86setcc X86_COND_NO, EFLAGS), addr:$dst)]>,
3426                TB;                        // [mem8] = not overflow
3427 } // Uses = [EFLAGS]
3428
3429
3430 // Integer comparisons
3431 let Defs = [EFLAGS] in {
3432 def CMP8i8 : Ii8<0x3C, RawFrm, (outs), (ins i8imm:$src),
3433                  "cmp{b}\t{$src, %al|%al, $src}", []>;
3434 def CMP16i16 : Ii16<0x3D, RawFrm, (outs), (ins i16imm:$src),
3435                     "cmp{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
3436 def CMP32i32 : Ii32<0x3D, RawFrm, (outs), (ins i32imm:$src),
3437                     "cmp{l}\t{$src, %eax|%eax, $src}", []>;
3438
3439 def CMP8rr  : I<0x38, MRMDestReg,
3440                 (outs), (ins GR8 :$src1, GR8 :$src2),
3441                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
3442                 [(X86cmp GR8:$src1, GR8:$src2), (implicit EFLAGS)]>;
3443 def CMP16rr : I<0x39, MRMDestReg,
3444                 (outs), (ins GR16:$src1, GR16:$src2),
3445                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
3446                 [(X86cmp GR16:$src1, GR16:$src2), (implicit EFLAGS)]>, OpSize;
3447 def CMP32rr : I<0x39, MRMDestReg,
3448                 (outs), (ins GR32:$src1, GR32:$src2),
3449                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
3450                 [(X86cmp GR32:$src1, GR32:$src2), (implicit EFLAGS)]>;
3451 def CMP8mr  : I<0x38, MRMDestMem,
3452                 (outs), (ins i8mem :$src1, GR8 :$src2),
3453                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
3454                 [(X86cmp (loadi8 addr:$src1), GR8:$src2),
3455                  (implicit EFLAGS)]>;
3456 def CMP16mr : I<0x39, MRMDestMem,
3457                 (outs), (ins i16mem:$src1, GR16:$src2),
3458                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
3459                 [(X86cmp (loadi16 addr:$src1), GR16:$src2),
3460                  (implicit EFLAGS)]>, OpSize;
3461 def CMP32mr : I<0x39, MRMDestMem,
3462                 (outs), (ins i32mem:$src1, GR32:$src2),
3463                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
3464                 [(X86cmp (loadi32 addr:$src1), GR32:$src2),
3465                  (implicit EFLAGS)]>;
3466 def CMP8rm  : I<0x3A, MRMSrcMem,
3467                 (outs), (ins GR8 :$src1, i8mem :$src2),
3468                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
3469                 [(X86cmp GR8:$src1, (loadi8 addr:$src2)),
3470                  (implicit EFLAGS)]>;
3471 def CMP16rm : I<0x3B, MRMSrcMem,
3472                 (outs), (ins GR16:$src1, i16mem:$src2),
3473                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
3474                 [(X86cmp GR16:$src1, (loadi16 addr:$src2)),
3475                  (implicit EFLAGS)]>, OpSize;
3476 def CMP32rm : I<0x3B, MRMSrcMem,
3477                 (outs), (ins GR32:$src1, i32mem:$src2),
3478                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
3479                 [(X86cmp GR32:$src1, (loadi32 addr:$src2)),
3480                  (implicit EFLAGS)]>;
3481 def CMP8mrmrr : I<0x3A, MRMSrcReg, (outs), (ins GR8:$src1, GR8:$src2),
3482                   "cmp{b}\t{$src2, $src1|$src1, $src2}", []>;
3483 def CMP16mrmrr : I<0x3B, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
3484                    "cmp{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize;
3485 def CMP32mrmrr : I<0x3B, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
3486                    "cmp{l}\t{$src2, $src1|$src1, $src2}", []>;
3487 def CMP8ri  : Ii8<0x80, MRM7r,
3488                   (outs), (ins GR8:$src1, i8imm:$src2),
3489                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
3490                   [(X86cmp GR8:$src1, imm:$src2), (implicit EFLAGS)]>;
3491 def CMP16ri : Ii16<0x81, MRM7r,
3492                    (outs), (ins GR16:$src1, i16imm:$src2),
3493                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
3494                    [(X86cmp GR16:$src1, imm:$src2),
3495                     (implicit EFLAGS)]>, OpSize;
3496 def CMP32ri : Ii32<0x81, MRM7r,
3497                    (outs), (ins GR32:$src1, i32imm:$src2),
3498                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
3499                    [(X86cmp GR32:$src1, imm:$src2), (implicit EFLAGS)]>;
3500 def CMP8mi  : Ii8 <0x80, MRM7m,
3501                    (outs), (ins i8mem :$src1, i8imm :$src2),
3502                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
3503                    [(X86cmp (loadi8 addr:$src1), imm:$src2),
3504                     (implicit EFLAGS)]>;
3505 def CMP16mi : Ii16<0x81, MRM7m,
3506                    (outs), (ins i16mem:$src1, i16imm:$src2),
3507                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
3508                    [(X86cmp (loadi16 addr:$src1), imm:$src2),
3509                     (implicit EFLAGS)]>, OpSize;
3510 def CMP32mi : Ii32<0x81, MRM7m,
3511                    (outs), (ins i32mem:$src1, i32imm:$src2),
3512                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
3513                    [(X86cmp (loadi32 addr:$src1), imm:$src2),
3514                     (implicit EFLAGS)]>;
3515 def CMP16ri8 : Ii8<0x83, MRM7r,
3516                    (outs), (ins GR16:$src1, i16i8imm:$src2),
3517                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
3518                    [(X86cmp GR16:$src1, i16immSExt8:$src2),
3519                     (implicit EFLAGS)]>, OpSize;
3520 def CMP16mi8 : Ii8<0x83, MRM7m,
3521                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
3522                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
3523                    [(X86cmp (loadi16 addr:$src1), i16immSExt8:$src2),
3524                     (implicit EFLAGS)]>, OpSize;
3525 def CMP32mi8 : Ii8<0x83, MRM7m,
3526                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
3527                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
3528                    [(X86cmp (loadi32 addr:$src1), i32immSExt8:$src2),
3529                     (implicit EFLAGS)]>;
3530 def CMP32ri8 : Ii8<0x83, MRM7r,
3531                    (outs), (ins GR32:$src1, i32i8imm:$src2),
3532                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
3533                    [(X86cmp GR32:$src1, i32immSExt8:$src2),
3534                     (implicit EFLAGS)]>;
3535 } // Defs = [EFLAGS]
3536
3537 // Bit tests.
3538 // TODO: BTC, BTR, and BTS
3539 let Defs = [EFLAGS] in {
3540 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
3541                "bt{w}\t{$src2, $src1|$src1, $src2}",
3542                [(X86bt GR16:$src1, GR16:$src2),
3543                 (implicit EFLAGS)]>, OpSize, TB;
3544 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
3545                "bt{l}\t{$src2, $src1|$src1, $src2}",
3546                [(X86bt GR32:$src1, GR32:$src2),
3547                 (implicit EFLAGS)]>, TB;
3548
3549 // Unlike with the register+register form, the memory+register form of the
3550 // bt instruction does not ignore the high bits of the index. From ISel's
3551 // perspective, this is pretty bizarre. Make these instructions disassembly
3552 // only for now.
3553
3554 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
3555                "bt{w}\t{$src2, $src1|$src1, $src2}",
3556 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
3557 //                (implicit EFLAGS)]
3558                []
3559                >, OpSize, TB, Requires<[FastBTMem]>;
3560 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
3561                "bt{l}\t{$src2, $src1|$src1, $src2}",
3562 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
3563 //                (implicit EFLAGS)]
3564                []
3565                >, TB, Requires<[FastBTMem]>;
3566
3567 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
3568                 "bt{w}\t{$src2, $src1|$src1, $src2}",
3569                 [(X86bt GR16:$src1, i16immSExt8:$src2),
3570                  (implicit EFLAGS)]>, OpSize, TB;
3571 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
3572                 "bt{l}\t{$src2, $src1|$src1, $src2}",
3573                 [(X86bt GR32:$src1, i32immSExt8:$src2),
3574                  (implicit EFLAGS)]>, TB;
3575 // Note that these instructions don't need FastBTMem because that
3576 // only applies when the other operand is in a register. When it's
3577 // an immediate, bt is still fast.
3578 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
3579                 "bt{w}\t{$src2, $src1|$src1, $src2}",
3580                 [(X86bt (loadi16 addr:$src1), i16immSExt8:$src2),
3581                  (implicit EFLAGS)]>, OpSize, TB;
3582 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
3583                 "bt{l}\t{$src2, $src1|$src1, $src2}",
3584                 [(X86bt (loadi32 addr:$src1), i32immSExt8:$src2),
3585                  (implicit EFLAGS)]>, TB;
3586
3587 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
3588                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3589 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
3590                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3591 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
3592                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3593 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
3594                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3595 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
3596                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3597 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
3598                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3599 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
3600                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3601 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
3602                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3603
3604 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
3605                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3606 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
3607                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3608 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
3609                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3610 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
3611                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3612 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
3613                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3614 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
3615                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3616 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
3617                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3618 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
3619                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3620
3621 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
3622                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3623 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
3624                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3625 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
3626                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3627 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
3628                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3629 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
3630                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3631 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
3632                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3633 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
3634                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
3635 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
3636                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
3637 } // Defs = [EFLAGS]
3638
3639 // Sign/Zero extenders
3640 // Use movsbl intead of movsbw; we don't care about the high 16 bits
3641 // of the register here. This has a smaller encoding and avoids a
3642 // partial-register update.  Actual movsbw included for the disassembler.
3643 def MOVSX16rr8W : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8:$src),
3644                     "movs{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3645 def MOVSX16rm8W : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem:$src),
3646                     "movs{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3647 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
3648                    "", [(set GR16:$dst, (sext GR8:$src))]>, TB;
3649 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
3650                    "", [(set GR16:$dst, (sextloadi16i8 addr:$src))]>, TB;
3651 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
3652                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
3653                    [(set GR32:$dst, (sext GR8:$src))]>, TB;
3654 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
3655                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
3656                    [(set GR32:$dst, (sextloadi32i8 addr:$src))]>, TB;
3657 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
3658                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
3659                    [(set GR32:$dst, (sext GR16:$src))]>, TB;
3660 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
3661                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
3662                    [(set GR32:$dst, (sextloadi32i16 addr:$src))]>, TB;
3663
3664 // Use movzbl intead of movzbw; we don't care about the high 16 bits
3665 // of the register here. This has a smaller encoding and avoids a
3666 // partial-register update.  Actual movzbw included for the disassembler.
3667 def MOVZX16rr8W : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8:$src),
3668                     "movz{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3669 def MOVZX16rm8W : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem:$src),
3670                     "movz{bw|x}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3671 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
3672                    "", [(set GR16:$dst, (zext GR8:$src))]>, TB;
3673 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
3674                    "", [(set GR16:$dst, (zextloadi16i8 addr:$src))]>, TB;
3675 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
3676                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
3677                    [(set GR32:$dst, (zext GR8:$src))]>, TB;
3678 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
3679                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
3680                    [(set GR32:$dst, (zextloadi32i8 addr:$src))]>, TB;
3681 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
3682                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
3683                    [(set GR32:$dst, (zext GR16:$src))]>, TB;
3684 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
3685                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
3686                    [(set GR32:$dst, (zextloadi32i16 addr:$src))]>, TB;
3687
3688 // These are the same as the regular regular MOVZX32rr8 and MOVZX32rm8
3689 // except that they use GR32_NOREX for the output operand register class
3690 // instead of GR32. This allows them to operate on h registers on x86-64.
3691 def MOVZX32_NOREXrr8 : I<0xB6, MRMSrcReg,
3692                          (outs GR32_NOREX:$dst), (ins GR8:$src),
3693                          "movz{bl|x}\t{$src, $dst|$dst, $src}  # NOREX",
3694                          []>, TB;
3695 let mayLoad = 1 in
3696 def MOVZX32_NOREXrm8 : I<0xB6, MRMSrcMem,
3697                          (outs GR32_NOREX:$dst), (ins i8mem:$src),
3698                          "movz{bl|x}\t{$src, $dst|$dst, $src}  # NOREX",
3699                          []>, TB;
3700
3701 let neverHasSideEffects = 1 in {
3702   let Defs = [AX], Uses = [AL] in
3703   def CBW : I<0x98, RawFrm, (outs), (ins),
3704               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
3705   let Defs = [EAX], Uses = [AX] in
3706   def CWDE : I<0x98, RawFrm, (outs), (ins),
3707               "{cwtl|cwde}", []>;   // EAX = signext(AX)
3708
3709   let Defs = [AX,DX], Uses = [AX] in
3710   def CWD : I<0x99, RawFrm, (outs), (ins),
3711               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
3712   let Defs = [EAX,EDX], Uses = [EAX] in
3713   def CDQ : I<0x99, RawFrm, (outs), (ins),
3714               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
3715 }
3716
3717 //===----------------------------------------------------------------------===//
3718 // Alias Instructions
3719 //===----------------------------------------------------------------------===//
3720
3721 // Alias instructions that map movr0 to xor.
3722 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
3723 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1,
3724     isCodeGenOnly = 1 in {
3725 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins),
3726                  "xor{b}\t$dst, $dst",
3727                  [(set GR8:$dst, 0)]>;
3728
3729 // We want to rewrite MOV16r0 in terms of MOV32r0, because it's a smaller
3730 // encoding and avoids a partial-register update sometimes, but doing so
3731 // at isel time interferes with rematerialization in the current register
3732 // allocator. For now, this is rewritten when the instruction is lowered
3733 // to an MCInst.
3734 def MOV16r0   : I<0x31, MRMInitReg, (outs GR16:$dst), (ins),
3735                  "",
3736                  [(set GR16:$dst, 0)]>, OpSize;
3737
3738 def MOV32r0  : I<0x31, MRMInitReg, (outs GR32:$dst), (ins),
3739                  "xor{l}\t$dst, $dst",
3740                  [(set GR32:$dst, 0)]>;
3741 }
3742
3743 //===----------------------------------------------------------------------===//
3744 // Thread Local Storage Instructions
3745 //
3746
3747 // All calls clobber the non-callee saved registers. ESP is marked as
3748 // a use to prevent stack-pointer assignments that appear immediately
3749 // before calls from potentially appearing dead.
3750 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
3751             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
3752             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
3753             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
3754     Uses = [ESP] in
3755 def TLS_addr32 : I<0, Pseudo, (outs), (ins lea32mem:$sym),
3756                   "leal\t$sym, %eax; "
3757                   "call\t___tls_get_addr@PLT",
3758                   [(X86tlsaddr tls32addr:$sym)]>,
3759                   Requires<[In32BitMode]>;
3760
3761 let AddedComplexity = 5, isCodeGenOnly = 1 in
3762 def GS_MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
3763                    "movl\t%gs:$src, $dst",
3764                    [(set GR32:$dst, (gsload addr:$src))]>, SegGS;
3765
3766 let AddedComplexity = 5, isCodeGenOnly = 1 in
3767 def FS_MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
3768                    "movl\t%fs:$src, $dst",
3769                    [(set GR32:$dst, (fsload addr:$src))]>, SegFS;
3770
3771 //===----------------------------------------------------------------------===//
3772 // EH Pseudo Instructions
3773 //
3774 let isTerminator = 1, isReturn = 1, isBarrier = 1,
3775     hasCtrlDep = 1, isCodeGenOnly = 1 in {
3776 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
3777                     "ret\t#eh_return, addr: $addr",
3778                     [(X86ehret GR32:$addr)]>;
3779
3780 }
3781
3782 //===----------------------------------------------------------------------===//
3783 // Atomic support
3784 //
3785
3786 // Atomic swap. These are just normal xchg instructions. But since a memory
3787 // operand is referenced, the atomicity is ensured.
3788 let Constraints = "$val = $dst" in {
3789 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),
3790                  (ins GR32:$val, i32mem:$ptr),
3791                "xchg{l}\t{$val, $ptr|$ptr, $val}",
3792                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
3793 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),
3794                  (ins GR16:$val, i16mem:$ptr),
3795                "xchg{w}\t{$val, $ptr|$ptr, $val}",
3796                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
3797                 OpSize;
3798 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
3799                "xchg{b}\t{$val, $ptr|$ptr, $val}",
3800                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
3801
3802 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
3803                  "xchg{l}\t{$val, $src|$src, $val}", []>;
3804 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
3805                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
3806 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
3807                 "xchg{b}\t{$val, $src|$src, $val}", []>;
3808 }
3809
3810 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
3811                   "xchg{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
3812 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
3813                   "xchg{l}\t{$src, %eax|%eax, $src}", []>;
3814
3815 // Atomic compare and swap.
3816 let Defs = [EAX, EFLAGS], Uses = [EAX] in {
3817 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
3818                "lock\n\t"
3819                "cmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
3820                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
3821 }
3822 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in {
3823 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$ptr),
3824                "lock\n\t"
3825                "cmpxchg8b\t$ptr",
3826                [(X86cas8 addr:$ptr)]>, TB, LOCK;
3827 }
3828
3829 let Defs = [AX, EFLAGS], Uses = [AX] in {
3830 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
3831                "lock\n\t"
3832                "cmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
3833                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
3834 }
3835 let Defs = [AL, EFLAGS], Uses = [AL] in {
3836 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
3837                "lock\n\t"
3838                "cmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
3839                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
3840 }
3841
3842 // Atomic exchange and add
3843 let Constraints = "$val = $dst", Defs = [EFLAGS] in {
3844 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins GR32:$val, i32mem:$ptr),
3845                "lock\n\t"
3846                "xadd{l}\t{$val, $ptr|$ptr, $val}",
3847                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
3848                 TB, LOCK;
3849 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins GR16:$val, i16mem:$ptr),
3850                "lock\n\t"
3851                "xadd{w}\t{$val, $ptr|$ptr, $val}",
3852                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
3853                 TB, OpSize, LOCK;
3854 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
3855                "lock\n\t"
3856                "xadd{b}\t{$val, $ptr|$ptr, $val}",
3857                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
3858                 TB, LOCK;
3859 }
3860
3861 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
3862                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
3863 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
3864                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3865 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
3866                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
3867
3868 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
3869                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
3870 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
3871                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3872 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3873                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
3874
3875 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
3876                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
3877 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
3878                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3879 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
3880                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
3881
3882 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
3883                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
3884 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
3885                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
3886 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3887                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
3888
3889 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
3890 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
3891                   "cmpxchg8b\t$dst", []>, TB;
3892
3893 // Optimized codegen when the non-memory output is not used.
3894 // FIXME: Use normal add / sub instructions and add lock prefix dynamically.
3895 let Defs = [EFLAGS] in {
3896 def LOCK_ADD8mr  : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
3897                     "lock\n\t"
3898                     "add{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3899 def LOCK_ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
3900                     "lock\n\t"
3901                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
3902 def LOCK_ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
3903                     "lock\n\t"
3904                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3905 def LOCK_ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
3906                     "lock\n\t"
3907                     "add{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3908 def LOCK_ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
3909                     "lock\n\t"
3910                      "add{w}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3911 def LOCK_ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
3912                     "lock\n\t"
3913                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3914 def LOCK_ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
3915                     "lock\n\t"
3916                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
3917 def LOCK_ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
3918                     "lock\n\t"
3919                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3920
3921 def LOCK_INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst),
3922                     "lock\n\t"
3923                     "inc{b}\t$dst", []>, LOCK;
3924 def LOCK_INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst),
3925                     "lock\n\t"
3926                     "inc{w}\t$dst", []>, OpSize, LOCK;
3927 def LOCK_INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst),
3928                     "lock\n\t"
3929                     "inc{l}\t$dst", []>, LOCK;
3930
3931 def LOCK_SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
3932                     "lock\n\t"
3933                     "sub{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3934 def LOCK_SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
3935                     "lock\n\t"
3936                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
3937 def LOCK_SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
3938                     "lock\n\t"
3939                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3940 def LOCK_SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
3941                     "lock\n\t"
3942                     "sub{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3943 def LOCK_SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
3944                     "lock\n\t"
3945                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
3946 def LOCK_SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
3947                     "lock\n\t"
3948                      "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3949 def LOCK_SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
3950                     "lock\n\t"
3951                      "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
3952 def LOCK_SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
3953                     "lock\n\t"
3954                      "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
3955
3956 def LOCK_DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst),
3957                     "lock\n\t"
3958                     "dec{b}\t$dst", []>, LOCK;
3959 def LOCK_DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst),
3960                     "lock\n\t"
3961                     "dec{w}\t$dst", []>, OpSize, LOCK;
3962 def LOCK_DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst),
3963                     "lock\n\t"
3964                     "dec{l}\t$dst", []>, LOCK;
3965 }
3966
3967 // Atomic exchange, and, or, xor
3968 let Constraints = "$val = $dst", Defs = [EFLAGS],
3969                   usesCustomInserter = 1 in {
3970 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3971                "#ATOMAND32 PSEUDO!",
3972                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
3973 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3974                "#ATOMOR32 PSEUDO!",
3975                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
3976 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3977                "#ATOMXOR32 PSEUDO!",
3978                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
3979 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3980                "#ATOMNAND32 PSEUDO!",
3981                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
3982 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
3983                "#ATOMMIN32 PSEUDO!",
3984                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
3985 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3986                "#ATOMMAX32 PSEUDO!",
3987                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
3988 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3989                "#ATOMUMIN32 PSEUDO!",
3990                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
3991 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3992                "#ATOMUMAX32 PSEUDO!",
3993                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
3994
3995 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3996                "#ATOMAND16 PSEUDO!",
3997                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
3998 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3999                "#ATOMOR16 PSEUDO!",
4000                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
4001 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
4002                "#ATOMXOR16 PSEUDO!",
4003                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
4004 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
4005                "#ATOMNAND16 PSEUDO!",
4006                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
4007 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
4008                "#ATOMMIN16 PSEUDO!",
4009                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
4010 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
4011                "#ATOMMAX16 PSEUDO!",
4012                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
4013 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
4014                "#ATOMUMIN16 PSEUDO!",
4015                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
4016 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
4017                "#ATOMUMAX16 PSEUDO!",
4018                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
4019
4020 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
4021                "#ATOMAND8 PSEUDO!",
4022                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
4023 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
4024                "#ATOMOR8 PSEUDO!",
4025                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
4026 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
4027                "#ATOMXOR8 PSEUDO!",
4028                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
4029 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
4030                "#ATOMNAND8 PSEUDO!",
4031                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
4032 }
4033
4034 let Constraints = "$val1 = $dst1, $val2 = $dst2",
4035                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
4036                   Uses = [EAX, EBX, ECX, EDX],
4037                   mayLoad = 1, mayStore = 1,
4038                   usesCustomInserter = 1 in {
4039 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
4040                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
4041                "#ATOMAND6432 PSEUDO!", []>;
4042 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
4043                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
4044                "#ATOMOR6432 PSEUDO!", []>;
4045 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
4046                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
4047                "#ATOMXOR6432 PSEUDO!", []>;
4048 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
4049                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
4050                "#ATOMNAND6432 PSEUDO!", []>;
4051 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
4052                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
4053                "#ATOMADD6432 PSEUDO!", []>;
4054 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
4055                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
4056                "#ATOMSUB6432 PSEUDO!", []>;
4057 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
4058                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
4059                "#ATOMSWAP6432 PSEUDO!", []>;
4060 }
4061
4062 // Segmentation support instructions.
4063
4064 def LAR16rm : I<0x02, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4065                 "lar{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
4066 def LAR16rr : I<0x02, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4067                 "lar{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
4068
4069 // i16mem operand in LAR32rm and GR32 operand in LAR32rr is not a typo.
4070 def LAR32rm : I<0x02, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
4071                 "lar{l}\t{$src, $dst|$dst, $src}", []>, TB;
4072 def LAR32rr : I<0x02, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4073                 "lar{l}\t{$src, $dst|$dst, $src}", []>, TB;
4074
4075 def LSL16rm : I<0x03, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4076                 "lsl{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
4077 def LSL16rr : I<0x03, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4078                 "lsl{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
4079 def LSL32rm : I<0x03, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4080                 "lsl{l}\t{$src, $dst|$dst, $src}", []>, TB;
4081 def LSL32rr : I<0x03, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4082                 "lsl{l}\t{$src, $dst|$dst, $src}", []>, TB;
4083
4084 def INVLPG : I<0x01, RawFrm, (outs), (ins), "invlpg", []>, TB;
4085
4086 def STRr : I<0x00, MRM1r, (outs GR16:$dst), (ins),
4087              "str{w}\t{$dst}", []>, TB;
4088 def STRm : I<0x00, MRM1m, (outs i16mem:$dst), (ins),
4089              "str{w}\t{$dst}", []>, TB;
4090 def LTRr : I<0x00, MRM3r, (outs), (ins GR16:$src),
4091              "ltr{w}\t{$src}", []>, TB;
4092 def LTRm : I<0x00, MRM3m, (outs), (ins i16mem:$src),
4093              "ltr{w}\t{$src}", []>, TB;
4094
4095 def PUSHFS16 : I<0xa0, RawFrm, (outs), (ins),
4096                  "push{w}\t%fs", []>, OpSize, TB;
4097 def PUSHFS32 : I<0xa0, RawFrm, (outs), (ins),
4098                  "push{l}\t%fs", []>, TB;
4099 def PUSHGS16 : I<0xa8, RawFrm, (outs), (ins),
4100                  "push{w}\t%gs", []>, OpSize, TB;
4101 def PUSHGS32 : I<0xa8, RawFrm, (outs), (ins),
4102                  "push{l}\t%gs", []>, TB;
4103
4104 def POPFS16 : I<0xa1, RawFrm, (outs), (ins),
4105                 "pop{w}\t%fs", []>, OpSize, TB;
4106 def POPFS32 : I<0xa1, RawFrm, (outs), (ins),
4107                 "pop{l}\t%fs", []>, TB;
4108 def POPGS16 : I<0xa9, RawFrm, (outs), (ins),
4109                 "pop{w}\t%gs", []>, OpSize, TB;
4110 def POPGS32 : I<0xa9, RawFrm, (outs), (ins),
4111                 "pop{l}\t%gs", []>, TB;
4112
4113 def LDS16rm : I<0xc5, MRMSrcMem, (outs GR16:$dst), (ins opaque32mem:$src),
4114                 "lds{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
4115 def LDS32rm : I<0xc5, MRMSrcMem, (outs GR32:$dst), (ins opaque48mem:$src),
4116                 "lds{l}\t{$src, $dst|$dst, $src}", []>;
4117 def LSS16rm : I<0xb2, MRMSrcMem, (outs GR16:$dst), (ins opaque32mem:$src),
4118                 "lss{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
4119 def LSS32rm : I<0xb2, MRMSrcMem, (outs GR32:$dst), (ins opaque48mem:$src),
4120                 "lss{l}\t{$src, $dst|$dst, $src}", []>, TB;
4121 def LES16rm : I<0xc4, MRMSrcMem, (outs GR16:$dst), (ins opaque32mem:$src),
4122                 "les{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
4123 def LES32rm : I<0xc4, MRMSrcMem, (outs GR32:$dst), (ins opaque48mem:$src),
4124                 "les{l}\t{$src, $dst|$dst, $src}", []>;
4125 def LFS16rm : I<0xb4, MRMSrcMem, (outs GR16:$dst), (ins opaque32mem:$src),
4126                 "lfs{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
4127 def LFS32rm : I<0xb4, MRMSrcMem, (outs GR32:$dst), (ins opaque48mem:$src),
4128                 "lfs{l}\t{$src, $dst|$dst, $src}", []>, TB;
4129 def LGS16rm : I<0xb5, MRMSrcMem, (outs GR16:$dst), (ins opaque32mem:$src),
4130                 "lgs{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
4131 def LGS32rm : I<0xb5, MRMSrcMem, (outs GR32:$dst), (ins opaque48mem:$src),
4132                 "lgs{l}\t{$src, $dst|$dst, $src}", []>, TB;
4133
4134 def VERRr : I<0x00, MRM4r, (outs), (ins GR16:$seg),
4135               "verr\t$seg", []>, TB;
4136 def VERRm : I<0x00, MRM4m, (outs), (ins i16mem:$seg),
4137               "verr\t$seg", []>, TB;
4138 def VERWr : I<0x00, MRM5r, (outs), (ins GR16:$seg),
4139               "verw\t$seg", []>, TB;
4140 def VERWm : I<0x00, MRM5m, (outs), (ins i16mem:$seg),
4141               "verw\t$seg", []>, TB;
4142
4143 // Descriptor-table support instructions
4144
4145 def SGDTm : I<0x01, MRM0m, (outs opaque48mem:$dst), (ins),
4146               "sgdt\t$dst", []>, TB;
4147 def SIDTm : I<0x01, MRM1m, (outs opaque48mem:$dst), (ins),
4148               "sidt\t$dst", []>, TB;
4149 def SLDT16r : I<0x00, MRM0r, (outs GR16:$dst), (ins),
4150                 "sldt{w}\t$dst", []>, TB;
4151 def SLDT16m : I<0x00, MRM0m, (outs i16mem:$dst), (ins),
4152                 "sldt{w}\t$dst", []>, TB;
4153 def LGDTm : I<0x01, MRM2m, (outs), (ins opaque48mem:$src),
4154               "lgdt\t$src", []>, TB;
4155 def LIDTm : I<0x01, MRM3m, (outs), (ins opaque48mem:$src),
4156               "lidt\t$src", []>, TB;
4157 def LLDT16r : I<0x00, MRM2r, (outs), (ins GR16:$src),
4158                 "lldt{w}\t$src", []>, TB;
4159 def LLDT16m : I<0x00, MRM2m, (outs), (ins i16mem:$src),
4160                 "lldt{w}\t$src", []>, TB;
4161
4162 // String manipulation instructions
4163
4164 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
4165 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
4166 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
4167
4168 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
4169 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
4170 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
4171
4172 // CPU flow control instructions
4173
4174 def HLT : I<0xF4, RawFrm, (outs), (ins), "hlt", []>;
4175 def RSM : I<0xAA, RawFrm, (outs), (ins), "rsm", []>, TB;
4176
4177 // FPU control instructions
4178
4179 def FNINIT : I<0xE3, RawFrm, (outs), (ins), "fninit", []>, DB;
4180
4181 // Flag instructions
4182
4183 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
4184 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
4185 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
4186 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
4187 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
4188 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
4189 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
4190
4191 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
4192
4193 // Table lookup instructions
4194
4195 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
4196
4197 // Specialized register support
4198
4199 def WRMSR : I<0x30, RawFrm, (outs), (ins), "wrmsr", []>, TB;
4200 def RDMSR : I<0x32, RawFrm, (outs), (ins), "rdmsr", []>, TB;
4201 def RDPMC : I<0x33, RawFrm, (outs), (ins), "rdpmc", []>, TB;
4202
4203 def SMSW16r : I<0x01, MRM4r, (outs GR16:$dst), (ins),
4204                 "smsw{w}\t$dst", []>, OpSize, TB;
4205 def SMSW32r : I<0x01, MRM4r, (outs GR32:$dst), (ins),
4206                 "smsw{l}\t$dst", []>, TB;
4207 // For memory operands, there is only a 16-bit form
4208 def SMSW16m : I<0x01, MRM4m, (outs i16mem:$dst), (ins),
4209                 "smsw{w}\t$dst", []>, TB;
4210
4211 def LMSW16r : I<0x01, MRM6r, (outs), (ins GR16:$src),
4212                 "lmsw{w}\t$src", []>, TB;
4213 def LMSW16m : I<0x01, MRM6m, (outs), (ins i16mem:$src),
4214                 "lmsw{w}\t$src", []>, TB;
4215
4216 def CPUID : I<0xA2, RawFrm, (outs), (ins), "cpuid", []>, TB;
4217
4218 // Cache instructions
4219
4220 def INVD : I<0x08, RawFrm, (outs), (ins), "invd", []>, TB;
4221 def WBINVD : I<0x09, RawFrm, (outs), (ins), "wbinvd", []>, TB;
4222
4223 // VMX instructions
4224
4225 // 66 0F 38 80
4226 def INVEPT : I<0x38, RawFrm, (outs), (ins), "invept", []>, OpSize, TB;
4227 // 66 0F 38 81
4228 def INVVPID : I<0x38, RawFrm, (outs), (ins), "invvpid", []>, OpSize, TB;
4229 // 0F 01 C1
4230 def VMCALL : I<0x01, RawFrm, (outs), (ins), "vmcall", []>, TB;
4231 def VMCLEARm : I<0xC7, MRM6m, (outs), (ins i64mem:$vmcs),
4232   "vmclear\t$vmcs", []>, OpSize, TB;
4233 // 0F 01 C2
4234 def VMLAUNCH : I<0x01, RawFrm, (outs), (ins), "vmlaunch", []>, TB;
4235 // 0F 01 C3
4236 def VMRESUME : I<0x01, RawFrm, (outs), (ins), "vmresume", []>, TB;
4237 def VMPTRLDm : I<0xC7, MRM6m, (outs), (ins i64mem:$vmcs),
4238   "vmptrld\t$vmcs", []>, TB;
4239 def VMPTRSTm : I<0xC7, MRM7m, (outs i64mem:$vmcs), (ins),
4240   "vmptrst\t$vmcs", []>, TB;
4241 def VMREAD64rm : I<0x78, MRMDestMem, (outs i64mem:$dst), (ins GR64:$src),
4242   "vmread{q}\t{$src, $dst|$dst, $src}", []>, TB;
4243 def VMREAD64rr : I<0x78, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
4244   "vmread{q}\t{$src, $dst|$dst, $src}", []>, TB;
4245 def VMREAD32rm : I<0x78, MRMDestMem, (outs i32mem:$dst), (ins GR32:$src),
4246   "vmread{l}\t{$src, $dst|$dst, $src}", []>, TB;
4247 def VMREAD32rr : I<0x78, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
4248   "vmread{l}\t{$src, $dst|$dst, $src}", []>, TB;
4249 def VMWRITE64rm : I<0x79, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4250   "vmwrite{q}\t{$src, $dst|$dst, $src}", []>, TB;
4251 def VMWRITE64rr : I<0x79, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4252   "vmwrite{q}\t{$src, $dst|$dst, $src}", []>, TB;
4253 def VMWRITE32rm : I<0x79, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4254   "vmwrite{l}\t{$src, $dst|$dst, $src}", []>, TB;
4255 def VMWRITE32rr : I<0x79, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4256   "vmwrite{l}\t{$src, $dst|$dst, $src}", []>, TB;
4257 // 0F 01 C4
4258 def VMXOFF : I<0x01, RawFrm, (outs), (ins), "vmxoff", []>, OpSize;
4259 def VMXON : I<0xC7, MRM6m, (outs), (ins i64mem:$vmxon),
4260   "vmxon\t{$vmxon}", []>, XD;
4261
4262 //===----------------------------------------------------------------------===//
4263 // Non-Instruction Patterns
4264 //===----------------------------------------------------------------------===//
4265
4266 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
4267 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
4268 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
4269 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
4270 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
4271 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
4272 def : Pat<(i32 (X86Wrapper tblockaddress:$dst)), (MOV32ri tblockaddress:$dst)>;
4273
4274 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
4275           (ADD32ri GR32:$src1, tconstpool:$src2)>;
4276 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
4277           (ADD32ri GR32:$src1, tjumptable:$src2)>;
4278 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
4279           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
4280 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
4281           (ADD32ri GR32:$src1, texternalsym:$src2)>;
4282 def : Pat<(add GR32:$src1, (X86Wrapper tblockaddress:$src2)),
4283           (ADD32ri GR32:$src1, tblockaddress:$src2)>;
4284
4285 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
4286           (MOV32mi addr:$dst, tglobaladdr:$src)>;
4287 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
4288           (MOV32mi addr:$dst, texternalsym:$src)>;
4289 def : Pat<(store (i32 (X86Wrapper tblockaddress:$src)), addr:$dst),
4290           (MOV32mi addr:$dst, tblockaddress:$src)>;
4291
4292 // Calls
4293 // tailcall stuff
4294 def : Pat<(X86tcret GR32:$dst, imm:$off),
4295           (TCRETURNri GR32:$dst, imm:$off)>;
4296
4297 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
4298           (TCRETURNdi texternalsym:$dst, imm:$off)>;
4299
4300 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
4301           (TCRETURNdi texternalsym:$dst, imm:$off)>;
4302
4303 // Normal calls, with various flavors of addresses.
4304 def : Pat<(X86call (i32 tglobaladdr:$dst)),
4305           (CALLpcrel32 tglobaladdr:$dst)>;
4306 def : Pat<(X86call (i32 texternalsym:$dst)),
4307           (CALLpcrel32 texternalsym:$dst)>;
4308 def : Pat<(X86call (i32 imm:$dst)),
4309           (CALLpcrel32 imm:$dst)>, Requires<[CallImmAddr]>;
4310
4311 // X86 specific add which produces a flag.
4312 def : Pat<(addc GR32:$src1, GR32:$src2),
4313           (ADD32rr GR32:$src1, GR32:$src2)>;
4314 def : Pat<(addc GR32:$src1, (load addr:$src2)),
4315           (ADD32rm GR32:$src1, addr:$src2)>;
4316 def : Pat<(addc GR32:$src1, imm:$src2),
4317           (ADD32ri GR32:$src1, imm:$src2)>;
4318 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
4319           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
4320
4321 def : Pat<(subc GR32:$src1, GR32:$src2),
4322           (SUB32rr GR32:$src1, GR32:$src2)>;
4323 def : Pat<(subc GR32:$src1, (load addr:$src2)),
4324           (SUB32rm GR32:$src1, addr:$src2)>;
4325 def : Pat<(subc GR32:$src1, imm:$src2),
4326           (SUB32ri GR32:$src1, imm:$src2)>;
4327 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
4328           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
4329
4330 // Comparisons.
4331
4332 // TEST R,R is smaller than CMP R,0
4333 def : Pat<(parallel (X86cmp GR8:$src1, 0), (implicit EFLAGS)),
4334           (TEST8rr GR8:$src1, GR8:$src1)>;
4335 def : Pat<(parallel (X86cmp GR16:$src1, 0), (implicit EFLAGS)),
4336           (TEST16rr GR16:$src1, GR16:$src1)>;
4337 def : Pat<(parallel (X86cmp GR32:$src1, 0), (implicit EFLAGS)),
4338           (TEST32rr GR32:$src1, GR32:$src1)>;
4339
4340 // Conditional moves with folded loads with operands swapped and conditions
4341 // inverted.
4342 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_B, EFLAGS),
4343           (CMOVAE16rm GR16:$src2, addr:$src1)>;
4344 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_B, EFLAGS),
4345           (CMOVAE32rm GR32:$src2, addr:$src1)>;
4346 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_AE, EFLAGS),
4347           (CMOVB16rm GR16:$src2, addr:$src1)>;
4348 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_AE, EFLAGS),
4349           (CMOVB32rm GR32:$src2, addr:$src1)>;
4350 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_E, EFLAGS),
4351           (CMOVNE16rm GR16:$src2, addr:$src1)>;
4352 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_E, EFLAGS),
4353           (CMOVNE32rm GR32:$src2, addr:$src1)>;
4354 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NE, EFLAGS),
4355           (CMOVE16rm GR16:$src2, addr:$src1)>;
4356 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NE, EFLAGS),
4357           (CMOVE32rm GR32:$src2, addr:$src1)>;
4358 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_BE, EFLAGS),
4359           (CMOVA16rm GR16:$src2, addr:$src1)>;
4360 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_BE, EFLAGS),
4361           (CMOVA32rm GR32:$src2, addr:$src1)>;
4362 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_A, EFLAGS),
4363           (CMOVBE16rm GR16:$src2, addr:$src1)>;
4364 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_A, EFLAGS),
4365           (CMOVBE32rm GR32:$src2, addr:$src1)>;
4366 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_L, EFLAGS),
4367           (CMOVGE16rm GR16:$src2, addr:$src1)>;
4368 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_L, EFLAGS),
4369           (CMOVGE32rm GR32:$src2, addr:$src1)>;
4370 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_GE, EFLAGS),
4371           (CMOVL16rm GR16:$src2, addr:$src1)>;
4372 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_GE, EFLAGS),
4373           (CMOVL32rm GR32:$src2, addr:$src1)>;
4374 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_LE, EFLAGS),
4375           (CMOVG16rm GR16:$src2, addr:$src1)>;
4376 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_LE, EFLAGS),
4377           (CMOVG32rm GR32:$src2, addr:$src1)>;
4378 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_G, EFLAGS),
4379           (CMOVLE16rm GR16:$src2, addr:$src1)>;
4380 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_G, EFLAGS),
4381           (CMOVLE32rm GR32:$src2, addr:$src1)>;
4382 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_P, EFLAGS),
4383           (CMOVNP16rm GR16:$src2, addr:$src1)>;
4384 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_P, EFLAGS),
4385           (CMOVNP32rm GR32:$src2, addr:$src1)>;
4386 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NP, EFLAGS),
4387           (CMOVP16rm GR16:$src2, addr:$src1)>;
4388 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NP, EFLAGS),
4389           (CMOVP32rm GR32:$src2, addr:$src1)>;
4390 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_S, EFLAGS),
4391           (CMOVNS16rm GR16:$src2, addr:$src1)>;
4392 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_S, EFLAGS),
4393           (CMOVNS32rm GR32:$src2, addr:$src1)>;
4394 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NS, EFLAGS),
4395           (CMOVS16rm GR16:$src2, addr:$src1)>;
4396 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NS, EFLAGS),
4397           (CMOVS32rm GR32:$src2, addr:$src1)>;
4398 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_O, EFLAGS),
4399           (CMOVNO16rm GR16:$src2, addr:$src1)>;
4400 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_O, EFLAGS),
4401           (CMOVNO32rm GR32:$src2, addr:$src1)>;
4402 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NO, EFLAGS),
4403           (CMOVO16rm GR16:$src2, addr:$src1)>;
4404 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NO, EFLAGS),
4405           (CMOVO32rm GR32:$src2, addr:$src1)>;
4406
4407 // zextload bool -> zextload byte
4408 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
4409 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
4410 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
4411
4412 // extload bool -> extload byte
4413 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
4414 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>;
4415 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
4416 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>;
4417 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
4418 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
4419
4420 // anyext. Define these to do an explicit zero-extend to
4421 // avoid partial-register updates.
4422 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>;
4423 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>;
4424 def : Pat<(i32 (anyext GR16:$src)), (MOVZX32rr16 GR16:$src)>;
4425
4426 // (and (i32 load), 255) -> (zextload i8)
4427 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 255))),
4428           (MOVZX32rm8 addr:$src)>;
4429 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 65535))),
4430           (MOVZX32rm16 addr:$src)>;
4431
4432 //===----------------------------------------------------------------------===//
4433 // Some peepholes
4434 //===----------------------------------------------------------------------===//
4435
4436 // Odd encoding trick: -128 fits into an 8-bit immediate field while
4437 // +128 doesn't, so in this special case use a sub instead of an add.
4438 def : Pat<(add GR16:$src1, 128),
4439           (SUB16ri8 GR16:$src1, -128)>;
4440 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
4441           (SUB16mi8 addr:$dst, -128)>;
4442 def : Pat<(add GR32:$src1, 128),
4443           (SUB32ri8 GR32:$src1, -128)>;
4444 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
4445           (SUB32mi8 addr:$dst, -128)>;
4446
4447 // r & (2^16-1) ==> movz
4448 def : Pat<(and GR32:$src1, 0xffff),
4449           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, x86_subreg_16bit))>;
4450 // r & (2^8-1) ==> movz
4451 def : Pat<(and GR32:$src1, 0xff),
4452           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src1,
4453                                                              GR32_ABCD)),
4454                                       x86_subreg_8bit))>,
4455       Requires<[In32BitMode]>;
4456 // r & (2^8-1) ==> movz
4457 def : Pat<(and GR16:$src1, 0xff),
4458           (MOVZX16rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src1,
4459                                                              GR16_ABCD)),
4460                                       x86_subreg_8bit))>,
4461       Requires<[In32BitMode]>;
4462
4463 // sext_inreg patterns
4464 def : Pat<(sext_inreg GR32:$src, i16),
4465           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit))>;
4466 def : Pat<(sext_inreg GR32:$src, i8),
4467           (MOVSX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
4468                                                              GR32_ABCD)),
4469                                       x86_subreg_8bit))>,
4470       Requires<[In32BitMode]>;
4471 def : Pat<(sext_inreg GR16:$src, i8),
4472           (MOVSX16rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
4473                                                              GR16_ABCD)),
4474                                       x86_subreg_8bit))>,
4475       Requires<[In32BitMode]>;
4476
4477 // trunc patterns
4478 def : Pat<(i16 (trunc GR32:$src)),
4479           (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit)>;
4480 def : Pat<(i8 (trunc GR32:$src)),
4481           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
4482                           x86_subreg_8bit)>,
4483       Requires<[In32BitMode]>;
4484 def : Pat<(i8 (trunc GR16:$src)),
4485           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
4486                           x86_subreg_8bit)>,
4487       Requires<[In32BitMode]>;
4488
4489 // h-register tricks
4490 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
4491           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
4492                           x86_subreg_8bit_hi)>,
4493       Requires<[In32BitMode]>;
4494 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
4495           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
4496                           x86_subreg_8bit_hi)>,
4497       Requires<[In32BitMode]>;
4498 def : Pat<(srl GR16:$src, (i8 8)),
4499           (EXTRACT_SUBREG
4500             (MOVZX32rr8
4501               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
4502                               x86_subreg_8bit_hi)),
4503             x86_subreg_16bit)>,
4504       Requires<[In32BitMode]>;
4505 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
4506           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
4507                                                              GR16_ABCD)),
4508                                       x86_subreg_8bit_hi))>,
4509       Requires<[In32BitMode]>;
4510 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
4511           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
4512                                                              GR16_ABCD)),
4513                                       x86_subreg_8bit_hi))>,
4514       Requires<[In32BitMode]>;
4515 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
4516           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
4517                                                              GR32_ABCD)),
4518                                       x86_subreg_8bit_hi))>,
4519       Requires<[In32BitMode]>;
4520
4521 // (shl x, 1) ==> (add x, x)
4522 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
4523 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
4524 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
4525
4526 // (shl x (and y, 31)) ==> (shl x, y)
4527 def : Pat<(shl GR8:$src1, (and CL:$amt, 31)),
4528           (SHL8rCL GR8:$src1)>;
4529 def : Pat<(shl GR16:$src1, (and CL:$amt, 31)),
4530           (SHL16rCL GR16:$src1)>;
4531 def : Pat<(shl GR32:$src1, (and CL:$amt, 31)),
4532           (SHL32rCL GR32:$src1)>;
4533 def : Pat<(store (shl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4534           (SHL8mCL addr:$dst)>;
4535 def : Pat<(store (shl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4536           (SHL16mCL addr:$dst)>;
4537 def : Pat<(store (shl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4538           (SHL32mCL addr:$dst)>;
4539
4540 def : Pat<(srl GR8:$src1, (and CL:$amt, 31)),
4541           (SHR8rCL GR8:$src1)>;
4542 def : Pat<(srl GR16:$src1, (and CL:$amt, 31)),
4543           (SHR16rCL GR16:$src1)>;
4544 def : Pat<(srl GR32:$src1, (and CL:$amt, 31)),
4545           (SHR32rCL GR32:$src1)>;
4546 def : Pat<(store (srl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4547           (SHR8mCL addr:$dst)>;
4548 def : Pat<(store (srl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4549           (SHR16mCL addr:$dst)>;
4550 def : Pat<(store (srl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4551           (SHR32mCL addr:$dst)>;
4552
4553 def : Pat<(sra GR8:$src1, (and CL:$amt, 31)),
4554           (SAR8rCL GR8:$src1)>;
4555 def : Pat<(sra GR16:$src1, (and CL:$amt, 31)),
4556           (SAR16rCL GR16:$src1)>;
4557 def : Pat<(sra GR32:$src1, (and CL:$amt, 31)),
4558           (SAR32rCL GR32:$src1)>;
4559 def : Pat<(store (sra (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4560           (SAR8mCL addr:$dst)>;
4561 def : Pat<(store (sra (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4562           (SAR16mCL addr:$dst)>;
4563 def : Pat<(store (sra (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
4564           (SAR32mCL addr:$dst)>;
4565
4566 // (or (x >> c) | (y << (32 - c))) ==> (shrd32 x, y, c)
4567 def : Pat<(or (srl GR32:$src1, CL:$amt),
4568               (shl GR32:$src2, (sub 32, CL:$amt))),
4569           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
4570
4571 def : Pat<(store (or (srl (loadi32 addr:$dst), CL:$amt),
4572                      (shl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
4573           (SHRD32mrCL addr:$dst, GR32:$src2)>;
4574
4575 def : Pat<(or (srl GR32:$src1, (i8 (trunc ECX:$amt))),
4576               (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
4577           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
4578
4579 def : Pat<(store (or (srl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
4580                      (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
4581                  addr:$dst),
4582           (SHRD32mrCL addr:$dst, GR32:$src2)>;
4583
4584 def : Pat<(shrd GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
4585           (SHRD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
4586
4587 def : Pat<(store (shrd (loadi32 addr:$dst), (i8 imm:$amt1),
4588                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
4589           (SHRD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
4590
4591 // (or (x << c) | (y >> (32 - c))) ==> (shld32 x, y, c)
4592 def : Pat<(or (shl GR32:$src1, CL:$amt),
4593               (srl GR32:$src2, (sub 32, CL:$amt))),
4594           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
4595
4596 def : Pat<(store (or (shl (loadi32 addr:$dst), CL:$amt),
4597                      (srl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
4598           (SHLD32mrCL addr:$dst, GR32:$src2)>;
4599
4600 def : Pat<(or (shl GR32:$src1, (i8 (trunc ECX:$amt))),
4601               (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
4602           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
4603
4604 def : Pat<(store (or (shl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
4605                      (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
4606                  addr:$dst),
4607           (SHLD32mrCL addr:$dst, GR32:$src2)>;
4608
4609 def : Pat<(shld GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
4610           (SHLD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
4611
4612 def : Pat<(store (shld (loadi32 addr:$dst), (i8 imm:$amt1),
4613                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
4614           (SHLD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
4615
4616 // (or (x >> c) | (y << (16 - c))) ==> (shrd16 x, y, c)
4617 def : Pat<(or (srl GR16:$src1, CL:$amt),
4618               (shl GR16:$src2, (sub 16, CL:$amt))),
4619           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
4620
4621 def : Pat<(store (or (srl (loadi16 addr:$dst), CL:$amt),
4622                      (shl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
4623           (SHRD16mrCL addr:$dst, GR16:$src2)>;
4624
4625 def : Pat<(or (srl GR16:$src1, (i8 (trunc CX:$amt))),
4626               (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
4627           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
4628
4629 def : Pat<(store (or (srl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
4630                      (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
4631                  addr:$dst),
4632           (SHRD16mrCL addr:$dst, GR16:$src2)>;
4633
4634 def : Pat<(shrd GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
4635           (SHRD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
4636
4637 def : Pat<(store (shrd (loadi16 addr:$dst), (i8 imm:$amt1),
4638                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
4639           (SHRD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
4640
4641 // (or (x << c) | (y >> (16 - c))) ==> (shld16 x, y, c)
4642 def : Pat<(or (shl GR16:$src1, CL:$amt),
4643               (srl GR16:$src2, (sub 16, CL:$amt))),
4644           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
4645
4646 def : Pat<(store (or (shl (loadi16 addr:$dst), CL:$amt),
4647                      (srl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
4648           (SHLD16mrCL addr:$dst, GR16:$src2)>;
4649
4650 def : Pat<(or (shl GR16:$src1, (i8 (trunc CX:$amt))),
4651               (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
4652           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
4653
4654 def : Pat<(store (or (shl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
4655                      (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
4656                  addr:$dst),
4657           (SHLD16mrCL addr:$dst, GR16:$src2)>;
4658
4659 def : Pat<(shld GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
4660           (SHLD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
4661
4662 def : Pat<(store (shld (loadi16 addr:$dst), (i8 imm:$amt1),
4663                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
4664           (SHLD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
4665
4666 // (anyext (setcc_carry)) -> (setcc_carry)
4667 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
4668           (SETB_C16r)>;
4669 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
4670           (SETB_C32r)>;
4671
4672 // (or x1, x2) -> (add x1, x2) if two operands are known not to share bits.
4673 let AddedComplexity = 5 in { // Try this before the selecting to OR
4674 def : Pat<(parallel (or_is_add GR16:$src1, imm:$src2),
4675                     (implicit EFLAGS)),
4676           (ADD16ri GR16:$src1, imm:$src2)>;
4677 def : Pat<(parallel (or_is_add GR32:$src1, imm:$src2),
4678                     (implicit EFLAGS)),
4679           (ADD32ri GR32:$src1, imm:$src2)>;
4680 def : Pat<(parallel (or_is_add GR16:$src1, i16immSExt8:$src2),
4681                     (implicit EFLAGS)),
4682           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
4683 def : Pat<(parallel (or_is_add GR32:$src1, i32immSExt8:$src2),
4684                     (implicit EFLAGS)),
4685           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
4686 def : Pat<(parallel (or_is_add GR16:$src1, GR16:$src2),
4687                     (implicit EFLAGS)),
4688           (ADD16rr GR16:$src1, GR16:$src2)>;
4689 def : Pat<(parallel (or_is_add GR32:$src1, GR32:$src2),
4690                     (implicit EFLAGS)),
4691           (ADD32rr GR32:$src1, GR32:$src2)>;
4692 } // AddedComplexity
4693
4694 //===----------------------------------------------------------------------===//
4695 // EFLAGS-defining Patterns
4696 //===----------------------------------------------------------------------===//
4697
4698 // Register-Register Addition with EFLAGS result
4699 def : Pat<(parallel (X86add_flag GR8:$src1, GR8:$src2),
4700                     (implicit EFLAGS)),
4701           (ADD8rr GR8:$src1, GR8:$src2)>;
4702 def : Pat<(parallel (X86add_flag GR16:$src1, GR16:$src2),
4703                     (implicit EFLAGS)),
4704           (ADD16rr GR16:$src1, GR16:$src2)>;
4705 def : Pat<(parallel (X86add_flag GR32:$src1, GR32:$src2),
4706                     (implicit EFLAGS)),
4707           (ADD32rr GR32:$src1, GR32:$src2)>;
4708
4709 // Register-Memory Addition with EFLAGS result
4710 def : Pat<(parallel (X86add_flag GR8:$src1, (loadi8 addr:$src2)),
4711                     (implicit EFLAGS)),
4712           (ADD8rm GR8:$src1, addr:$src2)>;
4713 def : Pat<(parallel (X86add_flag GR16:$src1, (loadi16 addr:$src2)),
4714                     (implicit EFLAGS)),
4715           (ADD16rm GR16:$src1, addr:$src2)>;
4716 def : Pat<(parallel (X86add_flag GR32:$src1, (loadi32 addr:$src2)),
4717                     (implicit EFLAGS)),
4718           (ADD32rm GR32:$src1, addr:$src2)>;
4719
4720 // Register-Integer Addition with EFLAGS result
4721 def : Pat<(parallel (X86add_flag GR8:$src1, imm:$src2),
4722                     (implicit EFLAGS)),
4723           (ADD8ri GR8:$src1, imm:$src2)>;
4724 def : Pat<(parallel (X86add_flag GR16:$src1, imm:$src2),
4725                     (implicit EFLAGS)),
4726           (ADD16ri GR16:$src1, imm:$src2)>;
4727 def : Pat<(parallel (X86add_flag GR32:$src1, imm:$src2),
4728                     (implicit EFLAGS)),
4729           (ADD32ri GR32:$src1, imm:$src2)>;
4730 def : Pat<(parallel (X86add_flag GR16:$src1, i16immSExt8:$src2),
4731                     (implicit EFLAGS)),
4732           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
4733 def : Pat<(parallel (X86add_flag GR32:$src1, i32immSExt8:$src2),
4734                     (implicit EFLAGS)),
4735           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
4736
4737 // Memory-Register Addition with EFLAGS result
4738 def : Pat<(parallel (store (X86add_flag (loadi8 addr:$dst), GR8:$src2),
4739                            addr:$dst),
4740                     (implicit EFLAGS)),
4741           (ADD8mr addr:$dst, GR8:$src2)>;
4742 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), GR16:$src2),
4743                            addr:$dst),
4744                     (implicit EFLAGS)),
4745           (ADD16mr addr:$dst, GR16:$src2)>;
4746 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), GR32:$src2),
4747                            addr:$dst),
4748                     (implicit EFLAGS)),
4749           (ADD32mr addr:$dst, GR32:$src2)>;
4750
4751 // Memory-Integer Addition with EFLAGS result
4752 def : Pat<(parallel (store (X86add_flag (loadi8 addr:$dst), imm:$src2),
4753                            addr:$dst),
4754                     (implicit EFLAGS)),
4755           (ADD8mi addr:$dst, imm:$src2)>;
4756 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), imm:$src2),
4757                            addr:$dst),
4758                     (implicit EFLAGS)),
4759           (ADD16mi addr:$dst, imm:$src2)>;
4760 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), imm:$src2),
4761                            addr:$dst),
4762                     (implicit EFLAGS)),
4763           (ADD32mi addr:$dst, imm:$src2)>;
4764 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), i16immSExt8:$src2),
4765                            addr:$dst),
4766                     (implicit EFLAGS)),
4767           (ADD16mi8 addr:$dst, i16immSExt8:$src2)>;
4768 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), i32immSExt8:$src2),
4769                            addr:$dst),
4770                     (implicit EFLAGS)),
4771           (ADD32mi8 addr:$dst, i32immSExt8:$src2)>;
4772
4773 // Register-Register Subtraction with EFLAGS result
4774 def : Pat<(parallel (X86sub_flag GR8:$src1, GR8:$src2),
4775                     (implicit EFLAGS)),
4776           (SUB8rr GR8:$src1, GR8:$src2)>;
4777 def : Pat<(parallel (X86sub_flag GR16:$src1, GR16:$src2),
4778                     (implicit EFLAGS)),
4779           (SUB16rr GR16:$src1, GR16:$src2)>;
4780 def : Pat<(parallel (X86sub_flag GR32:$src1, GR32:$src2),
4781                     (implicit EFLAGS)),
4782           (SUB32rr GR32:$src1, GR32:$src2)>;
4783
4784 // Register-Memory Subtraction with EFLAGS result
4785 def : Pat<(parallel (X86sub_flag GR8:$src1, (loadi8 addr:$src2)),
4786                     (implicit EFLAGS)),
4787           (SUB8rm GR8:$src1, addr:$src2)>;
4788 def : Pat<(parallel (X86sub_flag GR16:$src1, (loadi16 addr:$src2)),
4789                     (implicit EFLAGS)),
4790           (SUB16rm GR16:$src1, addr:$src2)>;
4791 def : Pat<(parallel (X86sub_flag GR32:$src1, (loadi32 addr:$src2)),
4792                     (implicit EFLAGS)),
4793           (SUB32rm GR32:$src1, addr:$src2)>;
4794
4795 // Register-Integer Subtraction with EFLAGS result
4796 def : Pat<(parallel (X86sub_flag GR8:$src1, imm:$src2),
4797                     (implicit EFLAGS)),
4798           (SUB8ri GR8:$src1, imm:$src2)>;
4799 def : Pat<(parallel (X86sub_flag GR16:$src1, imm:$src2),
4800                     (implicit EFLAGS)),
4801           (SUB16ri GR16:$src1, imm:$src2)>;
4802 def : Pat<(parallel (X86sub_flag GR32:$src1, imm:$src2),
4803                     (implicit EFLAGS)),
4804           (SUB32ri GR32:$src1, imm:$src2)>;
4805 def : Pat<(parallel (X86sub_flag GR16:$src1, i16immSExt8:$src2),
4806                     (implicit EFLAGS)),
4807           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
4808 def : Pat<(parallel (X86sub_flag GR32:$src1, i32immSExt8:$src2),
4809                     (implicit EFLAGS)),
4810           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
4811
4812 // Memory-Register Subtraction with EFLAGS result
4813 def : Pat<(parallel (store (X86sub_flag (loadi8 addr:$dst), GR8:$src2),
4814                            addr:$dst),
4815                     (implicit EFLAGS)),
4816           (SUB8mr addr:$dst, GR8:$src2)>;
4817 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), GR16:$src2),
4818                            addr:$dst),
4819                     (implicit EFLAGS)),
4820           (SUB16mr addr:$dst, GR16:$src2)>;
4821 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), GR32:$src2),
4822                            addr:$dst),
4823                     (implicit EFLAGS)),
4824           (SUB32mr addr:$dst, GR32:$src2)>;
4825
4826 // Memory-Integer Subtraction with EFLAGS result
4827 def : Pat<(parallel (store (X86sub_flag (loadi8 addr:$dst), imm:$src2),
4828                            addr:$dst),
4829                     (implicit EFLAGS)),
4830           (SUB8mi addr:$dst, imm:$src2)>;
4831 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), imm:$src2),
4832                            addr:$dst),
4833                     (implicit EFLAGS)),
4834           (SUB16mi addr:$dst, imm:$src2)>;
4835 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), imm:$src2),
4836                            addr:$dst),
4837                     (implicit EFLAGS)),
4838           (SUB32mi addr:$dst, imm:$src2)>;
4839 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), i16immSExt8:$src2),
4840                            addr:$dst),
4841                     (implicit EFLAGS)),
4842           (SUB16mi8 addr:$dst, i16immSExt8:$src2)>;
4843 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), i32immSExt8:$src2),
4844                            addr:$dst),
4845                     (implicit EFLAGS)),
4846           (SUB32mi8 addr:$dst, i32immSExt8:$src2)>;
4847
4848
4849 // Register-Register Signed Integer Multiply with EFLAGS result
4850 def : Pat<(parallel (X86smul_flag GR16:$src1, GR16:$src2),
4851                     (implicit EFLAGS)),
4852           (IMUL16rr GR16:$src1, GR16:$src2)>;
4853 def : Pat<(parallel (X86smul_flag GR32:$src1, GR32:$src2),
4854                     (implicit EFLAGS)),
4855           (IMUL32rr GR32:$src1, GR32:$src2)>;
4856
4857 // Register-Memory Signed Integer Multiply with EFLAGS result
4858 def : Pat<(parallel (X86smul_flag GR16:$src1, (loadi16 addr:$src2)),
4859                     (implicit EFLAGS)),
4860           (IMUL16rm GR16:$src1, addr:$src2)>;
4861 def : Pat<(parallel (X86smul_flag GR32:$src1, (loadi32 addr:$src2)),
4862                     (implicit EFLAGS)),
4863           (IMUL32rm GR32:$src1, addr:$src2)>;
4864
4865 // Register-Integer Signed Integer Multiply with EFLAGS result
4866 def : Pat<(parallel (X86smul_flag GR16:$src1, imm:$src2),
4867                     (implicit EFLAGS)),
4868           (IMUL16rri GR16:$src1, imm:$src2)>;
4869 def : Pat<(parallel (X86smul_flag GR32:$src1, imm:$src2),
4870                     (implicit EFLAGS)),
4871           (IMUL32rri GR32:$src1, imm:$src2)>;
4872 def : Pat<(parallel (X86smul_flag GR16:$src1, i16immSExt8:$src2),
4873                     (implicit EFLAGS)),
4874           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
4875 def : Pat<(parallel (X86smul_flag GR32:$src1, i32immSExt8:$src2),
4876                     (implicit EFLAGS)),
4877           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
4878
4879 // Memory-Integer Signed Integer Multiply with EFLAGS result
4880 def : Pat<(parallel (X86smul_flag (loadi16 addr:$src1), imm:$src2),
4881                     (implicit EFLAGS)),
4882           (IMUL16rmi addr:$src1, imm:$src2)>;
4883 def : Pat<(parallel (X86smul_flag (loadi32 addr:$src1), imm:$src2),
4884                     (implicit EFLAGS)),
4885           (IMUL32rmi addr:$src1, imm:$src2)>;
4886 def : Pat<(parallel (X86smul_flag (loadi16 addr:$src1), i16immSExt8:$src2),
4887                     (implicit EFLAGS)),
4888           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
4889 def : Pat<(parallel (X86smul_flag (loadi32 addr:$src1), i32immSExt8:$src2),
4890                     (implicit EFLAGS)),
4891           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
4892
4893 // Optimize multiply by 2 with EFLAGS result.
4894 let AddedComplexity = 2 in {
4895 def : Pat<(parallel (X86smul_flag GR16:$src1, 2),
4896                     (implicit EFLAGS)),
4897           (ADD16rr GR16:$src1, GR16:$src1)>;
4898
4899 def : Pat<(parallel (X86smul_flag GR32:$src1, 2),
4900                     (implicit EFLAGS)),
4901           (ADD32rr GR32:$src1, GR32:$src1)>;
4902 }
4903
4904 // INC and DEC with EFLAGS result. Note that these do not set CF.
4905 def : Pat<(parallel (X86inc_flag GR8:$src), (implicit EFLAGS)),
4906           (INC8r GR8:$src)>;
4907 def : Pat<(parallel (store (i8 (X86inc_flag (loadi8 addr:$dst))), addr:$dst),
4908                     (implicit EFLAGS)),
4909           (INC8m addr:$dst)>;
4910 def : Pat<(parallel (X86dec_flag GR8:$src), (implicit EFLAGS)),
4911           (DEC8r GR8:$src)>;
4912 def : Pat<(parallel (store (i8 (X86dec_flag (loadi8 addr:$dst))), addr:$dst),
4913                     (implicit EFLAGS)),
4914           (DEC8m addr:$dst)>;
4915
4916 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
4917           (INC16r GR16:$src)>, Requires<[In32BitMode]>;
4918 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
4919                     (implicit EFLAGS)),
4920           (INC16m addr:$dst)>, Requires<[In32BitMode]>;
4921 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
4922           (DEC16r GR16:$src)>, Requires<[In32BitMode]>;
4923 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
4924                     (implicit EFLAGS)),
4925           (DEC16m addr:$dst)>, Requires<[In32BitMode]>;
4926
4927 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
4928           (INC32r GR32:$src)>, Requires<[In32BitMode]>;
4929 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
4930                     (implicit EFLAGS)),
4931           (INC32m addr:$dst)>, Requires<[In32BitMode]>;
4932 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
4933           (DEC32r GR32:$src)>, Requires<[In32BitMode]>;
4934 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
4935                     (implicit EFLAGS)),
4936           (DEC32m addr:$dst)>, Requires<[In32BitMode]>;
4937
4938 // Register-Register Or with EFLAGS result
4939 def : Pat<(parallel (X86or_flag GR8:$src1, GR8:$src2),
4940                     (implicit EFLAGS)),
4941           (OR8rr GR8:$src1, GR8:$src2)>;
4942 def : Pat<(parallel (X86or_flag GR16:$src1, GR16:$src2),
4943                     (implicit EFLAGS)),
4944           (OR16rr GR16:$src1, GR16:$src2)>;
4945 def : Pat<(parallel (X86or_flag GR32:$src1, GR32:$src2),
4946                     (implicit EFLAGS)),
4947           (OR32rr GR32:$src1, GR32:$src2)>;
4948
4949 // Register-Memory Or with EFLAGS result
4950 def : Pat<(parallel (X86or_flag GR8:$src1, (loadi8 addr:$src2)),
4951                     (implicit EFLAGS)),
4952           (OR8rm GR8:$src1, addr:$src2)>;
4953 def : Pat<(parallel (X86or_flag GR16:$src1, (loadi16 addr:$src2)),
4954                     (implicit EFLAGS)),
4955           (OR16rm GR16:$src1, addr:$src2)>;
4956 def : Pat<(parallel (X86or_flag GR32:$src1, (loadi32 addr:$src2)),
4957                     (implicit EFLAGS)),
4958           (OR32rm GR32:$src1, addr:$src2)>;
4959
4960 // Register-Integer Or with EFLAGS result
4961 def : Pat<(parallel (X86or_flag GR8:$src1, imm:$src2),
4962                     (implicit EFLAGS)),
4963           (OR8ri GR8:$src1, imm:$src2)>;
4964 def : Pat<(parallel (X86or_flag GR16:$src1, imm:$src2),
4965                     (implicit EFLAGS)),
4966           (OR16ri GR16:$src1, imm:$src2)>;
4967 def : Pat<(parallel (X86or_flag GR32:$src1, imm:$src2),
4968                     (implicit EFLAGS)),
4969           (OR32ri GR32:$src1, imm:$src2)>;
4970 def : Pat<(parallel (X86or_flag GR16:$src1, i16immSExt8:$src2),
4971                     (implicit EFLAGS)),
4972           (OR16ri8 GR16:$src1, i16immSExt8:$src2)>;
4973 def : Pat<(parallel (X86or_flag GR32:$src1, i32immSExt8:$src2),
4974                     (implicit EFLAGS)),
4975           (OR32ri8 GR32:$src1, i32immSExt8:$src2)>;
4976
4977 // Memory-Register Or with EFLAGS result
4978 def : Pat<(parallel (store (X86or_flag (loadi8 addr:$dst), GR8:$src2),
4979                            addr:$dst),
4980                     (implicit EFLAGS)),
4981           (OR8mr addr:$dst, GR8:$src2)>;
4982 def : Pat<(parallel (store (X86or_flag (loadi16 addr:$dst), GR16:$src2),
4983                            addr:$dst),
4984                     (implicit EFLAGS)),
4985           (OR16mr addr:$dst, GR16:$src2)>;
4986 def : Pat<(parallel (store (X86or_flag (loadi32 addr:$dst), GR32:$src2),
4987                            addr:$dst),
4988                     (implicit EFLAGS)),
4989           (OR32mr addr:$dst, GR32:$src2)>;
4990
4991 // Memory-Integer Or with EFLAGS result
4992 def : Pat<(parallel (store (X86or_flag (loadi8 addr:$dst), imm:$src2),
4993                            addr:$dst),
4994                     (implicit EFLAGS)),
4995           (OR8mi addr:$dst, imm:$src2)>;
4996 def : Pat<(parallel (store (X86or_flag (loadi16 addr:$dst), imm:$src2),
4997                            addr:$dst),
4998                     (implicit EFLAGS)),
4999           (OR16mi addr:$dst, imm:$src2)>;
5000 def : Pat<(parallel (store (X86or_flag (loadi32 addr:$dst), imm:$src2),
5001                            addr:$dst),
5002                     (implicit EFLAGS)),
5003           (OR32mi addr:$dst, imm:$src2)>;
5004 def : Pat<(parallel (store (X86or_flag (loadi16 addr:$dst), i16immSExt8:$src2),
5005                            addr:$dst),
5006                     (implicit EFLAGS)),
5007           (OR16mi8 addr:$dst, i16immSExt8:$src2)>;
5008 def : Pat<(parallel (store (X86or_flag (loadi32 addr:$dst), i32immSExt8:$src2),
5009                            addr:$dst),
5010                     (implicit EFLAGS)),
5011           (OR32mi8 addr:$dst, i32immSExt8:$src2)>;
5012
5013 // Register-Register XOr with EFLAGS result
5014 def : Pat<(parallel (X86xor_flag GR8:$src1, GR8:$src2),
5015                     (implicit EFLAGS)),
5016           (XOR8rr GR8:$src1, GR8:$src2)>;
5017 def : Pat<(parallel (X86xor_flag GR16:$src1, GR16:$src2),
5018                     (implicit EFLAGS)),
5019           (XOR16rr GR16:$src1, GR16:$src2)>;
5020 def : Pat<(parallel (X86xor_flag GR32:$src1, GR32:$src2),
5021                     (implicit EFLAGS)),
5022           (XOR32rr GR32:$src1, GR32:$src2)>;
5023
5024 // Register-Memory XOr with EFLAGS result
5025 def : Pat<(parallel (X86xor_flag GR8:$src1, (loadi8 addr:$src2)),
5026                     (implicit EFLAGS)),
5027           (XOR8rm GR8:$src1, addr:$src2)>;
5028 def : Pat<(parallel (X86xor_flag GR16:$src1, (loadi16 addr:$src2)),
5029                     (implicit EFLAGS)),
5030           (XOR16rm GR16:$src1, addr:$src2)>;
5031 def : Pat<(parallel (X86xor_flag GR32:$src1, (loadi32 addr:$src2)),
5032                     (implicit EFLAGS)),
5033           (XOR32rm GR32:$src1, addr:$src2)>;
5034
5035 // Register-Integer XOr with EFLAGS result
5036 def : Pat<(parallel (X86xor_flag GR8:$src1, imm:$src2),
5037                     (implicit EFLAGS)),
5038           (XOR8ri GR8:$src1, imm:$src2)>;
5039 def : Pat<(parallel (X86xor_flag GR16:$src1, imm:$src2),
5040                     (implicit EFLAGS)),
5041           (XOR16ri GR16:$src1, imm:$src2)>;
5042 def : Pat<(parallel (X86xor_flag GR32:$src1, imm:$src2),
5043                     (implicit EFLAGS)),
5044           (XOR32ri GR32:$src1, imm:$src2)>;
5045 def : Pat<(parallel (X86xor_flag GR16:$src1, i16immSExt8:$src2),
5046                     (implicit EFLAGS)),
5047           (XOR16ri8 GR16:$src1, i16immSExt8:$src2)>;
5048 def : Pat<(parallel (X86xor_flag GR32:$src1, i32immSExt8:$src2),
5049                     (implicit EFLAGS)),
5050           (XOR32ri8 GR32:$src1, i32immSExt8:$src2)>;
5051
5052 // Memory-Register XOr with EFLAGS result
5053 def : Pat<(parallel (store (X86xor_flag (loadi8 addr:$dst), GR8:$src2),
5054                            addr:$dst),
5055                     (implicit EFLAGS)),
5056           (XOR8mr addr:$dst, GR8:$src2)>;
5057 def : Pat<(parallel (store (X86xor_flag (loadi16 addr:$dst), GR16:$src2),
5058                            addr:$dst),
5059                     (implicit EFLAGS)),
5060           (XOR16mr addr:$dst, GR16:$src2)>;
5061 def : Pat<(parallel (store (X86xor_flag (loadi32 addr:$dst), GR32:$src2),
5062                            addr:$dst),
5063                     (implicit EFLAGS)),
5064           (XOR32mr addr:$dst, GR32:$src2)>;
5065
5066 // Memory-Integer XOr with EFLAGS result
5067 def : Pat<(parallel (store (X86xor_flag (loadi8 addr:$dst), imm:$src2),
5068                            addr:$dst),
5069                     (implicit EFLAGS)),
5070           (XOR8mi addr:$dst, imm:$src2)>;
5071 def : Pat<(parallel (store (X86xor_flag (loadi16 addr:$dst), imm:$src2),
5072                            addr:$dst),
5073                     (implicit EFLAGS)),
5074           (XOR16mi addr:$dst, imm:$src2)>;
5075 def : Pat<(parallel (store (X86xor_flag (loadi32 addr:$dst), imm:$src2),
5076                            addr:$dst),
5077                     (implicit EFLAGS)),
5078           (XOR32mi addr:$dst, imm:$src2)>;
5079 def : Pat<(parallel (store (X86xor_flag (loadi16 addr:$dst), i16immSExt8:$src2),
5080                            addr:$dst),
5081                     (implicit EFLAGS)),
5082           (XOR16mi8 addr:$dst, i16immSExt8:$src2)>;
5083 def : Pat<(parallel (store (X86xor_flag (loadi32 addr:$dst), i32immSExt8:$src2),
5084                            addr:$dst),
5085                     (implicit EFLAGS)),
5086           (XOR32mi8 addr:$dst, i32immSExt8:$src2)>;
5087
5088 // Register-Register And with EFLAGS result
5089 def : Pat<(parallel (X86and_flag GR8:$src1, GR8:$src2),
5090                     (implicit EFLAGS)),
5091           (AND8rr GR8:$src1, GR8:$src2)>;
5092 def : Pat<(parallel (X86and_flag GR16:$src1, GR16:$src2),
5093                     (implicit EFLAGS)),
5094           (AND16rr GR16:$src1, GR16:$src2)>;
5095 def : Pat<(parallel (X86and_flag GR32:$src1, GR32:$src2),
5096                     (implicit EFLAGS)),
5097           (AND32rr GR32:$src1, GR32:$src2)>;
5098
5099 // Register-Memory And with EFLAGS result
5100 def : Pat<(parallel (X86and_flag GR8:$src1, (loadi8 addr:$src2)),
5101                     (implicit EFLAGS)),
5102           (AND8rm GR8:$src1, addr:$src2)>;
5103 def : Pat<(parallel (X86and_flag GR16:$src1, (loadi16 addr:$src2)),
5104                     (implicit EFLAGS)),
5105           (AND16rm GR16:$src1, addr:$src2)>;
5106 def : Pat<(parallel (X86and_flag GR32:$src1, (loadi32 addr:$src2)),
5107                     (implicit EFLAGS)),
5108           (AND32rm GR32:$src1, addr:$src2)>;
5109
5110 // Register-Integer And with EFLAGS result
5111 def : Pat<(parallel (X86and_flag GR8:$src1, imm:$src2),
5112                     (implicit EFLAGS)),
5113           (AND8ri GR8:$src1, imm:$src2)>;
5114 def : Pat<(parallel (X86and_flag GR16:$src1, imm:$src2),
5115                     (implicit EFLAGS)),
5116           (AND16ri GR16:$src1, imm:$src2)>;
5117 def : Pat<(parallel (X86and_flag GR32:$src1, imm:$src2),
5118                     (implicit EFLAGS)),
5119           (AND32ri GR32:$src1, imm:$src2)>;
5120 def : Pat<(parallel (X86and_flag GR16:$src1, i16immSExt8:$src2),
5121                     (implicit EFLAGS)),
5122           (AND16ri8 GR16:$src1, i16immSExt8:$src2)>;
5123 def : Pat<(parallel (X86and_flag GR32:$src1, i32immSExt8:$src2),
5124                     (implicit EFLAGS)),
5125           (AND32ri8 GR32:$src1, i32immSExt8:$src2)>;
5126
5127 // Memory-Register And with EFLAGS result
5128 def : Pat<(parallel (store (X86and_flag (loadi8 addr:$dst), GR8:$src2),
5129                            addr:$dst),
5130                     (implicit EFLAGS)),
5131           (AND8mr addr:$dst, GR8:$src2)>;
5132 def : Pat<(parallel (store (X86and_flag (loadi16 addr:$dst), GR16:$src2),
5133                            addr:$dst),
5134                     (implicit EFLAGS)),
5135           (AND16mr addr:$dst, GR16:$src2)>;
5136 def : Pat<(parallel (store (X86and_flag (loadi32 addr:$dst), GR32:$src2),
5137                            addr:$dst),
5138                     (implicit EFLAGS)),
5139           (AND32mr addr:$dst, GR32:$src2)>;
5140
5141 // Memory-Integer And with EFLAGS result
5142 def : Pat<(parallel (store (X86and_flag (loadi8 addr:$dst), imm:$src2),
5143                            addr:$dst),
5144                     (implicit EFLAGS)),
5145           (AND8mi addr:$dst, imm:$src2)>;
5146 def : Pat<(parallel (store (X86and_flag (loadi16 addr:$dst), imm:$src2),
5147                            addr:$dst),
5148                     (implicit EFLAGS)),
5149           (AND16mi addr:$dst, imm:$src2)>;
5150 def : Pat<(parallel (store (X86and_flag (loadi32 addr:$dst), imm:$src2),
5151                            addr:$dst),
5152                     (implicit EFLAGS)),
5153           (AND32mi addr:$dst, imm:$src2)>;
5154 def : Pat<(parallel (store (X86and_flag (loadi16 addr:$dst), i16immSExt8:$src2),
5155                            addr:$dst),
5156                     (implicit EFLAGS)),
5157           (AND16mi8 addr:$dst, i16immSExt8:$src2)>;
5158 def : Pat<(parallel (store (X86and_flag (loadi32 addr:$dst), i32immSExt8:$src2),
5159                            addr:$dst),
5160                     (implicit EFLAGS)),
5161           (AND32mi8 addr:$dst, i32immSExt8:$src2)>;
5162
5163 // -disable-16bit support.
5164 def : Pat<(truncstorei16 (i32 imm:$src), addr:$dst),
5165           (MOV16mi addr:$dst, imm:$src)>;
5166 def : Pat<(truncstorei16 GR32:$src, addr:$dst),
5167           (MOV16mr addr:$dst, (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit))>;
5168 def : Pat<(i32 (sextloadi16 addr:$dst)),
5169           (MOVSX32rm16 addr:$dst)>;
5170 def : Pat<(i32 (zextloadi16 addr:$dst)),
5171           (MOVZX32rm16 addr:$dst)>;
5172 def : Pat<(i32 (extloadi16 addr:$dst)),
5173           (MOVZX32rm16 addr:$dst)>;
5174
5175 //===----------------------------------------------------------------------===//
5176 // Floating Point Stack Support
5177 //===----------------------------------------------------------------------===//
5178
5179 include "X86InstrFPStack.td"
5180
5181 //===----------------------------------------------------------------------===//
5182 // X86-64 Support
5183 //===----------------------------------------------------------------------===//
5184
5185 include "X86Instr64bit.td"
5186
5187 //===----------------------------------------------------------------------===//
5188 // XMM Floating point support (requires SSE / SSE2)
5189 //===----------------------------------------------------------------------===//
5190
5191 include "X86InstrSSE.td"
5192
5193 //===----------------------------------------------------------------------===//
5194 // MMX and XMM Packed Integer support (requires MMX, SSE, and SSE2)
5195 //===----------------------------------------------------------------------===//
5196
5197 include "X86InstrMMX.td"