lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  69                                      SDTCisVT<2, i8>]>;
  70 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  71
  72 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  73                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  74 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  75
  76 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  77 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  78                                         SDTCisVT<1, i32>]>;
  79
  80 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  81
  82 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  83                                                          SDTCisVT<1, iPTR>,
  84                                                          SDTCisVT<2, iPTR>]>;
  85
  86 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  87                                             SDTCisPtrTy<1>,
  88                                             SDTCisVT<2, i32>,
  89                                             SDTCisVT<3, i8>,
  90                                             SDTCisVT<4, i32>]>;
  91
  92 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  93
  94 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  95
  96 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  97
  98 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 103
 104 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 105
 106 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 107
 108 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 109
 110 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 111
 112 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 113                             [SDNPHasChain]>;
 114 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 115                         [SDNPHasChain]>;
 116 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 117                         [SDNPHasChain]>;
 118 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120
 121
 122 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 123 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 124 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 125 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 126
 127 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 128 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 129
 130 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 131 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 132                         [SDNPHasChain]>;
 133 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 134 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 135
 136 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 137
 138 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 139                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 140                          SDNPMayLoad, SDNPMemOperand]>;
 141 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 142                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 143                          SDNPMayLoad, SDNPMemOperand]>;
 144 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 145                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 146                          SDNPMayLoad, SDNPMemOperand]>;
 147
 148 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 149                         [SDNPHasChain, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 152                         [SDNPHasChain, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 155                         [SDNPHasChain, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 158                         [SDNPHasChain, SDNPMayStore,
 159                          SDNPMayLoad, SDNPMemOperand]>;
 160 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 161                         [SDNPHasChain, SDNPMayStore,
 162                          SDNPMayLoad, SDNPMemOperand]>;
 163 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 164                         [SDNPHasChain, SDNPMayStore,
 165                          SDNPMayLoad, SDNPMemOperand]>;
 166 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 167                         [SDNPHasChain, SDNPMayStore,
 168                          SDNPMayLoad, SDNPMemOperand]>;
 169 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 170                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 171
 172 def X86vastart_save_xmm_regs :
 173                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 174                         SDT_X86VASTART_SAVE_XMM_REGS,
 175                         [SDNPHasChain, SDNPVariadic]>;
 176 def X86vaarg64 :
 177                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 178                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 179                          SDNPMemOperand]>;
 180 def X86callseq_start :
 181                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 182                         [SDNPHasChain, SDNPOutGlue]>;
 183 def X86callseq_end :
 184                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 185                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 186
 187 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 188                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 189                          SDNPVariadic]>;
 190
 191 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 192                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 193 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 194                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 195                          SDNPMayLoad]>;
 196
 197 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 199
 200 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 201 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 202
 203 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 204                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 205
 206 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 207                         [SDNPHasChain]>;
 208
 209 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 210                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 211
 212 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 213                           [SDNPCommutative]>;
 214 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 215 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 216                           [SDNPCommutative]>;
 217 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 218                           [SDNPCommutative]>;
 219 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 220 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 221
 222 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 223 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 224 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 227                           [SDNPCommutative]>;
 228 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 229                           [SDNPCommutative]>;
 230 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 231
 232 def X86blsi_flag : SDNode<"X86ISD::BLSI",  SDTUnaryArithWithFlags>;
 233 def X86blsmsk_flag : SDNode<"X86ISD::BLSMSK",  SDTUnaryArithWithFlags>;
 234 def X86blsr_flag : SDNode<"X86ISD::BLSR",  SDTUnaryArithWithFlags>;
 235
 236 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 237
 238 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 239                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 240
 241 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 242                           [SDNPHasChain]>;
 243
 244 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 245                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 246
 247 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 248                         [SDNPHasChain, SDNPOutGlue]>;
 249
 250 //===----------------------------------------------------------------------===//
 251 // X86 Operand Definitions.
 252 //
 253
 254 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 255 // the index operand of an address, to conform to x86 encoding restrictions.
 256 def ptr_rc_nosp : PointerLikeRegClass<1>;
 257
 258 // *mem - Operand definitions for the funky X86 addressing mode operands.
 259 //
 260 def X86MemAsmOperand : AsmOperandClass {
 261  let Name = "Mem"; let PredicateMethod = "isMem";
 262 }
 263 def X86Mem8AsmOperand : AsmOperandClass {
 264   let Name = "Mem8"; let PredicateMethod = "isMem8";
 265 }
 266 def X86Mem16AsmOperand : AsmOperandClass {
 267   let Name = "Mem16"; let PredicateMethod = "isMem16";
 268 }
 269 def X86Mem32AsmOperand : AsmOperandClass {
 270   let Name = "Mem32"; let PredicateMethod = "isMem32";
 271 }
 272 def X86Mem64AsmOperand : AsmOperandClass {
 273   let Name = "Mem64"; let PredicateMethod = "isMem64";
 274 }
 275 def X86Mem80AsmOperand : AsmOperandClass {
 276   let Name = "Mem80"; let PredicateMethod = "isMem80";
 277 }
 278 def X86Mem128AsmOperand : AsmOperandClass {
 279   let Name = "Mem128"; let PredicateMethod = "isMem128";
 280 }
 281 def X86Mem256AsmOperand : AsmOperandClass {
 282   let Name = "Mem256"; let PredicateMethod = "isMem256";
 283 }
 284
 285 def X86AbsMemAsmOperand : AsmOperandClass {
 286   let Name = "AbsMem";
 287   let SuperClasses = [X86MemAsmOperand];
 288 }
 289 class X86MemOperand<string printMethod> : Operand<iPTR> {
 290   let PrintMethod = printMethod;
 291   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 292   let ParserMatchClass = X86MemAsmOperand;
 293 }
 294
 295 let OperandType = "OPERAND_MEMORY" in {
 296 def opaque32mem : X86MemOperand<"printopaquemem">;
 297 def opaque48mem : X86MemOperand<"printopaquemem">;
 298 def opaque80mem : X86MemOperand<"printopaquemem">;
 299 def opaque512mem : X86MemOperand<"printopaquemem">;
 300
 301 def i8mem   : X86MemOperand<"printi8mem"> {
 302   let ParserMatchClass = X86Mem8AsmOperand; }
 303 def i16mem  : X86MemOperand<"printi16mem"> {
 304   let ParserMatchClass = X86Mem16AsmOperand; }
 305 def i32mem  : X86MemOperand<"printi32mem"> {
 306   let ParserMatchClass = X86Mem32AsmOperand; }
 307 def i64mem  : X86MemOperand<"printi64mem"> {
 308   let ParserMatchClass = X86Mem64AsmOperand; }
 309 def i128mem : X86MemOperand<"printi128mem"> {
 310   let ParserMatchClass = X86Mem128AsmOperand; }
 311 def i256mem : X86MemOperand<"printi256mem"> {
 312   let ParserMatchClass = X86Mem256AsmOperand; }
 313 def f32mem  : X86MemOperand<"printf32mem"> {
 314   let ParserMatchClass = X86Mem32AsmOperand; }
 315 def f64mem  : X86MemOperand<"printf64mem"> {
 316   let ParserMatchClass = X86Mem64AsmOperand; }
 317 def f80mem  : X86MemOperand<"printf80mem"> {
 318   let ParserMatchClass = X86Mem80AsmOperand; }
 319 def f128mem : X86MemOperand<"printf128mem"> {
 320   let ParserMatchClass = X86Mem128AsmOperand; }
 321 def f256mem : X86MemOperand<"printf256mem">{
 322   let ParserMatchClass = X86Mem256AsmOperand; }
 323 }
 324
 325 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 326 // plain GR64, so that it doesn't potentially require a REX prefix.
 327 def i8mem_NOREX : Operand<i64> {
 328   let PrintMethod = "printi8mem";
 329   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 330   let ParserMatchClass = X86Mem8AsmOperand;
 331   let OperandType = "OPERAND_MEMORY";
 332 }
 333
 334 // GPRs available for tailcall.
 335 // It represents GR64_TC or GR64_TCW64.
 336 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 337
 338 // Special i32mem for addresses of load folding tail calls. These are not
 339 // allowed to use callee-saved registers since they must be scheduled
 340 // after callee-saved register are popped.
 341 def i32mem_TC : Operand<i32> {
 342   let PrintMethod = "printi32mem";
 343   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 344   let ParserMatchClass = X86Mem32AsmOperand;
 345   let OperandType = "OPERAND_MEMORY";
 346 }
 347
 348 // Special i64mem for addresses of load folding tail calls. These are not
 349 // allowed to use callee-saved registers since they must be scheduled
 350 // after callee-saved register are popped.
 351 def i64mem_TC : Operand<i64> {
 352   let PrintMethod = "printi64mem";
 353   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 354                        ptr_rc_tailcall, i32imm, i8imm);
 355   let ParserMatchClass = X86Mem64AsmOperand;
 356   let OperandType = "OPERAND_MEMORY";
 357 }
 358
 359 let OperandType = "OPERAND_PCREL",
 360     ParserMatchClass = X86AbsMemAsmOperand,
 361     PrintMethod = "print_pcrel_imm" in {
 362 def i32imm_pcrel : Operand<i32>;
 363 def i16imm_pcrel : Operand<i16>;
 364
 365 def offset8 : Operand<i64>;
 366 def offset16 : Operand<i64>;
 367 def offset32 : Operand<i64>;
 368 def offset64 : Operand<i64>;
 369
 370 // Branch targets have OtherVT type and print as pc-relative values.
 371 def brtarget : Operand<OtherVT>;
 372 def brtarget8 : Operand<OtherVT>;
 373
 374 }
 375
 376 def SSECC : Operand<i8> {
 377   let PrintMethod = "printSSECC";
 378   let OperandType = "OPERAND_IMMEDIATE";
 379 }
 380
 381 def AVXCC : Operand<i8> {
 382   let PrintMethod = "printSSECC";
 383   let OperandType = "OPERAND_IMMEDIATE";
 384 }
 385
 386 class ImmSExtAsmOperandClass : AsmOperandClass {
 387   let SuperClasses = [ImmAsmOperand];
 388   let RenderMethod = "addImmOperands";
 389 }
 390
 391 class ImmZExtAsmOperandClass : AsmOperandClass {
 392   let SuperClasses = [ImmAsmOperand];
 393   let RenderMethod = "addImmOperands";
 394 }
 395
 396 // Sign-extended immediate classes. We don't need to define the full lattice
 397 // here because there is no instruction with an ambiguity between ImmSExti64i32
 398 // and ImmSExti32i8.
 399 //
 400 // The strange ranges come from the fact that the assembler always works with
 401 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 402 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 403
 404 // [0, 0x7FFFFFFF]                                            |
 405 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 406 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 407   let Name = "ImmSExti64i32";
 408 }
 409
 410 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 411 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 412 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 413   let Name = "ImmSExti16i8";
 414   let SuperClasses = [ImmSExti64i32AsmOperand];
 415 }
 416
 417 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 418 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 419 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 420   let Name = "ImmSExti32i8";
 421 }
 422
 423 // [0, 0x000000FF]
 424 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 425   let Name = "ImmZExtu32u8";
 426 }
 427
 428
 429 // [0, 0x0000007F]                                            |
 430 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 431 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 432   let Name = "ImmSExti64i8";
 433   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 434                       ImmSExti64i32AsmOperand];
 435 }
 436
 437 // A couple of more descriptive operand definitions.
 438 // 16-bits but only 8 bits are significant.
 439 def i16i8imm  : Operand<i16> {
 440   let ParserMatchClass = ImmSExti16i8AsmOperand;
 441   let OperandType = "OPERAND_IMMEDIATE";
 442 }
 443 // 32-bits but only 8 bits are significant.
 444 def i32i8imm  : Operand<i32> {
 445   let ParserMatchClass = ImmSExti32i8AsmOperand;
 446   let OperandType = "OPERAND_IMMEDIATE";
 447 }
 448 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 449 def u32u8imm  : Operand<i32> {
 450   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 451   let OperandType = "OPERAND_IMMEDIATE";
 452 }
 453
 454 // 64-bits but only 32 bits are significant.
 455 def i64i32imm  : Operand<i64> {
 456   let ParserMatchClass = ImmSExti64i32AsmOperand;
 457   let OperandType = "OPERAND_IMMEDIATE";
 458 }
 459
 460 // 64-bits but only 32 bits are significant, and those bits are treated as being
 461 // pc relative.
 462 def i64i32imm_pcrel : Operand<i64> {
 463   let PrintMethod = "print_pcrel_imm";
 464   let ParserMatchClass = X86AbsMemAsmOperand;
 465   let OperandType = "OPERAND_PCREL";
 466 }
 467
 468 // 64-bits but only 8 bits are significant.
 469 def i64i8imm   : Operand<i64> {
 470   let ParserMatchClass = ImmSExti64i8AsmOperand;
 471   let OperandType = "OPERAND_IMMEDIATE";
 472 }
 473
 474 def lea64_32mem : Operand<i32> {
 475   let PrintMethod = "printi32mem";
 476   let AsmOperandLowerMethod = "lower_lea64_32mem";
 477   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 478   let ParserMatchClass = X86MemAsmOperand;
 479 }
 480
 481
 482 //===----------------------------------------------------------------------===//
 483 // X86 Complex Pattern Definitions.
 484 //
 485
 486 // Define X86 specific addressing mode.
 487 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 488 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 489                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 490                                []>;
 491 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 492                                [tglobaltlsaddr], []>;
 493
 494 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 495                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 496                          X86WrapperRIP], []>;
 497
 498 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 499                                [tglobaltlsaddr], []>;
 500
 501 //===----------------------------------------------------------------------===//
 502 // X86 Instruction Predicate Definitions.
 503 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 504 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 505
 506 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 507 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 508 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 509 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 510 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 511 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 512 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 513 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 514 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 515 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 516 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 517 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 518
 519 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 520 def HasAES       : Predicate<"Subtarget->hasAES()">;
 521 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 522 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 523 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 524 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 525 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 526 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 527 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 528 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 529 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 530 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 531 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 532 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 533 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 534 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 535 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 536                              AssemblerPredicate<"!Mode64Bit">;
 537 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 538                              AssemblerPredicate<"Mode64Bit">;
 539 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 540 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 541 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 542 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 543 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 544 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 545                              "TM.getCodeModel() != CodeModel::Kernel">;
 546 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 547                              "TM.getCodeModel() == CodeModel::Kernel">;
 548 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 549 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 550 def OptForSize   : Predicate<"OptForSize">;
 551 def OptForSpeed  : Predicate<"!OptForSize">;
 552 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 553 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 554
 555 //===----------------------------------------------------------------------===//
 556 // X86 Instruction Format Definitions.
 557 //
 558
 559 include "X86InstrFormats.td"
 560
 561 //===----------------------------------------------------------------------===//
 562 // Pattern fragments.
 563 //
 564
 565 // X86 specific condition code. These correspond to CondCode in
 566 // X86InstrInfo.h. They must be kept in synch.
 567 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 568 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 569 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 570 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 571 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 572 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 573 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 574 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 575 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 576 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 577 def X86_COND_NO  : PatLeaf<(i8 10)>;
 578 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 579 def X86_COND_NS  : PatLeaf<(i8 12)>;
 580 def X86_COND_O   : PatLeaf<(i8 13)>;
 581 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 582 def X86_COND_S   : PatLeaf<(i8 15)>;
 583
 584 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 585   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 586   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 587   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 588 }
 589
 590 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 591
 592
 593 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 594 // unsigned field.
 595 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 596
 597 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 598   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 599 }]>;
 600
 601 // Helper fragments for loads.
 602 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 603 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 604 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 605   LoadSDNode *LD = cast<LoadSDNode>(N);
 606   ISD::LoadExtType ExtType = LD->getExtensionType();
 607   if (ExtType == ISD::NON_EXTLOAD)
 608     return true;
 609   if (ExtType == ISD::EXTLOAD)
 610     return LD->getAlignment() >= 2 && !LD->isVolatile();
 611   return false;
 612 }]>;
 613
 614 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 615   LoadSDNode *LD = cast<LoadSDNode>(N);
 616   ISD::LoadExtType ExtType = LD->getExtensionType();
 617   if (ExtType == ISD::EXTLOAD)
 618     return LD->getAlignment() >= 2 && !LD->isVolatile();
 619   return false;
 620 }]>;
 621
 622 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 623   LoadSDNode *LD = cast<LoadSDNode>(N);
 624   ISD::LoadExtType ExtType = LD->getExtensionType();
 625   if (ExtType == ISD::NON_EXTLOAD)
 626     return true;
 627   if (ExtType == ISD::EXTLOAD)
 628     return LD->getAlignment() >= 4 && !LD->isVolatile();
 629   return false;
 630 }]>;
 631
 632 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 633 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 634 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 635 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 636 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 637
 638 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 639 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 640 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 641 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 642 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 643 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 644
 645 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 646 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 647 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 648 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 649 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 650 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 651 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 652 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 653 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 654 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 655
 656 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 657 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 658 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 659 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 660 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 661 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 662 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 663 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 664 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 665 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 666
 667
 668 // An 'and' node with a single use.
 669 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 670   return N->hasOneUse();
 671 }]>;
 672 // An 'srl' node with a single use.
 673 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 674   return N->hasOneUse();
 675 }]>;
 676 // An 'trunc' node with a single use.
 677 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 678   return N->hasOneUse();
 679 }]>;
 680
 681 //===----------------------------------------------------------------------===//
 682 // Instruction list.
 683 //
 684
 685 // Nop
 686 let neverHasSideEffects = 1 in {
 687   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 688   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 689                 "nop{w}\t$zero", []>, TB, OpSize;
 690   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 691                 "nop{l}\t$zero", []>, TB;
 692 }
 693
 694
 695 // Constructing a stack frame.
 696 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 697                  "enter\t$len, $lvl", []>;
 698
 699 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 700 def LEAVE    : I<0xC9, RawFrm,
 701                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 702
 703 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 704 def LEAVE64  : I<0xC9, RawFrm,
 705                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 706
 707 //===----------------------------------------------------------------------===//
 708 //  Miscellaneous Instructions.
 709 //
 710
 711 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 712 let mayLoad = 1 in {
 713 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 714   OpSize;
 715 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 716 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 717   OpSize;
 718 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 719   OpSize;
 720 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 721 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 722
 723 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 724 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 725                Requires<[In32BitMode]>;
 726 }
 727
 728 let mayStore = 1 in {
 729 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 730   OpSize;
 731 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 732 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 733   OpSize;
 734 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 735   OpSize;
 736 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 737 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 738
 739 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 740                       "push{l}\t$imm", []>;
 741 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 742                       "push{w}\t$imm", []>, OpSize;
 743 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 744                       "push{l}\t$imm", []>;
 745
 746 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 747 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 748                Requires<[In32BitMode]>;
 749
 750 }
 751 }
 752
 753 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 754 let mayLoad = 1 in {
 755 def POP64r   : I<0x58, AddRegFrm,
 756                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 757 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 758 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 759 }
 760 let mayStore = 1 in {
 761 def PUSH64r  : I<0x50, AddRegFrm,
 762                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 763 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 764 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 765 }
 766 }
 767
 768 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 769 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 770                      "push{q}\t$imm", []>;
 771 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 772                       "push{q}\t$imm", []>;
 773 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 774                       "push{q}\t$imm", []>;
 775 }
 776
 777 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 778 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 779                Requires<[In64BitMode]>;
 780 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 781 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 782                  Requires<[In64BitMode]>;
 783
 784
 785
 786 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 787     mayLoad=1, neverHasSideEffects=1 in {
 788 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 789                Requires<[In32BitMode]>;
 790 }
 791 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 792     mayStore=1, neverHasSideEffects=1 in {
 793 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 794                Requires<[In32BitMode]>;
 795 }
 796
 797 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 798 def BSWAP32r : I<0xC8, AddRegFrm,
 799                  (outs GR32:$dst), (ins GR32:$src),
 800                  "bswap{l}\t$dst",
 801                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 802
 803 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 804                   "bswap{q}\t$dst",
 805                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 806 } // Constraints = "$src = $dst"
 807
 808 // Bit scan instructions.
 809 let Defs = [EFLAGS] in {
 810 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 811                  "bsf{w}\t{$src, $dst|$dst, $src}",
 812                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 813 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 814                  "bsf{w}\t{$src, $dst|$dst, $src}",
 815                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 816                  OpSize;
 817 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 818                  "bsf{l}\t{$src, $dst|$dst, $src}",
 819                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 820 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 821                  "bsf{l}\t{$src, $dst|$dst, $src}",
 822                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 823 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 824                   "bsf{q}\t{$src, $dst|$dst, $src}",
 825                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 826 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 827                   "bsf{q}\t{$src, $dst|$dst, $src}",
 828                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 829
 830 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 831                  "bsr{w}\t{$src, $dst|$dst, $src}",
 832                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 833 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 834                  "bsr{w}\t{$src, $dst|$dst, $src}",
 835                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 836                  OpSize;
 837 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 838                  "bsr{l}\t{$src, $dst|$dst, $src}",
 839                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 840 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 841                  "bsr{l}\t{$src, $dst|$dst, $src}",
 842                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 843 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 844                   "bsr{q}\t{$src, $dst|$dst, $src}",
 845                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 846 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 847                   "bsr{q}\t{$src, $dst|$dst, $src}",
 848                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 849 } // Defs = [EFLAGS]
 850
 851
 852 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 853 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 854 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", []>;
 855 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", []>, OpSize;
 856 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", []>;
 857 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 858 }
 859
 860 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 861 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 862 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", []>;
 863 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 864 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", []>, OpSize;
 865 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 866 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", []>;
 867 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 868 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 869
 870 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", []>;
 871 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", []>, OpSize;
 872 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", []>;
 873 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 874
 875 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", []>;
 876 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", []>, OpSize;
 877 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", []>;
 878 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 879
 880
 881 //===----------------------------------------------------------------------===//
 882 //  Move Instructions.
 883 //
 884
 885 let neverHasSideEffects = 1 in {
 886 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 887                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 888 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 889                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 890 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 891                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 892 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 893                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 894 }
 895 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 896 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 897                    "mov{b}\t{$src, $dst|$dst, $src}",
 898                    [(set GR8:$dst, imm:$src)]>;
 899 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 900                    "mov{w}\t{$src, $dst|$dst, $src}",
 901                    [(set GR16:$dst, imm:$src)]>, OpSize;
 902 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 903                    "mov{l}\t{$src, $dst|$dst, $src}",
 904                    [(set GR32:$dst, imm:$src)]>;
 905 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 906                     "movabs{q}\t{$src, $dst|$dst, $src}",
 907                     [(set GR64:$dst, imm:$src)]>;
 908 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 909                       "mov{q}\t{$src, $dst|$dst, $src}",
 910                       [(set GR64:$dst, i64immSExt32:$src)]>;
 911 }
 912
 913 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 914                    "mov{b}\t{$src, $dst|$dst, $src}",
 915                    [(store (i8 imm:$src), addr:$dst)]>;
 916 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 917                    "mov{w}\t{$src, $dst|$dst, $src}",
 918                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 919 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 920                    "mov{l}\t{$src, $dst|$dst, $src}",
 921                    [(store (i32 imm:$src), addr:$dst)]>;
 922 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 923                       "mov{q}\t{$src, $dst|$dst, $src}",
 924                       [(store i64immSExt32:$src, addr:$dst)]>;
 925
 926 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 927 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 928 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 929                    "mov{b}\t{$src, %al|AL, $src}", []>,
 930                    Requires<[In32BitMode]>;
 931 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 932                       "mov{w}\t{$src, %ax|AL, $src}", []>, OpSize,
 933                      Requires<[In32BitMode]>;
 934 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 935                       "mov{l}\t{$src, %eax|EAX, $src}", []>,
 936                      Requires<[In32BitMode]>;
 937 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 938                    "mov{b}\t{%al, $dst|$dst, AL}", []>,
 939                   Requires<[In32BitMode]>;
 940 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 941                       "mov{w}\t{%ax, $dst|$dst, AL}", []>, OpSize,
 942                      Requires<[In32BitMode]>;
 943 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 944                       "mov{l}\t{%eax, $dst|$dst, EAX}", []>,
 945                      Requires<[In32BitMode]>;
 946
 947 // FIXME: These definitions are utterly broken
 948 // Just leave them commented out for now because they're useless outside
 949 // of the large code model, and most compilers won't generate the instructions
 950 // in question.
 951 /*
 952 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 953                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 954 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 955                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
 956 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 957                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 958 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 959                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 960 */
 961
 962
 963 let isCodeGenOnly = 1 in {
 964 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 965                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 966 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 967                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 968 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 969                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 970 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 971                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 972 }
 973
 974 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 975 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 976                 "mov{b}\t{$src, $dst|$dst, $src}",
 977                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 978 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 979                 "mov{w}\t{$src, $dst|$dst, $src}",
 980                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 981 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 982                 "mov{l}\t{$src, $dst|$dst, $src}",
 983                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 984 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 985                  "mov{q}\t{$src, $dst|$dst, $src}",
 986                  [(set GR64:$dst, (load addr:$src))]>;
 987 }
 988
 989 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 990                 "mov{b}\t{$src, $dst|$dst, $src}",
 991                 [(store GR8:$src, addr:$dst)]>;
 992 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 993                 "mov{w}\t{$src, $dst|$dst, $src}",
 994                 [(store GR16:$src, addr:$dst)]>, OpSize;
 995 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 996                 "mov{l}\t{$src, $dst|$dst, $src}",
 997                 [(store GR32:$src, addr:$dst)]>;
 998 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 999                  "mov{q}\t{$src, $dst|$dst, $src}",
1000                  [(store GR64:$src, addr:$dst)]>;
1001
1002 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1003 // that they can be used for copying and storing h registers, which can't be
1004 // encoded when a REX prefix is present.
1005 let isCodeGenOnly = 1 in {
1006 let neverHasSideEffects = 1 in
1007 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1008                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1009                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1010 let mayStore = 1 in
1011 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1012                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1013                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1014 let mayLoad = 1, neverHasSideEffects = 1,
1015     canFoldAsLoad = 1, isReMaterializable = 1 in
1016 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1017                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1018                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
1019 }
1020
1021
1022 // Condition code ops, incl. set if equal/not equal/...
1023 let Defs = [EFLAGS], Uses = [AH] in
1024 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1025                  [(set EFLAGS, (X86sahf AH))]>;
1026 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1027 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
1028
1029
1030 //===----------------------------------------------------------------------===//
1031 // Bit tests instructions: BT, BTS, BTR, BTC.
1032
1033 let Defs = [EFLAGS] in {
1034 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1035                "bt{w}\t{$src2, $src1|$src1, $src2}",
1036                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
1037 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1038                "bt{l}\t{$src2, $src1|$src1, $src2}",
1039                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
1040 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1041                "bt{q}\t{$src2, $src1|$src1, $src2}",
1042                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
1043
1044 // Unlike with the register+register form, the memory+register form of the
1045 // bt instruction does not ignore the high bits of the index. From ISel's
1046 // perspective, this is pretty bizarre. Make these instructions disassembly
1047 // only for now.
1048
1049 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1050                "bt{w}\t{$src2, $src1|$src1, $src2}",
1051 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1052 //                (implicit EFLAGS)]
1053                []
1054                >, OpSize, TB, Requires<[FastBTMem]>;
1055 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1056                "bt{l}\t{$src2, $src1|$src1, $src2}",
1057 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1058 //                (implicit EFLAGS)]
1059                []
1060                >, TB, Requires<[FastBTMem]>;
1061 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1062                "bt{q}\t{$src2, $src1|$src1, $src2}",
1063 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1064 //                (implicit EFLAGS)]
1065                 []
1066                 >, TB;
1067
1068 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1069                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1070                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
1071                 OpSize, TB;
1072 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1073                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1074                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
1075 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1076                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1077                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
1078
1079 // Note that these instructions don't need FastBTMem because that
1080 // only applies when the other operand is in a register. When it's
1081 // an immediate, bt is still fast.
1082 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1083                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1084                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1085                  ]>, OpSize, TB;
1086 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1087                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1088                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1089                  ]>, TB;
1090 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1091                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1092                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1093                                      i64immSExt8:$src2))]>, TB;
1094
1095
1096 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1097                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1098 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1099                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1100 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1101                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1102 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1103                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1104 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1105                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1106 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1107                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1108 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1109                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1110 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1111                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1112 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1113                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1114 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1115                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1116 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1117                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1118 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1119                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1120
1121 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1122                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1123 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1124                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1125 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1126                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1127 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1128                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1129 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1130                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1131 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1132                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1133 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1134                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1135 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1136                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1137 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1138                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1139 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1140                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1141 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1142                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1143 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1144                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1145
1146 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1147                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1148 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1149                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1150 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1151                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1152 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1153                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1154 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1155                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1156 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1157                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1158 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1159                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1160 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1161                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1162 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1163                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1164 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1165                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1166 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1167                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1168 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1169                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1170 } // Defs = [EFLAGS]
1171
1172
1173 //===----------------------------------------------------------------------===//
1174 // Atomic support
1175 //
1176
1177
1178 // Atomic swap. These are just normal xchg instructions. But since a memory
1179 // operand is referenced, the atomicity is ensured.
1180 let Constraints = "$val = $dst" in {
1181 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1182                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1183                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1184 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1185                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1186                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1187                 OpSize;
1188 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1189                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1190                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1191 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1192                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1193                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1194
1195 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1196                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1197 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1198                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1199 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1200                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1201 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1202                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1203 }
1204
1205 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1206                   "xchg{w}\t{$src, %ax|AX, $src}", []>, OpSize;
1207 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1208                   "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In32BitMode]>;
1209 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1210 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1211 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1212                    "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In64BitMode]>;
1213 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1214                   "xchg{q}\t{$src, %rax|RAX, $src}", []>;
1215
1216
1217
1218 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1219                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1220 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1221                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1222 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1223                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1224 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1225                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1226
1227 let mayLoad = 1, mayStore = 1 in {
1228 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1229                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1230 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1231                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1232 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1233                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1234 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1235                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1236
1237 }
1238
1239 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1240                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1241 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1242                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1243 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1244                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1245 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1246                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1247
1248 let mayLoad = 1, mayStore = 1 in {
1249 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1250                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1251 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1252                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1253 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1254                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1255 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1256                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1257 }
1258
1259 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1260 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1261                   "cmpxchg8b\t$dst", []>, TB;
1262
1263 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1264 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1265                     "cmpxchg16b\t$dst", []>, TB, Requires<[HasCmpxchg16b]>;
1266
1267
1268
1269 // Lock instruction prefix
1270 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1271
1272 // Rex64 instruction prefix
1273 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1274
1275 // Data16 instruction prefix
1276 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1277
1278 // Repeat string operation instruction prefixes
1279 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1280 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1281 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1282 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1283 // Repeat while not equal (used with CMPS and SCAS)
1284 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1285 }
1286
1287
1288 // String manipulation instructions
1289 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1290 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1291 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1292 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1293
1294 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1295 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1296 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1297
1298
1299 // Flag instructions
1300 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1301 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1302 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1303 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1304 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1305 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1306 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1307
1308 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1309
1310 // Table lookup instructions
1311 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1312
1313 // ASCII Adjust After Addition
1314 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1315 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", []>, Requires<[In32BitMode]>;
1316
1317 // ASCII Adjust AX Before Division
1318 // sets AL, AH and EFLAGS and uses AL and AH
1319 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1320                  "aad\t$src", []>, Requires<[In32BitMode]>;
1321
1322 // ASCII Adjust AX After Multiply
1323 // sets AL, AH and EFLAGS and uses AL
1324 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1325                  "aam\t$src", []>, Requires<[In32BitMode]>;
1326
1327 // ASCII Adjust AL After Subtraction - sets
1328 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1329 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", []>, Requires<[In32BitMode]>;
1330
1331 // Decimal Adjust AL after Addition
1332 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1333 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", []>, Requires<[In32BitMode]>;
1334
1335 // Decimal Adjust AL after Subtraction
1336 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1337 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", []>, Requires<[In32BitMode]>;
1338
1339 // Check Array Index Against Bounds
1340 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1341                    "bound\t{$src, $dst|$dst, $src}", []>, OpSize,
1342                    Requires<[In32BitMode]>;
1343 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1344                    "bound\t{$src, $dst|$dst, $src}", []>,
1345                    Requires<[In32BitMode]>;
1346
1347 // Adjust RPL Field of Segment Selector
1348 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1349                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1350 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1351                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1352
1353 //===----------------------------------------------------------------------===//
1354 // MOVBE Instructions
1355 //
1356 let Predicates = [HasMOVBE] in {
1357   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1358                     "movbe{w}\t{$src, $dst|$dst, $src}",
1359                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))]>, OpSize, T8;
1360   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1361                     "movbe{l}\t{$src, $dst|$dst, $src}",
1362                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))]>, T8;
1363   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1364                      "movbe{q}\t{$src, $dst|$dst, $src}",
1365                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))]>, T8;
1366   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1367                     "movbe{w}\t{$src, $dst|$dst, $src}",
1368                     [(store (bswap GR16:$src), addr:$dst)]>, OpSize, T8;
1369   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1370                     "movbe{l}\t{$src, $dst|$dst, $src}",
1371                     [(store (bswap GR32:$src), addr:$dst)]>, T8;
1372   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1373                      "movbe{q}\t{$src, $dst|$dst, $src}",
1374                      [(store (bswap GR64:$src), addr:$dst)]>, T8;
1375 }
1376
1377 //===----------------------------------------------------------------------===//
1378 // RDRAND Instruction
1379 //
1380 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1381   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1382                     "rdrand{w}\t$dst", []>, OpSize, TB;
1383   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1384                     "rdrand{l}\t$dst", []>, TB;
1385   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1386                      "rdrand{q}\t$dst", []>, TB;
1387 }
1388
1389 //===----------------------------------------------------------------------===//
1390 // LZCNT Instruction
1391 //
1392 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1393   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1394                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1395                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1396                     OpSize;
1397   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1398                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1399                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1400                      (implicit EFLAGS)]>, XS, OpSize;
1401
1402   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1403                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1404                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1405   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1406                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1407                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1408                      (implicit EFLAGS)]>, XS;
1409
1410   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1411                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1412                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1413                      XS;
1414   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1415                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1416                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1417                       (implicit EFLAGS)]>, XS;
1418 }
1419
1420 //===----------------------------------------------------------------------===//
1421 // BMI Instructions
1422 //
1423 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1424   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1425                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1426                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1427                     OpSize;
1428   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1429                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1430                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1431                      (implicit EFLAGS)]>, XS, OpSize;
1432
1433   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1434                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1435                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1436   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1437                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1438                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1439                      (implicit EFLAGS)]>, XS;
1440
1441   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1442                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1443                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1444                      XS;
1445   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1446                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1447                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1448                       (implicit EFLAGS)]>, XS;
1449 }
1450
1451 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1452                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1453                   PatFrag ld_frag> {
1454   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1455              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1456              [(set RC:$dst, EFLAGS, (OpNode RC:$src))]>, T8, VEX_4V;
1457   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1458              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1459              [(set RC:$dst, EFLAGS, (OpNode (ld_frag addr:$src)))]>,
1460              T8, VEX_4V;
1461 }
1462
1463 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1464   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1465                         X86blsr_flag, loadi32>;
1466   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1467                         X86blsr_flag, loadi64>, VEX_W;
1468   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1469                           X86blsmsk_flag, loadi32>;
1470   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1471                           X86blsmsk_flag, loadi64>, VEX_W;
1472   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1473                         X86blsi_flag, loadi32>;
1474   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1475                         X86blsi_flag, loadi64>, VEX_W;
1476 }
1477
1478 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1479                           X86MemOperand x86memop, Intrinsic Int,
1480                           PatFrag ld_frag> {
1481   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1482              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1483              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1484              T8, VEX_4VOp3;
1485   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1486              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1487              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1488               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1489 }
1490
1491 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1492   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1493                                 int_x86_bmi_bextr_32, loadi32>;
1494   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1495                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1496 }
1497
1498 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1499   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1500                                int_x86_bmi_bzhi_32, loadi32>;
1501   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1502                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1503 }
1504
1505 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1506                          X86MemOperand x86memop, Intrinsic Int,
1507                          PatFrag ld_frag> {
1508   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1509              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1510              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1511              VEX_4V;
1512   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1513              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1514              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1515 }
1516
1517 let Predicates = [HasBMI2] in {
1518   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1519                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1520   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1521                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1522   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1523                                int_x86_bmi_pext_32, loadi32>, T8XS;
1524   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1525                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1526 }
1527
1528 //===----------------------------------------------------------------------===//
1529 // Subsystems.
1530 //===----------------------------------------------------------------------===//
1531
1532 include "X86InstrArithmetic.td"
1533 include "X86InstrCMovSetCC.td"
1534 include "X86InstrExtension.td"
1535 include "X86InstrControl.td"
1536 include "X86InstrShiftRotate.td"
1537
1538 // X87 Floating Point Stack.
1539 include "X86InstrFPStack.td"
1540
1541 // SIMD support (SSE, MMX and AVX)
1542 include "X86InstrFragmentsSIMD.td"
1543
1544 // FMA - Fused Multiply-Add support (requires FMA)
1545 include "X86InstrFMA.td"
1546
1547 // XOP
1548 include "X86InstrXOP.td"
1549
1550 // SSE, MMX and 3DNow! vector support.
1551 include "X86InstrSSE.td"
1552 include "X86InstrMMX.td"
1553 include "X86Instr3DNow.td"
1554
1555 include "X86InstrVMX.td"
1556 include "X86InstrSVM.td"
1557
1558 // System instructions.
1559 include "X86InstrSystem.td"
1560
1561 // Compiler Pseudo Instructions and Pat Patterns
1562 include "X86InstrCompiler.td"
1563
1564 //===----------------------------------------------------------------------===//
1565 // Assembler Mnemonic Aliases
1566 //===----------------------------------------------------------------------===//
1567
1568 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1569 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1570
1571 def : MnemonicAlias<"cbw",  "cbtw">;
1572 def : MnemonicAlias<"cwde", "cwtl">;
1573 def : MnemonicAlias<"cwd",  "cwtd">;
1574 def : MnemonicAlias<"cdq", "cltd">;
1575 def : MnemonicAlias<"cdqe", "cltq">;
1576 def : MnemonicAlias<"cqo", "cqto">;
1577
1578 // lret maps to lretl, it is not ambiguous with lretq.
1579 def : MnemonicAlias<"lret", "lretl">;
1580
1581 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1582 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1583
1584 def : MnemonicAlias<"loopz", "loope">;
1585 def : MnemonicAlias<"loopnz", "loopne">;
1586
1587 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1588 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1589 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1590 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1591 def : MnemonicAlias<"popfd",  "popfl">;
1592
1593 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1594 // all modes.  However: "push (addr)" and "push $42" should default to
1595 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1596 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1597 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1598 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1599 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1600 def : MnemonicAlias<"pushfd", "pushfl">;
1601
1602 def : MnemonicAlias<"repe", "rep">;
1603 def : MnemonicAlias<"repz", "rep">;
1604 def : MnemonicAlias<"repnz", "repne">;
1605
1606 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1607 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1608
1609 def : MnemonicAlias<"salb", "shlb">;
1610 def : MnemonicAlias<"salw", "shlw">;
1611 def : MnemonicAlias<"sall", "shll">;
1612 def : MnemonicAlias<"salq", "shlq">;
1613
1614 def : MnemonicAlias<"smovb", "movsb">;
1615 def : MnemonicAlias<"smovw", "movsw">;
1616 def : MnemonicAlias<"smovl", "movsl">;
1617 def : MnemonicAlias<"smovq", "movsq">;
1618
1619 def : MnemonicAlias<"ud2a", "ud2">;
1620 def : MnemonicAlias<"verrw", "verr">;
1621
1622 // System instruction aliases.
1623 def : MnemonicAlias<"iret", "iretl">;
1624 def : MnemonicAlias<"sysret", "sysretl">;
1625 def : MnemonicAlias<"sysexit", "sysexitl">;
1626
1627 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1628 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1629 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1630 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1631 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1632 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1633 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1634 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1635
1636
1637 // Floating point stack aliases.
1638 def : MnemonicAlias<"fcmovz",   "fcmove">;
1639 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1640 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1641 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1642 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1643 def : MnemonicAlias<"fcomip",   "fcompi">;
1644 def : MnemonicAlias<"fildq",    "fildll">;
1645 def : MnemonicAlias<"fistpq",   "fistpll">;
1646 def : MnemonicAlias<"fisttpq",  "fisttpll">;
1647 def : MnemonicAlias<"fldcww",   "fldcw">;
1648 def : MnemonicAlias<"fnstcww", "fnstcw">;
1649 def : MnemonicAlias<"fnstsww", "fnstsw">;
1650 def : MnemonicAlias<"fucomip",  "fucompi">;
1651 def : MnemonicAlias<"fwait",    "wait">;
1652
1653
1654 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1655   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1656                   !strconcat(Prefix, NewCond, Suffix)>;
1657
1658 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1659 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1660 /// example "setz" -> "sete".
1661 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1662   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1663   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1664   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1665   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1666   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1667   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1668   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1669   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1670   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1671   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1672
1673   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1674   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1675   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1676   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1677 }
1678
1679 // Aliases for set<CC>
1680 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1681 // Aliases for j<CC>
1682 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1683 // Aliases for cmov<CC>{w,l,q}
1684 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1685 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1686 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1687
1688
1689 //===----------------------------------------------------------------------===//
1690 // Assembler Instruction Aliases
1691 //===----------------------------------------------------------------------===//
1692
1693 // aad/aam default to base 10 if no operand is specified.
1694 def : InstAlias<"aad", (AAD8i8 10)>;
1695 def : InstAlias<"aam", (AAM8i8 10)>;
1696
1697 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1698 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1699
1700 // clr aliases.
1701 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1702 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1703 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1704 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1705
1706 // div and idiv aliases for explicit A register.
1707 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1708 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1709 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1710 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1711 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1712 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1713 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1714 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1715 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1716 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1717 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1718 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1719 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1720 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1721 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1722 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1723
1724
1725
1726 // Various unary fpstack operations default to operating on on ST1.
1727 // For example, "fxch" -> "fxch %st(1)"
1728 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1729 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1730 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1731 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1732 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1733 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1734 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1735 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1736 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1737 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1738 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1739 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1740 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1741
1742 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1743 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1744 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1745 // gas.
1746 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1747  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1748                  (Inst RST:$op), EmitAlias>;
1749  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1750                  (Inst ST0), EmitAlias>;
1751 }
1752
1753 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1754 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1755 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1756 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1757 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1758 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1759 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1760 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1761 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1762 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1763 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1764 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1765 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1766 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1767 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1768 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1769
1770
1771 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1772 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1773 // solely because gas supports it.
1774 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1775 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1776 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1777 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1778 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1779 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1780
1781 // We accept "fnstsw %eax" even though it only writes %ax.
1782 def : InstAlias<"fnstsw %eax", (FNSTSW16r)>;
1783 def : InstAlias<"fnstsw %al" , (FNSTSW16r)>;
1784 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
1785
1786 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1787 // this is compatible with what GAS does.
1788 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1789 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1790 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1791 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1792
1793 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1794 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1795 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1796 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1797 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1798 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1799 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1800
1801 // inb %dx -> inb %al, %dx
1802 def : InstAlias<"inb %dx", (IN8rr)>;
1803 def : InstAlias<"inw %dx", (IN16rr)>;
1804 def : InstAlias<"inl %dx", (IN32rr)>;
1805 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1806 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1807 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1808
1809
1810 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1811 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1812 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1813 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1814 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1815 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1816 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1817
1818 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1819 // the move.  All segment/mem forms are equivalent, this has the shortest
1820 // encoding.
1821 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1822 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1823
1824 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1825 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1826
1827 // Match 'movq GR64, MMX' as an alias for movd.
1828 def : InstAlias<"movq $src, $dst",
1829                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1830 def : InstAlias<"movq $src, $dst",
1831                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1832
1833 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1834 // alias for movsl. (as in rep; movsd)
1835 def : InstAlias<"movsd", (MOVSD)>;
1836
1837 // movsx aliases
1838 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1839 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1840 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1841 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1842 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1843 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1844 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1845
1846 // movzx aliases
1847 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1848 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1849 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1850 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1851 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1852 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1853 // Note: No GR32->GR64 movzx form.
1854
1855 // outb %dx -> outb %al, %dx
1856 def : InstAlias<"outb %dx", (OUT8rr)>;
1857 def : InstAlias<"outw %dx", (OUT16rr)>;
1858 def : InstAlias<"outl %dx", (OUT32rr)>;
1859 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1860 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1861 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1862
1863 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1864 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1865 // errors, since its encoding is the most compact.
1866 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1867
1868 // shld/shrd op,op -> shld op, op, CL
1869 def : InstAlias<"shldw $r2, $r1", (SHLD16rrCL GR16:$r1, GR16:$r2)>;
1870 def : InstAlias<"shldl $r2, $r1", (SHLD32rrCL GR32:$r1, GR32:$r2)>;
1871 def : InstAlias<"shldq $r2, $r1", (SHLD64rrCL GR64:$r1, GR64:$r2)>;
1872 def : InstAlias<"shrdw $r2, $r1", (SHRD16rrCL GR16:$r1, GR16:$r2)>;
1873 def : InstAlias<"shrdl $r2, $r1", (SHRD32rrCL GR32:$r1, GR32:$r2)>;
1874 def : InstAlias<"shrdq $r2, $r1", (SHRD64rrCL GR64:$r1, GR64:$r2)>;
1875
1876 def : InstAlias<"shldw $reg, $mem", (SHLD16mrCL i16mem:$mem, GR16:$reg)>;
1877 def : InstAlias<"shldl $reg, $mem", (SHLD32mrCL i32mem:$mem, GR32:$reg)>;
1878 def : InstAlias<"shldq $reg, $mem", (SHLD64mrCL i64mem:$mem, GR64:$reg)>;
1879 def : InstAlias<"shrdw $reg, $mem", (SHRD16mrCL i16mem:$mem, GR16:$reg)>;
1880 def : InstAlias<"shrdl $reg, $mem", (SHRD32mrCL i32mem:$mem, GR32:$reg)>;
1881 def : InstAlias<"shrdq $reg, $mem", (SHRD64mrCL i64mem:$mem, GR64:$reg)>;
1882
1883 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1884  *  matching a fixed immediate like $1.
1885 // "shl X, $1" is an alias for "shl X".
1886 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1887  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1888                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1889  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1890                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1891  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1892                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1893  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1894                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1895  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1896                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1897  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1898                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1899  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1900                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1901  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1902                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1903 }
1904
1905 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1906 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1907 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1908 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1909 FIXME */
1910
1911 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1912 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1913 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1914 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1915 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1916
1917 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1918 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1919 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1920 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1921 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
1922
1923 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
1924 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
1925 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
1926 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
1927 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;