lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/LLVMContext.h"
  29 #include "llvm/MC/MCAsmInfo.h"
  30 #include "llvm/MC/MCInst.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include <limits>
  37
  38 #define GET_INSTRINFO_CTOR
  39 #include "X86GenInstrInfo.inc"
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 NoFusing("disable-spill-fusing",
  45          cl::desc("Disable fusing of spill code into instructions"));
  46 static cl::opt<bool>
  47 PrintFailedFusing("print-failed-fuse-candidates",
  48                   cl::desc("Print instructions that the allocator wants to"
  49                            " fuse, but the X86 backend currently can't"),
  50                   cl::Hidden);
  51 static cl::opt<bool>
  52 ReMatPICStubLoad("remat-pic-stub-load",
  53                  cl::desc("Re-materialize load from stub in PIC mode"),
  54                  cl::init(false), cl::Hidden);
  55
  56 enum {
  57   // Select which memory operand is being unfolded.
  58   // (stored in bits 0 - 3)
  59   TB_INDEX_0    = 0,
  60   TB_INDEX_1    = 1,
  61   TB_INDEX_2    = 2,
  62   TB_INDEX_3    = 3,
  63   TB_INDEX_MASK = 0xf,
  64
  65   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  66   // This may be needed because there is a many -> one mapping.
  67   TB_NO_REVERSE   = 1 << 4,
  68
  69   // Do not insert the forward map (RegOp -> MemOp) into the table.
  70   // This is needed for Native Client, which prohibits branch
  71   // instructions from using a memory operand.
  72   TB_NO_FORWARD   = 1 << 5,
  73
  74   TB_FOLDED_LOAD  = 1 << 6,
  75   TB_FOLDED_STORE = 1 << 7,
  76
  77   // Minimum alignment required for load/store.
  78   // Used for RegOp->MemOp conversion.
  79   // (stored in bits 8 - 15)
  80   TB_ALIGN_SHIFT = 8,
  81   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  82   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  83   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  84   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  85   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  86 };
  87
  88 struct X86OpTblEntry {
  89   uint16_t RegOp;
  90   uint16_t MemOp;
  91   uint16_t Flags;
  92 };
  93
  94 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  95   : X86GenInstrInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  96                      ? X86::ADJCALLSTACKDOWN64
  97                      : X86::ADJCALLSTACKDOWN32),
  98                     (tm.getSubtarget<X86Subtarget>().is64Bit()
  99                      ? X86::ADJCALLSTACKUP64
 100                      : X86::ADJCALLSTACKUP32)),
 101     TM(tm), RI(tm) {
 102
 103   static const X86OpTblEntry OpTbl2Addr[] = {
 104     { X86::ADC32ri,     X86::ADC32mi,    0 },
 105     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 106     { X86::ADC32rr,     X86::ADC32mr,    0 },
 107     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 108     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 109     { X86::ADC64rr,     X86::ADC64mr,    0 },
 110     { X86::ADD16ri,     X86::ADD16mi,    0 },
 111     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 112     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 113     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 114     { X86::ADD16rr,     X86::ADD16mr,    0 },
 115     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 116     { X86::ADD32ri,     X86::ADD32mi,    0 },
 117     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 118     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 119     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 120     { X86::ADD32rr,     X86::ADD32mr,    0 },
 121     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 122     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 123     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 124     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 125     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 126     { X86::ADD64rr,     X86::ADD64mr,    0 },
 127     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 128     { X86::ADD8ri,      X86::ADD8mi,     0 },
 129     { X86::ADD8rr,      X86::ADD8mr,     0 },
 130     { X86::AND16ri,     X86::AND16mi,    0 },
 131     { X86::AND16ri8,    X86::AND16mi8,   0 },
 132     { X86::AND16rr,     X86::AND16mr,    0 },
 133     { X86::AND32ri,     X86::AND32mi,    0 },
 134     { X86::AND32ri8,    X86::AND32mi8,   0 },
 135     { X86::AND32rr,     X86::AND32mr,    0 },
 136     { X86::AND64ri32,   X86::AND64mi32,  0 },
 137     { X86::AND64ri8,    X86::AND64mi8,   0 },
 138     { X86::AND64rr,     X86::AND64mr,    0 },
 139     { X86::AND8ri,      X86::AND8mi,     0 },
 140     { X86::AND8rr,      X86::AND8mr,     0 },
 141     { X86::DEC16r,      X86::DEC16m,     0 },
 142     { X86::DEC32r,      X86::DEC32m,     0 },
 143     { X86::DEC64_16r,   X86::DEC64_16m,  0 },
 144     { X86::DEC64_32r,   X86::DEC64_32m,  0 },
 145     { X86::DEC64r,      X86::DEC64m,     0 },
 146     { X86::DEC8r,       X86::DEC8m,      0 },
 147     { X86::INC16r,      X86::INC16m,     0 },
 148     { X86::INC32r,      X86::INC32m,     0 },
 149     { X86::INC64_16r,   X86::INC64_16m,  0 },
 150     { X86::INC64_32r,   X86::INC64_32m,  0 },
 151     { X86::INC64r,      X86::INC64m,     0 },
 152     { X86::INC8r,       X86::INC8m,      0 },
 153     { X86::NEG16r,      X86::NEG16m,     0 },
 154     { X86::NEG32r,      X86::NEG32m,     0 },
 155     { X86::NEG64r,      X86::NEG64m,     0 },
 156     { X86::NEG8r,       X86::NEG8m,      0 },
 157     { X86::NOT16r,      X86::NOT16m,     0 },
 158     { X86::NOT32r,      X86::NOT32m,     0 },
 159     { X86::NOT64r,      X86::NOT64m,     0 },
 160     { X86::NOT8r,       X86::NOT8m,      0 },
 161     { X86::OR16ri,      X86::OR16mi,     0 },
 162     { X86::OR16ri8,     X86::OR16mi8,    0 },
 163     { X86::OR16rr,      X86::OR16mr,     0 },
 164     { X86::OR32ri,      X86::OR32mi,     0 },
 165     { X86::OR32ri8,     X86::OR32mi8,    0 },
 166     { X86::OR32rr,      X86::OR32mr,     0 },
 167     { X86::OR64ri32,    X86::OR64mi32,   0 },
 168     { X86::OR64ri8,     X86::OR64mi8,    0 },
 169     { X86::OR64rr,      X86::OR64mr,     0 },
 170     { X86::OR8ri,       X86::OR8mi,      0 },
 171     { X86::OR8rr,       X86::OR8mr,      0 },
 172     { X86::ROL16r1,     X86::ROL16m1,    0 },
 173     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 174     { X86::ROL16ri,     X86::ROL16mi,    0 },
 175     { X86::ROL32r1,     X86::ROL32m1,    0 },
 176     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 177     { X86::ROL32ri,     X86::ROL32mi,    0 },
 178     { X86::ROL64r1,     X86::ROL64m1,    0 },
 179     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 180     { X86::ROL64ri,     X86::ROL64mi,    0 },
 181     { X86::ROL8r1,      X86::ROL8m1,     0 },
 182     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 183     { X86::ROL8ri,      X86::ROL8mi,     0 },
 184     { X86::ROR16r1,     X86::ROR16m1,    0 },
 185     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 186     { X86::ROR16ri,     X86::ROR16mi,    0 },
 187     { X86::ROR32r1,     X86::ROR32m1,    0 },
 188     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 189     { X86::ROR32ri,     X86::ROR32mi,    0 },
 190     { X86::ROR64r1,     X86::ROR64m1,    0 },
 191     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 192     { X86::ROR64ri,     X86::ROR64mi,    0 },
 193     { X86::ROR8r1,      X86::ROR8m1,     0 },
 194     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 195     { X86::ROR8ri,      X86::ROR8mi,     0 },
 196     { X86::SAR16r1,     X86::SAR16m1,    0 },
 197     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 198     { X86::SAR16ri,     X86::SAR16mi,    0 },
 199     { X86::SAR32r1,     X86::SAR32m1,    0 },
 200     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 201     { X86::SAR32ri,     X86::SAR32mi,    0 },
 202     { X86::SAR64r1,     X86::SAR64m1,    0 },
 203     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 204     { X86::SAR64ri,     X86::SAR64mi,    0 },
 205     { X86::SAR8r1,      X86::SAR8m1,     0 },
 206     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 207     { X86::SAR8ri,      X86::SAR8mi,     0 },
 208     { X86::SBB32ri,     X86::SBB32mi,    0 },
 209     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 210     { X86::SBB32rr,     X86::SBB32mr,    0 },
 211     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 212     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 213     { X86::SBB64rr,     X86::SBB64mr,    0 },
 214     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 215     { X86::SHL16ri,     X86::SHL16mi,    0 },
 216     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 217     { X86::SHL32ri,     X86::SHL32mi,    0 },
 218     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 219     { X86::SHL64ri,     X86::SHL64mi,    0 },
 220     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 221     { X86::SHL8ri,      X86::SHL8mi,     0 },
 222     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 223     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 224     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 225     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 226     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 227     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 228     { X86::SHR16r1,     X86::SHR16m1,    0 },
 229     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 230     { X86::SHR16ri,     X86::SHR16mi,    0 },
 231     { X86::SHR32r1,     X86::SHR32m1,    0 },
 232     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 233     { X86::SHR32ri,     X86::SHR32mi,    0 },
 234     { X86::SHR64r1,     X86::SHR64m1,    0 },
 235     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 236     { X86::SHR64ri,     X86::SHR64mi,    0 },
 237     { X86::SHR8r1,      X86::SHR8m1,     0 },
 238     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 239     { X86::SHR8ri,      X86::SHR8mi,     0 },
 240     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 241     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 242     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 243     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 244     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 245     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 246     { X86::SUB16ri,     X86::SUB16mi,    0 },
 247     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 248     { X86::SUB16rr,     X86::SUB16mr,    0 },
 249     { X86::SUB32ri,     X86::SUB32mi,    0 },
 250     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 251     { X86::SUB32rr,     X86::SUB32mr,    0 },
 252     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 253     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 254     { X86::SUB64rr,     X86::SUB64mr,    0 },
 255     { X86::SUB8ri,      X86::SUB8mi,     0 },
 256     { X86::SUB8rr,      X86::SUB8mr,     0 },
 257     { X86::XOR16ri,     X86::XOR16mi,    0 },
 258     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 259     { X86::XOR16rr,     X86::XOR16mr,    0 },
 260     { X86::XOR32ri,     X86::XOR32mi,    0 },
 261     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 262     { X86::XOR32rr,     X86::XOR32mr,    0 },
 263     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 264     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 265     { X86::XOR64rr,     X86::XOR64mr,    0 },
 266     { X86::XOR8ri,      X86::XOR8mi,     0 },
 267     { X86::XOR8rr,      X86::XOR8mr,     0 }
 268   };
 269
 270   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 271     unsigned RegOp = OpTbl2Addr[i].RegOp;
 272     unsigned MemOp = OpTbl2Addr[i].MemOp;
 273     unsigned Flags = OpTbl2Addr[i].Flags;
 274     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 275                   RegOp, MemOp,
 276                   // Index 0, folded load and store, no alignment requirement.
 277                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 278   }
 279
 280   static const X86OpTblEntry OpTbl0[] = {
 281     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 282     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 283     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 284     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 285     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 286     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 287     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 288     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 289     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 290     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 291     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 292     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 293     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 294     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 295     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 296     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 297     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 298     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 299     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 300     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 301     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 302     { X86::FsMOVAPDrr,  X86::MOVSDmr,       TB_FOLDED_STORE | TB_NO_REVERSE },
 303     { X86::FsMOVAPSrr,  X86::MOVSSmr,       TB_FOLDED_STORE | TB_NO_REVERSE },
 304     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 305     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 306     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 307     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 308     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 309     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 310     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 311     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 312     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 313     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 314     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 315     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 316     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 317     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 318     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 319     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 320     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 321     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 322     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 323     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 324     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 325     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 326     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 327     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 328     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 329     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 330     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 331     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 332     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 333     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 334     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 335     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 336     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 337     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 338     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 339     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 340     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 341     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 342     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 343     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 344     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 345     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 346     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 347     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 348     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 349     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 350     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 351     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 352     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 353     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 354     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 355     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 356     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 357     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 358     // AVX 128-bit versions of foldable instructions
 359     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 360     { X86::FsVMOVAPDrr, X86::VMOVSDmr,      TB_FOLDED_STORE | TB_NO_REVERSE },
 361     { X86::FsVMOVAPSrr, X86::VMOVSSmr,      TB_FOLDED_STORE | TB_NO_REVERSE },
 362     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 363     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 364     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 367     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 368     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 369     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 370     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 371     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 372     // AVX 256-bit foldable instructions
 373     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 374     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 375     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 376     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 377     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 378     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 379     // AVX-512 foldable instructions
 380     { X86::VMOVPDI2DIZrr,X86::VMOVPDI2DIZmr,  TB_FOLDED_STORE }
 381   };
 382
 383   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 384     unsigned RegOp      = OpTbl0[i].RegOp;
 385     unsigned MemOp      = OpTbl0[i].MemOp;
 386     unsigned Flags      = OpTbl0[i].Flags;
 387     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 388                   RegOp, MemOp, TB_INDEX_0 | Flags);
 389   }
 390
 391   static const X86OpTblEntry OpTbl1[] = {
 392     { X86::CMP16rr,         X86::CMP16rm,             0 },
 393     { X86::CMP32rr,         X86::CMP32rm,             0 },
 394     { X86::CMP64rr,         X86::CMP64rm,             0 },
 395     { X86::CMP8rr,          X86::CMP8rm,              0 },
 396     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 397     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 398     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 399     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 400     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 401     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 402     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 403     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 404     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 405     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 406     { X86::FsMOVAPDrr,      X86::MOVSDrm,             TB_NO_REVERSE },
 407     { X86::FsMOVAPSrr,      X86::MOVSSrm,             TB_NO_REVERSE },
 408     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 409     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 410     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 411     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 412     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 413     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 414     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 415     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 416     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 417     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 418     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 419     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 420     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 421     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 422     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 423     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 424     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 425     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 426     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 427     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 428     { X86::MOV16rr,         X86::MOV16rm,             0 },
 429     { X86::MOV32rr,         X86::MOV32rm,             0 },
 430     { X86::MOV64rr,         X86::MOV64rm,             0 },
 431     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 432     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 433     { X86::MOV8rr,          X86::MOV8rm,              0 },
 434     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 435     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 436     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 437     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 438     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 439     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 440     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 441     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 442     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 443     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 444     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 445     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 446     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 447     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 448     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 449     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 450     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm,        0 },
 451     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 452     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 453     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 454     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 455     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 456     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 457     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 458     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 459     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 460     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 461     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 462     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 463     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 464     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
 465     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 466     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
 467     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 468     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 469     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 470     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 471     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 472     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 473     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 474     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 475     { X86::TEST16rr,        X86::TEST16rm,            0 },
 476     { X86::TEST32rr,        X86::TEST32rm,            0 },
 477     { X86::TEST64rr,        X86::TEST64rm,            0 },
 478     { X86::TEST8rr,         X86::TEST8rm,             0 },
 479     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 480     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 481     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 482     // AVX 128-bit versions of foldable instructions
 483     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 484     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 485     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 486     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 487     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 488     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 489     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 490     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 491     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 492     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 493     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 494     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 495     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 496     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 497     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 498     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 499     { X86::FsVMOVAPDrr,     X86::VMOVSDrm,            TB_NO_REVERSE },
 500     { X86::FsVMOVAPSrr,     X86::VMOVSSrm,            TB_NO_REVERSE },
 501     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 502     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 503     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 504     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 505     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 506     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 507     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 508     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 509     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         TB_ALIGN_16 },
 510     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         TB_ALIGN_16 },
 511     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 512     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 513     { X86::VMOVZDI2PDIrr,   X86::VMOVZDI2PDIrm,       0 },
 514     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 515     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 516     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 517     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 518     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 519     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 520     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 521     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 522     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 523     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 524     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 525     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
 526     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 527     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
 528     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 529     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 530     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 531     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 532     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 533
 534     // AVX 256-bit foldable instructions
 535     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 536     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 537     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 538     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 539     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 540     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 541     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 542
 543     // AVX2 foldable instructions
 544     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 545     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 546     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 547     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 548     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 549     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 550     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 551     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
 552     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 553     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 554     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 555     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 556     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 557
 558     // BMI/BMI2/LZCNT/POPCNT foldable instructions
 559     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 560     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 561     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 562     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 563     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 564     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 565     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 566     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 567     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 568     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 569     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 570     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 571     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 572     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 573     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 574     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 575     { X86::RORX32ri,        X86::RORX32mi,            0 },
 576     { X86::RORX64ri,        X86::RORX64mi,            0 },
 577     { X86::SARX32rr,        X86::SARX32rm,            0 },
 578     { X86::SARX64rr,        X86::SARX64rm,            0 },
 579     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 580     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 581     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 582     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 583     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 584     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 585     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 586
 587     // AVX-512 foldable instructions
 588     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 589     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 590     { X86::VMOVDQA32rr,     X86::VMOVDQA32rm,         TB_ALIGN_64 },
 591     { X86::VMOVDQA64rr,     X86::VMOVDQA64rm,         TB_ALIGN_64 },
 592     { X86::VMOVDQU32rr,     X86::VMOVDQU32rm,         0 },
 593     { X86::VMOVDQU64rr,     X86::VMOVDQU64rm,         0 },
 594
 595     // AES foldable instructions
 596     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 597     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 598     { X86::VAESIMCrr,             X86::VAESIMCrm,             TB_ALIGN_16 },
 599     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, TB_ALIGN_16 },
 600   };
 601
 602   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 603     unsigned RegOp = OpTbl1[i].RegOp;
 604     unsigned MemOp = OpTbl1[i].MemOp;
 605     unsigned Flags = OpTbl1[i].Flags;
 606     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 607                   RegOp, MemOp,
 608                   // Index 1, folded load
 609                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 610   }
 611
 612   static const X86OpTblEntry OpTbl2[] = {
 613     { X86::ADC32rr,         X86::ADC32rm,       0 },
 614     { X86::ADC64rr,         X86::ADC64rm,       0 },
 615     { X86::ADD16rr,         X86::ADD16rm,       0 },
 616     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 617     { X86::ADD32rr,         X86::ADD32rm,       0 },
 618     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 619     { X86::ADD64rr,         X86::ADD64rm,       0 },
 620     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 621     { X86::ADD8rr,          X86::ADD8rm,        0 },
 622     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 623     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 624     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 625     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 626     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 627     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 628     { X86::AND16rr,         X86::AND16rm,       0 },
 629     { X86::AND32rr,         X86::AND32rm,       0 },
 630     { X86::AND64rr,         X86::AND64rm,       0 },
 631     { X86::AND8rr,          X86::AND8rm,        0 },
 632     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 633     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 634     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 635     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 636     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 637     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 638     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 639     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 640     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 641     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 642     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 643     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 644     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 645     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 646     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 647     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 648     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 649     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 650     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 651     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 652     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 653     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 654     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 655     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 656     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 657     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 658     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 659     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 660     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 661     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 662     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 663     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 664     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 665     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 666     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 667     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 668     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 669     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 670     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 671     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 672     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 673     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 674     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 675     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 676     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 677     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 678     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 679     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 680     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 681     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 682     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 683     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 684     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 685     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 686     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 687     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 688     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 689     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 690     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 691     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 692     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 693     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 694     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 695     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 696     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
 697     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
 698     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
 699     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
 700     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
 701     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
 702     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
 703     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
 704     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 705     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 706     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 707     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 708     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 709     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 710     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 711     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 712     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 713     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 714     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 715     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 716     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 717     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 718     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 719     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 720     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 721     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 722     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
 723     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
 724     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
 725     { X86::MINSDrr,         X86::MINSDrm,       0 },
 726     { X86::MINSSrr,         X86::MINSSrm,       0 },
 727     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
 728     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
 729     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
 730     { X86::MULSDrr,         X86::MULSDrm,       0 },
 731     { X86::MULSSrr,         X86::MULSSrm,       0 },
 732     { X86::OR16rr,          X86::OR16rm,        0 },
 733     { X86::OR32rr,          X86::OR32rm,        0 },
 734     { X86::OR64rr,          X86::OR64rm,        0 },
 735     { X86::OR8rr,           X86::OR8rm,         0 },
 736     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
 737     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
 738     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
 739     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
 740     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
 741     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
 742     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
 743     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
 744     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
 745     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
 746     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
 747     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
 748     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
 749     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
 750     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
 751     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
 752     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
 753     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
 754     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
 755     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
 756     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
 757     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
 758     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
 759     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
 760     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
 761     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
 762     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
 763     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
 764     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
 765     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
 766     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
 767     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
 768     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
 769     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
 770     { X86::PINSRWrri,       X86::PINSRWrmi,     TB_ALIGN_16 },
 771     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
 772     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
 773     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
 774     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
 775     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
 776     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
 777     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
 778     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
 779     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
 780     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
 781     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
 782     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
 783     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
 784     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
 785     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
 786     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
 787     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
 788     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
 789     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
 790     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
 791     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
 792     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
 793     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
 794     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
 795     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
 796     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
 797     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
 798     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
 799     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
 800     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
 801     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
 802     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
 803     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
 804     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
 805     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
 806     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
 807     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
 808     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
 809     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
 810     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
 811     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
 812     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
 813     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
 814     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
 815     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
 816     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
 817     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
 818     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
 819     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
 820     { X86::SBB32rr,         X86::SBB32rm,       0 },
 821     { X86::SBB64rr,         X86::SBB64rm,       0 },
 822     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
 823     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
 824     { X86::SUB16rr,         X86::SUB16rm,       0 },
 825     { X86::SUB32rr,         X86::SUB32rm,       0 },
 826     { X86::SUB64rr,         X86::SUB64rm,       0 },
 827     { X86::SUB8rr,          X86::SUB8rm,        0 },
 828     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
 829     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
 830     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
 831     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
 832     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 833     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
 834     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
 835     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
 836     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
 837     { X86::XOR16rr,         X86::XOR16rm,       0 },
 838     { X86::XOR32rr,         X86::XOR32rm,       0 },
 839     { X86::XOR64rr,         X86::XOR64rm,       0 },
 840     { X86::XOR8rr,          X86::XOR8rm,        0 },
 841     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
 842     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
 843     // AVX 128-bit versions of foldable instructions
 844     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
 845     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
 846     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
 847     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
 848     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
 849     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
 850     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
 851     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
 852     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
 853     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
 854     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
 855     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
 856     { X86::VCVTTPD2DQrr,      X86::VCVTTPD2DQXrm,      0 },
 857     { X86::VCVTTPS2DQrr,      X86::VCVTTPS2DQrm,       0 },
 858     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
 859     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
 860     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
 861     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
 862     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
 863     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
 864     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
 865     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
 866     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
 867     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
 868     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
 869     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
 870     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
 871     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
 872     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
 873     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
 874     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
 875     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
 876     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
 877     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
 878     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
 879     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
 880     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
 881     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
 882     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
 883     { X86::VFsANDNPDrr,       X86::VFsANDNPDrm,        TB_ALIGN_16 },
 884     { X86::VFsANDNPSrr,       X86::VFsANDNPSrm,        TB_ALIGN_16 },
 885     { X86::VFsANDPDrr,        X86::VFsANDPDrm,         TB_ALIGN_16 },
 886     { X86::VFsANDPSrr,        X86::VFsANDPSrm,         TB_ALIGN_16 },
 887     { X86::VFsORPDrr,         X86::VFsORPDrm,          TB_ALIGN_16 },
 888     { X86::VFsORPSrr,         X86::VFsORPSrm,          TB_ALIGN_16 },
 889     { X86::VFsXORPDrr,        X86::VFsXORPDrm,         TB_ALIGN_16 },
 890     { X86::VFsXORPSrr,        X86::VFsXORPSrm,         TB_ALIGN_16 },
 891     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
 892     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
 893     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
 894     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
 895     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
 896     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
 897     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
 898     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
 899     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
 900     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
 901     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
 902     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
 903     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
 904     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
 905     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
 906     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
 907     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
 908     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
 909     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
 910     { X86::VORPDrr,           X86::VORPDrm,            0 },
 911     { X86::VORPSrr,           X86::VORPSrm,            0 },
 912     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
 913     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
 914     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
 915     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
 916     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
 917     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
 918     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
 919     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
 920     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
 921     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
 922     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
 923     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
 924     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
 925     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
 926     { X86::VPANDrr,           X86::VPANDrm,            0 },
 927     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
 928     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
 929     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
 930     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
 931     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
 932     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
 933     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
 934     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
 935     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
 936     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
 937     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
 938     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
 939     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
 940     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
 941     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
 942     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
 943     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
 944     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
 945     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
 946     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
 947     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
 948     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
 949     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
 950     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
 951     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
 952     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
 953     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
 954     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
 955     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
 956     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
 957     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
 958     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
 959     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
 960     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
 961     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
 962     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
 963     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
 964     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
 965     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
 966     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
 967     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
 968     { X86::VPORrr,            X86::VPORrm,             0 },
 969     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
 970     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
 971     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
 972     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
 973     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
 974     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
 975     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
 976     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
 977     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
 978     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
 979     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
 980     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
 981     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
 982     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
 983     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
 984     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
 985     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
 986     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
 987     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
 988     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
 989     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
 990     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
 991     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
 992     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
 993     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
 994     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
 995     { X86::VPXORrr,           X86::VPXORrm,            0 },
 996     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
 997     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
 998     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
 999     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1000     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1001     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1002     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1003     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1004     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1005     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1006     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1007     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1008     // AVX 256-bit foldable instructions
1009     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1010     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1011     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1012     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1013     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1014     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1015     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1016     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1017     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1018     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1019     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1020     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1021     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1022     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1023     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1024     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1025     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1026     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1027     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1028     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1029     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1030     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1031     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1032     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1033     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1034     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1035     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1036     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1037     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1038     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1039     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1040     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1041     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1042     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1043     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1044     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1045     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1046     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1047     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1048     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1049     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1050     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1051     // AVX2 foldable instructions
1052     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1053     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1054     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1055     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1056     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1057     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1058     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1059     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1060     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1061     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1062     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1063     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1064     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1065     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1066     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1067     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1068     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1069     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1070     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1071     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1072     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1073     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1074     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1075     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1076     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1077     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1078     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1079     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1080     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1081     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1082     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1083     { X86::VPERMPDYri,        X86::VPERMPDYmi,         0 },
1084     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1085     { X86::VPERMQYri,         X86::VPERMQYmi,          0 },
1086     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1087     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1088     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1089     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1090     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1091     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1092     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1093     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1094     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1095     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1096     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1097     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1098     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1099     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1100     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1101     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1102     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1103     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1104     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1105     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1106     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1107     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1108     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1109     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1110     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1111     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1112     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1113     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1114     { X86::VPORYrr,           X86::VPORYrm,            0 },
1115     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1116     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1117     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1118     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1119     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1120     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1121     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1122     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1123     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1124     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1125     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1126     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1127     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1128     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1129     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1130     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1131     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1132     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1133     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1134     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1135     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1136     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1137     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1138     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1139     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1140     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1141     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1142     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1143     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1144     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1145     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1146     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1147     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1148     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1149     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1150     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1151     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1152     // FIXME: add AVX 256-bit foldable instructions
1153
1154     // FMA4 foldable patterns
1155     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0           },
1156     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0           },
1157     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_16 },
1158     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_16 },
1159     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_32 },
1160     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_32 },
1161     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0           },
1162     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0           },
1163     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_16 },
1164     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_16 },
1165     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_32 },
1166     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_32 },
1167     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0           },
1168     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0           },
1169     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_16 },
1170     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_16 },
1171     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_32 },
1172     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_32 },
1173     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0           },
1174     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0           },
1175     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_16 },
1176     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_16 },
1177     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_32 },
1178     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_32 },
1179     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_16 },
1180     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_16 },
1181     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_32 },
1182     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_32 },
1183     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_16 },
1184     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_16 },
1185     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_32 },
1186     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_32 },
1187
1188     // BMI/BMI2 foldable instructions
1189     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1190     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1191     { X86::MULX32rr,          X86::MULX32rm,            0 },
1192     { X86::MULX64rr,          X86::MULX64rm,            0 },
1193     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1194     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1195     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1196     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1197
1198     // AVX-512 foldable instructions
1199     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1200     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1201     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1202     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1203     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1204     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1205     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1206     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1207     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1208     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1209     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1210     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1211     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1212     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1213     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1214     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1215     { X86::VPERMI2Drr,        X86::VPERMI2Drm,          0 },
1216     { X86::VPERMI2Qrr,        X86::VPERMI2Qrm,          0 },
1217     { X86::VPERMI2PSrr,       X86::VPERMI2PSrm,         0 },
1218     { X86::VPERMI2PDrr,       X86::VPERMI2PDrm,         0 },
1219     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1220     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1221     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1222     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1223     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1224     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1225     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1226     { X86::VALIGNQrri,        X86::VALIGNQrmi,          0 },
1227     { X86::VALIGNDrri,        X86::VALIGNDrmi,          0 },
1228
1229     // AES foldable instructions
1230     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1231     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1232     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1233     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1234     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       TB_ALIGN_16 },
1235     { X86::VAESDECrr,         X86::VAESDECrm,           TB_ALIGN_16 },
1236     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       TB_ALIGN_16 },
1237     { X86::VAESENCrr,         X86::VAESENCrm,           TB_ALIGN_16 },
1238
1239     // SHA foldable instructions
1240     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1241     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1242     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1243     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1244     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1245     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1246     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 },
1247   };
1248
1249   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
1250     unsigned RegOp = OpTbl2[i].RegOp;
1251     unsigned MemOp = OpTbl2[i].MemOp;
1252     unsigned Flags = OpTbl2[i].Flags;
1253     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1254                   RegOp, MemOp,
1255                   // Index 2, folded load
1256                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1257   }
1258
1259   static const X86OpTblEntry OpTbl3[] = {
1260     // FMA foldable instructions
1261     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         0 },
1262     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         0 },
1263     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         0 },
1264     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         0 },
1265     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         0 },
1266     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         0 },
1267     { X86::VFMADDSSr213r_Int,     X86::VFMADDSSr213m_Int,     0 },
1268     { X86::VFMADDSDr213r_Int,     X86::VFMADDSDr213m_Int,     0 },
1269
1270     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_16 },
1271     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_16 },
1272     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_16 },
1273     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_16 },
1274     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_16 },
1275     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_16 },
1276     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_32 },
1277     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_32 },
1278     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_32 },
1279     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_32 },
1280     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_32 },
1281     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_32 },
1282
1283     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        0 },
1284     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        0 },
1285     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        0 },
1286     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        0 },
1287     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        0 },
1288     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        0 },
1289     { X86::VFNMADDSSr213r_Int,    X86::VFNMADDSSr213m_Int,    0 },
1290     { X86::VFNMADDSDr213r_Int,    X86::VFNMADDSDr213m_Int,    0 },
1291
1292     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_16 },
1293     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_16 },
1294     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_16 },
1295     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_16 },
1296     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_16 },
1297     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_16 },
1298     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_32 },
1299     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_32 },
1300     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_32 },
1301     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_32 },
1302     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_32 },
1303     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_32 },
1304
1305     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         0 },
1306     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         0 },
1307     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         0 },
1308     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         0 },
1309     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         0 },
1310     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         0 },
1311     { X86::VFMSUBSSr213r_Int,     X86::VFMSUBSSr213m_Int,     0 },
1312     { X86::VFMSUBSDr213r_Int,     X86::VFMSUBSDr213m_Int,     0 },
1313
1314     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_16 },
1315     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_16 },
1316     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_16 },
1317     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_16 },
1318     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_16 },
1319     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_16 },
1320     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_32 },
1321     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_32 },
1322     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_32 },
1323     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_32 },
1324     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_32 },
1325     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_32 },
1326
1327     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        0 },
1328     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        0 },
1329     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        0 },
1330     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        0 },
1331     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        0 },
1332     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        0 },
1333     { X86::VFNMSUBSSr213r_Int,    X86::VFNMSUBSSr213m_Int,    0 },
1334     { X86::VFNMSUBSDr213r_Int,    X86::VFNMSUBSDr213m_Int,    0 },
1335
1336     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_16 },
1337     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_16 },
1338     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_16 },
1339     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_16 },
1340     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_16 },
1341     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_16 },
1342     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_32 },
1343     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_32 },
1344     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_32 },
1345     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_32 },
1346     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_32 },
1347     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_32 },
1348
1349     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_16 },
1350     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_16 },
1351     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_16 },
1352     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_16 },
1353     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_16 },
1354     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_16 },
1355     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_32 },
1356     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_32 },
1357     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_32 },
1358     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_32 },
1359     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_32 },
1360     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_32 },
1361
1362     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_16 },
1363     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_16 },
1364     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_16 },
1365     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_16 },
1366     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_16 },
1367     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_16 },
1368     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_32 },
1369     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_32 },
1370     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_32 },
1371     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_32 },
1372     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_32 },
1373     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_32 },
1374
1375     // FMA4 foldable patterns
1376     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1377     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1378     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1379     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1380     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1381     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1382     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1383     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1384     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1385     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1386     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1387     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1388     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1389     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1390     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1391     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1392     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1393     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1394     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1395     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1396     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1397     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1398     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1399     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1400     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1401     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1402     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1403     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1404     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1405     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1406     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1407     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1408   };
1409
1410   for (unsigned i = 0, e = array_lengthof(OpTbl3); i != e; ++i) {
1411     unsigned RegOp = OpTbl3[i].RegOp;
1412     unsigned MemOp = OpTbl3[i].MemOp;
1413     unsigned Flags = OpTbl3[i].Flags;
1414     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1415                   RegOp, MemOp,
1416                   // Index 3, folded load
1417                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1418   }
1419
1420 }
1421
1422 void
1423 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1424                             MemOp2RegOpTableType &M2RTable,
1425                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1426     if ((Flags & TB_NO_FORWARD) == 0) {
1427       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1428       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1429     }
1430     if ((Flags & TB_NO_REVERSE) == 0) {
1431       assert(!M2RTable.count(MemOp) &&
1432            "Duplicated entries in unfolding maps?");
1433       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1434     }
1435 }
1436
1437 bool
1438 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1439                                     unsigned &SrcReg, unsigned &DstReg,
1440                                     unsigned &SubIdx) const {
1441   switch (MI.getOpcode()) {
1442   default: break;
1443   case X86::MOVSX16rr8:
1444   case X86::MOVZX16rr8:
1445   case X86::MOVSX32rr8:
1446   case X86::MOVZX32rr8:
1447   case X86::MOVSX64rr8:
1448     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
1449       // It's not always legal to reference the low 8-bit of the larger
1450       // register in 32-bit mode.
1451       return false;
1452   case X86::MOVSX32rr16:
1453   case X86::MOVZX32rr16:
1454   case X86::MOVSX64rr16:
1455   case X86::MOVSX64rr32: {
1456     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
1457       // Be conservative.
1458       return false;
1459     SrcReg = MI.getOperand(1).getReg();
1460     DstReg = MI.getOperand(0).getReg();
1461     switch (MI.getOpcode()) {
1462     default: llvm_unreachable("Unreachable!");
1463     case X86::MOVSX16rr8:
1464     case X86::MOVZX16rr8:
1465     case X86::MOVSX32rr8:
1466     case X86::MOVZX32rr8:
1467     case X86::MOVSX64rr8:
1468       SubIdx = X86::sub_8bit;
1469       break;
1470     case X86::MOVSX32rr16:
1471     case X86::MOVZX32rr16:
1472     case X86::MOVSX64rr16:
1473       SubIdx = X86::sub_16bit;
1474       break;
1475     case X86::MOVSX64rr32:
1476       SubIdx = X86::sub_32bit;
1477       break;
1478     }
1479     return true;
1480   }
1481   }
1482   return false;
1483 }
1484
1485 /// isFrameOperand - Return true and the FrameIndex if the specified
1486 /// operand and follow operands form a reference to the stack frame.
1487 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
1488                                   int &FrameIndex) const {
1489   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
1490       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
1491       MI->getOperand(Op+1).getImm() == 1 &&
1492       MI->getOperand(Op+2).getReg() == 0 &&
1493       MI->getOperand(Op+3).getImm() == 0) {
1494     FrameIndex = MI->getOperand(Op).getIndex();
1495     return true;
1496   }
1497   return false;
1498 }
1499
1500 static bool isFrameLoadOpcode(int Opcode) {
1501   switch (Opcode) {
1502   default:
1503     return false;
1504   case X86::MOV8rm:
1505   case X86::MOV16rm:
1506   case X86::MOV32rm:
1507   case X86::MOV64rm:
1508   case X86::LD_Fp64m:
1509   case X86::MOVSSrm:
1510   case X86::MOVSDrm:
1511   case X86::MOVAPSrm:
1512   case X86::MOVAPDrm:
1513   case X86::MOVDQArm:
1514   case X86::VMOVSSrm:
1515   case X86::VMOVSDrm:
1516   case X86::VMOVAPSrm:
1517   case X86::VMOVAPDrm:
1518   case X86::VMOVDQArm:
1519   case X86::VMOVAPSYrm:
1520   case X86::VMOVAPDYrm:
1521   case X86::VMOVDQAYrm:
1522   case X86::MMX_MOVD64rm:
1523   case X86::MMX_MOVQ64rm:
1524   case X86::VMOVDQA32rm:
1525   case X86::VMOVDQA64rm:
1526     return true;
1527   }
1528 }
1529
1530 static bool isFrameStoreOpcode(int Opcode) {
1531   switch (Opcode) {
1532   default: break;
1533   case X86::MOV8mr:
1534   case X86::MOV16mr:
1535   case X86::MOV32mr:
1536   case X86::MOV64mr:
1537   case X86::ST_FpP64m:
1538   case X86::MOVSSmr:
1539   case X86::MOVSDmr:
1540   case X86::MOVAPSmr:
1541   case X86::MOVAPDmr:
1542   case X86::MOVDQAmr:
1543   case X86::VMOVSSmr:
1544   case X86::VMOVSDmr:
1545   case X86::VMOVAPSmr:
1546   case X86::VMOVAPDmr:
1547   case X86::VMOVDQAmr:
1548   case X86::VMOVAPSYmr:
1549   case X86::VMOVAPDYmr:
1550   case X86::VMOVDQAYmr:
1551   case X86::MMX_MOVD64mr:
1552   case X86::MMX_MOVQ64mr:
1553   case X86::MMX_MOVNTQmr:
1554     return true;
1555   }
1556   return false;
1557 }
1558
1559 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1560                                            int &FrameIndex) const {
1561   if (isFrameLoadOpcode(MI->getOpcode()))
1562     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
1563       return MI->getOperand(0).getReg();
1564   return 0;
1565 }
1566
1567 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1568                                                  int &FrameIndex) const {
1569   if (isFrameLoadOpcode(MI->getOpcode())) {
1570     unsigned Reg;
1571     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
1572       return Reg;
1573     // Check for post-frame index elimination operations
1574     const MachineMemOperand *Dummy;
1575     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1576   }
1577   return 0;
1578 }
1579
1580 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1581                                           int &FrameIndex) const {
1582   if (isFrameStoreOpcode(MI->getOpcode()))
1583     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
1584         isFrameOperand(MI, 0, FrameIndex))
1585       return MI->getOperand(X86::AddrNumOperands).getReg();
1586   return 0;
1587 }
1588
1589 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1590                                                 int &FrameIndex) const {
1591   if (isFrameStoreOpcode(MI->getOpcode())) {
1592     unsigned Reg;
1593     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
1594       return Reg;
1595     // Check for post-frame index elimination operations
1596     const MachineMemOperand *Dummy;
1597     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
1598   }
1599   return 0;
1600 }
1601
1602 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
1603 /// X86::MOVPC32r.
1604 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
1605   // Don't waste compile time scanning use-def chains of physregs.
1606   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
1607     return false;
1608   bool isPICBase = false;
1609   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
1610          E = MRI.def_end(); I != E; ++I) {
1611     MachineInstr *DefMI = I.getOperand().getParent();
1612     if (DefMI->getOpcode() != X86::MOVPC32r)
1613       return false;
1614     assert(!isPICBase && "More than one PIC base?");
1615     isPICBase = true;
1616   }
1617   return isPICBase;
1618 }
1619
1620 bool
1621 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
1622                                                 AliasAnalysis *AA) const {
1623   switch (MI->getOpcode()) {
1624   default: break;
1625   case X86::MOV8rm:
1626   case X86::MOV16rm:
1627   case X86::MOV32rm:
1628   case X86::MOV64rm:
1629   case X86::LD_Fp64m:
1630   case X86::MOVSSrm:
1631   case X86::MOVSDrm:
1632   case X86::MOVAPSrm:
1633   case X86::MOVUPSrm:
1634   case X86::MOVAPDrm:
1635   case X86::MOVDQArm:
1636   case X86::MOVDQUrm:
1637   case X86::VMOVSSrm:
1638   case X86::VMOVSDrm:
1639   case X86::VMOVAPSrm:
1640   case X86::VMOVUPSrm:
1641   case X86::VMOVAPDrm:
1642   case X86::VMOVDQArm:
1643   case X86::VMOVDQUrm:
1644   case X86::VMOVAPSYrm:
1645   case X86::VMOVUPSYrm:
1646   case X86::VMOVAPDYrm:
1647   case X86::VMOVDQAYrm:
1648   case X86::VMOVDQUYrm:
1649   case X86::MMX_MOVD64rm:
1650   case X86::MMX_MOVQ64rm:
1651   case X86::FsVMOVAPSrm:
1652   case X86::FsVMOVAPDrm:
1653   case X86::FsMOVAPSrm:
1654   case X86::FsMOVAPDrm: {
1655     // Loads from constant pools are trivially rematerializable.
1656     if (MI->getOperand(1).isReg() &&
1657         MI->getOperand(2).isImm() &&
1658         MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
1659         MI->isInvariantLoad(AA)) {
1660       unsigned BaseReg = MI->getOperand(1).getReg();
1661       if (BaseReg == 0 || BaseReg == X86::RIP)
1662         return true;
1663       // Allow re-materialization of PIC load.
1664       if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
1665         return false;
1666       const MachineFunction &MF = *MI->getParent()->getParent();
1667       const MachineRegisterInfo &MRI = MF.getRegInfo();
1668       return regIsPICBase(BaseReg, MRI);
1669     }
1670     return false;
1671   }
1672
1673   case X86::LEA32r:
1674   case X86::LEA64r: {
1675     if (MI->getOperand(2).isImm() &&
1676         MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
1677         !MI->getOperand(4).isReg()) {
1678       // lea fi#, lea GV, etc. are all rematerializable.
1679       if (!MI->getOperand(1).isReg())
1680         return true;
1681       unsigned BaseReg = MI->getOperand(1).getReg();
1682       if (BaseReg == 0)
1683         return true;
1684       // Allow re-materialization of lea PICBase + x.
1685       const MachineFunction &MF = *MI->getParent()->getParent();
1686       const MachineRegisterInfo &MRI = MF.getRegInfo();
1687       return regIsPICBase(BaseReg, MRI);
1688     }
1689     return false;
1690   }
1691   }
1692
1693   // All other instructions marked M_REMATERIALIZABLE are always trivially
1694   // rematerializable.
1695   return true;
1696 }
1697
1698 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
1699 /// would clobber the EFLAGS condition register. Note the result may be
1700 /// conservative. If it cannot definitely determine the safety after visiting
1701 /// a few instructions in each direction it assumes it's not safe.
1702 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
1703                                   MachineBasicBlock::iterator I) {
1704   MachineBasicBlock::iterator E = MBB.end();
1705
1706   // For compile time consideration, if we are not able to determine the
1707   // safety after visiting 4 instructions in each direction, we will assume
1708   // it's not safe.
1709   MachineBasicBlock::iterator Iter = I;
1710   for (unsigned i = 0; Iter != E && i < 4; ++i) {
1711     bool SeenDef = false;
1712     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1713       MachineOperand &MO = Iter->getOperand(j);
1714       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1715         SeenDef = true;
1716       if (!MO.isReg())
1717         continue;
1718       if (MO.getReg() == X86::EFLAGS) {
1719         if (MO.isUse())
1720           return false;
1721         SeenDef = true;
1722       }
1723     }
1724
1725     if (SeenDef)
1726       // This instruction defines EFLAGS, no need to look any further.
1727       return true;
1728     ++Iter;
1729     // Skip over DBG_VALUE.
1730     while (Iter != E && Iter->isDebugValue())
1731       ++Iter;
1732   }
1733
1734   // It is safe to clobber EFLAGS at the end of a block of no successor has it
1735   // live in.
1736   if (Iter == E) {
1737     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
1738            SE = MBB.succ_end(); SI != SE; ++SI)
1739       if ((*SI)->isLiveIn(X86::EFLAGS))
1740         return false;
1741     return true;
1742   }
1743
1744   MachineBasicBlock::iterator B = MBB.begin();
1745   Iter = I;
1746   for (unsigned i = 0; i < 4; ++i) {
1747     // If we make it to the beginning of the block, it's safe to clobber
1748     // EFLAGS iff EFLAGS is not live-in.
1749     if (Iter == B)
1750       return !MBB.isLiveIn(X86::EFLAGS);
1751
1752     --Iter;
1753     // Skip over DBG_VALUE.
1754     while (Iter != B && Iter->isDebugValue())
1755       --Iter;
1756
1757     bool SawKill = false;
1758     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1759       MachineOperand &MO = Iter->getOperand(j);
1760       // A register mask may clobber EFLAGS, but we should still look for a
1761       // live EFLAGS def.
1762       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1763         SawKill = true;
1764       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1765         if (MO.isDef()) return MO.isDead();
1766         if (MO.isKill()) SawKill = true;
1767       }
1768     }
1769
1770     if (SawKill)
1771       // This instruction kills EFLAGS and doesn't redefine it, so
1772       // there's no need to look further.
1773       return true;
1774   }
1775
1776   // Conservative answer.
1777   return false;
1778 }
1779
1780 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1781                                  MachineBasicBlock::iterator I,
1782                                  unsigned DestReg, unsigned SubIdx,
1783                                  const MachineInstr *Orig,
1784                                  const TargetRegisterInfo &TRI) const {
1785   // MOV32r0 is implemented with a xor which clobbers condition code.
1786   // Re-materialize it as movri instructions to avoid side effects.
1787   unsigned Opc = Orig->getOpcode();
1788   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
1789     DebugLoc DL = Orig->getDebugLoc();
1790     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
1791       .addImm(0);
1792   } else {
1793     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1794     MBB.insert(I, MI);
1795   }
1796
1797   MachineInstr *NewMI = prior(I);
1798   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1799 }
1800
1801 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1802 /// is not marked dead.
1803 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1804   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1805     MachineOperand &MO = MI->getOperand(i);
1806     if (MO.isReg() && MO.isDef() &&
1807         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1808       return true;
1809     }
1810   }
1811   return false;
1812 }
1813
1814 /// getTruncatedShiftCount - check whether the shift count for a machine operand
1815 /// is non-zero.
1816 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
1817                                               unsigned ShiftAmtOperandIdx) {
1818   // The shift count is six bits with the REX.W prefix and five bits without.
1819   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
1820   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
1821   return Imm & ShiftCountMask;
1822 }
1823
1824 /// isTruncatedShiftCountForLEA - check whether the given shift count is appropriate
1825 /// can be represented by a LEA instruction.
1826 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
1827   // Left shift instructions can be transformed into load-effective-address
1828   // instructions if we can encode them appropriately.
1829   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
1830   // The SIB.scale field is two bits wide which means that we can encode any
1831   // shift amount less than 4.
1832   return ShAmt < 4 && ShAmt > 0;
1833 }
1834
1835 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
1836                                   unsigned Opc, bool AllowSP,
1837                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
1838                                   MachineOperand &ImplicitOp) const {
1839   MachineFunction &MF = *MI->getParent()->getParent();
1840   const TargetRegisterClass *RC;
1841   if (AllowSP) {
1842     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
1843   } else {
1844     RC = Opc != X86::LEA32r ?
1845       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
1846   }
1847   unsigned SrcReg = Src.getReg();
1848
1849   // For both LEA64 and LEA32 the register already has essentially the right
1850   // type (32-bit or 64-bit) we may just need to forbid SP.
1851   if (Opc != X86::LEA64_32r) {
1852     NewSrc = SrcReg;
1853     isKill = Src.isKill();
1854     isUndef = Src.isUndef();
1855
1856     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
1857         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
1858       return false;
1859
1860     return true;
1861   }
1862
1863   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
1864   // another we need to add 64-bit registers to the final MI.
1865   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
1866     ImplicitOp = Src;
1867     ImplicitOp.setImplicit();
1868
1869     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
1870     MachineBasicBlock::LivenessQueryResult LQR =
1871       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
1872
1873     switch (LQR) {
1874     case MachineBasicBlock::LQR_Unknown:
1875       // We can't give sane liveness flags to the instruction, abandon LEA
1876       // formation.
1877       return false;
1878     case MachineBasicBlock::LQR_Live:
1879       isKill = MI->killsRegister(SrcReg);
1880       isUndef = false;
1881       break;
1882     default:
1883       // The physreg itself is dead, so we have to use it as an <undef>.
1884       isKill = false;
1885       isUndef = true;
1886       break;
1887     }
1888   } else {
1889     // Virtual register of the wrong class, we have to create a temporary 64-bit
1890     // vreg to feed into the LEA.
1891     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
1892     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1893             get(TargetOpcode::COPY))
1894       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
1895         .addOperand(Src);
1896
1897     // Which is obviously going to be dead after we're done with it.
1898     isKill = true;
1899     isUndef = false;
1900   }
1901
1902   // We've set all the parameters without issue.
1903   return true;
1904 }
1905
1906 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1907 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1908 /// to a 32-bit superregister and then truncating back down to a 16-bit
1909 /// subregister.
1910 MachineInstr *
1911 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1912                                            MachineFunction::iterator &MFI,
1913                                            MachineBasicBlock::iterator &MBBI,
1914                                            LiveVariables *LV) const {
1915   MachineInstr *MI = MBBI;
1916   unsigned Dest = MI->getOperand(0).getReg();
1917   unsigned Src = MI->getOperand(1).getReg();
1918   bool isDead = MI->getOperand(0).isDead();
1919   bool isKill = MI->getOperand(1).isKill();
1920
1921   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1922   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1923   unsigned Opc, leaInReg;
1924   if (TM.getSubtarget<X86Subtarget>().is64Bit()) {
1925     Opc = X86::LEA64_32r;
1926     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
1927   } else {
1928     Opc = X86::LEA32r;
1929     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1930   }
1931
1932   // Build and insert into an implicit UNDEF value. This is OK because
1933   // well be shifting and then extracting the lower 16-bits.
1934   // This has the potential to cause partial register stall. e.g.
1935   //   movw    (%rbp,%rcx,2), %dx
1936   //   leal    -65(%rdx), %esi
1937   // But testing has shown this *does* help performance in 64-bit mode (at
1938   // least on modern x86 machines).
1939   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1940   MachineInstr *InsMI =
1941     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1942     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1943     .addReg(Src, getKillRegState(isKill));
1944
1945   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1946                                     get(Opc), leaOutReg);
1947   switch (MIOpc) {
1948   default: llvm_unreachable("Unreachable!");
1949   case X86::SHL16ri: {
1950     unsigned ShAmt = MI->getOperand(2).getImm();
1951     MIB.addReg(0).addImm(1 << ShAmt)
1952        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1953     break;
1954   }
1955   case X86::INC16r:
1956   case X86::INC64_16r:
1957     addRegOffset(MIB, leaInReg, true, 1);
1958     break;
1959   case X86::DEC16r:
1960   case X86::DEC64_16r:
1961     addRegOffset(MIB, leaInReg, true, -1);
1962     break;
1963   case X86::ADD16ri:
1964   case X86::ADD16ri8:
1965   case X86::ADD16ri_DB:
1966   case X86::ADD16ri8_DB:
1967     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1968     break;
1969   case X86::ADD16rr:
1970   case X86::ADD16rr_DB: {
1971     unsigned Src2 = MI->getOperand(2).getReg();
1972     bool isKill2 = MI->getOperand(2).isKill();
1973     unsigned leaInReg2 = 0;
1974     MachineInstr *InsMI2 = 0;
1975     if (Src == Src2) {
1976       // ADD16rr %reg1028<kill>, %reg1028
1977       // just a single insert_subreg.
1978       addRegReg(MIB, leaInReg, true, leaInReg, false);
1979     } else {
1980       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1981         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
1982       else
1983         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1984       // Build and insert into an implicit UNDEF value. This is OK because
1985       // well be shifting and then extracting the lower 16-bits.
1986       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
1987       InsMI2 =
1988         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1989         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1990         .addReg(Src2, getKillRegState(isKill2));
1991       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1992     }
1993     if (LV && isKill2 && InsMI2)
1994       LV->replaceKillInstruction(Src2, MI, InsMI2);
1995     break;
1996   }
1997   }
1998
1999   MachineInstr *NewMI = MIB;
2000   MachineInstr *ExtMI =
2001     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2002     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2003     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2004
2005   if (LV) {
2006     // Update live variables
2007     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2008     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2009     if (isKill)
2010       LV->replaceKillInstruction(Src, MI, InsMI);
2011     if (isDead)
2012       LV->replaceKillInstruction(Dest, MI, ExtMI);
2013   }
2014
2015   return ExtMI;
2016 }
2017
2018 /// convertToThreeAddress - This method must be implemented by targets that
2019 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2020 /// may be able to convert a two-address instruction into a true
2021 /// three-address instruction on demand.  This allows the X86 target (for
2022 /// example) to convert ADD and SHL instructions into LEA instructions if they
2023 /// would require register copies due to two-addressness.
2024 ///
2025 /// This method returns a null pointer if the transformation cannot be
2026 /// performed, otherwise it returns the new instruction.
2027 ///
2028 MachineInstr *
2029 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2030                                     MachineBasicBlock::iterator &MBBI,
2031                                     LiveVariables *LV) const {
2032   MachineInstr *MI = MBBI;
2033
2034   // The following opcodes also sets the condition code register(s). Only
2035   // convert them to equivalent lea if the condition code register def's
2036   // are dead!
2037   if (hasLiveCondCodeDef(MI))
2038     return 0;
2039
2040   MachineFunction &MF = *MI->getParent()->getParent();
2041   // All instructions input are two-addr instructions.  Get the known operands.
2042   const MachineOperand &Dest = MI->getOperand(0);
2043   const MachineOperand &Src = MI->getOperand(1);
2044
2045   MachineInstr *NewMI = NULL;
2046   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2047   // we have better subtarget support, enable the 16-bit LEA generation here.
2048   // 16-bit LEA is also slow on Core2.
2049   bool DisableLEA16 = true;
2050   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2051
2052   unsigned MIOpc = MI->getOpcode();
2053   switch (MIOpc) {
2054   case X86::SHUFPSrri: {
2055     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
2056     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
2057
2058     unsigned B = MI->getOperand(1).getReg();
2059     unsigned C = MI->getOperand(2).getReg();
2060     if (B != C) return 0;
2061     unsigned M = MI->getOperand(3).getImm();
2062     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
2063       .addOperand(Dest).addOperand(Src).addImm(M);
2064     break;
2065   }
2066   case X86::SHUFPDrri: {
2067     assert(MI->getNumOperands() == 4 && "Unknown shufpd instruction!");
2068     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
2069
2070     unsigned B = MI->getOperand(1).getReg();
2071     unsigned C = MI->getOperand(2).getReg();
2072     if (B != C) return 0;
2073     unsigned M = MI->getOperand(3).getImm();
2074
2075     // Convert to PSHUFD mask.
2076     M = ((M & 1) << 1) | ((M & 1) << 3) | ((M & 2) << 4) | ((M & 2) << 6)| 0x44;
2077
2078     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
2079       .addOperand(Dest).addOperand(Src).addImm(M);
2080     break;
2081   }
2082   case X86::SHL64ri: {
2083     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2084     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2085     if (!isTruncatedShiftCountForLEA(ShAmt)) return 0;
2086
2087     // LEA can't handle RSP.
2088     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2089         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2090                                            &X86::GR64_NOSPRegClass))
2091       return 0;
2092
2093     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2094       .addOperand(Dest)
2095       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2096     break;
2097   }
2098   case X86::SHL32ri: {
2099     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2100     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2101     if (!isTruncatedShiftCountForLEA(ShAmt)) return 0;
2102
2103     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2104
2105     // LEA can't handle ESP.
2106     bool isKill, isUndef;
2107     unsigned SrcReg;
2108     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2109     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2110                         SrcReg, isKill, isUndef, ImplicitOp))
2111       return 0;
2112
2113     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2114       .addOperand(Dest)
2115       .addReg(0).addImm(1 << ShAmt)
2116       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2117       .addImm(0).addReg(0);
2118     if (ImplicitOp.getReg() != 0)
2119       MIB.addOperand(ImplicitOp);
2120     NewMI = MIB;
2121
2122     break;
2123   }
2124   case X86::SHL16ri: {
2125     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2126     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2127     if (!isTruncatedShiftCountForLEA(ShAmt)) return 0;
2128
2129     if (DisableLEA16)
2130       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2131     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2132       .addOperand(Dest)
2133       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2134     break;
2135   }
2136   default: {
2137
2138     switch (MIOpc) {
2139     default: return 0;
2140     case X86::INC64r:
2141     case X86::INC32r:
2142     case X86::INC64_32r: {
2143       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2144       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2145         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2146       bool isKill, isUndef;
2147       unsigned SrcReg;
2148       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2149       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2150                           SrcReg, isKill, isUndef, ImplicitOp))
2151         return 0;
2152
2153       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2154           .addOperand(Dest)
2155           .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2156       if (ImplicitOp.getReg() != 0)
2157         MIB.addOperand(ImplicitOp);
2158
2159       NewMI = addOffset(MIB, 1);
2160       break;
2161     }
2162     case X86::INC16r:
2163     case X86::INC64_16r:
2164       if (DisableLEA16)
2165         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2166       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2167       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2168                         .addOperand(Dest).addOperand(Src), 1);
2169       break;
2170     case X86::DEC64r:
2171     case X86::DEC32r:
2172     case X86::DEC64_32r: {
2173       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2174       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2175         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2176
2177       bool isKill, isUndef;
2178       unsigned SrcReg;
2179       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2180       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2181                           SrcReg, isKill, isUndef, ImplicitOp))
2182         return 0;
2183
2184       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2185           .addOperand(Dest)
2186           .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2187       if (ImplicitOp.getReg() != 0)
2188         MIB.addOperand(ImplicitOp);
2189
2190       NewMI = addOffset(MIB, -1);
2191
2192       break;
2193     }
2194     case X86::DEC16r:
2195     case X86::DEC64_16r:
2196       if (DisableLEA16)
2197         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2198       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2199       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2200                         .addOperand(Dest).addOperand(Src), -1);
2201       break;
2202     case X86::ADD64rr:
2203     case X86::ADD64rr_DB:
2204     case X86::ADD32rr:
2205     case X86::ADD32rr_DB: {
2206       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2207       unsigned Opc;
2208       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2209         Opc = X86::LEA64r;
2210       else
2211         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2212
2213       bool isKill, isUndef;
2214       unsigned SrcReg;
2215       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2216       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2217                           SrcReg, isKill, isUndef, ImplicitOp))
2218         return 0;
2219
2220       const MachineOperand &Src2 = MI->getOperand(2);
2221       bool isKill2, isUndef2;
2222       unsigned SrcReg2;
2223       MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2224       if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2225                           SrcReg2, isKill2, isUndef2, ImplicitOp2))
2226         return 0;
2227
2228       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2229         .addOperand(Dest);
2230       if (ImplicitOp.getReg() != 0)
2231         MIB.addOperand(ImplicitOp);
2232       if (ImplicitOp2.getReg() != 0)
2233         MIB.addOperand(ImplicitOp2);
2234
2235       NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2236
2237       // Preserve undefness of the operands.
2238       NewMI->getOperand(1).setIsUndef(isUndef);
2239       NewMI->getOperand(3).setIsUndef(isUndef2);
2240
2241       if (LV && Src2.isKill())
2242         LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2243       break;
2244     }
2245     case X86::ADD16rr:
2246     case X86::ADD16rr_DB: {
2247       if (DisableLEA16)
2248         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2249       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2250       unsigned Src2 = MI->getOperand(2).getReg();
2251       bool isKill2 = MI->getOperand(2).isKill();
2252       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2253                         .addOperand(Dest),
2254                         Src.getReg(), Src.isKill(), Src2, isKill2);
2255
2256       // Preserve undefness of the operands.
2257       bool isUndef = MI->getOperand(1).isUndef();
2258       bool isUndef2 = MI->getOperand(2).isUndef();
2259       NewMI->getOperand(1).setIsUndef(isUndef);
2260       NewMI->getOperand(3).setIsUndef(isUndef2);
2261
2262       if (LV && isKill2)
2263         LV->replaceKillInstruction(Src2, MI, NewMI);
2264       break;
2265     }
2266     case X86::ADD64ri32:
2267     case X86::ADD64ri8:
2268     case X86::ADD64ri32_DB:
2269     case X86::ADD64ri8_DB:
2270       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2271       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2272                         .addOperand(Dest).addOperand(Src),
2273                         MI->getOperand(2).getImm());
2274       break;
2275     case X86::ADD32ri:
2276     case X86::ADD32ri8:
2277     case X86::ADD32ri_DB:
2278     case X86::ADD32ri8_DB: {
2279       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2280       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2281
2282       bool isKill, isUndef;
2283       unsigned SrcReg;
2284       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2285       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2286                           SrcReg, isKill, isUndef, ImplicitOp))
2287         return 0;
2288
2289       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2290           .addOperand(Dest)
2291           .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2292       if (ImplicitOp.getReg() != 0)
2293         MIB.addOperand(ImplicitOp);
2294
2295       NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2296       break;
2297     }
2298     case X86::ADD16ri:
2299     case X86::ADD16ri8:
2300     case X86::ADD16ri_DB:
2301     case X86::ADD16ri8_DB:
2302       if (DisableLEA16)
2303         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2304       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2305       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2306                         .addOperand(Dest).addOperand(Src),
2307                         MI->getOperand(2).getImm());
2308       break;
2309     }
2310   }
2311   }
2312
2313   if (!NewMI) return 0;
2314
2315   if (LV) {  // Update live variables
2316     if (Src.isKill())
2317       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2318     if (Dest.isDead())
2319       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2320   }
2321
2322   MFI->insert(MBBI, NewMI);          // Insert the new inst
2323   return NewMI;
2324 }
2325
2326 /// commuteInstruction - We have a few instructions that must be hacked on to
2327 /// commute them.
2328 ///
2329 MachineInstr *
2330 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2331   switch (MI->getOpcode()) {
2332   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2333   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2334   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2335   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2336   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2337   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2338     unsigned Opc;
2339     unsigned Size;
2340     switch (MI->getOpcode()) {
2341     default: llvm_unreachable("Unreachable!");
2342     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2343     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2344     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2345     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2346     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2347     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2348     }
2349     unsigned Amt = MI->getOperand(3).getImm();
2350     if (NewMI) {
2351       MachineFunction &MF = *MI->getParent()->getParent();
2352       MI = MF.CloneMachineInstr(MI);
2353       NewMI = false;
2354     }
2355     MI->setDesc(get(Opc));
2356     MI->getOperand(3).setImm(Size-Amt);
2357     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2358   }
2359   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
2360   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
2361   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
2362   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
2363   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
2364   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
2365   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
2366   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
2367   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
2368   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
2369   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
2370   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
2371   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
2372   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
2373   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
2374   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
2375     unsigned Opc;
2376     switch (MI->getOpcode()) {
2377     default: llvm_unreachable("Unreachable!");
2378     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
2379     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
2380     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
2381     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
2382     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
2383     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
2384     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
2385     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
2386     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
2387     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
2388     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
2389     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
2390     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
2391     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
2392     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
2393     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
2394     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
2395     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
2396     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
2397     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
2398     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
2399     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
2400     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
2401     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
2402     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
2403     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
2404     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
2405     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
2406     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
2407     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
2408     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
2409     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
2410     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
2411     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
2412     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
2413     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
2414     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
2415     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
2416     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
2417     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
2418     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
2419     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
2420     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
2421     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
2422     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
2423     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
2424     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
2425     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
2426     }
2427     if (NewMI) {
2428       MachineFunction &MF = *MI->getParent()->getParent();
2429       MI = MF.CloneMachineInstr(MI);
2430       NewMI = false;
2431     }
2432     MI->setDesc(get(Opc));
2433     // Fallthrough intended.
2434   }
2435   default:
2436     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2437   }
2438 }
2439
2440 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
2441   switch (BrOpc) {
2442   default: return X86::COND_INVALID;
2443   case X86::JE_4:  return X86::COND_E;
2444   case X86::JNE_4: return X86::COND_NE;
2445   case X86::JL_4:  return X86::COND_L;
2446   case X86::JLE_4: return X86::COND_LE;
2447   case X86::JG_4:  return X86::COND_G;
2448   case X86::JGE_4: return X86::COND_GE;
2449   case X86::JB_4:  return X86::COND_B;
2450   case X86::JBE_4: return X86::COND_BE;
2451   case X86::JA_4:  return X86::COND_A;
2452   case X86::JAE_4: return X86::COND_AE;
2453   case X86::JS_4:  return X86::COND_S;
2454   case X86::JNS_4: return X86::COND_NS;
2455   case X86::JP_4:  return X86::COND_P;
2456   case X86::JNP_4: return X86::COND_NP;
2457   case X86::JO_4:  return X86::COND_O;
2458   case X86::JNO_4: return X86::COND_NO;
2459   }
2460 }
2461
2462 /// getCondFromSETOpc - return condition code of a SET opcode.
2463 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
2464   switch (Opc) {
2465   default: return X86::COND_INVALID;
2466   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
2467   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
2468   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
2469   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
2470   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
2471   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
2472   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
2473   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
2474   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
2475   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
2476   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
2477   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
2478   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
2479   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
2480   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
2481   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
2482   }
2483 }
2484
2485 /// getCondFromCmovOpc - return condition code of a CMov opcode.
2486 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
2487   switch (Opc) {
2488   default: return X86::COND_INVALID;
2489   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
2490   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
2491     return X86::COND_A;
2492   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
2493   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
2494     return X86::COND_AE;
2495   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
2496   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
2497     return X86::COND_B;
2498   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
2499   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
2500     return X86::COND_BE;
2501   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
2502   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
2503     return X86::COND_E;
2504   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
2505   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
2506     return X86::COND_G;
2507   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
2508   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
2509     return X86::COND_GE;
2510   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
2511   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
2512     return X86::COND_L;
2513   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
2514   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
2515     return X86::COND_LE;
2516   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
2517   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
2518     return X86::COND_NE;
2519   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
2520   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
2521     return X86::COND_NO;
2522   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
2523   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
2524     return X86::COND_NP;
2525   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
2526   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
2527     return X86::COND_NS;
2528   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
2529   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
2530     return X86::COND_O;
2531   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
2532   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
2533     return X86::COND_P;
2534   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
2535   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
2536     return X86::COND_S;
2537   }
2538 }
2539
2540 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
2541   switch (CC) {
2542   default: llvm_unreachable("Illegal condition code!");
2543   case X86::COND_E:  return X86::JE_4;
2544   case X86::COND_NE: return X86::JNE_4;
2545   case X86::COND_L:  return X86::JL_4;
2546   case X86::COND_LE: return X86::JLE_4;
2547   case X86::COND_G:  return X86::JG_4;
2548   case X86::COND_GE: return X86::JGE_4;
2549   case X86::COND_B:  return X86::JB_4;
2550   case X86::COND_BE: return X86::JBE_4;
2551   case X86::COND_A:  return X86::JA_4;
2552   case X86::COND_AE: return X86::JAE_4;
2553   case X86::COND_S:  return X86::JS_4;
2554   case X86::COND_NS: return X86::JNS_4;
2555   case X86::COND_P:  return X86::JP_4;
2556   case X86::COND_NP: return X86::JNP_4;
2557   case X86::COND_O:  return X86::JO_4;
2558   case X86::COND_NO: return X86::JNO_4;
2559   }
2560 }
2561
2562 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
2563 /// e.g. turning COND_E to COND_NE.
2564 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
2565   switch (CC) {
2566   default: llvm_unreachable("Illegal condition code!");
2567   case X86::COND_E:  return X86::COND_NE;
2568   case X86::COND_NE: return X86::COND_E;
2569   case X86::COND_L:  return X86::COND_GE;
2570   case X86::COND_LE: return X86::COND_G;
2571   case X86::COND_G:  return X86::COND_LE;
2572   case X86::COND_GE: return X86::COND_L;
2573   case X86::COND_B:  return X86::COND_AE;
2574   case X86::COND_BE: return X86::COND_A;
2575   case X86::COND_A:  return X86::COND_BE;
2576   case X86::COND_AE: return X86::COND_B;
2577   case X86::COND_S:  return X86::COND_NS;
2578   case X86::COND_NS: return X86::COND_S;
2579   case X86::COND_P:  return X86::COND_NP;
2580   case X86::COND_NP: return X86::COND_P;
2581   case X86::COND_O:  return X86::COND_NO;
2582   case X86::COND_NO: return X86::COND_O;
2583   }
2584 }
2585
2586 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2587 /// the condition code if we modify the instructions such that flags are
2588 /// set by MI(b,a).
2589 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
2590   switch (CC) {
2591   default: return X86::COND_INVALID;
2592   case X86::COND_E:  return X86::COND_E;
2593   case X86::COND_NE: return X86::COND_NE;
2594   case X86::COND_L:  return X86::COND_G;
2595   case X86::COND_LE: return X86::COND_GE;
2596   case X86::COND_G:  return X86::COND_L;
2597   case X86::COND_GE: return X86::COND_LE;
2598   case X86::COND_B:  return X86::COND_A;
2599   case X86::COND_BE: return X86::COND_AE;
2600   case X86::COND_A:  return X86::COND_B;
2601   case X86::COND_AE: return X86::COND_BE;
2602   }
2603 }
2604
2605 /// getSETFromCond - Return a set opcode for the given condition and
2606 /// whether it has memory operand.
2607 static unsigned getSETFromCond(X86::CondCode CC,
2608                                bool HasMemoryOperand) {
2609   static const uint16_t Opc[16][2] = {
2610     { X86::SETAr,  X86::SETAm  },
2611     { X86::SETAEr, X86::SETAEm },
2612     { X86::SETBr,  X86::SETBm  },
2613     { X86::SETBEr, X86::SETBEm },
2614     { X86::SETEr,  X86::SETEm  },
2615     { X86::SETGr,  X86::SETGm  },
2616     { X86::SETGEr, X86::SETGEm },
2617     { X86::SETLr,  X86::SETLm  },
2618     { X86::SETLEr, X86::SETLEm },
2619     { X86::SETNEr, X86::SETNEm },
2620     { X86::SETNOr, X86::SETNOm },
2621     { X86::SETNPr, X86::SETNPm },
2622     { X86::SETNSr, X86::SETNSm },
2623     { X86::SETOr,  X86::SETOm  },
2624     { X86::SETPr,  X86::SETPm  },
2625     { X86::SETSr,  X86::SETSm  }
2626   };
2627
2628   assert(CC < 16 && "Can only handle standard cond codes");
2629   return Opc[CC][HasMemoryOperand ? 1 : 0];
2630 }
2631
2632 /// getCMovFromCond - Return a cmov opcode for the given condition,
2633 /// register size in bytes, and operand type.
2634 static unsigned getCMovFromCond(X86::CondCode CC, unsigned RegBytes,
2635                                 bool HasMemoryOperand) {
2636   static const uint16_t Opc[32][3] = {
2637     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
2638     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
2639     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
2640     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
2641     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
2642     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
2643     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
2644     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
2645     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
2646     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
2647     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
2648     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
2649     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
2650     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
2651     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
2652     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
2653     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
2654     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
2655     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
2656     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
2657     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
2658     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
2659     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
2660     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
2661     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
2662     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
2663     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
2664     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
2665     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
2666     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
2667     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
2668     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
2669   };
2670
2671   assert(CC < 16 && "Can only handle standard cond codes");
2672   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
2673   switch(RegBytes) {
2674   default: llvm_unreachable("Illegal register size!");
2675   case 2: return Opc[Idx][0];
2676   case 4: return Opc[Idx][1];
2677   case 8: return Opc[Idx][2];
2678   }
2679 }
2680
2681 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
2682   if (!MI->isTerminator()) return false;
2683
2684   // Conditional branch is a special case.
2685   if (MI->isBranch() && !MI->isBarrier())
2686     return true;
2687   if (!MI->isPredicable())
2688     return true;
2689   return !isPredicated(MI);
2690 }
2691
2692 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
2693                                  MachineBasicBlock *&TBB,
2694                                  MachineBasicBlock *&FBB,
2695                                  SmallVectorImpl<MachineOperand> &Cond,
2696                                  bool AllowModify) const {
2697   // Start from the bottom of the block and work up, examining the
2698   // terminator instructions.
2699   MachineBasicBlock::iterator I = MBB.end();
2700   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
2701   while (I != MBB.begin()) {
2702     --I;
2703     if (I->isDebugValue())
2704       continue;
2705
2706     // Working from the bottom, when we see a non-terminator instruction, we're
2707     // done.
2708     if (!isUnpredicatedTerminator(I))
2709       break;
2710
2711     // A terminator that isn't a branch can't easily be handled by this
2712     // analysis.
2713     if (!I->isBranch())
2714       return true;
2715
2716     // Handle unconditional branches.
2717     if (I->getOpcode() == X86::JMP_4) {
2718       UnCondBrIter = I;
2719
2720       if (!AllowModify) {
2721         TBB = I->getOperand(0).getMBB();
2722         continue;
2723       }
2724
2725       // If the block has any instructions after a JMP, delete them.
2726       while (llvm::next(I) != MBB.end())
2727         llvm::next(I)->eraseFromParent();
2728
2729       Cond.clear();
2730       FBB = 0;
2731
2732       // Delete the JMP if it's equivalent to a fall-through.
2733       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
2734         TBB = 0;
2735         I->eraseFromParent();
2736         I = MBB.end();
2737         UnCondBrIter = MBB.end();
2738         continue;
2739       }
2740
2741       // TBB is used to indicate the unconditional destination.
2742       TBB = I->getOperand(0).getMBB();
2743       continue;
2744     }
2745
2746     // Handle conditional branches.
2747     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
2748     if (BranchCode == X86::COND_INVALID)
2749       return true;  // Can't handle indirect branch.
2750
2751     // Working from the bottom, handle the first conditional branch.
2752     if (Cond.empty()) {
2753       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
2754       if (AllowModify && UnCondBrIter != MBB.end() &&
2755           MBB.isLayoutSuccessor(TargetBB)) {
2756         // If we can modify the code and it ends in something like:
2757         //
2758         //     jCC L1
2759         //     jmp L2
2760         //   L1:
2761         //     ...
2762         //   L2:
2763         //
2764         // Then we can change this to:
2765         //
2766         //     jnCC L2
2767         //   L1:
2768         //     ...
2769         //   L2:
2770         //
2771         // Which is a bit more efficient.
2772         // We conditionally jump to the fall-through block.
2773         BranchCode = GetOppositeBranchCondition(BranchCode);
2774         unsigned JNCC = GetCondBranchFromCond(BranchCode);
2775         MachineBasicBlock::iterator OldInst = I;
2776
2777         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
2778           .addMBB(UnCondBrIter->getOperand(0).getMBB());
2779         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
2780           .addMBB(TargetBB);
2781
2782         OldInst->eraseFromParent();
2783         UnCondBrIter->eraseFromParent();
2784
2785         // Restart the analysis.
2786         UnCondBrIter = MBB.end();
2787         I = MBB.end();
2788         continue;
2789       }
2790
2791       FBB = TBB;
2792       TBB = I->getOperand(0).getMBB();
2793       Cond.push_back(MachineOperand::CreateImm(BranchCode));
2794       continue;
2795     }
2796
2797     // Handle subsequent conditional branches. Only handle the case where all
2798     // conditional branches branch to the same destination and their condition
2799     // opcodes fit one of the special multi-branch idioms.
2800     assert(Cond.size() == 1);
2801     assert(TBB);
2802
2803     // Only handle the case where all conditional branches branch to the same
2804     // destination.
2805     if (TBB != I->getOperand(0).getMBB())
2806       return true;
2807
2808     // If the conditions are the same, we can leave them alone.
2809     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
2810     if (OldBranchCode == BranchCode)
2811       continue;
2812
2813     // If they differ, see if they fit one of the known patterns. Theoretically,
2814     // we could handle more patterns here, but we shouldn't expect to see them
2815     // if instruction selection has done a reasonable job.
2816     if ((OldBranchCode == X86::COND_NP &&
2817          BranchCode == X86::COND_E) ||
2818         (OldBranchCode == X86::COND_E &&
2819          BranchCode == X86::COND_NP))
2820       BranchCode = X86::COND_NP_OR_E;
2821     else if ((OldBranchCode == X86::COND_P &&
2822               BranchCode == X86::COND_NE) ||
2823              (OldBranchCode == X86::COND_NE &&
2824               BranchCode == X86::COND_P))
2825       BranchCode = X86::COND_NE_OR_P;
2826     else
2827       return true;
2828
2829     // Update the MachineOperand.
2830     Cond[0].setImm(BranchCode);
2831   }
2832
2833   return false;
2834 }
2835
2836 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
2837   MachineBasicBlock::iterator I = MBB.end();
2838   unsigned Count = 0;
2839
2840   while (I != MBB.begin()) {
2841     --I;
2842     if (I->isDebugValue())
2843       continue;
2844     if (I->getOpcode() != X86::JMP_4 &&
2845         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
2846       break;
2847     // Remove the branch.
2848     I->eraseFromParent();
2849     I = MBB.end();
2850     ++Count;
2851   }
2852
2853   return Count;
2854 }
2855
2856 unsigned
2857 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
2858                            MachineBasicBlock *FBB,
2859                            const SmallVectorImpl<MachineOperand> &Cond,
2860                            DebugLoc DL) const {
2861   // Shouldn't be a fall through.
2862   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
2863   assert((Cond.size() == 1 || Cond.size() == 0) &&
2864          "X86 branch conditions have one component!");
2865
2866   if (Cond.empty()) {
2867     // Unconditional branch?
2868     assert(!FBB && "Unconditional branch with multiple successors!");
2869     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
2870     return 1;
2871   }
2872
2873   // Conditional branch.
2874   unsigned Count = 0;
2875   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
2876   switch (CC) {
2877   case X86::COND_NP_OR_E:
2878     // Synthesize NP_OR_E with two branches.
2879     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
2880     ++Count;
2881     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
2882     ++Count;
2883     break;
2884   case X86::COND_NE_OR_P:
2885     // Synthesize NE_OR_P with two branches.
2886     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
2887     ++Count;
2888     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
2889     ++Count;
2890     break;
2891   default: {
2892     unsigned Opc = GetCondBranchFromCond(CC);
2893     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
2894     ++Count;
2895   }
2896   }
2897   if (FBB) {
2898     // Two-way Conditional branch. Insert the second branch.
2899     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
2900     ++Count;
2901   }
2902   return Count;
2903 }
2904
2905 bool X86InstrInfo::
2906 canInsertSelect(const MachineBasicBlock &MBB,
2907                 const SmallVectorImpl<MachineOperand> &Cond,
2908                 unsigned TrueReg, unsigned FalseReg,
2909                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
2910   // Not all subtargets have cmov instructions.
2911   if (!TM.getSubtarget<X86Subtarget>().hasCMov())
2912     return false;
2913   if (Cond.size() != 1)
2914     return false;
2915   // We cannot do the composite conditions, at least not in SSA form.
2916   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
2917     return false;
2918
2919   // Check register classes.
2920   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2921   const TargetRegisterClass *RC =
2922     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
2923   if (!RC)
2924     return false;
2925
2926   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
2927   if (X86::GR16RegClass.hasSubClassEq(RC) ||
2928       X86::GR32RegClass.hasSubClassEq(RC) ||
2929       X86::GR64RegClass.hasSubClassEq(RC)) {
2930     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
2931     // Bridge. Probably Ivy Bridge as well.
2932     CondCycles = 2;
2933     TrueCycles = 2;
2934     FalseCycles = 2;
2935     return true;
2936   }
2937
2938   // Can't do vectors.
2939   return false;
2940 }
2941
2942 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
2943                                 MachineBasicBlock::iterator I, DebugLoc DL,
2944                                 unsigned DstReg,
2945                                 const SmallVectorImpl<MachineOperand> &Cond,
2946                                 unsigned TrueReg, unsigned FalseReg) const {
2947    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2948    assert(Cond.size() == 1 && "Invalid Cond array");
2949    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
2950                                   MRI.getRegClass(DstReg)->getSize(),
2951                                   false/*HasMemoryOperand*/);
2952    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
2953 }
2954
2955 /// isHReg - Test if the given register is a physical h register.
2956 static bool isHReg(unsigned Reg) {
2957   return X86::GR8_ABCD_HRegClass.contains(Reg);
2958 }
2959
2960 // Try and copy between VR128/VR64 and GR64 registers.
2961 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
2962                                         const X86Subtarget& Subtarget) {
2963
2964
2965   // SrcReg(VR128) -> DestReg(GR64)
2966   // SrcReg(VR64)  -> DestReg(GR64)
2967   // SrcReg(GR64)  -> DestReg(VR128)
2968   // SrcReg(GR64)  -> DestReg(VR64)
2969
2970   bool HasAVX = Subtarget.hasAVX();
2971   bool HasAVX512 = Subtarget.hasAVX512();
2972   if (X86::GR64RegClass.contains(DestReg)) {
2973     if (X86::VR128XRegClass.contains(SrcReg))
2974       // Copy from a VR128 register to a GR64 register.
2975       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
2976                                                X86::MOVPQIto64rr);
2977     if (X86::VR64RegClass.contains(SrcReg))
2978       // Copy from a VR64 register to a GR64 register.
2979       return X86::MOVSDto64rr;
2980   } else if (X86::GR64RegClass.contains(SrcReg)) {
2981     // Copy from a GR64 register to a VR128 register.
2982     if (X86::VR128XRegClass.contains(DestReg))
2983       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
2984                                                X86::MOV64toPQIrr);
2985     // Copy from a GR64 register to a VR64 register.
2986     if (X86::VR64RegClass.contains(DestReg))
2987       return X86::MOV64toSDrr;
2988   }
2989
2990   // SrcReg(FR32) -> DestReg(GR32)
2991   // SrcReg(GR32) -> DestReg(FR32)
2992
2993   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
2994     // Copy from a FR32 register to a GR32 register.
2995     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
2996
2997   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
2998     // Copy from a GR32 register to a FR32 register.
2999     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3000   return 0;
3001 }
3002
3003 static
3004 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3005   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3006       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3007       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3008      DestReg = get512BitSuperRegister(DestReg);
3009      SrcReg = get512BitSuperRegister(SrcReg);
3010      return X86::VMOVAPSZrr;
3011   }
3012   if ((X86::VK8RegClass.contains(DestReg) ||
3013        X86::VK16RegClass.contains(DestReg)) &&
3014       (X86::VK8RegClass.contains(SrcReg) ||
3015        X86::VK16RegClass.contains(SrcReg)))
3016     return X86::KMOVWkk;
3017   return 0;
3018 }
3019
3020 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3021                                MachineBasicBlock::iterator MI, DebugLoc DL,
3022                                unsigned DestReg, unsigned SrcReg,
3023                                bool KillSrc) const {
3024   // First deal with the normal symmetric copies.
3025   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
3026   bool HasAVX512 = TM.getSubtarget<X86Subtarget>().hasAVX512();
3027   unsigned Opc = 0;
3028   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3029     Opc = X86::MOV64rr;
3030   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3031     Opc = X86::MOV32rr;
3032   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3033     Opc = X86::MOV16rr;
3034   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3035     // Copying to or from a physical H register on x86-64 requires a NOREX
3036     // move.  Otherwise use a normal move.
3037     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3038         TM.getSubtarget<X86Subtarget>().is64Bit()) {
3039       Opc = X86::MOV8rr_NOREX;
3040       // Both operands must be encodable without an REX prefix.
3041       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3042              "8-bit H register can not be copied outside GR8_NOREX");
3043     } else
3044       Opc = X86::MOV8rr;
3045   }
3046   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3047     Opc = X86::MMX_MOVQ64rr;
3048   else if (HasAVX512)
3049     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3050   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3051     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3052   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3053     Opc = X86::VMOVAPSYrr;
3054   if (!Opc)
3055     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, TM.getSubtarget<X86Subtarget>());
3056
3057   if (Opc) {
3058     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3059       .addReg(SrcReg, getKillRegState(KillSrc));
3060     return;
3061   }
3062
3063   // Moving EFLAGS to / from another register requires a push and a pop.
3064   // Notice that we have to adjust the stack if we don't want to clobber the
3065   // first frame index. See X86FrameLowering.cpp - colobbersTheStack.
3066   if (SrcReg == X86::EFLAGS) {
3067     if (X86::GR64RegClass.contains(DestReg)) {
3068       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3069       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3070       return;
3071     }
3072     if (X86::GR32RegClass.contains(DestReg)) {
3073       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3074       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3075       return;
3076     }
3077   }
3078   if (DestReg == X86::EFLAGS) {
3079     if (X86::GR64RegClass.contains(SrcReg)) {
3080       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3081         .addReg(SrcReg, getKillRegState(KillSrc));
3082       BuildMI(MBB, MI, DL, get(X86::POPF64));
3083       return;
3084     }
3085     if (X86::GR32RegClass.contains(SrcReg)) {
3086       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3087         .addReg(SrcReg, getKillRegState(KillSrc));
3088       BuildMI(MBB, MI, DL, get(X86::POPF32));
3089       return;
3090     }
3091   }
3092
3093   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3094                << " to " << RI.getName(DestReg) << '\n');
3095   llvm_unreachable("Cannot emit physreg copy instruction");
3096 }
3097
3098 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3099                                       const TargetRegisterClass *RC,
3100                                       bool isStackAligned,
3101                                       const TargetMachine &TM,
3102                                       bool load) {
3103   if (TM.getSubtarget<X86Subtarget>().hasAVX512()) {
3104     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3105       X86::VK16RegClass.hasSubClassEq(RC))
3106       return load ? X86::KMOVWkm : X86::KMOVWmk;
3107     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3108       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3109     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3110       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3111     if (X86::VR512RegClass.hasSubClassEq(RC))
3112       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3113   }
3114
3115   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
3116   switch (RC->getSize()) {
3117   default:
3118     llvm_unreachable("Unknown spill size");
3119   case 1:
3120     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3121     if (TM.getSubtarget<X86Subtarget>().is64Bit())
3122       // Copying to or from a physical H register on x86-64 requires a NOREX
3123       // move.  Otherwise use a normal move.
3124       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3125         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3126     return load ? X86::MOV8rm : X86::MOV8mr;
3127   case 2:
3128     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3129     return load ? X86::MOV16rm : X86::MOV16mr;
3130   case 4:
3131     if (X86::GR32RegClass.hasSubClassEq(RC))
3132       return load ? X86::MOV32rm : X86::MOV32mr;
3133     if (X86::FR32RegClass.hasSubClassEq(RC))
3134       return load ?
3135         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3136         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3137     if (X86::RFP32RegClass.hasSubClassEq(RC))
3138       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3139     llvm_unreachable("Unknown 4-byte regclass");
3140   case 8:
3141     if (X86::GR64RegClass.hasSubClassEq(RC))
3142       return load ? X86::MOV64rm : X86::MOV64mr;
3143     if (X86::FR64RegClass.hasSubClassEq(RC))
3144       return load ?
3145         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3146         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3147     if (X86::VR64RegClass.hasSubClassEq(RC))
3148       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3149     if (X86::RFP64RegClass.hasSubClassEq(RC))
3150       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3151     llvm_unreachable("Unknown 8-byte regclass");
3152   case 10:
3153     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3154     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3155   case 16: {
3156     assert(X86::VR128RegClass.hasSubClassEq(RC) && "Unknown 16-byte regclass");
3157     // If stack is realigned we can use aligned stores.
3158     if (isStackAligned)
3159       return load ?
3160         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3161         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3162     else
3163       return load ?
3164         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3165         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3166   }
3167   case 32:
3168     assert(X86::VR256RegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
3169     // If stack is realigned we can use aligned stores.
3170     if (isStackAligned)
3171       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3172     else
3173       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3174   case 64:
3175     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3176     if (isStackAligned)
3177       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3178     else
3179       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3180   }
3181 }
3182
3183 static unsigned getStoreRegOpcode(unsigned SrcReg,
3184                                   const TargetRegisterClass *RC,
3185                                   bool isStackAligned,
3186                                   TargetMachine &TM) {
3187   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
3188 }
3189
3190
3191 static unsigned getLoadRegOpcode(unsigned DestReg,
3192                                  const TargetRegisterClass *RC,
3193                                  bool isStackAligned,
3194                                  const TargetMachine &TM) {
3195   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
3196 }
3197
3198 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3199                                        MachineBasicBlock::iterator MI,
3200                                        unsigned SrcReg, bool isKill, int FrameIdx,
3201                                        const TargetRegisterClass *RC,
3202                                        const TargetRegisterInfo *TRI) const {
3203   const MachineFunction &MF = *MBB.getParent();
3204   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3205          "Stack slot too small for store");
3206   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3207   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= Alignment) ||
3208     RI.canRealignStack(MF);
3209   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
3210   DebugLoc DL = MBB.findDebugLoc(MI);
3211   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3212     .addReg(SrcReg, getKillRegState(isKill));
3213 }
3214
3215 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3216                                   bool isKill,
3217                                   SmallVectorImpl<MachineOperand> &Addr,
3218                                   const TargetRegisterClass *RC,
3219                                   MachineInstr::mmo_iterator MMOBegin,
3220                                   MachineInstr::mmo_iterator MMOEnd,
3221                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3222   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3223   bool isAligned = MMOBegin != MMOEnd &&
3224                    (*MMOBegin)->getAlignment() >= Alignment;
3225   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
3226   DebugLoc DL;
3227   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3228   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3229     MIB.addOperand(Addr[i]);
3230   MIB.addReg(SrcReg, getKillRegState(isKill));
3231   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3232   NewMIs.push_back(MIB);
3233 }
3234
3235
3236 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3237                                         MachineBasicBlock::iterator MI,
3238                                         unsigned DestReg, int FrameIdx,
3239                                         const TargetRegisterClass *RC,
3240                                         const TargetRegisterInfo *TRI) const {
3241   const MachineFunction &MF = *MBB.getParent();
3242   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3243   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= Alignment) ||
3244     RI.canRealignStack(MF);
3245   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
3246   DebugLoc DL = MBB.findDebugLoc(MI);
3247   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3248 }
3249
3250 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
3251                                  SmallVectorImpl<MachineOperand> &Addr,
3252                                  const TargetRegisterClass *RC,
3253                                  MachineInstr::mmo_iterator MMOBegin,
3254                                  MachineInstr::mmo_iterator MMOEnd,
3255                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
3256   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3257   bool isAligned = MMOBegin != MMOEnd &&
3258                    (*MMOBegin)->getAlignment() >= Alignment;
3259   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
3260   DebugLoc DL;
3261   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3262   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3263     MIB.addOperand(Addr[i]);
3264   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3265   NewMIs.push_back(MIB);
3266 }
3267
3268 bool X86InstrInfo::
3269 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
3270                int &CmpMask, int &CmpValue) const {
3271   switch (MI->getOpcode()) {
3272   default: break;
3273   case X86::CMP64ri32:
3274   case X86::CMP64ri8:
3275   case X86::CMP32ri:
3276   case X86::CMP32ri8:
3277   case X86::CMP16ri:
3278   case X86::CMP16ri8:
3279   case X86::CMP8ri:
3280     SrcReg = MI->getOperand(0).getReg();
3281     SrcReg2 = 0;
3282     CmpMask = ~0;
3283     CmpValue = MI->getOperand(1).getImm();
3284     return true;
3285   // A SUB can be used to perform comparison.
3286   case X86::SUB64rm:
3287   case X86::SUB32rm:
3288   case X86::SUB16rm:
3289   case X86::SUB8rm:
3290     SrcReg = MI->getOperand(1).getReg();
3291     SrcReg2 = 0;
3292     CmpMask = ~0;
3293     CmpValue = 0;
3294     return true;
3295   case X86::SUB64rr:
3296   case X86::SUB32rr:
3297   case X86::SUB16rr:
3298   case X86::SUB8rr:
3299     SrcReg = MI->getOperand(1).getReg();
3300     SrcReg2 = MI->getOperand(2).getReg();
3301     CmpMask = ~0;
3302     CmpValue = 0;
3303     return true;
3304   case X86::SUB64ri32:
3305   case X86::SUB64ri8:
3306   case X86::SUB32ri:
3307   case X86::SUB32ri8:
3308   case X86::SUB16ri:
3309   case X86::SUB16ri8:
3310   case X86::SUB8ri:
3311     SrcReg = MI->getOperand(1).getReg();
3312     SrcReg2 = 0;
3313     CmpMask = ~0;
3314     CmpValue = MI->getOperand(2).getImm();
3315     return true;
3316   case X86::CMP64rr:
3317   case X86::CMP32rr:
3318   case X86::CMP16rr:
3319   case X86::CMP8rr:
3320     SrcReg = MI->getOperand(0).getReg();
3321     SrcReg2 = MI->getOperand(1).getReg();
3322     CmpMask = ~0;
3323     CmpValue = 0;
3324     return true;
3325   case X86::TEST8rr:
3326   case X86::TEST16rr:
3327   case X86::TEST32rr:
3328   case X86::TEST64rr:
3329     SrcReg = MI->getOperand(0).getReg();
3330     if (MI->getOperand(1).getReg() != SrcReg) return false;
3331     // Compare against zero.
3332     SrcReg2 = 0;
3333     CmpMask = ~0;
3334     CmpValue = 0;
3335     return true;
3336   }
3337   return false;
3338 }
3339
3340 /// isRedundantFlagInstr - check whether the first instruction, whose only
3341 /// purpose is to update flags, can be made redundant.
3342 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3343 /// This function can be extended later on.
3344 /// SrcReg, SrcRegs: register operands for FlagI.
3345 /// ImmValue: immediate for FlagI if it takes an immediate.
3346 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
3347                                         unsigned SrcReg2, int ImmValue,
3348                                         MachineInstr *OI) {
3349   if (((FlagI->getOpcode() == X86::CMP64rr &&
3350         OI->getOpcode() == X86::SUB64rr) ||
3351        (FlagI->getOpcode() == X86::CMP32rr &&
3352         OI->getOpcode() == X86::SUB32rr)||
3353        (FlagI->getOpcode() == X86::CMP16rr &&
3354         OI->getOpcode() == X86::SUB16rr)||
3355        (FlagI->getOpcode() == X86::CMP8rr &&
3356         OI->getOpcode() == X86::SUB8rr)) &&
3357       ((OI->getOperand(1).getReg() == SrcReg &&
3358         OI->getOperand(2).getReg() == SrcReg2) ||
3359        (OI->getOperand(1).getReg() == SrcReg2 &&
3360         OI->getOperand(2).getReg() == SrcReg)))
3361     return true;
3362
3363   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
3364         OI->getOpcode() == X86::SUB64ri32) ||
3365        (FlagI->getOpcode() == X86::CMP64ri8 &&
3366         OI->getOpcode() == X86::SUB64ri8) ||
3367        (FlagI->getOpcode() == X86::CMP32ri &&
3368         OI->getOpcode() == X86::SUB32ri) ||
3369        (FlagI->getOpcode() == X86::CMP32ri8 &&
3370         OI->getOpcode() == X86::SUB32ri8) ||
3371        (FlagI->getOpcode() == X86::CMP16ri &&
3372         OI->getOpcode() == X86::SUB16ri) ||
3373        (FlagI->getOpcode() == X86::CMP16ri8 &&
3374         OI->getOpcode() == X86::SUB16ri8) ||
3375        (FlagI->getOpcode() == X86::CMP8ri &&
3376         OI->getOpcode() == X86::SUB8ri)) &&
3377       OI->getOperand(1).getReg() == SrcReg &&
3378       OI->getOperand(2).getImm() == ImmValue)
3379     return true;
3380   return false;
3381 }
3382
3383 /// isDefConvertible - check whether the definition can be converted
3384 /// to remove a comparison against zero.
3385 inline static bool isDefConvertible(MachineInstr *MI) {
3386   switch (MI->getOpcode()) {
3387   default: return false;
3388
3389   // The shift instructions only modify ZF if their shift count is non-zero.
3390   // N.B.: The processor truncates the shift count depending on the encoding.
3391   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3392   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3393      return getTruncatedShiftCount(MI, 2) != 0;
3394
3395   // Some left shift instructions can be turned into LEA instructions but only
3396   // if their flags aren't used. Avoid transforming such instructions.
3397   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3398     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3399     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3400     return ShAmt != 0;
3401   }
3402
3403   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3404   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3405      return getTruncatedShiftCount(MI, 3) != 0;
3406
3407   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
3408   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
3409   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
3410   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
3411   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
3412   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
3413   case X86::DEC64_32r: case X86::DEC64_16r:
3414   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
3415   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
3416   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
3417   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
3418   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
3419   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
3420   case X86::INC64_32r: case X86::INC64_16r:
3421   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
3422   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
3423   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
3424   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
3425   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
3426   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
3427   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
3428   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
3429   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
3430   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
3431   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
3432   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
3433   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
3434   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
3435   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
3436   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
3437   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
3438   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
3439   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
3440   case X86::ADC32ri:   case X86::ADC32ri8:
3441   case X86::ADC32rr:   case X86::ADC64ri32:
3442   case X86::ADC64ri8:  case X86::ADC64rr:
3443   case X86::SBB32ri:   case X86::SBB32ri8:
3444   case X86::SBB32rr:   case X86::SBB64ri32:
3445   case X86::SBB64ri8:  case X86::SBB64rr:
3446   case X86::ANDN32rr:  case X86::ANDN32rm:
3447   case X86::ANDN64rr:  case X86::ANDN64rm:
3448   case X86::BEXTR32rr: case X86::BEXTR64rr:
3449   case X86::BEXTR32rm: case X86::BEXTR64rm:
3450   case X86::BLSI32rr:  case X86::BLSI32rm:
3451   case X86::BLSI64rr:  case X86::BLSI64rm:
3452   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
3453   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
3454   case X86::BLSR32rr:  case X86::BLSR32rm:
3455   case X86::BLSR64rr:  case X86::BLSR64rm:
3456   case X86::BZHI32rr:  case X86::BZHI32rm:
3457   case X86::BZHI64rr:  case X86::BZHI64rm:
3458   case X86::LZCNT16rr: case X86::LZCNT16rm:
3459   case X86::LZCNT32rr: case X86::LZCNT32rm:
3460   case X86::LZCNT64rr: case X86::LZCNT64rm:
3461   case X86::POPCNT16rr:case X86::POPCNT16rm:
3462   case X86::POPCNT32rr:case X86::POPCNT32rm:
3463   case X86::POPCNT64rr:case X86::POPCNT64rm:
3464   case X86::TZCNT16rr: case X86::TZCNT16rm:
3465   case X86::TZCNT32rr: case X86::TZCNT32rm:
3466   case X86::TZCNT64rr: case X86::TZCNT64rm:
3467     return true;
3468   }
3469 }
3470
3471 /// optimizeCompareInstr - Check if there exists an earlier instruction that
3472 /// operates on the same source operands and sets flags in the same way as
3473 /// Compare; remove Compare if possible.
3474 bool X86InstrInfo::
3475 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
3476                      int CmpMask, int CmpValue,
3477                      const MachineRegisterInfo *MRI) const {
3478   // Check whether we can replace SUB with CMP.
3479   unsigned NewOpcode = 0;
3480   switch (CmpInstr->getOpcode()) {
3481   default: break;
3482   case X86::SUB64ri32:
3483   case X86::SUB64ri8:
3484   case X86::SUB32ri:
3485   case X86::SUB32ri8:
3486   case X86::SUB16ri:
3487   case X86::SUB16ri8:
3488   case X86::SUB8ri:
3489   case X86::SUB64rm:
3490   case X86::SUB32rm:
3491   case X86::SUB16rm:
3492   case X86::SUB8rm:
3493   case X86::SUB64rr:
3494   case X86::SUB32rr:
3495   case X86::SUB16rr:
3496   case X86::SUB8rr: {
3497     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
3498       return false;
3499     // There is no use of the destination register, we can replace SUB with CMP.
3500     switch (CmpInstr->getOpcode()) {
3501     default: llvm_unreachable("Unreachable!");
3502     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
3503     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
3504     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
3505     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
3506     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
3507     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
3508     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
3509     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
3510     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
3511     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
3512     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
3513     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
3514     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
3515     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
3516     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
3517     }
3518     CmpInstr->setDesc(get(NewOpcode));
3519     CmpInstr->RemoveOperand(0);
3520     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
3521     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
3522         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
3523       return false;
3524   }
3525   }
3526
3527   // Get the unique definition of SrcReg.
3528   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
3529   if (!MI) return false;
3530
3531   // CmpInstr is the first instruction of the BB.
3532   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
3533
3534   // If we are comparing against zero, check whether we can use MI to update
3535   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
3536   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
3537   if (IsCmpZero && (MI->getParent() != CmpInstr->getParent() ||
3538       !isDefConvertible(MI)))
3539     return false;
3540
3541   // We are searching for an earlier instruction that can make CmpInstr
3542   // redundant and that instruction will be saved in Sub.
3543   MachineInstr *Sub = NULL;
3544   const TargetRegisterInfo *TRI = &getRegisterInfo();
3545
3546   // We iterate backward, starting from the instruction before CmpInstr and
3547   // stop when reaching the definition of a source register or done with the BB.
3548   // RI points to the instruction before CmpInstr.
3549   // If the definition is in this basic block, RE points to the definition;
3550   // otherwise, RE is the rend of the basic block.
3551   MachineBasicBlock::reverse_iterator
3552       RI = MachineBasicBlock::reverse_iterator(I),
3553       RE = CmpInstr->getParent() == MI->getParent() ?
3554            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
3555            CmpInstr->getParent()->rend();
3556   MachineInstr *Movr0Inst = 0;
3557   for (; RI != RE; ++RI) {
3558     MachineInstr *Instr = &*RI;
3559     // Check whether CmpInstr can be made redundant by the current instruction.
3560     if (!IsCmpZero &&
3561         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
3562       Sub = Instr;
3563       break;
3564     }
3565
3566     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
3567         Instr->readsRegister(X86::EFLAGS, TRI)) {
3568       // This instruction modifies or uses EFLAGS.
3569
3570       // MOV32r0 etc. are implemented with xor which clobbers condition code.
3571       // They are safe to move up, if the definition to EFLAGS is dead and
3572       // earlier instructions do not read or write EFLAGS.
3573       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
3574           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
3575         Movr0Inst = Instr;
3576         continue;
3577       }
3578
3579       // We can't remove CmpInstr.
3580       return false;
3581     }
3582   }
3583
3584   // Return false if no candidates exist.
3585   if (!IsCmpZero && !Sub)
3586     return false;
3587
3588   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
3589                     Sub->getOperand(2).getReg() == SrcReg);
3590
3591   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
3592   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
3593   // If we are done with the basic block, we need to check whether EFLAGS is
3594   // live-out.
3595   bool IsSafe = false;
3596   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
3597   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
3598   for (++I; I != E; ++I) {
3599     const MachineInstr &Instr = *I;
3600     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
3601     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
3602     // We should check the usage if this instruction uses and updates EFLAGS.
3603     if (!UseEFLAGS && ModifyEFLAGS) {
3604       // It is safe to remove CmpInstr if EFLAGS is updated again.
3605       IsSafe = true;
3606       break;
3607     }
3608     if (!UseEFLAGS && !ModifyEFLAGS)
3609       continue;
3610
3611     // EFLAGS is used by this instruction.
3612     X86::CondCode OldCC;
3613     bool OpcIsSET = false;
3614     if (IsCmpZero || IsSwapped) {
3615       // We decode the condition code from opcode.
3616       if (Instr.isBranch())
3617         OldCC = getCondFromBranchOpc(Instr.getOpcode());
3618       else {
3619         OldCC = getCondFromSETOpc(Instr.getOpcode());
3620         if (OldCC != X86::COND_INVALID)
3621           OpcIsSET = true;
3622         else
3623           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
3624       }
3625       if (OldCC == X86::COND_INVALID) return false;
3626     }
3627     if (IsCmpZero) {
3628       switch (OldCC) {
3629       default: break;
3630       case X86::COND_A: case X86::COND_AE:
3631       case X86::COND_B: case X86::COND_BE:
3632       case X86::COND_G: case X86::COND_GE:
3633       case X86::COND_L: case X86::COND_LE:
3634       case X86::COND_O: case X86::COND_NO:
3635         // CF and OF are used, we can't perform this optimization.
3636         return false;
3637       }
3638     } else if (IsSwapped) {
3639       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
3640       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
3641       // We swap the condition code and synthesize the new opcode.
3642       X86::CondCode NewCC = getSwappedCondition(OldCC);
3643       if (NewCC == X86::COND_INVALID) return false;
3644
3645       // Synthesize the new opcode.
3646       bool HasMemoryOperand = Instr.hasOneMemOperand();
3647       unsigned NewOpc;
3648       if (Instr.isBranch())
3649         NewOpc = GetCondBranchFromCond(NewCC);
3650       else if(OpcIsSET)
3651         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
3652       else {
3653         unsigned DstReg = Instr.getOperand(0).getReg();
3654         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
3655                                  HasMemoryOperand);
3656       }
3657
3658       // Push the MachineInstr to OpsToUpdate.
3659       // If it is safe to remove CmpInstr, the condition code of these
3660       // instructions will be modified.
3661       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
3662     }
3663     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
3664       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
3665       IsSafe = true;
3666       break;
3667     }
3668   }
3669
3670   // If EFLAGS is not killed nor re-defined, we should check whether it is
3671   // live-out. If it is live-out, do not optimize.
3672   if ((IsCmpZero || IsSwapped) && !IsSafe) {
3673     MachineBasicBlock *MBB = CmpInstr->getParent();
3674     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
3675              SE = MBB->succ_end(); SI != SE; ++SI)
3676       if ((*SI)->isLiveIn(X86::EFLAGS))
3677         return false;
3678   }
3679
3680   // The instruction to be updated is either Sub or MI.
3681   Sub = IsCmpZero ? MI : Sub;
3682   // Move Movr0Inst to the appropriate place before Sub.
3683   if (Movr0Inst) {
3684     // Look backwards until we find a def that doesn't use the current EFLAGS.
3685     Def = Sub;
3686     MachineBasicBlock::reverse_iterator
3687       InsertI = MachineBasicBlock::reverse_iterator(++Def),
3688                 InsertE = Sub->getParent()->rend();
3689     for (; InsertI != InsertE; ++InsertI) {
3690       MachineInstr *Instr = &*InsertI;
3691       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
3692           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
3693         Sub->getParent()->remove(Movr0Inst);
3694         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
3695                                    Movr0Inst);
3696         break;
3697       }
3698     }
3699     if (InsertI == InsertE)
3700       return false;
3701   }
3702
3703   // Make sure Sub instruction defines EFLAGS and mark the def live.
3704   unsigned i = 0, e = Sub->getNumOperands();
3705   for (; i != e; ++i) {
3706     MachineOperand &MO = Sub->getOperand(i);
3707     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
3708       MO.setIsDead(false);
3709       break;
3710     }
3711   }
3712   assert(i != e && "Unable to locate a def EFLAGS operand");
3713
3714   CmpInstr->eraseFromParent();
3715
3716   // Modify the condition code of instructions in OpsToUpdate.
3717   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
3718     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
3719   return true;
3720 }
3721
3722 /// optimizeLoadInstr - Try to remove the load by folding it to a register
3723 /// operand at the use. We fold the load instructions if load defines a virtual
3724 /// register, the virtual register is used once in the same BB, and the
3725 /// instructions in-between do not load or store, and have no side effects.
3726 MachineInstr* X86InstrInfo::
3727 optimizeLoadInstr(MachineInstr *MI, const MachineRegisterInfo *MRI,
3728                   unsigned &FoldAsLoadDefReg,
3729                   MachineInstr *&DefMI) const {
3730   if (FoldAsLoadDefReg == 0)
3731     return 0;
3732   // To be conservative, if there exists another load, clear the load candidate.
3733   if (MI->mayLoad()) {
3734     FoldAsLoadDefReg = 0;
3735     return 0;
3736   }
3737
3738   // Check whether we can move DefMI here.
3739   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
3740   assert(DefMI);
3741   bool SawStore = false;
3742   if (!DefMI->isSafeToMove(this, 0, SawStore))
3743     return 0;
3744
3745   // We try to commute MI if possible.
3746   unsigned IdxEnd = (MI->isCommutable()) ? 2 : 1;
3747   for (unsigned Idx = 0; Idx < IdxEnd; Idx++) {
3748     // Collect information about virtual register operands of MI.
3749     unsigned SrcOperandId = 0;
3750     bool FoundSrcOperand = false;
3751     for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
3752       MachineOperand &MO = MI->getOperand(i);
3753       if (!MO.isReg())
3754         continue;
3755       unsigned Reg = MO.getReg();
3756       if (Reg != FoldAsLoadDefReg)
3757         continue;
3758       // Do not fold if we have a subreg use or a def or multiple uses.
3759       if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
3760         return 0;
3761
3762       SrcOperandId = i;
3763       FoundSrcOperand = true;
3764     }
3765     if (!FoundSrcOperand) return 0;
3766
3767     // Check whether we can fold the def into SrcOperandId.
3768     SmallVector<unsigned, 8> Ops;
3769     Ops.push_back(SrcOperandId);
3770     MachineInstr *FoldMI = foldMemoryOperand(MI, Ops, DefMI);
3771     if (FoldMI) {
3772       FoldAsLoadDefReg = 0;
3773       return FoldMI;
3774     }
3775
3776     if (Idx == 1) {
3777       // MI was changed but it didn't help, commute it back!
3778       commuteInstruction(MI, false);
3779       return 0;
3780     }
3781
3782     // Check whether we can commute MI and enable folding.
3783     if (MI->isCommutable()) {
3784       MachineInstr *NewMI = commuteInstruction(MI, false);
3785       // Unable to commute.
3786       if (!NewMI) return 0;
3787       if (NewMI != MI) {
3788         // New instruction. It doesn't need to be kept.
3789         NewMI->eraseFromParent();
3790         return 0;
3791       }
3792     }
3793   }
3794   return 0;
3795 }
3796
3797 /// Expand2AddrUndef - Expand a single-def pseudo instruction to a two-addr
3798 /// instruction with two undef reads of the register being defined.  This is
3799 /// used for mapping:
3800 ///   %xmm4 = V_SET0
3801 /// to:
3802 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
3803 ///
3804 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
3805                              const MCInstrDesc &Desc) {
3806   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
3807   unsigned Reg = MIB->getOperand(0).getReg();
3808   MIB->setDesc(Desc);
3809
3810   // MachineInstr::addOperand() will insert explicit operands before any
3811   // implicit operands.
3812   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
3813   // But we don't trust that.
3814   assert(MIB->getOperand(1).getReg() == Reg &&
3815          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
3816   return true;
3817 }
3818
3819 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
3820   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
3821   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3822   switch (MI->getOpcode()) {
3823   case X86::SETB_C8r:
3824     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
3825   case X86::SETB_C16r:
3826     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
3827   case X86::SETB_C32r:
3828     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
3829   case X86::SETB_C64r:
3830     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
3831   case X86::V_SET0:
3832   case X86::FsFLD0SS:
3833   case X86::FsFLD0SD:
3834     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
3835   case X86::AVX_SET0:
3836     assert(HasAVX && "AVX not supported");
3837     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
3838   case X86::AVX512_512_SET0:
3839     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
3840   case X86::V_SETALLONES:
3841     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
3842   case X86::AVX2_SETALLONES:
3843     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
3844   case X86::TEST8ri_NOREX:
3845     MI->setDesc(get(X86::TEST8ri));
3846     return true;
3847   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
3848   case X86::KSET1B:
3849   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
3850   }
3851   return false;
3852 }
3853
3854 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
3855                                      const SmallVectorImpl<MachineOperand> &MOs,
3856                                      MachineInstr *MI,
3857                                      const TargetInstrInfo &TII) {
3858   // Create the base instruction with the memory operand as the first part.
3859   // Omit the implicit operands, something BuildMI can't do.
3860   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
3861                                               MI->getDebugLoc(), true);
3862   MachineInstrBuilder MIB(MF, NewMI);
3863   unsigned NumAddrOps = MOs.size();
3864   for (unsigned i = 0; i != NumAddrOps; ++i)
3865     MIB.addOperand(MOs[i]);
3866   if (NumAddrOps < 4)  // FrameIndex only
3867     addOffset(MIB, 0);
3868
3869   // Loop over the rest of the ri operands, converting them over.
3870   unsigned NumOps = MI->getDesc().getNumOperands()-2;
3871   for (unsigned i = 0; i != NumOps; ++i) {
3872     MachineOperand &MO = MI->getOperand(i+2);
3873     MIB.addOperand(MO);
3874   }
3875   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
3876     MachineOperand &MO = MI->getOperand(i);
3877     MIB.addOperand(MO);
3878   }
3879   return MIB;
3880 }
3881
3882 static MachineInstr *FuseInst(MachineFunction &MF,
3883                               unsigned Opcode, unsigned OpNo,
3884                               const SmallVectorImpl<MachineOperand> &MOs,
3885                               MachineInstr *MI, const TargetInstrInfo &TII) {
3886   // Omit the implicit operands, something BuildMI can't do.
3887   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
3888                                               MI->getDebugLoc(), true);
3889   MachineInstrBuilder MIB(MF, NewMI);
3890
3891   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
3892     MachineOperand &MO = MI->getOperand(i);
3893     if (i == OpNo) {
3894       assert(MO.isReg() && "Expected to fold into reg operand!");
3895       unsigned NumAddrOps = MOs.size();
3896       for (unsigned i = 0; i != NumAddrOps; ++i)
3897         MIB.addOperand(MOs[i]);
3898       if (NumAddrOps < 4)  // FrameIndex only
3899         addOffset(MIB, 0);
3900     } else {
3901       MIB.addOperand(MO);
3902     }
3903   }
3904   return MIB;
3905 }
3906
3907 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
3908                                 const SmallVectorImpl<MachineOperand> &MOs,
3909                                 MachineInstr *MI) {
3910   MachineFunction &MF = *MI->getParent()->getParent();
3911   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
3912
3913   unsigned NumAddrOps = MOs.size();
3914   for (unsigned i = 0; i != NumAddrOps; ++i)
3915     MIB.addOperand(MOs[i]);
3916   if (NumAddrOps < 4)  // FrameIndex only
3917     addOffset(MIB, 0);
3918   return MIB.addImm(0);
3919 }
3920
3921 MachineInstr*
3922 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
3923                                     MachineInstr *MI, unsigned i,
3924                                     const SmallVectorImpl<MachineOperand> &MOs,
3925                                     unsigned Size, unsigned Align) const {
3926   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
3927   bool isCallRegIndirect = TM.getSubtarget<X86Subtarget>().callRegIndirect();
3928   bool isTwoAddrFold = false;
3929
3930   // Atom favors register form of call. So, we do not fold loads into calls
3931   // when X86Subtarget is Atom.
3932   if (isCallRegIndirect &&
3933     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r)) {
3934     return NULL;
3935   }
3936
3937   unsigned NumOps = MI->getDesc().getNumOperands();
3938   bool isTwoAddr = NumOps > 1 &&
3939     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
3940
3941   // FIXME: AsmPrinter doesn't know how to handle
3942   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
3943   if (MI->getOpcode() == X86::ADD32ri &&
3944       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
3945     return NULL;
3946
3947   MachineInstr *NewMI = NULL;
3948   // Folding a memory location into the two-address part of a two-address
3949   // instruction is different than folding it other places.  It requires
3950   // replacing the *two* registers with the memory location.
3951   if (isTwoAddr && NumOps >= 2 && i < 2 &&
3952       MI->getOperand(0).isReg() &&
3953       MI->getOperand(1).isReg() &&
3954       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
3955     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
3956     isTwoAddrFold = true;
3957   } else if (i == 0) { // If operand 0
3958     if (MI->getOpcode() == X86::MOV32r0) {
3959       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
3960       if (NewMI)
3961         return NewMI;
3962     }
3963
3964     OpcodeTablePtr = &RegOp2MemOpTable0;
3965   } else if (i == 1) {
3966     OpcodeTablePtr = &RegOp2MemOpTable1;
3967   } else if (i == 2) {
3968     OpcodeTablePtr = &RegOp2MemOpTable2;
3969   } else if (i == 3) {
3970     OpcodeTablePtr = &RegOp2MemOpTable3;
3971   }
3972
3973   // If table selected...
3974   if (OpcodeTablePtr) {
3975     // Find the Opcode to fuse
3976     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
3977       OpcodeTablePtr->find(MI->getOpcode());
3978     if (I != OpcodeTablePtr->end()) {
3979       unsigned Opcode = I->second.first;
3980       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
3981       if (Align < MinAlign)
3982         return NULL;
3983       bool NarrowToMOV32rm = false;
3984       if (Size) {
3985         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI, MF)->getSize();
3986         if (Size < RCSize) {
3987           // Check if it's safe to fold the load. If the size of the object is
3988           // narrower than the load width, then it's not.
3989           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
3990             return NULL;
3991           // If this is a 64-bit load, but the spill slot is 32, then we can do
3992           // a 32-bit load which is implicitly zero-extended. This likely is due
3993           // to liveintervalanalysis remat'ing a load from stack slot.
3994           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
3995             return NULL;
3996           Opcode = X86::MOV32rm;
3997           NarrowToMOV32rm = true;
3998         }
3999       }
4000
4001       if (isTwoAddrFold)
4002         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
4003       else
4004         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
4005
4006       if (NarrowToMOV32rm) {
4007         // If this is the special case where we use a MOV32rm to load a 32-bit
4008         // value and zero-extend the top bits. Change the destination register
4009         // to a 32-bit one.
4010         unsigned DstReg = NewMI->getOperand(0).getReg();
4011         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4012           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
4013                                                    X86::sub_32bit));
4014         else
4015           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4016       }
4017       return NewMI;
4018     }
4019   }
4020
4021   // No fusion
4022   if (PrintFailedFusing && !MI->isCopy())
4023     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
4024   return NULL;
4025 }
4026
4027 /// hasPartialRegUpdate - Return true for all instructions that only update
4028 /// the first 32 or 64-bits of the destination register and leave the rest
4029 /// unmodified. This can be used to avoid folding loads if the instructions
4030 /// only update part of the destination register, and the non-updated part is
4031 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4032 /// instructions breaks the partial register dependency and it can improve
4033 /// performance. e.g.:
4034 ///
4035 ///   movss (%rdi), %xmm0
4036 ///   cvtss2sd %xmm0, %xmm0
4037 ///
4038 /// Instead of
4039 ///   cvtss2sd (%rdi), %xmm0
4040 ///
4041 /// FIXME: This should be turned into a TSFlags.
4042 ///
4043 static bool hasPartialRegUpdate(unsigned Opcode) {
4044   switch (Opcode) {
4045   case X86::CVTSI2SSrr:
4046   case X86::CVTSI2SS64rr:
4047   case X86::CVTSI2SDrr:
4048   case X86::CVTSI2SD64rr:
4049   case X86::CVTSD2SSrr:
4050   case X86::Int_CVTSD2SSrr:
4051   case X86::CVTSS2SDrr:
4052   case X86::Int_CVTSS2SDrr:
4053   case X86::RCPSSr:
4054   case X86::RCPSSr_Int:
4055   case X86::ROUNDSDr:
4056   case X86::ROUNDSDr_Int:
4057   case X86::ROUNDSSr:
4058   case X86::ROUNDSSr_Int:
4059   case X86::RSQRTSSr:
4060   case X86::RSQRTSSr_Int:
4061   case X86::SQRTSSr:
4062   case X86::SQRTSSr_Int:
4063   // AVX encoded versions
4064   case X86::VCVTSD2SSrr:
4065   case X86::Int_VCVTSD2SSrr:
4066   case X86::VCVTSS2SDrr:
4067   case X86::Int_VCVTSS2SDrr:
4068   case X86::VCVTSD2SSZrr:
4069   case X86::VCVTSS2SDZrr:
4070   case X86::VRCPSSr:
4071   case X86::VROUNDSDr:
4072   case X86::VROUNDSDr_Int:
4073   case X86::VROUNDSSr:
4074   case X86::VROUNDSSr_Int:
4075   case X86::VRSQRTSSr:
4076   case X86::VSQRTSSr:
4077     return true;
4078   }
4079
4080   return false;
4081 }
4082
4083 /// getPartialRegUpdateClearance - Inform the ExeDepsFix pass how many idle
4084 /// instructions we would like before a partial register update.
4085 unsigned X86InstrInfo::
4086 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
4087                              const TargetRegisterInfo *TRI) const {
4088   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
4089     return 0;
4090
4091   // If MI is marked as reading Reg, the partial register update is wanted.
4092   const MachineOperand &MO = MI->getOperand(0);
4093   unsigned Reg = MO.getReg();
4094   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4095     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
4096       return 0;
4097   } else {
4098     if (MI->readsRegister(Reg, TRI))
4099       return 0;
4100   }
4101
4102   // If any of the preceding 16 instructions are reading Reg, insert a
4103   // dependency breaking instruction.  The magic number is based on a few
4104   // Nehalem experiments.
4105   return 16;
4106 }
4107
4108 void X86InstrInfo::
4109 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
4110                           const TargetRegisterInfo *TRI) const {
4111   unsigned Reg = MI->getOperand(OpNum).getReg();
4112   if (X86::VR128RegClass.contains(Reg)) {
4113     // These instructions are all floating point domain, so xorps is the best
4114     // choice.
4115     bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
4116     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
4117     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
4118       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4119   } else if (X86::VR256RegClass.contains(Reg)) {
4120     // Use vxorps to clear the full ymm register.
4121     // It wants to read and write the xmm sub-register.
4122     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
4123     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
4124       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
4125       .addReg(Reg, RegState::ImplicitDefine);
4126   } else
4127     return;
4128   MI->addRegisterKilled(Reg, TRI, true);
4129 }
4130
4131 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4132                                                   MachineInstr *MI,
4133                                            const SmallVectorImpl<unsigned> &Ops,
4134                                                   int FrameIndex) const {
4135   // Check switch flag
4136   if (NoFusing) return NULL;
4137
4138   // Unless optimizing for size, don't fold to avoid partial
4139   // register update stalls
4140   if (!MF.getFunction()->getAttributes().
4141         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4142       hasPartialRegUpdate(MI->getOpcode()))
4143     return 0;
4144
4145   const MachineFrameInfo *MFI = MF.getFrameInfo();
4146   unsigned Size = MFI->getObjectSize(FrameIndex);
4147   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
4148   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4149     unsigned NewOpc = 0;
4150     unsigned RCSize = 0;
4151     switch (MI->getOpcode()) {
4152     default: return NULL;
4153     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
4154     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
4155     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
4156     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
4157     }
4158     // Check if it's safe to fold the load. If the size of the object is
4159     // narrower than the load width, then it's not.
4160     if (Size < RCSize)
4161       return NULL;
4162     // Change to CMPXXri r, 0 first.
4163     MI->setDesc(get(NewOpc));
4164     MI->getOperand(1).ChangeToImmediate(0);
4165   } else if (Ops.size() != 1)
4166     return NULL;
4167
4168   SmallVector<MachineOperand,4> MOs;
4169   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
4170   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
4171 }
4172
4173 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4174                                                   MachineInstr *MI,
4175                                            const SmallVectorImpl<unsigned> &Ops,
4176                                                   MachineInstr *LoadMI) const {
4177   // Check switch flag
4178   if (NoFusing) return NULL;
4179
4180   // Unless optimizing for size, don't fold to avoid partial
4181   // register update stalls
4182   if (!MF.getFunction()->getAttributes().
4183         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4184       hasPartialRegUpdate(MI->getOpcode()))
4185     return 0;
4186
4187   // Determine the alignment of the load.
4188   unsigned Alignment = 0;
4189   if (LoadMI->hasOneMemOperand())
4190     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
4191   else
4192     switch (LoadMI->getOpcode()) {
4193     case X86::AVX2_SETALLONES:
4194     case X86::AVX_SET0:
4195       Alignment = 32;
4196       break;
4197     case X86::V_SET0:
4198     case X86::V_SETALLONES:
4199       Alignment = 16;
4200       break;
4201     case X86::FsFLD0SD:
4202       Alignment = 8;
4203       break;
4204     case X86::FsFLD0SS:
4205       Alignment = 4;
4206       break;
4207     default:
4208       return 0;
4209     }
4210   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4211     unsigned NewOpc = 0;
4212     switch (MI->getOpcode()) {
4213     default: return NULL;
4214     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
4215     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
4216     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
4217     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
4218     }
4219     // Change to CMPXXri r, 0 first.
4220     MI->setDesc(get(NewOpc));
4221     MI->getOperand(1).ChangeToImmediate(0);
4222   } else if (Ops.size() != 1)
4223     return NULL;
4224
4225   // Make sure the subregisters match.
4226   // Otherwise we risk changing the size of the load.
4227   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
4228     return NULL;
4229
4230   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
4231   switch (LoadMI->getOpcode()) {
4232   case X86::V_SET0:
4233   case X86::V_SETALLONES:
4234   case X86::AVX2_SETALLONES:
4235   case X86::AVX_SET0:
4236   case X86::FsFLD0SD:
4237   case X86::FsFLD0SS: {
4238     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
4239     // Create a constant-pool entry and operands to load from it.
4240
4241     // Medium and large mode can't fold loads this way.
4242     if (TM.getCodeModel() != CodeModel::Small &&
4243         TM.getCodeModel() != CodeModel::Kernel)
4244       return NULL;
4245
4246     // x86-32 PIC requires a PIC base register for constant pools.
4247     unsigned PICBase = 0;
4248     if (TM.getRelocationModel() == Reloc::PIC_) {
4249       if (TM.getSubtarget<X86Subtarget>().is64Bit())
4250         PICBase = X86::RIP;
4251       else
4252         // FIXME: PICBase = getGlobalBaseReg(&MF);
4253         // This doesn't work for several reasons.
4254         // 1. GlobalBaseReg may have been spilled.
4255         // 2. It may not be live at MI.
4256         return NULL;
4257     }
4258
4259     // Create a constant-pool entry.
4260     MachineConstantPool &MCP = *MF.getConstantPool();
4261     Type *Ty;
4262     unsigned Opc = LoadMI->getOpcode();
4263     if (Opc == X86::FsFLD0SS)
4264       Ty = Type::getFloatTy(MF.getFunction()->getContext());
4265     else if (Opc == X86::FsFLD0SD)
4266       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
4267     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
4268       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
4269     else
4270       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
4271
4272     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
4273     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
4274                                     Constant::getNullValue(Ty);
4275     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
4276
4277     // Create operands to load from the constant pool entry.
4278     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
4279     MOs.push_back(MachineOperand::CreateImm(1));
4280     MOs.push_back(MachineOperand::CreateReg(0, false));
4281     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
4282     MOs.push_back(MachineOperand::CreateReg(0, false));
4283     break;
4284   }
4285   default: {
4286     if ((LoadMI->getOpcode() == X86::MOVSSrm ||
4287          LoadMI->getOpcode() == X86::VMOVSSrm) &&
4288         MF.getRegInfo().getRegClass(LoadMI->getOperand(0).getReg())->getSize()
4289           > 4)
4290       // These instructions only load 32 bits, we can't fold them if the
4291       // destination register is wider than 32 bits (4 bytes).
4292       return NULL;
4293     if ((LoadMI->getOpcode() == X86::MOVSDrm ||
4294          LoadMI->getOpcode() == X86::VMOVSDrm) &&
4295         MF.getRegInfo().getRegClass(LoadMI->getOperand(0).getReg())->getSize()
4296           > 8)
4297       // These instructions only load 64 bits, we can't fold them if the
4298       // destination register is wider than 64 bits (8 bytes).
4299       return NULL;
4300
4301     // Folding a normal load. Just copy the load's address operands.
4302     unsigned NumOps = LoadMI->getDesc().getNumOperands();
4303     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
4304       MOs.push_back(LoadMI->getOperand(i));
4305     break;
4306   }
4307   }
4308   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
4309 }
4310
4311
4312 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
4313                                   const SmallVectorImpl<unsigned> &Ops) const {
4314   // Check switch flag
4315   if (NoFusing) return 0;
4316
4317   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4318     switch (MI->getOpcode()) {
4319     default: return false;
4320     case X86::TEST8rr:
4321     case X86::TEST16rr:
4322     case X86::TEST32rr:
4323     case X86::TEST64rr:
4324       return true;
4325     case X86::ADD32ri:
4326       // FIXME: AsmPrinter doesn't know how to handle
4327       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4328       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4329         return false;
4330       break;
4331     }
4332   }
4333
4334   if (Ops.size() != 1)
4335     return false;
4336
4337   unsigned OpNum = Ops[0];
4338   unsigned Opc = MI->getOpcode();
4339   unsigned NumOps = MI->getDesc().getNumOperands();
4340   bool isTwoAddr = NumOps > 1 &&
4341     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4342
4343   // Folding a memory location into the two-address part of a two-address
4344   // instruction is different than folding it other places.  It requires
4345   // replacing the *two* registers with the memory location.
4346   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
4347   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
4348     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4349   } else if (OpNum == 0) { // If operand 0
4350     if (Opc == X86::MOV32r0)
4351       return true;
4352
4353     OpcodeTablePtr = &RegOp2MemOpTable0;
4354   } else if (OpNum == 1) {
4355     OpcodeTablePtr = &RegOp2MemOpTable1;
4356   } else if (OpNum == 2) {
4357     OpcodeTablePtr = &RegOp2MemOpTable2;
4358   } else if (OpNum == 3) {
4359     OpcodeTablePtr = &RegOp2MemOpTable3;
4360   }
4361
4362   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
4363     return true;
4364   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
4365 }
4366
4367 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
4368                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
4369                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
4370   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4371     MemOp2RegOpTable.find(MI->getOpcode());
4372   if (I == MemOp2RegOpTable.end())
4373     return false;
4374   unsigned Opc = I->second.first;
4375   unsigned Index = I->second.second & TB_INDEX_MASK;
4376   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
4377   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
4378   if (UnfoldLoad && !FoldedLoad)
4379     return false;
4380   UnfoldLoad &= FoldedLoad;
4381   if (UnfoldStore && !FoldedStore)
4382     return false;
4383   UnfoldStore &= FoldedStore;
4384
4385   const MCInstrDesc &MCID = get(Opc);
4386   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
4387   if (!MI->hasOneMemOperand() &&
4388       RC == &X86::VR128RegClass &&
4389       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
4390     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
4391     // conservatively assume the address is unaligned. That's bad for
4392     // performance.
4393     return false;
4394   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
4395   SmallVector<MachineOperand,2> BeforeOps;
4396   SmallVector<MachineOperand,2> AfterOps;
4397   SmallVector<MachineOperand,4> ImpOps;
4398   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4399     MachineOperand &Op = MI->getOperand(i);
4400     if (i >= Index && i < Index + X86::AddrNumOperands)
4401       AddrOps.push_back(Op);
4402     else if (Op.isReg() && Op.isImplicit())
4403       ImpOps.push_back(Op);
4404     else if (i < Index)
4405       BeforeOps.push_back(Op);
4406     else if (i > Index)
4407       AfterOps.push_back(Op);
4408   }
4409
4410   // Emit the load instruction.
4411   if (UnfoldLoad) {
4412     std::pair<MachineInstr::mmo_iterator,
4413               MachineInstr::mmo_iterator> MMOs =
4414       MF.extractLoadMemRefs(MI->memoperands_begin(),
4415                             MI->memoperands_end());
4416     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
4417     if (UnfoldStore) {
4418       // Address operands cannot be marked isKill.
4419       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
4420         MachineOperand &MO = NewMIs[0]->getOperand(i);
4421         if (MO.isReg())
4422           MO.setIsKill(false);
4423       }
4424     }
4425   }
4426
4427   // Emit the data processing instruction.
4428   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
4429   MachineInstrBuilder MIB(MF, DataMI);
4430
4431   if (FoldedStore)
4432     MIB.addReg(Reg, RegState::Define);
4433   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
4434     MIB.addOperand(BeforeOps[i]);
4435   if (FoldedLoad)
4436     MIB.addReg(Reg);
4437   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
4438     MIB.addOperand(AfterOps[i]);
4439   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
4440     MachineOperand &MO = ImpOps[i];
4441     MIB.addReg(MO.getReg(),
4442                getDefRegState(MO.isDef()) |
4443                RegState::Implicit |
4444                getKillRegState(MO.isKill()) |
4445                getDeadRegState(MO.isDead()) |
4446                getUndefRegState(MO.isUndef()));
4447   }
4448   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
4449   switch (DataMI->getOpcode()) {
4450   default: break;
4451   case X86::CMP64ri32:
4452   case X86::CMP64ri8:
4453   case X86::CMP32ri:
4454   case X86::CMP32ri8:
4455   case X86::CMP16ri:
4456   case X86::CMP16ri8:
4457   case X86::CMP8ri: {
4458     MachineOperand &MO0 = DataMI->getOperand(0);
4459     MachineOperand &MO1 = DataMI->getOperand(1);
4460     if (MO1.getImm() == 0) {
4461       unsigned NewOpc;
4462       switch (DataMI->getOpcode()) {
4463       default: llvm_unreachable("Unreachable!");
4464       case X86::CMP64ri8:
4465       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
4466       case X86::CMP32ri8:
4467       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
4468       case X86::CMP16ri8:
4469       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
4470       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
4471       }
4472       DataMI->setDesc(get(NewOpc));
4473       MO1.ChangeToRegister(MO0.getReg(), false);
4474     }
4475   }
4476   }
4477   NewMIs.push_back(DataMI);
4478
4479   // Emit the store instruction.
4480   if (UnfoldStore) {
4481     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
4482     std::pair<MachineInstr::mmo_iterator,
4483               MachineInstr::mmo_iterator> MMOs =
4484       MF.extractStoreMemRefs(MI->memoperands_begin(),
4485                              MI->memoperands_end());
4486     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
4487   }
4488
4489   return true;
4490 }
4491
4492 bool
4493 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
4494                                   SmallVectorImpl<SDNode*> &NewNodes) const {
4495   if (!N->isMachineOpcode())
4496     return false;
4497
4498   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4499     MemOp2RegOpTable.find(N->getMachineOpcode());
4500   if (I == MemOp2RegOpTable.end())
4501     return false;
4502   unsigned Opc = I->second.first;
4503   unsigned Index = I->second.second & TB_INDEX_MASK;
4504   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
4505   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
4506   const MCInstrDesc &MCID = get(Opc);
4507   MachineFunction &MF = DAG.getMachineFunction();
4508   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
4509   unsigned NumDefs = MCID.NumDefs;
4510   std::vector<SDValue> AddrOps;
4511   std::vector<SDValue> BeforeOps;
4512   std::vector<SDValue> AfterOps;
4513   SDLoc dl(N);
4514   unsigned NumOps = N->getNumOperands();
4515   for (unsigned i = 0; i != NumOps-1; ++i) {
4516     SDValue Op = N->getOperand(i);
4517     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
4518       AddrOps.push_back(Op);
4519     else if (i < Index-NumDefs)
4520       BeforeOps.push_back(Op);
4521     else if (i > Index-NumDefs)
4522       AfterOps.push_back(Op);
4523   }
4524   SDValue Chain = N->getOperand(NumOps-1);
4525   AddrOps.push_back(Chain);
4526
4527   // Emit the load instruction.
4528   SDNode *Load = 0;
4529   if (FoldedLoad) {
4530     EVT VT = *RC->vt_begin();
4531     std::pair<MachineInstr::mmo_iterator,
4532               MachineInstr::mmo_iterator> MMOs =
4533       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
4534                             cast<MachineSDNode>(N)->memoperands_end());
4535     if (!(*MMOs.first) &&
4536         RC == &X86::VR128RegClass &&
4537         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
4538       // Do not introduce a slow unaligned load.
4539       return false;
4540     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
4541     bool isAligned = (*MMOs.first) &&
4542                      (*MMOs.first)->getAlignment() >= Alignment;
4543     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
4544                               VT, MVT::Other, AddrOps);
4545     NewNodes.push_back(Load);
4546
4547     // Preserve memory reference information.
4548     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
4549   }
4550
4551   // Emit the data processing instruction.
4552   std::vector<EVT> VTs;
4553   const TargetRegisterClass *DstRC = 0;
4554   if (MCID.getNumDefs() > 0) {
4555     DstRC = getRegClass(MCID, 0, &RI, MF);
4556     VTs.push_back(*DstRC->vt_begin());
4557   }
4558   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
4559     EVT VT = N->getValueType(i);
4560     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
4561       VTs.push_back(VT);
4562   }
4563   if (Load)
4564     BeforeOps.push_back(SDValue(Load, 0));
4565   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
4566   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
4567   NewNodes.push_back(NewNode);
4568
4569   // Emit the store instruction.
4570   if (FoldedStore) {
4571     AddrOps.pop_back();
4572     AddrOps.push_back(SDValue(NewNode, 0));
4573     AddrOps.push_back(Chain);
4574     std::pair<MachineInstr::mmo_iterator,
4575               MachineInstr::mmo_iterator> MMOs =
4576       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
4577                              cast<MachineSDNode>(N)->memoperands_end());
4578     if (!(*MMOs.first) &&
4579         RC == &X86::VR128RegClass &&
4580         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
4581       // Do not introduce a slow unaligned store.
4582       return false;
4583     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
4584     bool isAligned = (*MMOs.first) &&
4585                      (*MMOs.first)->getAlignment() >= Alignment;
4586     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
4587                                                          isAligned, TM),
4588                                        dl, MVT::Other, AddrOps);
4589     NewNodes.push_back(Store);
4590
4591     // Preserve memory reference information.
4592     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
4593   }
4594
4595   return true;
4596 }
4597
4598 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
4599                                       bool UnfoldLoad, bool UnfoldStore,
4600                                       unsigned *LoadRegIndex) const {
4601   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4602     MemOp2RegOpTable.find(Opc);
4603   if (I == MemOp2RegOpTable.end())
4604     return 0;
4605   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
4606   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
4607   if (UnfoldLoad && !FoldedLoad)
4608     return 0;
4609   if (UnfoldStore && !FoldedStore)
4610     return 0;
4611   if (LoadRegIndex)
4612     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
4613   return I->second.first;
4614 }
4615
4616 bool
4617 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
4618                                      int64_t &Offset1, int64_t &Offset2) const {
4619   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
4620     return false;
4621   unsigned Opc1 = Load1->getMachineOpcode();
4622   unsigned Opc2 = Load2->getMachineOpcode();
4623   switch (Opc1) {
4624   default: return false;
4625   case X86::MOV8rm:
4626   case X86::MOV16rm:
4627   case X86::MOV32rm:
4628   case X86::MOV64rm:
4629   case X86::LD_Fp32m:
4630   case X86::LD_Fp64m:
4631   case X86::LD_Fp80m:
4632   case X86::MOVSSrm:
4633   case X86::MOVSDrm:
4634   case X86::MMX_MOVD64rm:
4635   case X86::MMX_MOVQ64rm:
4636   case X86::FsMOVAPSrm:
4637   case X86::FsMOVAPDrm:
4638   case X86::MOVAPSrm:
4639   case X86::MOVUPSrm:
4640   case X86::MOVAPDrm:
4641   case X86::MOVDQArm:
4642   case X86::MOVDQUrm:
4643   // AVX load instructions
4644   case X86::VMOVSSrm:
4645   case X86::VMOVSDrm:
4646   case X86::FsVMOVAPSrm:
4647   case X86::FsVMOVAPDrm:
4648   case X86::VMOVAPSrm:
4649   case X86::VMOVUPSrm:
4650   case X86::VMOVAPDrm:
4651   case X86::VMOVDQArm:
4652   case X86::VMOVDQUrm:
4653   case X86::VMOVAPSYrm:
4654   case X86::VMOVUPSYrm:
4655   case X86::VMOVAPDYrm:
4656   case X86::VMOVDQAYrm:
4657   case X86::VMOVDQUYrm:
4658     break;
4659   }
4660   switch (Opc2) {
4661   default: return false;
4662   case X86::MOV8rm:
4663   case X86::MOV16rm:
4664   case X86::MOV32rm:
4665   case X86::MOV64rm:
4666   case X86::LD_Fp32m:
4667   case X86::LD_Fp64m:
4668   case X86::LD_Fp80m:
4669   case X86::MOVSSrm:
4670   case X86::MOVSDrm:
4671   case X86::MMX_MOVD64rm:
4672   case X86::MMX_MOVQ64rm:
4673   case X86::FsMOVAPSrm:
4674   case X86::FsMOVAPDrm:
4675   case X86::MOVAPSrm:
4676   case X86::MOVUPSrm:
4677   case X86::MOVAPDrm:
4678   case X86::MOVDQArm:
4679   case X86::MOVDQUrm:
4680   // AVX load instructions
4681   case X86::VMOVSSrm:
4682   case X86::VMOVSDrm:
4683   case X86::FsVMOVAPSrm:
4684   case X86::FsVMOVAPDrm:
4685   case X86::VMOVAPSrm:
4686   case X86::VMOVUPSrm:
4687   case X86::VMOVAPDrm:
4688   case X86::VMOVDQArm:
4689   case X86::VMOVDQUrm:
4690   case X86::VMOVAPSYrm:
4691   case X86::VMOVUPSYrm:
4692   case X86::VMOVAPDYrm:
4693   case X86::VMOVDQAYrm:
4694   case X86::VMOVDQUYrm:
4695     break;
4696   }
4697
4698   // Check if chain operands and base addresses match.
4699   if (Load1->getOperand(0) != Load2->getOperand(0) ||
4700       Load1->getOperand(5) != Load2->getOperand(5))
4701     return false;
4702   // Segment operands should match as well.
4703   if (Load1->getOperand(4) != Load2->getOperand(4))
4704     return false;
4705   // Scale should be 1, Index should be Reg0.
4706   if (Load1->getOperand(1) == Load2->getOperand(1) &&
4707       Load1->getOperand(2) == Load2->getOperand(2)) {
4708     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
4709       return false;
4710
4711     // Now let's examine the displacements.
4712     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
4713         isa<ConstantSDNode>(Load2->getOperand(3))) {
4714       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
4715       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
4716       return true;
4717     }
4718   }
4719   return false;
4720 }
4721
4722 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
4723                                            int64_t Offset1, int64_t Offset2,
4724                                            unsigned NumLoads) const {
4725   assert(Offset2 > Offset1);
4726   if ((Offset2 - Offset1) / 8 > 64)
4727     return false;
4728
4729   unsigned Opc1 = Load1->getMachineOpcode();
4730   unsigned Opc2 = Load2->getMachineOpcode();
4731   if (Opc1 != Opc2)
4732     return false;  // FIXME: overly conservative?
4733
4734   switch (Opc1) {
4735   default: break;
4736   case X86::LD_Fp32m:
4737   case X86::LD_Fp64m:
4738   case X86::LD_Fp80m:
4739   case X86::MMX_MOVD64rm:
4740   case X86::MMX_MOVQ64rm:
4741     return false;
4742   }
4743
4744   EVT VT = Load1->getValueType(0);
4745   switch (VT.getSimpleVT().SimpleTy) {
4746   default:
4747     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
4748     // have 16 of them to play with.
4749     if (TM.getSubtargetImpl()->is64Bit()) {
4750       if (NumLoads >= 3)
4751         return false;
4752     } else if (NumLoads) {
4753       return false;
4754     }
4755     break;
4756   case MVT::i8:
4757   case MVT::i16:
4758   case MVT::i32:
4759   case MVT::i64:
4760   case MVT::f32:
4761   case MVT::f64:
4762     if (NumLoads)
4763       return false;
4764     break;
4765   }
4766
4767   return true;
4768 }
4769
4770 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
4771                                           MachineInstr *Second) const {
4772   // Check if this processor supports macro-fusion. Since this is a minor
4773   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
4774   // proxy for SandyBridge+.
4775   if (!TM.getSubtarget<X86Subtarget>().hasAVX())
4776     return false;
4777
4778   enum {
4779     FuseTest,
4780     FuseCmp,
4781     FuseInc
4782   } FuseKind;
4783
4784   switch(Second->getOpcode()) {
4785   default:
4786     return false;
4787   case X86::JE_4:
4788   case X86::JNE_4:
4789   case X86::JL_4:
4790   case X86::JLE_4:
4791   case X86::JG_4:
4792   case X86::JGE_4:
4793     FuseKind = FuseInc;
4794     break;
4795   case X86::JB_4:
4796   case X86::JBE_4:
4797   case X86::JA_4:
4798   case X86::JAE_4:
4799     FuseKind = FuseCmp;
4800     break;
4801   case X86::JS_4:
4802   case X86::JNS_4:
4803   case X86::JP_4:
4804   case X86::JNP_4:
4805   case X86::JO_4:
4806   case X86::JNO_4:
4807     FuseKind = FuseTest;
4808     break;
4809   }
4810   switch (First->getOpcode()) {
4811   default:
4812     return false;
4813   case X86::TEST8rr:
4814   case X86::TEST16rr:
4815   case X86::TEST32rr:
4816   case X86::TEST64rr:
4817   case X86::TEST8ri:
4818   case X86::TEST16ri:
4819   case X86::TEST32ri:
4820   case X86::TEST32i32:
4821   case X86::TEST64i32:
4822   case X86::TEST64ri32:
4823   case X86::TEST8rm:
4824   case X86::TEST16rm:
4825   case X86::TEST32rm:
4826   case X86::TEST64rm:
4827   case X86::AND16i16:
4828   case X86::AND16ri:
4829   case X86::AND16ri8:
4830   case X86::AND16rm:
4831   case X86::AND16rr:
4832   case X86::AND32i32:
4833   case X86::AND32ri:
4834   case X86::AND32ri8:
4835   case X86::AND32rm:
4836   case X86::AND32rr:
4837   case X86::AND64i32:
4838   case X86::AND64ri32:
4839   case X86::AND64ri8:
4840   case X86::AND64rm:
4841   case X86::AND64rr:
4842   case X86::AND8i8:
4843   case X86::AND8ri:
4844   case X86::AND8rm:
4845   case X86::AND8rr:
4846     return true;
4847   case X86::CMP16i16:
4848   case X86::CMP16ri:
4849   case X86::CMP16ri8:
4850   case X86::CMP16rm:
4851   case X86::CMP16rr:
4852   case X86::CMP32i32:
4853   case X86::CMP32ri:
4854   case X86::CMP32ri8:
4855   case X86::CMP32rm:
4856   case X86::CMP32rr:
4857   case X86::CMP64i32:
4858   case X86::CMP64ri32:
4859   case X86::CMP64ri8:
4860   case X86::CMP64rm:
4861   case X86::CMP64rr:
4862   case X86::CMP8i8:
4863   case X86::CMP8ri:
4864   case X86::CMP8rm:
4865   case X86::CMP8rr:
4866   case X86::ADD16i16:
4867   case X86::ADD16ri:
4868   case X86::ADD16ri8:
4869   case X86::ADD16ri8_DB:
4870   case X86::ADD16ri_DB:
4871   case X86::ADD16rm:
4872   case X86::ADD16rr:
4873   case X86::ADD16rr_DB:
4874   case X86::ADD32i32:
4875   case X86::ADD32ri:
4876   case X86::ADD32ri8:
4877   case X86::ADD32ri8_DB:
4878   case X86::ADD32ri_DB:
4879   case X86::ADD32rm:
4880   case X86::ADD32rr:
4881   case X86::ADD32rr_DB:
4882   case X86::ADD64i32:
4883   case X86::ADD64ri32:
4884   case X86::ADD64ri32_DB:
4885   case X86::ADD64ri8:
4886   case X86::ADD64ri8_DB:
4887   case X86::ADD64rm:
4888   case X86::ADD64rr:
4889   case X86::ADD64rr_DB:
4890   case X86::ADD8i8:
4891   case X86::ADD8mi:
4892   case X86::ADD8mr:
4893   case X86::ADD8ri:
4894   case X86::ADD8rm:
4895   case X86::ADD8rr:
4896   case X86::SUB16i16:
4897   case X86::SUB16ri:
4898   case X86::SUB16ri8:
4899   case X86::SUB16rm:
4900   case X86::SUB16rr:
4901   case X86::SUB32i32:
4902   case X86::SUB32ri:
4903   case X86::SUB32ri8:
4904   case X86::SUB32rm:
4905   case X86::SUB32rr:
4906   case X86::SUB64i32:
4907   case X86::SUB64ri32:
4908   case X86::SUB64ri8:
4909   case X86::SUB64rm:
4910   case X86::SUB64rr:
4911   case X86::SUB8i8:
4912   case X86::SUB8ri:
4913   case X86::SUB8rm:
4914   case X86::SUB8rr:
4915     return FuseKind == FuseCmp || FuseKind == FuseInc;
4916   case X86::INC16r:
4917   case X86::INC32r:
4918   case X86::INC64_16r:
4919   case X86::INC64_32r:
4920   case X86::INC64r:
4921   case X86::INC8r:
4922   case X86::DEC16r:
4923   case X86::DEC32r:
4924   case X86::DEC64_16r:
4925   case X86::DEC64_32r:
4926   case X86::DEC64r:
4927   case X86::DEC8r:
4928     return FuseKind == FuseInc;
4929   }
4930 }
4931
4932 bool X86InstrInfo::
4933 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
4934   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
4935   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
4936   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
4937     return true;
4938   Cond[0].setImm(GetOppositeBranchCondition(CC));
4939   return false;
4940 }
4941
4942 bool X86InstrInfo::
4943 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
4944   // FIXME: Return false for x87 stack register classes for now. We can't
4945   // allow any loads of these registers before FpGet_ST0_80.
4946   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
4947            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
4948 }
4949
4950 /// getGlobalBaseReg - Return a virtual register initialized with the
4951 /// the global base register value. Output instructions required to
4952 /// initialize the register in the function entry block, if necessary.
4953 ///
4954 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
4955 ///
4956 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
4957   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
4958          "X86-64 PIC uses RIP relative addressing");
4959
4960   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
4961   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
4962   if (GlobalBaseReg != 0)
4963     return GlobalBaseReg;
4964
4965   // Create the register. The code to initialize it is inserted
4966   // later, by the CGBR pass (below).
4967   MachineRegisterInfo &RegInfo = MF->getRegInfo();
4968   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
4969   X86FI->setGlobalBaseReg(GlobalBaseReg);
4970   return GlobalBaseReg;
4971 }
4972
4973 // These are the replaceable SSE instructions. Some of these have Int variants
4974 // that we don't include here. We don't want to replace instructions selected
4975 // by intrinsics.
4976 static const uint16_t ReplaceableInstrs[][3] = {
4977   //PackedSingle     PackedDouble    PackedInt
4978   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
4979   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
4980   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
4981   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
4982   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
4983   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
4984   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
4985   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
4986   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
4987   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
4988   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
4989   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
4990   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
4991   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
4992   // AVX 128-bit support
4993   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
4994   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
4995   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
4996   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
4997   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
4998   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
4999   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5000   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5001   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5002   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5003   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5004   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5005   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5006   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5007   // AVX 256-bit support
5008   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
5009   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
5010   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
5011   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
5012   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
5013   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
5014 };
5015
5016 static const uint16_t ReplaceableInstrsAVX2[][3] = {
5017   //PackedSingle       PackedDouble       PackedInt
5018   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
5019   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
5020   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
5021   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
5022   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
5023   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
5024   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
5025   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
5026   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
5027   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
5028   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
5029   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
5030   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
5031   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr }
5032 };
5033
5034 // FIXME: Some shuffle and unpack instructions have equivalents in different
5035 // domains, but they require a bit more work than just switching opcodes.
5036
5037 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
5038   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
5039     if (ReplaceableInstrs[i][domain-1] == opcode)
5040       return ReplaceableInstrs[i];
5041   return 0;
5042 }
5043
5044 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
5045   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
5046     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
5047       return ReplaceableInstrsAVX2[i];
5048   return 0;
5049 }
5050
5051 std::pair<uint16_t, uint16_t>
5052 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
5053   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5054   bool hasAVX2 = TM.getSubtarget<X86Subtarget>().hasAVX2();
5055   uint16_t validDomains = 0;
5056   if (domain && lookup(MI->getOpcode(), domain))
5057     validDomains = 0xe;
5058   else if (domain && lookupAVX2(MI->getOpcode(), domain))
5059     validDomains = hasAVX2 ? 0xe : 0x6;
5060   return std::make_pair(domain, validDomains);
5061 }
5062
5063 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
5064   assert(Domain>0 && Domain<4 && "Invalid execution domain");
5065   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5066   assert(dom && "Not an SSE instruction");
5067   const uint16_t *table = lookup(MI->getOpcode(), dom);
5068   if (!table) { // try the other table
5069     assert((TM.getSubtarget<X86Subtarget>().hasAVX2() || Domain < 3) &&
5070            "256-bit vector operations only available in AVX2");
5071     table = lookupAVX2(MI->getOpcode(), dom);
5072   }
5073   assert(table && "Cannot change domain");
5074   MI->setDesc(get(table[Domain-1]));
5075 }
5076
5077 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
5078 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
5079   NopInst.setOpcode(X86::NOOP);
5080 }
5081
5082 bool X86InstrInfo::isHighLatencyDef(int opc) const {
5083   switch (opc) {
5084   default: return false;
5085   case X86::DIVSDrm:
5086   case X86::DIVSDrm_Int:
5087   case X86::DIVSDrr:
5088   case X86::DIVSDrr_Int:
5089   case X86::DIVSSrm:
5090   case X86::DIVSSrm_Int:
5091   case X86::DIVSSrr:
5092   case X86::DIVSSrr_Int:
5093   case X86::SQRTPDm:
5094   case X86::SQRTPDr:
5095   case X86::SQRTPSm:
5096   case X86::SQRTPSr:
5097   case X86::SQRTSDm:
5098   case X86::SQRTSDm_Int:
5099   case X86::SQRTSDr:
5100   case X86::SQRTSDr_Int:
5101   case X86::SQRTSSm:
5102   case X86::SQRTSSm_Int:
5103   case X86::SQRTSSr:
5104   case X86::SQRTSSr_Int:
5105   // AVX instructions with high latency
5106   case X86::VDIVSDrm:
5107   case X86::VDIVSDrm_Int:
5108   case X86::VDIVSDrr:
5109   case X86::VDIVSDrr_Int:
5110   case X86::VDIVSSrm:
5111   case X86::VDIVSSrm_Int:
5112   case X86::VDIVSSrr:
5113   case X86::VDIVSSrr_Int:
5114   case X86::VSQRTPDm:
5115   case X86::VSQRTPDr:
5116   case X86::VSQRTPSm:
5117   case X86::VSQRTPSr:
5118   case X86::VSQRTSDm:
5119   case X86::VSQRTSDm_Int:
5120   case X86::VSQRTSDr:
5121   case X86::VSQRTSSm:
5122   case X86::VSQRTSSm_Int:
5123   case X86::VSQRTSSr:
5124   case X86::VSQRTPDZrm:
5125   case X86::VSQRTPDZrr:
5126   case X86::VSQRTPSZrm:
5127   case X86::VSQRTPSZrr:
5128   case X86::VSQRTSDZm:
5129   case X86::VSQRTSDZm_Int:
5130   case X86::VSQRTSDZr:
5131   case X86::VSQRTSSZm_Int:
5132   case X86::VSQRTSSZr:
5133   case X86::VSQRTSSZm:
5134   case X86::VDIVSDZrm:
5135   case X86::VDIVSDZrr:
5136   case X86::VDIVSSZrm:
5137   case X86::VDIVSSZrr:
5138
5139   case X86::VGATHERQPSZrm:
5140   case X86::VGATHERQPDZrm:
5141   case X86::VGATHERDPDZrm:
5142   case X86::VGATHERDPSZrm:
5143   case X86::VPGATHERQDZrm:
5144   case X86::VPGATHERQQZrm:
5145   case X86::VPGATHERDDZrm:
5146   case X86::VPGATHERDQZrm:
5147   case X86::VSCATTERQPDZmr:
5148   case X86::VSCATTERQPSZmr:
5149   case X86::VSCATTERDPDZmr:
5150   case X86::VSCATTERDPSZmr:
5151   case X86::VPSCATTERQDZmr:
5152   case X86::VPSCATTERQQZmr:
5153   case X86::VPSCATTERDDZmr:
5154   case X86::VPSCATTERDQZmr:
5155     return true;
5156   }
5157 }
5158
5159 bool X86InstrInfo::
5160 hasHighOperandLatency(const InstrItineraryData *ItinData,
5161                       const MachineRegisterInfo *MRI,
5162                       const MachineInstr *DefMI, unsigned DefIdx,
5163                       const MachineInstr *UseMI, unsigned UseIdx) const {
5164   return isHighLatencyDef(DefMI->getOpcode());
5165 }
5166
5167 namespace {
5168   /// CGBR - Create Global Base Reg pass. This initializes the PIC
5169   /// global base register for x86-32.
5170   struct CGBR : public MachineFunctionPass {
5171     static char ID;
5172     CGBR() : MachineFunctionPass(ID) {}
5173
5174     virtual bool runOnMachineFunction(MachineFunction &MF) {
5175       const X86TargetMachine *TM =
5176         static_cast<const X86TargetMachine *>(&MF.getTarget());
5177
5178       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
5179              "X86-64 PIC uses RIP relative addressing");
5180
5181       // Only emit a global base reg in PIC mode.
5182       if (TM->getRelocationModel() != Reloc::PIC_)
5183         return false;
5184
5185       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
5186       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5187
5188       // If we didn't need a GlobalBaseReg, don't insert code.
5189       if (GlobalBaseReg == 0)
5190         return false;
5191
5192       // Insert the set of GlobalBaseReg into the first MBB of the function
5193       MachineBasicBlock &FirstMBB = MF.front();
5194       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
5195       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
5196       MachineRegisterInfo &RegInfo = MF.getRegInfo();
5197       const X86InstrInfo *TII = TM->getInstrInfo();
5198
5199       unsigned PC;
5200       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
5201         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
5202       else
5203         PC = GlobalBaseReg;
5204
5205       // Operand of MovePCtoStack is completely ignored by asm printer. It's
5206       // only used in JIT code emission as displacement to pc.
5207       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
5208
5209       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
5210       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
5211       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
5212         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
5213         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
5214           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
5215                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
5216       }
5217
5218       return true;
5219     }
5220
5221     virtual const char *getPassName() const {
5222       return "X86 PIC Global Base Reg Initialization";
5223     }
5224
5225     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
5226       AU.setPreservesCFG();
5227       MachineFunctionPass::getAnalysisUsage(AU);
5228     }
5229   };
5230 }
5231
5232 char CGBR::ID = 0;
5233 FunctionPass*
5234 llvm::createGlobalBaseRegPass() { return new CGBR(); }
5235
5236 namespace {
5237   struct LDTLSCleanup : public MachineFunctionPass {
5238     static char ID;
5239     LDTLSCleanup() : MachineFunctionPass(ID) {}
5240
5241     virtual bool runOnMachineFunction(MachineFunction &MF) {
5242       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
5243       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
5244         // No point folding accesses if there isn't at least two.
5245         return false;
5246       }
5247
5248       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
5249       return VisitNode(DT->getRootNode(), 0);
5250     }
5251
5252     // Visit the dominator subtree rooted at Node in pre-order.
5253     // If TLSBaseAddrReg is non-null, then use that to replace any
5254     // TLS_base_addr instructions. Otherwise, create the register
5255     // when the first such instruction is seen, and then use it
5256     // as we encounter more instructions.
5257     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
5258       MachineBasicBlock *BB = Node->getBlock();
5259       bool Changed = false;
5260
5261       // Traverse the current block.
5262       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
5263            ++I) {
5264         switch (I->getOpcode()) {
5265           case X86::TLS_base_addr32:
5266           case X86::TLS_base_addr64:
5267             if (TLSBaseAddrReg)
5268               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
5269             else
5270               I = SetRegister(I, &TLSBaseAddrReg);
5271             Changed = true;
5272             break;
5273           default:
5274             break;
5275         }
5276       }
5277
5278       // Visit the children of this block in the dominator tree.
5279       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
5280            I != E; ++I) {
5281         Changed |= VisitNode(*I, TLSBaseAddrReg);
5282       }
5283
5284       return Changed;
5285     }
5286
5287     // Replace the TLS_base_addr instruction I with a copy from
5288     // TLSBaseAddrReg, returning the new instruction.
5289     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
5290                                          unsigned TLSBaseAddrReg) {
5291       MachineFunction *MF = I->getParent()->getParent();
5292       const X86TargetMachine *TM =
5293           static_cast<const X86TargetMachine *>(&MF->getTarget());
5294       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
5295       const X86InstrInfo *TII = TM->getInstrInfo();
5296
5297       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
5298       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
5299                                    TII->get(TargetOpcode::COPY),
5300                                    is64Bit ? X86::RAX : X86::EAX)
5301                                    .addReg(TLSBaseAddrReg);
5302
5303       // Erase the TLS_base_addr instruction.
5304       I->eraseFromParent();
5305
5306       return Copy;
5307     }
5308
5309     // Create a virtal register in *TLSBaseAddrReg, and populate it by
5310     // inserting a copy instruction after I. Returns the new instruction.
5311     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
5312       MachineFunction *MF = I->getParent()->getParent();
5313       const X86TargetMachine *TM =
5314           static_cast<const X86TargetMachine *>(&MF->getTarget());
5315       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
5316       const X86InstrInfo *TII = TM->getInstrInfo();
5317
5318       // Create a virtual register for the TLS base address.
5319       MachineRegisterInfo &RegInfo = MF->getRegInfo();
5320       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
5321                                                       ? &X86::GR64RegClass
5322                                                       : &X86::GR32RegClass);
5323
5324       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
5325       MachineInstr *Next = I->getNextNode();
5326       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
5327                                    TII->get(TargetOpcode::COPY),
5328                                    *TLSBaseAddrReg)
5329                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
5330
5331       return Copy;
5332     }
5333
5334     virtual const char *getPassName() const {
5335       return "Local Dynamic TLS Access Clean-up";
5336     }
5337
5338     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
5339       AU.setPreservesCFG();
5340       AU.addRequired<MachineDominatorTree>();
5341       MachineFunctionPass::getAnalysisUsage(AU);
5342     }
5343   };
5344 }
5345
5346 char LDTLSCleanup::ID = 0;
5347 FunctionPass*
5348 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }