lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/MC/MCInst.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37 #include <limits>
  38
  39 using namespace llvm;
  40
  41 static cl::opt<bool>
  42 NoFusing("disable-spill-fusing",
  43          cl::desc("Disable fusing of spill code into instructions"));
  44 static cl::opt<bool>
  45 PrintFailedFusing("print-failed-fuse-candidates",
  46                   cl::desc("Print instructions that the allocator wants to"
  47                            " fuse, but the X86 backend currently can't"),
  48                   cl::Hidden);
  49 static cl::opt<bool>
  50 ReMatPICStubLoad("remat-pic-stub-load",
  51                  cl::desc("Re-materialize load from stub in PIC mode"),
  52                  cl::init(false), cl::Hidden);
  53
  54 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  55   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  56     TM(tm), RI(tm, *this) {
  57   enum {
  58     TB_NOT_REVERSABLE = 1U << 31,
  59     TB_FLAGS = TB_NOT_REVERSABLE
  60   };
  61
  62   static const unsigned OpTbl2Addr[][2] = {
  63     { X86::ADC32ri,     X86::ADC32mi },
  64     { X86::ADC32ri8,    X86::ADC32mi8 },
  65     { X86::ADC32rr,     X86::ADC32mr },
  66     { X86::ADC64ri32,   X86::ADC64mi32 },
  67     { X86::ADC64ri8,    X86::ADC64mi8 },
  68     { X86::ADC64rr,     X86::ADC64mr },
  69     { X86::ADD16ri,     X86::ADD16mi },
  70     { X86::ADD16ri8,    X86::ADD16mi8 },
  71     { X86::ADD16ri_DB,  X86::ADD16mi  | TB_NOT_REVERSABLE },
  72     { X86::ADD16ri8_DB, X86::ADD16mi8 | TB_NOT_REVERSABLE },
  73     { X86::ADD16rr,     X86::ADD16mr },
  74     { X86::ADD16rr_DB,  X86::ADD16mr | TB_NOT_REVERSABLE },
  75     { X86::ADD32ri,     X86::ADD32mi },
  76     { X86::ADD32ri8,    X86::ADD32mi8 },
  77     { X86::ADD32ri_DB,  X86::ADD32mi | TB_NOT_REVERSABLE },
  78     { X86::ADD32ri8_DB, X86::ADD32mi8 | TB_NOT_REVERSABLE },
  79     { X86::ADD32rr,     X86::ADD32mr },
  80     { X86::ADD32rr_DB,  X86::ADD32mr | TB_NOT_REVERSABLE },
  81     { X86::ADD64ri32,   X86::ADD64mi32 },
  82     { X86::ADD64ri8,    X86::ADD64mi8 },
  83     { X86::ADD64ri32_DB,X86::ADD64mi32 | TB_NOT_REVERSABLE },
  84     { X86::ADD64ri8_DB, X86::ADD64mi8 | TB_NOT_REVERSABLE },
  85     { X86::ADD64rr,     X86::ADD64mr },
  86     { X86::ADD64rr_DB,  X86::ADD64mr | TB_NOT_REVERSABLE },
  87     { X86::ADD8ri,      X86::ADD8mi },
  88     { X86::ADD8rr,      X86::ADD8mr },
  89     { X86::AND16ri,     X86::AND16mi },
  90     { X86::AND16ri8,    X86::AND16mi8 },
  91     { X86::AND16rr,     X86::AND16mr },
  92     { X86::AND32ri,     X86::AND32mi },
  93     { X86::AND32ri8,    X86::AND32mi8 },
  94     { X86::AND32rr,     X86::AND32mr },
  95     { X86::AND64ri32,   X86::AND64mi32 },
  96     { X86::AND64ri8,    X86::AND64mi8 },
  97     { X86::AND64rr,     X86::AND64mr },
  98     { X86::AND8ri,      X86::AND8mi },
  99     { X86::AND8rr,      X86::AND8mr },
 100     { X86::DEC16r,      X86::DEC16m },
 101     { X86::DEC32r,      X86::DEC32m },
 102     { X86::DEC64_16r,   X86::DEC64_16m },
 103     { X86::DEC64_32r,   X86::DEC64_32m },
 104     { X86::DEC64r,      X86::DEC64m },
 105     { X86::DEC8r,       X86::DEC8m },
 106     { X86::INC16r,      X86::INC16m },
 107     { X86::INC32r,      X86::INC32m },
 108     { X86::INC64_16r,   X86::INC64_16m },
 109     { X86::INC64_32r,   X86::INC64_32m },
 110     { X86::INC64r,      X86::INC64m },
 111     { X86::INC8r,       X86::INC8m },
 112     { X86::NEG16r,      X86::NEG16m },
 113     { X86::NEG32r,      X86::NEG32m },
 114     { X86::NEG64r,      X86::NEG64m },
 115     { X86::NEG8r,       X86::NEG8m },
 116     { X86::NOT16r,      X86::NOT16m },
 117     { X86::NOT32r,      X86::NOT32m },
 118     { X86::NOT64r,      X86::NOT64m },
 119     { X86::NOT8r,       X86::NOT8m },
 120     { X86::OR16ri,      X86::OR16mi },
 121     { X86::OR16ri8,     X86::OR16mi8 },
 122     { X86::OR16rr,      X86::OR16mr },
 123     { X86::OR32ri,      X86::OR32mi },
 124     { X86::OR32ri8,     X86::OR32mi8 },
 125     { X86::OR32rr,      X86::OR32mr },
 126     { X86::OR64ri32,    X86::OR64mi32 },
 127     { X86::OR64ri8,     X86::OR64mi8 },
 128     { X86::OR64rr,      X86::OR64mr },
 129     { X86::OR8ri,       X86::OR8mi },
 130     { X86::OR8rr,       X86::OR8mr },
 131     { X86::ROL16r1,     X86::ROL16m1 },
 132     { X86::ROL16rCL,    X86::ROL16mCL },
 133     { X86::ROL16ri,     X86::ROL16mi },
 134     { X86::ROL32r1,     X86::ROL32m1 },
 135     { X86::ROL32rCL,    X86::ROL32mCL },
 136     { X86::ROL32ri,     X86::ROL32mi },
 137     { X86::ROL64r1,     X86::ROL64m1 },
 138     { X86::ROL64rCL,    X86::ROL64mCL },
 139     { X86::ROL64ri,     X86::ROL64mi },
 140     { X86::ROL8r1,      X86::ROL8m1 },
 141     { X86::ROL8rCL,     X86::ROL8mCL },
 142     { X86::ROL8ri,      X86::ROL8mi },
 143     { X86::ROR16r1,     X86::ROR16m1 },
 144     { X86::ROR16rCL,    X86::ROR16mCL },
 145     { X86::ROR16ri,     X86::ROR16mi },
 146     { X86::ROR32r1,     X86::ROR32m1 },
 147     { X86::ROR32rCL,    X86::ROR32mCL },
 148     { X86::ROR32ri,     X86::ROR32mi },
 149     { X86::ROR64r1,     X86::ROR64m1 },
 150     { X86::ROR64rCL,    X86::ROR64mCL },
 151     { X86::ROR64ri,     X86::ROR64mi },
 152     { X86::ROR8r1,      X86::ROR8m1 },
 153     { X86::ROR8rCL,     X86::ROR8mCL },
 154     { X86::ROR8ri,      X86::ROR8mi },
 155     { X86::SAR16r1,     X86::SAR16m1 },
 156     { X86::SAR16rCL,    X86::SAR16mCL },
 157     { X86::SAR16ri,     X86::SAR16mi },
 158     { X86::SAR32r1,     X86::SAR32m1 },
 159     { X86::SAR32rCL,    X86::SAR32mCL },
 160     { X86::SAR32ri,     X86::SAR32mi },
 161     { X86::SAR64r1,     X86::SAR64m1 },
 162     { X86::SAR64rCL,    X86::SAR64mCL },
 163     { X86::SAR64ri,     X86::SAR64mi },
 164     { X86::SAR8r1,      X86::SAR8m1 },
 165     { X86::SAR8rCL,     X86::SAR8mCL },
 166     { X86::SAR8ri,      X86::SAR8mi },
 167     { X86::SBB32ri,     X86::SBB32mi },
 168     { X86::SBB32ri8,    X86::SBB32mi8 },
 169     { X86::SBB32rr,     X86::SBB32mr },
 170     { X86::SBB64ri32,   X86::SBB64mi32 },
 171     { X86::SBB64ri8,    X86::SBB64mi8 },
 172     { X86::SBB64rr,     X86::SBB64mr },
 173     { X86::SHL16rCL,    X86::SHL16mCL },
 174     { X86::SHL16ri,     X86::SHL16mi },
 175     { X86::SHL32rCL,    X86::SHL32mCL },
 176     { X86::SHL32ri,     X86::SHL32mi },
 177     { X86::SHL64rCL,    X86::SHL64mCL },
 178     { X86::SHL64ri,     X86::SHL64mi },
 179     { X86::SHL8rCL,     X86::SHL8mCL },
 180     { X86::SHL8ri,      X86::SHL8mi },
 181     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 182     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 183     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 184     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 185     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 186     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 187     { X86::SHR16r1,     X86::SHR16m1 },
 188     { X86::SHR16rCL,    X86::SHR16mCL },
 189     { X86::SHR16ri,     X86::SHR16mi },
 190     { X86::SHR32r1,     X86::SHR32m1 },
 191     { X86::SHR32rCL,    X86::SHR32mCL },
 192     { X86::SHR32ri,     X86::SHR32mi },
 193     { X86::SHR64r1,     X86::SHR64m1 },
 194     { X86::SHR64rCL,    X86::SHR64mCL },
 195     { X86::SHR64ri,     X86::SHR64mi },
 196     { X86::SHR8r1,      X86::SHR8m1 },
 197     { X86::SHR8rCL,     X86::SHR8mCL },
 198     { X86::SHR8ri,      X86::SHR8mi },
 199     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 200     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 201     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 202     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 203     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 204     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 205     { X86::SUB16ri,     X86::SUB16mi },
 206     { X86::SUB16ri8,    X86::SUB16mi8 },
 207     { X86::SUB16rr,     X86::SUB16mr },
 208     { X86::SUB32ri,     X86::SUB32mi },
 209     { X86::SUB32ri8,    X86::SUB32mi8 },
 210     { X86::SUB32rr,     X86::SUB32mr },
 211     { X86::SUB64ri32,   X86::SUB64mi32 },
 212     { X86::SUB64ri8,    X86::SUB64mi8 },
 213     { X86::SUB64rr,     X86::SUB64mr },
 214     { X86::SUB8ri,      X86::SUB8mi },
 215     { X86::SUB8rr,      X86::SUB8mr },
 216     { X86::XOR16ri,     X86::XOR16mi },
 217     { X86::XOR16ri8,    X86::XOR16mi8 },
 218     { X86::XOR16rr,     X86::XOR16mr },
 219     { X86::XOR32ri,     X86::XOR32mi },
 220     { X86::XOR32ri8,    X86::XOR32mi8 },
 221     { X86::XOR32rr,     X86::XOR32mr },
 222     { X86::XOR64ri32,   X86::XOR64mi32 },
 223     { X86::XOR64ri8,    X86::XOR64mi8 },
 224     { X86::XOR64rr,     X86::XOR64mr },
 225     { X86::XOR8ri,      X86::XOR8mi },
 226     { X86::XOR8rr,      X86::XOR8mr }
 227   };
 228
 229   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 230     unsigned RegOp = OpTbl2Addr[i][0];
 231     unsigned MemOp = OpTbl2Addr[i][1] & ~TB_FLAGS;
 232     assert(!RegOp2MemOpTable2Addr.count(RegOp) && "Duplicated entries?");
 233     RegOp2MemOpTable2Addr[RegOp] = std::make_pair(MemOp, 0U);
 234
 235     // If this is not a reversible operation (because there is a many->one)
 236     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 237     if (OpTbl2Addr[i][1] & TB_NOT_REVERSABLE)
 238       continue;
 239
 240     // Index 0, folded load and store, no alignment requirement.
 241     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 242
 243     assert(!MemOp2RegOpTable.count(MemOp) &&
 244             "Duplicated entries in unfolding maps?");
 245     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 246   }
 247
 248   // If the third value is 1, then it's folding either a load or a store.
 249   static const unsigned OpTbl0[][4] = {
 250     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 251     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 252     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 253     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 254     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 255     { X86::WINCALL64r,  X86::WINCALL64m, 1, 0 },
 256     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 257     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 258     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 259     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 260     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 261     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 262     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 263     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 264     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 265     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 266     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 267     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 268     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 269     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 270     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 271     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 272     { X86::FsMOVAPDrr,  X86::MOVSDmr | TB_NOT_REVERSABLE , 0, 0 },
 273     { X86::FsMOVAPSrr,  X86::MOVSSmr | TB_NOT_REVERSABLE , 0, 0 },
 274     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 275     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 276     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 277     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 278     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 279     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 280     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 281     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 282     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 283     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 284     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 285     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 286     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 287     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 288     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 289     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 290     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 291     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 292     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 293     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 294     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 295     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 296     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 297     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 298     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 299     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 300     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 301     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 302     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 303     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 304     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 305     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 306     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 307     { X86::SETAr,       X86::SETAm, 0, 0 },
 308     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 309     { X86::SETBr,       X86::SETBm, 0, 0 },
 310     { X86::SETEr,       X86::SETEm, 0, 0 },
 311     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 312     { X86::SETGr,       X86::SETGm, 0, 0 },
 313     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 314     { X86::SETLr,       X86::SETLm, 0, 0 },
 315     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 316     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 317     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 318     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 319     { X86::SETOr,       X86::SETOm, 0, 0 },
 320     { X86::SETPr,       X86::SETPm, 0, 0 },
 321     { X86::SETSr,       X86::SETSm, 0, 0 },
 322     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 323     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 324     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 325     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 326     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 327     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 328   };
 329
 330   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 331     unsigned RegOp      = OpTbl0[i][0];
 332     unsigned MemOp      = OpTbl0[i][1] & ~TB_FLAGS;
 333     unsigned FoldedLoad = OpTbl0[i][2];
 334     unsigned Align      = OpTbl0[i][3];
 335     assert(!RegOp2MemOpTable0.count(RegOp) && "Duplicated entries?");
 336     RegOp2MemOpTable0[RegOp] = std::make_pair(MemOp, Align);
 337
 338     // If this is not a reversible operation (because there is a many->one)
 339     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 340     if (OpTbl0[i][1] & TB_NOT_REVERSABLE)
 341       continue;
 342
 343     // Index 0, folded load or store.
 344     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 345     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicated entries?");
 346     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 347   }
 348
 349   static const unsigned OpTbl1[][3] = {
 350     { X86::CMP16rr,         X86::CMP16rm, 0 },
 351     { X86::CMP32rr,         X86::CMP32rm, 0 },
 352     { X86::CMP64rr,         X86::CMP64rm, 0 },
 353     { X86::CMP8rr,          X86::CMP8rm, 0 },
 354     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 355     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 356     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 357     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 358     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 359     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 360     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 361     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 362     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 363     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 364     { X86::FsMOVAPDrr,      X86::MOVSDrm | TB_NOT_REVERSABLE , 0 },
 365     { X86::FsMOVAPSrr,      X86::MOVSSrm | TB_NOT_REVERSABLE , 0 },
 366     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 367     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 368     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 369     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 370     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 371     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 372     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 373     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 374     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 375     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 376     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 377     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 378     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 379     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 380     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm, 0 },
 381     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm, 0 },
 382     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 383     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 384     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 385     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 386     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 387     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 388     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 389     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 390     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm, 16 },
 391     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm, 16 },
 392     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 393     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 394     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 395     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 396     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 397     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 398     { X86::MOV16rr,         X86::MOV16rm, 0 },
 399     { X86::MOV32rr,         X86::MOV32rm, 0 },
 400     { X86::MOV64rr,         X86::MOV64rm, 0 },
 401     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 402     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 403     { X86::MOV8rr,          X86::MOV8rm, 0 },
 404     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 405     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 406     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 407     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 408     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 409     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 410     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 411     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 412     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 413     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 414     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 415     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 416     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 417     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 418     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 419     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 420     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 421     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 422     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 423     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 424     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 425     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 426     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 427     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 428     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 429     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 430     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 431     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 432     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 433     { X86::RCPPSr,          X86::RCPPSm, 16 },
 434     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 435     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 436     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 437     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 438     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 439     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 440     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 441     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 442     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 443     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 444     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 445     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 446     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 447     { X86::TEST16rr,        X86::TEST16rm, 0 },
 448     { X86::TEST32rr,        X86::TEST32rm, 0 },
 449     { X86::TEST64rr,        X86::TEST64rm, 0 },
 450     { X86::TEST8rr,         X86::TEST8rm, 0 },
 451     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 452     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 453     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 454   };
 455
 456   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 457     unsigned RegOp = OpTbl1[i][0];
 458     unsigned MemOp = OpTbl1[i][1] & ~TB_FLAGS;
 459     unsigned Align = OpTbl1[i][2];
 460     assert(!RegOp2MemOpTable1.count(RegOp) && "Duplicate entries");
 461     RegOp2MemOpTable1[RegOp] = std::make_pair(MemOp, Align);
 462
 463     // If this is not a reversible operation (because there is a many->one)
 464     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 465     if (OpTbl1[i][1] & TB_NOT_REVERSABLE)
 466       continue;
 467
 468     // Index 1, folded load
 469     unsigned AuxInfo = 1 | (1 << 4);
 470     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicate entries");
 471     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 472   }
 473
 474   static const unsigned OpTbl2[][3] = {
 475     { X86::ADC32rr,         X86::ADC32rm, 0 },
 476     { X86::ADC64rr,         X86::ADC64rm, 0 },
 477     { X86::ADD16rr,         X86::ADD16rm, 0 },
 478     { X86::ADD16rr_DB,      X86::ADD16rm | TB_NOT_REVERSABLE, 0 },
 479     { X86::ADD32rr,         X86::ADD32rm, 0 },
 480     { X86::ADD32rr_DB,      X86::ADD32rm | TB_NOT_REVERSABLE, 0 },
 481     { X86::ADD64rr,         X86::ADD64rm, 0 },
 482     { X86::ADD64rr_DB,      X86::ADD64rm | TB_NOT_REVERSABLE, 0 },
 483     { X86::ADD8rr,          X86::ADD8rm, 0 },
 484     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 485     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 486     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 487     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 488     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 489     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 490     { X86::AND16rr,         X86::AND16rm, 0 },
 491     { X86::AND32rr,         X86::AND32rm, 0 },
 492     { X86::AND64rr,         X86::AND64rm, 0 },
 493     { X86::AND8rr,          X86::AND8rm, 0 },
 494     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 495     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 496     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 497     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 498     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 499     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 500     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 501     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 502     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 503     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 504     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 505     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 506     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 507     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 508     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 509     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 510     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 511     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 512     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 513     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 514     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 515     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 516     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 517     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 518     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 519     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 520     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 521     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 522     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 523     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 524     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 525     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 526     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 527     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 528     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 529     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 530     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 531     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 532     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 533     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 534     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 535     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 536     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 537     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 538     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 539     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 540     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 541     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 542     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 543     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 544     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 545     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 546     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 547     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 548     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 549     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 550     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 551     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 552     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 553     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 554     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 555     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 556     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 557     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 558     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 559     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 560     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 561     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 562     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 563     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 564     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 565     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 566     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 567     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 568     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 569     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 570     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 571     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 572     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 573     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 574     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 575     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 576     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 577     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 578     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 579     { X86::MINPDrr,         X86::MINPDrm, 16 },
 580     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 581     { X86::MINPSrr,         X86::MINPSrm, 16 },
 582     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 583     { X86::MINSDrr,         X86::MINSDrm, 0 },
 584     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 585     { X86::MINSSrr,         X86::MINSSrm, 0 },
 586     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 587     { X86::MULPDrr,         X86::MULPDrm, 16 },
 588     { X86::MULPSrr,         X86::MULPSrm, 16 },
 589     { X86::MULSDrr,         X86::MULSDrm, 0 },
 590     { X86::MULSSrr,         X86::MULSSrm, 0 },
 591     { X86::OR16rr,          X86::OR16rm, 0 },
 592     { X86::OR32rr,          X86::OR32rm, 0 },
 593     { X86::OR64rr,          X86::OR64rm, 0 },
 594     { X86::OR8rr,           X86::OR8rm, 0 },
 595     { X86::ORPDrr,          X86::ORPDrm, 16 },
 596     { X86::ORPSrr,          X86::ORPSrm, 16 },
 597     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 598     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 599     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 600     { X86::PADDBrr,         X86::PADDBrm, 16 },
 601     { X86::PADDDrr,         X86::PADDDrm, 16 },
 602     { X86::PADDQrr,         X86::PADDQrm, 16 },
 603     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 604     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 605     { X86::PADDWrr,         X86::PADDWrm, 16 },
 606     { X86::PANDNrr,         X86::PANDNrm, 16 },
 607     { X86::PANDrr,          X86::PANDrm, 16 },
 608     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 609     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 610     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 611     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 612     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 613     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 614     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 615     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 616     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 617     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 618     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 619     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 620     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 621     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 622     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 623     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 624     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 625     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 626     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 627     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 628     { X86::PORrr,           X86::PORrm, 16 },
 629     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 630     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 631     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 632     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 633     { X86::PSRADrr,         X86::PSRADrm, 16 },
 634     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 635     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 636     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 637     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 638     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 639     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 640     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 641     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 642     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 643     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 644     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 645     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 646     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 647     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 648     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 649     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 650     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 651     { X86::PXORrr,          X86::PXORrm, 16 },
 652     { X86::SBB32rr,         X86::SBB32rm, 0 },
 653     { X86::SBB64rr,         X86::SBB64rm, 0 },
 654     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 655     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 656     { X86::SUB16rr,         X86::SUB16rm, 0 },
 657     { X86::SUB32rr,         X86::SUB32rm, 0 },
 658     { X86::SUB64rr,         X86::SUB64rm, 0 },
 659     { X86::SUB8rr,          X86::SUB8rm, 0 },
 660     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 661     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 662     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 663     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 664     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 665     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 666     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 667     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 668     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 669     { X86::XOR16rr,         X86::XOR16rm, 0 },
 670     { X86::XOR32rr,         X86::XOR32rm, 0 },
 671     { X86::XOR64rr,         X86::XOR64rm, 0 },
 672     { X86::XOR8rr,          X86::XOR8rm, 0 },
 673     { X86::XORPDrr,         X86::XORPDrm, 16 },
 674     { X86::XORPSrr,         X86::XORPSrm, 16 }
 675   };
 676
 677   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 678     unsigned RegOp = OpTbl2[i][0];
 679     unsigned MemOp = OpTbl2[i][1] & ~TB_FLAGS;
 680     unsigned Align = OpTbl2[i][2];
 681
 682     assert(!RegOp2MemOpTable2.count(RegOp) && "Duplicate entry!");
 683     RegOp2MemOpTable2[RegOp] = std::make_pair(MemOp, Align);
 684
 685     // If this is not a reversible operation (because there is a many->one)
 686     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 687     if (OpTbl2[i][1] & TB_NOT_REVERSABLE)
 688       continue;
 689
 690     // Index 2, folded load
 691     unsigned AuxInfo = 2 | (1 << 4);
 692     assert(!MemOp2RegOpTable.count(MemOp) &&
 693            "Duplicated entries in unfolding maps?");
 694     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 695   }
 696 }
 697
 698 bool
 699 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 700                                     unsigned &SrcReg, unsigned &DstReg,
 701                                     unsigned &SubIdx) const {
 702   switch (MI.getOpcode()) {
 703   default: break;
 704   case X86::MOVSX16rr8:
 705   case X86::MOVZX16rr8:
 706   case X86::MOVSX32rr8:
 707   case X86::MOVZX32rr8:
 708   case X86::MOVSX64rr8:
 709   case X86::MOVZX64rr8:
 710     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 711       // It's not always legal to reference the low 8-bit of the larger
 712       // register in 32-bit mode.
 713       return false;
 714   case X86::MOVSX32rr16:
 715   case X86::MOVZX32rr16:
 716   case X86::MOVSX64rr16:
 717   case X86::MOVZX64rr16:
 718   case X86::MOVSX64rr32:
 719   case X86::MOVZX64rr32: {
 720     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 721       // Be conservative.
 722       return false;
 723     SrcReg = MI.getOperand(1).getReg();
 724     DstReg = MI.getOperand(0).getReg();
 725     switch (MI.getOpcode()) {
 726     default:
 727       llvm_unreachable(0);
 728       break;
 729     case X86::MOVSX16rr8:
 730     case X86::MOVZX16rr8:
 731     case X86::MOVSX32rr8:
 732     case X86::MOVZX32rr8:
 733     case X86::MOVSX64rr8:
 734     case X86::MOVZX64rr8:
 735       SubIdx = X86::sub_8bit;
 736       break;
 737     case X86::MOVSX32rr16:
 738     case X86::MOVZX32rr16:
 739     case X86::MOVSX64rr16:
 740     case X86::MOVZX64rr16:
 741       SubIdx = X86::sub_16bit;
 742       break;
 743     case X86::MOVSX64rr32:
 744     case X86::MOVZX64rr32:
 745       SubIdx = X86::sub_32bit;
 746       break;
 747     }
 748     return true;
 749   }
 750   }
 751   return false;
 752 }
 753
 754 /// isFrameOperand - Return true and the FrameIndex if the specified
 755 /// operand and follow operands form a reference to the stack frame.
 756 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 757                                   int &FrameIndex) const {
 758   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 759       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 760       MI->getOperand(Op+1).getImm() == 1 &&
 761       MI->getOperand(Op+2).getReg() == 0 &&
 762       MI->getOperand(Op+3).getImm() == 0) {
 763     FrameIndex = MI->getOperand(Op).getIndex();
 764     return true;
 765   }
 766   return false;
 767 }
 768
 769 static bool isFrameLoadOpcode(int Opcode) {
 770   switch (Opcode) {
 771   default: break;
 772   case X86::MOV8rm:
 773   case X86::MOV16rm:
 774   case X86::MOV32rm:
 775   case X86::MOV64rm:
 776   case X86::LD_Fp64m:
 777   case X86::MOVSSrm:
 778   case X86::MOVSDrm:
 779   case X86::MOVAPSrm:
 780   case X86::MOVAPDrm:
 781   case X86::MOVDQArm:
 782   case X86::MMX_MOVD64rm:
 783   case X86::MMX_MOVQ64rm:
 784     return true;
 785     break;
 786   }
 787   return false;
 788 }
 789
 790 static bool isFrameStoreOpcode(int Opcode) {
 791   switch (Opcode) {
 792   default: break;
 793   case X86::MOV8mr:
 794   case X86::MOV16mr:
 795   case X86::MOV32mr:
 796   case X86::MOV64mr:
 797   case X86::ST_FpP64m:
 798   case X86::MOVSSmr:
 799   case X86::MOVSDmr:
 800   case X86::MOVAPSmr:
 801   case X86::MOVAPDmr:
 802   case X86::MOVDQAmr:
 803   case X86::MMX_MOVD64mr:
 804   case X86::MMX_MOVQ64mr:
 805   case X86::MMX_MOVNTQmr:
 806     return true;
 807   }
 808   return false;
 809 }
 810
 811 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 812                                            int &FrameIndex) const {
 813   if (isFrameLoadOpcode(MI->getOpcode()))
 814     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
 815       return MI->getOperand(0).getReg();
 816   return 0;
 817 }
 818
 819 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 820                                                  int &FrameIndex) const {
 821   if (isFrameLoadOpcode(MI->getOpcode())) {
 822     unsigned Reg;
 823     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 824       return Reg;
 825     // Check for post-frame index elimination operations
 826     const MachineMemOperand *Dummy;
 827     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 828   }
 829   return 0;
 830 }
 831
 832 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 833                                         const MachineMemOperand *&MMO,
 834                                         int &FrameIndex) const {
 835   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 836          oe = MI->memoperands_end();
 837        o != oe;
 838        ++o) {
 839     if ((*o)->isLoad() && (*o)->getValue())
 840       if (const FixedStackPseudoSourceValue *Value =
 841           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 842         FrameIndex = Value->getFrameIndex();
 843         MMO = *o;
 844         return true;
 845       }
 846   }
 847   return false;
 848 }
 849
 850 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 851                                           int &FrameIndex) const {
 852   if (isFrameStoreOpcode(MI->getOpcode()))
 853     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
 854         isFrameOperand(MI, 0, FrameIndex))
 855       return MI->getOperand(X86::AddrNumOperands).getReg();
 856   return 0;
 857 }
 858
 859 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 860                                                 int &FrameIndex) const {
 861   if (isFrameStoreOpcode(MI->getOpcode())) {
 862     unsigned Reg;
 863     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 864       return Reg;
 865     // Check for post-frame index elimination operations
 866     const MachineMemOperand *Dummy;
 867     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 868   }
 869   return 0;
 870 }
 871
 872 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 873                                        const MachineMemOperand *&MMO,
 874                                        int &FrameIndex) const {
 875   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 876          oe = MI->memoperands_end();
 877        o != oe;
 878        ++o) {
 879     if ((*o)->isStore() && (*o)->getValue())
 880       if (const FixedStackPseudoSourceValue *Value =
 881           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 882         FrameIndex = Value->getFrameIndex();
 883         MMO = *o;
 884         return true;
 885       }
 886   }
 887   return false;
 888 }
 889
 890 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 891 /// X86::MOVPC32r.
 892 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 893   bool isPICBase = false;
 894   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 895          E = MRI.def_end(); I != E; ++I) {
 896     MachineInstr *DefMI = I.getOperand().getParent();
 897     if (DefMI->getOpcode() != X86::MOVPC32r)
 898       return false;
 899     assert(!isPICBase && "More than one PIC base?");
 900     isPICBase = true;
 901   }
 902   return isPICBase;
 903 }
 904
 905 bool
 906 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 907                                                 AliasAnalysis *AA) const {
 908   switch (MI->getOpcode()) {
 909   default: break;
 910     case X86::MOV8rm:
 911     case X86::MOV16rm:
 912     case X86::MOV32rm:
 913     case X86::MOV64rm:
 914     case X86::LD_Fp64m:
 915     case X86::MOVSSrm:
 916     case X86::MOVSDrm:
 917     case X86::MOVAPSrm:
 918     case X86::MOVUPSrm:
 919     case X86::MOVAPDrm:
 920     case X86::MOVDQArm:
 921     case X86::MMX_MOVD64rm:
 922     case X86::MMX_MOVQ64rm:
 923     case X86::FsMOVAPSrm:
 924     case X86::FsMOVAPDrm: {
 925       // Loads from constant pools are trivially rematerializable.
 926       if (MI->getOperand(1).isReg() &&
 927           MI->getOperand(2).isImm() &&
 928           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 929           MI->isInvariantLoad(AA)) {
 930         unsigned BaseReg = MI->getOperand(1).getReg();
 931         if (BaseReg == 0 || BaseReg == X86::RIP)
 932           return true;
 933         // Allow re-materialization of PIC load.
 934         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 935           return false;
 936         const MachineFunction &MF = *MI->getParent()->getParent();
 937         const MachineRegisterInfo &MRI = MF.getRegInfo();
 938         bool isPICBase = false;
 939         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 940                E = MRI.def_end(); I != E; ++I) {
 941           MachineInstr *DefMI = I.getOperand().getParent();
 942           if (DefMI->getOpcode() != X86::MOVPC32r)
 943             return false;
 944           assert(!isPICBase && "More than one PIC base?");
 945           isPICBase = true;
 946         }
 947         return isPICBase;
 948       }
 949       return false;
 950     }
 951
 952      case X86::LEA32r:
 953      case X86::LEA64r: {
 954        if (MI->getOperand(2).isImm() &&
 955            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 956            !MI->getOperand(4).isReg()) {
 957          // lea fi#, lea GV, etc. are all rematerializable.
 958          if (!MI->getOperand(1).isReg())
 959            return true;
 960          unsigned BaseReg = MI->getOperand(1).getReg();
 961          if (BaseReg == 0)
 962            return true;
 963          // Allow re-materialization of lea PICBase + x.
 964          const MachineFunction &MF = *MI->getParent()->getParent();
 965          const MachineRegisterInfo &MRI = MF.getRegInfo();
 966          return regIsPICBase(BaseReg, MRI);
 967        }
 968        return false;
 969      }
 970   }
 971
 972   // All other instructions marked M_REMATERIALIZABLE are always trivially
 973   // rematerializable.
 974   return true;
 975 }
 976
 977 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 978 /// would clobber the EFLAGS condition register. Note the result may be
 979 /// conservative. If it cannot definitely determine the safety after visiting
 980 /// a few instructions in each direction it assumes it's not safe.
 981 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 982                                   MachineBasicBlock::iterator I) {
 983   MachineBasicBlock::iterator E = MBB.end();
 984
 985   // It's always safe to clobber EFLAGS at the end of a block.
 986   if (I == E)
 987     return true;
 988
 989   // For compile time consideration, if we are not able to determine the
 990   // safety after visiting 4 instructions in each direction, we will assume
 991   // it's not safe.
 992   MachineBasicBlock::iterator Iter = I;
 993   for (unsigned i = 0; i < 4; ++i) {
 994     bool SeenDef = false;
 995     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 996       MachineOperand &MO = Iter->getOperand(j);
 997       if (!MO.isReg())
 998         continue;
 999       if (MO.getReg() == X86::EFLAGS) {
1000         if (MO.isUse())
1001           return false;
1002         SeenDef = true;
1003       }
1004     }
1005
1006     if (SeenDef)
1007       // This instruction defines EFLAGS, no need to look any further.
1008       return true;
1009     ++Iter;
1010     // Skip over DBG_VALUE.
1011     while (Iter != E && Iter->isDebugValue())
1012       ++Iter;
1013
1014     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1015     if (Iter == E)
1016       return true;
1017   }
1018
1019   MachineBasicBlock::iterator B = MBB.begin();
1020   Iter = I;
1021   for (unsigned i = 0; i < 4; ++i) {
1022     // If we make it to the beginning of the block, it's safe to clobber
1023     // EFLAGS iff EFLAGS is not live-in.
1024     if (Iter == B)
1025       return !MBB.isLiveIn(X86::EFLAGS);
1026
1027     --Iter;
1028     // Skip over DBG_VALUE.
1029     while (Iter != B && Iter->isDebugValue())
1030       --Iter;
1031
1032     bool SawKill = false;
1033     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1034       MachineOperand &MO = Iter->getOperand(j);
1035       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1036         if (MO.isDef()) return MO.isDead();
1037         if (MO.isKill()) SawKill = true;
1038       }
1039     }
1040
1041     if (SawKill)
1042       // This instruction kills EFLAGS and doesn't redefine it, so
1043       // there's no need to look further.
1044       return true;
1045   }
1046
1047   // Conservative answer.
1048   return false;
1049 }
1050
1051 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1052                                  MachineBasicBlock::iterator I,
1053                                  unsigned DestReg, unsigned SubIdx,
1054                                  const MachineInstr *Orig,
1055                                  const TargetRegisterInfo &TRI) const {
1056   DebugLoc DL = Orig->getDebugLoc();
1057
1058   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1059   // Re-materialize them as movri instructions to avoid side effects.
1060   bool Clone = true;
1061   unsigned Opc = Orig->getOpcode();
1062   switch (Opc) {
1063   default: break;
1064   case X86::MOV8r0:
1065   case X86::MOV16r0:
1066   case X86::MOV32r0:
1067   case X86::MOV64r0: {
1068     if (!isSafeToClobberEFLAGS(MBB, I)) {
1069       switch (Opc) {
1070       default: break;
1071       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1072       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1073       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1074       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1075       }
1076       Clone = false;
1077     }
1078     break;
1079   }
1080   }
1081
1082   if (Clone) {
1083     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1084     MBB.insert(I, MI);
1085   } else {
1086     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1087   }
1088
1089   MachineInstr *NewMI = prior(I);
1090   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1091 }
1092
1093 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1094 /// is not marked dead.
1095 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1096   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1097     MachineOperand &MO = MI->getOperand(i);
1098     if (MO.isReg() && MO.isDef() &&
1099         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1100       return true;
1101     }
1102   }
1103   return false;
1104 }
1105
1106 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1107 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1108 /// to a 32-bit superregister and then truncating back down to a 16-bit
1109 /// subregister.
1110 MachineInstr *
1111 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1112                                            MachineFunction::iterator &MFI,
1113                                            MachineBasicBlock::iterator &MBBI,
1114                                            LiveVariables *LV) const {
1115   MachineInstr *MI = MBBI;
1116   unsigned Dest = MI->getOperand(0).getReg();
1117   unsigned Src = MI->getOperand(1).getReg();
1118   bool isDead = MI->getOperand(0).isDead();
1119   bool isKill = MI->getOperand(1).isKill();
1120
1121   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1122     ? X86::LEA64_32r : X86::LEA32r;
1123   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1124   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1125   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1126
1127   // Build and insert into an implicit UNDEF value. This is OK because
1128   // well be shifting and then extracting the lower 16-bits.
1129   // This has the potential to cause partial register stall. e.g.
1130   //   movw    (%rbp,%rcx,2), %dx
1131   //   leal    -65(%rdx), %esi
1132   // But testing has shown this *does* help performance in 64-bit mode (at
1133   // least on modern x86 machines).
1134   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1135   MachineInstr *InsMI =
1136     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1137     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1138     .addReg(Src, getKillRegState(isKill));
1139
1140   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1141                                     get(Opc), leaOutReg);
1142   switch (MIOpc) {
1143   default:
1144     llvm_unreachable(0);
1145     break;
1146   case X86::SHL16ri: {
1147     unsigned ShAmt = MI->getOperand(2).getImm();
1148     MIB.addReg(0).addImm(1 << ShAmt)
1149        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1150     break;
1151   }
1152   case X86::INC16r:
1153   case X86::INC64_16r:
1154     addRegOffset(MIB, leaInReg, true, 1);
1155     break;
1156   case X86::DEC16r:
1157   case X86::DEC64_16r:
1158     addRegOffset(MIB, leaInReg, true, -1);
1159     break;
1160   case X86::ADD16ri:
1161   case X86::ADD16ri8:
1162   case X86::ADD16ri_DB:
1163   case X86::ADD16ri8_DB:
1164     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1165     break;
1166   case X86::ADD16rr:
1167   case X86::ADD16rr_DB: {
1168     unsigned Src2 = MI->getOperand(2).getReg();
1169     bool isKill2 = MI->getOperand(2).isKill();
1170     unsigned leaInReg2 = 0;
1171     MachineInstr *InsMI2 = 0;
1172     if (Src == Src2) {
1173       // ADD16rr %reg1028<kill>, %reg1028
1174       // just a single insert_subreg.
1175       addRegReg(MIB, leaInReg, true, leaInReg, false);
1176     } else {
1177       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1178       // Build and insert into an implicit UNDEF value. This is OK because
1179       // well be shifting and then extracting the lower 16-bits.
1180       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1181       InsMI2 =
1182         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1183         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1184         .addReg(Src2, getKillRegState(isKill2));
1185       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1186     }
1187     if (LV && isKill2 && InsMI2)
1188       LV->replaceKillInstruction(Src2, MI, InsMI2);
1189     break;
1190   }
1191   }
1192
1193   MachineInstr *NewMI = MIB;
1194   MachineInstr *ExtMI =
1195     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1196     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1197     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1198
1199   if (LV) {
1200     // Update live variables
1201     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1202     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1203     if (isKill)
1204       LV->replaceKillInstruction(Src, MI, InsMI);
1205     if (isDead)
1206       LV->replaceKillInstruction(Dest, MI, ExtMI);
1207   }
1208
1209   return ExtMI;
1210 }
1211
1212 /// convertToThreeAddress - This method must be implemented by targets that
1213 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1214 /// may be able to convert a two-address instruction into a true
1215 /// three-address instruction on demand.  This allows the X86 target (for
1216 /// example) to convert ADD and SHL instructions into LEA instructions if they
1217 /// would require register copies due to two-addressness.
1218 ///
1219 /// This method returns a null pointer if the transformation cannot be
1220 /// performed, otherwise it returns the new instruction.
1221 ///
1222 MachineInstr *
1223 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1224                                     MachineBasicBlock::iterator &MBBI,
1225                                     LiveVariables *LV) const {
1226   MachineInstr *MI = MBBI;
1227   MachineFunction &MF = *MI->getParent()->getParent();
1228   // All instructions input are two-addr instructions.  Get the known operands.
1229   unsigned Dest = MI->getOperand(0).getReg();
1230   unsigned Src = MI->getOperand(1).getReg();
1231   bool isDead = MI->getOperand(0).isDead();
1232   bool isKill = MI->getOperand(1).isKill();
1233
1234   MachineInstr *NewMI = NULL;
1235   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1236   // we have better subtarget support, enable the 16-bit LEA generation here.
1237   // 16-bit LEA is also slow on Core2.
1238   bool DisableLEA16 = true;
1239   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1240
1241   unsigned MIOpc = MI->getOpcode();
1242   switch (MIOpc) {
1243   case X86::SHUFPSrri: {
1244     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1245     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1246
1247     unsigned B = MI->getOperand(1).getReg();
1248     unsigned C = MI->getOperand(2).getReg();
1249     if (B != C) return 0;
1250     unsigned A = MI->getOperand(0).getReg();
1251     unsigned M = MI->getOperand(3).getImm();
1252     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1253       .addReg(A, RegState::Define | getDeadRegState(isDead))
1254       .addReg(B, getKillRegState(isKill)).addImm(M);
1255     break;
1256   }
1257   case X86::SHL64ri: {
1258     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1259     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1260     // the flags produced by a shift yet, so this is safe.
1261     unsigned ShAmt = MI->getOperand(2).getImm();
1262     if (ShAmt == 0 || ShAmt >= 4) return 0;
1263
1264     // LEA can't handle RSP.
1265     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1266         !MF.getRegInfo().constrainRegClass(Src, &X86::GR64_NOSPRegClass))
1267       return 0;
1268
1269     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1270       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1271       .addReg(0).addImm(1 << ShAmt)
1272       .addReg(Src, getKillRegState(isKill))
1273       .addImm(0).addReg(0);
1274     break;
1275   }
1276   case X86::SHL32ri: {
1277     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1278     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1279     // the flags produced by a shift yet, so this is safe.
1280     unsigned ShAmt = MI->getOperand(2).getImm();
1281     if (ShAmt == 0 || ShAmt >= 4) return 0;
1282
1283     // LEA can't handle ESP.
1284     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1285         !MF.getRegInfo().constrainRegClass(Src, &X86::GR32_NOSPRegClass))
1286       return 0;
1287
1288     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1289     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1290       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1291       .addReg(0).addImm(1 << ShAmt)
1292       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1293     break;
1294   }
1295   case X86::SHL16ri: {
1296     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1297     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1298     // the flags produced by a shift yet, so this is safe.
1299     unsigned ShAmt = MI->getOperand(2).getImm();
1300     if (ShAmt == 0 || ShAmt >= 4) return 0;
1301
1302     if (DisableLEA16)
1303       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1304     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1305       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1306       .addReg(0).addImm(1 << ShAmt)
1307       .addReg(Src, getKillRegState(isKill))
1308       .addImm(0).addReg(0);
1309     break;
1310   }
1311   default: {
1312     // The following opcodes also sets the condition code register(s). Only
1313     // convert them to equivalent lea if the condition code register def's
1314     // are dead!
1315     if (hasLiveCondCodeDef(MI))
1316       return 0;
1317
1318     switch (MIOpc) {
1319     default: return 0;
1320     case X86::INC64r:
1321     case X86::INC32r:
1322     case X86::INC64_32r: {
1323       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1324       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1325         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1326
1327       // LEA can't handle RSP.
1328       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1329           !MF.getRegInfo().constrainRegClass(Src,
1330                             MIOpc == X86::INC64r ? X86::GR64_NOSPRegisterClass :
1331                                                    X86::GR32_NOSPRegisterClass))
1332         return 0;
1333
1334       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1335                               .addReg(Dest, RegState::Define |
1336                                       getDeadRegState(isDead)),
1337                               Src, isKill, 1);
1338       break;
1339     }
1340     case X86::INC16r:
1341     case X86::INC64_16r:
1342       if (DisableLEA16)
1343         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1344       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1345       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1346                            .addReg(Dest, RegState::Define |
1347                                    getDeadRegState(isDead)),
1348                            Src, isKill, 1);
1349       break;
1350     case X86::DEC64r:
1351     case X86::DEC32r:
1352     case X86::DEC64_32r: {
1353       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1354       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1355         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1356       // LEA can't handle RSP.
1357       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1358           !MF.getRegInfo().constrainRegClass(Src,
1359                             MIOpc == X86::DEC64r ? X86::GR64_NOSPRegisterClass :
1360                                                    X86::GR32_NOSPRegisterClass))
1361         return 0;
1362
1363       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1364                               .addReg(Dest, RegState::Define |
1365                                       getDeadRegState(isDead)),
1366                               Src, isKill, -1);
1367       break;
1368     }
1369     case X86::DEC16r:
1370     case X86::DEC64_16r:
1371       if (DisableLEA16)
1372         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1373       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1374       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1375                            .addReg(Dest, RegState::Define |
1376                                    getDeadRegState(isDead)),
1377                            Src, isKill, -1);
1378       break;
1379     case X86::ADD64rr:
1380     case X86::ADD64rr_DB:
1381     case X86::ADD32rr:
1382     case X86::ADD32rr_DB: {
1383       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1384       unsigned Opc;
1385       TargetRegisterClass *RC;
1386       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB) {
1387         Opc = X86::LEA64r;
1388         RC = X86::GR64_NOSPRegisterClass;
1389       } else {
1390         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1391         RC = X86::GR32_NOSPRegisterClass;
1392       }
1393
1394
1395       unsigned Src2 = MI->getOperand(2).getReg();
1396       bool isKill2 = MI->getOperand(2).isKill();
1397
1398       // LEA can't handle RSP.
1399       if (TargetRegisterInfo::isVirtualRegister(Src2) &&
1400           !MF.getRegInfo().constrainRegClass(Src2, RC))
1401         return 0;
1402
1403       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1404                         .addReg(Dest, RegState::Define |
1405                                 getDeadRegState(isDead)),
1406                         Src, isKill, Src2, isKill2);
1407       if (LV && isKill2)
1408         LV->replaceKillInstruction(Src2, MI, NewMI);
1409       break;
1410     }
1411     case X86::ADD16rr:
1412     case X86::ADD16rr_DB: {
1413       if (DisableLEA16)
1414         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1415       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1416       unsigned Src2 = MI->getOperand(2).getReg();
1417       bool isKill2 = MI->getOperand(2).isKill();
1418       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1419                         .addReg(Dest, RegState::Define |
1420                                 getDeadRegState(isDead)),
1421                         Src, isKill, Src2, isKill2);
1422       if (LV && isKill2)
1423         LV->replaceKillInstruction(Src2, MI, NewMI);
1424       break;
1425     }
1426     case X86::ADD64ri32:
1427     case X86::ADD64ri8:
1428     case X86::ADD64ri32_DB:
1429     case X86::ADD64ri8_DB:
1430       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1431       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1432                               .addReg(Dest, RegState::Define |
1433                                       getDeadRegState(isDead)),
1434                               Src, isKill, MI->getOperand(2).getImm());
1435       break;
1436     case X86::ADD32ri:
1437     case X86::ADD32ri8:
1438     case X86::ADD32ri_DB:
1439     case X86::ADD32ri8_DB: {
1440       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1441       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1442       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1443                               .addReg(Dest, RegState::Define |
1444                                       getDeadRegState(isDead)),
1445                                 Src, isKill, MI->getOperand(2).getImm());
1446       break;
1447     }
1448     case X86::ADD16ri:
1449     case X86::ADD16ri8:
1450     case X86::ADD16ri_DB:
1451     case X86::ADD16ri8_DB:
1452       if (DisableLEA16)
1453         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1454       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1455       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1456                               .addReg(Dest, RegState::Define |
1457                                       getDeadRegState(isDead)),
1458                               Src, isKill, MI->getOperand(2).getImm());
1459       break;
1460     }
1461   }
1462   }
1463
1464   if (!NewMI) return 0;
1465
1466   if (LV) {  // Update live variables
1467     if (isKill)
1468       LV->replaceKillInstruction(Src, MI, NewMI);
1469     if (isDead)
1470       LV->replaceKillInstruction(Dest, MI, NewMI);
1471   }
1472
1473   MFI->insert(MBBI, NewMI);          // Insert the new inst
1474   return NewMI;
1475 }
1476
1477 /// commuteInstruction - We have a few instructions that must be hacked on to
1478 /// commute them.
1479 ///
1480 MachineInstr *
1481 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1482   switch (MI->getOpcode()) {
1483   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1484   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1485   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1486   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1487   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1488   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1489     unsigned Opc;
1490     unsigned Size;
1491     switch (MI->getOpcode()) {
1492     default: llvm_unreachable("Unreachable!");
1493     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1494     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1495     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1496     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1497     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1498     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1499     }
1500     unsigned Amt = MI->getOperand(3).getImm();
1501     if (NewMI) {
1502       MachineFunction &MF = *MI->getParent()->getParent();
1503       MI = MF.CloneMachineInstr(MI);
1504       NewMI = false;
1505     }
1506     MI->setDesc(get(Opc));
1507     MI->getOperand(3).setImm(Size-Amt);
1508     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1509   }
1510   case X86::CMOVB16rr:
1511   case X86::CMOVB32rr:
1512   case X86::CMOVB64rr:
1513   case X86::CMOVAE16rr:
1514   case X86::CMOVAE32rr:
1515   case X86::CMOVAE64rr:
1516   case X86::CMOVE16rr:
1517   case X86::CMOVE32rr:
1518   case X86::CMOVE64rr:
1519   case X86::CMOVNE16rr:
1520   case X86::CMOVNE32rr:
1521   case X86::CMOVNE64rr:
1522   case X86::CMOVBE16rr:
1523   case X86::CMOVBE32rr:
1524   case X86::CMOVBE64rr:
1525   case X86::CMOVA16rr:
1526   case X86::CMOVA32rr:
1527   case X86::CMOVA64rr:
1528   case X86::CMOVL16rr:
1529   case X86::CMOVL32rr:
1530   case X86::CMOVL64rr:
1531   case X86::CMOVGE16rr:
1532   case X86::CMOVGE32rr:
1533   case X86::CMOVGE64rr:
1534   case X86::CMOVLE16rr:
1535   case X86::CMOVLE32rr:
1536   case X86::CMOVLE64rr:
1537   case X86::CMOVG16rr:
1538   case X86::CMOVG32rr:
1539   case X86::CMOVG64rr:
1540   case X86::CMOVS16rr:
1541   case X86::CMOVS32rr:
1542   case X86::CMOVS64rr:
1543   case X86::CMOVNS16rr:
1544   case X86::CMOVNS32rr:
1545   case X86::CMOVNS64rr:
1546   case X86::CMOVP16rr:
1547   case X86::CMOVP32rr:
1548   case X86::CMOVP64rr:
1549   case X86::CMOVNP16rr:
1550   case X86::CMOVNP32rr:
1551   case X86::CMOVNP64rr:
1552   case X86::CMOVO16rr:
1553   case X86::CMOVO32rr:
1554   case X86::CMOVO64rr:
1555   case X86::CMOVNO16rr:
1556   case X86::CMOVNO32rr:
1557   case X86::CMOVNO64rr: {
1558     unsigned Opc = 0;
1559     switch (MI->getOpcode()) {
1560     default: break;
1561     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1562     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1563     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1564     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1565     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1566     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1567     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1568     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1569     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1570     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1571     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1572     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1573     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1574     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1575     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1576     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1577     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1578     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1579     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1580     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1581     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1582     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1583     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1584     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1585     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1586     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1587     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1588     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1589     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1590     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1591     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1592     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1593     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1594     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1595     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1596     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1597     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1598     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1599     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1600     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1601     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1602     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1603     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1604     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1605     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1606     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1607     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1608     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1609     }
1610     if (NewMI) {
1611       MachineFunction &MF = *MI->getParent()->getParent();
1612       MI = MF.CloneMachineInstr(MI);
1613       NewMI = false;
1614     }
1615     MI->setDesc(get(Opc));
1616     // Fallthrough intended.
1617   }
1618   default:
1619     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1620   }
1621 }
1622
1623 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1624   switch (BrOpc) {
1625   default: return X86::COND_INVALID;
1626   case X86::JE_4:  return X86::COND_E;
1627   case X86::JNE_4: return X86::COND_NE;
1628   case X86::JL_4:  return X86::COND_L;
1629   case X86::JLE_4: return X86::COND_LE;
1630   case X86::JG_4:  return X86::COND_G;
1631   case X86::JGE_4: return X86::COND_GE;
1632   case X86::JB_4:  return X86::COND_B;
1633   case X86::JBE_4: return X86::COND_BE;
1634   case X86::JA_4:  return X86::COND_A;
1635   case X86::JAE_4: return X86::COND_AE;
1636   case X86::JS_4:  return X86::COND_S;
1637   case X86::JNS_4: return X86::COND_NS;
1638   case X86::JP_4:  return X86::COND_P;
1639   case X86::JNP_4: return X86::COND_NP;
1640   case X86::JO_4:  return X86::COND_O;
1641   case X86::JNO_4: return X86::COND_NO;
1642   }
1643 }
1644
1645 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1646   switch (CC) {
1647   default: llvm_unreachable("Illegal condition code!");
1648   case X86::COND_E:  return X86::JE_4;
1649   case X86::COND_NE: return X86::JNE_4;
1650   case X86::COND_L:  return X86::JL_4;
1651   case X86::COND_LE: return X86::JLE_4;
1652   case X86::COND_G:  return X86::JG_4;
1653   case X86::COND_GE: return X86::JGE_4;
1654   case X86::COND_B:  return X86::JB_4;
1655   case X86::COND_BE: return X86::JBE_4;
1656   case X86::COND_A:  return X86::JA_4;
1657   case X86::COND_AE: return X86::JAE_4;
1658   case X86::COND_S:  return X86::JS_4;
1659   case X86::COND_NS: return X86::JNS_4;
1660   case X86::COND_P:  return X86::JP_4;
1661   case X86::COND_NP: return X86::JNP_4;
1662   case X86::COND_O:  return X86::JO_4;
1663   case X86::COND_NO: return X86::JNO_4;
1664   }
1665 }
1666
1667 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1668 /// e.g. turning COND_E to COND_NE.
1669 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1670   switch (CC) {
1671   default: llvm_unreachable("Illegal condition code!");
1672   case X86::COND_E:  return X86::COND_NE;
1673   case X86::COND_NE: return X86::COND_E;
1674   case X86::COND_L:  return X86::COND_GE;
1675   case X86::COND_LE: return X86::COND_G;
1676   case X86::COND_G:  return X86::COND_LE;
1677   case X86::COND_GE: return X86::COND_L;
1678   case X86::COND_B:  return X86::COND_AE;
1679   case X86::COND_BE: return X86::COND_A;
1680   case X86::COND_A:  return X86::COND_BE;
1681   case X86::COND_AE: return X86::COND_B;
1682   case X86::COND_S:  return X86::COND_NS;
1683   case X86::COND_NS: return X86::COND_S;
1684   case X86::COND_P:  return X86::COND_NP;
1685   case X86::COND_NP: return X86::COND_P;
1686   case X86::COND_O:  return X86::COND_NO;
1687   case X86::COND_NO: return X86::COND_O;
1688   }
1689 }
1690
1691 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1692   const TargetInstrDesc &TID = MI->getDesc();
1693   if (!TID.isTerminator()) return false;
1694
1695   // Conditional branch is a special case.
1696   if (TID.isBranch() && !TID.isBarrier())
1697     return true;
1698   if (!TID.isPredicable())
1699     return true;
1700   return !isPredicated(MI);
1701 }
1702
1703 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1704                                  MachineBasicBlock *&TBB,
1705                                  MachineBasicBlock *&FBB,
1706                                  SmallVectorImpl<MachineOperand> &Cond,
1707                                  bool AllowModify) const {
1708   // Start from the bottom of the block and work up, examining the
1709   // terminator instructions.
1710   MachineBasicBlock::iterator I = MBB.end();
1711   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1712   while (I != MBB.begin()) {
1713     --I;
1714     if (I->isDebugValue())
1715       continue;
1716
1717     // Working from the bottom, when we see a non-terminator instruction, we're
1718     // done.
1719     if (!isUnpredicatedTerminator(I))
1720       break;
1721
1722     // A terminator that isn't a branch can't easily be handled by this
1723     // analysis.
1724     if (!I->getDesc().isBranch())
1725       return true;
1726
1727     // Handle unconditional branches.
1728     if (I->getOpcode() == X86::JMP_4) {
1729       UnCondBrIter = I;
1730
1731       if (!AllowModify) {
1732         TBB = I->getOperand(0).getMBB();
1733         continue;
1734       }
1735
1736       // If the block has any instructions after a JMP, delete them.
1737       while (llvm::next(I) != MBB.end())
1738         llvm::next(I)->eraseFromParent();
1739
1740       Cond.clear();
1741       FBB = 0;
1742
1743       // Delete the JMP if it's equivalent to a fall-through.
1744       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1745         TBB = 0;
1746         I->eraseFromParent();
1747         I = MBB.end();
1748         UnCondBrIter = MBB.end();
1749         continue;
1750       }
1751
1752       // TBB is used to indicate the unconditional destination.
1753       TBB = I->getOperand(0).getMBB();
1754       continue;
1755     }
1756
1757     // Handle conditional branches.
1758     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1759     if (BranchCode == X86::COND_INVALID)
1760       return true;  // Can't handle indirect branch.
1761
1762     // Working from the bottom, handle the first conditional branch.
1763     if (Cond.empty()) {
1764       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1765       if (AllowModify && UnCondBrIter != MBB.end() &&
1766           MBB.isLayoutSuccessor(TargetBB)) {
1767         // If we can modify the code and it ends in something like:
1768         //
1769         //     jCC L1
1770         //     jmp L2
1771         //   L1:
1772         //     ...
1773         //   L2:
1774         //
1775         // Then we can change this to:
1776         //
1777         //     jnCC L2
1778         //   L1:
1779         //     ...
1780         //   L2:
1781         //
1782         // Which is a bit more efficient.
1783         // We conditionally jump to the fall-through block.
1784         BranchCode = GetOppositeBranchCondition(BranchCode);
1785         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1786         MachineBasicBlock::iterator OldInst = I;
1787
1788         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1789           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1790         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1791           .addMBB(TargetBB);
1792         MBB.addSuccessor(TargetBB);
1793
1794         OldInst->eraseFromParent();
1795         UnCondBrIter->eraseFromParent();
1796
1797         // Restart the analysis.
1798         UnCondBrIter = MBB.end();
1799         I = MBB.end();
1800         continue;
1801       }
1802
1803       FBB = TBB;
1804       TBB = I->getOperand(0).getMBB();
1805       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1806       continue;
1807     }
1808
1809     // Handle subsequent conditional branches. Only handle the case where all
1810     // conditional branches branch to the same destination and their condition
1811     // opcodes fit one of the special multi-branch idioms.
1812     assert(Cond.size() == 1);
1813     assert(TBB);
1814
1815     // Only handle the case where all conditional branches branch to the same
1816     // destination.
1817     if (TBB != I->getOperand(0).getMBB())
1818       return true;
1819
1820     // If the conditions are the same, we can leave them alone.
1821     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1822     if (OldBranchCode == BranchCode)
1823       continue;
1824
1825     // If they differ, see if they fit one of the known patterns. Theoretically,
1826     // we could handle more patterns here, but we shouldn't expect to see them
1827     // if instruction selection has done a reasonable job.
1828     if ((OldBranchCode == X86::COND_NP &&
1829          BranchCode == X86::COND_E) ||
1830         (OldBranchCode == X86::COND_E &&
1831          BranchCode == X86::COND_NP))
1832       BranchCode = X86::COND_NP_OR_E;
1833     else if ((OldBranchCode == X86::COND_P &&
1834               BranchCode == X86::COND_NE) ||
1835              (OldBranchCode == X86::COND_NE &&
1836               BranchCode == X86::COND_P))
1837       BranchCode = X86::COND_NE_OR_P;
1838     else
1839       return true;
1840
1841     // Update the MachineOperand.
1842     Cond[0].setImm(BranchCode);
1843   }
1844
1845   return false;
1846 }
1847
1848 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1849   MachineBasicBlock::iterator I = MBB.end();
1850   unsigned Count = 0;
1851
1852   while (I != MBB.begin()) {
1853     --I;
1854     if (I->isDebugValue())
1855       continue;
1856     if (I->getOpcode() != X86::JMP_4 &&
1857         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1858       break;
1859     // Remove the branch.
1860     I->eraseFromParent();
1861     I = MBB.end();
1862     ++Count;
1863   }
1864
1865   return Count;
1866 }
1867
1868 unsigned
1869 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1870                            MachineBasicBlock *FBB,
1871                            const SmallVectorImpl<MachineOperand> &Cond,
1872                            DebugLoc DL) const {
1873   // Shouldn't be a fall through.
1874   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1875   assert((Cond.size() == 1 || Cond.size() == 0) &&
1876          "X86 branch conditions have one component!");
1877
1878   if (Cond.empty()) {
1879     // Unconditional branch?
1880     assert(!FBB && "Unconditional branch with multiple successors!");
1881     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1882     return 1;
1883   }
1884
1885   // Conditional branch.
1886   unsigned Count = 0;
1887   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1888   switch (CC) {
1889   case X86::COND_NP_OR_E:
1890     // Synthesize NP_OR_E with two branches.
1891     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1892     ++Count;
1893     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1894     ++Count;
1895     break;
1896   case X86::COND_NE_OR_P:
1897     // Synthesize NE_OR_P with two branches.
1898     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1899     ++Count;
1900     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1901     ++Count;
1902     break;
1903   default: {
1904     unsigned Opc = GetCondBranchFromCond(CC);
1905     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1906     ++Count;
1907   }
1908   }
1909   if (FBB) {
1910     // Two-way Conditional branch. Insert the second branch.
1911     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1912     ++Count;
1913   }
1914   return Count;
1915 }
1916
1917 /// isHReg - Test if the given register is a physical h register.
1918 static bool isHReg(unsigned Reg) {
1919   return X86::GR8_ABCD_HRegClass.contains(Reg);
1920 }
1921
1922 // Try and copy between VR128/VR64 and GR64 registers.
1923 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg) {
1924   // SrcReg(VR128) -> DestReg(GR64)
1925   // SrcReg(VR64)  -> DestReg(GR64)
1926   // SrcReg(GR64)  -> DestReg(VR128)
1927   // SrcReg(GR64)  -> DestReg(VR64)
1928
1929   if (X86::GR64RegClass.contains(DestReg)) {
1930     if (X86::VR128RegClass.contains(SrcReg)) {
1931       // Copy from a VR128 register to a GR64 register.
1932       return X86::MOVPQIto64rr;
1933     } else if (X86::VR64RegClass.contains(SrcReg)) {
1934       // Copy from a VR64 register to a GR64 register.
1935       return X86::MOVSDto64rr;
1936     }
1937   } else if (X86::GR64RegClass.contains(SrcReg)) {
1938     // Copy from a GR64 register to a VR128 register.
1939     if (X86::VR128RegClass.contains(DestReg))
1940       return X86::MOV64toPQIrr;
1941     // Copy from a GR64 register to a VR64 register.
1942     else if (X86::VR64RegClass.contains(DestReg))
1943       return X86::MOV64toSDrr;
1944   }
1945
1946   return 0;
1947 }
1948
1949 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1950                                MachineBasicBlock::iterator MI, DebugLoc DL,
1951                                unsigned DestReg, unsigned SrcReg,
1952                                bool KillSrc) const {
1953   // First deal with the normal symmetric copies.
1954   unsigned Opc = 0;
1955   if (X86::GR64RegClass.contains(DestReg, SrcReg))
1956     Opc = X86::MOV64rr;
1957   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
1958     Opc = X86::MOV32rr;
1959   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
1960     Opc = X86::MOV16rr;
1961   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
1962     // Copying to or from a physical H register on x86-64 requires a NOREX
1963     // move.  Otherwise use a normal move.
1964     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1965         TM.getSubtarget<X86Subtarget>().is64Bit())
1966       Opc = X86::MOV8rr_NOREX;
1967     else
1968       Opc = X86::MOV8rr;
1969   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
1970     Opc = X86::MOVAPSrr;
1971   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
1972     Opc = X86::MMX_MOVQ64rr;
1973   else
1974     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg);
1975
1976   if (Opc) {
1977     BuildMI(MBB, MI, DL, get(Opc), DestReg)
1978       .addReg(SrcReg, getKillRegState(KillSrc));
1979     return;
1980   }
1981
1982   // Moving EFLAGS to / from another register requires a push and a pop.
1983   if (SrcReg == X86::EFLAGS) {
1984     if (X86::GR64RegClass.contains(DestReg)) {
1985       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
1986       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1987       return;
1988     } else if (X86::GR32RegClass.contains(DestReg)) {
1989       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
1990       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1991       return;
1992     }
1993   }
1994   if (DestReg == X86::EFLAGS) {
1995     if (X86::GR64RegClass.contains(SrcReg)) {
1996       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
1997         .addReg(SrcReg, getKillRegState(KillSrc));
1998       BuildMI(MBB, MI, DL, get(X86::POPF64));
1999       return;
2000     } else if (X86::GR32RegClass.contains(SrcReg)) {
2001       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
2002         .addReg(SrcReg, getKillRegState(KillSrc));
2003       BuildMI(MBB, MI, DL, get(X86::POPF32));
2004       return;
2005     }
2006   }
2007
2008   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
2009                << " to " << RI.getName(DestReg) << '\n');
2010   llvm_unreachable("Cannot emit physreg copy instruction");
2011 }
2012
2013 static unsigned getLoadStoreRegOpcode(unsigned Reg,
2014                                       const TargetRegisterClass *RC,
2015                                       bool isStackAligned,
2016                                       const TargetMachine &TM,
2017                                       bool load) {
2018   switch (RC->getID()) {
2019   default:
2020     llvm_unreachable("Unknown regclass");
2021   case X86::GR64RegClassID:
2022   case X86::GR64_ABCDRegClassID:
2023   case X86::GR64_NOREXRegClassID:
2024   case X86::GR64_NOREX_NOSPRegClassID:
2025   case X86::GR64_NOSPRegClassID:
2026   case X86::GR64_TCRegClassID:
2027   case X86::GR64_TCW64RegClassID:
2028     return load ? X86::MOV64rm : X86::MOV64mr;
2029   case X86::GR32RegClassID:
2030   case X86::GR32_ABCDRegClassID:
2031   case X86::GR32_ADRegClassID:
2032   case X86::GR32_NOREXRegClassID:
2033   case X86::GR32_NOSPRegClassID:
2034   case X86::GR32_TCRegClassID:
2035     return load ? X86::MOV32rm : X86::MOV32mr;
2036   case X86::GR16RegClassID:
2037   case X86::GR16_ABCDRegClassID:
2038   case X86::GR16_NOREXRegClassID:
2039     return load ? X86::MOV16rm : X86::MOV16mr;
2040   case X86::GR8RegClassID:
2041     // Copying to or from a physical H register on x86-64 requires a NOREX
2042     // move.  Otherwise use a normal move.
2043     if (isHReg(Reg) &&
2044         TM.getSubtarget<X86Subtarget>().is64Bit())
2045       return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2046     else
2047       return load ? X86::MOV8rm : X86::MOV8mr;
2048   case X86::GR8_ABCD_LRegClassID:
2049   case X86::GR8_NOREXRegClassID:
2050     return load ? X86::MOV8rm :X86::MOV8mr;
2051   case X86::GR8_ABCD_HRegClassID:
2052     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2053       return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2054     else
2055       return load ? X86::MOV8rm : X86::MOV8mr;
2056   case X86::RFP80RegClassID:
2057     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2058   case X86::RFP64RegClassID:
2059     return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2060   case X86::RFP32RegClassID:
2061     return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2062   case X86::FR32RegClassID:
2063     return load ? X86::MOVSSrm : X86::MOVSSmr;
2064   case X86::FR64RegClassID:
2065     return load ? X86::MOVSDrm : X86::MOVSDmr;
2066   case X86::VR128RegClassID:
2067     // If stack is realigned we can use aligned stores.
2068     if (isStackAligned)
2069       return load ? X86::MOVAPSrm : X86::MOVAPSmr;
2070     else
2071       return load ? X86::MOVUPSrm : X86::MOVUPSmr;
2072   case X86::VR64RegClassID:
2073     return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2074   }
2075 }
2076
2077 static unsigned getStoreRegOpcode(unsigned SrcReg,
2078                                   const TargetRegisterClass *RC,
2079                                   bool isStackAligned,
2080                                   TargetMachine &TM) {
2081   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2082 }
2083
2084
2085 static unsigned getLoadRegOpcode(unsigned DestReg,
2086                                  const TargetRegisterClass *RC,
2087                                  bool isStackAligned,
2088                                  const TargetMachine &TM) {
2089   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2090 }
2091
2092 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2093                                        MachineBasicBlock::iterator MI,
2094                                        unsigned SrcReg, bool isKill, int FrameIdx,
2095                                        const TargetRegisterClass *RC,
2096                                        const TargetRegisterInfo *TRI) const {
2097   const MachineFunction &MF = *MBB.getParent();
2098   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
2099          "Stack slot too small for store");
2100   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2101   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2102   DebugLoc DL = MBB.findDebugLoc(MI);
2103   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2104     .addReg(SrcReg, getKillRegState(isKill));
2105 }
2106
2107 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2108                                   bool isKill,
2109                                   SmallVectorImpl<MachineOperand> &Addr,
2110                                   const TargetRegisterClass *RC,
2111                                   MachineInstr::mmo_iterator MMOBegin,
2112                                   MachineInstr::mmo_iterator MMOEnd,
2113                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2114   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2115   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2116   DebugLoc DL;
2117   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2118   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2119     MIB.addOperand(Addr[i]);
2120   MIB.addReg(SrcReg, getKillRegState(isKill));
2121   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2122   NewMIs.push_back(MIB);
2123 }
2124
2125
2126 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2127                                         MachineBasicBlock::iterator MI,
2128                                         unsigned DestReg, int FrameIdx,
2129                                         const TargetRegisterClass *RC,
2130                                         const TargetRegisterInfo *TRI) const {
2131   const MachineFunction &MF = *MBB.getParent();
2132   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2133   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2134   DebugLoc DL = MBB.findDebugLoc(MI);
2135   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2136 }
2137
2138 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2139                                  SmallVectorImpl<MachineOperand> &Addr,
2140                                  const TargetRegisterClass *RC,
2141                                  MachineInstr::mmo_iterator MMOBegin,
2142                                  MachineInstr::mmo_iterator MMOEnd,
2143                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2144   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2145   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2146   DebugLoc DL;
2147   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2148   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2149     MIB.addOperand(Addr[i]);
2150   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2151   NewMIs.push_back(MIB);
2152 }
2153
2154 MachineInstr*
2155 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2156                                        int FrameIx, uint64_t Offset,
2157                                        const MDNode *MDPtr,
2158                                        DebugLoc DL) const {
2159   X86AddressMode AM;
2160   AM.BaseType = X86AddressMode::FrameIndexBase;
2161   AM.Base.FrameIndex = FrameIx;
2162   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2163   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2164   return &*MIB;
2165 }
2166
2167 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2168                                      const SmallVectorImpl<MachineOperand> &MOs,
2169                                      MachineInstr *MI,
2170                                      const TargetInstrInfo &TII) {
2171   // Create the base instruction with the memory operand as the first part.
2172   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2173                                               MI->getDebugLoc(), true);
2174   MachineInstrBuilder MIB(NewMI);
2175   unsigned NumAddrOps = MOs.size();
2176   for (unsigned i = 0; i != NumAddrOps; ++i)
2177     MIB.addOperand(MOs[i]);
2178   if (NumAddrOps < 4)  // FrameIndex only
2179     addOffset(MIB, 0);
2180
2181   // Loop over the rest of the ri operands, converting them over.
2182   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2183   for (unsigned i = 0; i != NumOps; ++i) {
2184     MachineOperand &MO = MI->getOperand(i+2);
2185     MIB.addOperand(MO);
2186   }
2187   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2188     MachineOperand &MO = MI->getOperand(i);
2189     MIB.addOperand(MO);
2190   }
2191   return MIB;
2192 }
2193
2194 static MachineInstr *FuseInst(MachineFunction &MF,
2195                               unsigned Opcode, unsigned OpNo,
2196                               const SmallVectorImpl<MachineOperand> &MOs,
2197                               MachineInstr *MI, const TargetInstrInfo &TII) {
2198   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2199                                               MI->getDebugLoc(), true);
2200   MachineInstrBuilder MIB(NewMI);
2201
2202   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2203     MachineOperand &MO = MI->getOperand(i);
2204     if (i == OpNo) {
2205       assert(MO.isReg() && "Expected to fold into reg operand!");
2206       unsigned NumAddrOps = MOs.size();
2207       for (unsigned i = 0; i != NumAddrOps; ++i)
2208         MIB.addOperand(MOs[i]);
2209       if (NumAddrOps < 4)  // FrameIndex only
2210         addOffset(MIB, 0);
2211     } else {
2212       MIB.addOperand(MO);
2213     }
2214   }
2215   return MIB;
2216 }
2217
2218 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2219                                 const SmallVectorImpl<MachineOperand> &MOs,
2220                                 MachineInstr *MI) {
2221   MachineFunction &MF = *MI->getParent()->getParent();
2222   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2223
2224   unsigned NumAddrOps = MOs.size();
2225   for (unsigned i = 0; i != NumAddrOps; ++i)
2226     MIB.addOperand(MOs[i]);
2227   if (NumAddrOps < 4)  // FrameIndex only
2228     addOffset(MIB, 0);
2229   return MIB.addImm(0);
2230 }
2231
2232 MachineInstr*
2233 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2234                                     MachineInstr *MI, unsigned i,
2235                                     const SmallVectorImpl<MachineOperand> &MOs,
2236                                     unsigned Size, unsigned Align) const {
2237   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2238   bool isTwoAddrFold = false;
2239   unsigned NumOps = MI->getDesc().getNumOperands();
2240   bool isTwoAddr = NumOps > 1 &&
2241     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2242
2243   MachineInstr *NewMI = NULL;
2244   // Folding a memory location into the two-address part of a two-address
2245   // instruction is different than folding it other places.  It requires
2246   // replacing the *two* registers with the memory location.
2247   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2248       MI->getOperand(0).isReg() &&
2249       MI->getOperand(1).isReg() &&
2250       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2251     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2252     isTwoAddrFold = true;
2253   } else if (i == 0) { // If operand 0
2254     if (MI->getOpcode() == X86::MOV64r0)
2255       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2256     else if (MI->getOpcode() == X86::MOV32r0)
2257       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2258     else if (MI->getOpcode() == X86::MOV16r0)
2259       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2260     else if (MI->getOpcode() == X86::MOV8r0)
2261       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2262     if (NewMI)
2263       return NewMI;
2264
2265     OpcodeTablePtr = &RegOp2MemOpTable0;
2266   } else if (i == 1) {
2267     OpcodeTablePtr = &RegOp2MemOpTable1;
2268   } else if (i == 2) {
2269     OpcodeTablePtr = &RegOp2MemOpTable2;
2270   }
2271
2272   // If table selected...
2273   if (OpcodeTablePtr) {
2274     // Find the Opcode to fuse
2275     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2276       OpcodeTablePtr->find(MI->getOpcode());
2277     if (I != OpcodeTablePtr->end()) {
2278       unsigned Opcode = I->second.first;
2279       unsigned MinAlign = I->second.second;
2280       if (Align < MinAlign)
2281         return NULL;
2282       bool NarrowToMOV32rm = false;
2283       if (Size) {
2284         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2285         if (Size < RCSize) {
2286           // Check if it's safe to fold the load. If the size of the object is
2287           // narrower than the load width, then it's not.
2288           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2289             return NULL;
2290           // If this is a 64-bit load, but the spill slot is 32, then we can do
2291           // a 32-bit load which is implicitly zero-extended. This likely is due
2292           // to liveintervalanalysis remat'ing a load from stack slot.
2293           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2294             return NULL;
2295           Opcode = X86::MOV32rm;
2296           NarrowToMOV32rm = true;
2297         }
2298       }
2299
2300       if (isTwoAddrFold)
2301         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2302       else
2303         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2304
2305       if (NarrowToMOV32rm) {
2306         // If this is the special case where we use a MOV32rm to load a 32-bit
2307         // value and zero-extend the top bits. Change the destination register
2308         // to a 32-bit one.
2309         unsigned DstReg = NewMI->getOperand(0).getReg();
2310         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2311           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2312                                                    X86::sub_32bit));
2313         else
2314           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2315       }
2316       return NewMI;
2317     }
2318   }
2319
2320   // No fusion
2321   if (PrintFailedFusing && !MI->isCopy())
2322     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2323   return NULL;
2324 }
2325
2326
2327 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2328                                                   MachineInstr *MI,
2329                                            const SmallVectorImpl<unsigned> &Ops,
2330                                                   int FrameIndex) const {
2331   // Check switch flag
2332   if (NoFusing) return NULL;
2333
2334   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2335     switch (MI->getOpcode()) {
2336     case X86::CVTSD2SSrr:
2337     case X86::Int_CVTSD2SSrr:
2338     case X86::CVTSS2SDrr:
2339     case X86::Int_CVTSS2SDrr:
2340     case X86::RCPSSr:
2341     case X86::RCPSSr_Int:
2342     case X86::ROUNDSDr:
2343     case X86::ROUNDSSr:
2344     case X86::RSQRTSSr:
2345     case X86::RSQRTSSr_Int:
2346     case X86::SQRTSSr:
2347     case X86::SQRTSSr_Int:
2348       return 0;
2349     }
2350
2351   const MachineFrameInfo *MFI = MF.getFrameInfo();
2352   unsigned Size = MFI->getObjectSize(FrameIndex);
2353   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2354   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2355     unsigned NewOpc = 0;
2356     unsigned RCSize = 0;
2357     switch (MI->getOpcode()) {
2358     default: return NULL;
2359     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2360     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2361     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2362     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2363     }
2364     // Check if it's safe to fold the load. If the size of the object is
2365     // narrower than the load width, then it's not.
2366     if (Size < RCSize)
2367       return NULL;
2368     // Change to CMPXXri r, 0 first.
2369     MI->setDesc(get(NewOpc));
2370     MI->getOperand(1).ChangeToImmediate(0);
2371   } else if (Ops.size() != 1)
2372     return NULL;
2373
2374   SmallVector<MachineOperand,4> MOs;
2375   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2376   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2377 }
2378
2379 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2380                                                   MachineInstr *MI,
2381                                            const SmallVectorImpl<unsigned> &Ops,
2382                                                   MachineInstr *LoadMI) const {
2383   // Check switch flag
2384   if (NoFusing) return NULL;
2385
2386   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2387     switch (MI->getOpcode()) {
2388     case X86::CVTSD2SSrr:
2389     case X86::Int_CVTSD2SSrr:
2390     case X86::CVTSS2SDrr:
2391     case X86::Int_CVTSS2SDrr:
2392     case X86::RCPSSr:
2393     case X86::RCPSSr_Int:
2394     case X86::ROUNDSDr:
2395     case X86::ROUNDSSr:
2396     case X86::RSQRTSSr:
2397     case X86::RSQRTSSr_Int:
2398     case X86::SQRTSSr:
2399     case X86::SQRTSSr_Int:
2400       return 0;
2401     }
2402
2403   // Determine the alignment of the load.
2404   unsigned Alignment = 0;
2405   if (LoadMI->hasOneMemOperand())
2406     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2407   else
2408     switch (LoadMI->getOpcode()) {
2409     case X86::AVX_SET0PSY:
2410     case X86::AVX_SET0PDY:
2411       Alignment = 32;
2412       break;
2413     case X86::V_SET0PS:
2414     case X86::V_SET0PD:
2415     case X86::V_SET0PI:
2416     case X86::V_SETALLONES:
2417     case X86::AVX_SET0PS:
2418     case X86::AVX_SET0PD:
2419     case X86::AVX_SET0PI:
2420       Alignment = 16;
2421       break;
2422     case X86::FsFLD0SD:
2423     case X86::VFsFLD0SD:
2424       Alignment = 8;
2425       break;
2426     case X86::FsFLD0SS:
2427     case X86::VFsFLD0SS:
2428       Alignment = 4;
2429       break;
2430     default:
2431       llvm_unreachable("Don't know how to fold this instruction!");
2432     }
2433   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2434     unsigned NewOpc = 0;
2435     switch (MI->getOpcode()) {
2436     default: return NULL;
2437     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2438     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2439     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2440     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2441     }
2442     // Change to CMPXXri r, 0 first.
2443     MI->setDesc(get(NewOpc));
2444     MI->getOperand(1).ChangeToImmediate(0);
2445   } else if (Ops.size() != 1)
2446     return NULL;
2447
2448   // Make sure the subregisters match.
2449   // Otherwise we risk changing the size of the load.
2450   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
2451     return NULL;
2452
2453   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2454   switch (LoadMI->getOpcode()) {
2455   case X86::V_SET0PS:
2456   case X86::V_SET0PD:
2457   case X86::V_SET0PI:
2458   case X86::V_SETALLONES:
2459   case X86::AVX_SET0PS:
2460   case X86::AVX_SET0PD:
2461   case X86::AVX_SET0PI:
2462   case X86::AVX_SET0PSY:
2463   case X86::AVX_SET0PDY:
2464   case X86::FsFLD0SD:
2465   case X86::FsFLD0SS: {
2466     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2467     // Create a constant-pool entry and operands to load from it.
2468
2469     // Medium and large mode can't fold loads this way.
2470     if (TM.getCodeModel() != CodeModel::Small &&
2471         TM.getCodeModel() != CodeModel::Kernel)
2472       return NULL;
2473
2474     // x86-32 PIC requires a PIC base register for constant pools.
2475     unsigned PICBase = 0;
2476     if (TM.getRelocationModel() == Reloc::PIC_) {
2477       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2478         PICBase = X86::RIP;
2479       else
2480         // FIXME: PICBase = getGlobalBaseReg(&MF);
2481         // This doesn't work for several reasons.
2482         // 1. GlobalBaseReg may have been spilled.
2483         // 2. It may not be live at MI.
2484         return NULL;
2485     }
2486
2487     // Create a constant-pool entry.
2488     MachineConstantPool &MCP = *MF.getConstantPool();
2489     const Type *Ty;
2490     unsigned Opc = LoadMI->getOpcode();
2491     if (Opc == X86::FsFLD0SS || Opc == X86::VFsFLD0SS)
2492       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2493     else if (Opc == X86::FsFLD0SD || Opc == X86::VFsFLD0SD)
2494       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2495     else if (Opc == X86::AVX_SET0PSY || Opc == X86::AVX_SET0PDY)
2496       Ty = VectorType::get(Type::getFloatTy(MF.getFunction()->getContext()), 8);
2497     else
2498       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2499     const Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2500                     Constant::getAllOnesValue(Ty) :
2501                     Constant::getNullValue(Ty);
2502     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2503
2504     // Create operands to load from the constant pool entry.
2505     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2506     MOs.push_back(MachineOperand::CreateImm(1));
2507     MOs.push_back(MachineOperand::CreateReg(0, false));
2508     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2509     MOs.push_back(MachineOperand::CreateReg(0, false));
2510     break;
2511   }
2512   default: {
2513     // Folding a normal load. Just copy the load's address operands.
2514     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2515     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2516       MOs.push_back(LoadMI->getOperand(i));
2517     break;
2518   }
2519   }
2520   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2521 }
2522
2523
2524 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2525                                   const SmallVectorImpl<unsigned> &Ops) const {
2526   // Check switch flag
2527   if (NoFusing) return 0;
2528
2529   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2530     switch (MI->getOpcode()) {
2531     default: return false;
2532     case X86::TEST8rr:
2533     case X86::TEST16rr:
2534     case X86::TEST32rr:
2535     case X86::TEST64rr:
2536       return true;
2537     }
2538   }
2539
2540   if (Ops.size() != 1)
2541     return false;
2542
2543   unsigned OpNum = Ops[0];
2544   unsigned Opc = MI->getOpcode();
2545   unsigned NumOps = MI->getDesc().getNumOperands();
2546   bool isTwoAddr = NumOps > 1 &&
2547     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2548
2549   // Folding a memory location into the two-address part of a two-address
2550   // instruction is different than folding it other places.  It requires
2551   // replacing the *two* registers with the memory location.
2552   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2553   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2554     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2555   } else if (OpNum == 0) { // If operand 0
2556     switch (Opc) {
2557     case X86::MOV8r0:
2558     case X86::MOV16r0:
2559     case X86::MOV32r0:
2560     case X86::MOV64r0: return true;
2561     default: break;
2562     }
2563     OpcodeTablePtr = &RegOp2MemOpTable0;
2564   } else if (OpNum == 1) {
2565     OpcodeTablePtr = &RegOp2MemOpTable1;
2566   } else if (OpNum == 2) {
2567     OpcodeTablePtr = &RegOp2MemOpTable2;
2568   }
2569
2570   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
2571     return true;
2572   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2573 }
2574
2575 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2576                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2577                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2578   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2579     MemOp2RegOpTable.find(MI->getOpcode());
2580   if (I == MemOp2RegOpTable.end())
2581     return false;
2582   unsigned Opc = I->second.first;
2583   unsigned Index = I->second.second & 0xf;
2584   bool FoldedLoad = I->second.second & (1 << 4);
2585   bool FoldedStore = I->second.second & (1 << 5);
2586   if (UnfoldLoad && !FoldedLoad)
2587     return false;
2588   UnfoldLoad &= FoldedLoad;
2589   if (UnfoldStore && !FoldedStore)
2590     return false;
2591   UnfoldStore &= FoldedStore;
2592
2593   const TargetInstrDesc &TID = get(Opc);
2594   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2595   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2596   if (!MI->hasOneMemOperand() &&
2597       RC == &X86::VR128RegClass &&
2598       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2599     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2600     // conservatively assume the address is unaligned. That's bad for
2601     // performance.
2602     return false;
2603   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2604   SmallVector<MachineOperand,2> BeforeOps;
2605   SmallVector<MachineOperand,2> AfterOps;
2606   SmallVector<MachineOperand,4> ImpOps;
2607   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2608     MachineOperand &Op = MI->getOperand(i);
2609     if (i >= Index && i < Index + X86::AddrNumOperands)
2610       AddrOps.push_back(Op);
2611     else if (Op.isReg() && Op.isImplicit())
2612       ImpOps.push_back(Op);
2613     else if (i < Index)
2614       BeforeOps.push_back(Op);
2615     else if (i > Index)
2616       AfterOps.push_back(Op);
2617   }
2618
2619   // Emit the load instruction.
2620   if (UnfoldLoad) {
2621     std::pair<MachineInstr::mmo_iterator,
2622               MachineInstr::mmo_iterator> MMOs =
2623       MF.extractLoadMemRefs(MI->memoperands_begin(),
2624                             MI->memoperands_end());
2625     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2626     if (UnfoldStore) {
2627       // Address operands cannot be marked isKill.
2628       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2629         MachineOperand &MO = NewMIs[0]->getOperand(i);
2630         if (MO.isReg())
2631           MO.setIsKill(false);
2632       }
2633     }
2634   }
2635
2636   // Emit the data processing instruction.
2637   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2638   MachineInstrBuilder MIB(DataMI);
2639
2640   if (FoldedStore)
2641     MIB.addReg(Reg, RegState::Define);
2642   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2643     MIB.addOperand(BeforeOps[i]);
2644   if (FoldedLoad)
2645     MIB.addReg(Reg);
2646   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2647     MIB.addOperand(AfterOps[i]);
2648   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2649     MachineOperand &MO = ImpOps[i];
2650     MIB.addReg(MO.getReg(),
2651                getDefRegState(MO.isDef()) |
2652                RegState::Implicit |
2653                getKillRegState(MO.isKill()) |
2654                getDeadRegState(MO.isDead()) |
2655                getUndefRegState(MO.isUndef()));
2656   }
2657   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2658   unsigned NewOpc = 0;
2659   switch (DataMI->getOpcode()) {
2660   default: break;
2661   case X86::CMP64ri32:
2662   case X86::CMP64ri8:
2663   case X86::CMP32ri:
2664   case X86::CMP32ri8:
2665   case X86::CMP16ri:
2666   case X86::CMP16ri8:
2667   case X86::CMP8ri: {
2668     MachineOperand &MO0 = DataMI->getOperand(0);
2669     MachineOperand &MO1 = DataMI->getOperand(1);
2670     if (MO1.getImm() == 0) {
2671       switch (DataMI->getOpcode()) {
2672       default: break;
2673       case X86::CMP64ri8:
2674       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2675       case X86::CMP32ri8:
2676       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2677       case X86::CMP16ri8:
2678       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2679       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2680       }
2681       DataMI->setDesc(get(NewOpc));
2682       MO1.ChangeToRegister(MO0.getReg(), false);
2683     }
2684   }
2685   }
2686   NewMIs.push_back(DataMI);
2687
2688   // Emit the store instruction.
2689   if (UnfoldStore) {
2690     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2691     std::pair<MachineInstr::mmo_iterator,
2692               MachineInstr::mmo_iterator> MMOs =
2693       MF.extractStoreMemRefs(MI->memoperands_begin(),
2694                              MI->memoperands_end());
2695     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2696   }
2697
2698   return true;
2699 }
2700
2701 bool
2702 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2703                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2704   if (!N->isMachineOpcode())
2705     return false;
2706
2707   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2708     MemOp2RegOpTable.find(N->getMachineOpcode());
2709   if (I == MemOp2RegOpTable.end())
2710     return false;
2711   unsigned Opc = I->second.first;
2712   unsigned Index = I->second.second & 0xf;
2713   bool FoldedLoad = I->second.second & (1 << 4);
2714   bool FoldedStore = I->second.second & (1 << 5);
2715   const TargetInstrDesc &TID = get(Opc);
2716   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2717   unsigned NumDefs = TID.NumDefs;
2718   std::vector<SDValue> AddrOps;
2719   std::vector<SDValue> BeforeOps;
2720   std::vector<SDValue> AfterOps;
2721   DebugLoc dl = N->getDebugLoc();
2722   unsigned NumOps = N->getNumOperands();
2723   for (unsigned i = 0; i != NumOps-1; ++i) {
2724     SDValue Op = N->getOperand(i);
2725     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2726       AddrOps.push_back(Op);
2727     else if (i < Index-NumDefs)
2728       BeforeOps.push_back(Op);
2729     else if (i > Index-NumDefs)
2730       AfterOps.push_back(Op);
2731   }
2732   SDValue Chain = N->getOperand(NumOps-1);
2733   AddrOps.push_back(Chain);
2734
2735   // Emit the load instruction.
2736   SDNode *Load = 0;
2737   MachineFunction &MF = DAG.getMachineFunction();
2738   if (FoldedLoad) {
2739     EVT VT = *RC->vt_begin();
2740     std::pair<MachineInstr::mmo_iterator,
2741               MachineInstr::mmo_iterator> MMOs =
2742       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2743                             cast<MachineSDNode>(N)->memoperands_end());
2744     if (!(*MMOs.first) &&
2745         RC == &X86::VR128RegClass &&
2746         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2747       // Do not introduce a slow unaligned load.
2748       return false;
2749     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2750     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2751                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2752     NewNodes.push_back(Load);
2753
2754     // Preserve memory reference information.
2755     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2756   }
2757
2758   // Emit the data processing instruction.
2759   std::vector<EVT> VTs;
2760   const TargetRegisterClass *DstRC = 0;
2761   if (TID.getNumDefs() > 0) {
2762     DstRC = TID.OpInfo[0].getRegClass(&RI);
2763     VTs.push_back(*DstRC->vt_begin());
2764   }
2765   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2766     EVT VT = N->getValueType(i);
2767     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2768       VTs.push_back(VT);
2769   }
2770   if (Load)
2771     BeforeOps.push_back(SDValue(Load, 0));
2772   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2773   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2774                                       BeforeOps.size());
2775   NewNodes.push_back(NewNode);
2776
2777   // Emit the store instruction.
2778   if (FoldedStore) {
2779     AddrOps.pop_back();
2780     AddrOps.push_back(SDValue(NewNode, 0));
2781     AddrOps.push_back(Chain);
2782     std::pair<MachineInstr::mmo_iterator,
2783               MachineInstr::mmo_iterator> MMOs =
2784       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2785                              cast<MachineSDNode>(N)->memoperands_end());
2786     if (!(*MMOs.first) &&
2787         RC == &X86::VR128RegClass &&
2788         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2789       // Do not introduce a slow unaligned store.
2790       return false;
2791     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2792     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2793                                                          isAligned, TM),
2794                                        dl, MVT::Other,
2795                                        &AddrOps[0], AddrOps.size());
2796     NewNodes.push_back(Store);
2797
2798     // Preserve memory reference information.
2799     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2800   }
2801
2802   return true;
2803 }
2804
2805 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2806                                       bool UnfoldLoad, bool UnfoldStore,
2807                                       unsigned *LoadRegIndex) const {
2808   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2809     MemOp2RegOpTable.find(Opc);
2810   if (I == MemOp2RegOpTable.end())
2811     return 0;
2812   bool FoldedLoad = I->second.second & (1 << 4);
2813   bool FoldedStore = I->second.second & (1 << 5);
2814   if (UnfoldLoad && !FoldedLoad)
2815     return 0;
2816   if (UnfoldStore && !FoldedStore)
2817     return 0;
2818   if (LoadRegIndex)
2819     *LoadRegIndex = I->second.second & 0xf;
2820   return I->second.first;
2821 }
2822
2823 bool
2824 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2825                                      int64_t &Offset1, int64_t &Offset2) const {
2826   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2827     return false;
2828   unsigned Opc1 = Load1->getMachineOpcode();
2829   unsigned Opc2 = Load2->getMachineOpcode();
2830   switch (Opc1) {
2831   default: return false;
2832   case X86::MOV8rm:
2833   case X86::MOV16rm:
2834   case X86::MOV32rm:
2835   case X86::MOV64rm:
2836   case X86::LD_Fp32m:
2837   case X86::LD_Fp64m:
2838   case X86::LD_Fp80m:
2839   case X86::MOVSSrm:
2840   case X86::MOVSDrm:
2841   case X86::MMX_MOVD64rm:
2842   case X86::MMX_MOVQ64rm:
2843   case X86::FsMOVAPSrm:
2844   case X86::FsMOVAPDrm:
2845   case X86::MOVAPSrm:
2846   case X86::MOVUPSrm:
2847   case X86::MOVAPDrm:
2848   case X86::MOVDQArm:
2849   case X86::MOVDQUrm:
2850     break;
2851   }
2852   switch (Opc2) {
2853   default: return false;
2854   case X86::MOV8rm:
2855   case X86::MOV16rm:
2856   case X86::MOV32rm:
2857   case X86::MOV64rm:
2858   case X86::LD_Fp32m:
2859   case X86::LD_Fp64m:
2860   case X86::LD_Fp80m:
2861   case X86::MOVSSrm:
2862   case X86::MOVSDrm:
2863   case X86::MMX_MOVD64rm:
2864   case X86::MMX_MOVQ64rm:
2865   case X86::FsMOVAPSrm:
2866   case X86::FsMOVAPDrm:
2867   case X86::MOVAPSrm:
2868   case X86::MOVUPSrm:
2869   case X86::MOVAPDrm:
2870   case X86::MOVDQArm:
2871   case X86::MOVDQUrm:
2872     break;
2873   }
2874
2875   // Check if chain operands and base addresses match.
2876   if (Load1->getOperand(0) != Load2->getOperand(0) ||
2877       Load1->getOperand(5) != Load2->getOperand(5))
2878     return false;
2879   // Segment operands should match as well.
2880   if (Load1->getOperand(4) != Load2->getOperand(4))
2881     return false;
2882   // Scale should be 1, Index should be Reg0.
2883   if (Load1->getOperand(1) == Load2->getOperand(1) &&
2884       Load1->getOperand(2) == Load2->getOperand(2)) {
2885     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
2886       return false;
2887
2888     // Now let's examine the displacements.
2889     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
2890         isa<ConstantSDNode>(Load2->getOperand(3))) {
2891       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
2892       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
2893       return true;
2894     }
2895   }
2896   return false;
2897 }
2898
2899 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
2900                                            int64_t Offset1, int64_t Offset2,
2901                                            unsigned NumLoads) const {
2902   assert(Offset2 > Offset1);
2903   if ((Offset2 - Offset1) / 8 > 64)
2904     return false;
2905
2906   unsigned Opc1 = Load1->getMachineOpcode();
2907   unsigned Opc2 = Load2->getMachineOpcode();
2908   if (Opc1 != Opc2)
2909     return false;  // FIXME: overly conservative?
2910
2911   switch (Opc1) {
2912   default: break;
2913   case X86::LD_Fp32m:
2914   case X86::LD_Fp64m:
2915   case X86::LD_Fp80m:
2916   case X86::MMX_MOVD64rm:
2917   case X86::MMX_MOVQ64rm:
2918     return false;
2919   }
2920
2921   EVT VT = Load1->getValueType(0);
2922   switch (VT.getSimpleVT().SimpleTy) {
2923   default:
2924     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
2925     // have 16 of them to play with.
2926     if (TM.getSubtargetImpl()->is64Bit()) {
2927       if (NumLoads >= 3)
2928         return false;
2929     } else if (NumLoads) {
2930       return false;
2931     }
2932     break;
2933   case MVT::i8:
2934   case MVT::i16:
2935   case MVT::i32:
2936   case MVT::i64:
2937   case MVT::f32:
2938   case MVT::f64:
2939     if (NumLoads)
2940       return false;
2941     break;
2942   }
2943
2944   return true;
2945 }
2946
2947
2948 bool X86InstrInfo::
2949 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2950   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2951   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2952   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2953     return true;
2954   Cond[0].setImm(GetOppositeBranchCondition(CC));
2955   return false;
2956 }
2957
2958 bool X86InstrInfo::
2959 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2960   // FIXME: Return false for x87 stack register classes for now. We can't
2961   // allow any loads of these registers before FpGet_ST0_80.
2962   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2963            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2964 }
2965
2966
2967 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended (r8 or higher)
2968 /// register?  e.g. r8, xmm8, xmm13, etc.
2969 bool X86InstrInfo::isX86_64ExtendedReg(unsigned RegNo) {
2970   switch (RegNo) {
2971   default: break;
2972   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2973   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2974   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2975   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2976   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2977   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2978   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2979   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2980   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2981   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2982   case X86::YMM8:  case X86::YMM9:  case X86::YMM10: case X86::YMM11:
2983   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
2984   case X86::CR8:   case X86::CR9:   case X86::CR10:  case X86::CR11:
2985   case X86::CR12:  case X86::CR13:  case X86::CR14:  case X86::CR15:
2986     return true;
2987   }
2988   return false;
2989 }
2990
2991 /// getGlobalBaseReg - Return a virtual register initialized with the
2992 /// the global base register value. Output instructions required to
2993 /// initialize the register in the function entry block, if necessary.
2994 ///
2995 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
2996 ///
2997 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
2998   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
2999          "X86-64 PIC uses RIP relative addressing");
3000
3001   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3002   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3003   if (GlobalBaseReg != 0)
3004     return GlobalBaseReg;
3005
3006   // Create the register. The code to initialize it is inserted
3007   // later, by the CGBR pass (below).
3008   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3009   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3010   X86FI->setGlobalBaseReg(GlobalBaseReg);
3011   return GlobalBaseReg;
3012 }
3013
3014 // These are the replaceable SSE instructions. Some of these have Int variants
3015 // that we don't include here. We don't want to replace instructions selected
3016 // by intrinsics.
3017 static const unsigned ReplaceableInstrs[][3] = {
3018   //PackedSingle     PackedDouble    PackedInt
3019   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3020   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3021   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3022   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3023   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3024   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3025   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3026   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3027   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3028   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3029   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3030   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3031   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3032   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3033   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3034   // AVX 128-bit support
3035   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
3036   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
3037   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
3038   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
3039   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
3040   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
3041   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
3042   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
3043   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
3044   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
3045   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
3046   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
3047   { X86::AVX_SET0PS, X86::AVX_SET0PD, X86::AVX_SET0PI },
3048   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
3049   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
3050 };
3051
3052 // FIXME: Some shuffle and unpack instructions have equivalents in different
3053 // domains, but they require a bit more work than just switching opcodes.
3054
3055 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3056   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3057     if (ReplaceableInstrs[i][domain-1] == opcode)
3058       return ReplaceableInstrs[i];
3059   return 0;
3060 }
3061
3062 std::pair<uint16_t, uint16_t>
3063 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3064   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3065   return std::make_pair(domain,
3066                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3067 }
3068
3069 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3070   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3071   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3072   assert(dom && "Not an SSE instruction");
3073   const unsigned *table = lookup(MI->getOpcode(), dom);
3074   assert(table && "Cannot change domain");
3075   MI->setDesc(get(table[Domain-1]));
3076 }
3077
3078 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3079 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3080   NopInst.setOpcode(X86::NOOP);
3081 }
3082
3083 bool X86InstrInfo::isHighLatencyDef(int opc) const {
3084   switch (opc) {
3085   default: return false;
3086   case X86::DIVSDrm:
3087   case X86::DIVSDrm_Int:
3088   case X86::DIVSDrr:
3089   case X86::DIVSDrr_Int:
3090   case X86::DIVSSrm:
3091   case X86::DIVSSrm_Int:
3092   case X86::DIVSSrr:
3093   case X86::DIVSSrr_Int:
3094   case X86::SQRTPDm:
3095   case X86::SQRTPDm_Int:
3096   case X86::SQRTPDr:
3097   case X86::SQRTPDr_Int:
3098   case X86::SQRTPSm:
3099   case X86::SQRTPSm_Int:
3100   case X86::SQRTPSr:
3101   case X86::SQRTPSr_Int:
3102   case X86::SQRTSDm:
3103   case X86::SQRTSDm_Int:
3104   case X86::SQRTSDr:
3105   case X86::SQRTSDr_Int:
3106   case X86::SQRTSSm:
3107   case X86::SQRTSSm_Int:
3108   case X86::SQRTSSr:
3109   case X86::SQRTSSr_Int:
3110     return true;
3111   }
3112 }
3113
3114 bool X86InstrInfo::
3115 hasHighOperandLatency(const InstrItineraryData *ItinData,
3116                       const MachineRegisterInfo *MRI,
3117                       const MachineInstr *DefMI, unsigned DefIdx,
3118                       const MachineInstr *UseMI, unsigned UseIdx) const {
3119   return isHighLatencyDef(DefMI->getOpcode());
3120 }
3121
3122 namespace {
3123   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3124   /// global base register for x86-32.
3125   struct CGBR : public MachineFunctionPass {
3126     static char ID;
3127     CGBR() : MachineFunctionPass(ID) {}
3128
3129     virtual bool runOnMachineFunction(MachineFunction &MF) {
3130       const X86TargetMachine *TM =
3131         static_cast<const X86TargetMachine *>(&MF.getTarget());
3132
3133       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3134              "X86-64 PIC uses RIP relative addressing");
3135
3136       // Only emit a global base reg in PIC mode.
3137       if (TM->getRelocationModel() != Reloc::PIC_)
3138         return false;
3139
3140       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
3141       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3142
3143       // If we didn't need a GlobalBaseReg, don't insert code.
3144       if (GlobalBaseReg == 0)
3145         return false;
3146
3147       // Insert the set of GlobalBaseReg into the first MBB of the function
3148       MachineBasicBlock &FirstMBB = MF.front();
3149       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3150       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3151       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3152       const X86InstrInfo *TII = TM->getInstrInfo();
3153
3154       unsigned PC;
3155       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3156         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3157       else
3158         PC = GlobalBaseReg;
3159
3160       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3161       // only used in JIT code emission as displacement to pc.
3162       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3163
3164       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3165       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3166       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3167         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3168         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3169           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3170                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3171       }
3172
3173       return true;
3174     }
3175
3176     virtual const char *getPassName() const {
3177       return "X86 PIC Global Base Reg Initialization";
3178     }
3179
3180     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3181       AU.setPreservesCFG();
3182       MachineFunctionPass::getAnalysisUsage(AU);
3183     }
3184   };
3185 }
3186
3187 char CGBR::ID = 0;
3188 FunctionPass*
3189 llvm::createGlobalBaseRegPass() { return new CGBR(); }