lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 namespace {
  32   cl::opt<bool>
  33   NoFusing("disable-spill-fusing",
  34            cl::desc("Disable fusing of spill code into instructions"));
  35   cl::opt<bool>
  36   PrintFailedFusing("print-failed-fuse-candidates",
  37                     cl::desc("Print instructions that the allocator wants to"
  38                              " fuse, but the X86 backend currently can't"),
  39                     cl::Hidden);
  40   cl::opt<bool>
  41   ReMatPICLoad("remat-pic-load",
  42                cl::desc("Allow rematerializing pic load"),
  43                cl::init(true), cl::Hidden);
  44 }
  45
  46 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  47   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  48     TM(tm), RI(tm, *this) {
  49   SmallVector<unsigned,16> AmbEntries;
  50   static const unsigned OpTbl2Addr[][2] = {
  51     { X86::ADC32ri,     X86::ADC32mi },
  52     { X86::ADC32ri8,    X86::ADC32mi8 },
  53     { X86::ADC32rr,     X86::ADC32mr },
  54     { X86::ADC64ri32,   X86::ADC64mi32 },
  55     { X86::ADC64ri8,    X86::ADC64mi8 },
  56     { X86::ADC64rr,     X86::ADC64mr },
  57     { X86::ADD16ri,     X86::ADD16mi },
  58     { X86::ADD16ri8,    X86::ADD16mi8 },
  59     { X86::ADD16rr,     X86::ADD16mr },
  60     { X86::ADD32ri,     X86::ADD32mi },
  61     { X86::ADD32ri8,    X86::ADD32mi8 },
  62     { X86::ADD32rr,     X86::ADD32mr },
  63     { X86::ADD64ri32,   X86::ADD64mi32 },
  64     { X86::ADD64ri8,    X86::ADD64mi8 },
  65     { X86::ADD64rr,     X86::ADD64mr },
  66     { X86::ADD8ri,      X86::ADD8mi },
  67     { X86::ADD8rr,      X86::ADD8mr },
  68     { X86::AND16ri,     X86::AND16mi },
  69     { X86::AND16ri8,    X86::AND16mi8 },
  70     { X86::AND16rr,     X86::AND16mr },
  71     { X86::AND32ri,     X86::AND32mi },
  72     { X86::AND32ri8,    X86::AND32mi8 },
  73     { X86::AND32rr,     X86::AND32mr },
  74     { X86::AND64ri32,   X86::AND64mi32 },
  75     { X86::AND64ri8,    X86::AND64mi8 },
  76     { X86::AND64rr,     X86::AND64mr },
  77     { X86::AND8ri,      X86::AND8mi },
  78     { X86::AND8rr,      X86::AND8mr },
  79     { X86::DEC16r,      X86::DEC16m },
  80     { X86::DEC32r,      X86::DEC32m },
  81     { X86::DEC64_16r,   X86::DEC64_16m },
  82     { X86::DEC64_32r,   X86::DEC64_32m },
  83     { X86::DEC64r,      X86::DEC64m },
  84     { X86::DEC8r,       X86::DEC8m },
  85     { X86::INC16r,      X86::INC16m },
  86     { X86::INC32r,      X86::INC32m },
  87     { X86::INC64_16r,   X86::INC64_16m },
  88     { X86::INC64_32r,   X86::INC64_32m },
  89     { X86::INC64r,      X86::INC64m },
  90     { X86::INC8r,       X86::INC8m },
  91     { X86::NEG16r,      X86::NEG16m },
  92     { X86::NEG32r,      X86::NEG32m },
  93     { X86::NEG64r,      X86::NEG64m },
  94     { X86::NEG8r,       X86::NEG8m },
  95     { X86::NOT16r,      X86::NOT16m },
  96     { X86::NOT32r,      X86::NOT32m },
  97     { X86::NOT64r,      X86::NOT64m },
  98     { X86::NOT8r,       X86::NOT8m },
  99     { X86::OR16ri,      X86::OR16mi },
 100     { X86::OR16ri8,     X86::OR16mi8 },
 101     { X86::OR16rr,      X86::OR16mr },
 102     { X86::OR32ri,      X86::OR32mi },
 103     { X86::OR32ri8,     X86::OR32mi8 },
 104     { X86::OR32rr,      X86::OR32mr },
 105     { X86::OR64ri32,    X86::OR64mi32 },
 106     { X86::OR64ri8,     X86::OR64mi8 },
 107     { X86::OR64rr,      X86::OR64mr },
 108     { X86::OR8ri,       X86::OR8mi },
 109     { X86::OR8rr,       X86::OR8mr },
 110     { X86::ROL16r1,     X86::ROL16m1 },
 111     { X86::ROL16rCL,    X86::ROL16mCL },
 112     { X86::ROL16ri,     X86::ROL16mi },
 113     { X86::ROL32r1,     X86::ROL32m1 },
 114     { X86::ROL32rCL,    X86::ROL32mCL },
 115     { X86::ROL32ri,     X86::ROL32mi },
 116     { X86::ROL64r1,     X86::ROL64m1 },
 117     { X86::ROL64rCL,    X86::ROL64mCL },
 118     { X86::ROL64ri,     X86::ROL64mi },
 119     { X86::ROL8r1,      X86::ROL8m1 },
 120     { X86::ROL8rCL,     X86::ROL8mCL },
 121     { X86::ROL8ri,      X86::ROL8mi },
 122     { X86::ROR16r1,     X86::ROR16m1 },
 123     { X86::ROR16rCL,    X86::ROR16mCL },
 124     { X86::ROR16ri,     X86::ROR16mi },
 125     { X86::ROR32r1,     X86::ROR32m1 },
 126     { X86::ROR32rCL,    X86::ROR32mCL },
 127     { X86::ROR32ri,     X86::ROR32mi },
 128     { X86::ROR64r1,     X86::ROR64m1 },
 129     { X86::ROR64rCL,    X86::ROR64mCL },
 130     { X86::ROR64ri,     X86::ROR64mi },
 131     { X86::ROR8r1,      X86::ROR8m1 },
 132     { X86::ROR8rCL,     X86::ROR8mCL },
 133     { X86::ROR8ri,      X86::ROR8mi },
 134     { X86::SAR16r1,     X86::SAR16m1 },
 135     { X86::SAR16rCL,    X86::SAR16mCL },
 136     { X86::SAR16ri,     X86::SAR16mi },
 137     { X86::SAR32r1,     X86::SAR32m1 },
 138     { X86::SAR32rCL,    X86::SAR32mCL },
 139     { X86::SAR32ri,     X86::SAR32mi },
 140     { X86::SAR64r1,     X86::SAR64m1 },
 141     { X86::SAR64rCL,    X86::SAR64mCL },
 142     { X86::SAR64ri,     X86::SAR64mi },
 143     { X86::SAR8r1,      X86::SAR8m1 },
 144     { X86::SAR8rCL,     X86::SAR8mCL },
 145     { X86::SAR8ri,      X86::SAR8mi },
 146     { X86::SBB32ri,     X86::SBB32mi },
 147     { X86::SBB32ri8,    X86::SBB32mi8 },
 148     { X86::SBB32rr,     X86::SBB32mr },
 149     { X86::SBB64ri32,   X86::SBB64mi32 },
 150     { X86::SBB64ri8,    X86::SBB64mi8 },
 151     { X86::SBB64rr,     X86::SBB64mr },
 152     { X86::SHL16rCL,    X86::SHL16mCL },
 153     { X86::SHL16ri,     X86::SHL16mi },
 154     { X86::SHL32rCL,    X86::SHL32mCL },
 155     { X86::SHL32ri,     X86::SHL32mi },
 156     { X86::SHL64rCL,    X86::SHL64mCL },
 157     { X86::SHL64ri,     X86::SHL64mi },
 158     { X86::SHL8rCL,     X86::SHL8mCL },
 159     { X86::SHL8ri,      X86::SHL8mi },
 160     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 161     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 162     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 163     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 164     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 165     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 166     { X86::SHR16r1,     X86::SHR16m1 },
 167     { X86::SHR16rCL,    X86::SHR16mCL },
 168     { X86::SHR16ri,     X86::SHR16mi },
 169     { X86::SHR32r1,     X86::SHR32m1 },
 170     { X86::SHR32rCL,    X86::SHR32mCL },
 171     { X86::SHR32ri,     X86::SHR32mi },
 172     { X86::SHR64r1,     X86::SHR64m1 },
 173     { X86::SHR64rCL,    X86::SHR64mCL },
 174     { X86::SHR64ri,     X86::SHR64mi },
 175     { X86::SHR8r1,      X86::SHR8m1 },
 176     { X86::SHR8rCL,     X86::SHR8mCL },
 177     { X86::SHR8ri,      X86::SHR8mi },
 178     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 179     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 180     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 181     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 182     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 183     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 184     { X86::SUB16ri,     X86::SUB16mi },
 185     { X86::SUB16ri8,    X86::SUB16mi8 },
 186     { X86::SUB16rr,     X86::SUB16mr },
 187     { X86::SUB32ri,     X86::SUB32mi },
 188     { X86::SUB32ri8,    X86::SUB32mi8 },
 189     { X86::SUB32rr,     X86::SUB32mr },
 190     { X86::SUB64ri32,   X86::SUB64mi32 },
 191     { X86::SUB64ri8,    X86::SUB64mi8 },
 192     { X86::SUB64rr,     X86::SUB64mr },
 193     { X86::SUB8ri,      X86::SUB8mi },
 194     { X86::SUB8rr,      X86::SUB8mr },
 195     { X86::XOR16ri,     X86::XOR16mi },
 196     { X86::XOR16ri8,    X86::XOR16mi8 },
 197     { X86::XOR16rr,     X86::XOR16mr },
 198     { X86::XOR32ri,     X86::XOR32mi },
 199     { X86::XOR32ri8,    X86::XOR32mi8 },
 200     { X86::XOR32rr,     X86::XOR32mr },
 201     { X86::XOR64ri32,   X86::XOR64mi32 },
 202     { X86::XOR64ri8,    X86::XOR64mi8 },
 203     { X86::XOR64rr,     X86::XOR64mr },
 204     { X86::XOR8ri,      X86::XOR8mi },
 205     { X86::XOR8rr,      X86::XOR8mr }
 206   };
 207
 208   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 209     unsigned RegOp = OpTbl2Addr[i][0];
 210     unsigned MemOp = OpTbl2Addr[i][1];
 211     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 212       assert(false && "Duplicated entries?");
 213     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 214     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 215                                                 std::make_pair(RegOp, AuxInfo))))
 216       AmbEntries.push_back(MemOp);
 217   }
 218
 219   // If the third value is 1, then it's folding either a load or a store.
 220   static const unsigned OpTbl0[][3] = {
 221     { X86::CALL32r,     X86::CALL32m, 1 },
 222     { X86::CALL64r,     X86::CALL64m, 1 },
 223     { X86::CMP16ri,     X86::CMP16mi, 1 },
 224     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 225     { X86::CMP32ri,     X86::CMP32mi, 1 },
 226     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 227     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 228     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 229     { X86::CMP8ri,      X86::CMP8mi, 1 },
 230     { X86::DIV16r,      X86::DIV16m, 1 },
 231     { X86::DIV32r,      X86::DIV32m, 1 },
 232     { X86::DIV64r,      X86::DIV64m, 1 },
 233     { X86::DIV8r,       X86::DIV8m, 1 },
 234     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 235     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 236     { X86::IDIV16r,     X86::IDIV16m, 1 },
 237     { X86::IDIV32r,     X86::IDIV32m, 1 },
 238     { X86::IDIV64r,     X86::IDIV64m, 1 },
 239     { X86::IDIV8r,      X86::IDIV8m, 1 },
 240     { X86::IMUL16r,     X86::IMUL16m, 1 },
 241     { X86::IMUL32r,     X86::IMUL32m, 1 },
 242     { X86::IMUL64r,     X86::IMUL64m, 1 },
 243     { X86::IMUL8r,      X86::IMUL8m, 1 },
 244     { X86::JMP32r,      X86::JMP32m, 1 },
 245     { X86::JMP64r,      X86::JMP64m, 1 },
 246     { X86::MOV16ri,     X86::MOV16mi, 0 },
 247     { X86::MOV16rr,     X86::MOV16mr, 0 },
 248     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 249     { X86::MOV32ri,     X86::MOV32mi, 0 },
 250     { X86::MOV32rr,     X86::MOV32mr, 0 },
 251     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 252     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 253     { X86::MOV64rr,     X86::MOV64mr, 0 },
 254     { X86::MOV8ri,      X86::MOV8mi, 0 },
 255     { X86::MOV8rr,      X86::MOV8mr, 0 },
 256     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 257     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 258     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 259     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 260     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 261     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 262     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 263     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 264     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 265     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 266     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 267     { X86::MUL16r,      X86::MUL16m, 1 },
 268     { X86::MUL32r,      X86::MUL32m, 1 },
 269     { X86::MUL64r,      X86::MUL64m, 1 },
 270     { X86::MUL8r,       X86::MUL8m, 1 },
 271     { X86::SETAEr,      X86::SETAEm, 0 },
 272     { X86::SETAr,       X86::SETAm, 0 },
 273     { X86::SETBEr,      X86::SETBEm, 0 },
 274     { X86::SETBr,       X86::SETBm, 0 },
 275     { X86::SETEr,       X86::SETEm, 0 },
 276     { X86::SETGEr,      X86::SETGEm, 0 },
 277     { X86::SETGr,       X86::SETGm, 0 },
 278     { X86::SETLEr,      X86::SETLEm, 0 },
 279     { X86::SETLr,       X86::SETLm, 0 },
 280     { X86::SETNEr,      X86::SETNEm, 0 },
 281     { X86::SETNPr,      X86::SETNPm, 0 },
 282     { X86::SETNSr,      X86::SETNSm, 0 },
 283     { X86::SETPr,       X86::SETPm, 0 },
 284     { X86::SETSr,       X86::SETSm, 0 },
 285     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 286     { X86::TEST16ri,    X86::TEST16mi, 1 },
 287     { X86::TEST32ri,    X86::TEST32mi, 1 },
 288     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 289     { X86::TEST8ri,     X86::TEST8mi, 1 }
 290   };
 291
 292   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 293     unsigned RegOp = OpTbl0[i][0];
 294     unsigned MemOp = OpTbl0[i][1];
 295     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 296       assert(false && "Duplicated entries?");
 297     unsigned FoldedLoad = OpTbl0[i][2];
 298     // Index 0, folded load or store.
 299     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 300     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 301       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 302                                                std::make_pair(RegOp, AuxInfo))))
 303         AmbEntries.push_back(MemOp);
 304   }
 305
 306   static const unsigned OpTbl1[][2] = {
 307     { X86::CMP16rr,         X86::CMP16rm },
 308     { X86::CMP32rr,         X86::CMP32rm },
 309     { X86::CMP64rr,         X86::CMP64rm },
 310     { X86::CMP8rr,          X86::CMP8rm },
 311     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 312     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 313     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 314     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 315     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 316     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 317     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 318     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 319     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 320     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 321     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 322     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 323     { X86::IMUL16rri,       X86::IMUL16rmi },
 324     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 325     { X86::IMUL32rri,       X86::IMUL32rmi },
 326     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 327     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 328     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 329     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 330     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 331     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 332     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 333     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 334     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 335     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 336     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 337     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 338     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 339     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 340     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 341     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 342     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 343     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 344     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 345     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 346     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 347     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 348     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 349     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 350     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 351     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 352     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 353     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 354     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 355     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 356     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 357     { X86::MOV16rr,         X86::MOV16rm },
 358     { X86::MOV16to16_,      X86::MOV16_rm },
 359     { X86::MOV32rr,         X86::MOV32rm },
 360     { X86::MOV32to32_,      X86::MOV32_rm },
 361     { X86::MOV64rr,         X86::MOV64rm },
 362     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 363     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 364     { X86::MOV8rr,          X86::MOV8rm },
 365     { X86::MOVAPDrr,        X86::MOVAPDrm },
 366     { X86::MOVAPSrr,        X86::MOVAPSrm },
 367     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 368     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 369     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 370     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 371     { X86::MOVSDrr,         X86::MOVSDrm },
 372     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 373     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 374     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 375     { X86::MOVSSrr,         X86::MOVSSrm },
 376     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 377     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 378     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 379     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 380     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 381     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 382     { X86::MOVUPDrr,        X86::MOVUPDrm },
 383     { X86::MOVUPSrr,        X86::MOVUPSrm },
 384     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 385     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 386     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 387     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 388     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 389     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 390     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 391     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 392     { X86::PSHUFDri,        X86::PSHUFDmi },
 393     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 394     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 395     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 396     { X86::RCPPSr,          X86::RCPPSm },
 397     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 398     { X86::RSQRTPSr,        X86::RSQRTPSm },
 399     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 400     { X86::RSQRTSSr,        X86::RSQRTSSm },
 401     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 402     { X86::SQRTPDr,         X86::SQRTPDm },
 403     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 404     { X86::SQRTPSr,         X86::SQRTPSm },
 405     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 406     { X86::SQRTSDr,         X86::SQRTSDm },
 407     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 408     { X86::SQRTSSr,         X86::SQRTSSm },
 409     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 410     { X86::TEST16rr,        X86::TEST16rm },
 411     { X86::TEST32rr,        X86::TEST32rm },
 412     { X86::TEST64rr,        X86::TEST64rm },
 413     { X86::TEST8rr,         X86::TEST8rm },
 414     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 415     { X86::UCOMISDrr,       X86::UCOMISDrm },
 416     { X86::UCOMISSrr,       X86::UCOMISSrm }
 417   };
 418
 419   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 420     unsigned RegOp = OpTbl1[i][0];
 421     unsigned MemOp = OpTbl1[i][1];
 422     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 423       assert(false && "Duplicated entries?");
 424     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 425     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 426       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 427                                                std::make_pair(RegOp, AuxInfo))))
 428         AmbEntries.push_back(MemOp);
 429   }
 430
 431   static const unsigned OpTbl2[][2] = {
 432     { X86::ADC32rr,         X86::ADC32rm },
 433     { X86::ADC64rr,         X86::ADC64rm },
 434     { X86::ADD16rr,         X86::ADD16rm },
 435     { X86::ADD32rr,         X86::ADD32rm },
 436     { X86::ADD64rr,         X86::ADD64rm },
 437     { X86::ADD8rr,          X86::ADD8rm },
 438     { X86::ADDPDrr,         X86::ADDPDrm },
 439     { X86::ADDPSrr,         X86::ADDPSrm },
 440     { X86::ADDSDrr,         X86::ADDSDrm },
 441     { X86::ADDSSrr,         X86::ADDSSrm },
 442     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 443     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 444     { X86::AND16rr,         X86::AND16rm },
 445     { X86::AND32rr,         X86::AND32rm },
 446     { X86::AND64rr,         X86::AND64rm },
 447     { X86::AND8rr,          X86::AND8rm },
 448     { X86::ANDNPDrr,        X86::ANDNPDrm },
 449     { X86::ANDNPSrr,        X86::ANDNPSrm },
 450     { X86::ANDPDrr,         X86::ANDPDrm },
 451     { X86::ANDPSrr,         X86::ANDPSrm },
 452     { X86::CMOVA16rr,       X86::CMOVA16rm },
 453     { X86::CMOVA32rr,       X86::CMOVA32rm },
 454     { X86::CMOVA64rr,       X86::CMOVA64rm },
 455     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 456     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 457     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 458     { X86::CMOVB16rr,       X86::CMOVB16rm },
 459     { X86::CMOVB32rr,       X86::CMOVB32rm },
 460     { X86::CMOVB64rr,       X86::CMOVB64rm },
 461     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 462     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 463     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 464     { X86::CMOVE16rr,       X86::CMOVE16rm },
 465     { X86::CMOVE32rr,       X86::CMOVE32rm },
 466     { X86::CMOVE64rr,       X86::CMOVE64rm },
 467     { X86::CMOVG16rr,       X86::CMOVG16rm },
 468     { X86::CMOVG32rr,       X86::CMOVG32rm },
 469     { X86::CMOVG64rr,       X86::CMOVG64rm },
 470     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 471     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 472     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 473     { X86::CMOVL16rr,       X86::CMOVL16rm },
 474     { X86::CMOVL32rr,       X86::CMOVL32rm },
 475     { X86::CMOVL64rr,       X86::CMOVL64rm },
 476     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 477     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 478     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 479     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 480     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 481     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 482     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 483     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 484     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 485     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 486     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 487     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 488     { X86::CMOVP16rr,       X86::CMOVP16rm },
 489     { X86::CMOVP32rr,       X86::CMOVP32rm },
 490     { X86::CMOVP64rr,       X86::CMOVP64rm },
 491     { X86::CMOVS16rr,       X86::CMOVS16rm },
 492     { X86::CMOVS32rr,       X86::CMOVS32rm },
 493     { X86::CMOVS64rr,       X86::CMOVS64rm },
 494     { X86::CMPPDrri,        X86::CMPPDrmi },
 495     { X86::CMPPSrri,        X86::CMPPSrmi },
 496     { X86::CMPSDrr,         X86::CMPSDrm },
 497     { X86::CMPSSrr,         X86::CMPSSrm },
 498     { X86::DIVPDrr,         X86::DIVPDrm },
 499     { X86::DIVPSrr,         X86::DIVPSrm },
 500     { X86::DIVSDrr,         X86::DIVSDrm },
 501     { X86::DIVSSrr,         X86::DIVSSrm },
 502     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 503     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 504     { X86::FsANDPDrr,       X86::FsANDPDrm },
 505     { X86::FsANDPSrr,       X86::FsANDPSrm },
 506     { X86::FsORPDrr,        X86::FsORPDrm },
 507     { X86::FsORPSrr,        X86::FsORPSrm },
 508     { X86::FsXORPDrr,       X86::FsXORPDrm },
 509     { X86::FsXORPSrr,       X86::FsXORPSrm },
 510     { X86::HADDPDrr,        X86::HADDPDrm },
 511     { X86::HADDPSrr,        X86::HADDPSrm },
 512     { X86::HSUBPDrr,        X86::HSUBPDrm },
 513     { X86::HSUBPSrr,        X86::HSUBPSrm },
 514     { X86::IMUL16rr,        X86::IMUL16rm },
 515     { X86::IMUL32rr,        X86::IMUL32rm },
 516     { X86::IMUL64rr,        X86::IMUL64rm },
 517     { X86::MAXPDrr,         X86::MAXPDrm },
 518     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 519     { X86::MAXPSrr,         X86::MAXPSrm },
 520     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 521     { X86::MAXSDrr,         X86::MAXSDrm },
 522     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 523     { X86::MAXSSrr,         X86::MAXSSrm },
 524     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 525     { X86::MINPDrr,         X86::MINPDrm },
 526     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 527     { X86::MINPSrr,         X86::MINPSrm },
 528     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 529     { X86::MINSDrr,         X86::MINSDrm },
 530     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 531     { X86::MINSSrr,         X86::MINSSrm },
 532     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 533     { X86::MULPDrr,         X86::MULPDrm },
 534     { X86::MULPSrr,         X86::MULPSrm },
 535     { X86::MULSDrr,         X86::MULSDrm },
 536     { X86::MULSSrr,         X86::MULSSrm },
 537     { X86::OR16rr,          X86::OR16rm },
 538     { X86::OR32rr,          X86::OR32rm },
 539     { X86::OR64rr,          X86::OR64rm },
 540     { X86::OR8rr,           X86::OR8rm },
 541     { X86::ORPDrr,          X86::ORPDrm },
 542     { X86::ORPSrr,          X86::ORPSrm },
 543     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 544     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 545     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 546     { X86::PADDBrr,         X86::PADDBrm },
 547     { X86::PADDDrr,         X86::PADDDrm },
 548     { X86::PADDQrr,         X86::PADDQrm },
 549     { X86::PADDSBrr,        X86::PADDSBrm },
 550     { X86::PADDSWrr,        X86::PADDSWrm },
 551     { X86::PADDWrr,         X86::PADDWrm },
 552     { X86::PANDNrr,         X86::PANDNrm },
 553     { X86::PANDrr,          X86::PANDrm },
 554     { X86::PAVGBrr,         X86::PAVGBrm },
 555     { X86::PAVGWrr,         X86::PAVGWrm },
 556     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 557     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 558     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 559     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 560     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 561     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 562     { X86::PINSRWrri,       X86::PINSRWrmi },
 563     { X86::PMADDWDrr,       X86::PMADDWDrm },
 564     { X86::PMAXSWrr,        X86::PMAXSWrm },
 565     { X86::PMAXUBrr,        X86::PMAXUBrm },
 566     { X86::PMINSWrr,        X86::PMINSWrm },
 567     { X86::PMINUBrr,        X86::PMINUBrm },
 568     { X86::PMULHUWrr,       X86::PMULHUWrm },
 569     { X86::PMULHWrr,        X86::PMULHWrm },
 570     { X86::PMULLWrr,        X86::PMULLWrm },
 571     { X86::PMULUDQrr,       X86::PMULUDQrm },
 572     { X86::PORrr,           X86::PORrm },
 573     { X86::PSADBWrr,        X86::PSADBWrm },
 574     { X86::PSLLDrr,         X86::PSLLDrm },
 575     { X86::PSLLQrr,         X86::PSLLQrm },
 576     { X86::PSLLWrr,         X86::PSLLWrm },
 577     { X86::PSRADrr,         X86::PSRADrm },
 578     { X86::PSRAWrr,         X86::PSRAWrm },
 579     { X86::PSRLDrr,         X86::PSRLDrm },
 580     { X86::PSRLQrr,         X86::PSRLQrm },
 581     { X86::PSRLWrr,         X86::PSRLWrm },
 582     { X86::PSUBBrr,         X86::PSUBBrm },
 583     { X86::PSUBDrr,         X86::PSUBDrm },
 584     { X86::PSUBSBrr,        X86::PSUBSBrm },
 585     { X86::PSUBSWrr,        X86::PSUBSWrm },
 586     { X86::PSUBWrr,         X86::PSUBWrm },
 587     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 588     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 589     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 590     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 591     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 592     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 593     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 594     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 595     { X86::PXORrr,          X86::PXORrm },
 596     { X86::SBB32rr,         X86::SBB32rm },
 597     { X86::SBB64rr,         X86::SBB64rm },
 598     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 599     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 600     { X86::SUB16rr,         X86::SUB16rm },
 601     { X86::SUB32rr,         X86::SUB32rm },
 602     { X86::SUB64rr,         X86::SUB64rm },
 603     { X86::SUB8rr,          X86::SUB8rm },
 604     { X86::SUBPDrr,         X86::SUBPDrm },
 605     { X86::SUBPSrr,         X86::SUBPSrm },
 606     { X86::SUBSDrr,         X86::SUBSDrm },
 607     { X86::SUBSSrr,         X86::SUBSSrm },
 608     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 609     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 610     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 611     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 612     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 613     { X86::XOR16rr,         X86::XOR16rm },
 614     { X86::XOR32rr,         X86::XOR32rm },
 615     { X86::XOR64rr,         X86::XOR64rm },
 616     { X86::XOR8rr,          X86::XOR8rm },
 617     { X86::XORPDrr,         X86::XORPDrm },
 618     { X86::XORPSrr,         X86::XORPSrm }
 619   };
 620
 621   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 622     unsigned RegOp = OpTbl2[i][0];
 623     unsigned MemOp = OpTbl2[i][1];
 624     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 625       assert(false && "Duplicated entries?");
 626     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 627     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 628                                                std::make_pair(RegOp, AuxInfo))))
 629       AmbEntries.push_back(MemOp);
 630   }
 631
 632   // Remove ambiguous entries.
 633   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 634 }
 635
 636 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 637                                unsigned& sourceReg,
 638                                unsigned& destReg) const {
 639   unsigned oc = MI.getOpcode();
 640   if (oc == X86::MOV8rr || oc == X86::MOV16rr ||
 641       oc == X86::MOV32rr || oc == X86::MOV64rr ||
 642       oc == X86::MOV16to16_ || oc == X86::MOV32to32_ ||
 643       oc == X86::MOV_Fp3232  || oc == X86::MOVSSrr || oc == X86::MOVSDrr ||
 644       oc == X86::MOV_Fp3264 || oc == X86::MOV_Fp6432 || oc == X86::MOV_Fp6464 ||
 645       oc == X86::FsMOVAPSrr || oc == X86::FsMOVAPDrr ||
 646       oc == X86::MOVAPSrr || oc == X86::MOVAPDrr ||
 647       oc == X86::MOVSS2PSrr || oc == X86::MOVSD2PDrr ||
 648       oc == X86::MOVPS2SSrr || oc == X86::MOVPD2SDrr ||
 649       oc == X86::MMX_MOVD64rr || oc == X86::MMX_MOVQ64rr) {
 650       assert(MI.getNumOperands() >= 2 &&
 651              MI.getOperand(0).isRegister() &&
 652              MI.getOperand(1).isRegister() &&
 653              "invalid register-register move instruction");
 654       sourceReg = MI.getOperand(1).getReg();
 655       destReg = MI.getOperand(0).getReg();
 656       return true;
 657   }
 658   return false;
 659 }
 660
 661 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 662                                            int &FrameIndex) const {
 663   switch (MI->getOpcode()) {
 664   default: break;
 665   case X86::MOV8rm:
 666   case X86::MOV16rm:
 667   case X86::MOV16_rm:
 668   case X86::MOV32rm:
 669   case X86::MOV32_rm:
 670   case X86::MOV64rm:
 671   case X86::LD_Fp64m:
 672   case X86::MOVSSrm:
 673   case X86::MOVSDrm:
 674   case X86::MOVAPSrm:
 675   case X86::MOVAPDrm:
 676   case X86::MMX_MOVD64rm:
 677   case X86::MMX_MOVQ64rm:
 678     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 679         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 680         MI->getOperand(2).getImm() == 1 &&
 681         MI->getOperand(3).getReg() == 0 &&
 682         MI->getOperand(4).getImm() == 0) {
 683       FrameIndex = MI->getOperand(1).getIndex();
 684       return MI->getOperand(0).getReg();
 685     }
 686     break;
 687   }
 688   return 0;
 689 }
 690
 691 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 692                                           int &FrameIndex) const {
 693   switch (MI->getOpcode()) {
 694   default: break;
 695   case X86::MOV8mr:
 696   case X86::MOV16mr:
 697   case X86::MOV16_mr:
 698   case X86::MOV32mr:
 699   case X86::MOV32_mr:
 700   case X86::MOV64mr:
 701   case X86::ST_FpP64m:
 702   case X86::MOVSSmr:
 703   case X86::MOVSDmr:
 704   case X86::MOVAPSmr:
 705   case X86::MOVAPDmr:
 706   case X86::MMX_MOVD64mr:
 707   case X86::MMX_MOVQ64mr:
 708   case X86::MMX_MOVNTQmr:
 709     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 710         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 711         MI->getOperand(1).getImm() == 1 &&
 712         MI->getOperand(2).getReg() == 0 &&
 713         MI->getOperand(3).getImm() == 0) {
 714       FrameIndex = MI->getOperand(0).getIndex();
 715       return MI->getOperand(4).getReg();
 716     }
 717     break;
 718   }
 719   return 0;
 720 }
 721
 722
 723 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 724   switch (MI->getOpcode()) {
 725   default: break;
 726   case X86::MOV8rm:
 727   case X86::MOV16rm:
 728   case X86::MOV16_rm:
 729   case X86::MOV32rm:
 730   case X86::MOV32_rm:
 731   case X86::MOV64rm:
 732   case X86::LD_Fp64m:
 733   case X86::MOVSSrm:
 734   case X86::MOVSDrm:
 735   case X86::MOVAPSrm:
 736   case X86::MOVAPDrm:
 737   case X86::MMX_MOVD64rm:
 738   case X86::MMX_MOVQ64rm:
 739     // Loads from constant pools are trivially rematerializable.
 740     if (MI->getOperand(1).isReg() && MI->getOperand(2).isImm() &&
 741         MI->getOperand(3).isReg() && MI->getOperand(4).isCPI() &&
 742         MI->getOperand(2).getImm() == 1 &&
 743         MI->getOperand(3).getReg() == 0) {
 744       unsigned BaseReg = MI->getOperand(1).getReg();
 745       if (BaseReg == 0)
 746         return true;
 747       if (!ReMatPICLoad)
 748         return false;
 749       // Allow re-materialization of PIC load.
 750       MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 751       bool isPICBase = false;
 752       for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 753              E = MRI.def_end(); I != E; ++I) {
 754         MachineInstr *DefMI = I.getOperand().getParent();
 755         if (DefMI->getOpcode() != X86::MOVPC32r)
 756           return false;
 757         assert(!isPICBase && "More than one PIC base?");
 758         isPICBase = true;
 759       }
 760       return isPICBase;
 761     }
 762
 763     return false;
 764   }
 765   // All other instructions marked M_REMATERIALIZABLE are always trivially
 766   // rematerializable.
 767   return true;
 768 }
 769
 770 /// isInvariantLoad - Return true if the specified instruction (which is marked
 771 /// mayLoad) is loading from a location whose value is invariant across the
 772 /// function.  For example, loading a value from the constant pool or from
 773 /// from the argument area of a function if it does not change.  This should
 774 /// only return true of *all* loads the instruction does are invariant (if it
 775 /// does multiple loads).
 776 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 777   // This code cares about loads from three cases: constant pool entries,
 778   // invariant argument slots, and global stubs.  In order to handle these cases
 779   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 780   // operand and base our analysis on it.  This is safe because the address of
 781   // none of these three cases is ever used as anything other than a load base
 782   // and X86 doesn't have any instructions that load from multiple places.
 783
 784   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 785     const MachineOperand &MO = MI->getOperand(i);
 786     // Loads from constant pools are trivially invariant.
 787     if (MO.isCPI())
 788       return true;
 789
 790     if (MO.isGlobal()) {
 791       if (TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(MO.getGlobal(),
 792                                                               TM, false))
 793         return true;
 794       return false;
 795     }
 796
 797     // If this is a load from an invariant stack slot, the load is a constant.
 798     if (MO.isFI()) {
 799       const MachineFrameInfo &MFI =
 800         *MI->getParent()->getParent()->getFrameInfo();
 801       int Idx = MO.getIndex();
 802       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 803     }
 804   }
 805
 806   // All other instances of these instructions are presumed to have other
 807   // issues.
 808   return false;
 809 }
 810
 811 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 812 /// is not marked dead.
 813 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 814   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 815     MachineOperand &MO = MI->getOperand(i);
 816     if (MO.isRegister() && MO.isDef() &&
 817         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 818       return true;
 819     }
 820   }
 821   return false;
 822 }
 823
 824 /// convertToThreeAddress - This method must be implemented by targets that
 825 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 826 /// may be able to convert a two-address instruction into a true
 827 /// three-address instruction on demand.  This allows the X86 target (for
 828 /// example) to convert ADD and SHL instructions into LEA instructions if they
 829 /// would require register copies due to two-addressness.
 830 ///
 831 /// This method returns a null pointer if the transformation cannot be
 832 /// performed, otherwise it returns the new instruction.
 833 ///
 834 MachineInstr *
 835 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 836                                     MachineBasicBlock::iterator &MBBI,
 837                                     LiveVariables &LV) const {
 838   MachineInstr *MI = MBBI;
 839   // All instructions input are two-addr instructions.  Get the known operands.
 840   unsigned Dest = MI->getOperand(0).getReg();
 841   unsigned Src = MI->getOperand(1).getReg();
 842
 843   MachineInstr *NewMI = NULL;
 844   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 845   // we have better subtarget support, enable the 16-bit LEA generation here.
 846   bool DisableLEA16 = true;
 847
 848   unsigned MIOpc = MI->getOpcode();
 849   switch (MIOpc) {
 850   case X86::SHUFPSrri: {
 851     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 852     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 853
 854     unsigned A = MI->getOperand(0).getReg();
 855     unsigned B = MI->getOperand(1).getReg();
 856     unsigned C = MI->getOperand(2).getReg();
 857     unsigned M = MI->getOperand(3).getImm();
 858     if (B != C) return 0;
 859     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 860     break;
 861   }
 862   case X86::SHL64ri: {
 863     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 864     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 865     // the flags produced by a shift yet, so this is safe.
 866     unsigned Dest = MI->getOperand(0).getReg();
 867     unsigned Src = MI->getOperand(1).getReg();
 868     unsigned ShAmt = MI->getOperand(2).getImm();
 869     if (ShAmt == 0 || ShAmt >= 4) return 0;
 870
 871     NewMI = BuildMI(get(X86::LEA64r), Dest)
 872       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 873     break;
 874   }
 875   case X86::SHL32ri: {
 876     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 877     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 878     // the flags produced by a shift yet, so this is safe.
 879     unsigned Dest = MI->getOperand(0).getReg();
 880     unsigned Src = MI->getOperand(1).getReg();
 881     unsigned ShAmt = MI->getOperand(2).getImm();
 882     if (ShAmt == 0 || ShAmt >= 4) return 0;
 883
 884     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 885       X86::LEA64_32r : X86::LEA32r;
 886     NewMI = BuildMI(get(Opc), Dest)
 887       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 888     break;
 889   }
 890   case X86::SHL16ri: {
 891     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 892     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 893     // the flags produced by a shift yet, so this is safe.
 894     unsigned Dest = MI->getOperand(0).getReg();
 895     unsigned Src = MI->getOperand(1).getReg();
 896     unsigned ShAmt = MI->getOperand(2).getImm();
 897     if (ShAmt == 0 || ShAmt >= 4) return 0;
 898
 899     if (DisableLEA16) {
 900       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 901       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 902       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 903         ? X86::LEA64_32r : X86::LEA32r;
 904       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 905       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 906
 907       MachineInstr *Ins =
 908         BuildMI(get(X86::INSERT_SUBREG), leaInReg).addReg(Src).addImm(2);
 909       Ins->copyKillDeadInfo(MI);
 910
 911       NewMI = BuildMI(get(Opc), leaOutReg)
 912         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 913
 914       MachineInstr *Ext =
 915         BuildMI(get(X86::EXTRACT_SUBREG), Dest).addReg(leaOutReg).addImm(2);
 916       Ext->copyKillDeadInfo(MI);
 917
 918       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
 919       LV.instructionChanged(MI, NewMI);  // Update live variables
 920       LV.addVirtualRegisterKilled(leaInReg, NewMI);
 921       MFI->insert(MBBI, NewMI);          // Insert the new inst
 922       LV.addVirtualRegisterKilled(leaOutReg, Ext);
 923       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
 924       return Ext;
 925     } else {
 926       NewMI = BuildMI(get(X86::LEA16r), Dest)
 927         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 928     }
 929     break;
 930   }
 931   default: {
 932     // The following opcodes also sets the condition code register(s). Only
 933     // convert them to equivalent lea if the condition code register def's
 934     // are dead!
 935     if (hasLiveCondCodeDef(MI))
 936       return 0;
 937
 938     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
 939     switch (MIOpc) {
 940     default: return 0;
 941     case X86::INC64r:
 942     case X86::INC32r: {
 943       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 944       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
 945         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 946       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
 947       break;
 948     }
 949     case X86::INC16r:
 950     case X86::INC64_16r:
 951       if (DisableLEA16) return 0;
 952       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 953       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
 954       break;
 955     case X86::DEC64r:
 956     case X86::DEC32r: {
 957       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 958       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
 959         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 960       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
 961       break;
 962     }
 963     case X86::DEC16r:
 964     case X86::DEC64_16r:
 965       if (DisableLEA16) return 0;
 966       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 967       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
 968       break;
 969     case X86::ADD64rr:
 970     case X86::ADD32rr: {
 971       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 972       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
 973         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 974       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
 975                         MI->getOperand(2).getReg());
 976       break;
 977     }
 978     case X86::ADD16rr:
 979       if (DisableLEA16) return 0;
 980       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 981       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
 982                         MI->getOperand(2).getReg());
 983       break;
 984     case X86::ADD64ri32:
 985     case X86::ADD64ri8:
 986       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 987       if (MI->getOperand(2).isImmediate())
 988         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
 989                              MI->getOperand(2).getImm());
 990       break;
 991     case X86::ADD32ri:
 992     case X86::ADD32ri8:
 993       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 994       if (MI->getOperand(2).isImmediate()) {
 995         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
 996         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
 997                              MI->getOperand(2).getImm());
 998       }
 999       break;
1000     case X86::ADD16ri:
1001     case X86::ADD16ri8:
1002       if (DisableLEA16) return 0;
1003       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1004       if (MI->getOperand(2).isImmediate())
1005         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1006                              MI->getOperand(2).getImm());
1007       break;
1008     case X86::SHL16ri:
1009       if (DisableLEA16) return 0;
1010     case X86::SHL32ri:
1011     case X86::SHL64ri: {
1012       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1013              "Unknown shl instruction!");
1014       unsigned ShAmt = MI->getOperand(2).getImm();
1015       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1016         X86AddressMode AM;
1017         AM.Scale = 1 << ShAmt;
1018         AM.IndexReg = Src;
1019         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1020           : (MIOpc == X86::SHL32ri
1021              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1022         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1023       }
1024       break;
1025     }
1026     }
1027   }
1028   }
1029
1030   if (!NewMI) return 0;
1031
1032   NewMI->copyKillDeadInfo(MI);
1033   LV.instructionChanged(MI, NewMI);  // Update live variables
1034   MFI->insert(MBBI, NewMI);          // Insert the new inst
1035   return NewMI;
1036 }
1037
1038 /// commuteInstruction - We have a few instructions that must be hacked on to
1039 /// commute them.
1040 ///
1041 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1042   switch (MI->getOpcode()) {
1043   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1044   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1045   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1046   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1047   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1048   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1049     unsigned Opc;
1050     unsigned Size;
1051     switch (MI->getOpcode()) {
1052     default: assert(0 && "Unreachable!");
1053     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1054     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1055     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1056     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1057     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1058     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1059     }
1060     unsigned Amt = MI->getOperand(3).getImm();
1061     unsigned A = MI->getOperand(0).getReg();
1062     unsigned B = MI->getOperand(1).getReg();
1063     unsigned C = MI->getOperand(2).getReg();
1064     bool BisKill = MI->getOperand(1).isKill();
1065     bool CisKill = MI->getOperand(2).isKill();
1066     // If machine instrs are no longer in two-address forms, update
1067     // destination register as well.
1068     if (A == B) {
1069       // Must be two address instruction!
1070       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1071              "Expecting a two-address instruction!");
1072       A = C;
1073       CisKill = false;
1074     }
1075     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1076       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1077   }
1078   case X86::CMOVB16rr:
1079   case X86::CMOVB32rr:
1080   case X86::CMOVB64rr:
1081   case X86::CMOVAE16rr:
1082   case X86::CMOVAE32rr:
1083   case X86::CMOVAE64rr:
1084   case X86::CMOVE16rr:
1085   case X86::CMOVE32rr:
1086   case X86::CMOVE64rr:
1087   case X86::CMOVNE16rr:
1088   case X86::CMOVNE32rr:
1089   case X86::CMOVNE64rr:
1090   case X86::CMOVBE16rr:
1091   case X86::CMOVBE32rr:
1092   case X86::CMOVBE64rr:
1093   case X86::CMOVA16rr:
1094   case X86::CMOVA32rr:
1095   case X86::CMOVA64rr:
1096   case X86::CMOVL16rr:
1097   case X86::CMOVL32rr:
1098   case X86::CMOVL64rr:
1099   case X86::CMOVGE16rr:
1100   case X86::CMOVGE32rr:
1101   case X86::CMOVGE64rr:
1102   case X86::CMOVLE16rr:
1103   case X86::CMOVLE32rr:
1104   case X86::CMOVLE64rr:
1105   case X86::CMOVG16rr:
1106   case X86::CMOVG32rr:
1107   case X86::CMOVG64rr:
1108   case X86::CMOVS16rr:
1109   case X86::CMOVS32rr:
1110   case X86::CMOVS64rr:
1111   case X86::CMOVNS16rr:
1112   case X86::CMOVNS32rr:
1113   case X86::CMOVNS64rr:
1114   case X86::CMOVP16rr:
1115   case X86::CMOVP32rr:
1116   case X86::CMOVP64rr:
1117   case X86::CMOVNP16rr:
1118   case X86::CMOVNP32rr:
1119   case X86::CMOVNP64rr: {
1120     unsigned Opc = 0;
1121     switch (MI->getOpcode()) {
1122     default: break;
1123     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1124     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1125     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1126     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1127     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1128     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1129     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1130     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1131     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1132     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1133     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1134     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1135     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1136     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1137     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1138     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1139     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1140     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1141     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1142     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1143     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1144     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1145     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1146     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1147     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1148     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1149     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1150     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1151     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1152     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1153     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1154     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1155     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1156     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1157     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1158     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1159     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1160     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1161     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1162     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1163     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1164     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1165     }
1166
1167     MI->setDesc(get(Opc));
1168     // Fallthrough intended.
1169   }
1170   default:
1171     return TargetInstrInfoImpl::commuteInstruction(MI);
1172   }
1173 }
1174
1175 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1176   switch (BrOpc) {
1177   default: return X86::COND_INVALID;
1178   case X86::JE:  return X86::COND_E;
1179   case X86::JNE: return X86::COND_NE;
1180   case X86::JL:  return X86::COND_L;
1181   case X86::JLE: return X86::COND_LE;
1182   case X86::JG:  return X86::COND_G;
1183   case X86::JGE: return X86::COND_GE;
1184   case X86::JB:  return X86::COND_B;
1185   case X86::JBE: return X86::COND_BE;
1186   case X86::JA:  return X86::COND_A;
1187   case X86::JAE: return X86::COND_AE;
1188   case X86::JS:  return X86::COND_S;
1189   case X86::JNS: return X86::COND_NS;
1190   case X86::JP:  return X86::COND_P;
1191   case X86::JNP: return X86::COND_NP;
1192   case X86::JO:  return X86::COND_O;
1193   case X86::JNO: return X86::COND_NO;
1194   }
1195 }
1196
1197 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1198   switch (CC) {
1199   default: assert(0 && "Illegal condition code!");
1200   case X86::COND_E:  return X86::JE;
1201   case X86::COND_NE: return X86::JNE;
1202   case X86::COND_L:  return X86::JL;
1203   case X86::COND_LE: return X86::JLE;
1204   case X86::COND_G:  return X86::JG;
1205   case X86::COND_GE: return X86::JGE;
1206   case X86::COND_B:  return X86::JB;
1207   case X86::COND_BE: return X86::JBE;
1208   case X86::COND_A:  return X86::JA;
1209   case X86::COND_AE: return X86::JAE;
1210   case X86::COND_S:  return X86::JS;
1211   case X86::COND_NS: return X86::JNS;
1212   case X86::COND_P:  return X86::JP;
1213   case X86::COND_NP: return X86::JNP;
1214   case X86::COND_O:  return X86::JO;
1215   case X86::COND_NO: return X86::JNO;
1216   }
1217 }
1218
1219 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1220 /// e.g. turning COND_E to COND_NE.
1221 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1222   switch (CC) {
1223   default: assert(0 && "Illegal condition code!");
1224   case X86::COND_E:  return X86::COND_NE;
1225   case X86::COND_NE: return X86::COND_E;
1226   case X86::COND_L:  return X86::COND_GE;
1227   case X86::COND_LE: return X86::COND_G;
1228   case X86::COND_G:  return X86::COND_LE;
1229   case X86::COND_GE: return X86::COND_L;
1230   case X86::COND_B:  return X86::COND_AE;
1231   case X86::COND_BE: return X86::COND_A;
1232   case X86::COND_A:  return X86::COND_BE;
1233   case X86::COND_AE: return X86::COND_B;
1234   case X86::COND_S:  return X86::COND_NS;
1235   case X86::COND_NS: return X86::COND_S;
1236   case X86::COND_P:  return X86::COND_NP;
1237   case X86::COND_NP: return X86::COND_P;
1238   case X86::COND_O:  return X86::COND_NO;
1239   case X86::COND_NO: return X86::COND_O;
1240   }
1241 }
1242
1243 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1244   const TargetInstrDesc &TID = MI->getDesc();
1245   if (!TID.isTerminator()) return false;
1246
1247   // Conditional branch is a special case.
1248   if (TID.isBranch() && !TID.isBarrier())
1249     return true;
1250   if (!TID.isPredicable())
1251     return true;
1252   return !isPredicated(MI);
1253 }
1254
1255 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1256 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1257                                                const X86InstrInfo &TII) {
1258   if (MI->getOpcode() == X86::FP_REG_KILL)
1259     return false;
1260   return TII.isUnpredicatedTerminator(MI);
1261 }
1262
1263 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1264                                  MachineBasicBlock *&TBB,
1265                                  MachineBasicBlock *&FBB,
1266                                  std::vector<MachineOperand> &Cond) const {
1267   // If the block has no terminators, it just falls into the block after it.
1268   MachineBasicBlock::iterator I = MBB.end();
1269   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1270     return false;
1271
1272   // Get the last instruction in the block.
1273   MachineInstr *LastInst = I;
1274
1275   // If there is only one terminator instruction, process it.
1276   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1277     if (!LastInst->getDesc().isBranch())
1278       return true;
1279
1280     // If the block ends with a branch there are 3 possibilities:
1281     // it's an unconditional, conditional, or indirect branch.
1282
1283     if (LastInst->getOpcode() == X86::JMP) {
1284       TBB = LastInst->getOperand(0).getMBB();
1285       return false;
1286     }
1287     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1288     if (BranchCode == X86::COND_INVALID)
1289       return true;  // Can't handle indirect branch.
1290
1291     // Otherwise, block ends with fall-through condbranch.
1292     TBB = LastInst->getOperand(0).getMBB();
1293     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1294     return false;
1295   }
1296
1297   // Get the instruction before it if it's a terminator.
1298   MachineInstr *SecondLastInst = I;
1299
1300   // If there are three terminators, we don't know what sort of block this is.
1301   if (SecondLastInst && I != MBB.begin() &&
1302       isBrAnalysisUnpredicatedTerminator(--I, *this))
1303     return true;
1304
1305   // If the block ends with X86::JMP and a conditional branch, handle it.
1306   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1307   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1308     TBB = SecondLastInst->getOperand(0).getMBB();
1309     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1310     FBB = LastInst->getOperand(0).getMBB();
1311     return false;
1312   }
1313
1314   // If the block ends with two X86::JMPs, handle it.  The second one is not
1315   // executed, so remove it.
1316   if (SecondLastInst->getOpcode() == X86::JMP &&
1317       LastInst->getOpcode() == X86::JMP) {
1318     TBB = SecondLastInst->getOperand(0).getMBB();
1319     I = LastInst;
1320     I->eraseFromParent();
1321     return false;
1322   }
1323
1324   // Otherwise, can't handle this.
1325   return true;
1326 }
1327
1328 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1329   MachineBasicBlock::iterator I = MBB.end();
1330   if (I == MBB.begin()) return 0;
1331   --I;
1332   if (I->getOpcode() != X86::JMP &&
1333       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1334     return 0;
1335
1336   // Remove the branch.
1337   I->eraseFromParent();
1338
1339   I = MBB.end();
1340
1341   if (I == MBB.begin()) return 1;
1342   --I;
1343   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1344     return 1;
1345
1346   // Remove the branch.
1347   I->eraseFromParent();
1348   return 2;
1349 }
1350
1351 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1352                                                      MachineOperand &MO) {
1353   if (MO.isRegister())
1354     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1355                      false, false, MO.getSubReg());
1356   else if (MO.isImmediate())
1357     MIB = MIB.addImm(MO.getImm());
1358   else if (MO.isFrameIndex())
1359     MIB = MIB.addFrameIndex(MO.getIndex());
1360   else if (MO.isGlobalAddress())
1361     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1362   else if (MO.isConstantPoolIndex())
1363     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1364   else if (MO.isJumpTableIndex())
1365     MIB = MIB.addJumpTableIndex(MO.getIndex());
1366   else if (MO.isExternalSymbol())
1367     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1368   else
1369     assert(0 && "Unknown operand for X86InstrAddOperand!");
1370
1371   return MIB;
1372 }
1373
1374 unsigned
1375 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1376                            MachineBasicBlock *FBB,
1377                            const std::vector<MachineOperand> &Cond) const {
1378   // Shouldn't be a fall through.
1379   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1380   assert((Cond.size() == 1 || Cond.size() == 0) &&
1381          "X86 branch conditions have one component!");
1382
1383   if (FBB == 0) { // One way branch.
1384     if (Cond.empty()) {
1385       // Unconditional branch?
1386       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1387     } else {
1388       // Conditional branch.
1389       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1390       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1391     }
1392     return 1;
1393   }
1394
1395   // Two-way Conditional branch.
1396   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1397   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1398   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1399   return 2;
1400 }
1401
1402 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1403                                    MachineBasicBlock::iterator MI,
1404                                    unsigned DestReg, unsigned SrcReg,
1405                                    const TargetRegisterClass *DestRC,
1406                                    const TargetRegisterClass *SrcRC) const {
1407   if (DestRC == SrcRC) {
1408     unsigned Opc;
1409     if (DestRC == &X86::GR64RegClass) {
1410       Opc = X86::MOV64rr;
1411     } else if (DestRC == &X86::GR32RegClass) {
1412       Opc = X86::MOV32rr;
1413     } else if (DestRC == &X86::GR16RegClass) {
1414       Opc = X86::MOV16rr;
1415     } else if (DestRC == &X86::GR8RegClass) {
1416       Opc = X86::MOV8rr;
1417     } else if (DestRC == &X86::GR32_RegClass) {
1418       Opc = X86::MOV32_rr;
1419     } else if (DestRC == &X86::GR16_RegClass) {
1420       Opc = X86::MOV16_rr;
1421     } else if (DestRC == &X86::RFP32RegClass) {
1422       Opc = X86::MOV_Fp3232;
1423     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1424       Opc = X86::MOV_Fp6464;
1425     } else if (DestRC == &X86::RFP80RegClass) {
1426       Opc = X86::MOV_Fp8080;
1427     } else if (DestRC == &X86::FR32RegClass) {
1428       Opc = X86::FsMOVAPSrr;
1429     } else if (DestRC == &X86::FR64RegClass) {
1430       Opc = X86::FsMOVAPDrr;
1431     } else if (DestRC == &X86::VR128RegClass) {
1432       Opc = X86::MOVAPSrr;
1433     } else if (DestRC == &X86::VR64RegClass) {
1434       Opc = X86::MMX_MOVQ64rr;
1435     } else {
1436       assert(0 && "Unknown regclass");
1437       abort();
1438     }
1439     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1440     return;
1441   }
1442
1443   // Moving EFLAGS to / from another register requires a push and a pop.
1444   if (SrcRC == &X86::CCRRegClass) {
1445     assert(SrcReg == X86::EFLAGS);
1446     if (DestRC == &X86::GR64RegClass) {
1447       BuildMI(MBB, MI, get(X86::PUSHFQ));
1448       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1449       return;
1450     } else if (DestRC == &X86::GR32RegClass) {
1451       BuildMI(MBB, MI, get(X86::PUSHFD));
1452       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1453       return;
1454     }
1455   } else if (DestRC == &X86::CCRRegClass) {
1456     assert(DestReg == X86::EFLAGS);
1457     if (SrcRC == &X86::GR64RegClass) {
1458       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1459       BuildMI(MBB, MI, get(X86::POPFQ));
1460       return;
1461     } else if (SrcRC == &X86::GR32RegClass) {
1462       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1463       BuildMI(MBB, MI, get(X86::POPFD));
1464       return;
1465     }
1466   }
1467   cerr << "Not yet supported!";
1468   abort();
1469 }
1470
1471 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1472                                   unsigned StackAlign) {
1473   unsigned Opc = 0;
1474   if (RC == &X86::GR64RegClass) {
1475     Opc = X86::MOV64mr;
1476   } else if (RC == &X86::GR32RegClass) {
1477     Opc = X86::MOV32mr;
1478   } else if (RC == &X86::GR16RegClass) {
1479     Opc = X86::MOV16mr;
1480   } else if (RC == &X86::GR8RegClass) {
1481     Opc = X86::MOV8mr;
1482   } else if (RC == &X86::GR32_RegClass) {
1483     Opc = X86::MOV32_mr;
1484   } else if (RC == &X86::GR16_RegClass) {
1485     Opc = X86::MOV16_mr;
1486   } else if (RC == &X86::RFP80RegClass) {
1487     Opc = X86::ST_FpP80m;   // pops
1488   } else if (RC == &X86::RFP64RegClass) {
1489     Opc = X86::ST_Fp64m;
1490   } else if (RC == &X86::RFP32RegClass) {
1491     Opc = X86::ST_Fp32m;
1492   } else if (RC == &X86::FR32RegClass) {
1493     Opc = X86::MOVSSmr;
1494   } else if (RC == &X86::FR64RegClass) {
1495     Opc = X86::MOVSDmr;
1496   } else if (RC == &X86::VR128RegClass) {
1497     // FIXME: Use movaps once we are capable of selectively
1498     // aligning functions that spill SSE registers on 16-byte boundaries.
1499     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1500   } else if (RC == &X86::VR64RegClass) {
1501     Opc = X86::MMX_MOVQ64mr;
1502   } else {
1503     assert(0 && "Unknown regclass");
1504     abort();
1505   }
1506
1507   return Opc;
1508 }
1509
1510 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1511                                        MachineBasicBlock::iterator MI,
1512                                        unsigned SrcReg, bool isKill, int FrameIdx,
1513                                        const TargetRegisterClass *RC) const {
1514   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1515   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1516     .addReg(SrcReg, false, false, isKill);
1517 }
1518
1519 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1520                                   bool isKill,
1521                                   SmallVectorImpl<MachineOperand> &Addr,
1522                                   const TargetRegisterClass *RC,
1523                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1524   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1525   MachineInstrBuilder MIB = BuildMI(get(Opc));
1526   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1527     MIB = X86InstrAddOperand(MIB, Addr[i]);
1528   MIB.addReg(SrcReg, false, false, isKill);
1529   NewMIs.push_back(MIB);
1530 }
1531
1532 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1533                                  unsigned StackAlign) {
1534   unsigned Opc = 0;
1535   if (RC == &X86::GR64RegClass) {
1536     Opc = X86::MOV64rm;
1537   } else if (RC == &X86::GR32RegClass) {
1538     Opc = X86::MOV32rm;
1539   } else if (RC == &X86::GR16RegClass) {
1540     Opc = X86::MOV16rm;
1541   } else if (RC == &X86::GR8RegClass) {
1542     Opc = X86::MOV8rm;
1543   } else if (RC == &X86::GR32_RegClass) {
1544     Opc = X86::MOV32_rm;
1545   } else if (RC == &X86::GR16_RegClass) {
1546     Opc = X86::MOV16_rm;
1547   } else if (RC == &X86::RFP80RegClass) {
1548     Opc = X86::LD_Fp80m;
1549   } else if (RC == &X86::RFP64RegClass) {
1550     Opc = X86::LD_Fp64m;
1551   } else if (RC == &X86::RFP32RegClass) {
1552     Opc = X86::LD_Fp32m;
1553   } else if (RC == &X86::FR32RegClass) {
1554     Opc = X86::MOVSSrm;
1555   } else if (RC == &X86::FR64RegClass) {
1556     Opc = X86::MOVSDrm;
1557   } else if (RC == &X86::VR128RegClass) {
1558     // FIXME: Use movaps once we are capable of selectively
1559     // aligning functions that spill SSE registers on 16-byte boundaries.
1560     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1561   } else if (RC == &X86::VR64RegClass) {
1562     Opc = X86::MMX_MOVQ64rm;
1563   } else {
1564     assert(0 && "Unknown regclass");
1565     abort();
1566   }
1567
1568   return Opc;
1569 }
1570
1571 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1572                                            MachineBasicBlock::iterator MI,
1573                                            unsigned DestReg, int FrameIdx,
1574                                            const TargetRegisterClass *RC) const{
1575   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1576   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1577 }
1578
1579 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1580                                       SmallVectorImpl<MachineOperand> &Addr,
1581                                       const TargetRegisterClass *RC,
1582                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1583   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1584   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1585   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1586     MIB = X86InstrAddOperand(MIB, Addr[i]);
1587   NewMIs.push_back(MIB);
1588 }
1589
1590 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1591                                                 MachineBasicBlock::iterator MI,
1592                                 const std::vector<CalleeSavedInfo> &CSI) const {
1593   if (CSI.empty())
1594     return false;
1595
1596   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1597   unsigned SlotSize = is64Bit ? 8 : 4;
1598
1599   MachineFunction &MF = *MBB.getParent();
1600   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1601   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1602
1603   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1604   for (unsigned i = CSI.size(); i != 0; --i) {
1605     unsigned Reg = CSI[i-1].getReg();
1606     // Add the callee-saved register as live-in. It's killed at the spill.
1607     MBB.addLiveIn(Reg);
1608     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1609   }
1610   return true;
1611 }
1612
1613 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1614                                                  MachineBasicBlock::iterator MI,
1615                                 const std::vector<CalleeSavedInfo> &CSI) const {
1616   if (CSI.empty())
1617     return false;
1618
1619   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1620
1621   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1622   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1623     unsigned Reg = CSI[i].getReg();
1624     BuildMI(MBB, MI, get(Opc), Reg);
1625   }
1626   return true;
1627 }
1628
1629 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1630                                      SmallVector<MachineOperand,4> &MOs,
1631                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1632   // Create the base instruction with the memory operand as the first part.
1633   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1634   MachineInstrBuilder MIB(NewMI);
1635   unsigned NumAddrOps = MOs.size();
1636   for (unsigned i = 0; i != NumAddrOps; ++i)
1637     MIB = X86InstrAddOperand(MIB, MOs[i]);
1638   if (NumAddrOps < 4)  // FrameIndex only
1639     MIB.addImm(1).addReg(0).addImm(0);
1640
1641   // Loop over the rest of the ri operands, converting them over.
1642   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1643   for (unsigned i = 0; i != NumOps; ++i) {
1644     MachineOperand &MO = MI->getOperand(i+2);
1645     MIB = X86InstrAddOperand(MIB, MO);
1646   }
1647   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1648     MachineOperand &MO = MI->getOperand(i);
1649     MIB = X86InstrAddOperand(MIB, MO);
1650   }
1651   return MIB;
1652 }
1653
1654 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1655                               SmallVector<MachineOperand,4> &MOs,
1656                               MachineInstr *MI, const TargetInstrInfo &TII) {
1657   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1658   MachineInstrBuilder MIB(NewMI);
1659
1660   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1661     MachineOperand &MO = MI->getOperand(i);
1662     if (i == OpNo) {
1663       assert(MO.isRegister() && "Expected to fold into reg operand!");
1664       unsigned NumAddrOps = MOs.size();
1665       for (unsigned i = 0; i != NumAddrOps; ++i)
1666         MIB = X86InstrAddOperand(MIB, MOs[i]);
1667       if (NumAddrOps < 4)  // FrameIndex only
1668         MIB.addImm(1).addReg(0).addImm(0);
1669     } else {
1670       MIB = X86InstrAddOperand(MIB, MO);
1671     }
1672   }
1673   return MIB;
1674 }
1675
1676 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1677                                 SmallVector<MachineOperand,4> &MOs,
1678                                 MachineInstr *MI) {
1679   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1680
1681   unsigned NumAddrOps = MOs.size();
1682   for (unsigned i = 0; i != NumAddrOps; ++i)
1683     MIB = X86InstrAddOperand(MIB, MOs[i]);
1684   if (NumAddrOps < 4)  // FrameIndex only
1685     MIB.addImm(1).addReg(0).addImm(0);
1686   return MIB.addImm(0);
1687 }
1688
1689 MachineInstr*
1690 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1691                                 SmallVector<MachineOperand,4> &MOs) const {
1692   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1693   bool isTwoAddrFold = false;
1694   unsigned NumOps = MI->getDesc().getNumOperands();
1695   bool isTwoAddr = NumOps > 1 &&
1696     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1697
1698   MachineInstr *NewMI = NULL;
1699   // Folding a memory location into the two-address part of a two-address
1700   // instruction is different than folding it other places.  It requires
1701   // replacing the *two* registers with the memory location.
1702   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1703       MI->getOperand(0).isRegister() &&
1704       MI->getOperand(1).isRegister() &&
1705       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1706     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1707     isTwoAddrFold = true;
1708   } else if (i == 0) { // If operand 0
1709     if (MI->getOpcode() == X86::MOV16r0)
1710       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1711     else if (MI->getOpcode() == X86::MOV32r0)
1712       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1713     else if (MI->getOpcode() == X86::MOV64r0)
1714       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1715     else if (MI->getOpcode() == X86::MOV8r0)
1716       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1717     if (NewMI) {
1718       NewMI->copyKillDeadInfo(MI);
1719       return NewMI;
1720     }
1721
1722     OpcodeTablePtr = &RegOp2MemOpTable0;
1723   } else if (i == 1) {
1724     OpcodeTablePtr = &RegOp2MemOpTable1;
1725   } else if (i == 2) {
1726     OpcodeTablePtr = &RegOp2MemOpTable2;
1727   }
1728
1729   // If table selected...
1730   if (OpcodeTablePtr) {
1731     // Find the Opcode to fuse
1732     DenseMap<unsigned*, unsigned>::iterator I =
1733       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1734     if (I != OpcodeTablePtr->end()) {
1735       if (isTwoAddrFold)
1736         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1737       else
1738         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1739       NewMI->copyKillDeadInfo(MI);
1740       return NewMI;
1741     }
1742   }
1743
1744   // No fusion
1745   if (PrintFailedFusing)
1746     cerr << "We failed to fuse operand " << i << *MI;
1747   return NULL;
1748 }
1749
1750
1751 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1752                                               MachineInstr *MI,
1753                                               SmallVectorImpl<unsigned> &Ops,
1754                                               int FrameIndex) const {
1755   // Check switch flag
1756   if (NoFusing) return NULL;
1757
1758   const MachineFrameInfo *MFI = MF.getFrameInfo();
1759   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1760   // FIXME: Move alignment requirement into tables?
1761   if (Alignment < 16) {
1762     switch (MI->getOpcode()) {
1763     default: break;
1764     // Not always safe to fold movsd into these instructions since their load
1765     // folding variants expects the address to be 16 byte aligned.
1766     case X86::FsANDNPDrr:
1767     case X86::FsANDNPSrr:
1768     case X86::FsANDPDrr:
1769     case X86::FsANDPSrr:
1770     case X86::FsORPDrr:
1771     case X86::FsORPSrr:
1772     case X86::FsXORPDrr:
1773     case X86::FsXORPSrr:
1774       return NULL;
1775     }
1776   }
1777
1778   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1779     unsigned NewOpc = 0;
1780     switch (MI->getOpcode()) {
1781     default: return NULL;
1782     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1783     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1784     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1785     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1786     }
1787     // Change to CMPXXri r, 0 first.
1788     MI->setDesc(get(NewOpc));
1789     MI->getOperand(1).ChangeToImmediate(0);
1790   } else if (Ops.size() != 1)
1791     return NULL;
1792
1793   SmallVector<MachineOperand,4> MOs;
1794   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1795   return foldMemoryOperand(MI, Ops[0], MOs);
1796 }
1797
1798 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1799                                               MachineInstr *MI,
1800                                               SmallVectorImpl<unsigned> &Ops,
1801                                               MachineInstr *LoadMI) const {
1802   // Check switch flag
1803   if (NoFusing) return NULL;
1804
1805   unsigned Alignment = 0;
1806   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1807     const MemOperand &MRO = LoadMI->getMemOperand(i);
1808     unsigned Align = MRO.getAlignment();
1809     if (Align > Alignment)
1810       Alignment = Align;
1811   }
1812
1813   // FIXME: Move alignment requirement into tables?
1814   if (Alignment < 16) {
1815     switch (MI->getOpcode()) {
1816     default: break;
1817     // Not always safe to fold movsd into these instructions since their load
1818     // folding variants expects the address to be 16 byte aligned.
1819     case X86::FsANDNPDrr:
1820     case X86::FsANDNPSrr:
1821     case X86::FsANDPDrr:
1822     case X86::FsANDPSrr:
1823     case X86::FsORPDrr:
1824     case X86::FsORPSrr:
1825     case X86::FsXORPDrr:
1826     case X86::FsXORPSrr:
1827       return NULL;
1828     }
1829   }
1830
1831   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1832     unsigned NewOpc = 0;
1833     switch (MI->getOpcode()) {
1834     default: return NULL;
1835     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1836     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1837     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1838     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1839     }
1840     // Change to CMPXXri r, 0 first.
1841     MI->setDesc(get(NewOpc));
1842     MI->getOperand(1).ChangeToImmediate(0);
1843   } else if (Ops.size() != 1)
1844     return NULL;
1845
1846   SmallVector<MachineOperand,4> MOs;
1847   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1848   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1849     MOs.push_back(LoadMI->getOperand(i));
1850   return foldMemoryOperand(MI, Ops[0], MOs);
1851 }
1852
1853
1854 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1855                                         SmallVectorImpl<unsigned> &Ops) const {
1856   // Check switch flag
1857   if (NoFusing) return 0;
1858
1859   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1860     switch (MI->getOpcode()) {
1861     default: return false;
1862     case X86::TEST8rr:
1863     case X86::TEST16rr:
1864     case X86::TEST32rr:
1865     case X86::TEST64rr:
1866       return true;
1867     }
1868   }
1869
1870   if (Ops.size() != 1)
1871     return false;
1872
1873   unsigned OpNum = Ops[0];
1874   unsigned Opc = MI->getOpcode();
1875   unsigned NumOps = MI->getDesc().getNumOperands();
1876   bool isTwoAddr = NumOps > 1 &&
1877     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1878
1879   // Folding a memory location into the two-address part of a two-address
1880   // instruction is different than folding it other places.  It requires
1881   // replacing the *two* registers with the memory location.
1882   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1883   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1884     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1885   } else if (OpNum == 0) { // If operand 0
1886     switch (Opc) {
1887     case X86::MOV16r0:
1888     case X86::MOV32r0:
1889     case X86::MOV64r0:
1890     case X86::MOV8r0:
1891       return true;
1892     default: break;
1893     }
1894     OpcodeTablePtr = &RegOp2MemOpTable0;
1895   } else if (OpNum == 1) {
1896     OpcodeTablePtr = &RegOp2MemOpTable1;
1897   } else if (OpNum == 2) {
1898     OpcodeTablePtr = &RegOp2MemOpTable2;
1899   }
1900
1901   if (OpcodeTablePtr) {
1902     // Find the Opcode to fuse
1903     DenseMap<unsigned*, unsigned>::iterator I =
1904       OpcodeTablePtr->find((unsigned*)Opc);
1905     if (I != OpcodeTablePtr->end())
1906       return true;
1907   }
1908   return false;
1909 }
1910
1911 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1912                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1913                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1914   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1915     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1916   if (I == MemOp2RegOpTable.end())
1917     return false;
1918   unsigned Opc = I->second.first;
1919   unsigned Index = I->second.second & 0xf;
1920   bool FoldedLoad = I->second.second & (1 << 4);
1921   bool FoldedStore = I->second.second & (1 << 5);
1922   if (UnfoldLoad && !FoldedLoad)
1923     return false;
1924   UnfoldLoad &= FoldedLoad;
1925   if (UnfoldStore && !FoldedStore)
1926     return false;
1927   UnfoldStore &= FoldedStore;
1928
1929   const TargetInstrDesc &TID = get(Opc);
1930   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1931   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
1932     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
1933   SmallVector<MachineOperand,4> AddrOps;
1934   SmallVector<MachineOperand,2> BeforeOps;
1935   SmallVector<MachineOperand,2> AfterOps;
1936   SmallVector<MachineOperand,4> ImpOps;
1937   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1938     MachineOperand &Op = MI->getOperand(i);
1939     if (i >= Index && i < Index+4)
1940       AddrOps.push_back(Op);
1941     else if (Op.isRegister() && Op.isImplicit())
1942       ImpOps.push_back(Op);
1943     else if (i < Index)
1944       BeforeOps.push_back(Op);
1945     else if (i > Index)
1946       AfterOps.push_back(Op);
1947   }
1948
1949   // Emit the load instruction.
1950   if (UnfoldLoad) {
1951     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1952     if (UnfoldStore) {
1953       // Address operands cannot be marked isKill.
1954       for (unsigned i = 1; i != 5; ++i) {
1955         MachineOperand &MO = NewMIs[0]->getOperand(i);
1956         if (MO.isRegister())
1957           MO.setIsKill(false);
1958       }
1959     }
1960   }
1961
1962   // Emit the data processing instruction.
1963   MachineInstr *DataMI = new MachineInstr(TID, true);
1964   MachineInstrBuilder MIB(DataMI);
1965
1966   if (FoldedStore)
1967     MIB.addReg(Reg, true);
1968   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1969     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1970   if (FoldedLoad)
1971     MIB.addReg(Reg);
1972   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1973     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1974   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1975     MachineOperand &MO = ImpOps[i];
1976     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1977   }
1978   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
1979   unsigned NewOpc = 0;
1980   switch (DataMI->getOpcode()) {
1981   default: break;
1982   case X86::CMP64ri32:
1983   case X86::CMP32ri:
1984   case X86::CMP16ri:
1985   case X86::CMP8ri: {
1986     MachineOperand &MO0 = DataMI->getOperand(0);
1987     MachineOperand &MO1 = DataMI->getOperand(1);
1988     if (MO1.getImm() == 0) {
1989       switch (DataMI->getOpcode()) {
1990       default: break;
1991       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
1992       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
1993       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
1994       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
1995       }
1996       DataMI->setDesc(get(NewOpc));
1997       MO1.ChangeToRegister(MO0.getReg(), false);
1998     }
1999   }
2000   }
2001   NewMIs.push_back(DataMI);
2002
2003   // Emit the store instruction.
2004   if (UnfoldStore) {
2005     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2006     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2007       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2008     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2009   }
2010
2011   return true;
2012 }
2013
2014 bool
2015 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2016                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2017   if (!N->isTargetOpcode())
2018     return false;
2019
2020   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2021     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2022   if (I == MemOp2RegOpTable.end())
2023     return false;
2024   unsigned Opc = I->second.first;
2025   unsigned Index = I->second.second & 0xf;
2026   bool FoldedLoad = I->second.second & (1 << 4);
2027   bool FoldedStore = I->second.second & (1 << 5);
2028   const TargetInstrDesc &TID = get(Opc);
2029   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2030   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2031     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2032   std::vector<SDOperand> AddrOps;
2033   std::vector<SDOperand> BeforeOps;
2034   std::vector<SDOperand> AfterOps;
2035   unsigned NumOps = N->getNumOperands();
2036   for (unsigned i = 0; i != NumOps-1; ++i) {
2037     SDOperand Op = N->getOperand(i);
2038     if (i >= Index && i < Index+4)
2039       AddrOps.push_back(Op);
2040     else if (i < Index)
2041       BeforeOps.push_back(Op);
2042     else if (i > Index)
2043       AfterOps.push_back(Op);
2044   }
2045   SDOperand Chain = N->getOperand(NumOps-1);
2046   AddrOps.push_back(Chain);
2047
2048   // Emit the load instruction.
2049   SDNode *Load = 0;
2050   if (FoldedLoad) {
2051     MVT::ValueType VT = *RC->vt_begin();
2052     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2053                              MVT::Other, &AddrOps[0], AddrOps.size());
2054     NewNodes.push_back(Load);
2055   }
2056
2057   // Emit the data processing instruction.
2058   std::vector<MVT::ValueType> VTs;
2059   const TargetRegisterClass *DstRC = 0;
2060   if (TID.getNumDefs() > 0) {
2061     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2062     DstRC = DstTOI.isLookupPtrRegClass()
2063       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2064     VTs.push_back(*DstRC->vt_begin());
2065   }
2066   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2067     MVT::ValueType VT = N->getValueType(i);
2068     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2069       VTs.push_back(VT);
2070   }
2071   if (Load)
2072     BeforeOps.push_back(SDOperand(Load, 0));
2073   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2074   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2075   NewNodes.push_back(NewNode);
2076
2077   // Emit the store instruction.
2078   if (FoldedStore) {
2079     AddrOps.pop_back();
2080     AddrOps.push_back(SDOperand(NewNode, 0));
2081     AddrOps.push_back(Chain);
2082     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2083                                       MVT::Other, &AddrOps[0], AddrOps.size());
2084     NewNodes.push_back(Store);
2085   }
2086
2087   return true;
2088 }
2089
2090 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2091                                       bool UnfoldLoad, bool UnfoldStore) const {
2092   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2093     MemOp2RegOpTable.find((unsigned*)Opc);
2094   if (I == MemOp2RegOpTable.end())
2095     return 0;
2096   bool FoldedLoad = I->second.second & (1 << 4);
2097   bool FoldedStore = I->second.second & (1 << 5);
2098   if (UnfoldLoad && !FoldedLoad)
2099     return 0;
2100   if (UnfoldStore && !FoldedStore)
2101     return 0;
2102   return I->second.first;
2103 }
2104
2105 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2106   if (MBB.empty()) return false;
2107
2108   switch (MBB.back().getOpcode()) {
2109   case X86::TCRETURNri:
2110   case X86::TCRETURNdi:
2111   case X86::RET:     // Return.
2112   case X86::RETI:
2113   case X86::TAILJMPd:
2114   case X86::TAILJMPr:
2115   case X86::TAILJMPm:
2116   case X86::JMP:     // Uncond branch.
2117   case X86::JMP32r:  // Indirect branch.
2118   case X86::JMP64r:  // Indirect branch (64-bit).
2119   case X86::JMP32m:  // Indirect branch through mem.
2120   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2121     return true;
2122   default: return false;
2123   }
2124 }
2125
2126 bool X86InstrInfo::
2127 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2128   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2129   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2130   return false;
2131 }
2132
2133 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2134   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2135   if (Subtarget->is64Bit())
2136     return &X86::GR64RegClass;
2137   else
2138     return &X86::GR32RegClass;
2139 }