lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35
  36 #include <limits>
  37
  38 using namespace llvm;
  39
  40 static cl::opt<bool>
  41 NoFusing("disable-spill-fusing",
  42          cl::desc("Disable fusing of spill code into instructions"));
  43 static cl::opt<bool>
  44 PrintFailedFusing("print-failed-fuse-candidates",
  45                   cl::desc("Print instructions that the allocator wants to"
  46                            " fuse, but the X86 backend currently can't"),
  47                   cl::Hidden);
  48 static cl::opt<bool>
  49 ReMatPICStubLoad("remat-pic-stub-load",
  50                  cl::desc("Re-materialize load from stub in PIC mode"),
  51                  cl::init(false), cl::Hidden);
  52
  53 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  54   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  55     TM(tm), RI(tm, *this) {
  56   SmallVector<unsigned,16> AmbEntries;
  57   static const unsigned OpTbl2Addr[][2] = {
  58     { X86::ADC32ri,     X86::ADC32mi },
  59     { X86::ADC32ri8,    X86::ADC32mi8 },
  60     { X86::ADC32rr,     X86::ADC32mr },
  61     { X86::ADC64ri32,   X86::ADC64mi32 },
  62     { X86::ADC64ri8,    X86::ADC64mi8 },
  63     { X86::ADC64rr,     X86::ADC64mr },
  64     { X86::ADD16ri,     X86::ADD16mi },
  65     { X86::ADD16ri8,    X86::ADD16mi8 },
  66     { X86::ADD16rr,     X86::ADD16mr },
  67     { X86::ADD32ri,     X86::ADD32mi },
  68     { X86::ADD32ri8,    X86::ADD32mi8 },
  69     { X86::ADD32rr,     X86::ADD32mr },
  70     { X86::ADD64ri32,   X86::ADD64mi32 },
  71     { X86::ADD64ri8,    X86::ADD64mi8 },
  72     { X86::ADD64rr,     X86::ADD64mr },
  73     { X86::ADD8ri,      X86::ADD8mi },
  74     { X86::ADD8rr,      X86::ADD8mr },
  75     { X86::AND16ri,     X86::AND16mi },
  76     { X86::AND16ri8,    X86::AND16mi8 },
  77     { X86::AND16rr,     X86::AND16mr },
  78     { X86::AND32ri,     X86::AND32mi },
  79     { X86::AND32ri8,    X86::AND32mi8 },
  80     { X86::AND32rr,     X86::AND32mr },
  81     { X86::AND64ri32,   X86::AND64mi32 },
  82     { X86::AND64ri8,    X86::AND64mi8 },
  83     { X86::AND64rr,     X86::AND64mr },
  84     { X86::AND8ri,      X86::AND8mi },
  85     { X86::AND8rr,      X86::AND8mr },
  86     { X86::DEC16r,      X86::DEC16m },
  87     { X86::DEC32r,      X86::DEC32m },
  88     { X86::DEC64_16r,   X86::DEC64_16m },
  89     { X86::DEC64_32r,   X86::DEC64_32m },
  90     { X86::DEC64r,      X86::DEC64m },
  91     { X86::DEC8r,       X86::DEC8m },
  92     { X86::INC16r,      X86::INC16m },
  93     { X86::INC32r,      X86::INC32m },
  94     { X86::INC64_16r,   X86::INC64_16m },
  95     { X86::INC64_32r,   X86::INC64_32m },
  96     { X86::INC64r,      X86::INC64m },
  97     { X86::INC8r,       X86::INC8m },
  98     { X86::NEG16r,      X86::NEG16m },
  99     { X86::NEG32r,      X86::NEG32m },
 100     { X86::NEG64r,      X86::NEG64m },
 101     { X86::NEG8r,       X86::NEG8m },
 102     { X86::NOT16r,      X86::NOT16m },
 103     { X86::NOT32r,      X86::NOT32m },
 104     { X86::NOT64r,      X86::NOT64m },
 105     { X86::NOT8r,       X86::NOT8m },
 106     { X86::OR16ri,      X86::OR16mi },
 107     { X86::OR16ri8,     X86::OR16mi8 },
 108     { X86::OR16rr,      X86::OR16mr },
 109     { X86::OR32ri,      X86::OR32mi },
 110     { X86::OR32ri8,     X86::OR32mi8 },
 111     { X86::OR32rr,      X86::OR32mr },
 112     { X86::OR64ri32,    X86::OR64mi32 },
 113     { X86::OR64ri8,     X86::OR64mi8 },
 114     { X86::OR64rr,      X86::OR64mr },
 115     { X86::OR8ri,       X86::OR8mi },
 116     { X86::OR8rr,       X86::OR8mr },
 117     { X86::ROL16r1,     X86::ROL16m1 },
 118     { X86::ROL16rCL,    X86::ROL16mCL },
 119     { X86::ROL16ri,     X86::ROL16mi },
 120     { X86::ROL32r1,     X86::ROL32m1 },
 121     { X86::ROL32rCL,    X86::ROL32mCL },
 122     { X86::ROL32ri,     X86::ROL32mi },
 123     { X86::ROL64r1,     X86::ROL64m1 },
 124     { X86::ROL64rCL,    X86::ROL64mCL },
 125     { X86::ROL64ri,     X86::ROL64mi },
 126     { X86::ROL8r1,      X86::ROL8m1 },
 127     { X86::ROL8rCL,     X86::ROL8mCL },
 128     { X86::ROL8ri,      X86::ROL8mi },
 129     { X86::ROR16r1,     X86::ROR16m1 },
 130     { X86::ROR16rCL,    X86::ROR16mCL },
 131     { X86::ROR16ri,     X86::ROR16mi },
 132     { X86::ROR32r1,     X86::ROR32m1 },
 133     { X86::ROR32rCL,    X86::ROR32mCL },
 134     { X86::ROR32ri,     X86::ROR32mi },
 135     { X86::ROR64r1,     X86::ROR64m1 },
 136     { X86::ROR64rCL,    X86::ROR64mCL },
 137     { X86::ROR64ri,     X86::ROR64mi },
 138     { X86::ROR8r1,      X86::ROR8m1 },
 139     { X86::ROR8rCL,     X86::ROR8mCL },
 140     { X86::ROR8ri,      X86::ROR8mi },
 141     { X86::SAR16r1,     X86::SAR16m1 },
 142     { X86::SAR16rCL,    X86::SAR16mCL },
 143     { X86::SAR16ri,     X86::SAR16mi },
 144     { X86::SAR32r1,     X86::SAR32m1 },
 145     { X86::SAR32rCL,    X86::SAR32mCL },
 146     { X86::SAR32ri,     X86::SAR32mi },
 147     { X86::SAR64r1,     X86::SAR64m1 },
 148     { X86::SAR64rCL,    X86::SAR64mCL },
 149     { X86::SAR64ri,     X86::SAR64mi },
 150     { X86::SAR8r1,      X86::SAR8m1 },
 151     { X86::SAR8rCL,     X86::SAR8mCL },
 152     { X86::SAR8ri,      X86::SAR8mi },
 153     { X86::SBB32ri,     X86::SBB32mi },
 154     { X86::SBB32ri8,    X86::SBB32mi8 },
 155     { X86::SBB32rr,     X86::SBB32mr },
 156     { X86::SBB64ri32,   X86::SBB64mi32 },
 157     { X86::SBB64ri8,    X86::SBB64mi8 },
 158     { X86::SBB64rr,     X86::SBB64mr },
 159     { X86::SHL16rCL,    X86::SHL16mCL },
 160     { X86::SHL16ri,     X86::SHL16mi },
 161     { X86::SHL32rCL,    X86::SHL32mCL },
 162     { X86::SHL32ri,     X86::SHL32mi },
 163     { X86::SHL64rCL,    X86::SHL64mCL },
 164     { X86::SHL64ri,     X86::SHL64mi },
 165     { X86::SHL8rCL,     X86::SHL8mCL },
 166     { X86::SHL8ri,      X86::SHL8mi },
 167     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 168     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 169     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 170     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 171     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 172     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 173     { X86::SHR16r1,     X86::SHR16m1 },
 174     { X86::SHR16rCL,    X86::SHR16mCL },
 175     { X86::SHR16ri,     X86::SHR16mi },
 176     { X86::SHR32r1,     X86::SHR32m1 },
 177     { X86::SHR32rCL,    X86::SHR32mCL },
 178     { X86::SHR32ri,     X86::SHR32mi },
 179     { X86::SHR64r1,     X86::SHR64m1 },
 180     { X86::SHR64rCL,    X86::SHR64mCL },
 181     { X86::SHR64ri,     X86::SHR64mi },
 182     { X86::SHR8r1,      X86::SHR8m1 },
 183     { X86::SHR8rCL,     X86::SHR8mCL },
 184     { X86::SHR8ri,      X86::SHR8mi },
 185     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 186     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 187     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 188     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 189     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 190     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 191     { X86::SUB16ri,     X86::SUB16mi },
 192     { X86::SUB16ri8,    X86::SUB16mi8 },
 193     { X86::SUB16rr,     X86::SUB16mr },
 194     { X86::SUB32ri,     X86::SUB32mi },
 195     { X86::SUB32ri8,    X86::SUB32mi8 },
 196     { X86::SUB32rr,     X86::SUB32mr },
 197     { X86::SUB64ri32,   X86::SUB64mi32 },
 198     { X86::SUB64ri8,    X86::SUB64mi8 },
 199     { X86::SUB64rr,     X86::SUB64mr },
 200     { X86::SUB8ri,      X86::SUB8mi },
 201     { X86::SUB8rr,      X86::SUB8mr },
 202     { X86::XOR16ri,     X86::XOR16mi },
 203     { X86::XOR16ri8,    X86::XOR16mi8 },
 204     { X86::XOR16rr,     X86::XOR16mr },
 205     { X86::XOR32ri,     X86::XOR32mi },
 206     { X86::XOR32ri8,    X86::XOR32mi8 },
 207     { X86::XOR32rr,     X86::XOR32mr },
 208     { X86::XOR64ri32,   X86::XOR64mi32 },
 209     { X86::XOR64ri8,    X86::XOR64mi8 },
 210     { X86::XOR64rr,     X86::XOR64mr },
 211     { X86::XOR8ri,      X86::XOR8mi },
 212     { X86::XOR8rr,      X86::XOR8mr }
 213   };
 214
 215   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 216     unsigned RegOp = OpTbl2Addr[i][0];
 217     unsigned MemOp = OpTbl2Addr[i][1];
 218     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 219                                                std::make_pair(MemOp,0))).second)
 220       assert(false && "Duplicated entries?");
 221     // Index 0, folded load and store, no alignment requirement.
 222     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 223     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 224                                                 std::make_pair(RegOp,
 225                                                               AuxInfo))).second)
 226       AmbEntries.push_back(MemOp);
 227   }
 228
 229   // If the third value is 1, then it's folding either a load or a store.
 230   static const unsigned OpTbl0[][4] = {
 231     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 232     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 233     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 234     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 235     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 236     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 237     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 238     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 239     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 240     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 241     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 242     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 243     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 244     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 245     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 246     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 247     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 248     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 249     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 250     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 251     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 252     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 253     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 254     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 255     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 256     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 257     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 258     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 259     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 260     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 261     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 262     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 263     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 264     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 265     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 266     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 267     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 268     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 269     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 270     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 271     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 272     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 273     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 274     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 275     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 276     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 277     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 278     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0, 0 },
 279     { X86::MOVSDrr,     X86::MOVSDmr, 0, 0 },
 280     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 281     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 282     { X86::MOVSSrr,     X86::MOVSSmr, 0, 0 },
 283     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 284     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 285     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 286     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 287     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 288     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 289     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 290     { X86::SETAr,       X86::SETAm, 0, 0 },
 291     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 292     { X86::SETBr,       X86::SETBm, 0, 0 },
 293     { X86::SETEr,       X86::SETEm, 0, 0 },
 294     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 295     { X86::SETGr,       X86::SETGm, 0, 0 },
 296     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 297     { X86::SETLr,       X86::SETLm, 0, 0 },
 298     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 299     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 300     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 301     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 302     { X86::SETOr,       X86::SETOm, 0, 0 },
 303     { X86::SETPr,       X86::SETPm, 0, 0 },
 304     { X86::SETSr,       X86::SETSm, 0, 0 },
 305     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 306     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 307     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 308     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 309     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 310   };
 311
 312   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 313     unsigned RegOp = OpTbl0[i][0];
 314     unsigned MemOp = OpTbl0[i][1];
 315     unsigned Align = OpTbl0[i][3];
 316     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 317                                            std::make_pair(MemOp,Align))).second)
 318       assert(false && "Duplicated entries?");
 319     unsigned FoldedLoad = OpTbl0[i][2];
 320     // Index 0, folded load or store.
 321     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 322     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 323       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 324                                      std::make_pair(RegOp, AuxInfo))).second)
 325         AmbEntries.push_back(MemOp);
 326   }
 327
 328   static const unsigned OpTbl1[][3] = {
 329     { X86::CMP16rr,         X86::CMP16rm, 0 },
 330     { X86::CMP32rr,         X86::CMP32rm, 0 },
 331     { X86::CMP64rr,         X86::CMP64rm, 0 },
 332     { X86::CMP8rr,          X86::CMP8rm, 0 },
 333     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 334     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 335     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 336     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 337     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 338     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 339     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 340     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 341     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 342     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 343     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 344     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 345     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 346     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 347     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 348     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 349     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 350     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 351     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 352     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 353     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 354     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 355     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 356     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 357     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 358     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 359     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 360     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 361     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 362     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 363     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 364     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 365     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 366     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 367     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 368     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 369     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 370     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 371     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 372     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 373     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 374     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 375     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 376     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 377     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 378     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 379     { X86::MOV16rr,         X86::MOV16rm, 0 },
 380     { X86::MOV32rr,         X86::MOV32rm, 0 },
 381     { X86::MOV64rr,         X86::MOV64rm, 0 },
 382     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 383     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 384     { X86::MOV8rr,          X86::MOV8rm, 0 },
 385     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 386     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 387     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 388     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 389     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 390     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 391     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm, 0 },
 392     { X86::MOVSDrr,         X86::MOVSDrm, 0 },
 393     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 394     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 395     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm, 0 },
 396     { X86::MOVSSrr,         X86::MOVSSrm, 0 },
 397     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 398     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 399     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 400     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 401     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 402     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 403     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 404     { X86::MOVUPSrr,        X86::MOVUPSrm, 16 },
 405     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 406     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 407     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 408     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 409     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 410     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 411     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 412     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 413     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 414     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 415     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 416     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 417     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 418     { X86::RCPPSr,          X86::RCPPSm, 16 },
 419     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 420     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 421     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 422     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 423     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 424     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 425     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 426     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 427     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 428     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 429     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 430     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 431     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 432     { X86::TEST16rr,        X86::TEST16rm, 0 },
 433     { X86::TEST32rr,        X86::TEST32rm, 0 },
 434     { X86::TEST64rr,        X86::TEST64rm, 0 },
 435     { X86::TEST8rr,         X86::TEST8rm, 0 },
 436     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 437     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 438     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 439   };
 440
 441   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 442     unsigned RegOp = OpTbl1[i][0];
 443     unsigned MemOp = OpTbl1[i][1];
 444     unsigned Align = OpTbl1[i][2];
 445     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 446                                            std::make_pair(MemOp,Align))).second)
 447       assert(false && "Duplicated entries?");
 448     // Index 1, folded load
 449     unsigned AuxInfo = 1 | (1 << 4);
 450     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 451       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 452                                      std::make_pair(RegOp, AuxInfo))).second)
 453         AmbEntries.push_back(MemOp);
 454   }
 455
 456   static const unsigned OpTbl2[][3] = {
 457     { X86::ADC32rr,         X86::ADC32rm, 0 },
 458     { X86::ADC64rr,         X86::ADC64rm, 0 },
 459     { X86::ADD16rr,         X86::ADD16rm, 0 },
 460     { X86::ADD32rr,         X86::ADD32rm, 0 },
 461     { X86::ADD64rr,         X86::ADD64rm, 0 },
 462     { X86::ADD8rr,          X86::ADD8rm, 0 },
 463     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 464     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 465     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 466     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 467     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 468     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 469     { X86::AND16rr,         X86::AND16rm, 0 },
 470     { X86::AND32rr,         X86::AND32rm, 0 },
 471     { X86::AND64rr,         X86::AND64rm, 0 },
 472     { X86::AND8rr,          X86::AND8rm, 0 },
 473     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 474     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 475     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 476     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 477     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 478     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 479     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 480     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 481     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 482     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 483     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 484     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 485     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 486     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 487     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 488     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 489     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 490     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 491     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 492     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 493     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 494     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 495     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 496     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 497     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 498     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 499     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 500     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 501     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 502     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 503     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 504     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 505     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 506     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 507     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 508     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 509     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 510     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 511     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 512     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 513     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 514     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 515     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 516     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 517     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 518     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 519     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 520     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 521     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 522     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 523     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 524     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 525     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 526     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 527     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 528     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 529     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 530     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 531     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 532     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 533     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 534     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 535     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 536     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 537     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 538     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 539     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 540     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 541     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 542     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 543     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 544     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 545     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 546     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 547     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 548     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 549     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 550     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 551     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 552     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 553     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 554     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 555     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 556     { X86::MINPDrr,         X86::MINPDrm, 16 },
 557     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 558     { X86::MINPSrr,         X86::MINPSrm, 16 },
 559     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 560     { X86::MINSDrr,         X86::MINSDrm, 0 },
 561     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 562     { X86::MINSSrr,         X86::MINSSrm, 0 },
 563     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 564     { X86::MULPDrr,         X86::MULPDrm, 16 },
 565     { X86::MULPSrr,         X86::MULPSrm, 16 },
 566     { X86::MULSDrr,         X86::MULSDrm, 0 },
 567     { X86::MULSSrr,         X86::MULSSrm, 0 },
 568     { X86::OR16rr,          X86::OR16rm, 0 },
 569     { X86::OR32rr,          X86::OR32rm, 0 },
 570     { X86::OR64rr,          X86::OR64rm, 0 },
 571     { X86::OR8rr,           X86::OR8rm, 0 },
 572     { X86::ORPDrr,          X86::ORPDrm, 16 },
 573     { X86::ORPSrr,          X86::ORPSrm, 16 },
 574     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 575     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 576     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 577     { X86::PADDBrr,         X86::PADDBrm, 16 },
 578     { X86::PADDDrr,         X86::PADDDrm, 16 },
 579     { X86::PADDQrr,         X86::PADDQrm, 16 },
 580     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 581     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 582     { X86::PADDWrr,         X86::PADDWrm, 16 },
 583     { X86::PANDNrr,         X86::PANDNrm, 16 },
 584     { X86::PANDrr,          X86::PANDrm, 16 },
 585     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 586     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 587     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 588     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 589     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 590     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 591     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 592     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 593     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 594     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 595     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 596     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 597     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 598     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 599     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 600     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 601     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 602     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 603     { X86::PMULLDrr_int,    X86::PMULLDrm_int, 16 },
 604     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 605     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 606     { X86::PORrr,           X86::PORrm, 16 },
 607     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 608     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 609     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 610     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 611     { X86::PSRADrr,         X86::PSRADrm, 16 },
 612     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 613     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 614     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 615     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 616     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 617     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 618     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 619     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 620     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 621     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 622     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 623     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 624     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 625     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 626     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 627     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 628     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 629     { X86::PXORrr,          X86::PXORrm, 16 },
 630     { X86::SBB32rr,         X86::SBB32rm, 0 },
 631     { X86::SBB64rr,         X86::SBB64rm, 0 },
 632     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 633     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 634     { X86::SUB16rr,         X86::SUB16rm, 0 },
 635     { X86::SUB32rr,         X86::SUB32rm, 0 },
 636     { X86::SUB64rr,         X86::SUB64rm, 0 },
 637     { X86::SUB8rr,          X86::SUB8rm, 0 },
 638     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 639     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 640     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 641     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 642     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 643     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 644     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 645     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 646     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 647     { X86::XOR16rr,         X86::XOR16rm, 0 },
 648     { X86::XOR32rr,         X86::XOR32rm, 0 },
 649     { X86::XOR64rr,         X86::XOR64rm, 0 },
 650     { X86::XOR8rr,          X86::XOR8rm, 0 },
 651     { X86::XORPDrr,         X86::XORPDrm, 16 },
 652     { X86::XORPSrr,         X86::XORPSrm, 16 }
 653   };
 654
 655   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 656     unsigned RegOp = OpTbl2[i][0];
 657     unsigned MemOp = OpTbl2[i][1];
 658     unsigned Align = OpTbl2[i][2];
 659     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 660                                            std::make_pair(MemOp,Align))).second)
 661       assert(false && "Duplicated entries?");
 662     // Index 2, folded load
 663     unsigned AuxInfo = 2 | (1 << 4);
 664     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 665                                    std::make_pair(RegOp, AuxInfo))).second)
 666       AmbEntries.push_back(MemOp);
 667   }
 668
 669   // Remove ambiguous entries.
 670   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 671 }
 672
 673 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 674                                unsigned &SrcReg, unsigned &DstReg,
 675                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 676   switch (MI.getOpcode()) {
 677   default:
 678     return false;
 679   case X86::MOV8rr:
 680   case X86::MOV8rr_NOREX:
 681   case X86::MOV16rr:
 682   case X86::MOV32rr:
 683   case X86::MOV64rr:
 684   case X86::MOVSSrr:
 685   case X86::MOVSDrr:
 686
 687   // FP Stack register class copies
 688   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 689   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 690   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 691
 692   case X86::FsMOVAPSrr:
 693   case X86::FsMOVAPDrr:
 694   case X86::MOVAPSrr:
 695   case X86::MOVAPDrr:
 696   case X86::MOVDQArr:
 697   case X86::MOVSS2PSrr:
 698   case X86::MOVSD2PDrr:
 699   case X86::MOVPS2SSrr:
 700   case X86::MOVPD2SDrr:
 701   case X86::MMX_MOVQ64rr:
 702     assert(MI.getNumOperands() >= 2 &&
 703            MI.getOperand(0).isReg() &&
 704            MI.getOperand(1).isReg() &&
 705            "invalid register-register move instruction");
 706     SrcReg = MI.getOperand(1).getReg();
 707     DstReg = MI.getOperand(0).getReg();
 708     SrcSubIdx = MI.getOperand(1).getSubReg();
 709     DstSubIdx = MI.getOperand(0).getSubReg();
 710     return true;
 711   }
 712 }
 713
 714 /// isFrameOperand - Return true and the FrameIndex if the specified
 715 /// operand and follow operands form a reference to the stack frame.
 716 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 717                                   int &FrameIndex) const {
 718   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 719       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 720       MI->getOperand(Op+1).getImm() == 1 &&
 721       MI->getOperand(Op+2).getReg() == 0 &&
 722       MI->getOperand(Op+3).getImm() == 0) {
 723     FrameIndex = MI->getOperand(Op).getIndex();
 724     return true;
 725   }
 726   return false;
 727 }
 728
 729 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 730                                            int &FrameIndex) const {
 731   switch (MI->getOpcode()) {
 732   default: break;
 733   case X86::MOV8rm:
 734   case X86::MOV16rm:
 735   case X86::MOV32rm:
 736   case X86::MOV64rm:
 737   case X86::LD_Fp64m:
 738   case X86::MOVSSrm:
 739   case X86::MOVSDrm:
 740   case X86::MOVAPSrm:
 741   case X86::MOVAPDrm:
 742   case X86::MOVDQArm:
 743   case X86::MMX_MOVD64rm:
 744   case X86::MMX_MOVQ64rm:
 745     if (isFrameOperand(MI, 1, FrameIndex)) {
 746       return MI->getOperand(0).getReg();
 747     }
 748     // Check for post-frame index elimination operations
 749     return hasLoadFromStackSlot(MI, FrameIndex);
 750     break;
 751   }
 752   return 0;
 753 }
 754
 755 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 756                                         int &FrameIndex) const {
 757   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 758          oe = MI->memoperands_end();
 759        o != oe;
 760        ++o) {
 761     if ((*o)->isLoad() && (*o)->getValue())
 762       if (const FixedStackPseudoSourceValue *Value =
 763           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 764         FrameIndex = Value->getFrameIndex();
 765         return true;
 766       }
 767   }
 768   return false;
 769 }
 770
 771 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 772                                           int &FrameIndex) const {
 773   switch (MI->getOpcode()) {
 774   default: break;
 775   case X86::MOV8mr:
 776   case X86::MOV16mr:
 777   case X86::MOV32mr:
 778   case X86::MOV64mr:
 779   case X86::ST_FpP64m:
 780   case X86::MOVSSmr:
 781   case X86::MOVSDmr:
 782   case X86::MOVAPSmr:
 783   case X86::MOVAPDmr:
 784   case X86::MOVDQAmr:
 785   case X86::MMX_MOVD64mr:
 786   case X86::MMX_MOVQ64mr:
 787   case X86::MMX_MOVNTQmr:
 788     if (isFrameOperand(MI, 0, FrameIndex)) {
 789       return MI->getOperand(X86AddrNumOperands).getReg();
 790     }
 791     // Check for post-frame index elimination operations
 792     return hasStoreToStackSlot(MI, FrameIndex);
 793     break;
 794   }
 795   return 0;
 796 }
 797
 798 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 799                                        int &FrameIndex) const {
 800   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 801          oe = MI->memoperands_end();
 802        o != oe;
 803        ++o) {
 804     if ((*o)->isStore() && (*o)->getValue())
 805       if (const FixedStackPseudoSourceValue *Value =
 806           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 807         FrameIndex = Value->getFrameIndex();
 808         return true;
 809       }
 810   }
 811   return false;
 812 }
 813
 814 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 815 /// X86::MOVPC32r.
 816 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 817   bool isPICBase = false;
 818   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 819          E = MRI.def_end(); I != E; ++I) {
 820     MachineInstr *DefMI = I.getOperand().getParent();
 821     if (DefMI->getOpcode() != X86::MOVPC32r)
 822       return false;
 823     assert(!isPICBase && "More than one PIC base?");
 824     isPICBase = true;
 825   }
 826   return isPICBase;
 827 }
 828
 829 bool
 830 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 831                                                 AliasAnalysis *AA) const {
 832   switch (MI->getOpcode()) {
 833   default: break;
 834     case X86::MOV8rm:
 835     case X86::MOV16rm:
 836     case X86::MOV32rm:
 837     case X86::MOV64rm:
 838     case X86::LD_Fp64m:
 839     case X86::MOVSSrm:
 840     case X86::MOVSDrm:
 841     case X86::MOVAPSrm:
 842     case X86::MOVAPDrm:
 843     case X86::MOVDQArm:
 844     case X86::MMX_MOVD64rm:
 845     case X86::MMX_MOVQ64rm: {
 846       // Loads from constant pools are trivially rematerializable.
 847       if (MI->getOperand(1).isReg() &&
 848           MI->getOperand(2).isImm() &&
 849           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 850           MI->isInvariantLoad(AA)) {
 851         unsigned BaseReg = MI->getOperand(1).getReg();
 852         if (BaseReg == 0 || BaseReg == X86::RIP)
 853           return true;
 854         // Allow re-materialization of PIC load.
 855         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 856           return false;
 857         const MachineFunction &MF = *MI->getParent()->getParent();
 858         const MachineRegisterInfo &MRI = MF.getRegInfo();
 859         bool isPICBase = false;
 860         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 861                E = MRI.def_end(); I != E; ++I) {
 862           MachineInstr *DefMI = I.getOperand().getParent();
 863           if (DefMI->getOpcode() != X86::MOVPC32r)
 864             return false;
 865           assert(!isPICBase && "More than one PIC base?");
 866           isPICBase = true;
 867         }
 868         return isPICBase;
 869       }
 870       return false;
 871     }
 872
 873      case X86::LEA32r:
 874      case X86::LEA64r: {
 875        if (MI->getOperand(2).isImm() &&
 876            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 877            !MI->getOperand(4).isReg()) {
 878          // lea fi#, lea GV, etc. are all rematerializable.
 879          if (!MI->getOperand(1).isReg())
 880            return true;
 881          unsigned BaseReg = MI->getOperand(1).getReg();
 882          if (BaseReg == 0)
 883            return true;
 884          // Allow re-materialization of lea PICBase + x.
 885          const MachineFunction &MF = *MI->getParent()->getParent();
 886          const MachineRegisterInfo &MRI = MF.getRegInfo();
 887          return regIsPICBase(BaseReg, MRI);
 888        }
 889        return false;
 890      }
 891   }
 892
 893   // All other instructions marked M_REMATERIALIZABLE are always trivially
 894   // rematerializable.
 895   return true;
 896 }
 897
 898 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 899 /// would clobber the EFLAGS condition register. Note the result may be
 900 /// conservative. If it cannot definitely determine the safety after visiting
 901 /// a few instructions in each direction it assumes it's not safe.
 902 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 903                                   MachineBasicBlock::iterator I) {
 904   // It's always safe to clobber EFLAGS at the end of a block.
 905   if (I == MBB.end())
 906     return true;
 907
 908   // For compile time consideration, if we are not able to determine the
 909   // safety after visiting 4 instructions in each direction, we will assume
 910   // it's not safe.
 911   MachineBasicBlock::iterator Iter = I;
 912   for (unsigned i = 0; i < 4; ++i) {
 913     bool SeenDef = false;
 914     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 915       MachineOperand &MO = Iter->getOperand(j);
 916       if (!MO.isReg())
 917         continue;
 918       if (MO.getReg() == X86::EFLAGS) {
 919         if (MO.isUse())
 920           return false;
 921         SeenDef = true;
 922       }
 923     }
 924
 925     if (SeenDef)
 926       // This instruction defines EFLAGS, no need to look any further.
 927       return true;
 928     ++Iter;
 929
 930     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 931     if (Iter == MBB.end())
 932       return true;
 933   }
 934
 935   Iter = I;
 936   for (unsigned i = 0; i < 4; ++i) {
 937     // If we make it to the beginning of the block, it's safe to clobber
 938     // EFLAGS iff EFLAGS is not live-in.
 939     if (Iter == MBB.begin())
 940       return !MBB.isLiveIn(X86::EFLAGS);
 941
 942     --Iter;
 943     bool SawKill = false;
 944     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 945       MachineOperand &MO = Iter->getOperand(j);
 946       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
 947         if (MO.isDef()) return MO.isDead();
 948         if (MO.isKill()) SawKill = true;
 949       }
 950     }
 951
 952     if (SawKill)
 953       // This instruction kills EFLAGS and doesn't redefine it, so
 954       // there's no need to look further.
 955       return true;
 956   }
 957
 958   // Conservative answer.
 959   return false;
 960 }
 961
 962 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 963                                  MachineBasicBlock::iterator I,
 964                                  unsigned DestReg, unsigned SubIdx,
 965                                  const MachineInstr *Orig) const {
 966   DebugLoc DL = DebugLoc::getUnknownLoc();
 967   if (I != MBB.end()) DL = I->getDebugLoc();
 968
 969   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 970     DestReg = RI.getSubReg(DestReg, SubIdx);
 971     SubIdx = 0;
 972   }
 973
 974   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 975   // Re-materialize them as movri instructions to avoid side effects.
 976   bool Clone = true;
 977   unsigned Opc = Orig->getOpcode();
 978   switch (Opc) {
 979   default: break;
 980   case X86::MOV8r0:
 981   case X86::MOV16r0:
 982   case X86::MOV32r0: {
 983     if (!isSafeToClobberEFLAGS(MBB, I)) {
 984       switch (Opc) {
 985       default: break;
 986       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 987       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 988       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 989       }
 990       Clone = false;
 991     }
 992     break;
 993   }
 994   }
 995
 996   if (Clone) {
 997     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 998     MI->getOperand(0).setReg(DestReg);
 999     MBB.insert(I, MI);
1000   } else {
1001     BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
1002   }
1003
1004   MachineInstr *NewMI = prior(I);
1005   NewMI->getOperand(0).setSubReg(SubIdx);
1006 }
1007
1008 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1009 /// is not marked dead.
1010 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1011   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1012     MachineOperand &MO = MI->getOperand(i);
1013     if (MO.isReg() && MO.isDef() &&
1014         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1015       return true;
1016     }
1017   }
1018   return false;
1019 }
1020
1021 /// convertToThreeAddress - This method must be implemented by targets that
1022 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1023 /// may be able to convert a two-address instruction into a true
1024 /// three-address instruction on demand.  This allows the X86 target (for
1025 /// example) to convert ADD and SHL instructions into LEA instructions if they
1026 /// would require register copies due to two-addressness.
1027 ///
1028 /// This method returns a null pointer if the transformation cannot be
1029 /// performed, otherwise it returns the new instruction.
1030 ///
1031 MachineInstr *
1032 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1033                                     MachineBasicBlock::iterator &MBBI,
1034                                     LiveVariables *LV) const {
1035   MachineInstr *MI = MBBI;
1036   MachineFunction &MF = *MI->getParent()->getParent();
1037   // All instructions input are two-addr instructions.  Get the known operands.
1038   unsigned Dest = MI->getOperand(0).getReg();
1039   unsigned Src = MI->getOperand(1).getReg();
1040   bool isDead = MI->getOperand(0).isDead();
1041   bool isKill = MI->getOperand(1).isKill();
1042
1043   MachineInstr *NewMI = NULL;
1044   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1045   // we have better subtarget support, enable the 16-bit LEA generation here.
1046   bool DisableLEA16 = true;
1047
1048   unsigned MIOpc = MI->getOpcode();
1049   switch (MIOpc) {
1050   case X86::SHUFPSrri: {
1051     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1052     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1053
1054     unsigned B = MI->getOperand(1).getReg();
1055     unsigned C = MI->getOperand(2).getReg();
1056     if (B != C) return 0;
1057     unsigned A = MI->getOperand(0).getReg();
1058     unsigned M = MI->getOperand(3).getImm();
1059     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1060       .addReg(A, RegState::Define | getDeadRegState(isDead))
1061       .addReg(B, getKillRegState(isKill)).addImm(M);
1062     break;
1063   }
1064   case X86::SHL64ri: {
1065     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1066     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1067     // the flags produced by a shift yet, so this is safe.
1068     unsigned ShAmt = MI->getOperand(2).getImm();
1069     if (ShAmt == 0 || ShAmt >= 4) return 0;
1070
1071     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1072       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1073       .addReg(0).addImm(1 << ShAmt)
1074       .addReg(Src, getKillRegState(isKill))
1075       .addImm(0);
1076     break;
1077   }
1078   case X86::SHL32ri: {
1079     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1080     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1081     // the flags produced by a shift yet, so this is safe.
1082     unsigned ShAmt = MI->getOperand(2).getImm();
1083     if (ShAmt == 0 || ShAmt >= 4) return 0;
1084
1085     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1086       X86::LEA64_32r : X86::LEA32r;
1087     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1088       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1089       .addReg(0).addImm(1 << ShAmt)
1090       .addReg(Src, getKillRegState(isKill)).addImm(0);
1091     break;
1092   }
1093   case X86::SHL16ri: {
1094     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1095     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1096     // the flags produced by a shift yet, so this is safe.
1097     unsigned ShAmt = MI->getOperand(2).getImm();
1098     if (ShAmt == 0 || ShAmt >= 4) return 0;
1099
1100     if (DisableLEA16) {
1101       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1102       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1103       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1104         ? X86::LEA64_32r : X86::LEA32r;
1105       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1106       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1107
1108       // Build and insert into an implicit UNDEF value. This is OK because
1109       // well be shifting and then extracting the lower 16-bits.
1110       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1111       MachineInstr *InsMI =
1112         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1113         .addReg(leaInReg)
1114         .addReg(Src, getKillRegState(isKill))
1115         .addImm(X86::SUBREG_16BIT);
1116
1117       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1118         .addReg(0).addImm(1 << ShAmt)
1119         .addReg(leaInReg, RegState::Kill)
1120         .addImm(0);
1121
1122       MachineInstr *ExtMI =
1123         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1124         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1125         .addReg(leaOutReg, RegState::Kill)
1126         .addImm(X86::SUBREG_16BIT);
1127
1128       if (LV) {
1129         // Update live variables
1130         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1131         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1132         if (isKill)
1133           LV->replaceKillInstruction(Src, MI, InsMI);
1134         if (isDead)
1135           LV->replaceKillInstruction(Dest, MI, ExtMI);
1136       }
1137       return ExtMI;
1138     } else {
1139       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1140         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1141         .addReg(0).addImm(1 << ShAmt)
1142         .addReg(Src, getKillRegState(isKill))
1143         .addImm(0);
1144     }
1145     break;
1146   }
1147   default: {
1148     // The following opcodes also sets the condition code register(s). Only
1149     // convert them to equivalent lea if the condition code register def's
1150     // are dead!
1151     if (hasLiveCondCodeDef(MI))
1152       return 0;
1153
1154     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1155     switch (MIOpc) {
1156     default: return 0;
1157     case X86::INC64r:
1158     case X86::INC32r:
1159     case X86::INC64_32r: {
1160       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1161       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1162         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1163       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1164                               .addReg(Dest, RegState::Define |
1165                                       getDeadRegState(isDead)),
1166                               Src, isKill, 1);
1167       break;
1168     }
1169     case X86::INC16r:
1170     case X86::INC64_16r:
1171       if (DisableLEA16) return 0;
1172       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1173       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1174                            .addReg(Dest, RegState::Define |
1175                                    getDeadRegState(isDead)),
1176                            Src, isKill, 1);
1177       break;
1178     case X86::DEC64r:
1179     case X86::DEC32r:
1180     case X86::DEC64_32r: {
1181       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1182       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1183         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1184       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1185                               .addReg(Dest, RegState::Define |
1186                                       getDeadRegState(isDead)),
1187                               Src, isKill, -1);
1188       break;
1189     }
1190     case X86::DEC16r:
1191     case X86::DEC64_16r:
1192       if (DisableLEA16) return 0;
1193       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1194       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1195                            .addReg(Dest, RegState::Define |
1196                                    getDeadRegState(isDead)),
1197                            Src, isKill, -1);
1198       break;
1199     case X86::ADD64rr:
1200     case X86::ADD32rr: {
1201       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1202       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1203         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1204       unsigned Src2 = MI->getOperand(2).getReg();
1205       bool isKill2 = MI->getOperand(2).isKill();
1206       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1207                         .addReg(Dest, RegState::Define |
1208                                 getDeadRegState(isDead)),
1209                         Src, isKill, Src2, isKill2);
1210       if (LV && isKill2)
1211         LV->replaceKillInstruction(Src2, MI, NewMI);
1212       break;
1213     }
1214     case X86::ADD16rr: {
1215       if (DisableLEA16) return 0;
1216       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1217       unsigned Src2 = MI->getOperand(2).getReg();
1218       bool isKill2 = MI->getOperand(2).isKill();
1219       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1220                         .addReg(Dest, RegState::Define |
1221                                 getDeadRegState(isDead)),
1222                         Src, isKill, Src2, isKill2);
1223       if (LV && isKill2)
1224         LV->replaceKillInstruction(Src2, MI, NewMI);
1225       break;
1226     }
1227     case X86::ADD64ri32:
1228     case X86::ADD64ri8:
1229       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1230       if (MI->getOperand(2).isImm())
1231         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1232                                 .addReg(Dest, RegState::Define |
1233                                         getDeadRegState(isDead)),
1234                                 Src, isKill, MI->getOperand(2).getImm());
1235       break;
1236     case X86::ADD32ri:
1237     case X86::ADD32ri8:
1238       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1239       if (MI->getOperand(2).isImm()) {
1240         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1241         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1242                                 .addReg(Dest, RegState::Define |
1243                                         getDeadRegState(isDead)),
1244                                 Src, isKill, MI->getOperand(2).getImm());
1245       }
1246       break;
1247     case X86::ADD16ri:
1248     case X86::ADD16ri8:
1249       if (DisableLEA16) return 0;
1250       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1251       if (MI->getOperand(2).isImm())
1252         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1253                              .addReg(Dest, RegState::Define |
1254                                      getDeadRegState(isDead)),
1255                              Src, isKill, MI->getOperand(2).getImm());
1256       break;
1257     case X86::SHL16ri:
1258       if (DisableLEA16) return 0;
1259     case X86::SHL32ri:
1260     case X86::SHL64ri: {
1261       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1262              "Unknown shl instruction!");
1263       unsigned ShAmt = MI->getOperand(2).getImm();
1264       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1265         X86AddressMode AM;
1266         AM.Scale = 1 << ShAmt;
1267         AM.IndexReg = Src;
1268         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1269           : (MIOpc == X86::SHL32ri
1270              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1271         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1272                                .addReg(Dest, RegState::Define |
1273                                        getDeadRegState(isDead)), AM);
1274         if (isKill)
1275           NewMI->getOperand(3).setIsKill(true);
1276       }
1277       break;
1278     }
1279     }
1280   }
1281   }
1282
1283   if (!NewMI) return 0;
1284
1285   if (LV) {  // Update live variables
1286     if (isKill)
1287       LV->replaceKillInstruction(Src, MI, NewMI);
1288     if (isDead)
1289       LV->replaceKillInstruction(Dest, MI, NewMI);
1290   }
1291
1292   MFI->insert(MBBI, NewMI);          // Insert the new inst
1293   return NewMI;
1294 }
1295
1296 /// commuteInstruction - We have a few instructions that must be hacked on to
1297 /// commute them.
1298 ///
1299 MachineInstr *
1300 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1301   switch (MI->getOpcode()) {
1302   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1303   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1304   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1305   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1306   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1307   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1308     unsigned Opc;
1309     unsigned Size;
1310     switch (MI->getOpcode()) {
1311     default: llvm_unreachable("Unreachable!");
1312     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1313     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1314     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1315     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1316     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1317     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1318     }
1319     unsigned Amt = MI->getOperand(3).getImm();
1320     if (NewMI) {
1321       MachineFunction &MF = *MI->getParent()->getParent();
1322       MI = MF.CloneMachineInstr(MI);
1323       NewMI = false;
1324     }
1325     MI->setDesc(get(Opc));
1326     MI->getOperand(3).setImm(Size-Amt);
1327     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1328   }
1329   case X86::CMOVB16rr:
1330   case X86::CMOVB32rr:
1331   case X86::CMOVB64rr:
1332   case X86::CMOVAE16rr:
1333   case X86::CMOVAE32rr:
1334   case X86::CMOVAE64rr:
1335   case X86::CMOVE16rr:
1336   case X86::CMOVE32rr:
1337   case X86::CMOVE64rr:
1338   case X86::CMOVNE16rr:
1339   case X86::CMOVNE32rr:
1340   case X86::CMOVNE64rr:
1341   case X86::CMOVBE16rr:
1342   case X86::CMOVBE32rr:
1343   case X86::CMOVBE64rr:
1344   case X86::CMOVA16rr:
1345   case X86::CMOVA32rr:
1346   case X86::CMOVA64rr:
1347   case X86::CMOVL16rr:
1348   case X86::CMOVL32rr:
1349   case X86::CMOVL64rr:
1350   case X86::CMOVGE16rr:
1351   case X86::CMOVGE32rr:
1352   case X86::CMOVGE64rr:
1353   case X86::CMOVLE16rr:
1354   case X86::CMOVLE32rr:
1355   case X86::CMOVLE64rr:
1356   case X86::CMOVG16rr:
1357   case X86::CMOVG32rr:
1358   case X86::CMOVG64rr:
1359   case X86::CMOVS16rr:
1360   case X86::CMOVS32rr:
1361   case X86::CMOVS64rr:
1362   case X86::CMOVNS16rr:
1363   case X86::CMOVNS32rr:
1364   case X86::CMOVNS64rr:
1365   case X86::CMOVP16rr:
1366   case X86::CMOVP32rr:
1367   case X86::CMOVP64rr:
1368   case X86::CMOVNP16rr:
1369   case X86::CMOVNP32rr:
1370   case X86::CMOVNP64rr:
1371   case X86::CMOVO16rr:
1372   case X86::CMOVO32rr:
1373   case X86::CMOVO64rr:
1374   case X86::CMOVNO16rr:
1375   case X86::CMOVNO32rr:
1376   case X86::CMOVNO64rr: {
1377     unsigned Opc = 0;
1378     switch (MI->getOpcode()) {
1379     default: break;
1380     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1381     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1382     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1383     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1384     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1385     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1386     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1387     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1388     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1389     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1390     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1391     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1392     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1393     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1394     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1395     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1396     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1397     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1398     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1399     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1400     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1401     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1402     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1403     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1404     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1405     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1406     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1407     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1408     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1409     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1410     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1411     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1412     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1413     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1414     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1415     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1416     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1417     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1418     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1419     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1420     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1421     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1422     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1423     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1424     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1425     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1426     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1427     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1428     }
1429     if (NewMI) {
1430       MachineFunction &MF = *MI->getParent()->getParent();
1431       MI = MF.CloneMachineInstr(MI);
1432       NewMI = false;
1433     }
1434     MI->setDesc(get(Opc));
1435     // Fallthrough intended.
1436   }
1437   default:
1438     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1439   }
1440 }
1441
1442 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1443   switch (BrOpc) {
1444   default: return X86::COND_INVALID;
1445   case X86::JE:  return X86::COND_E;
1446   case X86::JNE: return X86::COND_NE;
1447   case X86::JL:  return X86::COND_L;
1448   case X86::JLE: return X86::COND_LE;
1449   case X86::JG:  return X86::COND_G;
1450   case X86::JGE: return X86::COND_GE;
1451   case X86::JB:  return X86::COND_B;
1452   case X86::JBE: return X86::COND_BE;
1453   case X86::JA:  return X86::COND_A;
1454   case X86::JAE: return X86::COND_AE;
1455   case X86::JS:  return X86::COND_S;
1456   case X86::JNS: return X86::COND_NS;
1457   case X86::JP:  return X86::COND_P;
1458   case X86::JNP: return X86::COND_NP;
1459   case X86::JO:  return X86::COND_O;
1460   case X86::JNO: return X86::COND_NO;
1461   }
1462 }
1463
1464 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1465   switch (CC) {
1466   default: llvm_unreachable("Illegal condition code!");
1467   case X86::COND_E:  return X86::JE;
1468   case X86::COND_NE: return X86::JNE;
1469   case X86::COND_L:  return X86::JL;
1470   case X86::COND_LE: return X86::JLE;
1471   case X86::COND_G:  return X86::JG;
1472   case X86::COND_GE: return X86::JGE;
1473   case X86::COND_B:  return X86::JB;
1474   case X86::COND_BE: return X86::JBE;
1475   case X86::COND_A:  return X86::JA;
1476   case X86::COND_AE: return X86::JAE;
1477   case X86::COND_S:  return X86::JS;
1478   case X86::COND_NS: return X86::JNS;
1479   case X86::COND_P:  return X86::JP;
1480   case X86::COND_NP: return X86::JNP;
1481   case X86::COND_O:  return X86::JO;
1482   case X86::COND_NO: return X86::JNO;
1483   }
1484 }
1485
1486 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1487 /// e.g. turning COND_E to COND_NE.
1488 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1489   switch (CC) {
1490   default: llvm_unreachable("Illegal condition code!");
1491   case X86::COND_E:  return X86::COND_NE;
1492   case X86::COND_NE: return X86::COND_E;
1493   case X86::COND_L:  return X86::COND_GE;
1494   case X86::COND_LE: return X86::COND_G;
1495   case X86::COND_G:  return X86::COND_LE;
1496   case X86::COND_GE: return X86::COND_L;
1497   case X86::COND_B:  return X86::COND_AE;
1498   case X86::COND_BE: return X86::COND_A;
1499   case X86::COND_A:  return X86::COND_BE;
1500   case X86::COND_AE: return X86::COND_B;
1501   case X86::COND_S:  return X86::COND_NS;
1502   case X86::COND_NS: return X86::COND_S;
1503   case X86::COND_P:  return X86::COND_NP;
1504   case X86::COND_NP: return X86::COND_P;
1505   case X86::COND_O:  return X86::COND_NO;
1506   case X86::COND_NO: return X86::COND_O;
1507   }
1508 }
1509
1510 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1511   const TargetInstrDesc &TID = MI->getDesc();
1512   if (!TID.isTerminator()) return false;
1513
1514   // Conditional branch is a special case.
1515   if (TID.isBranch() && !TID.isBarrier())
1516     return true;
1517   if (!TID.isPredicable())
1518     return true;
1519   return !isPredicated(MI);
1520 }
1521
1522 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1523 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1524                                                const X86InstrInfo &TII) {
1525   if (MI->getOpcode() == X86::FP_REG_KILL)
1526     return false;
1527   return TII.isUnpredicatedTerminator(MI);
1528 }
1529
1530 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1531                                  MachineBasicBlock *&TBB,
1532                                  MachineBasicBlock *&FBB,
1533                                  SmallVectorImpl<MachineOperand> &Cond,
1534                                  bool AllowModify) const {
1535   // Start from the bottom of the block and work up, examining the
1536   // terminator instructions.
1537   MachineBasicBlock::iterator I = MBB.end();
1538   while (I != MBB.begin()) {
1539     --I;
1540     // Working from the bottom, when we see a non-terminator
1541     // instruction, we're done.
1542     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1543       break;
1544     // A terminator that isn't a branch can't easily be handled
1545     // by this analysis.
1546     if (!I->getDesc().isBranch())
1547       return true;
1548     // Handle unconditional branches.
1549     if (I->getOpcode() == X86::JMP) {
1550       if (!AllowModify) {
1551         TBB = I->getOperand(0).getMBB();
1552         continue;
1553       }
1554
1555       // If the block has any instructions after a JMP, delete them.
1556       while (next(I) != MBB.end())
1557         next(I)->eraseFromParent();
1558       Cond.clear();
1559       FBB = 0;
1560       // Delete the JMP if it's equivalent to a fall-through.
1561       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1562         TBB = 0;
1563         I->eraseFromParent();
1564         I = MBB.end();
1565         continue;
1566       }
1567       // TBB is used to indicate the unconditinal destination.
1568       TBB = I->getOperand(0).getMBB();
1569       continue;
1570     }
1571     // Handle conditional branches.
1572     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1573     if (BranchCode == X86::COND_INVALID)
1574       return true;  // Can't handle indirect branch.
1575     // Working from the bottom, handle the first conditional branch.
1576     if (Cond.empty()) {
1577       FBB = TBB;
1578       TBB = I->getOperand(0).getMBB();
1579       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1580       continue;
1581     }
1582     // Handle subsequent conditional branches. Only handle the case
1583     // where all conditional branches branch to the same destination
1584     // and their condition opcodes fit one of the special
1585     // multi-branch idioms.
1586     assert(Cond.size() == 1);
1587     assert(TBB);
1588     // Only handle the case where all conditional branches branch to
1589     // the same destination.
1590     if (TBB != I->getOperand(0).getMBB())
1591       return true;
1592     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1593     // If the conditions are the same, we can leave them alone.
1594     if (OldBranchCode == BranchCode)
1595       continue;
1596     // If they differ, see if they fit one of the known patterns.
1597     // Theoretically we could handle more patterns here, but
1598     // we shouldn't expect to see them if instruction selection
1599     // has done a reasonable job.
1600     if ((OldBranchCode == X86::COND_NP &&
1601          BranchCode == X86::COND_E) ||
1602         (OldBranchCode == X86::COND_E &&
1603          BranchCode == X86::COND_NP))
1604       BranchCode = X86::COND_NP_OR_E;
1605     else if ((OldBranchCode == X86::COND_P &&
1606               BranchCode == X86::COND_NE) ||
1607              (OldBranchCode == X86::COND_NE &&
1608               BranchCode == X86::COND_P))
1609       BranchCode = X86::COND_NE_OR_P;
1610     else
1611       return true;
1612     // Update the MachineOperand.
1613     Cond[0].setImm(BranchCode);
1614   }
1615
1616   return false;
1617 }
1618
1619 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1620   MachineBasicBlock::iterator I = MBB.end();
1621   unsigned Count = 0;
1622
1623   while (I != MBB.begin()) {
1624     --I;
1625     if (I->getOpcode() != X86::JMP &&
1626         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1627       break;
1628     // Remove the branch.
1629     I->eraseFromParent();
1630     I = MBB.end();
1631     ++Count;
1632   }
1633
1634   return Count;
1635 }
1636
1637 unsigned
1638 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1639                            MachineBasicBlock *FBB,
1640                            const SmallVectorImpl<MachineOperand> &Cond) const {
1641   // FIXME this should probably have a DebugLoc operand
1642   DebugLoc dl = DebugLoc::getUnknownLoc();
1643   // Shouldn't be a fall through.
1644   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1645   assert((Cond.size() == 1 || Cond.size() == 0) &&
1646          "X86 branch conditions have one component!");
1647
1648   if (Cond.empty()) {
1649     // Unconditional branch?
1650     assert(!FBB && "Unconditional branch with multiple successors!");
1651     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1652     return 1;
1653   }
1654
1655   // Conditional branch.
1656   unsigned Count = 0;
1657   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1658   switch (CC) {
1659   case X86::COND_NP_OR_E:
1660     // Synthesize NP_OR_E with two branches.
1661     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1662     ++Count;
1663     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1664     ++Count;
1665     break;
1666   case X86::COND_NE_OR_P:
1667     // Synthesize NE_OR_P with two branches.
1668     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1669     ++Count;
1670     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1671     ++Count;
1672     break;
1673   default: {
1674     unsigned Opc = GetCondBranchFromCond(CC);
1675     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1676     ++Count;
1677   }
1678   }
1679   if (FBB) {
1680     // Two-way Conditional branch. Insert the second branch.
1681     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1682     ++Count;
1683   }
1684   return Count;
1685 }
1686
1687 /// isHReg - Test if the given register is a physical h register.
1688 static bool isHReg(unsigned Reg) {
1689   return X86::GR8_ABCD_HRegClass.contains(Reg);
1690 }
1691
1692 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1693                                 MachineBasicBlock::iterator MI,
1694                                 unsigned DestReg, unsigned SrcReg,
1695                                 const TargetRegisterClass *DestRC,
1696                                 const TargetRegisterClass *SrcRC) const {
1697   DebugLoc DL = DebugLoc::getUnknownLoc();
1698   if (MI != MBB.end()) DL = MI->getDebugLoc();
1699
1700   // Determine if DstRC and SrcRC have a common superclass in common.
1701   const TargetRegisterClass *CommonRC = DestRC;
1702   if (DestRC == SrcRC)
1703     /* Source and destination have the same register class. */;
1704   else if (CommonRC->hasSuperClass(SrcRC))
1705     CommonRC = SrcRC;
1706   else if (!DestRC->hasSubClass(SrcRC)) {
1707     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1708     // but we want to copy then as GR64. Similarly, for GR32_NOREX and
1709     // GR32_NOSP, copy as GR32.
1710     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1711         DestRC->hasSuperClass(&X86::GR64RegClass))
1712       CommonRC = &X86::GR64RegClass;
1713     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1714              DestRC->hasSuperClass(&X86::GR32RegClass))
1715       CommonRC = &X86::GR32RegClass;
1716     else
1717       CommonRC = 0;
1718   }
1719
1720   if (CommonRC) {
1721     unsigned Opc;
1722     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1723       Opc = X86::MOV64rr;
1724     } else if (CommonRC == &X86::GR32RegClass ||
1725                CommonRC == &X86::GR32_NOSPRegClass) {
1726       Opc = X86::MOV32rr;
1727     } else if (CommonRC == &X86::GR16RegClass) {
1728       Opc = X86::MOV16rr;
1729     } else if (CommonRC == &X86::GR8RegClass) {
1730       // Copying to or from a physical H register on x86-64 requires a NOREX
1731       // move.  Otherwise use a normal move.
1732       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1733           TM.getSubtarget<X86Subtarget>().is64Bit())
1734         Opc = X86::MOV8rr_NOREX;
1735       else
1736         Opc = X86::MOV8rr;
1737     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1738       Opc = X86::MOV64rr;
1739     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1740       Opc = X86::MOV32rr;
1741     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1742       Opc = X86::MOV16rr;
1743     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1744       Opc = X86::MOV8rr;
1745     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1746       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1747         Opc = X86::MOV8rr_NOREX;
1748       else
1749         Opc = X86::MOV8rr;
1750     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1751                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1752       Opc = X86::MOV64rr;
1753     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1754       Opc = X86::MOV32rr;
1755     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1756       Opc = X86::MOV16rr;
1757     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1758       Opc = X86::MOV8rr;
1759     } else if (CommonRC == &X86::RFP32RegClass) {
1760       Opc = X86::MOV_Fp3232;
1761     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1762       Opc = X86::MOV_Fp6464;
1763     } else if (CommonRC == &X86::RFP80RegClass) {
1764       Opc = X86::MOV_Fp8080;
1765     } else if (CommonRC == &X86::FR32RegClass) {
1766       Opc = X86::FsMOVAPSrr;
1767     } else if (CommonRC == &X86::FR64RegClass) {
1768       Opc = X86::FsMOVAPDrr;
1769     } else if (CommonRC == &X86::VR128RegClass) {
1770       Opc = X86::MOVAPSrr;
1771     } else if (CommonRC == &X86::VR64RegClass) {
1772       Opc = X86::MMX_MOVQ64rr;
1773     } else {
1774       return false;
1775     }
1776     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1777     return true;
1778   }
1779
1780   // Moving EFLAGS to / from another register requires a push and a pop.
1781   if (SrcRC == &X86::CCRRegClass) {
1782     if (SrcReg != X86::EFLAGS)
1783       return false;
1784     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1785       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1786       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1787       return true;
1788     } else if (DestRC == &X86::GR32RegClass ||
1789                DestRC == &X86::GR32_NOSPRegClass) {
1790       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1791       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1792       return true;
1793     }
1794   } else if (DestRC == &X86::CCRRegClass) {
1795     if (DestReg != X86::EFLAGS)
1796       return false;
1797     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1798       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1799       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1800       return true;
1801     } else if (SrcRC == &X86::GR32RegClass ||
1802                DestRC == &X86::GR32_NOSPRegClass) {
1803       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1804       BuildMI(MBB, MI, DL, get(X86::POPFD));
1805       return true;
1806     }
1807   }
1808
1809   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1810   if (SrcRC == &X86::RSTRegClass) {
1811     // Copying from ST(0)/ST(1).
1812     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1813       // Can only copy from ST(0)/ST(1) right now
1814       return false;
1815     bool isST0 = SrcReg == X86::ST0;
1816     unsigned Opc;
1817     if (DestRC == &X86::RFP32RegClass)
1818       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1819     else if (DestRC == &X86::RFP64RegClass)
1820       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1821     else {
1822       if (DestRC != &X86::RFP80RegClass)
1823         return false;
1824       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1825     }
1826     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1827     return true;
1828   }
1829
1830   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1831   if (DestRC == &X86::RSTRegClass) {
1832     // Copying to ST(0) / ST(1).
1833     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1834       // Can only copy to TOS right now
1835       return false;
1836     bool isST0 = DestReg == X86::ST0;
1837     unsigned Opc;
1838     if (SrcRC == &X86::RFP32RegClass)
1839       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1840     else if (SrcRC == &X86::RFP64RegClass)
1841       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1842     else {
1843       if (SrcRC != &X86::RFP80RegClass)
1844         return false;
1845       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1846     }
1847     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1848     return true;
1849   }
1850
1851   // Not yet supported!
1852   return false;
1853 }
1854
1855 static unsigned getStoreRegOpcode(unsigned SrcReg,
1856                                   const TargetRegisterClass *RC,
1857                                   bool isStackAligned,
1858                                   TargetMachine &TM) {
1859   unsigned Opc = 0;
1860   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1861     Opc = X86::MOV64mr;
1862   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1863     Opc = X86::MOV32mr;
1864   } else if (RC == &X86::GR16RegClass) {
1865     Opc = X86::MOV16mr;
1866   } else if (RC == &X86::GR8RegClass) {
1867     // Copying to or from a physical H register on x86-64 requires a NOREX
1868     // move.  Otherwise use a normal move.
1869     if (isHReg(SrcReg) &&
1870         TM.getSubtarget<X86Subtarget>().is64Bit())
1871       Opc = X86::MOV8mr_NOREX;
1872     else
1873       Opc = X86::MOV8mr;
1874   } else if (RC == &X86::GR64_ABCDRegClass) {
1875     Opc = X86::MOV64mr;
1876   } else if (RC == &X86::GR32_ABCDRegClass) {
1877     Opc = X86::MOV32mr;
1878   } else if (RC == &X86::GR16_ABCDRegClass) {
1879     Opc = X86::MOV16mr;
1880   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1881     Opc = X86::MOV8mr;
1882   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1883     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1884       Opc = X86::MOV8mr_NOREX;
1885     else
1886       Opc = X86::MOV8mr;
1887   } else if (RC == &X86::GR64_NOREXRegClass ||
1888              RC == &X86::GR64_NOREX_NOSPRegClass) {
1889     Opc = X86::MOV64mr;
1890   } else if (RC == &X86::GR32_NOREXRegClass) {
1891     Opc = X86::MOV32mr;
1892   } else if (RC == &X86::GR16_NOREXRegClass) {
1893     Opc = X86::MOV16mr;
1894   } else if (RC == &X86::GR8_NOREXRegClass) {
1895     Opc = X86::MOV8mr;
1896   } else if (RC == &X86::RFP80RegClass) {
1897     Opc = X86::ST_FpP80m;   // pops
1898   } else if (RC == &X86::RFP64RegClass) {
1899     Opc = X86::ST_Fp64m;
1900   } else if (RC == &X86::RFP32RegClass) {
1901     Opc = X86::ST_Fp32m;
1902   } else if (RC == &X86::FR32RegClass) {
1903     Opc = X86::MOVSSmr;
1904   } else if (RC == &X86::FR64RegClass) {
1905     Opc = X86::MOVSDmr;
1906   } else if (RC == &X86::VR128RegClass) {
1907     // If stack is realigned we can use aligned stores.
1908     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1909   } else if (RC == &X86::VR64RegClass) {
1910     Opc = X86::MMX_MOVQ64mr;
1911   } else {
1912     llvm_unreachable("Unknown regclass");
1913   }
1914
1915   return Opc;
1916 }
1917
1918 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1919                                        MachineBasicBlock::iterator MI,
1920                                        unsigned SrcReg, bool isKill, int FrameIdx,
1921                                        const TargetRegisterClass *RC) const {
1922   const MachineFunction &MF = *MBB.getParent();
1923   bool isAligned = (RI.getStackAlignment() >= 16) ||
1924     RI.needsStackRealignment(MF);
1925   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1926   DebugLoc DL = DebugLoc::getUnknownLoc();
1927   if (MI != MBB.end()) DL = MI->getDebugLoc();
1928   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1929     .addReg(SrcReg, getKillRegState(isKill));
1930 }
1931
1932 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1933                                   bool isKill,
1934                                   SmallVectorImpl<MachineOperand> &Addr,
1935                                   const TargetRegisterClass *RC,
1936                                   MachineInstr::mmo_iterator MMOBegin,
1937                                   MachineInstr::mmo_iterator MMOEnd,
1938                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1939   bool isAligned = (RI.getStackAlignment() >= 16) ||
1940     RI.needsStackRealignment(MF);
1941   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1942   DebugLoc DL = DebugLoc::getUnknownLoc();
1943   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1944   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1945     MIB.addOperand(Addr[i]);
1946   MIB.addReg(SrcReg, getKillRegState(isKill));
1947   (*MIB).setMemRefs(MMOBegin, MMOEnd);
1948   NewMIs.push_back(MIB);
1949 }
1950
1951 static unsigned getLoadRegOpcode(unsigned DestReg,
1952                                  const TargetRegisterClass *RC,
1953                                  bool isStackAligned,
1954                                  const TargetMachine &TM) {
1955   unsigned Opc = 0;
1956   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1957     Opc = X86::MOV64rm;
1958   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1959     Opc = X86::MOV32rm;
1960   } else if (RC == &X86::GR16RegClass) {
1961     Opc = X86::MOV16rm;
1962   } else if (RC == &X86::GR8RegClass) {
1963     // Copying to or from a physical H register on x86-64 requires a NOREX
1964     // move.  Otherwise use a normal move.
1965     if (isHReg(DestReg) &&
1966         TM.getSubtarget<X86Subtarget>().is64Bit())
1967       Opc = X86::MOV8rm_NOREX;
1968     else
1969       Opc = X86::MOV8rm;
1970   } else if (RC == &X86::GR64_ABCDRegClass) {
1971     Opc = X86::MOV64rm;
1972   } else if (RC == &X86::GR32_ABCDRegClass) {
1973     Opc = X86::MOV32rm;
1974   } else if (RC == &X86::GR16_ABCDRegClass) {
1975     Opc = X86::MOV16rm;
1976   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1977     Opc = X86::MOV8rm;
1978   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1979     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1980       Opc = X86::MOV8rm_NOREX;
1981     else
1982       Opc = X86::MOV8rm;
1983   } else if (RC == &X86::GR64_NOREXRegClass ||
1984              RC == &X86::GR64_NOREX_NOSPRegClass) {
1985     Opc = X86::MOV64rm;
1986   } else if (RC == &X86::GR32_NOREXRegClass) {
1987     Opc = X86::MOV32rm;
1988   } else if (RC == &X86::GR16_NOREXRegClass) {
1989     Opc = X86::MOV16rm;
1990   } else if (RC == &X86::GR8_NOREXRegClass) {
1991     Opc = X86::MOV8rm;
1992   } else if (RC == &X86::RFP80RegClass) {
1993     Opc = X86::LD_Fp80m;
1994   } else if (RC == &X86::RFP64RegClass) {
1995     Opc = X86::LD_Fp64m;
1996   } else if (RC == &X86::RFP32RegClass) {
1997     Opc = X86::LD_Fp32m;
1998   } else if (RC == &X86::FR32RegClass) {
1999     Opc = X86::MOVSSrm;
2000   } else if (RC == &X86::FR64RegClass) {
2001     Opc = X86::MOVSDrm;
2002   } else if (RC == &X86::VR128RegClass) {
2003     // If stack is realigned we can use aligned loads.
2004     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
2005   } else if (RC == &X86::VR64RegClass) {
2006     Opc = X86::MMX_MOVQ64rm;
2007   } else {
2008     llvm_unreachable("Unknown regclass");
2009   }
2010
2011   return Opc;
2012 }
2013
2014 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2015                                         MachineBasicBlock::iterator MI,
2016                                         unsigned DestReg, int FrameIdx,
2017                                         const TargetRegisterClass *RC) const{
2018   const MachineFunction &MF = *MBB.getParent();
2019   bool isAligned = (RI.getStackAlignment() >= 16) ||
2020     RI.needsStackRealignment(MF);
2021   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2022   DebugLoc DL = DebugLoc::getUnknownLoc();
2023   if (MI != MBB.end()) DL = MI->getDebugLoc();
2024   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2025 }
2026
2027 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2028                                  SmallVectorImpl<MachineOperand> &Addr,
2029                                  const TargetRegisterClass *RC,
2030                                  MachineInstr::mmo_iterator MMOBegin,
2031                                  MachineInstr::mmo_iterator MMOEnd,
2032                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2033   bool isAligned = (RI.getStackAlignment() >= 16) ||
2034     RI.needsStackRealignment(MF);
2035   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2036   DebugLoc DL = DebugLoc::getUnknownLoc();
2037   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2038   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2039     MIB.addOperand(Addr[i]);
2040   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2041   NewMIs.push_back(MIB);
2042 }
2043
2044 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2045                                              MachineBasicBlock::iterator MI,
2046                                 const std::vector<CalleeSavedInfo> &CSI) const {
2047   if (CSI.empty())
2048     return false;
2049
2050   DebugLoc DL = DebugLoc::getUnknownLoc();
2051   if (MI != MBB.end()) DL = MI->getDebugLoc();
2052
2053   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2054   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2055   unsigned SlotSize = is64Bit ? 8 : 4;
2056
2057   MachineFunction &MF = *MBB.getParent();
2058   unsigned FPReg = RI.getFrameRegister(MF);
2059   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2060   unsigned CalleeFrameSize = 0;
2061
2062   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2063   for (unsigned i = CSI.size(); i != 0; --i) {
2064     unsigned Reg = CSI[i-1].getReg();
2065     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
2066     // Add the callee-saved register as live-in. It's killed at the spill.
2067     MBB.addLiveIn(Reg);
2068     if (Reg == FPReg)
2069       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2070       continue;
2071     if (RegClass != &X86::VR128RegClass && !isWin64) {
2072       CalleeFrameSize += SlotSize;
2073       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2074     } else {
2075       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass);
2076     }
2077   }
2078
2079   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2080   return true;
2081 }
2082
2083 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2084                                                MachineBasicBlock::iterator MI,
2085                                 const std::vector<CalleeSavedInfo> &CSI) const {
2086   if (CSI.empty())
2087     return false;
2088
2089   DebugLoc DL = DebugLoc::getUnknownLoc();
2090   if (MI != MBB.end()) DL = MI->getDebugLoc();
2091
2092   MachineFunction &MF = *MBB.getParent();
2093   unsigned FPReg = RI.getFrameRegister(MF);
2094   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2095   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2096   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2097   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2098     unsigned Reg = CSI[i].getReg();
2099     if (Reg == FPReg)
2100       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2101       continue;
2102     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2103     if (RegClass != &X86::VR128RegClass && !isWin64) {
2104       BuildMI(MBB, MI, DL, get(Opc), Reg);
2105     } else {
2106       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass);
2107     }
2108   }
2109   return true;
2110 }
2111
2112 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2113                                      const SmallVectorImpl<MachineOperand> &MOs,
2114                                      MachineInstr *MI,
2115                                      const TargetInstrInfo &TII) {
2116   // Create the base instruction with the memory operand as the first part.
2117   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2118                                               MI->getDebugLoc(), true);
2119   MachineInstrBuilder MIB(NewMI);
2120   unsigned NumAddrOps = MOs.size();
2121   for (unsigned i = 0; i != NumAddrOps; ++i)
2122     MIB.addOperand(MOs[i]);
2123   if (NumAddrOps < 4)  // FrameIndex only
2124     addOffset(MIB, 0);
2125
2126   // Loop over the rest of the ri operands, converting them over.
2127   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2128   for (unsigned i = 0; i != NumOps; ++i) {
2129     MachineOperand &MO = MI->getOperand(i+2);
2130     MIB.addOperand(MO);
2131   }
2132   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2133     MachineOperand &MO = MI->getOperand(i);
2134     MIB.addOperand(MO);
2135   }
2136   return MIB;
2137 }
2138
2139 static MachineInstr *FuseInst(MachineFunction &MF,
2140                               unsigned Opcode, unsigned OpNo,
2141                               const SmallVectorImpl<MachineOperand> &MOs,
2142                               MachineInstr *MI, const TargetInstrInfo &TII) {
2143   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2144                                               MI->getDebugLoc(), true);
2145   MachineInstrBuilder MIB(NewMI);
2146
2147   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2148     MachineOperand &MO = MI->getOperand(i);
2149     if (i == OpNo) {
2150       assert(MO.isReg() && "Expected to fold into reg operand!");
2151       unsigned NumAddrOps = MOs.size();
2152       for (unsigned i = 0; i != NumAddrOps; ++i)
2153         MIB.addOperand(MOs[i]);
2154       if (NumAddrOps < 4)  // FrameIndex only
2155         addOffset(MIB, 0);
2156     } else {
2157       MIB.addOperand(MO);
2158     }
2159   }
2160   return MIB;
2161 }
2162
2163 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2164                                 const SmallVectorImpl<MachineOperand> &MOs,
2165                                 MachineInstr *MI) {
2166   MachineFunction &MF = *MI->getParent()->getParent();
2167   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2168
2169   unsigned NumAddrOps = MOs.size();
2170   for (unsigned i = 0; i != NumAddrOps; ++i)
2171     MIB.addOperand(MOs[i]);
2172   if (NumAddrOps < 4)  // FrameIndex only
2173     addOffset(MIB, 0);
2174   return MIB.addImm(0);
2175 }
2176
2177 MachineInstr*
2178 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2179                                     MachineInstr *MI, unsigned i,
2180                                     const SmallVectorImpl<MachineOperand> &MOs,
2181                                     unsigned Size, unsigned Align) const {
2182   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2183   bool isTwoAddrFold = false;
2184   unsigned NumOps = MI->getDesc().getNumOperands();
2185   bool isTwoAddr = NumOps > 1 &&
2186     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2187
2188   MachineInstr *NewMI = NULL;
2189   // Folding a memory location into the two-address part of a two-address
2190   // instruction is different than folding it other places.  It requires
2191   // replacing the *two* registers with the memory location.
2192   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2193       MI->getOperand(0).isReg() &&
2194       MI->getOperand(1).isReg() &&
2195       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2196     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2197     isTwoAddrFold = true;
2198   } else if (i == 0) { // If operand 0
2199     if (MI->getOpcode() == X86::MOV16r0)
2200       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2201     else if (MI->getOpcode() == X86::MOV32r0)
2202       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2203     else if (MI->getOpcode() == X86::MOV8r0)
2204       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2205     if (NewMI)
2206       return NewMI;
2207
2208     OpcodeTablePtr = &RegOp2MemOpTable0;
2209   } else if (i == 1) {
2210     OpcodeTablePtr = &RegOp2MemOpTable1;
2211   } else if (i == 2) {
2212     OpcodeTablePtr = &RegOp2MemOpTable2;
2213   }
2214
2215   // If table selected...
2216   if (OpcodeTablePtr) {
2217     // Find the Opcode to fuse
2218     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2219       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2220     if (I != OpcodeTablePtr->end()) {
2221       unsigned Opcode = I->second.first;
2222       unsigned MinAlign = I->second.second;
2223       if (Align < MinAlign)
2224         return NULL;
2225       bool NarrowToMOV32rm = false;
2226       if (Size) {
2227         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2228         if (Size < RCSize) {
2229           // Check if it's safe to fold the load. If the size of the object is
2230           // narrower than the load width, then it's not.
2231           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2232             return NULL;
2233           // If this is a 64-bit load, but the spill slot is 32, then we can do
2234           // a 32-bit load which is implicitly zero-extended. This likely is due
2235           // to liveintervalanalysis remat'ing a load from stack slot.
2236           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2237             return NULL;
2238           Opcode = X86::MOV32rm;
2239           NarrowToMOV32rm = true;
2240         }
2241       }
2242
2243       if (isTwoAddrFold)
2244         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2245       else
2246         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2247
2248       if (NarrowToMOV32rm) {
2249         // If this is the special case where we use a MOV32rm to load a 32-bit
2250         // value and zero-extend the top bits. Change the destination register
2251         // to a 32-bit one.
2252         unsigned DstReg = NewMI->getOperand(0).getReg();
2253         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2254           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2255                                                    4/*x86_subreg_32bit*/));
2256         else
2257           NewMI->getOperand(0).setSubReg(4/*x86_subreg_32bit*/);
2258       }
2259       return NewMI;
2260     }
2261   }
2262
2263   // No fusion
2264   if (PrintFailedFusing)
2265     errs() << "We failed to fuse operand " << i << " in " << *MI;
2266   return NULL;
2267 }
2268
2269
2270 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2271                                                   MachineInstr *MI,
2272                                            const SmallVectorImpl<unsigned> &Ops,
2273                                                   int FrameIndex) const {
2274   // Check switch flag
2275   if (NoFusing) return NULL;
2276
2277   const MachineFrameInfo *MFI = MF.getFrameInfo();
2278   unsigned Size = MFI->getObjectSize(FrameIndex);
2279   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2280   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2281     unsigned NewOpc = 0;
2282     unsigned RCSize = 0;
2283     switch (MI->getOpcode()) {
2284     default: return NULL;
2285     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2286     case X86::TEST16rr: NewOpc = X86::CMP16ri; RCSize = 2; break;
2287     case X86::TEST32rr: NewOpc = X86::CMP32ri; RCSize = 4; break;
2288     case X86::TEST64rr: NewOpc = X86::CMP64ri32; RCSize = 8; break;
2289     }
2290     // Check if it's safe to fold the load. If the size of the object is
2291     // narrower than the load width, then it's not.
2292     if (Size < RCSize)
2293       return NULL;
2294     // Change to CMPXXri r, 0 first.
2295     MI->setDesc(get(NewOpc));
2296     MI->getOperand(1).ChangeToImmediate(0);
2297   } else if (Ops.size() != 1)
2298     return NULL;
2299
2300   SmallVector<MachineOperand,4> MOs;
2301   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2302   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2303 }
2304
2305 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2306                                                   MachineInstr *MI,
2307                                            const SmallVectorImpl<unsigned> &Ops,
2308                                                   MachineInstr *LoadMI) const {
2309   // Check switch flag
2310   if (NoFusing) return NULL;
2311
2312   // Determine the alignment of the load.
2313   unsigned Alignment = 0;
2314   if (LoadMI->hasOneMemOperand())
2315     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2316   else
2317     switch (LoadMI->getOpcode()) {
2318     case X86::V_SET0:
2319     case X86::V_SETALLONES:
2320       Alignment = 16;
2321       break;
2322     case X86::FsFLD0SD:
2323       Alignment = 8;
2324       break;
2325     case X86::FsFLD0SS:
2326       Alignment = 4;
2327       break;
2328     default:
2329       llvm_unreachable("Don't know how to fold this instruction!");
2330     }
2331   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2332     unsigned NewOpc = 0;
2333     switch (MI->getOpcode()) {
2334     default: return NULL;
2335     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2336     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2337     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2338     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2339     }
2340     // Change to CMPXXri r, 0 first.
2341     MI->setDesc(get(NewOpc));
2342     MI->getOperand(1).ChangeToImmediate(0);
2343   } else if (Ops.size() != 1)
2344     return NULL;
2345
2346   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2347   switch (LoadMI->getOpcode()) {
2348   case X86::V_SET0:
2349   case X86::V_SETALLONES:
2350   case X86::FsFLD0SD:
2351   case X86::FsFLD0SS: {
2352     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2353     // Create a constant-pool entry and operands to load from it.
2354
2355     // x86-32 PIC requires a PIC base register for constant pools.
2356     unsigned PICBase = 0;
2357     if (TM.getRelocationModel() == Reloc::PIC_) {
2358       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2359         PICBase = X86::RIP;
2360       else
2361         // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2362         // This doesn't work for several reasons.
2363         // 1. GlobalBaseReg may have been spilled.
2364         // 2. It may not be live at MI.
2365         return NULL;
2366     }
2367
2368     // Create a constant-pool entry.
2369     MachineConstantPool &MCP = *MF.getConstantPool();
2370     const Type *Ty;
2371     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2372       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2373     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2374       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2375     else
2376       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2377     Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2378                     Constant::getAllOnesValue(Ty) :
2379                     Constant::getNullValue(Ty);
2380     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2381
2382     // Create operands to load from the constant pool entry.
2383     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2384     MOs.push_back(MachineOperand::CreateImm(1));
2385     MOs.push_back(MachineOperand::CreateReg(0, false));
2386     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2387     MOs.push_back(MachineOperand::CreateReg(0, false));
2388     break;
2389   }
2390   default: {
2391     // Folding a normal load. Just copy the load's address operands.
2392     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2393     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2394       MOs.push_back(LoadMI->getOperand(i));
2395     break;
2396   }
2397   }
2398   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2399 }
2400
2401
2402 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2403                                   const SmallVectorImpl<unsigned> &Ops) const {
2404   // Check switch flag
2405   if (NoFusing) return 0;
2406
2407   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2408     switch (MI->getOpcode()) {
2409     default: return false;
2410     case X86::TEST8rr:
2411     case X86::TEST16rr:
2412     case X86::TEST32rr:
2413     case X86::TEST64rr:
2414       return true;
2415     }
2416   }
2417
2418   if (Ops.size() != 1)
2419     return false;
2420
2421   unsigned OpNum = Ops[0];
2422   unsigned Opc = MI->getOpcode();
2423   unsigned NumOps = MI->getDesc().getNumOperands();
2424   bool isTwoAddr = NumOps > 1 &&
2425     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2426
2427   // Folding a memory location into the two-address part of a two-address
2428   // instruction is different than folding it other places.  It requires
2429   // replacing the *two* registers with the memory location.
2430   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2431   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2432     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2433   } else if (OpNum == 0) { // If operand 0
2434     switch (Opc) {
2435     case X86::MOV8r0:
2436     case X86::MOV16r0:
2437     case X86::MOV32r0:
2438       return true;
2439     default: break;
2440     }
2441     OpcodeTablePtr = &RegOp2MemOpTable0;
2442   } else if (OpNum == 1) {
2443     OpcodeTablePtr = &RegOp2MemOpTable1;
2444   } else if (OpNum == 2) {
2445     OpcodeTablePtr = &RegOp2MemOpTable2;
2446   }
2447
2448   if (OpcodeTablePtr) {
2449     // Find the Opcode to fuse
2450     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2451       OpcodeTablePtr->find((unsigned*)Opc);
2452     if (I != OpcodeTablePtr->end())
2453       return true;
2454   }
2455   return false;
2456 }
2457
2458 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2459                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2460                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2461   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2462     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2463   if (I == MemOp2RegOpTable.end())
2464     return false;
2465   DebugLoc dl = MI->getDebugLoc();
2466   unsigned Opc = I->second.first;
2467   unsigned Index = I->second.second & 0xf;
2468   bool FoldedLoad = I->second.second & (1 << 4);
2469   bool FoldedStore = I->second.second & (1 << 5);
2470   if (UnfoldLoad && !FoldedLoad)
2471     return false;
2472   UnfoldLoad &= FoldedLoad;
2473   if (UnfoldStore && !FoldedStore)
2474     return false;
2475   UnfoldStore &= FoldedStore;
2476
2477   const TargetInstrDesc &TID = get(Opc);
2478   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2479   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2480   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2481   SmallVector<MachineOperand,2> BeforeOps;
2482   SmallVector<MachineOperand,2> AfterOps;
2483   SmallVector<MachineOperand,4> ImpOps;
2484   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2485     MachineOperand &Op = MI->getOperand(i);
2486     if (i >= Index && i < Index + X86AddrNumOperands)
2487       AddrOps.push_back(Op);
2488     else if (Op.isReg() && Op.isImplicit())
2489       ImpOps.push_back(Op);
2490     else if (i < Index)
2491       BeforeOps.push_back(Op);
2492     else if (i > Index)
2493       AfterOps.push_back(Op);
2494   }
2495
2496   // Emit the load instruction.
2497   if (UnfoldLoad) {
2498     std::pair<MachineInstr::mmo_iterator,
2499               MachineInstr::mmo_iterator> MMOs =
2500       MF.extractLoadMemRefs(MI->memoperands_begin(),
2501                             MI->memoperands_end());
2502     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2503     if (UnfoldStore) {
2504       // Address operands cannot be marked isKill.
2505       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2506         MachineOperand &MO = NewMIs[0]->getOperand(i);
2507         if (MO.isReg())
2508           MO.setIsKill(false);
2509       }
2510     }
2511   }
2512
2513   // Emit the data processing instruction.
2514   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2515   MachineInstrBuilder MIB(DataMI);
2516
2517   if (FoldedStore)
2518     MIB.addReg(Reg, RegState::Define);
2519   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2520     MIB.addOperand(BeforeOps[i]);
2521   if (FoldedLoad)
2522     MIB.addReg(Reg);
2523   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2524     MIB.addOperand(AfterOps[i]);
2525   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2526     MachineOperand &MO = ImpOps[i];
2527     MIB.addReg(MO.getReg(),
2528                getDefRegState(MO.isDef()) |
2529                RegState::Implicit |
2530                getKillRegState(MO.isKill()) |
2531                getDeadRegState(MO.isDead()) |
2532                getUndefRegState(MO.isUndef()));
2533   }
2534   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2535   unsigned NewOpc = 0;
2536   switch (DataMI->getOpcode()) {
2537   default: break;
2538   case X86::CMP64ri32:
2539   case X86::CMP32ri:
2540   case X86::CMP16ri:
2541   case X86::CMP8ri: {
2542     MachineOperand &MO0 = DataMI->getOperand(0);
2543     MachineOperand &MO1 = DataMI->getOperand(1);
2544     if (MO1.getImm() == 0) {
2545       switch (DataMI->getOpcode()) {
2546       default: break;
2547       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2548       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2549       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2550       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2551       }
2552       DataMI->setDesc(get(NewOpc));
2553       MO1.ChangeToRegister(MO0.getReg(), false);
2554     }
2555   }
2556   }
2557   NewMIs.push_back(DataMI);
2558
2559   // Emit the store instruction.
2560   if (UnfoldStore) {
2561     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2562     std::pair<MachineInstr::mmo_iterator,
2563               MachineInstr::mmo_iterator> MMOs =
2564       MF.extractStoreMemRefs(MI->memoperands_begin(),
2565                              MI->memoperands_end());
2566     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2567   }
2568
2569   return true;
2570 }
2571
2572 bool
2573 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2574                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2575   if (!N->isMachineOpcode())
2576     return false;
2577
2578   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2579     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2580   if (I == MemOp2RegOpTable.end())
2581     return false;
2582   unsigned Opc = I->second.first;
2583   unsigned Index = I->second.second & 0xf;
2584   bool FoldedLoad = I->second.second & (1 << 4);
2585   bool FoldedStore = I->second.second & (1 << 5);
2586   const TargetInstrDesc &TID = get(Opc);
2587   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2588   unsigned NumDefs = TID.NumDefs;
2589   std::vector<SDValue> AddrOps;
2590   std::vector<SDValue> BeforeOps;
2591   std::vector<SDValue> AfterOps;
2592   DebugLoc dl = N->getDebugLoc();
2593   unsigned NumOps = N->getNumOperands();
2594   for (unsigned i = 0; i != NumOps-1; ++i) {
2595     SDValue Op = N->getOperand(i);
2596     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2597       AddrOps.push_back(Op);
2598     else if (i < Index-NumDefs)
2599       BeforeOps.push_back(Op);
2600     else if (i > Index-NumDefs)
2601       AfterOps.push_back(Op);
2602   }
2603   SDValue Chain = N->getOperand(NumOps-1);
2604   AddrOps.push_back(Chain);
2605
2606   // Emit the load instruction.
2607   SDNode *Load = 0;
2608   MachineFunction &MF = DAG.getMachineFunction();
2609   if (FoldedLoad) {
2610     EVT VT = *RC->vt_begin();
2611     bool isAligned = (RI.getStackAlignment() >= 16) ||
2612       RI.needsStackRealignment(MF);
2613     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2614                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2615     NewNodes.push_back(Load);
2616
2617     // Preserve memory reference information.
2618     std::pair<MachineInstr::mmo_iterator,
2619               MachineInstr::mmo_iterator> MMOs =
2620       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2621                             cast<MachineSDNode>(N)->memoperands_end());
2622     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2623   }
2624
2625   // Emit the data processing instruction.
2626   std::vector<EVT> VTs;
2627   const TargetRegisterClass *DstRC = 0;
2628   if (TID.getNumDefs() > 0) {
2629     DstRC = TID.OpInfo[0].getRegClass(&RI);
2630     VTs.push_back(*DstRC->vt_begin());
2631   }
2632   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2633     EVT VT = N->getValueType(i);
2634     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2635       VTs.push_back(VT);
2636   }
2637   if (Load)
2638     BeforeOps.push_back(SDValue(Load, 0));
2639   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2640   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2641                                       BeforeOps.size());
2642   NewNodes.push_back(NewNode);
2643
2644   // Emit the store instruction.
2645   if (FoldedStore) {
2646     AddrOps.pop_back();
2647     AddrOps.push_back(SDValue(NewNode, 0));
2648     AddrOps.push_back(Chain);
2649     bool isAligned = (RI.getStackAlignment() >= 16) ||
2650       RI.needsStackRealignment(MF);
2651     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2652                                                          isAligned, TM),
2653                                        dl, MVT::Other,
2654                                        &AddrOps[0], AddrOps.size());
2655     NewNodes.push_back(Store);
2656
2657     // Preserve memory reference information.
2658     std::pair<MachineInstr::mmo_iterator,
2659               MachineInstr::mmo_iterator> MMOs =
2660       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2661                              cast<MachineSDNode>(N)->memoperands_end());
2662     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2663   }
2664
2665   return true;
2666 }
2667
2668 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2669                                       bool UnfoldLoad, bool UnfoldStore,
2670                                       unsigned *LoadRegIndex) const {
2671   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2672     MemOp2RegOpTable.find((unsigned*)Opc);
2673   if (I == MemOp2RegOpTable.end())
2674     return 0;
2675   bool FoldedLoad = I->second.second & (1 << 4);
2676   bool FoldedStore = I->second.second & (1 << 5);
2677   if (UnfoldLoad && !FoldedLoad)
2678     return 0;
2679   if (UnfoldStore && !FoldedStore)
2680     return 0;
2681   if (LoadRegIndex)
2682     *LoadRegIndex = I->second.second & 0xf;
2683   return I->second.first;
2684 }
2685
2686 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2687   if (MBB.empty()) return false;
2688
2689   switch (MBB.back().getOpcode()) {
2690   case X86::TCRETURNri:
2691   case X86::TCRETURNdi:
2692   case X86::RET:     // Return.
2693   case X86::RETI:
2694   case X86::TAILJMPd:
2695   case X86::TAILJMPr:
2696   case X86::TAILJMPm:
2697   case X86::JMP:     // Uncond branch.
2698   case X86::JMP32r:  // Indirect branch.
2699   case X86::JMP64r:  // Indirect branch (64-bit).
2700   case X86::JMP32m:  // Indirect branch through mem.
2701   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2702     return true;
2703   default: return false;
2704   }
2705 }
2706
2707 bool X86InstrInfo::
2708 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2709   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2710   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2711   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2712     return true;
2713   Cond[0].setImm(GetOppositeBranchCondition(CC));
2714   return false;
2715 }
2716
2717 bool X86InstrInfo::
2718 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2719   // FIXME: Return false for x87 stack register classes for now. We can't
2720   // allow any loads of these registers before FpGet_ST0_80.
2721   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2722            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2723 }
2724
2725 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2726   switch (Desc->TSFlags & X86II::ImmMask) {
2727   case X86II::Imm8:   return 1;
2728   case X86II::Imm16:  return 2;
2729   case X86II::Imm32:  return 4;
2730   case X86II::Imm64:  return 8;
2731   default: llvm_unreachable("Immediate size not set!");
2732     return 0;
2733   }
2734 }
2735
2736 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2737 /// e.g. r8, xmm8, etc.
2738 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2739   if (!MO.isReg()) return false;
2740   switch (MO.getReg()) {
2741   default: break;
2742   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2743   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2744   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2745   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2746   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2747   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2748   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2749   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2750   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2751   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2752     return true;
2753   }
2754   return false;
2755 }
2756
2757
2758 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2759 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2760 /// size, and 3) use of X86-64 extended registers.
2761 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2762   unsigned REX = 0;
2763   const TargetInstrDesc &Desc = MI.getDesc();
2764
2765   // Pseudo instructions do not need REX prefix byte.
2766   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2767     return 0;
2768   if (Desc.TSFlags & X86II::REX_W)
2769     REX |= 1 << 3;
2770
2771   unsigned NumOps = Desc.getNumOperands();
2772   if (NumOps) {
2773     bool isTwoAddr = NumOps > 1 &&
2774       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2775
2776     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2777     unsigned i = isTwoAddr ? 1 : 0;
2778     for (unsigned e = NumOps; i != e; ++i) {
2779       const MachineOperand& MO = MI.getOperand(i);
2780       if (MO.isReg()) {
2781         unsigned Reg = MO.getReg();
2782         if (isX86_64NonExtLowByteReg(Reg))
2783           REX |= 0x40;
2784       }
2785     }
2786
2787     switch (Desc.TSFlags & X86II::FormMask) {
2788     case X86II::MRMInitReg:
2789       if (isX86_64ExtendedReg(MI.getOperand(0)))
2790         REX |= (1 << 0) | (1 << 2);
2791       break;
2792     case X86II::MRMSrcReg: {
2793       if (isX86_64ExtendedReg(MI.getOperand(0)))
2794         REX |= 1 << 2;
2795       i = isTwoAddr ? 2 : 1;
2796       for (unsigned e = NumOps; i != e; ++i) {
2797         const MachineOperand& MO = MI.getOperand(i);
2798         if (isX86_64ExtendedReg(MO))
2799           REX |= 1 << 0;
2800       }
2801       break;
2802     }
2803     case X86II::MRMSrcMem: {
2804       if (isX86_64ExtendedReg(MI.getOperand(0)))
2805         REX |= 1 << 2;
2806       unsigned Bit = 0;
2807       i = isTwoAddr ? 2 : 1;
2808       for (; i != NumOps; ++i) {
2809         const MachineOperand& MO = MI.getOperand(i);
2810         if (MO.isReg()) {
2811           if (isX86_64ExtendedReg(MO))
2812             REX |= 1 << Bit;
2813           Bit++;
2814         }
2815       }
2816       break;
2817     }
2818     case X86II::MRM0m: case X86II::MRM1m:
2819     case X86II::MRM2m: case X86II::MRM3m:
2820     case X86II::MRM4m: case X86II::MRM5m:
2821     case X86II::MRM6m: case X86II::MRM7m:
2822     case X86II::MRMDestMem: {
2823       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2824       i = isTwoAddr ? 1 : 0;
2825       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2826         REX |= 1 << 2;
2827       unsigned Bit = 0;
2828       for (; i != e; ++i) {
2829         const MachineOperand& MO = MI.getOperand(i);
2830         if (MO.isReg()) {
2831           if (isX86_64ExtendedReg(MO))
2832             REX |= 1 << Bit;
2833           Bit++;
2834         }
2835       }
2836       break;
2837     }
2838     default: {
2839       if (isX86_64ExtendedReg(MI.getOperand(0)))
2840         REX |= 1 << 0;
2841       i = isTwoAddr ? 2 : 1;
2842       for (unsigned e = NumOps; i != e; ++i) {
2843         const MachineOperand& MO = MI.getOperand(i);
2844         if (isX86_64ExtendedReg(MO))
2845           REX |= 1 << 2;
2846       }
2847       break;
2848     }
2849     }
2850   }
2851   return REX;
2852 }
2853
2854 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2855 /// relative block address instruction
2856 ///
2857 static unsigned sizePCRelativeBlockAddress() {
2858   return 4;
2859 }
2860
2861 /// sizeGlobalAddress - Give the size of the emission of this global address
2862 ///
2863 static unsigned sizeGlobalAddress(bool dword) {
2864   return dword ? 8 : 4;
2865 }
2866
2867 /// sizeConstPoolAddress - Give the size of the emission of this constant
2868 /// pool address
2869 ///
2870 static unsigned sizeConstPoolAddress(bool dword) {
2871   return dword ? 8 : 4;
2872 }
2873
2874 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2875 /// symbol
2876 ///
2877 static unsigned sizeExternalSymbolAddress(bool dword) {
2878   return dword ? 8 : 4;
2879 }
2880
2881 /// sizeJumpTableAddress - Give the size of the emission of this jump
2882 /// table address
2883 ///
2884 static unsigned sizeJumpTableAddress(bool dword) {
2885   return dword ? 8 : 4;
2886 }
2887
2888 static unsigned sizeConstant(unsigned Size) {
2889   return Size;
2890 }
2891
2892 static unsigned sizeRegModRMByte(){
2893   return 1;
2894 }
2895
2896 static unsigned sizeSIBByte(){
2897   return 1;
2898 }
2899
2900 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2901   unsigned FinalSize = 0;
2902   // If this is a simple integer displacement that doesn't require a relocation.
2903   if (!RelocOp) {
2904     FinalSize += sizeConstant(4);
2905     return FinalSize;
2906   }
2907
2908   // Otherwise, this is something that requires a relocation.
2909   if (RelocOp->isGlobal()) {
2910     FinalSize += sizeGlobalAddress(false);
2911   } else if (RelocOp->isCPI()) {
2912     FinalSize += sizeConstPoolAddress(false);
2913   } else if (RelocOp->isJTI()) {
2914     FinalSize += sizeJumpTableAddress(false);
2915   } else {
2916     llvm_unreachable("Unknown value to relocate!");
2917   }
2918   return FinalSize;
2919 }
2920
2921 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2922                                     bool IsPIC, bool Is64BitMode) {
2923   const MachineOperand &Op3 = MI.getOperand(Op+3);
2924   int DispVal = 0;
2925   const MachineOperand *DispForReloc = 0;
2926   unsigned FinalSize = 0;
2927
2928   // Figure out what sort of displacement we have to handle here.
2929   if (Op3.isGlobal()) {
2930     DispForReloc = &Op3;
2931   } else if (Op3.isCPI()) {
2932     if (Is64BitMode || IsPIC) {
2933       DispForReloc = &Op3;
2934     } else {
2935       DispVal = 1;
2936     }
2937   } else if (Op3.isJTI()) {
2938     if (Is64BitMode || IsPIC) {
2939       DispForReloc = &Op3;
2940     } else {
2941       DispVal = 1;
2942     }
2943   } else {
2944     DispVal = 1;
2945   }
2946
2947   const MachineOperand &Base     = MI.getOperand(Op);
2948   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2949
2950   unsigned BaseReg = Base.getReg();
2951
2952   // Is a SIB byte needed?
2953   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
2954       IndexReg.getReg() == 0 &&
2955       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2956     if (BaseReg == 0) {  // Just a displacement?
2957       // Emit special case [disp32] encoding
2958       ++FinalSize;
2959       FinalSize += getDisplacementFieldSize(DispForReloc);
2960     } else {
2961       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2962       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2963         // Emit simple indirect register encoding... [EAX] f.e.
2964         ++FinalSize;
2965       // Be pessimistic and assume it's a disp32, not a disp8
2966       } else {
2967         // Emit the most general non-SIB encoding: [REG+disp32]
2968         ++FinalSize;
2969         FinalSize += getDisplacementFieldSize(DispForReloc);
2970       }
2971     }
2972
2973   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2974     assert(IndexReg.getReg() != X86::ESP &&
2975            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2976
2977     bool ForceDisp32 = false;
2978     if (BaseReg == 0 || DispForReloc) {
2979       // Emit the normal disp32 encoding.
2980       ++FinalSize;
2981       ForceDisp32 = true;
2982     } else {
2983       ++FinalSize;
2984     }
2985
2986     FinalSize += sizeSIBByte();
2987
2988     // Do we need to output a displacement?
2989     if (DispVal != 0 || ForceDisp32) {
2990       FinalSize += getDisplacementFieldSize(DispForReloc);
2991     }
2992   }
2993   return FinalSize;
2994 }
2995
2996
2997 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2998                                     const TargetInstrDesc *Desc,
2999                                     bool IsPIC, bool Is64BitMode) {
3000
3001   unsigned Opcode = Desc->Opcode;
3002   unsigned FinalSize = 0;
3003
3004   // Emit the lock opcode prefix as needed.
3005   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3006
3007   // Emit segment override opcode prefix as needed.
3008   switch (Desc->TSFlags & X86II::SegOvrMask) {
3009   case X86II::FS:
3010   case X86II::GS:
3011    ++FinalSize;
3012    break;
3013   default: llvm_unreachable("Invalid segment!");
3014   case 0: break;  // No segment override!
3015   }
3016
3017   // Emit the repeat opcode prefix as needed.
3018   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3019
3020   // Emit the operand size opcode prefix as needed.
3021   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3022
3023   // Emit the address size opcode prefix as needed.
3024   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3025
3026   bool Need0FPrefix = false;
3027   switch (Desc->TSFlags & X86II::Op0Mask) {
3028   case X86II::TB:  // Two-byte opcode prefix
3029   case X86II::T8:  // 0F 38
3030   case X86II::TA:  // 0F 3A
3031     Need0FPrefix = true;
3032     break;
3033   case X86II::TF: // F2 0F 38
3034     ++FinalSize;
3035     Need0FPrefix = true;
3036     break;
3037   case X86II::REP: break; // already handled.
3038   case X86II::XS:   // F3 0F
3039     ++FinalSize;
3040     Need0FPrefix = true;
3041     break;
3042   case X86II::XD:   // F2 0F
3043     ++FinalSize;
3044     Need0FPrefix = true;
3045     break;
3046   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3047   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3048     ++FinalSize;
3049     break; // Two-byte opcode prefix
3050   default: llvm_unreachable("Invalid prefix!");
3051   case 0: break;  // No prefix!
3052   }
3053
3054   if (Is64BitMode) {
3055     // REX prefix
3056     unsigned REX = X86InstrInfo::determineREX(MI);
3057     if (REX)
3058       ++FinalSize;
3059   }
3060
3061   // 0x0F escape code must be emitted just before the opcode.
3062   if (Need0FPrefix)
3063     ++FinalSize;
3064
3065   switch (Desc->TSFlags & X86II::Op0Mask) {
3066   case X86II::T8:  // 0F 38
3067     ++FinalSize;
3068     break;
3069   case X86II::TA:  // 0F 3A
3070     ++FinalSize;
3071     break;
3072   case X86II::TF: // F2 0F 38
3073     ++FinalSize;
3074     break;
3075   }
3076
3077   // If this is a two-address instruction, skip one of the register operands.
3078   unsigned NumOps = Desc->getNumOperands();
3079   unsigned CurOp = 0;
3080   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3081     CurOp++;
3082   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3083     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3084     --NumOps;
3085
3086   switch (Desc->TSFlags & X86II::FormMask) {
3087   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3088   case X86II::Pseudo:
3089     // Remember the current PC offset, this is the PIC relocation
3090     // base address.
3091     switch (Opcode) {
3092     default:
3093       break;
3094     case TargetInstrInfo::INLINEASM: {
3095       const MachineFunction *MF = MI.getParent()->getParent();
3096       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3097       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3098                                           *MF->getTarget().getMCAsmInfo());
3099       break;
3100     }
3101     case TargetInstrInfo::DBG_LABEL:
3102     case TargetInstrInfo::EH_LABEL:
3103       break;
3104     case TargetInstrInfo::IMPLICIT_DEF:
3105     case TargetInstrInfo::KILL:
3106     case X86::DWARF_LOC:
3107     case X86::FP_REG_KILL:
3108       break;
3109     case X86::MOVPC32r: {
3110       // This emits the "call" portion of this pseudo instruction.
3111       ++FinalSize;
3112       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3113       break;
3114     }
3115     }
3116     CurOp = NumOps;
3117     break;
3118   case X86II::RawFrm:
3119     ++FinalSize;
3120
3121     if (CurOp != NumOps) {
3122       const MachineOperand &MO = MI.getOperand(CurOp++);
3123       if (MO.isMBB()) {
3124         FinalSize += sizePCRelativeBlockAddress();
3125       } else if (MO.isGlobal()) {
3126         FinalSize += sizeGlobalAddress(false);
3127       } else if (MO.isSymbol()) {
3128         FinalSize += sizeExternalSymbolAddress(false);
3129       } else if (MO.isImm()) {
3130         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3131       } else {
3132         llvm_unreachable("Unknown RawFrm operand!");
3133       }
3134     }
3135     break;
3136
3137   case X86II::AddRegFrm:
3138     ++FinalSize;
3139     ++CurOp;
3140
3141     if (CurOp != NumOps) {
3142       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3143       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3144       if (MO1.isImm())
3145         FinalSize += sizeConstant(Size);
3146       else {
3147         bool dword = false;
3148         if (Opcode == X86::MOV64ri)
3149           dword = true;
3150         if (MO1.isGlobal()) {
3151           FinalSize += sizeGlobalAddress(dword);
3152         } else if (MO1.isSymbol())
3153           FinalSize += sizeExternalSymbolAddress(dword);
3154         else if (MO1.isCPI())
3155           FinalSize += sizeConstPoolAddress(dword);
3156         else if (MO1.isJTI())
3157           FinalSize += sizeJumpTableAddress(dword);
3158       }
3159     }
3160     break;
3161
3162   case X86II::MRMDestReg: {
3163     ++FinalSize;
3164     FinalSize += sizeRegModRMByte();
3165     CurOp += 2;
3166     if (CurOp != NumOps) {
3167       ++CurOp;
3168       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3169     }
3170     break;
3171   }
3172   case X86II::MRMDestMem: {
3173     ++FinalSize;
3174     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3175     CurOp +=  X86AddrNumOperands + 1;
3176     if (CurOp != NumOps) {
3177       ++CurOp;
3178       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3179     }
3180     break;
3181   }
3182
3183   case X86II::MRMSrcReg:
3184     ++FinalSize;
3185     FinalSize += sizeRegModRMByte();
3186     CurOp += 2;
3187     if (CurOp != NumOps) {
3188       ++CurOp;
3189       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3190     }
3191     break;
3192
3193   case X86II::MRMSrcMem: {
3194     int AddrOperands;
3195     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3196         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3197       AddrOperands = X86AddrNumOperands - 1; // No segment register
3198     else
3199       AddrOperands = X86AddrNumOperands;
3200
3201     ++FinalSize;
3202     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3203     CurOp += AddrOperands + 1;
3204     if (CurOp != NumOps) {
3205       ++CurOp;
3206       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3207     }
3208     break;
3209   }
3210
3211   case X86II::MRM0r: case X86II::MRM1r:
3212   case X86II::MRM2r: case X86II::MRM3r:
3213   case X86II::MRM4r: case X86II::MRM5r:
3214   case X86II::MRM6r: case X86II::MRM7r:
3215     ++FinalSize;
3216     if (Desc->getOpcode() == X86::LFENCE ||
3217         Desc->getOpcode() == X86::MFENCE) {
3218       // Special handling of lfence and mfence;
3219       FinalSize += sizeRegModRMByte();
3220     } else if (Desc->getOpcode() == X86::MONITOR ||
3221                Desc->getOpcode() == X86::MWAIT) {
3222       // Special handling of monitor and mwait.
3223       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3224     } else {
3225       ++CurOp;
3226       FinalSize += sizeRegModRMByte();
3227     }
3228
3229     if (CurOp != NumOps) {
3230       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3231       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3232       if (MO1.isImm())
3233         FinalSize += sizeConstant(Size);
3234       else {
3235         bool dword = false;
3236         if (Opcode == X86::MOV64ri32)
3237           dword = true;
3238         if (MO1.isGlobal()) {
3239           FinalSize += sizeGlobalAddress(dword);
3240         } else if (MO1.isSymbol())
3241           FinalSize += sizeExternalSymbolAddress(dword);
3242         else if (MO1.isCPI())
3243           FinalSize += sizeConstPoolAddress(dword);
3244         else if (MO1.isJTI())
3245           FinalSize += sizeJumpTableAddress(dword);
3246       }
3247     }
3248     break;
3249
3250   case X86II::MRM0m: case X86II::MRM1m:
3251   case X86II::MRM2m: case X86II::MRM3m:
3252   case X86II::MRM4m: case X86II::MRM5m:
3253   case X86II::MRM6m: case X86II::MRM7m: {
3254
3255     ++FinalSize;
3256     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3257     CurOp += X86AddrNumOperands;
3258
3259     if (CurOp != NumOps) {
3260       const MachineOperand &MO = MI.getOperand(CurOp++);
3261       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3262       if (MO.isImm())
3263         FinalSize += sizeConstant(Size);
3264       else {
3265         bool dword = false;
3266         if (Opcode == X86::MOV64mi32)
3267           dword = true;
3268         if (MO.isGlobal()) {
3269           FinalSize += sizeGlobalAddress(dword);
3270         } else if (MO.isSymbol())
3271           FinalSize += sizeExternalSymbolAddress(dword);
3272         else if (MO.isCPI())
3273           FinalSize += sizeConstPoolAddress(dword);
3274         else if (MO.isJTI())
3275           FinalSize += sizeJumpTableAddress(dword);
3276       }
3277     }
3278     break;
3279   }
3280
3281   case X86II::MRMInitReg:
3282     ++FinalSize;
3283     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3284     FinalSize += sizeRegModRMByte();
3285     ++CurOp;
3286     break;
3287   }
3288
3289   if (!Desc->isVariadic() && CurOp != NumOps) {
3290     std::string msg;
3291     raw_string_ostream Msg(msg);
3292     Msg << "Cannot determine size: " << MI;
3293     llvm_report_error(Msg.str());
3294   }
3295
3296
3297   return FinalSize;
3298 }
3299
3300
3301 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3302   const TargetInstrDesc &Desc = MI->getDesc();
3303   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3304   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3305   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3306   if (Desc.getOpcode() == X86::MOVPC32r)
3307     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3308   return Size;
3309 }
3310
3311 /// getGlobalBaseReg - Return a virtual register initialized with the
3312 /// the global base register value. Output instructions required to
3313 /// initialize the register in the function entry block, if necessary.
3314 ///
3315 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3316   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3317          "X86-64 PIC uses RIP relative addressing");
3318
3319   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3320   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3321   if (GlobalBaseReg != 0)
3322     return GlobalBaseReg;
3323
3324   // Insert the set of GlobalBaseReg into the first MBB of the function
3325   MachineBasicBlock &FirstMBB = MF->front();
3326   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3327   DebugLoc DL = DebugLoc::getUnknownLoc();
3328   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3329   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3330   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3331
3332   const TargetInstrInfo *TII = TM.getInstrInfo();
3333   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3334   // only used in JIT code emission as displacement to pc.
3335   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3336
3337   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3338   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3339   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3340     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3341     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3342     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3343       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3344                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3345   } else {
3346     GlobalBaseReg = PC;
3347   }
3348
3349   X86FI->setGlobalBaseReg(GlobalBaseReg);
3350   return GlobalBaseReg;
3351 }