lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86MemoryFoldTableEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo(
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 107       Subtarget(STI), RI(STI.getTargetTriple()) {
 108
 109   static const X86MemoryFoldTableEntry MemoryFoldTable2Addr[] = {
 110     { X86::ADC32ri,     X86::ADC32mi,    0 },
 111     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 112     { X86::ADC32rr,     X86::ADC32mr,    0 },
 113     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 114     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 115     { X86::ADC64rr,     X86::ADC64mr,    0 },
 116     { X86::ADD16ri,     X86::ADD16mi,    0 },
 117     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 118     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 119     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 120     { X86::ADD16rr,     X86::ADD16mr,    0 },
 121     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 122     { X86::ADD32ri,     X86::ADD32mi,    0 },
 123     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 124     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 125     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 126     { X86::ADD32rr,     X86::ADD32mr,    0 },
 127     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 128     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 129     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 130     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 131     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 132     { X86::ADD64rr,     X86::ADD64mr,    0 },
 133     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 134     { X86::ADD8ri,      X86::ADD8mi,     0 },
 135     { X86::ADD8rr,      X86::ADD8mr,     0 },
 136     { X86::AND16ri,     X86::AND16mi,    0 },
 137     { X86::AND16ri8,    X86::AND16mi8,   0 },
 138     { X86::AND16rr,     X86::AND16mr,    0 },
 139     { X86::AND32ri,     X86::AND32mi,    0 },
 140     { X86::AND32ri8,    X86::AND32mi8,   0 },
 141     { X86::AND32rr,     X86::AND32mr,    0 },
 142     { X86::AND64ri32,   X86::AND64mi32,  0 },
 143     { X86::AND64ri8,    X86::AND64mi8,   0 },
 144     { X86::AND64rr,     X86::AND64mr,    0 },
 145     { X86::AND8ri,      X86::AND8mi,     0 },
 146     { X86::AND8rr,      X86::AND8mr,     0 },
 147     { X86::DEC16r,      X86::DEC16m,     0 },
 148     { X86::DEC32r,      X86::DEC32m,     0 },
 149     { X86::DEC64r,      X86::DEC64m,     0 },
 150     { X86::DEC8r,       X86::DEC8m,      0 },
 151     { X86::INC16r,      X86::INC16m,     0 },
 152     { X86::INC32r,      X86::INC32m,     0 },
 153     { X86::INC64r,      X86::INC64m,     0 },
 154     { X86::INC8r,       X86::INC8m,      0 },
 155     { X86::NEG16r,      X86::NEG16m,     0 },
 156     { X86::NEG32r,      X86::NEG32m,     0 },
 157     { X86::NEG64r,      X86::NEG64m,     0 },
 158     { X86::NEG8r,       X86::NEG8m,      0 },
 159     { X86::NOT16r,      X86::NOT16m,     0 },
 160     { X86::NOT32r,      X86::NOT32m,     0 },
 161     { X86::NOT64r,      X86::NOT64m,     0 },
 162     { X86::NOT8r,       X86::NOT8m,      0 },
 163     { X86::OR16ri,      X86::OR16mi,     0 },
 164     { X86::OR16ri8,     X86::OR16mi8,    0 },
 165     { X86::OR16rr,      X86::OR16mr,     0 },
 166     { X86::OR32ri,      X86::OR32mi,     0 },
 167     { X86::OR32ri8,     X86::OR32mi8,    0 },
 168     { X86::OR32rr,      X86::OR32mr,     0 },
 169     { X86::OR64ri32,    X86::OR64mi32,   0 },
 170     { X86::OR64ri8,     X86::OR64mi8,    0 },
 171     { X86::OR64rr,      X86::OR64mr,     0 },
 172     { X86::OR8ri,       X86::OR8mi,      0 },
 173     { X86::OR8rr,       X86::OR8mr,      0 },
 174     { X86::ROL16r1,     X86::ROL16m1,    0 },
 175     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 176     { X86::ROL16ri,     X86::ROL16mi,    0 },
 177     { X86::ROL32r1,     X86::ROL32m1,    0 },
 178     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 179     { X86::ROL32ri,     X86::ROL32mi,    0 },
 180     { X86::ROL64r1,     X86::ROL64m1,    0 },
 181     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 182     { X86::ROL64ri,     X86::ROL64mi,    0 },
 183     { X86::ROL8r1,      X86::ROL8m1,     0 },
 184     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 185     { X86::ROL8ri,      X86::ROL8mi,     0 },
 186     { X86::ROR16r1,     X86::ROR16m1,    0 },
 187     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 188     { X86::ROR16ri,     X86::ROR16mi,    0 },
 189     { X86::ROR32r1,     X86::ROR32m1,    0 },
 190     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 191     { X86::ROR32ri,     X86::ROR32mi,    0 },
 192     { X86::ROR64r1,     X86::ROR64m1,    0 },
 193     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 194     { X86::ROR64ri,     X86::ROR64mi,    0 },
 195     { X86::ROR8r1,      X86::ROR8m1,     0 },
 196     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 197     { X86::ROR8ri,      X86::ROR8mi,     0 },
 198     { X86::SAR16r1,     X86::SAR16m1,    0 },
 199     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 200     { X86::SAR16ri,     X86::SAR16mi,    0 },
 201     { X86::SAR32r1,     X86::SAR32m1,    0 },
 202     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 203     { X86::SAR32ri,     X86::SAR32mi,    0 },
 204     { X86::SAR64r1,     X86::SAR64m1,    0 },
 205     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 206     { X86::SAR64ri,     X86::SAR64mi,    0 },
 207     { X86::SAR8r1,      X86::SAR8m1,     0 },
 208     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 209     { X86::SAR8ri,      X86::SAR8mi,     0 },
 210     { X86::SBB32ri,     X86::SBB32mi,    0 },
 211     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 212     { X86::SBB32rr,     X86::SBB32mr,    0 },
 213     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 214     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 215     { X86::SBB64rr,     X86::SBB64mr,    0 },
 216     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 217     { X86::SHL16ri,     X86::SHL16mi,    0 },
 218     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 219     { X86::SHL32ri,     X86::SHL32mi,    0 },
 220     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 221     { X86::SHL64ri,     X86::SHL64mi,    0 },
 222     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 223     { X86::SHL8ri,      X86::SHL8mi,     0 },
 224     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 225     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 226     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 227     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 228     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 229     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 230     { X86::SHR16r1,     X86::SHR16m1,    0 },
 231     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 232     { X86::SHR16ri,     X86::SHR16mi,    0 },
 233     { X86::SHR32r1,     X86::SHR32m1,    0 },
 234     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 235     { X86::SHR32ri,     X86::SHR32mi,    0 },
 236     { X86::SHR64r1,     X86::SHR64m1,    0 },
 237     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 238     { X86::SHR64ri,     X86::SHR64mi,    0 },
 239     { X86::SHR8r1,      X86::SHR8m1,     0 },
 240     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 241     { X86::SHR8ri,      X86::SHR8mi,     0 },
 242     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 243     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 244     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 245     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 246     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 247     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 248     { X86::SUB16ri,     X86::SUB16mi,    0 },
 249     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 250     { X86::SUB16rr,     X86::SUB16mr,    0 },
 251     { X86::SUB32ri,     X86::SUB32mi,    0 },
 252     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 253     { X86::SUB32rr,     X86::SUB32mr,    0 },
 254     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 255     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 256     { X86::SUB64rr,     X86::SUB64mr,    0 },
 257     { X86::SUB8ri,      X86::SUB8mi,     0 },
 258     { X86::SUB8rr,      X86::SUB8mr,     0 },
 259     { X86::XOR16ri,     X86::XOR16mi,    0 },
 260     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 261     { X86::XOR16rr,     X86::XOR16mr,    0 },
 262     { X86::XOR32ri,     X86::XOR32mi,    0 },
 263     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 264     { X86::XOR32rr,     X86::XOR32mr,    0 },
 265     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 266     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 267     { X86::XOR64rr,     X86::XOR64mr,    0 },
 268     { X86::XOR8ri,      X86::XOR8mi,     0 },
 269     { X86::XOR8rr,      X86::XOR8mr,     0 }
 270   };
 271
 272   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable2Addr) {
 273     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 274                   Entry.RegOp, Entry.MemOp,
 275                   // Index 0, folded load and store, no alignment requirement.
 276                   Entry.Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 277   }
 278
 279   static const X86MemoryFoldTableEntry MemoryFoldTable0[] = {
 280     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 281     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 282     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 283     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 284     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 285     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 286     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 287     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 288     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 289     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 290     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 291     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 292     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 294     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 295     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 296     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 297     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 298     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 299     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 300     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 301     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 302     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 303     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 304     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 305     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 306     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 307     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 308     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 309     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 310     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 311     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 312     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 313     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 314     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 315     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 316     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 317     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 318     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 319     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 320     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 321     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 322     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 323     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 324     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 325     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 326     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 327     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 328     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 329     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 330     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 331     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 332     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 333     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 334     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 335     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 336     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 337     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 338     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 339     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 340     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 341     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 342     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 343     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 344     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 345     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 346     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 347     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 348     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 349     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 350     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 351     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 352     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 353     { X86::TAILJMPr64_REX, X86::TAILJMPm64_REX, TB_FOLDED_LOAD },
 354     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 355     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 356     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 357     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 358
 359     // AVX 128-bit versions of foldable instructions
 360     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 361     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 362     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 363     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 364     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 366     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 367     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 368     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 369     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 370     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 371     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 372     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 373
 374     // AVX 256-bit foldable instructions
 375     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 376     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 377     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 378     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 379     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 380     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 381
 382     // AVX-512 foldable instructions
 383     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 384     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 385     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 386     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 387     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 388     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 389     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 390     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 391     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 392     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 393     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 394
 395     // AVX-512 foldable instructions (256-bit versions)
 396     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 397     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 398     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 399     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 400     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 401     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 402     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 403     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 404     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 405     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 406
 407     // AVX-512 foldable instructions (128-bit versions)
 408     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 409     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 410     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 411     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 412     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 413     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 414     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 415     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 416     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 417     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 418
 419     // F16C foldable instructions
 420     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 421     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 422   };
 423
 424   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable0) {
 425     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 426                   Entry.RegOp, Entry.MemOp, TB_INDEX_0 | Entry.Flags);
 427   }
 428
 429   static const X86MemoryFoldTableEntry MemoryFoldTable1[] = {
 430     { X86::BSF16rr,         X86::BSF16rm,             0 },
 431     { X86::BSF32rr,         X86::BSF32rm,             0 },
 432     { X86::BSF64rr,         X86::BSF64rm,             0 },
 433     { X86::BSR16rr,         X86::BSR16rm,             0 },
 434     { X86::BSR32rr,         X86::BSR32rm,             0 },
 435     { X86::BSR64rr,         X86::BSR64rm,             0 },
 436     { X86::CMP16rr,         X86::CMP16rm,             0 },
 437     { X86::CMP32rr,         X86::CMP32rm,             0 },
 438     { X86::CMP64rr,         X86::CMP64rm,             0 },
 439     { X86::CMP8rr,          X86::CMP8rm,              0 },
 440     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 441     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 442     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 443     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 444     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 445     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 446     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 447     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 448     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 449     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 450     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 451     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 452     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 453     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 454     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 455     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 456     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 457     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 458     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 459     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 460     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 461     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 462     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 463     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 464     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 465     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 466     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 467     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 468     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 469     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 470     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 471     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 472     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 473     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 474     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 475     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 476     { X86::MOV16rr,         X86::MOV16rm,             0 },
 477     { X86::MOV32rr,         X86::MOV32rm,             0 },
 478     { X86::MOV64rr,         X86::MOV64rm,             0 },
 479     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 480     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 481     { X86::MOV8rr,          X86::MOV8rm,              0 },
 482     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 483     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 484     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 485     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 486     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 487     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 488     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 489     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 490     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 491     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 492     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 493     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 494     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 495     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 496     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 497     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 498     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 499     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 500     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 501     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 502     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 503     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 504     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 505     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 506     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 507     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 508     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 509     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 510     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 511     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 512     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 513     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 514     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 515     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 516     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 517     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 518     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 519     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 520     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 521     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 522     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 523     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 524     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 525     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 526     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 527     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 528     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 529     { X86::RCPSSr,          X86::RCPSSm,              0 },
 530     { X86::RCPSSr_Int,      X86::RCPSSm_Int,          0 },
 531     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 532     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 533     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 534     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 535     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 536     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 537     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 538     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 539     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 540     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 541     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 542     { X86::TEST16rr,        X86::TEST16rm,            0 },
 543     { X86::TEST32rr,        X86::TEST32rm,            0 },
 544     { X86::TEST64rr,        X86::TEST64rm,            0 },
 545     { X86::TEST8rr,         X86::TEST8rm,             0 },
 546     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 547     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 548     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 549
 550     // MMX version of foldable instructions
 551     { X86::MMX_CVTPD2PIirr,   X86::MMX_CVTPD2PIirm,   0 },
 552     { X86::MMX_CVTPI2PDirr,   X86::MMX_CVTPI2PDirm,   0 },
 553     { X86::MMX_CVTPS2PIirr,   X86::MMX_CVTPS2PIirm,   0 },
 554     { X86::MMX_CVTTPD2PIirr,  X86::MMX_CVTTPD2PIirm,  0 },
 555     { X86::MMX_CVTTPS2PIirr,  X86::MMX_CVTTPS2PIirm,  0 },
 556     { X86::MMX_MOVD64to64rr,  X86::MMX_MOVQ64rm,      0 },
 557     { X86::MMX_PABSBrr64,     X86::MMX_PABSBrm64,     0 },
 558     { X86::MMX_PABSDrr64,     X86::MMX_PABSDrm64,     0 },
 559     { X86::MMX_PABSWrr64,     X86::MMX_PABSWrm64,     0 },
 560     { X86::MMX_PSHUFWri,      X86::MMX_PSHUFWmi,      0 },
 561
 562     // 3DNow! version of foldable instructions
 563     { X86::PF2IDrr,         X86::PF2IDrm,             0 },
 564     { X86::PF2IWrr,         X86::PF2IWrm,             0 },
 565     { X86::PFRCPrr,         X86::PFRCPrm,             0 },
 566     { X86::PFRSQRTrr,       X86::PFRSQRTrm,           0 },
 567     { X86::PI2FDrr,         X86::PI2FDrm,             0 },
 568     { X86::PI2FWrr,         X86::PI2FWrm,             0 },
 569     { X86::PSWAPDrr,        X86::PSWAPDrm,            0 },
 570
 571     // AVX 128-bit versions of foldable instructions
 572     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 573     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 574     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 575     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 576     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 577     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 578     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 579     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 580     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 581     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 582     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 583     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 584     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 585     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 586     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 587     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 588     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 589     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 590     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 591     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 592     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 593     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 594     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 595     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 596     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 597     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 598     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 599     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 600     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 601     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 602     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 603     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 604     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 605     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 606     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 607     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 608     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 609     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 610     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 611     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 612     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 613     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 614     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 615     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 616     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 617     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 618     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 619     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 620     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 621     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 622     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 623     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 624     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 625     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 626     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 627     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 628     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 629     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 630     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 631     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 632     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 633     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 634     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 635     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 636     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 637     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 638     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 639     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 640     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 641     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 642     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 643     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 644     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 645     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 646
 647     // AVX 256-bit foldable instructions
 648     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 649     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 650     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 651     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 652     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 653     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 654     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 655     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 656     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 657     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 658     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 659     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 660     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 661     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 662     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 663     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 664     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 665     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 666     { X86::VPTESTYrr,       X86::VPTESTYrm,           0 },
 667     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 668     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 669     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 670     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 671     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 672     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 673     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 674     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 675
 676     // AVX2 foldable instructions
 677
 678     // VBROADCASTS{SD}rr register instructions were an AVX2 addition while the
 679     // VBROADCASTS{SD}rm memory instructions were available from AVX1.
 680     // TB_NO_REVERSE prevents unfolding from introducing an illegal instruction
 681     // on AVX1 targets. The VPBROADCAST instructions are all AVX2 instructions
 682     // so they don't need an equivalent limitation.
 683     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 684     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 685     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 686     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 687     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 688     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 689     { X86::VPBROADCASTBrr,  X86::VPBROADCASTBrm,      0 },
 690     { X86::VPBROADCASTBYrr, X86::VPBROADCASTBYrm,     0 },
 691     { X86::VPBROADCASTDrr,  X86::VPBROADCASTDrm,      0 },
 692     { X86::VPBROADCASTDYrr, X86::VPBROADCASTDYrm,     0 },
 693     { X86::VPBROADCASTQrr,  X86::VPBROADCASTQrm,      0 },
 694     { X86::VPBROADCASTQYrr, X86::VPBROADCASTQYrm,     0 },
 695     { X86::VPBROADCASTWrr,  X86::VPBROADCASTWrm,      0 },
 696     { X86::VPBROADCASTWYrr, X86::VPBROADCASTWYrm,     0 },
 697     { X86::VPERMPDYri,      X86::VPERMPDYmi,          0 },
 698     { X86::VPERMQYri,       X86::VPERMQYmi,           0 },
 699     { X86::VPMOVSXBDYrr,    X86::VPMOVSXBDYrm,        0 },
 700     { X86::VPMOVSXBQYrr,    X86::VPMOVSXBQYrm,        0 },
 701     { X86::VPMOVSXBWYrr,    X86::VPMOVSXBWYrm,        0 },
 702     { X86::VPMOVSXDQYrr,    X86::VPMOVSXDQYrm,        0 },
 703     { X86::VPMOVSXWDYrr,    X86::VPMOVSXWDYrm,        0 },
 704     { X86::VPMOVSXWQYrr,    X86::VPMOVSXWQYrm,        0 },
 705     { X86::VPMOVZXBDYrr,    X86::VPMOVZXBDYrm,        0 },
 706     { X86::VPMOVZXBQYrr,    X86::VPMOVZXBQYrm,        0 },
 707     { X86::VPMOVZXBWYrr,    X86::VPMOVZXBWYrm,        0 },
 708     { X86::VPMOVZXDQYrr,    X86::VPMOVZXDQYrm,        0 },
 709     { X86::VPMOVZXWDYrr,    X86::VPMOVZXWDYrm,        0 },
 710     { X86::VPMOVZXWQYrr,    X86::VPMOVZXWQYrm,        0 },
 711     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 712     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 713     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 714
 715     // XOP foldable instructions
 716     { X86::VFRCZPDrr,          X86::VFRCZPDrm,        0 },
 717     { X86::VFRCZPDrrY,         X86::VFRCZPDrmY,       0 },
 718     { X86::VFRCZPSrr,          X86::VFRCZPSrm,        0 },
 719     { X86::VFRCZPSrrY,         X86::VFRCZPSrmY,       0 },
 720     { X86::VFRCZSDrr,          X86::VFRCZSDrm,        0 },
 721     { X86::VFRCZSSrr,          X86::VFRCZSSrm,        0 },
 722     { X86::VPHADDBDrr,         X86::VPHADDBDrm,       0 },
 723     { X86::VPHADDBQrr,         X86::VPHADDBQrm,       0 },
 724     { X86::VPHADDBWrr,         X86::VPHADDBWrm,       0 },
 725     { X86::VPHADDDQrr,         X86::VPHADDDQrm,       0 },
 726     { X86::VPHADDWDrr,         X86::VPHADDWDrm,       0 },
 727     { X86::VPHADDWQrr,         X86::VPHADDWQrm,       0 },
 728     { X86::VPHADDUBDrr,        X86::VPHADDUBDrm,      0 },
 729     { X86::VPHADDUBQrr,        X86::VPHADDUBQrm,      0 },
 730     { X86::VPHADDUBWrr,        X86::VPHADDUBWrm,      0 },
 731     { X86::VPHADDUDQrr,        X86::VPHADDUDQrm,      0 },
 732     { X86::VPHADDUWDrr,        X86::VPHADDUWDrm,      0 },
 733     { X86::VPHADDUWQrr,        X86::VPHADDUWQrm,      0 },
 734     { X86::VPHSUBBWrr,         X86::VPHSUBBWrm,       0 },
 735     { X86::VPHSUBDQrr,         X86::VPHSUBDQrm,       0 },
 736     { X86::VPHSUBWDrr,         X86::VPHSUBWDrm,       0 },
 737     { X86::VPROTBri,           X86::VPROTBmi,         0 },
 738     { X86::VPROTBrr,           X86::VPROTBmr,         0 },
 739     { X86::VPROTDri,           X86::VPROTDmi,         0 },
 740     { X86::VPROTDrr,           X86::VPROTDmr,         0 },
 741     { X86::VPROTQri,           X86::VPROTQmi,         0 },
 742     { X86::VPROTQrr,           X86::VPROTQmr,         0 },
 743     { X86::VPROTWri,           X86::VPROTWmi,         0 },
 744     { X86::VPROTWrr,           X86::VPROTWmr,         0 },
 745     { X86::VPSHABrr,           X86::VPSHABmr,         0 },
 746     { X86::VPSHADrr,           X86::VPSHADmr,         0 },
 747     { X86::VPSHAQrr,           X86::VPSHAQmr,         0 },
 748     { X86::VPSHAWrr,           X86::VPSHAWmr,         0 },
 749     { X86::VPSHLBrr,           X86::VPSHLBmr,         0 },
 750     { X86::VPSHLDrr,           X86::VPSHLDmr,         0 },
 751     { X86::VPSHLQrr,           X86::VPSHLQmr,         0 },
 752     { X86::VPSHLWrr,           X86::VPSHLWmr,         0 },
 753
 754     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 755     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 756     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 757     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 758     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 759     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 760     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 761     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 762     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 763     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 764     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 765     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 766     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 767     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 768     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 769     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 770     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 771     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 772     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 773     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 774     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 775     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 776     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 777     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 778     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 779     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 780     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 781     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 782     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 783     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 784     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 785     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 786     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 787     { X86::RORX32ri,        X86::RORX32mi,            0 },
 788     { X86::RORX64ri,        X86::RORX64mi,            0 },
 789     { X86::SARX32rr,        X86::SARX32rm,            0 },
 790     { X86::SARX64rr,        X86::SARX64rm,            0 },
 791     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 792     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 793     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 794     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 795     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 796     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 797     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 798     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 799     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 800     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 801     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 802
 803     // AVX-512 foldable instructions
 804     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 805     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 806     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 807     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 808     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 809     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 810     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 811     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 812     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 813     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 814     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 815     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 816     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 817     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 818     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 819     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 820
 821     // AVX-512 foldable instructions (256-bit versions)
 822     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 823     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 824     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 825     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 826     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 827     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 828     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 829     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 830     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 831     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 832     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 833     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 834
 835     // AVX-512 foldable instructions (256-bit versions)
 836     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 837     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 838     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 839     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 840     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 841     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 842     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 843     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 844     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 845     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 846     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 847
 848     // F16C foldable instructions
 849     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 850     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 851
 852     // AES foldable instructions
 853     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 854     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 855     { X86::VAESIMCrr,             X86::VAESIMCrm,             0 },
 856     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, 0 }
 857   };
 858
 859   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable1) {
 860     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 861                   Entry.RegOp, Entry.MemOp,
 862                   // Index 1, folded load
 863                   Entry.Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 864   }
 865
 866   static const X86MemoryFoldTableEntry MemoryFoldTable2[] = {
 867     { X86::ADC32rr,         X86::ADC32rm,       0 },
 868     { X86::ADC64rr,         X86::ADC64rm,       0 },
 869     { X86::ADD16rr,         X86::ADD16rm,       0 },
 870     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 871     { X86::ADD32rr,         X86::ADD32rm,       0 },
 872     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 873     { X86::ADD64rr,         X86::ADD64rm,       0 },
 874     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 875     { X86::ADD8rr,          X86::ADD8rm,        0 },
 876     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 877     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 878     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 879     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 880     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 881     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 882     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 883     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 884     { X86::AND16rr,         X86::AND16rm,       0 },
 885     { X86::AND32rr,         X86::AND32rm,       0 },
 886     { X86::AND64rr,         X86::AND64rm,       0 },
 887     { X86::AND8rr,          X86::AND8rm,        0 },
 888     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 889     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 890     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 891     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 892     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 893     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 894     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 895     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 896     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 897     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 898     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 899     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 900     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 901     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 902     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 903     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 904     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 905     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 906     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 907     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 908     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 909     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 910     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 911     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 912     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 913     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 914     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 915     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 916     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 917     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 918     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 919     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 920     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 921     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 922     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 923     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 924     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 925     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 926     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 927     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 928     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 929     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 930     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 931     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 932     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 933     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 934     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 935     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 936     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 937     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 938     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 939     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 940     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 941     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 942     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 943     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 944     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 945     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 946     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 947     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 948     { X86::CRC32r32r32,     X86::CRC32r32m32,   0 },
 949     { X86::CRC32r64r64,     X86::CRC32r64m64,   0 },
 950     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 951     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 952     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 953     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
 954     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 955     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
 956     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
 957     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
 958
 959     // FIXME: We should not be folding Fs* scalar loads into vector
 960     // instructions because the vector instructions require vector-sized
 961     // loads. Lowering should create vector-sized instructions (the Fv*
 962     // variants below) to allow load folding.
 963     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
 964     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
 965     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
 966     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
 967     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
 968     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
 969     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
 970     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
 971
 972     { X86::FvANDNPDrr,      X86::FvANDNPDrm,    TB_ALIGN_16 },
 973     { X86::FvANDNPSrr,      X86::FvANDNPSrm,    TB_ALIGN_16 },
 974     { X86::FvANDPDrr,       X86::FvANDPDrm,     TB_ALIGN_16 },
 975     { X86::FvANDPSrr,       X86::FvANDPSrm,     TB_ALIGN_16 },
 976     { X86::FvORPDrr,        X86::FvORPDrm,      TB_ALIGN_16 },
 977     { X86::FvORPSrr,        X86::FvORPSrm,      TB_ALIGN_16 },
 978     { X86::FvXORPDrr,       X86::FvXORPDrm,     TB_ALIGN_16 },
 979     { X86::FvXORPSrr,       X86::FvXORPSrm,     TB_ALIGN_16 },
 980     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 981     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 982     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 983     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 984     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 985     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 986     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 987     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 988     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 989     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 990     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 991     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 992     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 993     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 994     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 995     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 996     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 997     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 998     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
 999     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
1000     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
1001     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
1002     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
1003     { X86::MINSDrr,         X86::MINSDrm,       0 },
1004     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
1005     { X86::MINSSrr,         X86::MINSSrm,       0 },
1006     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
1007     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
1008     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
1009     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
1010     { X86::MULSDrr,         X86::MULSDrm,       0 },
1011     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
1012     { X86::MULSSrr,         X86::MULSSrm,       0 },
1013     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
1014     { X86::OR16rr,          X86::OR16rm,        0 },
1015     { X86::OR32rr,          X86::OR32rm,        0 },
1016     { X86::OR64rr,          X86::OR64rm,        0 },
1017     { X86::OR8rr,           X86::OR8rm,         0 },
1018     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
1019     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
1020     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
1021     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
1022     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
1023     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
1024     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
1025     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
1026     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
1027     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
1028     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
1029     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
1030     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
1031     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
1032     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
1033     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
1034     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
1035     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
1036     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
1037     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
1038     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
1039     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
1040     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
1041     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
1042     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
1043     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
1044     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
1045     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
1046     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
1047     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
1048     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
1049     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
1050     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
1051     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
1052     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
1053     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
1054     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
1055     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
1056     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
1057     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
1058     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
1059     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
1060     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
1061     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
1062     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
1063     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
1064     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
1065     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
1066     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
1067     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
1068     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
1069     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
1070     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
1071     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
1072     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
1073     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
1074     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
1075     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
1076     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
1077     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
1078     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
1079     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
1080     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
1081     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
1082     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
1083     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
1084     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
1085     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
1086     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
1087     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
1088     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
1089     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
1090     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
1091     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
1092     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
1093     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
1094     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
1095     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
1096     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
1097     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
1098     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
1099     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
1100     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
1101     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
1102     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
1103     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
1104     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
1105     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
1106     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
1107     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
1108     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
1109     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1110     { X86::SBB32rr,         X86::SBB32rm,       0 },
1111     { X86::SBB64rr,         X86::SBB64rm,       0 },
1112     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1113     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1114     { X86::SUB16rr,         X86::SUB16rm,       0 },
1115     { X86::SUB32rr,         X86::SUB32rm,       0 },
1116     { X86::SUB64rr,         X86::SUB64rm,       0 },
1117     { X86::SUB8rr,          X86::SUB8rm,        0 },
1118     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1119     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1120     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1121     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1122     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1123     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1124     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1125     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1126     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1127     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1128     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1129     { X86::XOR16rr,         X86::XOR16rm,       0 },
1130     { X86::XOR32rr,         X86::XOR32rm,       0 },
1131     { X86::XOR64rr,         X86::XOR64rm,       0 },
1132     { X86::XOR8rr,          X86::XOR8rm,        0 },
1133     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1134     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1135
1136     // MMX version of foldable instructions
1137     { X86::MMX_CVTPI2PSirr,   X86::MMX_CVTPI2PSirm,   0 },
1138     { X86::MMX_PACKSSDWirr,   X86::MMX_PACKSSDWirm,   0 },
1139     { X86::MMX_PACKSSWBirr,   X86::MMX_PACKSSWBirm,   0 },
1140     { X86::MMX_PACKUSWBirr,   X86::MMX_PACKUSWBirm,   0 },
1141     { X86::MMX_PADDBirr,      X86::MMX_PADDBirm,      0 },
1142     { X86::MMX_PADDDirr,      X86::MMX_PADDDirm,      0 },
1143     { X86::MMX_PADDQirr,      X86::MMX_PADDQirm,      0 },
1144     { X86::MMX_PADDSBirr,     X86::MMX_PADDSBirm,     0 },
1145     { X86::MMX_PADDSWirr,     X86::MMX_PADDSWirm,     0 },
1146     { X86::MMX_PADDUSBirr,    X86::MMX_PADDUSBirm,    0 },
1147     { X86::MMX_PADDUSWirr,    X86::MMX_PADDUSWirm,    0 },
1148     { X86::MMX_PADDWirr,      X86::MMX_PADDWirm,      0 },
1149     { X86::MMX_PALIGNR64irr,  X86::MMX_PALIGNR64irm,  0 },
1150     { X86::MMX_PANDNirr,      X86::MMX_PANDNirm,      0 },
1151     { X86::MMX_PANDirr,       X86::MMX_PANDirm,       0 },
1152     { X86::MMX_PAVGBirr,      X86::MMX_PAVGBirm,      0 },
1153     { X86::MMX_PAVGWirr,      X86::MMX_PAVGWirm,      0 },
1154     { X86::MMX_PCMPEQBirr,    X86::MMX_PCMPEQBirm,    0 },
1155     { X86::MMX_PCMPEQDirr,    X86::MMX_PCMPEQDirm,    0 },
1156     { X86::MMX_PCMPEQWirr,    X86::MMX_PCMPEQWirm,    0 },
1157     { X86::MMX_PCMPGTBirr,    X86::MMX_PCMPGTBirm,    0 },
1158     { X86::MMX_PCMPGTDirr,    X86::MMX_PCMPGTDirm,    0 },
1159     { X86::MMX_PCMPGTWirr,    X86::MMX_PCMPGTWirm,    0 },
1160     { X86::MMX_PHADDSWrr64,   X86::MMX_PHADDSWrm64,   0 },
1161     { X86::MMX_PHADDWrr64,    X86::MMX_PHADDWrm64,    0 },
1162     { X86::MMX_PHADDrr64,     X86::MMX_PHADDrm64,     0 },
1163     { X86::MMX_PHSUBDrr64,    X86::MMX_PHSUBDrm64,    0 },
1164     { X86::MMX_PHSUBSWrr64,   X86::MMX_PHSUBSWrm64,   0 },
1165     { X86::MMX_PHSUBWrr64,    X86::MMX_PHSUBWrm64,    0 },
1166     { X86::MMX_PINSRWirri,    X86::MMX_PINSRWirmi,    0 },
1167     { X86::MMX_PMADDUBSWrr64, X86::MMX_PMADDUBSWrm64, 0 },
1168     { X86::MMX_PMADDWDirr,    X86::MMX_PMADDWDirm,    0 },
1169     { X86::MMX_PMAXSWirr,     X86::MMX_PMAXSWirm,     0 },
1170     { X86::MMX_PMAXUBirr,     X86::MMX_PMAXUBirm,     0 },
1171     { X86::MMX_PMINSWirr,     X86::MMX_PMINSWirm,     0 },
1172     { X86::MMX_PMINUBirr,     X86::MMX_PMINUBirm,     0 },
1173     { X86::MMX_PMULHRSWrr64,  X86::MMX_PMULHRSWrm64,  0 },
1174     { X86::MMX_PMULHUWirr,    X86::MMX_PMULHUWirm,    0 },
1175     { X86::MMX_PMULHWirr,     X86::MMX_PMULHWirm,     0 },
1176     { X86::MMX_PMULLWirr,     X86::MMX_PMULLWirm,     0 },
1177     { X86::MMX_PMULUDQirr,    X86::MMX_PMULUDQirm,    0 },
1178     { X86::MMX_PORirr,        X86::MMX_PORirm,        0 },
1179     { X86::MMX_PSADBWirr,     X86::MMX_PSADBWirm,     0 },
1180     { X86::MMX_PSHUFBrr64,    X86::MMX_PSHUFBrm64,    0 },
1181     { X86::MMX_PSIGNBrr64,    X86::MMX_PSIGNBrm64,    0 },
1182     { X86::MMX_PSIGNDrr64,    X86::MMX_PSIGNDrm64,    0 },
1183     { X86::MMX_PSIGNWrr64,    X86::MMX_PSIGNWrm64,    0 },
1184     { X86::MMX_PSLLDrr,       X86::MMX_PSLLDrm,       0 },
1185     { X86::MMX_PSLLQrr,       X86::MMX_PSLLQrm,       0 },
1186     { X86::MMX_PSLLWrr,       X86::MMX_PSLLWrm,       0 },
1187     { X86::MMX_PSRADrr,       X86::MMX_PSRADrm,       0 },
1188     { X86::MMX_PSRAWrr,       X86::MMX_PSRAWrm,       0 },
1189     { X86::MMX_PSRLDrr,       X86::MMX_PSRLDrm,       0 },
1190     { X86::MMX_PSRLQrr,       X86::MMX_PSRLQrm,       0 },
1191     { X86::MMX_PSRLWrr,       X86::MMX_PSRLWrm,       0 },
1192     { X86::MMX_PSUBBirr,      X86::MMX_PSUBBirm,      0 },
1193     { X86::MMX_PSUBDirr,      X86::MMX_PSUBDirm,      0 },
1194     { X86::MMX_PSUBQirr,      X86::MMX_PSUBQirm,      0 },
1195     { X86::MMX_PSUBSBirr,     X86::MMX_PSUBSBirm,     0 },
1196     { X86::MMX_PSUBSWirr,     X86::MMX_PSUBSWirm,     0 },
1197     { X86::MMX_PSUBUSBirr,    X86::MMX_PSUBUSBirm,    0 },
1198     { X86::MMX_PSUBUSWirr,    X86::MMX_PSUBUSWirm,    0 },
1199     { X86::MMX_PSUBWirr,      X86::MMX_PSUBWirm,      0 },
1200     { X86::MMX_PUNPCKHBWirr,  X86::MMX_PUNPCKHBWirm,  0 },
1201     { X86::MMX_PUNPCKHDQirr,  X86::MMX_PUNPCKHDQirm,  0 },
1202     { X86::MMX_PUNPCKHWDirr,  X86::MMX_PUNPCKHWDirm,  0 },
1203     { X86::MMX_PUNPCKLBWirr,  X86::MMX_PUNPCKLBWirm,  0 },
1204     { X86::MMX_PUNPCKLDQirr,  X86::MMX_PUNPCKLDQirm,  0 },
1205     { X86::MMX_PUNPCKLWDirr,  X86::MMX_PUNPCKLWDirm,  0 },
1206     { X86::MMX_PXORirr,       X86::MMX_PXORirm,       0 },
1207
1208     // 3DNow! version of foldable instructions
1209     { X86::PAVGUSBrr,         X86::PAVGUSBrm,         0 },
1210     { X86::PFACCrr,           X86::PFACCrm,           0 },
1211     { X86::PFADDrr,           X86::PFADDrm,           0 },
1212     { X86::PFCMPEQrr,         X86::PFCMPEQrm,         0 },
1213     { X86::PFCMPGErr,         X86::PFCMPGErm,         0 },
1214     { X86::PFCMPGTrr,         X86::PFCMPGTrm,         0 },
1215     { X86::PFMAXrr,           X86::PFMAXrm,           0 },
1216     { X86::PFMINrr,           X86::PFMINrm,           0 },
1217     { X86::PFMULrr,           X86::PFMULrm,           0 },
1218     { X86::PFNACCrr,          X86::PFNACCrm,          0 },
1219     { X86::PFPNACCrr,         X86::PFPNACCrm,         0 },
1220     { X86::PFRCPIT1rr,        X86::PFRCPIT1rm,        0 },
1221     { X86::PFRCPIT2rr,        X86::PFRCPIT2rm,        0 },
1222     { X86::PFRSQIT1rr,        X86::PFRSQIT1rm,        0 },
1223     { X86::PFSUBrr,           X86::PFSUBrm,           0 },
1224     { X86::PFSUBRrr,          X86::PFSUBRrm,          0 },
1225     { X86::PMULHRWrr,         X86::PMULHRWrm,         0 },
1226
1227     // AVX 128-bit versions of foldable instructions
1228     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1229     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1230     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1231     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1232     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1233     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1234     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1235     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1236     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1237     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1238     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1239     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1240     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1241     { X86::VRCPSSr_Int,       X86::VRCPSSm_Int,        0 },
1242     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1243     { X86::VRSQRTSSr_Int,     X86::VRSQRTSSm_Int,      0 },
1244     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1245     { X86::VSQRTSDr_Int,      X86::VSQRTSDm_Int,       0 },
1246     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1247     { X86::VSQRTSSr_Int,      X86::VSQRTSSm_Int,       0 },
1248     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1249     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1250     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1251     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1252     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1253     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1254     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1255     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1256     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1257     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1258     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1259     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1260     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1261     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1262     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1263     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1264     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1265     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1266     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1267     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1268     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1269     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1270     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1271     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1272     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1273     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1274     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1275     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1276     // Do not fold VFs* loads because there are no scalar load variants for
1277     // these instructions. When folded, the load is required to be 128-bits, so
1278     // the load size would not match.
1279     { X86::VFvANDNPDrr,       X86::VFvANDNPDrm,        0 },
1280     { X86::VFvANDNPSrr,       X86::VFvANDNPSrm,        0 },
1281     { X86::VFvANDPDrr,        X86::VFvANDPDrm,         0 },
1282     { X86::VFvANDPSrr,        X86::VFvANDPSrm,         0 },
1283     { X86::VFvORPDrr,         X86::VFvORPDrm,          0 },
1284     { X86::VFvORPSrr,         X86::VFvORPSrm,          0 },
1285     { X86::VFvXORPDrr,        X86::VFvXORPDrm,         0 },
1286     { X86::VFvXORPSrr,        X86::VFvXORPSrm,         0 },
1287     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1288     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1289     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1290     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1291     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1292     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1293     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1294     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1295     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1296     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1297     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1298     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1299     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1300     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1301     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1302     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1303     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1304     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1305     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1306     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1307     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1308     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1309     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1310     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1311     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1312     { X86::VORPDrr,           X86::VORPDrm,            0 },
1313     { X86::VORPSrr,           X86::VORPSrm,            0 },
1314     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1315     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1316     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1317     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1318     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1319     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1320     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1321     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1322     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1323     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1324     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1325     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1326     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1327     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1328     { X86::VPANDrr,           X86::VPANDrm,            0 },
1329     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1330     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1331     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1332     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1333     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1334     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1335     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1336     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1337     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1338     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1339     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1340     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1341     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1342     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1343     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1344     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1345     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1346     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1347     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1348     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1349     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1350     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1351     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1352     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1353     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1354     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1355     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1356     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1357     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1358     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1359     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1360     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1361     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1362     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1363     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1364     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1365     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1366     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1367     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1368     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1369     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1370     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1371     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1372     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1373     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1374     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1375     { X86::VPORrr,            X86::VPORrm,             0 },
1376     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1377     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1378     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1379     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1380     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1381     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1382     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1383     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1384     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1385     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1386     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1387     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1388     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1389     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1390     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1391     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1392     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1393     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1394     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1395     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1396     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1397     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1398     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1399     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1400     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1401     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1402     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1403     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1404     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1405     { X86::VPXORrr,           X86::VPXORrm,            0 },
1406     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1407     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1408     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1409     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1410     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1411     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1412     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1413     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1414     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1415     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1416     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1417     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1418     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1419     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1420
1421     // AVX 256-bit foldable instructions
1422     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1423     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1424     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1425     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1426     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1427     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1428     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1429     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1430     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1431     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1432     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1433     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1434     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1435     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1436     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1437     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1438     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1439     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1440     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1441     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1442     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1443     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1444     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1445     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1446     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1447     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1448     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1449     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1450     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1451     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1452     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1453     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1454     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1455     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1456     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1457     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1458     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1459     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1460     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1461     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1462     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1463     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1464     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1465
1466     // AVX2 foldable instructions
1467     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1468     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1469     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1470     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1471     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1472     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1473     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1474     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1475     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1476     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1477     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1478     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1479     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1480     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1481     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1482     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1483     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1484     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1485     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1486     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1487     { X86::VPBLENDVBYrr,      X86::VPBLENDVBYrm,       0 },
1488     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1489     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1490     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1491     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1492     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1493     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1494     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1495     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1496     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1497     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1498     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1499     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1500     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1501     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1502     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1503     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1504     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1505     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1506     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1507     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1508     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1509     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1510     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1511     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1512     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1513     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1514     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1515     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1516     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1517     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1518     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1519     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1520     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1521     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1522     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1523     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1524     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1525     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1526     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1527     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1528     { X86::VPORYrr,           X86::VPORYrm,            0 },
1529     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1530     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1531     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1532     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1533     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1534     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1535     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1536     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1537     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1538     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1539     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1540     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1541     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1542     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1543     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1544     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1545     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1546     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1547     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1548     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1549     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1550     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1551     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1552     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1553     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1554     { X86::VPSUBQYrr,         X86::VPSUBQYrm,          0 },
1555     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1556     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1557     { X86::VPSUBUSBYrr,       X86::VPSUBUSBYrm,        0 },
1558     { X86::VPSUBUSWYrr,       X86::VPSUBUSWYrm,        0 },
1559     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1560     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1561     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1562     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1563     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1564     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1565     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1566     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1567     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1568     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1569
1570     // FMA4 foldable patterns
1571     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        TB_ALIGN_NONE },
1572     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        TB_ALIGN_NONE },
1573     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_NONE },
1574     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_NONE },
1575     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_NONE },
1576     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_NONE },
1577     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       TB_ALIGN_NONE },
1578     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       TB_ALIGN_NONE },
1579     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_NONE },
1580     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_NONE },
1581     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_NONE },
1582     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_NONE },
1583     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        TB_ALIGN_NONE },
1584     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        TB_ALIGN_NONE },
1585     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_NONE },
1586     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_NONE },
1587     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_NONE },
1588     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_NONE },
1589     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       TB_ALIGN_NONE },
1590     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       TB_ALIGN_NONE },
1591     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_NONE },
1592     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_NONE },
1593     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_NONE },
1594     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_NONE },
1595     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_NONE },
1596     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_NONE },
1597     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_NONE },
1598     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_NONE },
1599     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_NONE },
1600     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_NONE },
1601     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_NONE },
1602     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_NONE },
1603
1604     // XOP foldable instructions
1605     { X86::VPCMOVrr,          X86::VPCMOVmr,            0 },
1606     { X86::VPCMOVrrY,         X86::VPCMOVmrY,           0 },
1607     { X86::VPCOMBri,          X86::VPCOMBmi,            0 },
1608     { X86::VPCOMDri,          X86::VPCOMDmi,            0 },
1609     { X86::VPCOMQri,          X86::VPCOMQmi,            0 },
1610     { X86::VPCOMWri,          X86::VPCOMWmi,            0 },
1611     { X86::VPCOMUBri,         X86::VPCOMUBmi,           0 },
1612     { X86::VPCOMUDri,         X86::VPCOMUDmi,           0 },
1613     { X86::VPCOMUQri,         X86::VPCOMUQmi,           0 },
1614     { X86::VPCOMUWri,         X86::VPCOMUWmi,           0 },
1615     { X86::VPERMIL2PDrr,      X86::VPERMIL2PDmr,        0 },
1616     { X86::VPERMIL2PDrrY,     X86::VPERMIL2PDmrY,       0 },
1617     { X86::VPERMIL2PSrr,      X86::VPERMIL2PSmr,        0 },
1618     { X86::VPERMIL2PSrrY,     X86::VPERMIL2PSmrY,       0 },
1619     { X86::VPMACSDDrr,        X86::VPMACSDDrm,          0 },
1620     { X86::VPMACSDQHrr,       X86::VPMACSDQHrm,         0 },
1621     { X86::VPMACSDQLrr,       X86::VPMACSDQLrm,         0 },
1622     { X86::VPMACSSDDrr,       X86::VPMACSSDDrm,         0 },
1623     { X86::VPMACSSDQHrr,      X86::VPMACSSDQHrm,        0 },
1624     { X86::VPMACSSDQLrr,      X86::VPMACSSDQLrm,        0 },
1625     { X86::VPMACSSWDrr,       X86::VPMACSSWDrm,         0 },
1626     { X86::VPMACSSWWrr,       X86::VPMACSSWWrm,         0 },
1627     { X86::VPMACSWDrr,        X86::VPMACSWDrm,          0 },
1628     { X86::VPMACSWWrr,        X86::VPMACSWWrm,          0 },
1629     { X86::VPMADCSSWDrr,      X86::VPMADCSSWDrm,        0 },
1630     { X86::VPMADCSWDrr,       X86::VPMADCSWDrm,         0 },
1631     { X86::VPPERMrr,          X86::VPPERMmr,            0 },
1632     { X86::VPROTBrr,          X86::VPROTBrm,            0 },
1633     { X86::VPROTDrr,          X86::VPROTDrm,            0 },
1634     { X86::VPROTQrr,          X86::VPROTQrm,            0 },
1635     { X86::VPROTWrr,          X86::VPROTWrm,            0 },
1636     { X86::VPSHABrr,          X86::VPSHABrm,            0 },
1637     { X86::VPSHADrr,          X86::VPSHADrm,            0 },
1638     { X86::VPSHAQrr,          X86::VPSHAQrm,            0 },
1639     { X86::VPSHAWrr,          X86::VPSHAWrm,            0 },
1640     { X86::VPSHLBrr,          X86::VPSHLBrm,            0 },
1641     { X86::VPSHLDrr,          X86::VPSHLDrm,            0 },
1642     { X86::VPSHLQrr,          X86::VPSHLQrm,            0 },
1643     { X86::VPSHLWrr,          X86::VPSHLWrm,            0 },
1644
1645     // BMI/BMI2 foldable instructions
1646     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1647     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1648     { X86::MULX32rr,          X86::MULX32rm,            0 },
1649     { X86::MULX64rr,          X86::MULX64rm,            0 },
1650     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1651     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1652     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1653     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1654
1655     // AVX-512 foldable instructions
1656     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1657     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1658     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1659     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1660     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1661     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1662     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1663     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1664     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1665     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1666     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1667     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1668     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1669     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1670     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1671     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1672     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1673     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1674     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1675     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1676     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1677     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1678     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1679     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1680     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1681     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1682     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1683     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1684     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1685     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1686     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1687     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1688     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1689     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1690     { X86::VALIGNQZrri,       X86::VALIGNQZrmi,         0 },
1691     { X86::VALIGNDZrri,       X86::VALIGNDZrmi,         0 },
1692     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1693     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1694     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1695
1696     // AVX-512{F,VL} foldable instructions
1697     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1698     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1699     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1700
1701     // AVX-512{F,VL} foldable instructions
1702     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1703     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1704     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1705     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1706
1707     // AES foldable instructions
1708     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1709     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1710     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1711     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1712     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       0 },
1713     { X86::VAESDECrr,         X86::VAESDECrm,           0 },
1714     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       0 },
1715     { X86::VAESENCrr,         X86::VAESENCrm,           0 },
1716
1717     // SHA foldable instructions
1718     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1719     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1720     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1721     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1722     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1723     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1724     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 }
1725   };
1726
1727   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable2) {
1728     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1729                   Entry.RegOp, Entry.MemOp,
1730                   // Index 2, folded load
1731                   Entry.Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1732   }
1733
1734   static const X86MemoryFoldTableEntry MemoryFoldTable3[] = {
1735     // FMA foldable instructions
1736     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1737     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1738     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1739     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1740     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1741     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1742
1743     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1744     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1745     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1746     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1747     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1748     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1749     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1750     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1751     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1752     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1753     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1754     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1755
1756     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1757     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1758     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1759     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1760     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1761     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1762
1763     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1764     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1765     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1766     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1767     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1768     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1769     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1770     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1771     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1772     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1773     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1774     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1775
1776     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1777     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1778     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1779     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1780     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1781     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1782
1783     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1784     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1785     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1786     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1787     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1788     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1789     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1790     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1791     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1792     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1793     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1794     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1795
1796     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1797     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1798     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1799     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1800     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1801     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1802
1803     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1804     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1805     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1806     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1807     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1808     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1809     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1810     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1811     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1812     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1813     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1814     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1815
1816     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1817     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1818     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1819     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1820     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1821     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1822     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1823     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1824     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1825     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1826     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1827     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1828
1829     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1830     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1831     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1832     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1833     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1834     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1835     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1836     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1837     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1838     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1839     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1840     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1841
1842     // FMA4 foldable patterns
1843     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           TB_ALIGN_NONE },
1844     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           TB_ALIGN_NONE },
1845     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_NONE },
1846     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_NONE },
1847     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_NONE },
1848     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_NONE },
1849     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          TB_ALIGN_NONE },
1850     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          TB_ALIGN_NONE },
1851     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_NONE },
1852     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_NONE },
1853     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_NONE },
1854     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_NONE },
1855     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           TB_ALIGN_NONE },
1856     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           TB_ALIGN_NONE },
1857     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_NONE },
1858     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_NONE },
1859     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_NONE },
1860     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_NONE },
1861     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          TB_ALIGN_NONE },
1862     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          TB_ALIGN_NONE },
1863     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_NONE },
1864     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_NONE },
1865     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_NONE },
1866     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_NONE },
1867     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_NONE },
1868     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_NONE },
1869     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_NONE },
1870     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_NONE },
1871     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_NONE },
1872     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_NONE },
1873     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_NONE },
1874     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_NONE },
1875
1876     // XOP foldable instructions
1877     { X86::VPCMOVrr,              X86::VPCMOVrm,              0 },
1878     { X86::VPCMOVrrY,             X86::VPCMOVrmY,             0 },
1879     { X86::VPERMIL2PDrr,          X86::VPERMIL2PDrm,          0 },
1880     { X86::VPERMIL2PDrrY,         X86::VPERMIL2PDrmY,         0 },
1881     { X86::VPERMIL2PSrr,          X86::VPERMIL2PSrm,          0 },
1882     { X86::VPERMIL2PSrrY,         X86::VPERMIL2PSrmY,         0 },
1883     { X86::VPPERMrr,              X86::VPPERMrm,              0 },
1884
1885     // AVX-512 VPERMI instructions with 3 source operands.
1886     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1887     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1888     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1889     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1890     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1891     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1892     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1893     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1894     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1895     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1896     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1897     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1898     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1899      // AVX-512 arithmetic instructions
1900     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1901     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1902     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1903     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1904     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1905     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1906     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1907     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1908     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1909     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1910     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1911     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1912     // AVX-512{F,VL} arithmetic instructions 256-bit
1913     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1914     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1915     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1916     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1917     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1918     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1919     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1920     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1921     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1922     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1923     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1924     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1925     // AVX-512{F,VL} arithmetic instructions 128-bit
1926     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1927     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1928     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1929     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1930     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1931     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1932     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1933     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1934     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1935     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1936     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1937     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1938   };
1939
1940   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable3) {
1941     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1942                   Entry.RegOp, Entry.MemOp,
1943                   // Index 3, folded load
1944                   Entry.Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1945   }
1946
1947   static const X86MemoryFoldTableEntry MemoryFoldTable4[] = {
1948      // AVX-512 foldable instructions
1949     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1950     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1951     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1952     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1953     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1954     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1955     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1956     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1957     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1958     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1959     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1960     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1961     // AVX-512{F,VL} foldable instructions 256-bit
1962     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1963     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1964     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1965     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1966     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1967     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1968     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1969     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1970     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1971     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1972     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1973     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1974     // AVX-512{F,VL} foldable instructions 128-bit
1975     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1976     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1977     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1978     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1979     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1980     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1981     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1982     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1983     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1984     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
1985     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
1986     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
1987   };
1988
1989   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable4) {
1990     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
1991                   Entry.RegOp, Entry.MemOp,
1992                   // Index 4, folded load
1993                   Entry.Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
1994   }
1995 }
1996
1997 void
1998 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1999                             MemOp2RegOpTableType &M2RTable,
2000                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
2001     if ((Flags & TB_NO_FORWARD) == 0) {
2002       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
2003       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
2004     }
2005     if ((Flags & TB_NO_REVERSE) == 0) {
2006       assert(!M2RTable.count(MemOp) &&
2007            "Duplicated entries in unfolding maps?");
2008       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
2009     }
2010 }
2011
2012 bool
2013 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
2014                                     unsigned &SrcReg, unsigned &DstReg,
2015                                     unsigned &SubIdx) const {
2016   switch (MI.getOpcode()) {
2017   default: break;
2018   case X86::MOVSX16rr8:
2019   case X86::MOVZX16rr8:
2020   case X86::MOVSX32rr8:
2021   case X86::MOVZX32rr8:
2022   case X86::MOVSX64rr8:
2023     if (!Subtarget.is64Bit())
2024       // It's not always legal to reference the low 8-bit of the larger
2025       // register in 32-bit mode.
2026       return false;
2027   case X86::MOVSX32rr16:
2028   case X86::MOVZX32rr16:
2029   case X86::MOVSX64rr16:
2030   case X86::MOVSX64rr32: {
2031     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
2032       // Be conservative.
2033       return false;
2034     SrcReg = MI.getOperand(1).getReg();
2035     DstReg = MI.getOperand(0).getReg();
2036     switch (MI.getOpcode()) {
2037     default: llvm_unreachable("Unreachable!");
2038     case X86::MOVSX16rr8:
2039     case X86::MOVZX16rr8:
2040     case X86::MOVSX32rr8:
2041     case X86::MOVZX32rr8:
2042     case X86::MOVSX64rr8:
2043       SubIdx = X86::sub_8bit;
2044       break;
2045     case X86::MOVSX32rr16:
2046     case X86::MOVZX32rr16:
2047     case X86::MOVSX64rr16:
2048       SubIdx = X86::sub_16bit;
2049       break;
2050     case X86::MOVSX64rr32:
2051       SubIdx = X86::sub_32bit;
2052       break;
2053     }
2054     return true;
2055   }
2056   }
2057   return false;
2058 }
2059
2060 int X86InstrInfo::getSPAdjust(const MachineInstr *MI) const {
2061   const MachineFunction *MF = MI->getParent()->getParent();
2062   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
2063
2064   if (MI->getOpcode() == getCallFrameSetupOpcode() ||
2065       MI->getOpcode() == getCallFrameDestroyOpcode()) {
2066     unsigned StackAlign = TFI->getStackAlignment();
2067     int SPAdj = (MI->getOperand(0).getImm() + StackAlign - 1) / StackAlign *
2068                  StackAlign;
2069
2070     SPAdj -= MI->getOperand(1).getImm();
2071
2072     if (MI->getOpcode() == getCallFrameSetupOpcode())
2073       return SPAdj;
2074     else
2075       return -SPAdj;
2076   }
2077
2078   // To know whether a call adjusts the stack, we need information
2079   // that is bound to the following ADJCALLSTACKUP pseudo.
2080   // Look for the next ADJCALLSTACKUP that follows the call.
2081   if (MI->isCall()) {
2082     const MachineBasicBlock* MBB = MI->getParent();
2083     auto I = ++MachineBasicBlock::const_iterator(MI);
2084     for (auto E = MBB->end(); I != E; ++I) {
2085       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
2086           I->isCall())
2087         break;
2088     }
2089
2090     // If we could not find a frame destroy opcode, then it has already
2091     // been simplified, so we don't care.
2092     if (I->getOpcode() != getCallFrameDestroyOpcode())
2093       return 0;
2094
2095     return -(I->getOperand(1).getImm());
2096   }
2097
2098   // Currently handle only PUSHes we can reasonably expect to see
2099   // in call sequences
2100   switch (MI->getOpcode()) {
2101   default:
2102     return 0;
2103   case X86::PUSH32i8:
2104   case X86::PUSH32r:
2105   case X86::PUSH32rmm:
2106   case X86::PUSH32rmr:
2107   case X86::PUSHi32:
2108     return 4;
2109   }
2110 }
2111
2112 /// Return true and the FrameIndex if the specified
2113 /// operand and follow operands form a reference to the stack frame.
2114 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
2115                                   int &FrameIndex) const {
2116   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
2117       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
2118       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
2119       MI->getOperand(Op+X86::AddrDisp).isImm() &&
2120       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
2121       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
2122       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
2123     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
2124     return true;
2125   }
2126   return false;
2127 }
2128
2129 static bool isFrameLoadOpcode(int Opcode) {
2130   switch (Opcode) {
2131   default:
2132     return false;
2133   case X86::MOV8rm:
2134   case X86::MOV16rm:
2135   case X86::MOV32rm:
2136   case X86::MOV64rm:
2137   case X86::LD_Fp64m:
2138   case X86::MOVSSrm:
2139   case X86::MOVSDrm:
2140   case X86::MOVAPSrm:
2141   case X86::MOVAPDrm:
2142   case X86::MOVDQArm:
2143   case X86::VMOVSSrm:
2144   case X86::VMOVSDrm:
2145   case X86::VMOVAPSrm:
2146   case X86::VMOVAPDrm:
2147   case X86::VMOVDQArm:
2148   case X86::VMOVUPSYrm:
2149   case X86::VMOVAPSYrm:
2150   case X86::VMOVUPDYrm:
2151   case X86::VMOVAPDYrm:
2152   case X86::VMOVDQUYrm:
2153   case X86::VMOVDQAYrm:
2154   case X86::MMX_MOVD64rm:
2155   case X86::MMX_MOVQ64rm:
2156   case X86::VMOVAPSZrm:
2157   case X86::VMOVUPSZrm:
2158     return true;
2159   }
2160 }
2161
2162 static bool isFrameStoreOpcode(int Opcode) {
2163   switch (Opcode) {
2164   default: break;
2165   case X86::MOV8mr:
2166   case X86::MOV16mr:
2167   case X86::MOV32mr:
2168   case X86::MOV64mr:
2169   case X86::ST_FpP64m:
2170   case X86::MOVSSmr:
2171   case X86::MOVSDmr:
2172   case X86::MOVAPSmr:
2173   case X86::MOVAPDmr:
2174   case X86::MOVDQAmr:
2175   case X86::VMOVSSmr:
2176   case X86::VMOVSDmr:
2177   case X86::VMOVAPSmr:
2178   case X86::VMOVAPDmr:
2179   case X86::VMOVDQAmr:
2180   case X86::VMOVUPSYmr:
2181   case X86::VMOVAPSYmr:
2182   case X86::VMOVUPDYmr:
2183   case X86::VMOVAPDYmr:
2184   case X86::VMOVDQUYmr:
2185   case X86::VMOVDQAYmr:
2186   case X86::VMOVUPSZmr:
2187   case X86::VMOVAPSZmr:
2188   case X86::MMX_MOVD64mr:
2189   case X86::MMX_MOVQ64mr:
2190   case X86::MMX_MOVNTQmr:
2191     return true;
2192   }
2193   return false;
2194 }
2195
2196 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
2197                                            int &FrameIndex) const {
2198   if (isFrameLoadOpcode(MI->getOpcode()))
2199     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
2200       return MI->getOperand(0).getReg();
2201   return 0;
2202 }
2203
2204 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
2205                                                  int &FrameIndex) const {
2206   if (isFrameLoadOpcode(MI->getOpcode())) {
2207     unsigned Reg;
2208     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
2209       return Reg;
2210     // Check for post-frame index elimination operations
2211     const MachineMemOperand *Dummy;
2212     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
2213   }
2214   return 0;
2215 }
2216
2217 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
2218                                           int &FrameIndex) const {
2219   if (isFrameStoreOpcode(MI->getOpcode()))
2220     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
2221         isFrameOperand(MI, 0, FrameIndex))
2222       return MI->getOperand(X86::AddrNumOperands).getReg();
2223   return 0;
2224 }
2225
2226 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
2227                                                 int &FrameIndex) const {
2228   if (isFrameStoreOpcode(MI->getOpcode())) {
2229     unsigned Reg;
2230     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
2231       return Reg;
2232     // Check for post-frame index elimination operations
2233     const MachineMemOperand *Dummy;
2234     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
2235   }
2236   return 0;
2237 }
2238
2239 /// Return true if register is PIC base; i.e.g defined by X86::MOVPC32r.
2240 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
2241   // Don't waste compile time scanning use-def chains of physregs.
2242   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
2243     return false;
2244   bool isPICBase = false;
2245   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
2246          E = MRI.def_instr_end(); I != E; ++I) {
2247     MachineInstr *DefMI = &*I;
2248     if (DefMI->getOpcode() != X86::MOVPC32r)
2249       return false;
2250     assert(!isPICBase && "More than one PIC base?");
2251     isPICBase = true;
2252   }
2253   return isPICBase;
2254 }
2255
2256 bool
2257 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
2258                                                 AliasAnalysis *AA) const {
2259   switch (MI->getOpcode()) {
2260   default: break;
2261   case X86::MOV8rm:
2262   case X86::MOV16rm:
2263   case X86::MOV32rm:
2264   case X86::MOV64rm:
2265   case X86::LD_Fp64m:
2266   case X86::MOVSSrm:
2267   case X86::MOVSDrm:
2268   case X86::MOVAPSrm:
2269   case X86::MOVUPSrm:
2270   case X86::MOVAPDrm:
2271   case X86::MOVDQArm:
2272   case X86::MOVDQUrm:
2273   case X86::VMOVSSrm:
2274   case X86::VMOVSDrm:
2275   case X86::VMOVAPSrm:
2276   case X86::VMOVUPSrm:
2277   case X86::VMOVAPDrm:
2278   case X86::VMOVDQArm:
2279   case X86::VMOVDQUrm:
2280   case X86::VMOVAPSYrm:
2281   case X86::VMOVUPSYrm:
2282   case X86::VMOVAPDYrm:
2283   case X86::VMOVDQAYrm:
2284   case X86::VMOVDQUYrm:
2285   case X86::MMX_MOVD64rm:
2286   case X86::MMX_MOVQ64rm:
2287   case X86::FsVMOVAPSrm:
2288   case X86::FsVMOVAPDrm:
2289   case X86::FsMOVAPSrm:
2290   case X86::FsMOVAPDrm: {
2291     // Loads from constant pools are trivially rematerializable.
2292     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
2293         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2294         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2295         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2296         MI->isInvariantLoad(AA)) {
2297       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2298       if (BaseReg == 0 || BaseReg == X86::RIP)
2299         return true;
2300       // Allow re-materialization of PIC load.
2301       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
2302         return false;
2303       const MachineFunction &MF = *MI->getParent()->getParent();
2304       const MachineRegisterInfo &MRI = MF.getRegInfo();
2305       return regIsPICBase(BaseReg, MRI);
2306     }
2307     return false;
2308   }
2309
2310   case X86::LEA32r:
2311   case X86::LEA64r: {
2312     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2313         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2314         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2315         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2316       // lea fi#, lea GV, etc. are all rematerializable.
2317       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2318         return true;
2319       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2320       if (BaseReg == 0)
2321         return true;
2322       // Allow re-materialization of lea PICBase + x.
2323       const MachineFunction &MF = *MI->getParent()->getParent();
2324       const MachineRegisterInfo &MRI = MF.getRegInfo();
2325       return regIsPICBase(BaseReg, MRI);
2326     }
2327     return false;
2328   }
2329   }
2330
2331   // All other instructions marked M_REMATERIALIZABLE are always trivially
2332   // rematerializable.
2333   return true;
2334 }
2335
2336 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2337                                          MachineBasicBlock::iterator I) const {
2338   MachineBasicBlock::iterator E = MBB.end();
2339
2340   // For compile time consideration, if we are not able to determine the
2341   // safety after visiting 4 instructions in each direction, we will assume
2342   // it's not safe.
2343   MachineBasicBlock::iterator Iter = I;
2344   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2345     bool SeenDef = false;
2346     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2347       MachineOperand &MO = Iter->getOperand(j);
2348       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2349         SeenDef = true;
2350       if (!MO.isReg())
2351         continue;
2352       if (MO.getReg() == X86::EFLAGS) {
2353         if (MO.isUse())
2354           return false;
2355         SeenDef = true;
2356       }
2357     }
2358
2359     if (SeenDef)
2360       // This instruction defines EFLAGS, no need to look any further.
2361       return true;
2362     ++Iter;
2363     // Skip over DBG_VALUE.
2364     while (Iter != E && Iter->isDebugValue())
2365       ++Iter;
2366   }
2367
2368   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2369   // live in.
2370   if (Iter == E) {
2371     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2372            SE = MBB.succ_end(); SI != SE; ++SI)
2373       if ((*SI)->isLiveIn(X86::EFLAGS))
2374         return false;
2375     return true;
2376   }
2377
2378   MachineBasicBlock::iterator B = MBB.begin();
2379   Iter = I;
2380   for (unsigned i = 0; i < 4; ++i) {
2381     // If we make it to the beginning of the block, it's safe to clobber
2382     // EFLAGS iff EFLAGS is not live-in.
2383     if (Iter == B)
2384       return !MBB.isLiveIn(X86::EFLAGS);
2385
2386     --Iter;
2387     // Skip over DBG_VALUE.
2388     while (Iter != B && Iter->isDebugValue())
2389       --Iter;
2390
2391     bool SawKill = false;
2392     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2393       MachineOperand &MO = Iter->getOperand(j);
2394       // A register mask may clobber EFLAGS, but we should still look for a
2395       // live EFLAGS def.
2396       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2397         SawKill = true;
2398       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2399         if (MO.isDef()) return MO.isDead();
2400         if (MO.isKill()) SawKill = true;
2401       }
2402     }
2403
2404     if (SawKill)
2405       // This instruction kills EFLAGS and doesn't redefine it, so
2406       // there's no need to look further.
2407       return true;
2408   }
2409
2410   // Conservative answer.
2411   return false;
2412 }
2413
2414 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2415                                  MachineBasicBlock::iterator I,
2416                                  unsigned DestReg, unsigned SubIdx,
2417                                  const MachineInstr *Orig,
2418                                  const TargetRegisterInfo &TRI) const {
2419   // MOV32r0 is implemented with a xor which clobbers condition code.
2420   // Re-materialize it as movri instructions to avoid side effects.
2421   unsigned Opc = Orig->getOpcode();
2422   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2423     DebugLoc DL = Orig->getDebugLoc();
2424     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2425       .addImm(0);
2426   } else {
2427     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2428     MBB.insert(I, MI);
2429   }
2430
2431   MachineInstr *NewMI = std::prev(I);
2432   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2433 }
2434
2435 /// True if MI has a condition code def, e.g. EFLAGS, that is not marked dead.
2436 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2437   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2438     MachineOperand &MO = MI->getOperand(i);
2439     if (MO.isReg() && MO.isDef() &&
2440         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2441       return true;
2442     }
2443   }
2444   return false;
2445 }
2446
2447 /// Check whether the shift count for a machine operand is non-zero.
2448 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2449                                               unsigned ShiftAmtOperandIdx) {
2450   // The shift count is six bits with the REX.W prefix and five bits without.
2451   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2452   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2453   return Imm & ShiftCountMask;
2454 }
2455
2456 /// Check whether the given shift count is appropriate
2457 /// can be represented by a LEA instruction.
2458 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2459   // Left shift instructions can be transformed into load-effective-address
2460   // instructions if we can encode them appropriately.
2461   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
2462   // The SIB.scale field is two bits wide which means that we can encode any
2463   // shift amount less than 4.
2464   return ShAmt < 4 && ShAmt > 0;
2465 }
2466
2467 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2468                                   unsigned Opc, bool AllowSP,
2469                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2470                                   MachineOperand &ImplicitOp) const {
2471   MachineFunction &MF = *MI->getParent()->getParent();
2472   const TargetRegisterClass *RC;
2473   if (AllowSP) {
2474     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2475   } else {
2476     RC = Opc != X86::LEA32r ?
2477       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2478   }
2479   unsigned SrcReg = Src.getReg();
2480
2481   // For both LEA64 and LEA32 the register already has essentially the right
2482   // type (32-bit or 64-bit) we may just need to forbid SP.
2483   if (Opc != X86::LEA64_32r) {
2484     NewSrc = SrcReg;
2485     isKill = Src.isKill();
2486     isUndef = Src.isUndef();
2487
2488     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2489         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2490       return false;
2491
2492     return true;
2493   }
2494
2495   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2496   // another we need to add 64-bit registers to the final MI.
2497   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2498     ImplicitOp = Src;
2499     ImplicitOp.setImplicit();
2500
2501     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2502     MachineBasicBlock::LivenessQueryResult LQR =
2503       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2504
2505     switch (LQR) {
2506     case MachineBasicBlock::LQR_Unknown:
2507       // We can't give sane liveness flags to the instruction, abandon LEA
2508       // formation.
2509       return false;
2510     case MachineBasicBlock::LQR_Live:
2511       isKill = MI->killsRegister(SrcReg);
2512       isUndef = false;
2513       break;
2514     default:
2515       // The physreg itself is dead, so we have to use it as an <undef>.
2516       isKill = false;
2517       isUndef = true;
2518       break;
2519     }
2520   } else {
2521     // Virtual register of the wrong class, we have to create a temporary 64-bit
2522     // vreg to feed into the LEA.
2523     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2524     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2525             get(TargetOpcode::COPY))
2526       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2527         .addOperand(Src);
2528
2529     // Which is obviously going to be dead after we're done with it.
2530     isKill = true;
2531     isUndef = false;
2532   }
2533
2534   // We've set all the parameters without issue.
2535   return true;
2536 }
2537
2538 /// Helper for convertToThreeAddress when 16-bit LEA is disabled, use 32-bit
2539 /// LEA to form 3-address code by promoting to a 32-bit superregister and then
2540 /// truncating back down to a 16-bit subregister.
2541 MachineInstr *
2542 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2543                                            MachineFunction::iterator &MFI,
2544                                            MachineBasicBlock::iterator &MBBI,
2545                                            LiveVariables *LV) const {
2546   MachineInstr *MI = MBBI;
2547   unsigned Dest = MI->getOperand(0).getReg();
2548   unsigned Src = MI->getOperand(1).getReg();
2549   bool isDead = MI->getOperand(0).isDead();
2550   bool isKill = MI->getOperand(1).isKill();
2551
2552   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2553   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2554   unsigned Opc, leaInReg;
2555   if (Subtarget.is64Bit()) {
2556     Opc = X86::LEA64_32r;
2557     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2558   } else {
2559     Opc = X86::LEA32r;
2560     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2561   }
2562
2563   // Build and insert into an implicit UNDEF value. This is OK because
2564   // well be shifting and then extracting the lower 16-bits.
2565   // This has the potential to cause partial register stall. e.g.
2566   //   movw    (%rbp,%rcx,2), %dx
2567   //   leal    -65(%rdx), %esi
2568   // But testing has shown this *does* help performance in 64-bit mode (at
2569   // least on modern x86 machines).
2570   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2571   MachineInstr *InsMI =
2572     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2573     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2574     .addReg(Src, getKillRegState(isKill));
2575
2576   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2577                                     get(Opc), leaOutReg);
2578   switch (MIOpc) {
2579   default: llvm_unreachable("Unreachable!");
2580   case X86::SHL16ri: {
2581     unsigned ShAmt = MI->getOperand(2).getImm();
2582     MIB.addReg(0).addImm(1 << ShAmt)
2583        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2584     break;
2585   }
2586   case X86::INC16r:
2587     addRegOffset(MIB, leaInReg, true, 1);
2588     break;
2589   case X86::DEC16r:
2590     addRegOffset(MIB, leaInReg, true, -1);
2591     break;
2592   case X86::ADD16ri:
2593   case X86::ADD16ri8:
2594   case X86::ADD16ri_DB:
2595   case X86::ADD16ri8_DB:
2596     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2597     break;
2598   case X86::ADD16rr:
2599   case X86::ADD16rr_DB: {
2600     unsigned Src2 = MI->getOperand(2).getReg();
2601     bool isKill2 = MI->getOperand(2).isKill();
2602     unsigned leaInReg2 = 0;
2603     MachineInstr *InsMI2 = nullptr;
2604     if (Src == Src2) {
2605       // ADD16rr %reg1028<kill>, %reg1028
2606       // just a single insert_subreg.
2607       addRegReg(MIB, leaInReg, true, leaInReg, false);
2608     } else {
2609       if (Subtarget.is64Bit())
2610         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2611       else
2612         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2613       // Build and insert into an implicit UNDEF value. This is OK because
2614       // well be shifting and then extracting the lower 16-bits.
2615       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2616       InsMI2 =
2617         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2618         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2619         .addReg(Src2, getKillRegState(isKill2));
2620       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2621     }
2622     if (LV && isKill2 && InsMI2)
2623       LV->replaceKillInstruction(Src2, MI, InsMI2);
2624     break;
2625   }
2626   }
2627
2628   MachineInstr *NewMI = MIB;
2629   MachineInstr *ExtMI =
2630     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2631     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2632     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2633
2634   if (LV) {
2635     // Update live variables
2636     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2637     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2638     if (isKill)
2639       LV->replaceKillInstruction(Src, MI, InsMI);
2640     if (isDead)
2641       LV->replaceKillInstruction(Dest, MI, ExtMI);
2642   }
2643
2644   return ExtMI;
2645 }
2646
2647 /// This method must be implemented by targets that
2648 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2649 /// may be able to convert a two-address instruction into a true
2650 /// three-address instruction on demand.  This allows the X86 target (for
2651 /// example) to convert ADD and SHL instructions into LEA instructions if they
2652 /// would require register copies due to two-addressness.
2653 ///
2654 /// This method returns a null pointer if the transformation cannot be
2655 /// performed, otherwise it returns the new instruction.
2656 ///
2657 MachineInstr *
2658 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2659                                     MachineBasicBlock::iterator &MBBI,
2660                                     LiveVariables *LV) const {
2661   MachineInstr *MI = MBBI;
2662
2663   // The following opcodes also sets the condition code register(s). Only
2664   // convert them to equivalent lea if the condition code register def's
2665   // are dead!
2666   if (hasLiveCondCodeDef(MI))
2667     return nullptr;
2668
2669   MachineFunction &MF = *MI->getParent()->getParent();
2670   // All instructions input are two-addr instructions.  Get the known operands.
2671   const MachineOperand &Dest = MI->getOperand(0);
2672   const MachineOperand &Src = MI->getOperand(1);
2673
2674   MachineInstr *NewMI = nullptr;
2675   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2676   // we have better subtarget support, enable the 16-bit LEA generation here.
2677   // 16-bit LEA is also slow on Core2.
2678   bool DisableLEA16 = true;
2679   bool is64Bit = Subtarget.is64Bit();
2680
2681   unsigned MIOpc = MI->getOpcode();
2682   switch (MIOpc) {
2683   default: return nullptr;
2684   case X86::SHL64ri: {
2685     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2686     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2687     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2688
2689     // LEA can't handle RSP.
2690     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2691         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2692                                            &X86::GR64_NOSPRegClass))
2693       return nullptr;
2694
2695     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2696       .addOperand(Dest)
2697       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2698     break;
2699   }
2700   case X86::SHL32ri: {
2701     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2702     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2703     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2704
2705     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2706
2707     // LEA can't handle ESP.
2708     bool isKill, isUndef;
2709     unsigned SrcReg;
2710     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2711     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2712                         SrcReg, isKill, isUndef, ImplicitOp))
2713       return nullptr;
2714
2715     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2716       .addOperand(Dest)
2717       .addReg(0).addImm(1 << ShAmt)
2718       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2719       .addImm(0).addReg(0);
2720     if (ImplicitOp.getReg() != 0)
2721       MIB.addOperand(ImplicitOp);
2722     NewMI = MIB;
2723
2724     break;
2725   }
2726   case X86::SHL16ri: {
2727     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2728     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2729     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2730
2731     if (DisableLEA16)
2732       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2733     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2734       .addOperand(Dest)
2735       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2736     break;
2737   }
2738   case X86::INC64r:
2739   case X86::INC32r: {
2740     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2741     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2742       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2743     bool isKill, isUndef;
2744     unsigned SrcReg;
2745     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2746     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2747                         SrcReg, isKill, isUndef, ImplicitOp))
2748       return nullptr;
2749
2750     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2751         .addOperand(Dest)
2752         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2753     if (ImplicitOp.getReg() != 0)
2754       MIB.addOperand(ImplicitOp);
2755
2756     NewMI = addOffset(MIB, 1);
2757     break;
2758   }
2759   case X86::INC16r:
2760     if (DisableLEA16)
2761       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2762                      : nullptr;
2763     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2764     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2765                       .addOperand(Dest).addOperand(Src), 1);
2766     break;
2767   case X86::DEC64r:
2768   case X86::DEC32r: {
2769     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2770     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2771       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2772
2773     bool isKill, isUndef;
2774     unsigned SrcReg;
2775     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2776     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2777                         SrcReg, isKill, isUndef, ImplicitOp))
2778       return nullptr;
2779
2780     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2781         .addOperand(Dest)
2782         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2783     if (ImplicitOp.getReg() != 0)
2784       MIB.addOperand(ImplicitOp);
2785
2786     NewMI = addOffset(MIB, -1);
2787
2788     break;
2789   }
2790   case X86::DEC16r:
2791     if (DisableLEA16)
2792       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2793                      : nullptr;
2794     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2795     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2796                       .addOperand(Dest).addOperand(Src), -1);
2797     break;
2798   case X86::ADD64rr:
2799   case X86::ADD64rr_DB:
2800   case X86::ADD32rr:
2801   case X86::ADD32rr_DB: {
2802     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2803     unsigned Opc;
2804     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2805       Opc = X86::LEA64r;
2806     else
2807       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2808
2809     bool isKill, isUndef;
2810     unsigned SrcReg;
2811     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2812     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2813                         SrcReg, isKill, isUndef, ImplicitOp))
2814       return nullptr;
2815
2816     const MachineOperand &Src2 = MI->getOperand(2);
2817     bool isKill2, isUndef2;
2818     unsigned SrcReg2;
2819     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2820     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2821                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2822       return nullptr;
2823
2824     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2825       .addOperand(Dest);
2826     if (ImplicitOp.getReg() != 0)
2827       MIB.addOperand(ImplicitOp);
2828     if (ImplicitOp2.getReg() != 0)
2829       MIB.addOperand(ImplicitOp2);
2830
2831     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2832
2833     // Preserve undefness of the operands.
2834     NewMI->getOperand(1).setIsUndef(isUndef);
2835     NewMI->getOperand(3).setIsUndef(isUndef2);
2836
2837     if (LV && Src2.isKill())
2838       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2839     break;
2840   }
2841   case X86::ADD16rr:
2842   case X86::ADD16rr_DB: {
2843     if (DisableLEA16)
2844       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2845                      : nullptr;
2846     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2847     unsigned Src2 = MI->getOperand(2).getReg();
2848     bool isKill2 = MI->getOperand(2).isKill();
2849     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2850                       .addOperand(Dest),
2851                       Src.getReg(), Src.isKill(), Src2, isKill2);
2852
2853     // Preserve undefness of the operands.
2854     bool isUndef = MI->getOperand(1).isUndef();
2855     bool isUndef2 = MI->getOperand(2).isUndef();
2856     NewMI->getOperand(1).setIsUndef(isUndef);
2857     NewMI->getOperand(3).setIsUndef(isUndef2);
2858
2859     if (LV && isKill2)
2860       LV->replaceKillInstruction(Src2, MI, NewMI);
2861     break;
2862   }
2863   case X86::ADD64ri32:
2864   case X86::ADD64ri8:
2865   case X86::ADD64ri32_DB:
2866   case X86::ADD64ri8_DB:
2867     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2868     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2869                       .addOperand(Dest).addOperand(Src),
2870                       MI->getOperand(2).getImm());
2871     break;
2872   case X86::ADD32ri:
2873   case X86::ADD32ri8:
2874   case X86::ADD32ri_DB:
2875   case X86::ADD32ri8_DB: {
2876     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2877     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2878
2879     bool isKill, isUndef;
2880     unsigned SrcReg;
2881     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2882     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2883                         SrcReg, isKill, isUndef, ImplicitOp))
2884       return nullptr;
2885
2886     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2887         .addOperand(Dest)
2888         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2889     if (ImplicitOp.getReg() != 0)
2890       MIB.addOperand(ImplicitOp);
2891
2892     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2893     break;
2894   }
2895   case X86::ADD16ri:
2896   case X86::ADD16ri8:
2897   case X86::ADD16ri_DB:
2898   case X86::ADD16ri8_DB:
2899     if (DisableLEA16)
2900       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2901                      : nullptr;
2902     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2903     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2904                       .addOperand(Dest).addOperand(Src),
2905                       MI->getOperand(2).getImm());
2906     break;
2907   }
2908
2909   if (!NewMI) return nullptr;
2910
2911   if (LV) {  // Update live variables
2912     if (Src.isKill())
2913       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2914     if (Dest.isDead())
2915       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2916   }
2917
2918   MFI->insert(MBBI, NewMI);          // Insert the new inst
2919   return NewMI;
2920 }
2921
2922 /// We have a few instructions that must be hacked on to commute them.
2923 ///
2924 MachineInstr *
2925 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2926   switch (MI->getOpcode()) {
2927   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2928   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2929   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2930   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2931   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2932   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2933     unsigned Opc;
2934     unsigned Size;
2935     switch (MI->getOpcode()) {
2936     default: llvm_unreachable("Unreachable!");
2937     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2938     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2939     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2940     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2941     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2942     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2943     }
2944     unsigned Amt = MI->getOperand(3).getImm();
2945     if (NewMI) {
2946       MachineFunction &MF = *MI->getParent()->getParent();
2947       MI = MF.CloneMachineInstr(MI);
2948       NewMI = false;
2949     }
2950     MI->setDesc(get(Opc));
2951     MI->getOperand(3).setImm(Size-Amt);
2952     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2953   }
2954   case X86::BLENDPDrri:
2955   case X86::BLENDPSrri:
2956   case X86::PBLENDWrri:
2957   case X86::VBLENDPDrri:
2958   case X86::VBLENDPSrri:
2959   case X86::VBLENDPDYrri:
2960   case X86::VBLENDPSYrri:
2961   case X86::VPBLENDDrri:
2962   case X86::VPBLENDWrri:
2963   case X86::VPBLENDDYrri:
2964   case X86::VPBLENDWYrri:{
2965     unsigned Mask;
2966     switch (MI->getOpcode()) {
2967     default: llvm_unreachable("Unreachable!");
2968     case X86::BLENDPDrri:    Mask = 0x03; break;
2969     case X86::BLENDPSrri:    Mask = 0x0F; break;
2970     case X86::PBLENDWrri:    Mask = 0xFF; break;
2971     case X86::VBLENDPDrri:   Mask = 0x03; break;
2972     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2973     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2974     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2975     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2976     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2977     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2978     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2979     }
2980     // Only the least significant bits of Imm are used.
2981     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2982     if (NewMI) {
2983       MachineFunction &MF = *MI->getParent()->getParent();
2984       MI = MF.CloneMachineInstr(MI);
2985       NewMI = false;
2986     }
2987     MI->getOperand(3).setImm(Mask ^ Imm);
2988     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2989   }
2990   case X86::PCLMULQDQrr:
2991   case X86::VPCLMULQDQrr:{
2992     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
2993     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
2994     unsigned Imm = MI->getOperand(3).getImm();
2995     unsigned Src1Hi = Imm & 0x01;
2996     unsigned Src2Hi = Imm & 0x10;
2997     if (NewMI) {
2998       MachineFunction &MF = *MI->getParent()->getParent();
2999       MI = MF.CloneMachineInstr(MI);
3000       NewMI = false;
3001     }
3002     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
3003     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3004   }
3005   case X86::CMPPDrri:
3006   case X86::CMPPSrri:
3007   case X86::VCMPPDrri:
3008   case X86::VCMPPSrri:
3009   case X86::VCMPPDYrri:
3010   case X86::VCMPPSYrri: {
3011     // Float comparison can be safely commuted for
3012     // Ordered/Unordered/Equal/NotEqual tests
3013     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3014     switch (Imm) {
3015     case 0x00: // EQUAL
3016     case 0x03: // UNORDERED
3017     case 0x04: // NOT EQUAL
3018     case 0x07: // ORDERED
3019       if (NewMI) {
3020         MachineFunction &MF = *MI->getParent()->getParent();
3021         MI = MF.CloneMachineInstr(MI);
3022         NewMI = false;
3023       }
3024       return TargetInstrInfo::commuteInstruction(MI, NewMI);
3025     default:
3026       return nullptr;
3027     }
3028   }
3029   case X86::VPCOMBri: case X86::VPCOMUBri:
3030   case X86::VPCOMDri: case X86::VPCOMUDri:
3031   case X86::VPCOMQri: case X86::VPCOMUQri:
3032   case X86::VPCOMWri: case X86::VPCOMUWri: {
3033     // Flip comparison mode immediate (if necessary).
3034     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3035     switch (Imm) {
3036     case 0x00: Imm = 0x02; break; // LT -> GT
3037     case 0x01: Imm = 0x03; break; // LE -> GE
3038     case 0x02: Imm = 0x00; break; // GT -> LT
3039     case 0x03: Imm = 0x01; break; // GE -> LE
3040     case 0x04: // EQ
3041     case 0x05: // NE
3042     case 0x06: // FALSE
3043     case 0x07: // TRUE
3044     default:
3045       break;
3046     }
3047     if (NewMI) {
3048       MachineFunction &MF = *MI->getParent()->getParent();
3049       MI = MF.CloneMachineInstr(MI);
3050       NewMI = false;
3051     }
3052     MI->getOperand(3).setImm(Imm);
3053     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3054   }
3055   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
3056   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
3057   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
3058   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
3059   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
3060   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
3061   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
3062   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
3063   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
3064   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
3065   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
3066   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
3067   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
3068   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
3069   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
3070   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
3071     unsigned Opc;
3072     switch (MI->getOpcode()) {
3073     default: llvm_unreachable("Unreachable!");
3074     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
3075     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
3076     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
3077     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
3078     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
3079     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
3080     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
3081     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
3082     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
3083     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
3084     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
3085     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
3086     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
3087     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
3088     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
3089     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
3090     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
3091     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
3092     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
3093     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
3094     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
3095     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
3096     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
3097     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
3098     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
3099     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
3100     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
3101     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
3102     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
3103     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
3104     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
3105     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
3106     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
3107     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
3108     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
3109     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
3110     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
3111     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
3112     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
3113     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
3114     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
3115     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
3116     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
3117     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
3118     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
3119     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
3120     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
3121     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
3122     }
3123     if (NewMI) {
3124       MachineFunction &MF = *MI->getParent()->getParent();
3125       MI = MF.CloneMachineInstr(MI);
3126       NewMI = false;
3127     }
3128     MI->setDesc(get(Opc));
3129     // Fallthrough intended.
3130   }
3131   default:
3132     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3133   }
3134 }
3135
3136 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
3137                                          unsigned &SrcOpIdx2) const {
3138   switch (MI->getOpcode()) {
3139     case X86::CMPPDrri:
3140     case X86::CMPPSrri:
3141     case X86::VCMPPDrri:
3142     case X86::VCMPPSrri:
3143     case X86::VCMPPDYrri:
3144     case X86::VCMPPSYrri: {
3145       // Float comparison can be safely commuted for
3146       // Ordered/Unordered/Equal/NotEqual tests
3147       unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3148       switch (Imm) {
3149       case 0x00: // EQUAL
3150       case 0x03: // UNORDERED
3151       case 0x04: // NOT EQUAL
3152       case 0x07: // ORDERED
3153         SrcOpIdx1 = 1;
3154         SrcOpIdx2 = 2;
3155         return true;
3156       }
3157       return false;
3158     }
3159     case X86::VFMADDPDr231r:
3160     case X86::VFMADDPSr231r:
3161     case X86::VFMADDSDr231r:
3162     case X86::VFMADDSSr231r:
3163     case X86::VFMSUBPDr231r:
3164     case X86::VFMSUBPSr231r:
3165     case X86::VFMSUBSDr231r:
3166     case X86::VFMSUBSSr231r:
3167     case X86::VFNMADDPDr231r:
3168     case X86::VFNMADDPSr231r:
3169     case X86::VFNMADDSDr231r:
3170     case X86::VFNMADDSSr231r:
3171     case X86::VFNMSUBPDr231r:
3172     case X86::VFNMSUBPSr231r:
3173     case X86::VFNMSUBSDr231r:
3174     case X86::VFNMSUBSSr231r:
3175     case X86::VFMADDPDr231rY:
3176     case X86::VFMADDPSr231rY:
3177     case X86::VFMSUBPDr231rY:
3178     case X86::VFMSUBPSr231rY:
3179     case X86::VFNMADDPDr231rY:
3180     case X86::VFNMADDPSr231rY:
3181     case X86::VFNMSUBPDr231rY:
3182     case X86::VFNMSUBPSr231rY:
3183       SrcOpIdx1 = 2;
3184       SrcOpIdx2 = 3;
3185       return true;
3186     default:
3187       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
3188   }
3189 }
3190
3191 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
3192   switch (BrOpc) {
3193   default: return X86::COND_INVALID;
3194   case X86::JE_1:  return X86::COND_E;
3195   case X86::JNE_1: return X86::COND_NE;
3196   case X86::JL_1:  return X86::COND_L;
3197   case X86::JLE_1: return X86::COND_LE;
3198   case X86::JG_1:  return X86::COND_G;
3199   case X86::JGE_1: return X86::COND_GE;
3200   case X86::JB_1:  return X86::COND_B;
3201   case X86::JBE_1: return X86::COND_BE;
3202   case X86::JA_1:  return X86::COND_A;
3203   case X86::JAE_1: return X86::COND_AE;
3204   case X86::JS_1:  return X86::COND_S;
3205   case X86::JNS_1: return X86::COND_NS;
3206   case X86::JP_1:  return X86::COND_P;
3207   case X86::JNP_1: return X86::COND_NP;
3208   case X86::JO_1:  return X86::COND_O;
3209   case X86::JNO_1: return X86::COND_NO;
3210   }
3211 }
3212
3213 /// Return condition code of a SET opcode.
3214 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
3215   switch (Opc) {
3216   default: return X86::COND_INVALID;
3217   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
3218   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
3219   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
3220   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
3221   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
3222   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
3223   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
3224   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
3225   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
3226   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
3227   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
3228   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
3229   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
3230   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
3231   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
3232   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
3233   }
3234 }
3235
3236 /// Return condition code of a CMov opcode.
3237 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
3238   switch (Opc) {
3239   default: return X86::COND_INVALID;
3240   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
3241   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
3242     return X86::COND_A;
3243   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
3244   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
3245     return X86::COND_AE;
3246   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
3247   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
3248     return X86::COND_B;
3249   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
3250   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
3251     return X86::COND_BE;
3252   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
3253   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
3254     return X86::COND_E;
3255   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
3256   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
3257     return X86::COND_G;
3258   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
3259   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
3260     return X86::COND_GE;
3261   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
3262   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
3263     return X86::COND_L;
3264   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
3265   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
3266     return X86::COND_LE;
3267   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
3268   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
3269     return X86::COND_NE;
3270   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
3271   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
3272     return X86::COND_NO;
3273   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
3274   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
3275     return X86::COND_NP;
3276   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
3277   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
3278     return X86::COND_NS;
3279   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
3280   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
3281     return X86::COND_O;
3282   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
3283   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
3284     return X86::COND_P;
3285   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
3286   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
3287     return X86::COND_S;
3288   }
3289 }
3290
3291 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
3292   switch (CC) {
3293   default: llvm_unreachable("Illegal condition code!");
3294   case X86::COND_E:  return X86::JE_1;
3295   case X86::COND_NE: return X86::JNE_1;
3296   case X86::COND_L:  return X86::JL_1;
3297   case X86::COND_LE: return X86::JLE_1;
3298   case X86::COND_G:  return X86::JG_1;
3299   case X86::COND_GE: return X86::JGE_1;
3300   case X86::COND_B:  return X86::JB_1;
3301   case X86::COND_BE: return X86::JBE_1;
3302   case X86::COND_A:  return X86::JA_1;
3303   case X86::COND_AE: return X86::JAE_1;
3304   case X86::COND_S:  return X86::JS_1;
3305   case X86::COND_NS: return X86::JNS_1;
3306   case X86::COND_P:  return X86::JP_1;
3307   case X86::COND_NP: return X86::JNP_1;
3308   case X86::COND_O:  return X86::JO_1;
3309   case X86::COND_NO: return X86::JNO_1;
3310   }
3311 }
3312
3313 /// Return the inverse of the specified condition,
3314 /// e.g. turning COND_E to COND_NE.
3315 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
3316   switch (CC) {
3317   default: llvm_unreachable("Illegal condition code!");
3318   case X86::COND_E:  return X86::COND_NE;
3319   case X86::COND_NE: return X86::COND_E;
3320   case X86::COND_L:  return X86::COND_GE;
3321   case X86::COND_LE: return X86::COND_G;
3322   case X86::COND_G:  return X86::COND_LE;
3323   case X86::COND_GE: return X86::COND_L;
3324   case X86::COND_B:  return X86::COND_AE;
3325   case X86::COND_BE: return X86::COND_A;
3326   case X86::COND_A:  return X86::COND_BE;
3327   case X86::COND_AE: return X86::COND_B;
3328   case X86::COND_S:  return X86::COND_NS;
3329   case X86::COND_NS: return X86::COND_S;
3330   case X86::COND_P:  return X86::COND_NP;
3331   case X86::COND_NP: return X86::COND_P;
3332   case X86::COND_O:  return X86::COND_NO;
3333   case X86::COND_NO: return X86::COND_O;
3334   }
3335 }
3336
3337 /// Assuming the flags are set by MI(a,b), return the condition code if we
3338 /// modify the instructions such that flags are set by MI(b,a).
3339 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
3340   switch (CC) {
3341   default: return X86::COND_INVALID;
3342   case X86::COND_E:  return X86::COND_E;
3343   case X86::COND_NE: return X86::COND_NE;
3344   case X86::COND_L:  return X86::COND_G;
3345   case X86::COND_LE: return X86::COND_GE;
3346   case X86::COND_G:  return X86::COND_L;
3347   case X86::COND_GE: return X86::COND_LE;
3348   case X86::COND_B:  return X86::COND_A;
3349   case X86::COND_BE: return X86::COND_AE;
3350   case X86::COND_A:  return X86::COND_B;
3351   case X86::COND_AE: return X86::COND_BE;
3352   }
3353 }
3354
3355 /// Return a set opcode for the given condition and
3356 /// whether it has memory operand.
3357 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3358   static const uint16_t Opc[16][2] = {
3359     { X86::SETAr,  X86::SETAm  },
3360     { X86::SETAEr, X86::SETAEm },
3361     { X86::SETBr,  X86::SETBm  },
3362     { X86::SETBEr, X86::SETBEm },
3363     { X86::SETEr,  X86::SETEm  },
3364     { X86::SETGr,  X86::SETGm  },
3365     { X86::SETGEr, X86::SETGEm },
3366     { X86::SETLr,  X86::SETLm  },
3367     { X86::SETLEr, X86::SETLEm },
3368     { X86::SETNEr, X86::SETNEm },
3369     { X86::SETNOr, X86::SETNOm },
3370     { X86::SETNPr, X86::SETNPm },
3371     { X86::SETNSr, X86::SETNSm },
3372     { X86::SETOr,  X86::SETOm  },
3373     { X86::SETPr,  X86::SETPm  },
3374     { X86::SETSr,  X86::SETSm  }
3375   };
3376
3377   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3378   return Opc[CC][HasMemoryOperand ? 1 : 0];
3379 }
3380
3381 /// Return a cmov opcode for the given condition,
3382 /// register size in bytes, and operand type.
3383 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3384                               bool HasMemoryOperand) {
3385   static const uint16_t Opc[32][3] = {
3386     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3387     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3388     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3389     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3390     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3391     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3392     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3393     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3394     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3395     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3396     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3397     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3398     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3399     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3400     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3401     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3402     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3403     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3404     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3405     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3406     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3407     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3408     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3409     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3410     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3411     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3412     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3413     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3414     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3415     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3416     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3417     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3418   };
3419
3420   assert(CC < 16 && "Can only handle standard cond codes");
3421   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3422   switch(RegBytes) {
3423   default: llvm_unreachable("Illegal register size!");
3424   case 2: return Opc[Idx][0];
3425   case 4: return Opc[Idx][1];
3426   case 8: return Opc[Idx][2];
3427   }
3428 }
3429
3430 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3431   if (!MI->isTerminator()) return false;
3432
3433   // Conditional branch is a special case.
3434   if (MI->isBranch() && !MI->isBarrier())
3435     return true;
3436   if (!MI->isPredicable())
3437     return true;
3438   return !isPredicated(MI);
3439 }
3440
3441 bool X86InstrInfo::AnalyzeBranchImpl(
3442     MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
3443     SmallVectorImpl<MachineOperand> &Cond,
3444     SmallVectorImpl<MachineInstr *> &CondBranches, bool AllowModify) const {
3445
3446   // Start from the bottom of the block and work up, examining the
3447   // terminator instructions.
3448   MachineBasicBlock::iterator I = MBB.end();
3449   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3450   while (I != MBB.begin()) {
3451     --I;
3452     if (I->isDebugValue())
3453       continue;
3454
3455     // Working from the bottom, when we see a non-terminator instruction, we're
3456     // done.
3457     if (!isUnpredicatedTerminator(I))
3458       break;
3459
3460     // A terminator that isn't a branch can't easily be handled by this
3461     // analysis.
3462     if (!I->isBranch())
3463       return true;
3464
3465     // Handle unconditional branches.
3466     if (I->getOpcode() == X86::JMP_1) {
3467       UnCondBrIter = I;
3468
3469       if (!AllowModify) {
3470         TBB = I->getOperand(0).getMBB();
3471         continue;
3472       }
3473
3474       // If the block has any instructions after a JMP, delete them.
3475       while (std::next(I) != MBB.end())
3476         std::next(I)->eraseFromParent();
3477
3478       Cond.clear();
3479       FBB = nullptr;
3480
3481       // Delete the JMP if it's equivalent to a fall-through.
3482       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3483         TBB = nullptr;
3484         I->eraseFromParent();
3485         I = MBB.end();
3486         UnCondBrIter = MBB.end();
3487         continue;
3488       }
3489
3490       // TBB is used to indicate the unconditional destination.
3491       TBB = I->getOperand(0).getMBB();
3492       continue;
3493     }
3494
3495     // Handle conditional branches.
3496     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3497     if (BranchCode == X86::COND_INVALID)
3498       return true;  // Can't handle indirect branch.
3499
3500     // Working from the bottom, handle the first conditional branch.
3501     if (Cond.empty()) {
3502       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3503       if (AllowModify && UnCondBrIter != MBB.end() &&
3504           MBB.isLayoutSuccessor(TargetBB)) {
3505         // If we can modify the code and it ends in something like:
3506         //
3507         //     jCC L1
3508         //     jmp L2
3509         //   L1:
3510         //     ...
3511         //   L2:
3512         //
3513         // Then we can change this to:
3514         //
3515         //     jnCC L2
3516         //   L1:
3517         //     ...
3518         //   L2:
3519         //
3520         // Which is a bit more efficient.
3521         // We conditionally jump to the fall-through block.
3522         BranchCode = GetOppositeBranchCondition(BranchCode);
3523         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3524         MachineBasicBlock::iterator OldInst = I;
3525
3526         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3527           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3528         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3529           .addMBB(TargetBB);
3530
3531         OldInst->eraseFromParent();
3532         UnCondBrIter->eraseFromParent();
3533
3534         // Restart the analysis.
3535         UnCondBrIter = MBB.end();
3536         I = MBB.end();
3537         continue;
3538       }
3539
3540       FBB = TBB;
3541       TBB = I->getOperand(0).getMBB();
3542       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3543       CondBranches.push_back(I);
3544       continue;
3545     }
3546
3547     // Handle subsequent conditional branches. Only handle the case where all
3548     // conditional branches branch to the same destination and their condition
3549     // opcodes fit one of the special multi-branch idioms.
3550     assert(Cond.size() == 1);
3551     assert(TBB);
3552
3553     // Only handle the case where all conditional branches branch to the same
3554     // destination.
3555     if (TBB != I->getOperand(0).getMBB())
3556       return true;
3557
3558     // If the conditions are the same, we can leave them alone.
3559     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3560     if (OldBranchCode == BranchCode)
3561       continue;
3562
3563     // If they differ, see if they fit one of the known patterns. Theoretically,
3564     // we could handle more patterns here, but we shouldn't expect to see them
3565     // if instruction selection has done a reasonable job.
3566     if ((OldBranchCode == X86::COND_NP &&
3567          BranchCode == X86::COND_E) ||
3568         (OldBranchCode == X86::COND_E &&
3569          BranchCode == X86::COND_NP))
3570       BranchCode = X86::COND_NP_OR_E;
3571     else if ((OldBranchCode == X86::COND_P &&
3572               BranchCode == X86::COND_NE) ||
3573              (OldBranchCode == X86::COND_NE &&
3574               BranchCode == X86::COND_P))
3575       BranchCode = X86::COND_NE_OR_P;
3576     else
3577       return true;
3578
3579     // Update the MachineOperand.
3580     Cond[0].setImm(BranchCode);
3581     CondBranches.push_back(I);
3582   }
3583
3584   return false;
3585 }
3586
3587 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3588                                  MachineBasicBlock *&TBB,
3589                                  MachineBasicBlock *&FBB,
3590                                  SmallVectorImpl<MachineOperand> &Cond,
3591                                  bool AllowModify) const {
3592   SmallVector<MachineInstr *, 4> CondBranches;
3593   return AnalyzeBranchImpl(MBB, TBB, FBB, Cond, CondBranches, AllowModify);
3594 }
3595
3596 bool X86InstrInfo::AnalyzeBranchPredicate(MachineBasicBlock &MBB,
3597                                           MachineBranchPredicate &MBP,
3598                                           bool AllowModify) const {
3599   using namespace std::placeholders;
3600
3601   SmallVector<MachineOperand, 4> Cond;
3602   SmallVector<MachineInstr *, 4> CondBranches;
3603   if (AnalyzeBranchImpl(MBB, MBP.TrueDest, MBP.FalseDest, Cond, CondBranches,
3604                         AllowModify))
3605     return true;
3606
3607   if (Cond.size() != 1)
3608     return true;
3609
3610   assert(MBP.TrueDest && "expected!");
3611
3612   if (!MBP.FalseDest)
3613     MBP.FalseDest = MBB.getNextNode();
3614
3615   const TargetRegisterInfo *TRI = &getRegisterInfo();
3616
3617   MachineInstr *ConditionDef = nullptr;
3618   bool SingleUseCondition = true;
3619
3620   for (auto I = std::next(MBB.rbegin()), E = MBB.rend(); I != E; ++I) {
3621     if (I->modifiesRegister(X86::EFLAGS, TRI)) {
3622       ConditionDef = &*I;
3623       break;
3624     }
3625
3626     if (I->readsRegister(X86::EFLAGS, TRI))
3627       SingleUseCondition = false;
3628   }
3629
3630   if (!ConditionDef)
3631     return true;
3632
3633   if (SingleUseCondition) {
3634     for (auto *Succ : MBB.successors())
3635       if (Succ->isLiveIn(X86::EFLAGS))
3636         SingleUseCondition = false;
3637   }
3638
3639   MBP.ConditionDef = ConditionDef;
3640   MBP.SingleUseCondition = SingleUseCondition;
3641
3642   // Currently we only recognize the simple pattern:
3643   //
3644   //   test %reg, %reg
3645   //   je %label
3646   //
3647   const unsigned TestOpcode =
3648       Subtarget.is64Bit() ? X86::TEST64rr : X86::TEST32rr;
3649
3650   if (ConditionDef->getOpcode() == TestOpcode &&
3651       ConditionDef->getNumOperands() == 3 &&
3652       ConditionDef->getOperand(0).isIdenticalTo(ConditionDef->getOperand(1)) &&
3653       (Cond[0].getImm() == X86::COND_NE || Cond[0].getImm() == X86::COND_E)) {
3654     MBP.LHS = ConditionDef->getOperand(0);
3655     MBP.RHS = MachineOperand::CreateImm(0);
3656     MBP.Predicate = Cond[0].getImm() == X86::COND_NE
3657                         ? MachineBranchPredicate::PRED_NE
3658                         : MachineBranchPredicate::PRED_EQ;
3659     return false;
3660   }
3661
3662   return true;
3663 }
3664
3665 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3666   MachineBasicBlock::iterator I = MBB.end();
3667   unsigned Count = 0;
3668
3669   while (I != MBB.begin()) {
3670     --I;
3671     if (I->isDebugValue())
3672       continue;
3673     if (I->getOpcode() != X86::JMP_1 &&
3674         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3675       break;
3676     // Remove the branch.
3677     I->eraseFromParent();
3678     I = MBB.end();
3679     ++Count;
3680   }
3681
3682   return Count;
3683 }
3684
3685 unsigned
3686 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3687                            MachineBasicBlock *FBB, ArrayRef<MachineOperand> Cond,
3688                            DebugLoc DL) const {
3689   // Shouldn't be a fall through.
3690   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3691   assert((Cond.size() == 1 || Cond.size() == 0) &&
3692          "X86 branch conditions have one component!");
3693
3694   if (Cond.empty()) {
3695     // Unconditional branch?
3696     assert(!FBB && "Unconditional branch with multiple successors!");
3697     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3698     return 1;
3699   }
3700
3701   // Conditional branch.
3702   unsigned Count = 0;
3703   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3704   switch (CC) {
3705   case X86::COND_NP_OR_E:
3706     // Synthesize NP_OR_E with two branches.
3707     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3708     ++Count;
3709     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3710     ++Count;
3711     break;
3712   case X86::COND_NE_OR_P:
3713     // Synthesize NE_OR_P with two branches.
3714     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3715     ++Count;
3716     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3717     ++Count;
3718     break;
3719   default: {
3720     unsigned Opc = GetCondBranchFromCond(CC);
3721     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3722     ++Count;
3723   }
3724   }
3725   if (FBB) {
3726     // Two-way Conditional branch. Insert the second branch.
3727     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3728     ++Count;
3729   }
3730   return Count;
3731 }
3732
3733 bool X86InstrInfo::
3734 canInsertSelect(const MachineBasicBlock &MBB,
3735                 ArrayRef<MachineOperand> Cond,
3736                 unsigned TrueReg, unsigned FalseReg,
3737                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3738   // Not all subtargets have cmov instructions.
3739   if (!Subtarget.hasCMov())
3740     return false;
3741   if (Cond.size() != 1)
3742     return false;
3743   // We cannot do the composite conditions, at least not in SSA form.
3744   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3745     return false;
3746
3747   // Check register classes.
3748   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3749   const TargetRegisterClass *RC =
3750     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3751   if (!RC)
3752     return false;
3753
3754   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3755   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3756       X86::GR32RegClass.hasSubClassEq(RC) ||
3757       X86::GR64RegClass.hasSubClassEq(RC)) {
3758     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3759     // Bridge. Probably Ivy Bridge as well.
3760     CondCycles = 2;
3761     TrueCycles = 2;
3762     FalseCycles = 2;
3763     return true;
3764   }
3765
3766   // Can't do vectors.
3767   return false;
3768 }
3769
3770 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3771                                 MachineBasicBlock::iterator I, DebugLoc DL,
3772                                 unsigned DstReg, ArrayRef<MachineOperand> Cond,
3773                                 unsigned TrueReg, unsigned FalseReg) const {
3774    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3775    assert(Cond.size() == 1 && "Invalid Cond array");
3776    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3777                                   MRI.getRegClass(DstReg)->getSize(),
3778                                   false/*HasMemoryOperand*/);
3779    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3780 }
3781
3782 /// Test if the given register is a physical h register.
3783 static bool isHReg(unsigned Reg) {
3784   return X86::GR8_ABCD_HRegClass.contains(Reg);
3785 }
3786
3787 // Try and copy between VR128/VR64 and GR64 registers.
3788 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3789                                         const X86Subtarget &Subtarget) {
3790
3791   // SrcReg(VR128) -> DestReg(GR64)
3792   // SrcReg(VR64)  -> DestReg(GR64)
3793   // SrcReg(GR64)  -> DestReg(VR128)
3794   // SrcReg(GR64)  -> DestReg(VR64)
3795
3796   bool HasAVX = Subtarget.hasAVX();
3797   bool HasAVX512 = Subtarget.hasAVX512();
3798   if (X86::GR64RegClass.contains(DestReg)) {
3799     if (X86::VR128XRegClass.contains(SrcReg))
3800       // Copy from a VR128 register to a GR64 register.
3801       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3802                                                X86::MOVPQIto64rr);
3803     if (X86::VR64RegClass.contains(SrcReg))
3804       // Copy from a VR64 register to a GR64 register.
3805       return X86::MOVSDto64rr;
3806   } else if (X86::GR64RegClass.contains(SrcReg)) {
3807     // Copy from a GR64 register to a VR128 register.
3808     if (X86::VR128XRegClass.contains(DestReg))
3809       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3810                                                X86::MOV64toPQIrr);
3811     // Copy from a GR64 register to a VR64 register.
3812     if (X86::VR64RegClass.contains(DestReg))
3813       return X86::MOV64toSDrr;
3814   }
3815
3816   // SrcReg(FR32) -> DestReg(GR32)
3817   // SrcReg(GR32) -> DestReg(FR32)
3818
3819   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3820     // Copy from a FR32 register to a GR32 register.
3821     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3822
3823   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3824     // Copy from a GR32 register to a FR32 register.
3825     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3826   return 0;
3827 }
3828
3829 inline static bool MaskRegClassContains(unsigned Reg) {
3830   return X86::VK8RegClass.contains(Reg) ||
3831          X86::VK16RegClass.contains(Reg) ||
3832          X86::VK32RegClass.contains(Reg) ||
3833          X86::VK64RegClass.contains(Reg) ||
3834          X86::VK1RegClass.contains(Reg);
3835 }
3836 static
3837 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3838   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3839       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3840       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3841      DestReg = get512BitSuperRegister(DestReg);
3842      SrcReg = get512BitSuperRegister(SrcReg);
3843      return X86::VMOVAPSZrr;
3844   }
3845   if (MaskRegClassContains(DestReg) &&
3846       MaskRegClassContains(SrcReg))
3847     return X86::KMOVWkk;
3848   if (MaskRegClassContains(DestReg) &&
3849       (X86::GR32RegClass.contains(SrcReg) ||
3850        X86::GR16RegClass.contains(SrcReg) ||
3851        X86::GR8RegClass.contains(SrcReg))) {
3852     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3853     return X86::KMOVWkr;
3854   }
3855   if ((X86::GR32RegClass.contains(DestReg) ||
3856        X86::GR16RegClass.contains(DestReg) ||
3857        X86::GR8RegClass.contains(DestReg)) &&
3858        MaskRegClassContains(SrcReg)) {
3859     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3860     return X86::KMOVWrk;
3861   }
3862   return 0;
3863 }
3864
3865 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3866                                MachineBasicBlock::iterator MI, DebugLoc DL,
3867                                unsigned DestReg, unsigned SrcReg,
3868                                bool KillSrc) const {
3869   // First deal with the normal symmetric copies.
3870   bool HasAVX = Subtarget.hasAVX();
3871   bool HasAVX512 = Subtarget.hasAVX512();
3872   unsigned Opc = 0;
3873   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3874     Opc = X86::MOV64rr;
3875   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3876     Opc = X86::MOV32rr;
3877   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3878     Opc = X86::MOV16rr;
3879   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3880     // Copying to or from a physical H register on x86-64 requires a NOREX
3881     // move.  Otherwise use a normal move.
3882     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3883         Subtarget.is64Bit()) {
3884       Opc = X86::MOV8rr_NOREX;
3885       // Both operands must be encodable without an REX prefix.
3886       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3887              "8-bit H register can not be copied outside GR8_NOREX");
3888     } else
3889       Opc = X86::MOV8rr;
3890   }
3891   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3892     Opc = X86::MMX_MOVQ64rr;
3893   else if (HasAVX512)
3894     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3895   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3896     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3897   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3898     Opc = X86::VMOVAPSYrr;
3899   if (!Opc)
3900     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3901
3902   if (Opc) {
3903     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3904       .addReg(SrcReg, getKillRegState(KillSrc));
3905     return;
3906   }
3907
3908   // Moving EFLAGS to / from another register requires a push and a pop.
3909   // Notice that we have to adjust the stack if we don't want to clobber the
3910   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3911   if (SrcReg == X86::EFLAGS) {
3912     if (X86::GR64RegClass.contains(DestReg)) {
3913       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3914       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3915       return;
3916     }
3917     if (X86::GR32RegClass.contains(DestReg)) {
3918       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3919       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3920       return;
3921     }
3922   }
3923   if (DestReg == X86::EFLAGS) {
3924     if (X86::GR64RegClass.contains(SrcReg)) {
3925       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3926         .addReg(SrcReg, getKillRegState(KillSrc));
3927       BuildMI(MBB, MI, DL, get(X86::POPF64));
3928       return;
3929     }
3930     if (X86::GR32RegClass.contains(SrcReg)) {
3931       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3932         .addReg(SrcReg, getKillRegState(KillSrc));
3933       BuildMI(MBB, MI, DL, get(X86::POPF32));
3934       return;
3935     }
3936   }
3937
3938   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3939                << " to " << RI.getName(DestReg) << '\n');
3940   llvm_unreachable("Cannot emit physreg copy instruction");
3941 }
3942
3943 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3944                                       const TargetRegisterClass *RC,
3945                                       bool isStackAligned,
3946                                       const X86Subtarget &STI,
3947                                       bool load) {
3948   if (STI.hasAVX512()) {
3949     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3950       X86::VK16RegClass.hasSubClassEq(RC))
3951       return load ? X86::KMOVWkm : X86::KMOVWmk;
3952     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3953       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3954     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3955       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3956     if (X86::VR512RegClass.hasSubClassEq(RC))
3957       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3958   }
3959
3960   bool HasAVX = STI.hasAVX();
3961   switch (RC->getSize()) {
3962   default:
3963     llvm_unreachable("Unknown spill size");
3964   case 1:
3965     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3966     if (STI.is64Bit())
3967       // Copying to or from a physical H register on x86-64 requires a NOREX
3968       // move.  Otherwise use a normal move.
3969       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3970         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3971     return load ? X86::MOV8rm : X86::MOV8mr;
3972   case 2:
3973     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3974     return load ? X86::MOV16rm : X86::MOV16mr;
3975   case 4:
3976     if (X86::GR32RegClass.hasSubClassEq(RC))
3977       return load ? X86::MOV32rm : X86::MOV32mr;
3978     if (X86::FR32RegClass.hasSubClassEq(RC))
3979       return load ?
3980         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3981         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3982     if (X86::RFP32RegClass.hasSubClassEq(RC))
3983       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3984     llvm_unreachable("Unknown 4-byte regclass");
3985   case 8:
3986     if (X86::GR64RegClass.hasSubClassEq(RC))
3987       return load ? X86::MOV64rm : X86::MOV64mr;
3988     if (X86::FR64RegClass.hasSubClassEq(RC))
3989       return load ?
3990         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3991         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3992     if (X86::VR64RegClass.hasSubClassEq(RC))
3993       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3994     if (X86::RFP64RegClass.hasSubClassEq(RC))
3995       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3996     llvm_unreachable("Unknown 8-byte regclass");
3997   case 10:
3998     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3999     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
4000   case 16: {
4001     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
4002             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
4003     // If stack is realigned we can use aligned stores.
4004     if (isStackAligned)
4005       return load ?
4006         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
4007         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
4008     else
4009       return load ?
4010         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
4011         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
4012   }
4013   case 32:
4014     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
4015             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
4016     // If stack is realigned we can use aligned stores.
4017     if (isStackAligned)
4018       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
4019     else
4020       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
4021   case 64:
4022     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
4023     if (isStackAligned)
4024       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
4025     else
4026       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
4027   }
4028 }
4029
4030 bool X86InstrInfo::getMemOpBaseRegImmOfs(MachineInstr *MemOp, unsigned &BaseReg,
4031                                          unsigned &Offset,
4032                                          const TargetRegisterInfo *TRI) const {
4033   const MCInstrDesc &Desc = MemOp->getDesc();
4034   int MemRefBegin = X86II::getMemoryOperandNo(Desc.TSFlags, MemOp->getOpcode());
4035   if (MemRefBegin < 0)
4036     return false;
4037
4038   MemRefBegin += X86II::getOperandBias(Desc);
4039
4040   BaseReg = MemOp->getOperand(MemRefBegin + X86::AddrBaseReg).getReg();
4041   if (MemOp->getOperand(MemRefBegin + X86::AddrScaleAmt).getImm() != 1)
4042     return false;
4043
4044   if (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() !=
4045       X86::NoRegister)
4046     return false;
4047
4048   const MachineOperand &DispMO = MemOp->getOperand(MemRefBegin + X86::AddrDisp);
4049
4050   // Displacement can be symbolic
4051   if (!DispMO.isImm())
4052     return false;
4053
4054   Offset = DispMO.getImm();
4055
4056   return (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() ==
4057           X86::NoRegister);
4058 }
4059
4060 static unsigned getStoreRegOpcode(unsigned SrcReg,
4061                                   const TargetRegisterClass *RC,
4062                                   bool isStackAligned,
4063                                   const X86Subtarget &STI) {
4064   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
4065 }
4066
4067
4068 static unsigned getLoadRegOpcode(unsigned DestReg,
4069                                  const TargetRegisterClass *RC,
4070                                  bool isStackAligned,
4071                                  const X86Subtarget &STI) {
4072   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
4073 }
4074
4075 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
4076                                        MachineBasicBlock::iterator MI,
4077                                        unsigned SrcReg, bool isKill, int FrameIdx,
4078                                        const TargetRegisterClass *RC,
4079                                        const TargetRegisterInfo *TRI) const {
4080   const MachineFunction &MF = *MBB.getParent();
4081   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
4082          "Stack slot too small for store");
4083   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4084   bool isAligned =
4085       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4086       RI.canRealignStack(MF);
4087   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4088   DebugLoc DL = MBB.findDebugLoc(MI);
4089   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
4090     .addReg(SrcReg, getKillRegState(isKill));
4091 }
4092
4093 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
4094                                   bool isKill,
4095                                   SmallVectorImpl<MachineOperand> &Addr,
4096                                   const TargetRegisterClass *RC,
4097                                   MachineInstr::mmo_iterator MMOBegin,
4098                                   MachineInstr::mmo_iterator MMOEnd,
4099                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
4100   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4101   bool isAligned = MMOBegin != MMOEnd &&
4102                    (*MMOBegin)->getAlignment() >= Alignment;
4103   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4104   DebugLoc DL;
4105   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
4106   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4107     MIB.addOperand(Addr[i]);
4108   MIB.addReg(SrcReg, getKillRegState(isKill));
4109   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4110   NewMIs.push_back(MIB);
4111 }
4112
4113
4114 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
4115                                         MachineBasicBlock::iterator MI,
4116                                         unsigned DestReg, int FrameIdx,
4117                                         const TargetRegisterClass *RC,
4118                                         const TargetRegisterInfo *TRI) const {
4119   const MachineFunction &MF = *MBB.getParent();
4120   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4121   bool isAligned =
4122       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4123       RI.canRealignStack(MF);
4124   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4125   DebugLoc DL = MBB.findDebugLoc(MI);
4126   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
4127 }
4128
4129 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
4130                                  SmallVectorImpl<MachineOperand> &Addr,
4131                                  const TargetRegisterClass *RC,
4132                                  MachineInstr::mmo_iterator MMOBegin,
4133                                  MachineInstr::mmo_iterator MMOEnd,
4134                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
4135   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4136   bool isAligned = MMOBegin != MMOEnd &&
4137                    (*MMOBegin)->getAlignment() >= Alignment;
4138   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4139   DebugLoc DL;
4140   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
4141   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4142     MIB.addOperand(Addr[i]);
4143   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4144   NewMIs.push_back(MIB);
4145 }
4146
4147 bool X86InstrInfo::
4148 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
4149                int &CmpMask, int &CmpValue) const {
4150   switch (MI->getOpcode()) {
4151   default: break;
4152   case X86::CMP64ri32:
4153   case X86::CMP64ri8:
4154   case X86::CMP32ri:
4155   case X86::CMP32ri8:
4156   case X86::CMP16ri:
4157   case X86::CMP16ri8:
4158   case X86::CMP8ri:
4159     SrcReg = MI->getOperand(0).getReg();
4160     SrcReg2 = 0;
4161     CmpMask = ~0;
4162     CmpValue = MI->getOperand(1).getImm();
4163     return true;
4164   // A SUB can be used to perform comparison.
4165   case X86::SUB64rm:
4166   case X86::SUB32rm:
4167   case X86::SUB16rm:
4168   case X86::SUB8rm:
4169     SrcReg = MI->getOperand(1).getReg();
4170     SrcReg2 = 0;
4171     CmpMask = ~0;
4172     CmpValue = 0;
4173     return true;
4174   case X86::SUB64rr:
4175   case X86::SUB32rr:
4176   case X86::SUB16rr:
4177   case X86::SUB8rr:
4178     SrcReg = MI->getOperand(1).getReg();
4179     SrcReg2 = MI->getOperand(2).getReg();
4180     CmpMask = ~0;
4181     CmpValue = 0;
4182     return true;
4183   case X86::SUB64ri32:
4184   case X86::SUB64ri8:
4185   case X86::SUB32ri:
4186   case X86::SUB32ri8:
4187   case X86::SUB16ri:
4188   case X86::SUB16ri8:
4189   case X86::SUB8ri:
4190     SrcReg = MI->getOperand(1).getReg();
4191     SrcReg2 = 0;
4192     CmpMask = ~0;
4193     CmpValue = MI->getOperand(2).getImm();
4194     return true;
4195   case X86::CMP64rr:
4196   case X86::CMP32rr:
4197   case X86::CMP16rr:
4198   case X86::CMP8rr:
4199     SrcReg = MI->getOperand(0).getReg();
4200     SrcReg2 = MI->getOperand(1).getReg();
4201     CmpMask = ~0;
4202     CmpValue = 0;
4203     return true;
4204   case X86::TEST8rr:
4205   case X86::TEST16rr:
4206   case X86::TEST32rr:
4207   case X86::TEST64rr:
4208     SrcReg = MI->getOperand(0).getReg();
4209     if (MI->getOperand(1).getReg() != SrcReg) return false;
4210     // Compare against zero.
4211     SrcReg2 = 0;
4212     CmpMask = ~0;
4213     CmpValue = 0;
4214     return true;
4215   }
4216   return false;
4217 }
4218
4219 /// Check whether the first instruction, whose only
4220 /// purpose is to update flags, can be made redundant.
4221 /// CMPrr can be made redundant by SUBrr if the operands are the same.
4222 /// This function can be extended later on.
4223 /// SrcReg, SrcRegs: register operands for FlagI.
4224 /// ImmValue: immediate for FlagI if it takes an immediate.
4225 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
4226                                         unsigned SrcReg2, int ImmValue,
4227                                         MachineInstr *OI) {
4228   if (((FlagI->getOpcode() == X86::CMP64rr &&
4229         OI->getOpcode() == X86::SUB64rr) ||
4230        (FlagI->getOpcode() == X86::CMP32rr &&
4231         OI->getOpcode() == X86::SUB32rr)||
4232        (FlagI->getOpcode() == X86::CMP16rr &&
4233         OI->getOpcode() == X86::SUB16rr)||
4234        (FlagI->getOpcode() == X86::CMP8rr &&
4235         OI->getOpcode() == X86::SUB8rr)) &&
4236       ((OI->getOperand(1).getReg() == SrcReg &&
4237         OI->getOperand(2).getReg() == SrcReg2) ||
4238        (OI->getOperand(1).getReg() == SrcReg2 &&
4239         OI->getOperand(2).getReg() == SrcReg)))
4240     return true;
4241
4242   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
4243         OI->getOpcode() == X86::SUB64ri32) ||
4244        (FlagI->getOpcode() == X86::CMP64ri8 &&
4245         OI->getOpcode() == X86::SUB64ri8) ||
4246        (FlagI->getOpcode() == X86::CMP32ri &&
4247         OI->getOpcode() == X86::SUB32ri) ||
4248        (FlagI->getOpcode() == X86::CMP32ri8 &&
4249         OI->getOpcode() == X86::SUB32ri8) ||
4250        (FlagI->getOpcode() == X86::CMP16ri &&
4251         OI->getOpcode() == X86::SUB16ri) ||
4252        (FlagI->getOpcode() == X86::CMP16ri8 &&
4253         OI->getOpcode() == X86::SUB16ri8) ||
4254        (FlagI->getOpcode() == X86::CMP8ri &&
4255         OI->getOpcode() == X86::SUB8ri)) &&
4256       OI->getOperand(1).getReg() == SrcReg &&
4257       OI->getOperand(2).getImm() == ImmValue)
4258     return true;
4259   return false;
4260 }
4261
4262 /// Check whether the definition can be converted
4263 /// to remove a comparison against zero.
4264 inline static bool isDefConvertible(MachineInstr *MI) {
4265   switch (MI->getOpcode()) {
4266   default: return false;
4267
4268   // The shift instructions only modify ZF if their shift count is non-zero.
4269   // N.B.: The processor truncates the shift count depending on the encoding.
4270   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
4271   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
4272      return getTruncatedShiftCount(MI, 2) != 0;
4273
4274   // Some left shift instructions can be turned into LEA instructions but only
4275   // if their flags aren't used. Avoid transforming such instructions.
4276   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
4277     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
4278     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
4279     return ShAmt != 0;
4280   }
4281
4282   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
4283   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
4284      return getTruncatedShiftCount(MI, 3) != 0;
4285
4286   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
4287   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
4288   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
4289   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
4290   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
4291   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
4292   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
4293   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
4294   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
4295   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
4296   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
4297   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
4298   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
4299   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
4300   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
4301   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
4302   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
4303   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
4304   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
4305   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
4306   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
4307   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
4308   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
4309   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
4310   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
4311   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
4312   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
4313   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
4314   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
4315   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
4316   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
4317   case X86::ADC32ri:   case X86::ADC32ri8:
4318   case X86::ADC32rr:   case X86::ADC64ri32:
4319   case X86::ADC64ri8:  case X86::ADC64rr:
4320   case X86::SBB32ri:   case X86::SBB32ri8:
4321   case X86::SBB32rr:   case X86::SBB64ri32:
4322   case X86::SBB64ri8:  case X86::SBB64rr:
4323   case X86::ANDN32rr:  case X86::ANDN32rm:
4324   case X86::ANDN64rr:  case X86::ANDN64rm:
4325   case X86::BEXTR32rr: case X86::BEXTR64rr:
4326   case X86::BEXTR32rm: case X86::BEXTR64rm:
4327   case X86::BLSI32rr:  case X86::BLSI32rm:
4328   case X86::BLSI64rr:  case X86::BLSI64rm:
4329   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
4330   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
4331   case X86::BLSR32rr:  case X86::BLSR32rm:
4332   case X86::BLSR64rr:  case X86::BLSR64rm:
4333   case X86::BZHI32rr:  case X86::BZHI32rm:
4334   case X86::BZHI64rr:  case X86::BZHI64rm:
4335   case X86::LZCNT16rr: case X86::LZCNT16rm:
4336   case X86::LZCNT32rr: case X86::LZCNT32rm:
4337   case X86::LZCNT64rr: case X86::LZCNT64rm:
4338   case X86::POPCNT16rr:case X86::POPCNT16rm:
4339   case X86::POPCNT32rr:case X86::POPCNT32rm:
4340   case X86::POPCNT64rr:case X86::POPCNT64rm:
4341   case X86::TZCNT16rr: case X86::TZCNT16rm:
4342   case X86::TZCNT32rr: case X86::TZCNT32rm:
4343   case X86::TZCNT64rr: case X86::TZCNT64rm:
4344     return true;
4345   }
4346 }
4347
4348 /// Check whether the use can be converted to remove a comparison against zero.
4349 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
4350   switch (MI->getOpcode()) {
4351   default: return X86::COND_INVALID;
4352   case X86::LZCNT16rr: case X86::LZCNT16rm:
4353   case X86::LZCNT32rr: case X86::LZCNT32rm:
4354   case X86::LZCNT64rr: case X86::LZCNT64rm:
4355     return X86::COND_B;
4356   case X86::POPCNT16rr:case X86::POPCNT16rm:
4357   case X86::POPCNT32rr:case X86::POPCNT32rm:
4358   case X86::POPCNT64rr:case X86::POPCNT64rm:
4359     return X86::COND_E;
4360   case X86::TZCNT16rr: case X86::TZCNT16rm:
4361   case X86::TZCNT32rr: case X86::TZCNT32rm:
4362   case X86::TZCNT64rr: case X86::TZCNT64rm:
4363     return X86::COND_B;
4364   }
4365 }
4366
4367 /// Check if there exists an earlier instruction that
4368 /// operates on the same source operands and sets flags in the same way as
4369 /// Compare; remove Compare if possible.
4370 bool X86InstrInfo::
4371 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
4372                      int CmpMask, int CmpValue,
4373                      const MachineRegisterInfo *MRI) const {
4374   // Check whether we can replace SUB with CMP.
4375   unsigned NewOpcode = 0;
4376   switch (CmpInstr->getOpcode()) {
4377   default: break;
4378   case X86::SUB64ri32:
4379   case X86::SUB64ri8:
4380   case X86::SUB32ri:
4381   case X86::SUB32ri8:
4382   case X86::SUB16ri:
4383   case X86::SUB16ri8:
4384   case X86::SUB8ri:
4385   case X86::SUB64rm:
4386   case X86::SUB32rm:
4387   case X86::SUB16rm:
4388   case X86::SUB8rm:
4389   case X86::SUB64rr:
4390   case X86::SUB32rr:
4391   case X86::SUB16rr:
4392   case X86::SUB8rr: {
4393     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
4394       return false;
4395     // There is no use of the destination register, we can replace SUB with CMP.
4396     switch (CmpInstr->getOpcode()) {
4397     default: llvm_unreachable("Unreachable!");
4398     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
4399     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
4400     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
4401     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
4402     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
4403     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
4404     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
4405     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
4406     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
4407     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
4408     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
4409     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
4410     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
4411     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
4412     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
4413     }
4414     CmpInstr->setDesc(get(NewOpcode));
4415     CmpInstr->RemoveOperand(0);
4416     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
4417     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
4418         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
4419       return false;
4420   }
4421   }
4422
4423   // Get the unique definition of SrcReg.
4424   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
4425   if (!MI) return false;
4426
4427   // CmpInstr is the first instruction of the BB.
4428   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
4429
4430   // If we are comparing against zero, check whether we can use MI to update
4431   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
4432   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
4433   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
4434     return false;
4435
4436   // If we have a use of the source register between the def and our compare
4437   // instruction we can eliminate the compare iff the use sets EFLAGS in the
4438   // right way.
4439   bool ShouldUpdateCC = false;
4440   X86::CondCode NewCC = X86::COND_INVALID;
4441   if (IsCmpZero && !isDefConvertible(MI)) {
4442     // Scan forward from the use until we hit the use we're looking for or the
4443     // compare instruction.
4444     for (MachineBasicBlock::iterator J = MI;; ++J) {
4445       // Do we have a convertible instruction?
4446       NewCC = isUseDefConvertible(J);
4447       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
4448           J->getOperand(1).getReg() == SrcReg) {
4449         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
4450         ShouldUpdateCC = true; // Update CC later on.
4451         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
4452         // with the new def.
4453         MI = Def = J;
4454         break;
4455       }
4456
4457       if (J == I)
4458         return false;
4459     }
4460   }
4461
4462   // We are searching for an earlier instruction that can make CmpInstr
4463   // redundant and that instruction will be saved in Sub.
4464   MachineInstr *Sub = nullptr;
4465   const TargetRegisterInfo *TRI = &getRegisterInfo();
4466
4467   // We iterate backward, starting from the instruction before CmpInstr and
4468   // stop when reaching the definition of a source register or done with the BB.
4469   // RI points to the instruction before CmpInstr.
4470   // If the definition is in this basic block, RE points to the definition;
4471   // otherwise, RE is the rend of the basic block.
4472   MachineBasicBlock::reverse_iterator
4473       RI = MachineBasicBlock::reverse_iterator(I),
4474       RE = CmpInstr->getParent() == MI->getParent() ?
4475            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4476            CmpInstr->getParent()->rend();
4477   MachineInstr *Movr0Inst = nullptr;
4478   for (; RI != RE; ++RI) {
4479     MachineInstr *Instr = &*RI;
4480     // Check whether CmpInstr can be made redundant by the current instruction.
4481     if (!IsCmpZero &&
4482         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4483       Sub = Instr;
4484       break;
4485     }
4486
4487     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4488         Instr->readsRegister(X86::EFLAGS, TRI)) {
4489       // This instruction modifies or uses EFLAGS.
4490
4491       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4492       // They are safe to move up, if the definition to EFLAGS is dead and
4493       // earlier instructions do not read or write EFLAGS.
4494       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4495           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4496         Movr0Inst = Instr;
4497         continue;
4498       }
4499
4500       // We can't remove CmpInstr.
4501       return false;
4502     }
4503   }
4504
4505   // Return false if no candidates exist.
4506   if (!IsCmpZero && !Sub)
4507     return false;
4508
4509   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4510                     Sub->getOperand(2).getReg() == SrcReg);
4511
4512   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4513   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4514   // If we are done with the basic block, we need to check whether EFLAGS is
4515   // live-out.
4516   bool IsSafe = false;
4517   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4518   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4519   for (++I; I != E; ++I) {
4520     const MachineInstr &Instr = *I;
4521     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4522     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4523     // We should check the usage if this instruction uses and updates EFLAGS.
4524     if (!UseEFLAGS && ModifyEFLAGS) {
4525       // It is safe to remove CmpInstr if EFLAGS is updated again.
4526       IsSafe = true;
4527       break;
4528     }
4529     if (!UseEFLAGS && !ModifyEFLAGS)
4530       continue;
4531
4532     // EFLAGS is used by this instruction.
4533     X86::CondCode OldCC = X86::COND_INVALID;
4534     bool OpcIsSET = false;
4535     if (IsCmpZero || IsSwapped) {
4536       // We decode the condition code from opcode.
4537       if (Instr.isBranch())
4538         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4539       else {
4540         OldCC = getCondFromSETOpc(Instr.getOpcode());
4541         if (OldCC != X86::COND_INVALID)
4542           OpcIsSET = true;
4543         else
4544           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4545       }
4546       if (OldCC == X86::COND_INVALID) return false;
4547     }
4548     if (IsCmpZero) {
4549       switch (OldCC) {
4550       default: break;
4551       case X86::COND_A: case X86::COND_AE:
4552       case X86::COND_B: case X86::COND_BE:
4553       case X86::COND_G: case X86::COND_GE:
4554       case X86::COND_L: case X86::COND_LE:
4555       case X86::COND_O: case X86::COND_NO:
4556         // CF and OF are used, we can't perform this optimization.
4557         return false;
4558       }
4559
4560       // If we're updating the condition code check if we have to reverse the
4561       // condition.
4562       if (ShouldUpdateCC)
4563         switch (OldCC) {
4564         default:
4565           return false;
4566         case X86::COND_E:
4567           break;
4568         case X86::COND_NE:
4569           NewCC = GetOppositeBranchCondition(NewCC);
4570           break;
4571         }
4572     } else if (IsSwapped) {
4573       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4574       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4575       // We swap the condition code and synthesize the new opcode.
4576       NewCC = getSwappedCondition(OldCC);
4577       if (NewCC == X86::COND_INVALID) return false;
4578     }
4579
4580     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4581       // Synthesize the new opcode.
4582       bool HasMemoryOperand = Instr.hasOneMemOperand();
4583       unsigned NewOpc;
4584       if (Instr.isBranch())
4585         NewOpc = GetCondBranchFromCond(NewCC);
4586       else if(OpcIsSET)
4587         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4588       else {
4589         unsigned DstReg = Instr.getOperand(0).getReg();
4590         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4591                                  HasMemoryOperand);
4592       }
4593
4594       // Push the MachineInstr to OpsToUpdate.
4595       // If it is safe to remove CmpInstr, the condition code of these
4596       // instructions will be modified.
4597       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4598     }
4599     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4600       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4601       IsSafe = true;
4602       break;
4603     }
4604   }
4605
4606   // If EFLAGS is not killed nor re-defined, we should check whether it is
4607   // live-out. If it is live-out, do not optimize.
4608   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4609     MachineBasicBlock *MBB = CmpInstr->getParent();
4610     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4611              SE = MBB->succ_end(); SI != SE; ++SI)
4612       if ((*SI)->isLiveIn(X86::EFLAGS))
4613         return false;
4614   }
4615
4616   // The instruction to be updated is either Sub or MI.
4617   Sub = IsCmpZero ? MI : Sub;
4618   // Move Movr0Inst to the appropriate place before Sub.
4619   if (Movr0Inst) {
4620     // Look backwards until we find a def that doesn't use the current EFLAGS.
4621     Def = Sub;
4622     MachineBasicBlock::reverse_iterator
4623       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4624                 InsertE = Sub->getParent()->rend();
4625     for (; InsertI != InsertE; ++InsertI) {
4626       MachineInstr *Instr = &*InsertI;
4627       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4628           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4629         Sub->getParent()->remove(Movr0Inst);
4630         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4631                                    Movr0Inst);
4632         break;
4633       }
4634     }
4635     if (InsertI == InsertE)
4636       return false;
4637   }
4638
4639   // Make sure Sub instruction defines EFLAGS and mark the def live.
4640   unsigned i = 0, e = Sub->getNumOperands();
4641   for (; i != e; ++i) {
4642     MachineOperand &MO = Sub->getOperand(i);
4643     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4644       MO.setIsDead(false);
4645       break;
4646     }
4647   }
4648   assert(i != e && "Unable to locate a def EFLAGS operand");
4649
4650   CmpInstr->eraseFromParent();
4651
4652   // Modify the condition code of instructions in OpsToUpdate.
4653   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4654     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4655   return true;
4656 }
4657
4658 /// Try to remove the load by folding it to a register
4659 /// operand at the use. We fold the load instructions if load defines a virtual
4660 /// register, the virtual register is used once in the same BB, and the
4661 /// instructions in-between do not load or store, and have no side effects.
4662 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4663                                               const MachineRegisterInfo *MRI,
4664                                               unsigned &FoldAsLoadDefReg,
4665                                               MachineInstr *&DefMI) const {
4666   if (FoldAsLoadDefReg == 0)
4667     return nullptr;
4668   // To be conservative, if there exists another load, clear the load candidate.
4669   if (MI->mayLoad()) {
4670     FoldAsLoadDefReg = 0;
4671     return nullptr;
4672   }
4673
4674   // Check whether we can move DefMI here.
4675   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4676   assert(DefMI);
4677   bool SawStore = false;
4678   if (!DefMI->isSafeToMove(nullptr, SawStore))
4679     return nullptr;
4680
4681   // Collect information about virtual register operands of MI.
4682   unsigned SrcOperandId = 0;
4683   bool FoundSrcOperand = false;
4684   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4685     MachineOperand &MO = MI->getOperand(i);
4686     if (!MO.isReg())
4687       continue;
4688     unsigned Reg = MO.getReg();
4689     if (Reg != FoldAsLoadDefReg)
4690       continue;
4691     // Do not fold if we have a subreg use or a def or multiple uses.
4692     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4693       return nullptr;
4694
4695     SrcOperandId = i;
4696     FoundSrcOperand = true;
4697   }
4698   if (!FoundSrcOperand)
4699     return nullptr;
4700
4701   // Check whether we can fold the def into SrcOperandId.
4702   MachineInstr *FoldMI = foldMemoryOperand(MI, SrcOperandId, DefMI);
4703   if (FoldMI) {
4704     FoldAsLoadDefReg = 0;
4705     return FoldMI;
4706   }
4707
4708   return nullptr;
4709 }
4710
4711 /// Expand a single-def pseudo instruction to a two-addr
4712 /// instruction with two undef reads of the register being defined.
4713 /// This is used for mapping:
4714 ///   %xmm4 = V_SET0
4715 /// to:
4716 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4717 ///
4718 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4719                              const MCInstrDesc &Desc) {
4720   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4721   unsigned Reg = MIB->getOperand(0).getReg();
4722   MIB->setDesc(Desc);
4723
4724   // MachineInstr::addOperand() will insert explicit operands before any
4725   // implicit operands.
4726   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4727   // But we don't trust that.
4728   assert(MIB->getOperand(1).getReg() == Reg &&
4729          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4730   return true;
4731 }
4732
4733 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4734 // code sequence is needed for other targets.
4735 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4736                                  const TargetInstrInfo &TII) {
4737   MachineBasicBlock &MBB = *MIB->getParent();
4738   DebugLoc DL = MIB->getDebugLoc();
4739   unsigned Reg = MIB->getOperand(0).getReg();
4740   const GlobalValue *GV =
4741       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4742   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4743   MachineMemOperand *MMO = MBB.getParent()->
4744       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4745   MachineBasicBlock::iterator I = MIB.getInstr();
4746
4747   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4748       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4749       .addMemOperand(MMO);
4750   MIB->setDebugLoc(DL);
4751   MIB->setDesc(TII.get(X86::MOV64rm));
4752   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4753 }
4754
4755 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4756   bool HasAVX = Subtarget.hasAVX();
4757   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4758   switch (MI->getOpcode()) {
4759   case X86::MOV32r0:
4760     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4761   case X86::SETB_C8r:
4762     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4763   case X86::SETB_C16r:
4764     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4765   case X86::SETB_C32r:
4766     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4767   case X86::SETB_C64r:
4768     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4769   case X86::V_SET0:
4770   case X86::FsFLD0SS:
4771   case X86::FsFLD0SD:
4772     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4773   case X86::AVX_SET0:
4774     assert(HasAVX && "AVX not supported");
4775     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4776   case X86::AVX512_512_SET0:
4777     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4778   case X86::V_SETALLONES:
4779     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4780   case X86::AVX2_SETALLONES:
4781     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4782   case X86::TEST8ri_NOREX:
4783     MI->setDesc(get(X86::TEST8ri));
4784     return true;
4785   case X86::KSET0B:
4786   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4787   case X86::KSET1B:
4788   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4789   case TargetOpcode::LOAD_STACK_GUARD:
4790     expandLoadStackGuard(MIB, *this);
4791     return true;
4792   }
4793   return false;
4794 }
4795
4796 static void addOperands(MachineInstrBuilder &MIB, ArrayRef<MachineOperand> MOs) {
4797   unsigned NumAddrOps = MOs.size();
4798   for (unsigned i = 0; i != NumAddrOps; ++i)
4799     MIB.addOperand(MOs[i]);
4800   if (NumAddrOps < 4) // FrameIndex only
4801     addOffset(MIB, 0);
4802 }
4803
4804 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4805                                      ArrayRef<MachineOperand> MOs,
4806                                      MachineBasicBlock::iterator InsertPt,
4807                                      MachineInstr *MI,
4808                                      const TargetInstrInfo &TII) {
4809   // Create the base instruction with the memory operand as the first part.
4810   // Omit the implicit operands, something BuildMI can't do.
4811   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4812                                               MI->getDebugLoc(), true);
4813   MachineInstrBuilder MIB(MF, NewMI);
4814   addOperands(MIB, MOs);
4815
4816   // Loop over the rest of the ri operands, converting them over.
4817   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4818   for (unsigned i = 0; i != NumOps; ++i) {
4819     MachineOperand &MO = MI->getOperand(i+2);
4820     MIB.addOperand(MO);
4821   }
4822   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4823     MachineOperand &MO = MI->getOperand(i);
4824     MIB.addOperand(MO);
4825   }
4826
4827   MachineBasicBlock *MBB = InsertPt->getParent();
4828   MBB->insert(InsertPt, NewMI);
4829
4830   return MIB;
4831 }
4832
4833 static MachineInstr *FuseInst(MachineFunction &MF, unsigned Opcode,
4834                               unsigned OpNo, ArrayRef<MachineOperand> MOs,
4835                               MachineBasicBlock::iterator InsertPt,
4836                               MachineInstr *MI, const TargetInstrInfo &TII) {
4837   // Omit the implicit operands, something BuildMI can't do.
4838   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4839                                               MI->getDebugLoc(), true);
4840   MachineInstrBuilder MIB(MF, NewMI);
4841
4842   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4843     MachineOperand &MO = MI->getOperand(i);
4844     if (i == OpNo) {
4845       assert(MO.isReg() && "Expected to fold into reg operand!");
4846       addOperands(MIB, MOs);
4847     } else {
4848       MIB.addOperand(MO);
4849     }
4850   }
4851
4852   MachineBasicBlock *MBB = InsertPt->getParent();
4853   MBB->insert(InsertPt, NewMI);
4854
4855   return MIB;
4856 }
4857
4858 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4859                                 ArrayRef<MachineOperand> MOs,
4860                                 MachineBasicBlock::iterator InsertPt,
4861                                 MachineInstr *MI) {
4862   MachineInstrBuilder MIB = BuildMI(*InsertPt->getParent(), InsertPt,
4863                                     MI->getDebugLoc(), TII.get(Opcode));
4864   addOperands(MIB, MOs);
4865   return MIB.addImm(0);
4866 }
4867
4868 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
4869     MachineFunction &MF, MachineInstr *MI, unsigned OpNum,
4870     ArrayRef<MachineOperand> MOs, MachineBasicBlock::iterator InsertPt,
4871     unsigned Size, unsigned Align, bool AllowCommute) const {
4872   const DenseMap<unsigned,
4873                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4874   bool isCallRegIndirect = Subtarget.callRegIndirect();
4875   bool isTwoAddrFold = false;
4876
4877   // For CPUs that favor the register form of a call,
4878   // do not fold loads into calls.
4879   if (isCallRegIndirect &&
4880     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r))
4881     return nullptr;
4882
4883   unsigned NumOps = MI->getDesc().getNumOperands();
4884   bool isTwoAddr = NumOps > 1 &&
4885     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4886
4887   // FIXME: AsmPrinter doesn't know how to handle
4888   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4889   if (MI->getOpcode() == X86::ADD32ri &&
4890       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4891     return nullptr;
4892
4893   MachineInstr *NewMI = nullptr;
4894   // Folding a memory location into the two-address part of a two-address
4895   // instruction is different than folding it other places.  It requires
4896   // replacing the *two* registers with the memory location.
4897   if (isTwoAddr && NumOps >= 2 && OpNum < 2 &&
4898       MI->getOperand(0).isReg() &&
4899       MI->getOperand(1).isReg() &&
4900       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4901     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4902     isTwoAddrFold = true;
4903   } else if (OpNum == 0) {
4904     if (MI->getOpcode() == X86::MOV32r0) {
4905       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, InsertPt, MI);
4906       if (NewMI)
4907         return NewMI;
4908     }
4909
4910     OpcodeTablePtr = &RegOp2MemOpTable0;
4911   } else if (OpNum == 1) {
4912     OpcodeTablePtr = &RegOp2MemOpTable1;
4913   } else if (OpNum == 2) {
4914     OpcodeTablePtr = &RegOp2MemOpTable2;
4915   } else if (OpNum == 3) {
4916     OpcodeTablePtr = &RegOp2MemOpTable3;
4917   } else if (OpNum == 4) {
4918     OpcodeTablePtr = &RegOp2MemOpTable4;
4919   }
4920
4921   // If table selected...
4922   if (OpcodeTablePtr) {
4923     // Find the Opcode to fuse
4924     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4925       OpcodeTablePtr->find(MI->getOpcode());
4926     if (I != OpcodeTablePtr->end()) {
4927       unsigned Opcode = I->second.first;
4928       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4929       if (Align < MinAlign)
4930         return nullptr;
4931       bool NarrowToMOV32rm = false;
4932       if (Size) {
4933         unsigned RCSize = getRegClass(MI->getDesc(), OpNum, &RI, MF)->getSize();
4934         if (Size < RCSize) {
4935           // Check if it's safe to fold the load. If the size of the object is
4936           // narrower than the load width, then it's not.
4937           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4938             return nullptr;
4939           // If this is a 64-bit load, but the spill slot is 32, then we can do
4940           // a 32-bit load which is implicitly zero-extended. This likely is
4941           // due to live interval analysis remat'ing a load from stack slot.
4942           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4943             return nullptr;
4944           Opcode = X86::MOV32rm;
4945           NarrowToMOV32rm = true;
4946         }
4947       }
4948
4949       if (isTwoAddrFold)
4950         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, InsertPt, MI, *this);
4951       else
4952         NewMI = FuseInst(MF, Opcode, OpNum, MOs, InsertPt, MI, *this);
4953
4954       if (NarrowToMOV32rm) {
4955         // If this is the special case where we use a MOV32rm to load a 32-bit
4956         // value and zero-extend the top bits. Change the destination register
4957         // to a 32-bit one.
4958         unsigned DstReg = NewMI->getOperand(0).getReg();
4959         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4960           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4961         else
4962           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4963       }
4964       return NewMI;
4965     }
4966   }
4967
4968   // If the instruction and target operand are commutable, commute the
4969   // instruction and try again.
4970   if (AllowCommute) {
4971     unsigned OriginalOpIdx = OpNum, CommuteOpIdx1, CommuteOpIdx2;
4972     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4973       bool HasDef = MI->getDesc().getNumDefs();
4974       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4975       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4976       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4977       bool Tied0 =
4978           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4979       bool Tied1 =
4980           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4981
4982       // If either of the commutable operands are tied to the destination
4983       // then we can not commute + fold.
4984       if ((HasDef && Reg0 == Reg1 && Tied0) ||
4985           (HasDef && Reg0 == Reg2 && Tied1))
4986         return nullptr;
4987
4988       if ((CommuteOpIdx1 == OriginalOpIdx) ||
4989           (CommuteOpIdx2 == OriginalOpIdx)) {
4990         MachineInstr *CommutedMI = commuteInstruction(MI, false);
4991         if (!CommutedMI) {
4992           // Unable to commute.
4993           return nullptr;
4994         }
4995         if (CommutedMI != MI) {
4996           // New instruction. We can't fold from this.
4997           CommutedMI->eraseFromParent();
4998           return nullptr;
4999         }
5000
5001         // Attempt to fold with the commuted version of the instruction.
5002         unsigned CommuteOp =
5003             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
5004         NewMI =
5005             foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, InsertPt, Size, Align,
5006                                   /*AllowCommute=*/false);
5007         if (NewMI)
5008           return NewMI;
5009
5010         // Folding failed again - undo the commute before returning.
5011         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
5012         if (!UncommutedMI) {
5013           // Unable to commute.
5014           return nullptr;
5015         }
5016         if (UncommutedMI != MI) {
5017           // New instruction. It doesn't need to be kept.
5018           UncommutedMI->eraseFromParent();
5019           return nullptr;
5020         }
5021
5022         // Return here to prevent duplicate fuse failure report.
5023         return nullptr;
5024       }
5025     }
5026   }
5027
5028   // No fusion
5029   if (PrintFailedFusing && !MI->isCopy())
5030     dbgs() << "We failed to fuse operand " << OpNum << " in " << *MI;
5031   return nullptr;
5032 }
5033
5034 /// Return true for all instructions that only update
5035 /// the first 32 or 64-bits of the destination register and leave the rest
5036 /// unmodified. This can be used to avoid folding loads if the instructions
5037 /// only update part of the destination register, and the non-updated part is
5038 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
5039 /// instructions breaks the partial register dependency and it can improve
5040 /// performance. e.g.:
5041 ///
5042 ///   movss (%rdi), %xmm0
5043 ///   cvtss2sd %xmm0, %xmm0
5044 ///
5045 /// Instead of
5046 ///   cvtss2sd (%rdi), %xmm0
5047 ///
5048 /// FIXME: This should be turned into a TSFlags.
5049 ///
5050 static bool hasPartialRegUpdate(unsigned Opcode) {
5051   switch (Opcode) {
5052   case X86::CVTSI2SSrr:
5053   case X86::CVTSI2SSrm:
5054   case X86::CVTSI2SS64rr:
5055   case X86::CVTSI2SS64rm:
5056   case X86::CVTSI2SDrr:
5057   case X86::CVTSI2SDrm:
5058   case X86::CVTSI2SD64rr:
5059   case X86::CVTSI2SD64rm:
5060   case X86::CVTSD2SSrr:
5061   case X86::CVTSD2SSrm:
5062   case X86::Int_CVTSD2SSrr:
5063   case X86::Int_CVTSD2SSrm:
5064   case X86::CVTSS2SDrr:
5065   case X86::CVTSS2SDrm:
5066   case X86::Int_CVTSS2SDrr:
5067   case X86::Int_CVTSS2SDrm:
5068   case X86::RCPSSr:
5069   case X86::RCPSSm:
5070   case X86::RCPSSr_Int:
5071   case X86::RCPSSm_Int:
5072   case X86::ROUNDSDr:
5073   case X86::ROUNDSDm:
5074   case X86::ROUNDSDr_Int:
5075   case X86::ROUNDSSr:
5076   case X86::ROUNDSSm:
5077   case X86::ROUNDSSr_Int:
5078   case X86::RSQRTSSr:
5079   case X86::RSQRTSSm:
5080   case X86::RSQRTSSr_Int:
5081   case X86::RSQRTSSm_Int:
5082   case X86::SQRTSSr:
5083   case X86::SQRTSSm:
5084   case X86::SQRTSSr_Int:
5085   case X86::SQRTSSm_Int:
5086   case X86::SQRTSDr:
5087   case X86::SQRTSDm:
5088   case X86::SQRTSDr_Int:
5089   case X86::SQRTSDm_Int:
5090     return true;
5091   }
5092
5093   return false;
5094 }
5095
5096 /// Inform the ExeDepsFix pass how many idle
5097 /// instructions we would like before a partial register update.
5098 unsigned X86InstrInfo::
5099 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
5100                              const TargetRegisterInfo *TRI) const {
5101   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
5102     return 0;
5103
5104   // If MI is marked as reading Reg, the partial register update is wanted.
5105   const MachineOperand &MO = MI->getOperand(0);
5106   unsigned Reg = MO.getReg();
5107   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
5108     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
5109       return 0;
5110   } else {
5111     if (MI->readsRegister(Reg, TRI))
5112       return 0;
5113   }
5114
5115   // If any of the preceding 16 instructions are reading Reg, insert a
5116   // dependency breaking instruction.  The magic number is based on a few
5117   // Nehalem experiments.
5118   return 16;
5119 }
5120
5121 // Return true for any instruction the copies the high bits of the first source
5122 // operand into the unused high bits of the destination operand.
5123 static bool hasUndefRegUpdate(unsigned Opcode) {
5124   switch (Opcode) {
5125   case X86::VCVTSI2SSrr:
5126   case X86::VCVTSI2SSrm:
5127   case X86::Int_VCVTSI2SSrr:
5128   case X86::Int_VCVTSI2SSrm:
5129   case X86::VCVTSI2SS64rr:
5130   case X86::VCVTSI2SS64rm:
5131   case X86::Int_VCVTSI2SS64rr:
5132   case X86::Int_VCVTSI2SS64rm:
5133   case X86::VCVTSI2SDrr:
5134   case X86::VCVTSI2SDrm:
5135   case X86::Int_VCVTSI2SDrr:
5136   case X86::Int_VCVTSI2SDrm:
5137   case X86::VCVTSI2SD64rr:
5138   case X86::VCVTSI2SD64rm:
5139   case X86::Int_VCVTSI2SD64rr:
5140   case X86::Int_VCVTSI2SD64rm:
5141   case X86::VCVTSD2SSrr:
5142   case X86::VCVTSD2SSrm:
5143   case X86::Int_VCVTSD2SSrr:
5144   case X86::Int_VCVTSD2SSrm:
5145   case X86::VCVTSS2SDrr:
5146   case X86::VCVTSS2SDrm:
5147   case X86::Int_VCVTSS2SDrr:
5148   case X86::Int_VCVTSS2SDrm:
5149   case X86::VRCPSSr:
5150   case X86::VRCPSSm:
5151   case X86::VRCPSSm_Int:
5152   case X86::VROUNDSDr:
5153   case X86::VROUNDSDm:
5154   case X86::VROUNDSDr_Int:
5155   case X86::VROUNDSSr:
5156   case X86::VROUNDSSm:
5157   case X86::VROUNDSSr_Int:
5158   case X86::VRSQRTSSr:
5159   case X86::VRSQRTSSm:
5160   case X86::VRSQRTSSm_Int:
5161   case X86::VSQRTSSr:
5162   case X86::VSQRTSSm:
5163   case X86::VSQRTSSm_Int:
5164   case X86::VSQRTSDr:
5165   case X86::VSQRTSDm:
5166   case X86::VSQRTSDm_Int:
5167     // AVX-512
5168   case X86::VCVTSD2SSZrr:
5169   case X86::VCVTSD2SSZrm:
5170   case X86::VCVTSS2SDZrr:
5171   case X86::VCVTSS2SDZrm:
5172     return true;
5173   }
5174
5175   return false;
5176 }
5177
5178 /// Inform the ExeDepsFix pass how many idle instructions we would like before
5179 /// certain undef register reads.
5180 ///
5181 /// This catches the VCVTSI2SD family of instructions:
5182 ///
5183 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
5184 ///
5185 /// We should to be careful *not* to catch VXOR idioms which are presumably
5186 /// handled specially in the pipeline:
5187 ///
5188 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
5189 ///
5190 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
5191 /// high bits that are passed-through are not live.
5192 unsigned X86InstrInfo::
5193 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
5194                      const TargetRegisterInfo *TRI) const {
5195   if (!hasUndefRegUpdate(MI->getOpcode()))
5196     return 0;
5197
5198   // Set the OpNum parameter to the first source operand.
5199   OpNum = 1;
5200
5201   const MachineOperand &MO = MI->getOperand(OpNum);
5202   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
5203     // Use the same magic number as getPartialRegUpdateClearance.
5204     return 16;
5205   }
5206   return 0;
5207 }
5208
5209 void X86InstrInfo::
5210 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
5211                           const TargetRegisterInfo *TRI) const {
5212   unsigned Reg = MI->getOperand(OpNum).getReg();
5213   // If MI kills this register, the false dependence is already broken.
5214   if (MI->killsRegister(Reg, TRI))
5215     return;
5216   if (X86::VR128RegClass.contains(Reg)) {
5217     // These instructions are all floating point domain, so xorps is the best
5218     // choice.
5219     bool HasAVX = Subtarget.hasAVX();
5220     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
5221     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
5222       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
5223   } else if (X86::VR256RegClass.contains(Reg)) {
5224     // Use vxorps to clear the full ymm register.
5225     // It wants to read and write the xmm sub-register.
5226     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
5227     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
5228       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
5229       .addReg(Reg, RegState::ImplicitDefine);
5230   } else
5231     return;
5232   MI->addRegisterKilled(Reg, TRI, true);
5233 }
5234
5235 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5236     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5237     MachineBasicBlock::iterator InsertPt, int FrameIndex) const {
5238   // Check switch flag
5239   if (NoFusing) return nullptr;
5240
5241   // Unless optimizing for size, don't fold to avoid partial
5242   // register update stalls
5243   if (!MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize) &&
5244       hasPartialRegUpdate(MI->getOpcode()))
5245     return nullptr;
5246
5247   const MachineFrameInfo *MFI = MF.getFrameInfo();
5248   unsigned Size = MFI->getObjectSize(FrameIndex);
5249   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
5250   // If the function stack isn't realigned we don't want to fold instructions
5251   // that need increased alignment.
5252   if (!RI.needsStackRealignment(MF))
5253     Alignment =
5254         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
5255   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5256     unsigned NewOpc = 0;
5257     unsigned RCSize = 0;
5258     switch (MI->getOpcode()) {
5259     default: return nullptr;
5260     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
5261     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
5262     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
5263     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
5264     }
5265     // Check if it's safe to fold the load. If the size of the object is
5266     // narrower than the load width, then it's not.
5267     if (Size < RCSize)
5268       return nullptr;
5269     // Change to CMPXXri r, 0 first.
5270     MI->setDesc(get(NewOpc));
5271     MI->getOperand(1).ChangeToImmediate(0);
5272   } else if (Ops.size() != 1)
5273     return nullptr;
5274
5275   return foldMemoryOperandImpl(MF, MI, Ops[0],
5276                                MachineOperand::CreateFI(FrameIndex), InsertPt,
5277                                Size, Alignment, /*AllowCommute=*/true);
5278 }
5279
5280 /// Check if \p LoadMI is a partial register load that we can't fold into \p MI
5281 /// because the latter uses contents that wouldn't be defined in the folded
5282 /// version.  For instance, this transformation isn't legal:
5283 ///   movss (%rdi), %xmm0
5284 ///   addps %xmm0, %xmm0
5285 /// ->
5286 ///   addps (%rdi), %xmm0
5287 ///
5288 /// But this one is:
5289 ///   movss (%rdi), %xmm0
5290 ///   addss %xmm0, %xmm0
5291 /// ->
5292 ///   addss (%rdi), %xmm0
5293 ///
5294 static bool isNonFoldablePartialRegisterLoad(const MachineInstr &LoadMI,
5295                                              const MachineInstr &UserMI,
5296                                              const MachineFunction &MF) {
5297   unsigned Opc = LoadMI.getOpcode();
5298   unsigned UserOpc = UserMI.getOpcode();
5299   unsigned RegSize =
5300       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
5301
5302   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4) {
5303     // These instructions only load 32 bits, we can't fold them if the
5304     // destination register is wider than 32 bits (4 bytes), and its user
5305     // instruction isn't scalar (SS).
5306     switch (UserOpc) {
5307     case X86::ADDSSrr_Int: case X86::VADDSSrr_Int:
5308     case X86::DIVSSrr_Int: case X86::VDIVSSrr_Int:
5309     case X86::MULSSrr_Int: case X86::VMULSSrr_Int:
5310     case X86::SUBSSrr_Int: case X86::VSUBSSrr_Int:
5311       return false;
5312     default:
5313       return true;
5314     }
5315   }
5316
5317   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8) {
5318     // These instructions only load 64 bits, we can't fold them if the
5319     // destination register is wider than 64 bits (8 bytes), and its user
5320     // instruction isn't scalar (SD).
5321     switch (UserOpc) {
5322     case X86::ADDSDrr_Int: case X86::VADDSDrr_Int:
5323     case X86::DIVSDrr_Int: case X86::VDIVSDrr_Int:
5324     case X86::MULSDrr_Int: case X86::VMULSDrr_Int:
5325     case X86::SUBSDrr_Int: case X86::VSUBSDrr_Int:
5326       return false;
5327     default:
5328       return true;
5329     }
5330   }
5331
5332   return false;
5333 }
5334
5335 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5336     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5337     MachineBasicBlock::iterator InsertPt, MachineInstr *LoadMI) const {
5338   // If loading from a FrameIndex, fold directly from the FrameIndex.
5339   unsigned NumOps = LoadMI->getDesc().getNumOperands();
5340   int FrameIndex;
5341   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
5342     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5343       return nullptr;
5344     return foldMemoryOperandImpl(MF, MI, Ops, InsertPt, FrameIndex);
5345   }
5346
5347   // Check switch flag
5348   if (NoFusing) return nullptr;
5349
5350   // Unless optimizing for size, don't fold to avoid partial
5351   // register update stalls
5352   if (!MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize) &&
5353       hasPartialRegUpdate(MI->getOpcode()))
5354     return nullptr;
5355
5356   // Determine the alignment of the load.
5357   unsigned Alignment = 0;
5358   if (LoadMI->hasOneMemOperand())
5359     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
5360   else
5361     switch (LoadMI->getOpcode()) {
5362     case X86::AVX2_SETALLONES:
5363     case X86::AVX_SET0:
5364       Alignment = 32;
5365       break;
5366     case X86::V_SET0:
5367     case X86::V_SETALLONES:
5368       Alignment = 16;
5369       break;
5370     case X86::FsFLD0SD:
5371       Alignment = 8;
5372       break;
5373     case X86::FsFLD0SS:
5374       Alignment = 4;
5375       break;
5376     default:
5377       return nullptr;
5378     }
5379   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5380     unsigned NewOpc = 0;
5381     switch (MI->getOpcode()) {
5382     default: return nullptr;
5383     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
5384     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
5385     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
5386     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
5387     }
5388     // Change to CMPXXri r, 0 first.
5389     MI->setDesc(get(NewOpc));
5390     MI->getOperand(1).ChangeToImmediate(0);
5391   } else if (Ops.size() != 1)
5392     return nullptr;
5393
5394   // Make sure the subregisters match.
5395   // Otherwise we risk changing the size of the load.
5396   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
5397     return nullptr;
5398
5399   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
5400   switch (LoadMI->getOpcode()) {
5401   case X86::V_SET0:
5402   case X86::V_SETALLONES:
5403   case X86::AVX2_SETALLONES:
5404   case X86::AVX_SET0:
5405   case X86::FsFLD0SD:
5406   case X86::FsFLD0SS: {
5407     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
5408     // Create a constant-pool entry and operands to load from it.
5409
5410     // Medium and large mode can't fold loads this way.
5411     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5412         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5413       return nullptr;
5414
5415     // x86-32 PIC requires a PIC base register for constant pools.
5416     unsigned PICBase = 0;
5417     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
5418       if (Subtarget.is64Bit())
5419         PICBase = X86::RIP;
5420       else
5421         // FIXME: PICBase = getGlobalBaseReg(&MF);
5422         // This doesn't work for several reasons.
5423         // 1. GlobalBaseReg may have been spilled.
5424         // 2. It may not be live at MI.
5425         return nullptr;
5426     }
5427
5428     // Create a constant-pool entry.
5429     MachineConstantPool &MCP = *MF.getConstantPool();
5430     Type *Ty;
5431     unsigned Opc = LoadMI->getOpcode();
5432     if (Opc == X86::FsFLD0SS)
5433       Ty = Type::getFloatTy(MF.getFunction()->getContext());
5434     else if (Opc == X86::FsFLD0SD)
5435       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
5436     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
5437       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
5438     else
5439       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
5440
5441     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
5442     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5443                                     Constant::getNullValue(Ty);
5444     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5445
5446     // Create operands to load from the constant pool entry.
5447     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5448     MOs.push_back(MachineOperand::CreateImm(1));
5449     MOs.push_back(MachineOperand::CreateReg(0, false));
5450     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5451     MOs.push_back(MachineOperand::CreateReg(0, false));
5452     break;
5453   }
5454   default: {
5455     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5456       return nullptr;
5457
5458     // Folding a normal load. Just copy the load's address operands.
5459     MOs.append(LoadMI->operands_begin() + NumOps - X86::AddrNumOperands,
5460                LoadMI->operands_begin() + NumOps);
5461     break;
5462   }
5463   }
5464   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, InsertPt,
5465                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5466 }
5467
5468 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
5469                                         ArrayRef<unsigned> Ops) const {
5470   // Check switch flag
5471   if (NoFusing) return 0;
5472
5473   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5474     switch (MI->getOpcode()) {
5475     default: return false;
5476     case X86::TEST8rr:
5477     case X86::TEST16rr:
5478     case X86::TEST32rr:
5479     case X86::TEST64rr:
5480       return true;
5481     case X86::ADD32ri:
5482       // FIXME: AsmPrinter doesn't know how to handle
5483       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
5484       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
5485         return false;
5486       break;
5487     }
5488   }
5489
5490   if (Ops.size() != 1)
5491     return false;
5492
5493   unsigned OpNum = Ops[0];
5494   unsigned Opc = MI->getOpcode();
5495   unsigned NumOps = MI->getDesc().getNumOperands();
5496   bool isTwoAddr = NumOps > 1 &&
5497     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
5498
5499   // Folding a memory location into the two-address part of a two-address
5500   // instruction is different than folding it other places.  It requires
5501   // replacing the *two* registers with the memory location.
5502   const DenseMap<unsigned,
5503                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
5504   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
5505     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
5506   } else if (OpNum == 0) {
5507     if (Opc == X86::MOV32r0)
5508       return true;
5509
5510     OpcodeTablePtr = &RegOp2MemOpTable0;
5511   } else if (OpNum == 1) {
5512     OpcodeTablePtr = &RegOp2MemOpTable1;
5513   } else if (OpNum == 2) {
5514     OpcodeTablePtr = &RegOp2MemOpTable2;
5515   } else if (OpNum == 3) {
5516     OpcodeTablePtr = &RegOp2MemOpTable3;
5517   }
5518
5519   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
5520     return true;
5521   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
5522 }
5523
5524 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5525                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5526                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5527   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5528     MemOp2RegOpTable.find(MI->getOpcode());
5529   if (I == MemOp2RegOpTable.end())
5530     return false;
5531   unsigned Opc = I->second.first;
5532   unsigned Index = I->second.second & TB_INDEX_MASK;
5533   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5534   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5535   if (UnfoldLoad && !FoldedLoad)
5536     return false;
5537   UnfoldLoad &= FoldedLoad;
5538   if (UnfoldStore && !FoldedStore)
5539     return false;
5540   UnfoldStore &= FoldedStore;
5541
5542   const MCInstrDesc &MCID = get(Opc);
5543   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5544   if (!MI->hasOneMemOperand() &&
5545       RC == &X86::VR128RegClass &&
5546       !Subtarget.isUnalignedMemAccessFast())
5547     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5548     // conservatively assume the address is unaligned. That's bad for
5549     // performance.
5550     return false;
5551   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5552   SmallVector<MachineOperand,2> BeforeOps;
5553   SmallVector<MachineOperand,2> AfterOps;
5554   SmallVector<MachineOperand,4> ImpOps;
5555   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5556     MachineOperand &Op = MI->getOperand(i);
5557     if (i >= Index && i < Index + X86::AddrNumOperands)
5558       AddrOps.push_back(Op);
5559     else if (Op.isReg() && Op.isImplicit())
5560       ImpOps.push_back(Op);
5561     else if (i < Index)
5562       BeforeOps.push_back(Op);
5563     else if (i > Index)
5564       AfterOps.push_back(Op);
5565   }
5566
5567   // Emit the load instruction.
5568   if (UnfoldLoad) {
5569     std::pair<MachineInstr::mmo_iterator,
5570               MachineInstr::mmo_iterator> MMOs =
5571       MF.extractLoadMemRefs(MI->memoperands_begin(),
5572                             MI->memoperands_end());
5573     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5574     if (UnfoldStore) {
5575       // Address operands cannot be marked isKill.
5576       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5577         MachineOperand &MO = NewMIs[0]->getOperand(i);
5578         if (MO.isReg())
5579           MO.setIsKill(false);
5580       }
5581     }
5582   }
5583
5584   // Emit the data processing instruction.
5585   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5586   MachineInstrBuilder MIB(MF, DataMI);
5587
5588   if (FoldedStore)
5589     MIB.addReg(Reg, RegState::Define);
5590   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5591     MIB.addOperand(BeforeOps[i]);
5592   if (FoldedLoad)
5593     MIB.addReg(Reg);
5594   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5595     MIB.addOperand(AfterOps[i]);
5596   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5597     MachineOperand &MO = ImpOps[i];
5598     MIB.addReg(MO.getReg(),
5599                getDefRegState(MO.isDef()) |
5600                RegState::Implicit |
5601                getKillRegState(MO.isKill()) |
5602                getDeadRegState(MO.isDead()) |
5603                getUndefRegState(MO.isUndef()));
5604   }
5605   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5606   switch (DataMI->getOpcode()) {
5607   default: break;
5608   case X86::CMP64ri32:
5609   case X86::CMP64ri8:
5610   case X86::CMP32ri:
5611   case X86::CMP32ri8:
5612   case X86::CMP16ri:
5613   case X86::CMP16ri8:
5614   case X86::CMP8ri: {
5615     MachineOperand &MO0 = DataMI->getOperand(0);
5616     MachineOperand &MO1 = DataMI->getOperand(1);
5617     if (MO1.getImm() == 0) {
5618       unsigned NewOpc;
5619       switch (DataMI->getOpcode()) {
5620       default: llvm_unreachable("Unreachable!");
5621       case X86::CMP64ri8:
5622       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5623       case X86::CMP32ri8:
5624       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5625       case X86::CMP16ri8:
5626       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5627       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5628       }
5629       DataMI->setDesc(get(NewOpc));
5630       MO1.ChangeToRegister(MO0.getReg(), false);
5631     }
5632   }
5633   }
5634   NewMIs.push_back(DataMI);
5635
5636   // Emit the store instruction.
5637   if (UnfoldStore) {
5638     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5639     std::pair<MachineInstr::mmo_iterator,
5640               MachineInstr::mmo_iterator> MMOs =
5641       MF.extractStoreMemRefs(MI->memoperands_begin(),
5642                              MI->memoperands_end());
5643     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5644   }
5645
5646   return true;
5647 }
5648
5649 bool
5650 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5651                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5652   if (!N->isMachineOpcode())
5653     return false;
5654
5655   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5656     MemOp2RegOpTable.find(N->getMachineOpcode());
5657   if (I == MemOp2RegOpTable.end())
5658     return false;
5659   unsigned Opc = I->second.first;
5660   unsigned Index = I->second.second & TB_INDEX_MASK;
5661   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5662   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5663   const MCInstrDesc &MCID = get(Opc);
5664   MachineFunction &MF = DAG.getMachineFunction();
5665   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5666   unsigned NumDefs = MCID.NumDefs;
5667   std::vector<SDValue> AddrOps;
5668   std::vector<SDValue> BeforeOps;
5669   std::vector<SDValue> AfterOps;
5670   SDLoc dl(N);
5671   unsigned NumOps = N->getNumOperands();
5672   for (unsigned i = 0; i != NumOps-1; ++i) {
5673     SDValue Op = N->getOperand(i);
5674     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5675       AddrOps.push_back(Op);
5676     else if (i < Index-NumDefs)
5677       BeforeOps.push_back(Op);
5678     else if (i > Index-NumDefs)
5679       AfterOps.push_back(Op);
5680   }
5681   SDValue Chain = N->getOperand(NumOps-1);
5682   AddrOps.push_back(Chain);
5683
5684   // Emit the load instruction.
5685   SDNode *Load = nullptr;
5686   if (FoldedLoad) {
5687     EVT VT = *RC->vt_begin();
5688     std::pair<MachineInstr::mmo_iterator,
5689               MachineInstr::mmo_iterator> MMOs =
5690       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5691                             cast<MachineSDNode>(N)->memoperands_end());
5692     if (!(*MMOs.first) &&
5693         RC == &X86::VR128RegClass &&
5694         !Subtarget.isUnalignedMemAccessFast())
5695       // Do not introduce a slow unaligned load.
5696       return false;
5697     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5698     bool isAligned = (*MMOs.first) &&
5699                      (*MMOs.first)->getAlignment() >= Alignment;
5700     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5701                               VT, MVT::Other, AddrOps);
5702     NewNodes.push_back(Load);
5703
5704     // Preserve memory reference information.
5705     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5706   }
5707
5708   // Emit the data processing instruction.
5709   std::vector<EVT> VTs;
5710   const TargetRegisterClass *DstRC = nullptr;
5711   if (MCID.getNumDefs() > 0) {
5712     DstRC = getRegClass(MCID, 0, &RI, MF);
5713     VTs.push_back(*DstRC->vt_begin());
5714   }
5715   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5716     EVT VT = N->getValueType(i);
5717     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5718       VTs.push_back(VT);
5719   }
5720   if (Load)
5721     BeforeOps.push_back(SDValue(Load, 0));
5722   BeforeOps.insert(BeforeOps.end(), AfterOps.begin(), AfterOps.end());
5723   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5724   NewNodes.push_back(NewNode);
5725
5726   // Emit the store instruction.
5727   if (FoldedStore) {
5728     AddrOps.pop_back();
5729     AddrOps.push_back(SDValue(NewNode, 0));
5730     AddrOps.push_back(Chain);
5731     std::pair<MachineInstr::mmo_iterator,
5732               MachineInstr::mmo_iterator> MMOs =
5733       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5734                              cast<MachineSDNode>(N)->memoperands_end());
5735     if (!(*MMOs.first) &&
5736         RC == &X86::VR128RegClass &&
5737         !Subtarget.isUnalignedMemAccessFast())
5738       // Do not introduce a slow unaligned store.
5739       return false;
5740     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5741     bool isAligned = (*MMOs.first) &&
5742                      (*MMOs.first)->getAlignment() >= Alignment;
5743     SDNode *Store =
5744         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5745                            dl, MVT::Other, AddrOps);
5746     NewNodes.push_back(Store);
5747
5748     // Preserve memory reference information.
5749     cast<MachineSDNode>(Store)->setMemRefs(MMOs.first, MMOs.second);
5750   }
5751
5752   return true;
5753 }
5754
5755 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5756                                       bool UnfoldLoad, bool UnfoldStore,
5757                                       unsigned *LoadRegIndex) const {
5758   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5759     MemOp2RegOpTable.find(Opc);
5760   if (I == MemOp2RegOpTable.end())
5761     return 0;
5762   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5763   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5764   if (UnfoldLoad && !FoldedLoad)
5765     return 0;
5766   if (UnfoldStore && !FoldedStore)
5767     return 0;
5768   if (LoadRegIndex)
5769     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5770   return I->second.first;
5771 }
5772
5773 bool
5774 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5775                                      int64_t &Offset1, int64_t &Offset2) const {
5776   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5777     return false;
5778   unsigned Opc1 = Load1->getMachineOpcode();
5779   unsigned Opc2 = Load2->getMachineOpcode();
5780   switch (Opc1) {
5781   default: return false;
5782   case X86::MOV8rm:
5783   case X86::MOV16rm:
5784   case X86::MOV32rm:
5785   case X86::MOV64rm:
5786   case X86::LD_Fp32m:
5787   case X86::LD_Fp64m:
5788   case X86::LD_Fp80m:
5789   case X86::MOVSSrm:
5790   case X86::MOVSDrm:
5791   case X86::MMX_MOVD64rm:
5792   case X86::MMX_MOVQ64rm:
5793   case X86::FsMOVAPSrm:
5794   case X86::FsMOVAPDrm:
5795   case X86::MOVAPSrm:
5796   case X86::MOVUPSrm:
5797   case X86::MOVAPDrm:
5798   case X86::MOVDQArm:
5799   case X86::MOVDQUrm:
5800   // AVX load instructions
5801   case X86::VMOVSSrm:
5802   case X86::VMOVSDrm:
5803   case X86::FsVMOVAPSrm:
5804   case X86::FsVMOVAPDrm:
5805   case X86::VMOVAPSrm:
5806   case X86::VMOVUPSrm:
5807   case X86::VMOVAPDrm:
5808   case X86::VMOVDQArm:
5809   case X86::VMOVDQUrm:
5810   case X86::VMOVAPSYrm:
5811   case X86::VMOVUPSYrm:
5812   case X86::VMOVAPDYrm:
5813   case X86::VMOVDQAYrm:
5814   case X86::VMOVDQUYrm:
5815     break;
5816   }
5817   switch (Opc2) {
5818   default: return false;
5819   case X86::MOV8rm:
5820   case X86::MOV16rm:
5821   case X86::MOV32rm:
5822   case X86::MOV64rm:
5823   case X86::LD_Fp32m:
5824   case X86::LD_Fp64m:
5825   case X86::LD_Fp80m:
5826   case X86::MOVSSrm:
5827   case X86::MOVSDrm:
5828   case X86::MMX_MOVD64rm:
5829   case X86::MMX_MOVQ64rm:
5830   case X86::FsMOVAPSrm:
5831   case X86::FsMOVAPDrm:
5832   case X86::MOVAPSrm:
5833   case X86::MOVUPSrm:
5834   case X86::MOVAPDrm:
5835   case X86::MOVDQArm:
5836   case X86::MOVDQUrm:
5837   // AVX load instructions
5838   case X86::VMOVSSrm:
5839   case X86::VMOVSDrm:
5840   case X86::FsVMOVAPSrm:
5841   case X86::FsVMOVAPDrm:
5842   case X86::VMOVAPSrm:
5843   case X86::VMOVUPSrm:
5844   case X86::VMOVAPDrm:
5845   case X86::VMOVDQArm:
5846   case X86::VMOVDQUrm:
5847   case X86::VMOVAPSYrm:
5848   case X86::VMOVUPSYrm:
5849   case X86::VMOVAPDYrm:
5850   case X86::VMOVDQAYrm:
5851   case X86::VMOVDQUYrm:
5852     break;
5853   }
5854
5855   // Check if chain operands and base addresses match.
5856   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5857       Load1->getOperand(5) != Load2->getOperand(5))
5858     return false;
5859   // Segment operands should match as well.
5860   if (Load1->getOperand(4) != Load2->getOperand(4))
5861     return false;
5862   // Scale should be 1, Index should be Reg0.
5863   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5864       Load1->getOperand(2) == Load2->getOperand(2)) {
5865     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5866       return false;
5867
5868     // Now let's examine the displacements.
5869     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5870         isa<ConstantSDNode>(Load2->getOperand(3))) {
5871       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5872       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5873       return true;
5874     }
5875   }
5876   return false;
5877 }
5878
5879 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5880                                            int64_t Offset1, int64_t Offset2,
5881                                            unsigned NumLoads) const {
5882   assert(Offset2 > Offset1);
5883   if ((Offset2 - Offset1) / 8 > 64)
5884     return false;
5885
5886   unsigned Opc1 = Load1->getMachineOpcode();
5887   unsigned Opc2 = Load2->getMachineOpcode();
5888   if (Opc1 != Opc2)
5889     return false;  // FIXME: overly conservative?
5890
5891   switch (Opc1) {
5892   default: break;
5893   case X86::LD_Fp32m:
5894   case X86::LD_Fp64m:
5895   case X86::LD_Fp80m:
5896   case X86::MMX_MOVD64rm:
5897   case X86::MMX_MOVQ64rm:
5898     return false;
5899   }
5900
5901   EVT VT = Load1->getValueType(0);
5902   switch (VT.getSimpleVT().SimpleTy) {
5903   default:
5904     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5905     // have 16 of them to play with.
5906     if (Subtarget.is64Bit()) {
5907       if (NumLoads >= 3)
5908         return false;
5909     } else if (NumLoads) {
5910       return false;
5911     }
5912     break;
5913   case MVT::i8:
5914   case MVT::i16:
5915   case MVT::i32:
5916   case MVT::i64:
5917   case MVT::f32:
5918   case MVT::f64:
5919     if (NumLoads)
5920       return false;
5921     break;
5922   }
5923
5924   return true;
5925 }
5926
5927 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5928                                           MachineInstr *Second) const {
5929   // Check if this processor supports macro-fusion. Since this is a minor
5930   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5931   // proxy for SandyBridge+.
5932   if (!Subtarget.hasAVX())
5933     return false;
5934
5935   enum {
5936     FuseTest,
5937     FuseCmp,
5938     FuseInc
5939   } FuseKind;
5940
5941   switch(Second->getOpcode()) {
5942   default:
5943     return false;
5944   case X86::JE_1:
5945   case X86::JNE_1:
5946   case X86::JL_1:
5947   case X86::JLE_1:
5948   case X86::JG_1:
5949   case X86::JGE_1:
5950     FuseKind = FuseInc;
5951     break;
5952   case X86::JB_1:
5953   case X86::JBE_1:
5954   case X86::JA_1:
5955   case X86::JAE_1:
5956     FuseKind = FuseCmp;
5957     break;
5958   case X86::JS_1:
5959   case X86::JNS_1:
5960   case X86::JP_1:
5961   case X86::JNP_1:
5962   case X86::JO_1:
5963   case X86::JNO_1:
5964     FuseKind = FuseTest;
5965     break;
5966   }
5967   switch (First->getOpcode()) {
5968   default:
5969     return false;
5970   case X86::TEST8rr:
5971   case X86::TEST16rr:
5972   case X86::TEST32rr:
5973   case X86::TEST64rr:
5974   case X86::TEST8ri:
5975   case X86::TEST16ri:
5976   case X86::TEST32ri:
5977   case X86::TEST32i32:
5978   case X86::TEST64i32:
5979   case X86::TEST64ri32:
5980   case X86::TEST8rm:
5981   case X86::TEST16rm:
5982   case X86::TEST32rm:
5983   case X86::TEST64rm:
5984   case X86::TEST8ri_NOREX:
5985   case X86::AND16i16:
5986   case X86::AND16ri:
5987   case X86::AND16ri8:
5988   case X86::AND16rm:
5989   case X86::AND16rr:
5990   case X86::AND32i32:
5991   case X86::AND32ri:
5992   case X86::AND32ri8:
5993   case X86::AND32rm:
5994   case X86::AND32rr:
5995   case X86::AND64i32:
5996   case X86::AND64ri32:
5997   case X86::AND64ri8:
5998   case X86::AND64rm:
5999   case X86::AND64rr:
6000   case X86::AND8i8:
6001   case X86::AND8ri:
6002   case X86::AND8rm:
6003   case X86::AND8rr:
6004     return true;
6005   case X86::CMP16i16:
6006   case X86::CMP16ri:
6007   case X86::CMP16ri8:
6008   case X86::CMP16rm:
6009   case X86::CMP16rr:
6010   case X86::CMP32i32:
6011   case X86::CMP32ri:
6012   case X86::CMP32ri8:
6013   case X86::CMP32rm:
6014   case X86::CMP32rr:
6015   case X86::CMP64i32:
6016   case X86::CMP64ri32:
6017   case X86::CMP64ri8:
6018   case X86::CMP64rm:
6019   case X86::CMP64rr:
6020   case X86::CMP8i8:
6021   case X86::CMP8ri:
6022   case X86::CMP8rm:
6023   case X86::CMP8rr:
6024   case X86::ADD16i16:
6025   case X86::ADD16ri:
6026   case X86::ADD16ri8:
6027   case X86::ADD16ri8_DB:
6028   case X86::ADD16ri_DB:
6029   case X86::ADD16rm:
6030   case X86::ADD16rr:
6031   case X86::ADD16rr_DB:
6032   case X86::ADD32i32:
6033   case X86::ADD32ri:
6034   case X86::ADD32ri8:
6035   case X86::ADD32ri8_DB:
6036   case X86::ADD32ri_DB:
6037   case X86::ADD32rm:
6038   case X86::ADD32rr:
6039   case X86::ADD32rr_DB:
6040   case X86::ADD64i32:
6041   case X86::ADD64ri32:
6042   case X86::ADD64ri32_DB:
6043   case X86::ADD64ri8:
6044   case X86::ADD64ri8_DB:
6045   case X86::ADD64rm:
6046   case X86::ADD64rr:
6047   case X86::ADD64rr_DB:
6048   case X86::ADD8i8:
6049   case X86::ADD8mi:
6050   case X86::ADD8mr:
6051   case X86::ADD8ri:
6052   case X86::ADD8rm:
6053   case X86::ADD8rr:
6054   case X86::SUB16i16:
6055   case X86::SUB16ri:
6056   case X86::SUB16ri8:
6057   case X86::SUB16rm:
6058   case X86::SUB16rr:
6059   case X86::SUB32i32:
6060   case X86::SUB32ri:
6061   case X86::SUB32ri8:
6062   case X86::SUB32rm:
6063   case X86::SUB32rr:
6064   case X86::SUB64i32:
6065   case X86::SUB64ri32:
6066   case X86::SUB64ri8:
6067   case X86::SUB64rm:
6068   case X86::SUB64rr:
6069   case X86::SUB8i8:
6070   case X86::SUB8ri:
6071   case X86::SUB8rm:
6072   case X86::SUB8rr:
6073     return FuseKind == FuseCmp || FuseKind == FuseInc;
6074   case X86::INC16r:
6075   case X86::INC32r:
6076   case X86::INC64r:
6077   case X86::INC8r:
6078   case X86::DEC16r:
6079   case X86::DEC32r:
6080   case X86::DEC64r:
6081   case X86::DEC8r:
6082     return FuseKind == FuseInc;
6083   }
6084 }
6085
6086 bool X86InstrInfo::
6087 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
6088   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
6089   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
6090   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
6091     return true;
6092   Cond[0].setImm(GetOppositeBranchCondition(CC));
6093   return false;
6094 }
6095
6096 bool X86InstrInfo::
6097 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
6098   // FIXME: Return false for x87 stack register classes for now. We can't
6099   // allow any loads of these registers before FpGet_ST0_80.
6100   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
6101            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
6102 }
6103
6104 /// Return a virtual register initialized with the
6105 /// the global base register value. Output instructions required to
6106 /// initialize the register in the function entry block, if necessary.
6107 ///
6108 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
6109 ///
6110 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
6111   assert(!Subtarget.is64Bit() &&
6112          "X86-64 PIC uses RIP relative addressing");
6113
6114   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
6115   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6116   if (GlobalBaseReg != 0)
6117     return GlobalBaseReg;
6118
6119   // Create the register. The code to initialize it is inserted
6120   // later, by the CGBR pass (below).
6121   MachineRegisterInfo &RegInfo = MF->getRegInfo();
6122   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
6123   X86FI->setGlobalBaseReg(GlobalBaseReg);
6124   return GlobalBaseReg;
6125 }
6126
6127 // These are the replaceable SSE instructions. Some of these have Int variants
6128 // that we don't include here. We don't want to replace instructions selected
6129 // by intrinsics.
6130 static const uint16_t ReplaceableInstrs[][3] = {
6131   //PackedSingle     PackedDouble    PackedInt
6132   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
6133   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
6134   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
6135   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
6136   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
6137   { X86::MOVLPSmr,   X86::MOVLPDmr,  X86::MOVPQI2QImr  },
6138   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
6139   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
6140   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
6141   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
6142   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
6143   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
6144   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
6145   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
6146   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
6147   // AVX 128-bit support
6148   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
6149   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
6150   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
6151   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
6152   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
6153   { X86::VMOVLPSmr,  X86::VMOVLPDmr,  X86::VMOVPQI2QImr  },
6154   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
6155   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
6156   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
6157   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
6158   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
6159   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
6160   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
6161   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
6162   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
6163   // AVX 256-bit support
6164   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
6165   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
6166   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
6167   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
6168   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
6169   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
6170 };
6171
6172 static const uint16_t ReplaceableInstrsAVX2[][3] = {
6173   //PackedSingle       PackedDouble       PackedInt
6174   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
6175   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
6176   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
6177   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
6178   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
6179   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
6180   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
6181   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
6182   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
6183   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
6184   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
6185   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
6186   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
6187   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
6188   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
6189   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
6190   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
6191   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
6192   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
6193   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
6194 };
6195
6196 // FIXME: Some shuffle and unpack instructions have equivalents in different
6197 // domains, but they require a bit more work than just switching opcodes.
6198
6199 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
6200   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
6201     if (ReplaceableInstrs[i][domain-1] == opcode)
6202       return ReplaceableInstrs[i];
6203   return nullptr;
6204 }
6205
6206 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
6207   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
6208     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
6209       return ReplaceableInstrsAVX2[i];
6210   return nullptr;
6211 }
6212
6213 std::pair<uint16_t, uint16_t>
6214 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
6215   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6216   bool hasAVX2 = Subtarget.hasAVX2();
6217   uint16_t validDomains = 0;
6218   if (domain && lookup(MI->getOpcode(), domain))
6219     validDomains = 0xe;
6220   else if (domain && lookupAVX2(MI->getOpcode(), domain))
6221     validDomains = hasAVX2 ? 0xe : 0x6;
6222   return std::make_pair(domain, validDomains);
6223 }
6224
6225 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
6226   assert(Domain>0 && Domain<4 && "Invalid execution domain");
6227   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6228   assert(dom && "Not an SSE instruction");
6229   const uint16_t *table = lookup(MI->getOpcode(), dom);
6230   if (!table) { // try the other table
6231     assert((Subtarget.hasAVX2() || Domain < 3) &&
6232            "256-bit vector operations only available in AVX2");
6233     table = lookupAVX2(MI->getOpcode(), dom);
6234   }
6235   assert(table && "Cannot change domain");
6236   MI->setDesc(get(table[Domain-1]));
6237 }
6238
6239 /// Return the noop instruction to use for a noop.
6240 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
6241   NopInst.setOpcode(X86::NOOP);
6242 }
6243
6244 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6245 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6246 // on the encoding lengths of the instructions generated by
6247 // getUnconditionalBranch and getTrap.
6248 void X86InstrInfo::getUnconditionalBranch(
6249     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
6250   Branch.setOpcode(X86::JMP_1);
6251   Branch.addOperand(MCOperand::createExpr(BranchTarget));
6252 }
6253
6254 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6255 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6256 // on the encoding lengths of the instructions generated by
6257 // getUnconditionalBranch and getTrap.
6258 void X86InstrInfo::getTrap(MCInst &MI) const {
6259   MI.setOpcode(X86::TRAP);
6260 }
6261
6262 // See getTrap and getUnconditionalBranch for conditions on the value returned
6263 // by this function.
6264 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
6265   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
6266   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
6267   return 5;
6268 }
6269
6270 bool X86InstrInfo::isHighLatencyDef(int opc) const {
6271   switch (opc) {
6272   default: return false;
6273   case X86::DIVSDrm:
6274   case X86::DIVSDrm_Int:
6275   case X86::DIVSDrr:
6276   case X86::DIVSDrr_Int:
6277   case X86::DIVSSrm:
6278   case X86::DIVSSrm_Int:
6279   case X86::DIVSSrr:
6280   case X86::DIVSSrr_Int:
6281   case X86::SQRTPDm:
6282   case X86::SQRTPDr:
6283   case X86::SQRTPSm:
6284   case X86::SQRTPSr:
6285   case X86::SQRTSDm:
6286   case X86::SQRTSDm_Int:
6287   case X86::SQRTSDr:
6288   case X86::SQRTSDr_Int:
6289   case X86::SQRTSSm:
6290   case X86::SQRTSSm_Int:
6291   case X86::SQRTSSr:
6292   case X86::SQRTSSr_Int:
6293   // AVX instructions with high latency
6294   case X86::VDIVSDrm:
6295   case X86::VDIVSDrm_Int:
6296   case X86::VDIVSDrr:
6297   case X86::VDIVSDrr_Int:
6298   case X86::VDIVSSrm:
6299   case X86::VDIVSSrm_Int:
6300   case X86::VDIVSSrr:
6301   case X86::VDIVSSrr_Int:
6302   case X86::VSQRTPDm:
6303   case X86::VSQRTPDr:
6304   case X86::VSQRTPSm:
6305   case X86::VSQRTPSr:
6306   case X86::VSQRTSDm:
6307   case X86::VSQRTSDm_Int:
6308   case X86::VSQRTSDr:
6309   case X86::VSQRTSSm:
6310   case X86::VSQRTSSm_Int:
6311   case X86::VSQRTSSr:
6312   case X86::VSQRTPDZm:
6313   case X86::VSQRTPDZr:
6314   case X86::VSQRTPSZm:
6315   case X86::VSQRTPSZr:
6316   case X86::VSQRTSDZm:
6317   case X86::VSQRTSDZm_Int:
6318   case X86::VSQRTSDZr:
6319   case X86::VSQRTSSZm_Int:
6320   case X86::VSQRTSSZr:
6321   case X86::VSQRTSSZm:
6322   case X86::VDIVSDZrm:
6323   case X86::VDIVSDZrr:
6324   case X86::VDIVSSZrm:
6325   case X86::VDIVSSZrr:
6326
6327   case X86::VGATHERQPSZrm:
6328   case X86::VGATHERQPDZrm:
6329   case X86::VGATHERDPDZrm:
6330   case X86::VGATHERDPSZrm:
6331   case X86::VPGATHERQDZrm:
6332   case X86::VPGATHERQQZrm:
6333   case X86::VPGATHERDDZrm:
6334   case X86::VPGATHERDQZrm:
6335   case X86::VSCATTERQPDZmr:
6336   case X86::VSCATTERQPSZmr:
6337   case X86::VSCATTERDPDZmr:
6338   case X86::VSCATTERDPSZmr:
6339   case X86::VPSCATTERQDZmr:
6340   case X86::VPSCATTERQQZmr:
6341   case X86::VPSCATTERDDZmr:
6342   case X86::VPSCATTERDQZmr:
6343     return true;
6344   }
6345 }
6346
6347 bool X86InstrInfo::
6348 hasHighOperandLatency(const TargetSchedModel &SchedModel,
6349                       const MachineRegisterInfo *MRI,
6350                       const MachineInstr *DefMI, unsigned DefIdx,
6351                       const MachineInstr *UseMI, unsigned UseIdx) const {
6352   return isHighLatencyDef(DefMI->getOpcode());
6353 }
6354
6355 static bool hasVirtualRegDefsInBasicBlock(const MachineInstr &Inst,
6356                                           const MachineBasicBlock *MBB) {
6357   assert(Inst.getNumOperands() == 3 && "Reassociation needs binary operators");
6358   const MachineOperand &Op1 = Inst.getOperand(1);
6359   const MachineOperand &Op2 = Inst.getOperand(2);
6360   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
6361
6362   // We need virtual register definitions.
6363   MachineInstr *MI1 = nullptr;
6364   MachineInstr *MI2 = nullptr;
6365   if (Op1.isReg() && TargetRegisterInfo::isVirtualRegister(Op1.getReg()))
6366     MI1 = MRI.getUniqueVRegDef(Op1.getReg());
6367   if (Op2.isReg() && TargetRegisterInfo::isVirtualRegister(Op2.getReg()))
6368     MI2 = MRI.getUniqueVRegDef(Op2.getReg());
6369
6370   // And they need to be in the trace (otherwise, they won't have a depth).
6371   if (MI1 && MI2 && MI1->getParent() == MBB && MI2->getParent() == MBB)
6372     return true;
6373
6374   return false;
6375 }
6376
6377 static bool hasReassocSibling(const MachineInstr &Inst, bool &Commuted) {
6378   const MachineBasicBlock *MBB = Inst.getParent();
6379   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
6380   MachineInstr *MI1 = MRI.getUniqueVRegDef(Inst.getOperand(1).getReg());
6381   MachineInstr *MI2 = MRI.getUniqueVRegDef(Inst.getOperand(2).getReg());
6382   unsigned AssocOpcode = Inst.getOpcode();
6383
6384   // If only one operand has the same opcode and it's the second source operand,
6385   // the operands must be commuted.
6386   Commuted = MI1->getOpcode() != AssocOpcode && MI2->getOpcode() == AssocOpcode;
6387   if (Commuted)
6388     std::swap(MI1, MI2);
6389
6390   // 1. The previous instruction must be the same type as Inst.
6391   // 2. The previous instruction must have virtual register definitions for its
6392   //    operands in the same basic block as Inst.
6393   // 3. The previous instruction's result must only be used by Inst.
6394   if (MI1->getOpcode() == AssocOpcode &&
6395       hasVirtualRegDefsInBasicBlock(*MI1, MBB) &&
6396       MRI.hasOneNonDBGUse(MI1->getOperand(0).getReg()))
6397     return true;
6398
6399   return false;
6400 }
6401
6402 // TODO: There are many more machine instruction opcodes to match:
6403 //       1. Other data types (double, integer, vectors)
6404 //       2. Other math / logic operations (mul, and, or)
6405 static bool isAssociativeAndCommutative(unsigned Opcode) {
6406   switch (Opcode) {
6407   case X86::VADDSSrr:
6408   case X86::ADDSSrr:
6409     return true;
6410   default:
6411     return false;
6412   }
6413 }
6414
6415 /// Return true if the input instruction is part of a chain of dependent ops
6416 /// that are suitable for reassociation, otherwise return false.
6417 /// If the instruction's operands must be commuted to have a previous
6418 /// instruction of the same type define the first source operand, Commuted will
6419 /// be set to true.
6420 static bool isReassocCandidate(const MachineInstr &Inst, bool &Commuted) {
6421   // 1. The operation must be associative and commutative.
6422   // 2. The instruction must have virtual register definitions for its
6423   //    operands in the same basic block.
6424   // 3. The instruction must have a reassociable sibling.
6425   if (isAssociativeAndCommutative(Inst.getOpcode()) &&
6426       hasVirtualRegDefsInBasicBlock(Inst, Inst.getParent()) &&
6427       hasReassocSibling(Inst, Commuted))
6428     return true;
6429
6430   return false;
6431 }
6432
6433 // FIXME: This has the potential to be expensive (compile time) while not
6434 // improving the code at all. Some ways to limit the overhead:
6435 // 1. Track successful transforms; bail out if hit rate gets too low.
6436 // 2. Only enable at -O3 or some other non-default optimization level.
6437 // 3. Pre-screen pattern candidates here: if an operand of the previous
6438 //    instruction is known to not increase the critical path, then don't match
6439 //    that pattern.
6440 bool X86InstrInfo::getMachineCombinerPatterns(MachineInstr &Root,
6441         SmallVectorImpl<MachineCombinerPattern::MC_PATTERN> &Patterns) const {
6442   if (!Root.getParent()->getParent()->getTarget().Options.UnsafeFPMath)
6443     return false;
6444
6445   // TODO: There is nothing x86-specific here except the instruction type.
6446   // This logic could be hoisted into the machine combiner pass itself.
6447
6448   // Look for this reassociation pattern:
6449   //   B = A op X (Prev)
6450   //   C = B op Y (Root)
6451
6452   bool Commute;
6453   if (isReassocCandidate(Root, Commute)) {
6454     // We found a sequence of instructions that may be suitable for a
6455     // reassociation of operands to increase ILP. Specify each commutation
6456     // possibility for the Prev instruction in the sequence and let the
6457     // machine combiner decide if changing the operands is worthwhile.
6458     if (Commute) {
6459       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_YB);
6460       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_YB);
6461     } else {
6462       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_BY);
6463       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_BY);
6464     }
6465     return true;
6466   }
6467
6468   return false;
6469 }
6470
6471 /// Attempt the following reassociation to reduce critical path length:
6472 ///   B = A op X (Prev)
6473 ///   C = B op Y (Root)
6474 ///   ===>
6475 ///   B = X op Y
6476 ///   C = A op B
6477 static void reassociateOps(MachineInstr &Root, MachineInstr &Prev,
6478                            MachineCombinerPattern::MC_PATTERN Pattern,
6479                            SmallVectorImpl<MachineInstr *> &InsInstrs,
6480                            SmallVectorImpl<MachineInstr *> &DelInstrs,
6481                            DenseMap<unsigned, unsigned> &InstrIdxForVirtReg) {
6482   MachineFunction *MF = Root.getParent()->getParent();
6483   MachineRegisterInfo &MRI = MF->getRegInfo();
6484   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
6485   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
6486   const TargetRegisterClass *RC = Root.getRegClassConstraint(0, TII, TRI);
6487
6488   // This array encodes the operand index for each parameter because the
6489   // operands may be commuted. Each row corresponds to a pattern value,
6490   // and each column specifies the index of A, B, X, Y.
6491   unsigned OpIdx[4][4] = {
6492     { 1, 1, 2, 2 },
6493     { 1, 2, 2, 1 },
6494     { 2, 1, 1, 2 },
6495     { 2, 2, 1, 1 }
6496   };
6497
6498   MachineOperand &OpA = Prev.getOperand(OpIdx[Pattern][0]);
6499   MachineOperand &OpB = Root.getOperand(OpIdx[Pattern][1]);
6500   MachineOperand &OpX = Prev.getOperand(OpIdx[Pattern][2]);
6501   MachineOperand &OpY = Root.getOperand(OpIdx[Pattern][3]);
6502   MachineOperand &OpC = Root.getOperand(0);
6503
6504   unsigned RegA = OpA.getReg();
6505   unsigned RegB = OpB.getReg();
6506   unsigned RegX = OpX.getReg();
6507   unsigned RegY = OpY.getReg();
6508   unsigned RegC = OpC.getReg();
6509
6510   if (TargetRegisterInfo::isVirtualRegister(RegA))
6511     MRI.constrainRegClass(RegA, RC);
6512   if (TargetRegisterInfo::isVirtualRegister(RegB))
6513     MRI.constrainRegClass(RegB, RC);
6514   if (TargetRegisterInfo::isVirtualRegister(RegX))
6515     MRI.constrainRegClass(RegX, RC);
6516   if (TargetRegisterInfo::isVirtualRegister(RegY))
6517     MRI.constrainRegClass(RegY, RC);
6518   if (TargetRegisterInfo::isVirtualRegister(RegC))
6519     MRI.constrainRegClass(RegC, RC);
6520
6521   // Create a new virtual register for the result of (X op Y) instead of
6522   // recycling RegB because the MachineCombiner's computation of the critical
6523   // path requires a new register definition rather than an existing one.
6524   unsigned NewVR = MRI.createVirtualRegister(RC);
6525   InstrIdxForVirtReg.insert(std::make_pair(NewVR, 0));
6526
6527   unsigned Opcode = Root.getOpcode();
6528   bool KillA = OpA.isKill();
6529   bool KillX = OpX.isKill();
6530   bool KillY = OpY.isKill();
6531
6532   // Create new instructions for insertion.
6533   MachineInstrBuilder MIB1 =
6534     BuildMI(*MF, Prev.getDebugLoc(), TII->get(Opcode), NewVR)
6535       .addReg(RegX, getKillRegState(KillX))
6536       .addReg(RegY, getKillRegState(KillY));
6537   InsInstrs.push_back(MIB1);
6538
6539   MachineInstrBuilder MIB2 =
6540     BuildMI(*MF, Root.getDebugLoc(), TII->get(Opcode), RegC)
6541       .addReg(RegA, getKillRegState(KillA))
6542       .addReg(NewVR, getKillRegState(true));
6543   InsInstrs.push_back(MIB2);
6544
6545   // Record old instructions for deletion.
6546   DelInstrs.push_back(&Prev);
6547   DelInstrs.push_back(&Root);
6548 }
6549
6550 void X86InstrInfo::genAlternativeCodeSequence(
6551     MachineInstr &Root,
6552     MachineCombinerPattern::MC_PATTERN Pattern,
6553     SmallVectorImpl<MachineInstr *> &InsInstrs,
6554     SmallVectorImpl<MachineInstr *> &DelInstrs,
6555     DenseMap<unsigned, unsigned> &InstIdxForVirtReg) const {
6556   MachineRegisterInfo &MRI = Root.getParent()->getParent()->getRegInfo();
6557
6558   // Select the previous instruction in the sequence based on the input pattern.
6559   MachineInstr *Prev = nullptr;
6560   switch (Pattern) {
6561     case MachineCombinerPattern::MC_REASSOC_AX_BY:
6562     case MachineCombinerPattern::MC_REASSOC_XA_BY:
6563       Prev = MRI.getUniqueVRegDef(Root.getOperand(1).getReg());
6564       break;
6565     case MachineCombinerPattern::MC_REASSOC_AX_YB:
6566     case MachineCombinerPattern::MC_REASSOC_XA_YB:
6567       Prev = MRI.getUniqueVRegDef(Root.getOperand(2).getReg());
6568   }
6569   assert(Prev && "Unknown pattern for machine combiner");
6570
6571   reassociateOps(Root, *Prev, Pattern, InsInstrs, DelInstrs, InstIdxForVirtReg);
6572   return;
6573 }
6574
6575 namespace {
6576   /// Create Global Base Reg pass. This initializes the PIC
6577   /// global base register for x86-32.
6578   struct CGBR : public MachineFunctionPass {
6579     static char ID;
6580     CGBR() : MachineFunctionPass(ID) {}
6581
6582     bool runOnMachineFunction(MachineFunction &MF) override {
6583       const X86TargetMachine *TM =
6584         static_cast<const X86TargetMachine *>(&MF.getTarget());
6585       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
6586
6587       // Don't do anything if this is 64-bit as 64-bit PIC
6588       // uses RIP relative addressing.
6589       if (STI.is64Bit())
6590         return false;
6591
6592       // Only emit a global base reg in PIC mode.
6593       if (TM->getRelocationModel() != Reloc::PIC_)
6594         return false;
6595
6596       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
6597       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6598
6599       // If we didn't need a GlobalBaseReg, don't insert code.
6600       if (GlobalBaseReg == 0)
6601         return false;
6602
6603       // Insert the set of GlobalBaseReg into the first MBB of the function
6604       MachineBasicBlock &FirstMBB = MF.front();
6605       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
6606       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
6607       MachineRegisterInfo &RegInfo = MF.getRegInfo();
6608       const X86InstrInfo *TII = STI.getInstrInfo();
6609
6610       unsigned PC;
6611       if (STI.isPICStyleGOT())
6612         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
6613       else
6614         PC = GlobalBaseReg;
6615
6616       // Operand of MovePCtoStack is completely ignored by asm printer. It's
6617       // only used in JIT code emission as displacement to pc.
6618       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
6619
6620       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
6621       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
6622       if (STI.isPICStyleGOT()) {
6623         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
6624         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
6625           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
6626                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
6627       }
6628
6629       return true;
6630     }
6631
6632     const char *getPassName() const override {
6633       return "X86 PIC Global Base Reg Initialization";
6634     }
6635
6636     void getAnalysisUsage(AnalysisUsage &AU) const override {
6637       AU.setPreservesCFG();
6638       MachineFunctionPass::getAnalysisUsage(AU);
6639     }
6640   };
6641 }
6642
6643 char CGBR::ID = 0;
6644 FunctionPass*
6645 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
6646
6647 namespace {
6648   struct LDTLSCleanup : public MachineFunctionPass {
6649     static char ID;
6650     LDTLSCleanup() : MachineFunctionPass(ID) {}
6651
6652     bool runOnMachineFunction(MachineFunction &MF) override {
6653       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
6654       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
6655         // No point folding accesses if there isn't at least two.
6656         return false;
6657       }
6658
6659       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
6660       return VisitNode(DT->getRootNode(), 0);
6661     }
6662
6663     // Visit the dominator subtree rooted at Node in pre-order.
6664     // If TLSBaseAddrReg is non-null, then use that to replace any
6665     // TLS_base_addr instructions. Otherwise, create the register
6666     // when the first such instruction is seen, and then use it
6667     // as we encounter more instructions.
6668     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
6669       MachineBasicBlock *BB = Node->getBlock();
6670       bool Changed = false;
6671
6672       // Traverse the current block.
6673       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
6674            ++I) {
6675         switch (I->getOpcode()) {
6676           case X86::TLS_base_addr32:
6677           case X86::TLS_base_addr64:
6678             if (TLSBaseAddrReg)
6679               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
6680             else
6681               I = SetRegister(I, &TLSBaseAddrReg);
6682             Changed = true;
6683             break;
6684           default:
6685             break;
6686         }
6687       }
6688
6689       // Visit the children of this block in the dominator tree.
6690       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
6691            I != E; ++I) {
6692         Changed |= VisitNode(*I, TLSBaseAddrReg);
6693       }
6694
6695       return Changed;
6696     }
6697
6698     // Replace the TLS_base_addr instruction I with a copy from
6699     // TLSBaseAddrReg, returning the new instruction.
6700     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
6701                                          unsigned TLSBaseAddrReg) {
6702       MachineFunction *MF = I->getParent()->getParent();
6703       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6704       const bool is64Bit = STI.is64Bit();
6705       const X86InstrInfo *TII = STI.getInstrInfo();
6706
6707       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
6708       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
6709                                    TII->get(TargetOpcode::COPY),
6710                                    is64Bit ? X86::RAX : X86::EAX)
6711                                    .addReg(TLSBaseAddrReg);
6712
6713       // Erase the TLS_base_addr instruction.
6714       I->eraseFromParent();
6715
6716       return Copy;
6717     }
6718
6719     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6720     // inserting a copy instruction after I. Returns the new instruction.
6721     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6722       MachineFunction *MF = I->getParent()->getParent();
6723       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6724       const bool is64Bit = STI.is64Bit();
6725       const X86InstrInfo *TII = STI.getInstrInfo();
6726
6727       // Create a virtual register for the TLS base address.
6728       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6729       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6730                                                       ? &X86::GR64RegClass
6731                                                       : &X86::GR32RegClass);
6732
6733       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6734       MachineInstr *Next = I->getNextNode();
6735       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6736                                    TII->get(TargetOpcode::COPY),
6737                                    *TLSBaseAddrReg)
6738                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6739
6740       return Copy;
6741     }
6742
6743     const char *getPassName() const override {
6744       return "Local Dynamic TLS Access Clean-up";
6745     }
6746
6747     void getAnalysisUsage(AnalysisUsage &AU) const override {
6748       AU.setPreservesCFG();
6749       AU.addRequired<MachineDominatorTree>();
6750       MachineFunctionPass::getAnalysisUsage(AU);
6751     }
6752   };
6753 }
6754
6755 char LDTLSCleanup::ID = 0;
6756 FunctionPass*
6757 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }