lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  43 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  44 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  45 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  46 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  47                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisSameAs<0,2>]>>;
  49 def X86andnp   : SDNode<"X86ISD::ANDNP",
  50                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  51                                       SDTCisSameAs<0,2>]>>;
  52 def X86psignb  : SDNode<"X86ISD::PSIGNB",
  53                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  54                                       SDTCisSameAs<0,2>]>>;
  55 def X86psignw  : SDNode<"X86ISD::PSIGNW",
  56                  SDTypeProfile<1, 2, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  57                                       SDTCisSameAs<0,2>]>>;
  58 def X86psignd  : SDNode<"X86ISD::PSIGND",
  59                  SDTypeProfile<1, 2, [SDTCisVT<0, v4i32>, SDTCisSameAs<0,1>,
  60                                       SDTCisSameAs<0,2>]>>;
  61 def X86pblendvb : SDNode<"X86ISD::PBLENDVB",
  62                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  63                                       SDTCisSameAs<0,2>, SDTCisSameAs<0,3>]>>;
  64 def X86blendvpd : SDNode<"X86ISD::BLENDVPD",
  65                   SDTypeProfile<1, 3, [SDTCisVT<0, v2i64>, SDTCisSameAs<0,1>,
  66                                        SDTCisSameAs<0,2>, SDTCisSameAs<0,3>]>>;
  67 def X86blendvps : SDNode<"X86ISD::BLENDVPS",
  68                  SDTypeProfile<1, 3, [SDTCisVT<0, v4i32>, SDTCisSameAs<0,1>,
  69                                       SDTCisSameAs<0,2>, SDTCisSameAs<0,3>]>>;
  70 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  71                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  72 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  73                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  74 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  75                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  76                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  77 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  78                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  79                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  80 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  81                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  82                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  83 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  84                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  85 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  86                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  87 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  88 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  89 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  90 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  91 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  92 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  93 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  94 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  95 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  96 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  97 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  98 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  99
 100 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
 101                                           SDTCisVec<1>,
 102                                           SDTCisSameAs<2, 1>]>;
 103 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
 104 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
 105
 106 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 107 // translated into one of the target nodes below during lowering.
 108 // Note: this is a work in progress...
 109 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 110 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 111                                 SDTCisSameAs<0,2>]>;
 112
 113 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 114                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 115 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 116                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 117
 118 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 119
 120 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 121
 122 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 123 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 124 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 125
 126 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 127 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 128
 129 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 130 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 131 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 132
 133 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 134 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 135
 136 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 137 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 138 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 139 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 140
 141 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 142 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 143
 144 def X86Unpcklps  : SDNode<"X86ISD::UNPCKLPS", SDTShuff2Op>;
 145 def X86Unpcklpd  : SDNode<"X86ISD::UNPCKLPD", SDTShuff2Op>;
 146 def X86Unpcklpsy : SDNode<"X86ISD::VUNPCKLPSY", SDTShuff2Op>;
 147 def X86Unpcklpdy : SDNode<"X86ISD::VUNPCKLPDY", SDTShuff2Op>;
 148
 149 def X86Unpckhps  : SDNode<"X86ISD::UNPCKHPS", SDTShuff2Op>;
 150 def X86Unpckhpd  : SDNode<"X86ISD::UNPCKHPD", SDTShuff2Op>;
 151 def X86Unpckhpsy : SDNode<"X86ISD::VUNPCKHPSY", SDTShuff2Op>;
 152 def X86Unpckhpdy : SDNode<"X86ISD::VUNPCKHPDY", SDTShuff2Op>;
 153
 154 def X86Punpcklbw  : SDNode<"X86ISD::PUNPCKLBW", SDTShuff2Op>;
 155 def X86Punpcklwd  : SDNode<"X86ISD::PUNPCKLWD", SDTShuff2Op>;
 156 def X86Punpckldq  : SDNode<"X86ISD::PUNPCKLDQ", SDTShuff2Op>;
 157 def X86Punpcklqdq : SDNode<"X86ISD::PUNPCKLQDQ", SDTShuff2Op>;
 158
 159 def X86Punpckhbw  : SDNode<"X86ISD::PUNPCKHBW", SDTShuff2Op>;
 160 def X86Punpckhwd  : SDNode<"X86ISD::PUNPCKHWD", SDTShuff2Op>;
 161 def X86Punpckhdq  : SDNode<"X86ISD::PUNPCKHDQ", SDTShuff2Op>;
 162 def X86Punpckhqdq : SDNode<"X86ISD::PUNPCKHQDQ", SDTShuff2Op>;
 163
 164 def X86VPermilps  : SDNode<"X86ISD::VPERMILPS", SDTShuff2OpI>;
 165 def X86VPermilpsy : SDNode<"X86ISD::VPERMILPSY", SDTShuff2OpI>;
 166 def X86VPermilpd  : SDNode<"X86ISD::VPERMILPD", SDTShuff2OpI>;
 167 def X86VPermilpdy : SDNode<"X86ISD::VPERMILPDY", SDTShuff2OpI>;
 168
 169 def X86VPerm2f128 : SDNode<"X86ISD::VPERM2F128", SDTShuff3OpI>;
 170
 171 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 172
 173 //===----------------------------------------------------------------------===//
 174 // SSE Complex Patterns
 175 //===----------------------------------------------------------------------===//
 176
 177 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 178 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 179 // forms.
 180 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 181                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 182                                    SDNPWantRoot]>;
 183 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 184                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 185                                    SDNPWantRoot]>;
 186
 187 def ssmem : Operand<v4f32> {
 188   let PrintMethod = "printf32mem";
 189   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 190   let ParserMatchClass = X86MemAsmOperand;
 191   let OperandType = "OPERAND_MEMORY";
 192 }
 193 def sdmem : Operand<v2f64> {
 194   let PrintMethod = "printf64mem";
 195   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 196   let ParserMatchClass = X86MemAsmOperand;
 197   let OperandType = "OPERAND_MEMORY";
 198 }
 199
 200 //===----------------------------------------------------------------------===//
 201 // SSE pattern fragments
 202 //===----------------------------------------------------------------------===//
 203
 204 // 128-bit load pattern fragments
 205 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 206 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 207 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 208 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 209
 210 // 256-bit load pattern fragments
 211 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 212 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 213 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 214 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 215
 216 // Like 'store', but always requires vector alignment.
 217 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 218                            (store node:$val, node:$ptr), [{
 219   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 220 }]>;
 221
 222 // Like 'load', but always requires vector alignment.
 223 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 224   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 225 }]>;
 226
 227 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 228                                (f32 (alignedload node:$ptr))>;
 229 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 230                                (f64 (alignedload node:$ptr))>;
 231
 232 // 128-bit aligned load pattern fragments
 233 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 234                                (v4f32 (alignedload node:$ptr))>;
 235 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 236                                (v2f64 (alignedload node:$ptr))>;
 237 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 238                                (v4i32 (alignedload node:$ptr))>;
 239 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 240                                (v2i64 (alignedload node:$ptr))>;
 241
 242 // 256-bit aligned load pattern fragments
 243 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 244                                (v8f32 (alignedload node:$ptr))>;
 245 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 246                                (v4f64 (alignedload node:$ptr))>;
 247 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 248                                (v8i32 (alignedload node:$ptr))>;
 249 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 250                                (v4i64 (alignedload node:$ptr))>;
 251
 252 // Like 'load', but uses special alignment checks suitable for use in
 253 // memory operands in most SSE instructions, which are required to
 254 // be naturally aligned on some targets but not on others.  If the subtarget
 255 // allows unaligned accesses, match any load, though this may require
 256 // setting a feature bit in the processor (on startup, for example).
 257 // Opteron 10h and later implement such a feature.
 258 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 259   return    Subtarget->hasVectorUAMem()
 260          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 261 }]>;
 262
 263 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 264 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 265
 266 // 128-bit memop pattern fragments
 267 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 268 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 269 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 270 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 271 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 272 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 273
 274 // 256-bit memop pattern fragments
 275 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 276 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 277 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 278 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 279 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 280
 281 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 282 // 16-byte boundary.
 283 // FIXME: 8 byte alignment for mmx reads is not required
 284 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 285   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 286 }]>;
 287
 288 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 289
 290 // MOVNT Support
 291 // Like 'store', but requires the non-temporal bit to be set
 292 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 293                            (st node:$val, node:$ptr), [{
 294   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 295     return ST->isNonTemporal();
 296   return false;
 297 }]>;
 298
 299 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 300                                    (st node:$val, node:$ptr), [{
 301   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 302     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 303            ST->getAddressingMode() == ISD::UNINDEXED &&
 304            ST->getAlignment() >= 16;
 305   return false;
 306 }]>;
 307
 308 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 309                                    (st node:$val, node:$ptr), [{
 310   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 311     return ST->isNonTemporal() &&
 312            ST->getAlignment() < 16;
 313   return false;
 314 }]>;
 315
 316 // 128-bit bitconvert pattern fragments
 317 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 318 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 319 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 320 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 321 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 322 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 323
 324 // 256-bit bitconvert pattern fragments
 325 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 326 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 327
 328 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 329                            (bitconvert (v2i64 (X86vzmovl
 330                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 331 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 332                            (bitconvert (v4i32 (X86vzmovl
 333                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 334
 335 def vzload_v2i64 : PatFrag<(ops node:$src),
 336                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 337
 338
 339 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 340   return N->isExactlyValue(+0.0);
 341 }]>;
 342
 343 // BYTE_imm - Transform bit immediates into byte immediates.
 344 def BYTE_imm  : SDNodeXForm<imm, [{
 345   // Transformation function: imm >> 3
 346   return getI32Imm(N->getZExtValue() >> 3);
 347 }]>;
 348
 349 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 350 // SHUFP* etc. imm.
 351 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 352   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 353 }]>;
 354
 355 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 356 // PSHUFHW imm.
 357 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 358   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 359 }]>;
 360
 361 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 362 // PSHUFLW imm.
 363 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 364   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 365 }]>;
 366
 367 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 368 // a PALIGNR imm.
 369 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 370   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 371 }]>;
 372
 373 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 374 // to VEXTRACTF128 imm.
 375 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 376   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 377 }]>;
 378
 379 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 380 // VINSERTF128 imm.
 381 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 382   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 383 }]>;
 384
 385 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 386                        (vector_shuffle node:$lhs, node:$rhs), [{
 387   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 388   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 389 }]>;
 390
 391 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 392                       (vector_shuffle node:$lhs, node:$rhs), [{
 393   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 394 }]>;
 395
 396 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 397                       (vector_shuffle node:$lhs, node:$rhs), [{
 398   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 399 }]>;
 400
 401 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 402                             (vector_shuffle node:$lhs, node:$rhs), [{
 403   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 404 }]>;
 405
 406 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 407                       (vector_shuffle node:$lhs, node:$rhs), [{
 408   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 409 }]>;
 410
 411 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 412                     (vector_shuffle node:$lhs, node:$rhs), [{
 413   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 414 }]>;
 415
 416 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 417                    (vector_shuffle node:$lhs, node:$rhs), [{
 418   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 419 }]>;
 420
 421 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 422                      (vector_shuffle node:$lhs, node:$rhs), [{
 423   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 424 }]>;
 425
 426 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 427                      (vector_shuffle node:$lhs, node:$rhs), [{
 428   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 429 }]>;
 430
 431 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 432                      (vector_shuffle node:$lhs, node:$rhs), [{
 433   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 434 }], SHUFFLE_get_shuf_imm>;
 435
 436 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 437                     (vector_shuffle node:$lhs, node:$rhs), [{
 438   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 439 }], SHUFFLE_get_shuf_imm>;
 440
 441 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 442                       (vector_shuffle node:$lhs, node:$rhs), [{
 443   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 444 }], SHUFFLE_get_pshufhw_imm>;
 445
 446 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 447                       (vector_shuffle node:$lhs, node:$rhs), [{
 448   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 449 }], SHUFFLE_get_pshuflw_imm>;
 450
 451 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 452                                    (extract_subvector node:$bigvec,
 453                                                       node:$index), [{
 454   return X86::isVEXTRACTF128Index(N);
 455 }], EXTRACT_get_vextractf128_imm>;
 456
 457 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 458                                       node:$index),
 459                                  (insert_subvector node:$bigvec, node:$smallvec,
 460                                                    node:$index), [{
 461   return X86::isVINSERTF128Index(N);
 462 }], INSERT_get_vinsertf128_imm>;
 463