lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  43 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  44 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  45 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  46 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  47 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  48 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  49 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  50 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  51                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  52                                       SDTCisSameAs<0,2>]>>;
  53 def X86andnp   : SDNode<"X86ISD::ANDNP",
  54                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  55                                       SDTCisSameAs<0,2>]>>;
  56 def X86psign   : SDNode<"X86ISD::PSIGN",
  57                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  58                                       SDTCisSameAs<0,2>]>>;
  59 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  60                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  61 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  62                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  63 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  64                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  65                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  66 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  67                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  68                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  69 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  70                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  71                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  72 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  73                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  74 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  75                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  76 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  77 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  78 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  79 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  80 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  81 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  82 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  83 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  84 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  85 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  86 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  87 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  88
  89 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  90                                           SDTCisVec<1>,
  91                                           SDTCisSameAs<2, 1>]>;
  92 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  93 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
  94
  95 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
  96 // translated into one of the target nodes below during lowering.
  97 // Note: this is a work in progress...
  98 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  99 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 100                                 SDTCisSameAs<0,2>]>;
 101
 102 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 103                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 104 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 105                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 106
 107 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 108
 109 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 110
 111 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 112 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 113 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 114
 115 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 116 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 117
 118 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 119 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 120 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 121
 122 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 123 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 124
 125 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 126 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 127 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 128 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 129
 130 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 131 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 132
 133 def X86Unpcklp : SDNode<"X86ISD::UNPCKLP", SDTShuff2Op>;
 134 def X86Unpckhp : SDNode<"X86ISD::UNPCKHP", SDTShuff2Op>;
 135
 136 def X86Punpckl : SDNode<"X86ISD::PUNPCKL", SDTShuff2Op>;
 137 def X86Punpckh : SDNode<"X86ISD::PUNPCKH", SDTShuff2Op>;
 138
 139 def X86VPermilps  : SDNode<"X86ISD::VPERMILPS", SDTShuff2OpI>;
 140 def X86VPermilpd  : SDNode<"X86ISD::VPERMILPD", SDTShuff2OpI>;
 141
 142 def X86VPerm2f128 : SDNode<"X86ISD::VPERM2F128", SDTShuff3OpI>;
 143 def X86VPerm2i128 : SDNode<"X86ISD::VPERM2I128", SDTShuff3OpI>;
 144
 145 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // SSE Complex Patterns
 149 //===----------------------------------------------------------------------===//
 150
 151 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 152 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 153 // forms.
 154 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 155                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 156                                    SDNPWantRoot]>;
 157 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 158                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 159                                    SDNPWantRoot]>;
 160
 161 def ssmem : Operand<v4f32> {
 162   let PrintMethod = "printf32mem";
 163   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 164   let ParserMatchClass = X86MemAsmOperand;
 165   let OperandType = "OPERAND_MEMORY";
 166 }
 167 def sdmem : Operand<v2f64> {
 168   let PrintMethod = "printf64mem";
 169   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 170   let ParserMatchClass = X86MemAsmOperand;
 171   let OperandType = "OPERAND_MEMORY";
 172 }
 173
 174 //===----------------------------------------------------------------------===//
 175 // SSE pattern fragments
 176 //===----------------------------------------------------------------------===//
 177
 178 // 128-bit load pattern fragments
 179 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 180 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 181 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 182 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 183
 184 // 256-bit load pattern fragments
 185 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 186 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 187 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 188 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 189
 190 // Like 'store', but always requires 128-bit vector alignment.
 191 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 192                            (store node:$val, node:$ptr), [{
 193   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 194 }]>;
 195
 196 // Like 'store', but always requires 256-bit vector alignment.
 197 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 198                               (store node:$val, node:$ptr), [{
 199   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 200 }]>;
 201
 202 // Like 'load', but always requires 128-bit vector alignment.
 203 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 204   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 205 }]>;
 206
 207 // Like 'load', but always requires 256-bit vector alignment.
 208 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 209   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 210 }]>;
 211
 212 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 213                                (f32 (alignedload node:$ptr))>;
 214 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 215                                (f64 (alignedload node:$ptr))>;
 216
 217 // 128-bit aligned load pattern fragments
 218 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 219                                (v4f32 (alignedload node:$ptr))>;
 220 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 221                                (v2f64 (alignedload node:$ptr))>;
 222 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 223                                (v4i32 (alignedload node:$ptr))>;
 224 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 225                                (v2i64 (alignedload node:$ptr))>;
 226
 227 // 256-bit aligned load pattern fragments
 228 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 229                                (v8f32 (alignedload256 node:$ptr))>;
 230 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 231                                (v4f64 (alignedload256 node:$ptr))>;
 232 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 233                                (v8i32 (alignedload256 node:$ptr))>;
 234 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 235                                (v4i64 (alignedload256 node:$ptr))>;
 236
 237 // Like 'load', but uses special alignment checks suitable for use in
 238 // memory operands in most SSE instructions, which are required to
 239 // be naturally aligned on some targets but not on others.  If the subtarget
 240 // allows unaligned accesses, match any load, though this may require
 241 // setting a feature bit in the processor (on startup, for example).
 242 // Opteron 10h and later implement such a feature.
 243 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 244   return    Subtarget->hasVectorUAMem()
 245          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 246 }]>;
 247
 248 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 249 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 250
 251 // 128-bit memop pattern fragments
 252 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 253 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 254 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 255 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 256 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 257 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 258
 259 // 256-bit memop pattern fragments
 260 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 261 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 262 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 263 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 264 def memopv16i16 : PatFrag<(ops node:$ptr), (v16i16 (memop node:$ptr))>;
 265 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 266
 267 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 268 // 16-byte boundary.
 269 // FIXME: 8 byte alignment for mmx reads is not required
 270 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 271   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 272 }]>;
 273
 274 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 275
 276 // MOVNT Support
 277 // Like 'store', but requires the non-temporal bit to be set
 278 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 279                            (st node:$val, node:$ptr), [{
 280   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 281     return ST->isNonTemporal();
 282   return false;
 283 }]>;
 284
 285 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 286                                    (st node:$val, node:$ptr), [{
 287   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 288     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 289            ST->getAddressingMode() == ISD::UNINDEXED &&
 290            ST->getAlignment() >= 16;
 291   return false;
 292 }]>;
 293
 294 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 295                                    (st node:$val, node:$ptr), [{
 296   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 297     return ST->isNonTemporal() &&
 298            ST->getAlignment() < 16;
 299   return false;
 300 }]>;
 301
 302 // 128-bit bitconvert pattern fragments
 303 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 304 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 305 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 306 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 307 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 308 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 309
 310 // 256-bit bitconvert pattern fragments
 311 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 312 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 313 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 314 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 315
 316 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 317                            (bitconvert (v2i64 (X86vzmovl
 318                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 319 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 320                            (bitconvert (v4i32 (X86vzmovl
 321                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 322
 323 def vzload_v2i64 : PatFrag<(ops node:$src),
 324                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 325
 326
 327 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 328   return N->isExactlyValue(+0.0);
 329 }]>;
 330
 331 // BYTE_imm - Transform bit immediates into byte immediates.
 332 def BYTE_imm  : SDNodeXForm<imm, [{
 333   // Transformation function: imm >> 3
 334   return getI32Imm(N->getZExtValue() >> 3);
 335 }]>;
 336
 337 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 338 // SHUFP* etc. imm.
 339 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 340   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 341 }]>;
 342
 343 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 344 // PSHUFHW imm.
 345 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 346   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 347 }]>;
 348
 349 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 350 // PSHUFLW imm.
 351 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 352   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 353 }]>;
 354
 355 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 356 // a PALIGNR imm.
 357 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 358   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 359 }]>;
 360
 361 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 362 // to VEXTRACTF128 imm.
 363 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 364   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 365 }]>;
 366
 367 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 368 // VINSERTF128 imm.
 369 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 370   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 371 }]>;
 372
 373 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 374                        (vector_shuffle node:$lhs, node:$rhs), [{
 375   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 376   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 377 }]>;
 378
 379 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 380                       (vector_shuffle node:$lhs, node:$rhs), [{
 381   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 382 }]>;
 383
 384 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 385                       (vector_shuffle node:$lhs, node:$rhs), [{
 386   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 387 }]>;
 388
 389 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 390                             (vector_shuffle node:$lhs, node:$rhs), [{
 391   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 392 }]>;
 393
 394 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 395                       (vector_shuffle node:$lhs, node:$rhs), [{
 396   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 397 }]>;
 398
 399 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 400                     (vector_shuffle node:$lhs, node:$rhs), [{
 401   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 402 }]>;
 403
 404 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 405                    (vector_shuffle node:$lhs, node:$rhs), [{
 406   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 407 }]>;
 408
 409 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 410                      (vector_shuffle node:$lhs, node:$rhs), [{
 411   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 412 }]>;
 413
 414 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 415                      (vector_shuffle node:$lhs, node:$rhs), [{
 416   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 417 }]>;
 418
 419 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 420                      (vector_shuffle node:$lhs, node:$rhs), [{
 421   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 422 }], SHUFFLE_get_shuf_imm>;
 423
 424 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 425                     (vector_shuffle node:$lhs, node:$rhs), [{
 426   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 427 }], SHUFFLE_get_shuf_imm>;
 428
 429 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 430                       (vector_shuffle node:$lhs, node:$rhs), [{
 431   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 432 }], SHUFFLE_get_pshufhw_imm>;
 433
 434 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 435                       (vector_shuffle node:$lhs, node:$rhs), [{
 436   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 437 }], SHUFFLE_get_pshuflw_imm>;
 438
 439 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 440                                    (extract_subvector node:$bigvec,
 441                                                       node:$index), [{
 442   return X86::isVEXTRACTF128Index(N);
 443 }], EXTRACT_get_vextractf128_imm>;
 444
 445 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 446                                       node:$index),
 447                                  (insert_subvector node:$bigvec, node:$smallvec,
 448                                                    node:$index), [{
 449   return X86::isVINSERTF128Index(N);
 450 }], INSERT_get_vinsertf128_imm>;
 451