lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //===-- X86InstrFragmentsSIMD.td - x86 SIMD ISA ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  43 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  44 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  45 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  46 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  47 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  48 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  49 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  50 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  51                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  52                                       SDTCisSameAs<0,2>]>>;
  53 def X86andnp   : SDNode<"X86ISD::ANDNP",
  54                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  55                                       SDTCisSameAs<0,2>]>>;
  56 def X86psign   : SDNode<"X86ISD::PSIGN",
  57                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  58                                       SDTCisSameAs<0,2>]>>;
  59 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  60                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  61 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  62                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  63 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  64                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  65                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  66 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  67                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  68                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  69 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  70                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  71                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  72 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  73                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  74
  75 def X86vzmovly  : SDNode<"X86ISD::VZEXT_MOVL",
  76                  SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  77                                       SDTCisOpSmallerThanOp<1, 0> ]>>;
  78
  79 def X86vsmovl  : SDNode<"X86ISD::VSEXT_MOVL",
  80                  SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisInt<1>, SDTCisInt<0>]>>;
  81
  82 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  83                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  84
  85 def X86vfpext  : SDNode<"X86ISD::VFPEXT",
  86                         SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  87                                              SDTCisFP<0>, SDTCisFP<1>]>>;
  88
  89 def X86vshldq  : SDNode<"X86ISD::VSHLDQ",    SDTIntShiftOp>;
  90 def X86vshrdq  : SDNode<"X86ISD::VSRLDQ",    SDTIntShiftOp>;
  91 def X86cmpp    : SDNode<"X86ISD::CMPP",      SDTX86VFCMP>;
  92 def X86pcmpeq  : SDNode<"X86ISD::PCMPEQ", SDTIntBinOp, [SDNPCommutative]>;
  93 def X86pcmpgt  : SDNode<"X86ISD::PCMPGT", SDTIntBinOp>;
  94
  95 def X86vshl    : SDNode<"X86ISD::VSHL",
  96                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  97                                       SDTCisVec<2>]>>;
  98 def X86vsrl    : SDNode<"X86ISD::VSRL",
  99                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 100                                       SDTCisVec<2>]>>;
 101 def X86vsra    : SDNode<"X86ISD::VSRA",
 102                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 103                                       SDTCisVec<2>]>>;
 104
 105 def X86vshli   : SDNode<"X86ISD::VSHLI", SDTIntShiftOp>;
 106 def X86vsrli   : SDNode<"X86ISD::VSRLI", SDTIntShiftOp>;
 107 def X86vsrai   : SDNode<"X86ISD::VSRAI", SDTIntShiftOp>;
 108
 109 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
 110                                           SDTCisVec<1>,
 111                                           SDTCisSameAs<2, 1>]>;
 112 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
 113 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
 114
 115 def X86pmuludq : SDNode<"X86ISD::PMULUDQ",
 116                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 117                                       SDTCisSameAs<1,2>]>>;
 118
 119 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 120 // translated into one of the target nodes below during lowering.
 121 // Note: this is a work in progress...
 122 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 123 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 124                                 SDTCisSameAs<0,2>]>;
 125
 126 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 127                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 128 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 129                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 130
 131 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 132 def SDTBlend : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 133                              SDTCisSameAs<1,2>, SDTCisVT<3, i32>]>;
 134
 135 def SDTFma : SDTypeProfile<1, 3, [SDTCisSameAs<0,1>,
 136                            SDTCisSameAs<1,2>, SDTCisSameAs<1,3>]>;
 137
 138 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 139
 140 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 141 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 142 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 143
 144 def X86Shufp : SDNode<"X86ISD::SHUFP", SDTShuff3OpI>;
 145
 146 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 147 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 148 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 149
 150 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 151 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 152
 153 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 154 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 155 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 156
 157 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 158 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 159
 160 def X86Unpckl : SDNode<"X86ISD::UNPCKL", SDTShuff2Op>;
 161 def X86Unpckh : SDNode<"X86ISD::UNPCKH", SDTShuff2Op>;
 162
 163 def X86VPermilp  : SDNode<"X86ISD::VPERMILP", SDTShuff2OpI>;
 164 def X86VPermv    : SDNode<"X86ISD::VPERMV",   SDTShuff2Op>;
 165 def X86VPermi    : SDNode<"X86ISD::VPERMI",   SDTShuff2OpI>;
 166
 167 def X86VPerm2x128 : SDNode<"X86ISD::VPERM2X128", SDTShuff3OpI>;
 168
 169 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 170
 171 def X86Blendpw   : SDNode<"X86ISD::BLENDPW",   SDTBlend>;
 172 def X86Blendps   : SDNode<"X86ISD::BLENDPS",   SDTBlend>;
 173 def X86Blendpd   : SDNode<"X86ISD::BLENDPD",   SDTBlend>;
 174 def X86Fmadd     : SDNode<"X86ISD::FMADD",     SDTFma>;
 175 def X86Fnmadd    : SDNode<"X86ISD::FNMADD",    SDTFma>;
 176 def X86Fmsub     : SDNode<"X86ISD::FMSUB",     SDTFma>;
 177 def X86Fnmsub    : SDNode<"X86ISD::FNMSUB",    SDTFma>;
 178 def X86Fmaddsub  : SDNode<"X86ISD::FMSUBADD",  SDTFma>;
 179 def X86Fmsubadd  : SDNode<"X86ISD::FMADDSUB",  SDTFma>;
 180
 181 def SDT_PCMPISTRI : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
 182                                          SDTCisVT<2, v16i8>, SDTCisVT<3, v16i8>,
 183                                          SDTCisVT<4, i8>]>;
 184 def SDT_PCMPESTRI : SDTypeProfile<2, 5, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
 185                                          SDTCisVT<2, v16i8>, SDTCisVT<3, i32>,
 186                                          SDTCisVT<4, v16i8>, SDTCisVT<5, i32>,
 187                                          SDTCisVT<6, i8>]>;
 188
 189 def X86pcmpistri : SDNode<"X86ISD::PCMPISTRI", SDT_PCMPISTRI>;
 190 def X86pcmpestri : SDNode<"X86ISD::PCMPESTRI", SDT_PCMPESTRI>;
 191
 192 //===----------------------------------------------------------------------===//
 193 // SSE Complex Patterns
 194 //===----------------------------------------------------------------------===//
 195
 196 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 197 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 198 // forms.
 199 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 200                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 201                                    SDNPWantRoot]>;
 202 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 203                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 204                                    SDNPWantRoot]>;
 205
 206 def ssmem : Operand<v4f32> {
 207   let PrintMethod = "printf32mem";
 208   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 209   let ParserMatchClass = X86MemAsmOperand;
 210   let OperandType = "OPERAND_MEMORY";
 211 }
 212 def sdmem : Operand<v2f64> {
 213   let PrintMethod = "printf64mem";
 214   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 215   let ParserMatchClass = X86MemAsmOperand;
 216   let OperandType = "OPERAND_MEMORY";
 217 }
 218
 219 //===----------------------------------------------------------------------===//
 220 // SSE pattern fragments
 221 //===----------------------------------------------------------------------===//
 222
 223 // 128-bit load pattern fragments
 224 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 225 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 226 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 227 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 228
 229 // 256-bit load pattern fragments
 230 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 231 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 232 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 233 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 234
 235 // Like 'store', but always requires 128-bit vector alignment.
 236 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 237                            (store node:$val, node:$ptr), [{
 238   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 239 }]>;
 240
 241 // Like 'store', but always requires 256-bit vector alignment.
 242 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 243                               (store node:$val, node:$ptr), [{
 244   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 245 }]>;
 246
 247 // Like 'load', but always requires 128-bit vector alignment.
 248 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 249   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 250 }]>;
 251
 252 // Like 'X86vzload', but always requires 128-bit vector alignment.
 253 def alignedX86vzload : PatFrag<(ops node:$ptr), (X86vzload node:$ptr), [{
 254   return cast<MemSDNode>(N)->getAlignment() >= 16;
 255 }]>;
 256
 257 // Like 'load', but always requires 256-bit vector alignment.
 258 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 259   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 260 }]>;
 261
 262 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 263                                (f32 (alignedload node:$ptr))>;
 264 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 265                                (f64 (alignedload node:$ptr))>;
 266
 267 // 128-bit aligned load pattern fragments
 268 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 269 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 270                                (v4f32 (alignedload node:$ptr))>;
 271 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 272                                (v2f64 (alignedload node:$ptr))>;
 273 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 274                                (v2i64 (alignedload node:$ptr))>;
 275
 276 // 256-bit aligned load pattern fragments
 277 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 278 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 279                                (v8f32 (alignedload256 node:$ptr))>;
 280 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 281                                (v4f64 (alignedload256 node:$ptr))>;
 282 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 283                                (v4i64 (alignedload256 node:$ptr))>;
 284
 285 // Like 'load', but uses special alignment checks suitable for use in
 286 // memory operands in most SSE instructions, which are required to
 287 // be naturally aligned on some targets but not on others.  If the subtarget
 288 // allows unaligned accesses, match any load, though this may require
 289 // setting a feature bit in the processor (on startup, for example).
 290 // Opteron 10h and later implement such a feature.
 291 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 292   return    Subtarget->hasVectorUAMem()
 293          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 294 }]>;
 295
 296 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 297 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 298
 299 // 128-bit memop pattern fragments
 300 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 301 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 302 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 303 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 304
 305 // 256-bit memop pattern fragments
 306 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 307 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 308 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 309 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 310
 311 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 312 // 16-byte boundary.
 313 // FIXME: 8 byte alignment for mmx reads is not required
 314 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 315   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 316 }]>;
 317
 318 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 319
 320 // MOVNT Support
 321 // Like 'store', but requires the non-temporal bit to be set
 322 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 323                            (st node:$val, node:$ptr), [{
 324   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 325     return ST->isNonTemporal();
 326   return false;
 327 }]>;
 328
 329 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 330                                     (st node:$val, node:$ptr), [{
 331   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 332     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 333            ST->getAddressingMode() == ISD::UNINDEXED &&
 334            ST->getAlignment() >= 16;
 335   return false;
 336 }]>;
 337
 338 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 339                                       (st node:$val, node:$ptr), [{
 340   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 341     return ST->isNonTemporal() &&
 342            ST->getAlignment() < 16;
 343   return false;
 344 }]>;
 345
 346 // 128-bit bitconvert pattern fragments
 347 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 348 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 349 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 350 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 351 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 352 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 353
 354 // 256-bit bitconvert pattern fragments
 355 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 356 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 357 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 358 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 359
 360 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 361                            (bitconvert (v2i64 (X86vzmovl
 362                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 363 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 364                            (bitconvert (v4i32 (X86vzmovl
 365                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 366
 367 def vzload_v2i64 : PatFrag<(ops node:$src),
 368                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 369
 370
 371 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 372   return N->isExactlyValue(+0.0);
 373 }]>;
 374
 375 // BYTE_imm - Transform bit immediates into byte immediates.
 376 def BYTE_imm  : SDNodeXForm<imm, [{
 377   // Transformation function: imm >> 3
 378   return getI32Imm(N->getZExtValue() >> 3);
 379 }]>;
 380
 381 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 382 // to VEXTRACTF128 imm.
 383 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 384   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 385 }]>;
 386
 387 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 388 // VINSERTF128 imm.
 389 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 390   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 391 }]>;
 392
 393 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 394                                    (extract_subvector node:$bigvec,
 395                                                       node:$index), [{
 396   return X86::isVEXTRACTF128Index(N);
 397 }], EXTRACT_get_vextractf128_imm>;
 398
 399 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 400                                       node:$index),
 401                                  (insert_subvector node:$bigvec, node:$smallvec,
 402                                                    node:$index), [{
 403   return X86::isVINSERTF128Index(N);
 404 }], INSERT_get_vinsertf128_imm>;
 405