lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  43 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  44 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  46                                       SDTCisSameAs<0,2>]>>;
  47 def X86pandn   : SDNode<"X86ISD::PANDN",
  48                  SDTypeProfile<1, 2, [SDTCisVT<0, v2i64>, SDTCisSameAs<0,1>,
  49                                       SDTCisSameAs<0,2>]>>;
  50 def X86psignb  : SDNode<"X86ISD::PSIGNB",
  51                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  52                                       SDTCisSameAs<0,2>]>>;
  53 def X86psignw  : SDNode<"X86ISD::PSIGNW",
  54                  SDTypeProfile<1, 2, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  55                                       SDTCisSameAs<0,2>]>>;
  56 def X86psignd  : SDNode<"X86ISD::PSIGND",
  57                  SDTypeProfile<1, 2, [SDTCisVT<0, v4i32>, SDTCisSameAs<0,1>,
  58                                       SDTCisSameAs<0,2>]>>;
  59 def X86pblendv : SDNode<"X86ISD::PBLENDVB",
  60                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  61                                       SDTCisSameAs<0,2>, SDTCisSameAs<0,3>]>>;
  62 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  63                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  64 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  65                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  66 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  67                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  68                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  69 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  70                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  71                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  72 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  73                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  74                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  75 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  76                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  77 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  78                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  79 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  80 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  81 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  82 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  83 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  84 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  85 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  86 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  87 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  88 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  89 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  90 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  91
  92 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  93                                           SDTCisVec<1>,
  94                                           SDTCisSameAs<2, 1>]>;
  95 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  96 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
  97
  98 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
  99 // translated into one of the target nodes below during lowering.
 100 // Note: this is a work in progress...
 101 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 102 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 103                                 SDTCisSameAs<0,2>]>;
 104
 105 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 106                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 107 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 108                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 109
 110 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 111
 112 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 113 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 114 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 115
 116 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 117 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 118
 119 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 120 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 121 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 122
 123 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 124 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 125
 126 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 127 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 128 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 129 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 130
 131 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 132 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 133
 134 def X86Unpcklps : SDNode<"X86ISD::UNPCKLPS", SDTShuff2Op>;
 135 def X86Unpcklpd : SDNode<"X86ISD::UNPCKLPD", SDTShuff2Op>;
 136 def X86Unpcklpsy : SDNode<"X86ISD::VUNPCKLPSY", SDTShuff2Op>;
 137 def X86Unpcklpdy : SDNode<"X86ISD::VUNPCKLPDY", SDTShuff2Op>;
 138 def X86Unpckhps : SDNode<"X86ISD::UNPCKHPS", SDTShuff2Op>;
 139 def X86Unpckhpd : SDNode<"X86ISD::UNPCKHPD", SDTShuff2Op>;
 140
 141 def X86Punpcklbw  : SDNode<"X86ISD::PUNPCKLBW", SDTShuff2Op>;
 142 def X86Punpcklwd  : SDNode<"X86ISD::PUNPCKLWD", SDTShuff2Op>;
 143 def X86Punpckldq  : SDNode<"X86ISD::PUNPCKLDQ", SDTShuff2Op>;
 144 def X86Punpcklqdq : SDNode<"X86ISD::PUNPCKLQDQ", SDTShuff2Op>;
 145
 146 def X86Punpckhbw  : SDNode<"X86ISD::PUNPCKHBW", SDTShuff2Op>;
 147 def X86Punpckhwd  : SDNode<"X86ISD::PUNPCKHWD", SDTShuff2Op>;
 148 def X86Punpckhdq  : SDNode<"X86ISD::PUNPCKHDQ", SDTShuff2Op>;
 149 def X86Punpckhqdq : SDNode<"X86ISD::PUNPCKHQDQ", SDTShuff2Op>;
 150
 151 //===----------------------------------------------------------------------===//
 152 // SSE Complex Patterns
 153 //===----------------------------------------------------------------------===//
 154
 155 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 156 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 157 // forms.
 158 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 159                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 160                                    SDNPWantRoot]>;
 161 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 162                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 163                                    SDNPWantRoot]>;
 164
 165 def ssmem : Operand<v4f32> {
 166   let PrintMethod = "printf32mem";
 167   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 168   let ParserMatchClass = X86MemAsmOperand;
 169 }
 170 def sdmem : Operand<v2f64> {
 171   let PrintMethod = "printf64mem";
 172   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 173   let ParserMatchClass = X86MemAsmOperand;
 174 }
 175
 176 //===----------------------------------------------------------------------===//
 177 // SSE pattern fragments
 178 //===----------------------------------------------------------------------===//
 179
 180 // 128-bit load pattern fragments
 181 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 182 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 183 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 184 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 185
 186 // 256-bit load pattern fragments
 187 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 188 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 189 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 190 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 191
 192 // Like 'store', but always requires vector alignment.
 193 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 194                            (store node:$val, node:$ptr), [{
 195   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 196 }]>;
 197
 198 // Like 'load', but always requires vector alignment.
 199 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 200   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 201 }]>;
 202
 203 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 204                                (f32 (alignedload node:$ptr))>;
 205 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 206                                (f64 (alignedload node:$ptr))>;
 207
 208 // 128-bit aligned load pattern fragments
 209 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 210                                (v4f32 (alignedload node:$ptr))>;
 211 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 212                                (v2f64 (alignedload node:$ptr))>;
 213 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 214                                (v4i32 (alignedload node:$ptr))>;
 215 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 216                                (v2i64 (alignedload node:$ptr))>;
 217
 218 // 256-bit aligned load pattern fragments
 219 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 220                                (v8f32 (alignedload node:$ptr))>;
 221 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 222                                (v4f64 (alignedload node:$ptr))>;
 223 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 224                                (v8i32 (alignedload node:$ptr))>;
 225 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 226                                (v4i64 (alignedload node:$ptr))>;
 227
 228 // Like 'load', but uses special alignment checks suitable for use in
 229 // memory operands in most SSE instructions, which are required to
 230 // be naturally aligned on some targets but not on others.  If the subtarget
 231 // allows unaligned accesses, match any load, though this may require
 232 // setting a feature bit in the processor (on startup, for example).
 233 // Opteron 10h and later implement such a feature.
 234 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 235   return    Subtarget->hasVectorUAMem()
 236          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 237 }]>;
 238
 239 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 240 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 241
 242 // 128-bit memop pattern fragments
 243 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 244 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 245 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 246 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 247 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 248 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 249
 250 // 256-bit memop pattern fragments
 251 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 252 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 253 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 254 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 255 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 256
 257 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 258 // 16-byte boundary.
 259 // FIXME: 8 byte alignment for mmx reads is not required
 260 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 261   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 262 }]>;
 263
 264 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 265
 266 // MOVNT Support
 267 // Like 'store', but requires the non-temporal bit to be set
 268 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 269                            (st node:$val, node:$ptr), [{
 270   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 271     return ST->isNonTemporal();
 272   return false;
 273 }]>;
 274
 275 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 276                                    (st node:$val, node:$ptr), [{
 277   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 278     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 279            ST->getAddressingMode() == ISD::UNINDEXED &&
 280            ST->getAlignment() >= 16;
 281   return false;
 282 }]>;
 283
 284 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 285                                    (st node:$val, node:$ptr), [{
 286   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 287     return ST->isNonTemporal() &&
 288            ST->getAlignment() < 16;
 289   return false;
 290 }]>;
 291
 292 // 128-bit bitconvert pattern fragments
 293 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 294 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 295 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 296 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 297 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 298 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 299
 300 // 256-bit bitconvert pattern fragments
 301 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 302
 303 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 304                            (bitconvert (v2i64 (X86vzmovl
 305                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 306 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 307                            (bitconvert (v4i32 (X86vzmovl
 308                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 309
 310 def vzload_v2i64 : PatFrag<(ops node:$src),
 311                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 312
 313
 314 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 315   return N->isExactlyValue(+0.0);
 316 }]>;
 317
 318 // BYTE_imm - Transform bit immediates into byte immediates.
 319 def BYTE_imm  : SDNodeXForm<imm, [{
 320   // Transformation function: imm >> 3
 321   return getI32Imm(N->getZExtValue() >> 3);
 322 }]>;
 323
 324 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 325 // SHUFP* etc. imm.
 326 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 327   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 328 }]>;
 329
 330 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 331 // PSHUFHW imm.
 332 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 333   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 334 }]>;
 335
 336 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 337 // PSHUFLW imm.
 338 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 339   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 340 }]>;
 341
 342 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 343 // a PALIGNR imm.
 344 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 345   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 346 }]>;
 347
 348 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 349 // to VEXTRACTF128 imm.
 350 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 351   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 352 }]>;
 353
 354 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 355 // VINSERTF128 imm.
 356 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 357   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 358 }]>;
 359
 360 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 361                        (vector_shuffle node:$lhs, node:$rhs), [{
 362   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 363   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 364 }]>;
 365
 366 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 367                       (vector_shuffle node:$lhs, node:$rhs), [{
 368   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 369 }]>;
 370
 371 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 372                       (vector_shuffle node:$lhs, node:$rhs), [{
 373   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 374 }]>;
 375
 376 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 377                             (vector_shuffle node:$lhs, node:$rhs), [{
 378   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 379 }]>;
 380
 381 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 382                       (vector_shuffle node:$lhs, node:$rhs), [{
 383   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 384 }]>;
 385
 386 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 387                     (vector_shuffle node:$lhs, node:$rhs), [{
 388   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 389 }]>;
 390
 391 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 392                    (vector_shuffle node:$lhs, node:$rhs), [{
 393   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 394 }]>;
 395
 396 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 397                        (vector_shuffle node:$lhs, node:$rhs), [{
 398   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 399 }]>;
 400
 401 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 402                        (vector_shuffle node:$lhs, node:$rhs), [{
 403   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 404 }]>;
 405
 406 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 407                      (vector_shuffle node:$lhs, node:$rhs), [{
 408   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 409 }]>;
 410
 411 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 412                      (vector_shuffle node:$lhs, node:$rhs), [{
 413   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 414 }]>;
 415
 416 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 417                            (vector_shuffle node:$lhs, node:$rhs), [{
 418   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 419 }]>;
 420
 421 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 422                            (vector_shuffle node:$lhs, node:$rhs), [{
 423   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 424 }]>;
 425
 426 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 427                      (vector_shuffle node:$lhs, node:$rhs), [{
 428   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 429 }], SHUFFLE_get_shuf_imm>;
 430
 431 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 432                     (vector_shuffle node:$lhs, node:$rhs), [{
 433   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 434 }], SHUFFLE_get_shuf_imm>;
 435
 436 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 437                       (vector_shuffle node:$lhs, node:$rhs), [{
 438   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 439 }], SHUFFLE_get_pshufhw_imm>;
 440
 441 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 442                       (vector_shuffle node:$lhs, node:$rhs), [{
 443   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 444 }], SHUFFLE_get_pshuflw_imm>;
 445
 446 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 447                      (vector_shuffle node:$lhs, node:$rhs), [{
 448   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 449 }], SHUFFLE_get_palign_imm>;
 450
 451 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 452                                    (extract_subvector node:$bigvec,
 453                                                       node:$index), [{
 454   return X86::isVEXTRACTF128Index(N);
 455 }], EXTRACT_get_vextractf128_imm>;
 456
 457 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 458                                       node:$index),
 459                                  (insert_subvector node:$bigvec, node:$smallvec,
 460                                                    node:$index), [{
 461   return X86::isVINSERTF128Index(N);
 462 }], INSERT_get_vinsertf128_imm>;