lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //===-- X86InstrFragmentsSIMD.td - x86 SIMD ISA ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32
  33 // Commutative and Associative FMIN and FMAX.
  34 def X86fminc    : SDNode<"X86ISD::FMINC", SDTFPBinOp,
  35     [SDNPCommutative, SDNPAssociative]>;
  36 def X86fmaxc    : SDNode<"X86ISD::FMAXC", SDTFPBinOp,
  37     [SDNPCommutative, SDNPAssociative]>;
  38
  39 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  40                         [SDNPCommutative, SDNPAssociative]>;
  41 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  42                         [SDNPCommutative, SDNPAssociative]>;
  43 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  44                         [SDNPCommutative, SDNPAssociative]>;
  45 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  46 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  47 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  48 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  49 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  50 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  51 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  52 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  53 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  54 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  55 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  56 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  57 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  58                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  59                                       SDTCisSameAs<0,2>]>>;
  60 def X86andnp   : SDNode<"X86ISD::ANDNP",
  61                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  62                                       SDTCisSameAs<0,2>]>>;
  63 def X86psign   : SDNode<"X86ISD::PSIGN",
  64                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  65                                       SDTCisSameAs<0,2>]>>;
  66 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  67                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  68 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  69                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  70 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  71                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  72                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  73 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  74                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  75                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  76 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  77                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  78                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  79 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  80                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  81
  82 def X86vzmovly  : SDNode<"X86ISD::VZEXT_MOVL",
  83                  SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  84                                       SDTCisOpSmallerThanOp<1, 0> ]>>;
  85
  86 def X86vsmovl  : SDNode<"X86ISD::VSEXT_MOVL",
  87                  SDTypeProfile<1, 1,
  88                  [SDTCisVec<0>, SDTCisInt<1>, SDTCisInt<0>]>>;
  89
  90 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  91                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  92
  93 def X86vfpext  : SDNode<"X86ISD::VFPEXT",
  94                         SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  95                                              SDTCisFP<0>, SDTCisFP<1>]>>;
  96 def X86vfpround: SDNode<"X86ISD::VFPROUND",
  97                         SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  98                                              SDTCisFP<0>, SDTCisFP<1>]>>;
  99
 100 def X86vshldq  : SDNode<"X86ISD::VSHLDQ",    SDTIntShiftOp>;
 101 def X86vshrdq  : SDNode<"X86ISD::VSRLDQ",    SDTIntShiftOp>;
 102 def X86cmpp    : SDNode<"X86ISD::CMPP",      SDTX86VFCMP>;
 103 def X86pcmpeq  : SDNode<"X86ISD::PCMPEQ", SDTIntBinOp, [SDNPCommutative]>;
 104 def X86pcmpgt  : SDNode<"X86ISD::PCMPGT", SDTIntBinOp>;
 105
 106 def X86vshl    : SDNode<"X86ISD::VSHL",
 107                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 108                                       SDTCisVec<2>]>>;
 109 def X86vsrl    : SDNode<"X86ISD::VSRL",
 110                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 111                                       SDTCisVec<2>]>>;
 112 def X86vsra    : SDNode<"X86ISD::VSRA",
 113                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 114                                       SDTCisVec<2>]>>;
 115
 116 def X86vshli   : SDNode<"X86ISD::VSHLI", SDTIntShiftOp>;
 117 def X86vsrli   : SDNode<"X86ISD::VSRLI", SDTIntShiftOp>;
 118 def X86vsrai   : SDNode<"X86ISD::VSRAI", SDTIntShiftOp>;
 119
 120 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
 121                                           SDTCisVec<1>,
 122                                           SDTCisSameAs<2, 1>]>;
 123 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
 124 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
 125
 126 def X86pmuludq : SDNode<"X86ISD::PMULUDQ",
 127                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 128                                       SDTCisSameAs<1,2>]>>;
 129
 130 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 131 // translated into one of the target nodes below during lowering.
 132 // Note: this is a work in progress...
 133 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 134 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 135                                 SDTCisSameAs<0,2>]>;
 136
 137 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 138                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 139 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 140                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 141
 142 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 143 def SDTBlend : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 144                              SDTCisSameAs<1,2>, SDTCisVT<3, i32>]>;
 145
 146 def SDTFma : SDTypeProfile<1, 3, [SDTCisSameAs<0,1>,
 147                            SDTCisSameAs<1,2>, SDTCisSameAs<1,3>]>;
 148
 149 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 150
 151 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 152 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 153 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 154
 155 def X86Shufp : SDNode<"X86ISD::SHUFP", SDTShuff3OpI>;
 156
 157 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 158 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 159 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 160
 161 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 162 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 163
 164 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 165 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 166 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 167
 168 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 169 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 170
 171 def X86Unpckl : SDNode<"X86ISD::UNPCKL", SDTShuff2Op>;
 172 def X86Unpckh : SDNode<"X86ISD::UNPCKH", SDTShuff2Op>;
 173
 174 def X86VPermilp  : SDNode<"X86ISD::VPERMILP", SDTShuff2OpI>;
 175 def X86VPermv    : SDNode<"X86ISD::VPERMV",   SDTShuff2Op>;
 176 def X86VPermi    : SDNode<"X86ISD::VPERMI",   SDTShuff2OpI>;
 177
 178 def X86VPerm2x128 : SDNode<"X86ISD::VPERM2X128", SDTShuff3OpI>;
 179
 180 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 181
 182 def X86Blendpw   : SDNode<"X86ISD::BLENDPW",   SDTBlend>;
 183 def X86Blendps   : SDNode<"X86ISD::BLENDPS",   SDTBlend>;
 184 def X86Blendpd   : SDNode<"X86ISD::BLENDPD",   SDTBlend>;
 185 def X86Fmadd     : SDNode<"X86ISD::FMADD",     SDTFma>;
 186 def X86Fnmadd    : SDNode<"X86ISD::FNMADD",    SDTFma>;
 187 def X86Fmsub     : SDNode<"X86ISD::FMSUB",     SDTFma>;
 188 def X86Fnmsub    : SDNode<"X86ISD::FNMSUB",    SDTFma>;
 189 def X86Fmaddsub  : SDNode<"X86ISD::FMADDSUB",  SDTFma>;
 190 def X86Fmsubadd  : SDNode<"X86ISD::FMSUBADD",  SDTFma>;
 191
 192 def SDT_PCMPISTRI : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
 193                                          SDTCisVT<2, v16i8>, SDTCisVT<3, v16i8>,
 194                                          SDTCisVT<4, i8>]>;
 195 def SDT_PCMPESTRI : SDTypeProfile<2, 5, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
 196                                          SDTCisVT<2, v16i8>, SDTCisVT<3, i32>,
 197                                          SDTCisVT<4, v16i8>, SDTCisVT<5, i32>,
 198                                          SDTCisVT<6, i8>]>;
 199
 200 def X86pcmpistri : SDNode<"X86ISD::PCMPISTRI", SDT_PCMPISTRI>;
 201 def X86pcmpestri : SDNode<"X86ISD::PCMPESTRI", SDT_PCMPESTRI>;
 202
 203 //===----------------------------------------------------------------------===//
 204 // SSE Complex Patterns
 205 //===----------------------------------------------------------------------===//
 206
 207 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 208 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 209 // forms.
 210 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 211                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 212                                    SDNPWantRoot]>;
 213 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 214                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 215                                    SDNPWantRoot]>;
 216
 217 def ssmem : Operand<v4f32> {
 218   let PrintMethod = "printf32mem";
 219   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 220   let ParserMatchClass = X86MemAsmOperand;
 221   let OperandType = "OPERAND_MEMORY";
 222 }
 223 def sdmem : Operand<v2f64> {
 224   let PrintMethod = "printf64mem";
 225   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 226   let ParserMatchClass = X86MemAsmOperand;
 227   let OperandType = "OPERAND_MEMORY";
 228 }
 229
 230 //===----------------------------------------------------------------------===//
 231 // SSE pattern fragments
 232 //===----------------------------------------------------------------------===//
 233
 234 // 128-bit load pattern fragments
 235 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 236 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 237 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 238 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 239
 240 // 256-bit load pattern fragments
 241 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 242 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 243 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 244 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 245
 246 // 128-/256-bit extload pattern fragments
 247 def extloadv2f32 : PatFrag<(ops node:$ptr), (v2f64 (extloadvf32 node:$ptr))>;
 248 def extloadv4f32 : PatFrag<(ops node:$ptr), (v4f64 (extloadvf32 node:$ptr))>;
 249
 250 // Like 'store', but always requires 128-bit vector alignment.
 251 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 252                            (store node:$val, node:$ptr), [{
 253   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 254 }]>;
 255
 256 // Like 'store', but always requires 256-bit vector alignment.
 257 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 258                               (store node:$val, node:$ptr), [{
 259   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 260 }]>;
 261
 262 // Like 'load', but always requires 128-bit vector alignment.
 263 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 264   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 265 }]>;
 266
 267 // Like 'X86vzload', but always requires 128-bit vector alignment.
 268 def alignedX86vzload : PatFrag<(ops node:$ptr), (X86vzload node:$ptr), [{
 269   return cast<MemSDNode>(N)->getAlignment() >= 16;
 270 }]>;
 271
 272 // Like 'load', but always requires 256-bit vector alignment.
 273 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 274   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 275 }]>;
 276
 277 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 278                                (f32 (alignedload node:$ptr))>;
 279 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 280                                (f64 (alignedload node:$ptr))>;
 281
 282 // 128-bit aligned load pattern fragments
 283 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 284 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 285                                (v4f32 (alignedload node:$ptr))>;
 286 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 287                                (v2f64 (alignedload node:$ptr))>;
 288 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 289                                (v2i64 (alignedload node:$ptr))>;
 290
 291 // 256-bit aligned load pattern fragments
 292 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 293 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 294                                (v8f32 (alignedload256 node:$ptr))>;
 295 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 296                                (v4f64 (alignedload256 node:$ptr))>;
 297 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 298                                (v4i64 (alignedload256 node:$ptr))>;
 299
 300 // Like 'load', but uses special alignment checks suitable for use in
 301 // memory operands in most SSE instructions, which are required to
 302 // be naturally aligned on some targets but not on others.  If the subtarget
 303 // allows unaligned accesses, match any load, though this may require
 304 // setting a feature bit in the processor (on startup, for example).
 305 // Opteron 10h and later implement such a feature.
 306 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 307   return    Subtarget->hasVectorUAMem()
 308          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 309 }]>;
 310
 311 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 312 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 313
 314 // 128-bit memop pattern fragments
 315 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 316 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 317 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 318 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 319
 320 // 256-bit memop pattern fragments
 321 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 322 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 323 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 324 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 325
 326 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 327 // 16-byte boundary.
 328 // FIXME: 8 byte alignment for mmx reads is not required
 329 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 330   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 331 }]>;
 332
 333 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 334
 335 // MOVNT Support
 336 // Like 'store', but requires the non-temporal bit to be set
 337 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 338                            (st node:$val, node:$ptr), [{
 339   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 340     return ST->isNonTemporal();
 341   return false;
 342 }]>;
 343
 344 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 345                                     (st node:$val, node:$ptr), [{
 346   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 347     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 348            ST->getAddressingMode() == ISD::UNINDEXED &&
 349            ST->getAlignment() >= 16;
 350   return false;
 351 }]>;
 352
 353 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 354                                       (st node:$val, node:$ptr), [{
 355   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 356     return ST->isNonTemporal() &&
 357            ST->getAlignment() < 16;
 358   return false;
 359 }]>;
 360
 361 // 128-bit bitconvert pattern fragments
 362 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 363 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 364 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 365 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 366 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 367 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 368
 369 // 256-bit bitconvert pattern fragments
 370 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 371 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 372 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 373 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 374
 375 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 376                            (bitconvert (v2i64 (X86vzmovl
 377                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 378 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 379                            (bitconvert (v4i32 (X86vzmovl
 380                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 381
 382 def vzload_v2i64 : PatFrag<(ops node:$src),
 383                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 384
 385
 386 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 387   return N->isExactlyValue(+0.0);
 388 }]>;
 389
 390 // BYTE_imm - Transform bit immediates into byte immediates.
 391 def BYTE_imm  : SDNodeXForm<imm, [{
 392   // Transformation function: imm >> 3
 393   return getI32Imm(N->getZExtValue() >> 3);
 394 }]>;
 395
 396 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 397 // to VEXTRACTF128 imm.
 398 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 399   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 400 }]>;
 401
 402 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 403 // VINSERTF128 imm.
 404 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 405   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 406 }]>;
 407
 408 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 409                                    (extract_subvector node:$bigvec,
 410                                                       node:$index), [{
 411   return X86::isVEXTRACTF128Index(N);
 412 }], EXTRACT_get_vextractf128_imm>;
 413
 414 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 415                                       node:$index),
 416                                  (insert_subvector node:$bigvec, node:$smallvec,
 417                                                    node:$index), [{
 418   return X86::isVINSERTF128Index(N);
 419 }], INSERT_get_vinsertf128_imm>;
 420