lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //===-- X86InstrFragmentsSIMD.td - x86 SIMD ISA ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32
  33 // Commutative and Associative FMIN and FMAX.
  34 def X86fminc    : SDNode<"X86ISD::FMINC", SDTFPBinOp,
  35     [SDNPCommutative, SDNPAssociative]>;
  36 def X86fmaxc    : SDNode<"X86ISD::FMAXC", SDTFPBinOp,
  37     [SDNPCommutative, SDNPAssociative]>;
  38
  39 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  40                         [SDNPCommutative, SDNPAssociative]>;
  41 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  42                         [SDNPCommutative, SDNPAssociative]>;
  43 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  44                         [SDNPCommutative, SDNPAssociative]>;
  45 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  46 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  47 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  48 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  49 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  50 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  51 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  52 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  53 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  54 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  55 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  56 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  57 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  58                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  59                                       SDTCisSameAs<0,2>]>>;
  60 def X86andnp   : SDNode<"X86ISD::ANDNP",
  61                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  62                                       SDTCisSameAs<0,2>]>>;
  63 def X86psign   : SDNode<"X86ISD::PSIGN",
  64                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  65                                       SDTCisSameAs<0,2>]>>;
  66 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  67                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  68 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  69                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  70 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  71                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  72                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  73 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  74                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  75                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  76 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  77                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  78                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  79 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  80                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  81
  82 def X86vzmovly  : SDNode<"X86ISD::VZEXT_MOVL",
  83                  SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  84                                       SDTCisOpSmallerThanOp<1, 0> ]>>;
  85
  86 def X86vsmovl  : SDNode<"X86ISD::VSEXT_MOVL",
  87                  SDTypeProfile<1, 1,
  88                  [SDTCisVec<0>, SDTCisInt<1>, SDTCisInt<0>]>>;
  89
  90 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  91                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  92
  93 def X86vzext   : SDNode<"X86ISD::VZEXT",
  94                          SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  95                                               SDTCisInt<0>, SDTCisInt<1>]>>;
  96
  97 def X86vsext   : SDNode<"X86ISD::VSEXT",
  98                          SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  99                                               SDTCisInt<0>, SDTCisInt<1>]>>;
 100
 101 def X86vfpext  : SDNode<"X86ISD::VFPEXT",
 102                         SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
 103                                              SDTCisFP<0>, SDTCisFP<1>]>>;
 104 def X86vfpround: SDNode<"X86ISD::VFPROUND",
 105                         SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
 106                                              SDTCisFP<0>, SDTCisFP<1>]>>;
 107
 108 def X86vshldq  : SDNode<"X86ISD::VSHLDQ",    SDTIntShiftOp>;
 109 def X86vshrdq  : SDNode<"X86ISD::VSRLDQ",    SDTIntShiftOp>;
 110 def X86cmpp    : SDNode<"X86ISD::CMPP",      SDTX86VFCMP>;
 111 def X86pcmpeq  : SDNode<"X86ISD::PCMPEQ", SDTIntBinOp, [SDNPCommutative]>;
 112 def X86pcmpgt  : SDNode<"X86ISD::PCMPGT", SDTIntBinOp>;
 113
 114 def X86vshl    : SDNode<"X86ISD::VSHL",
 115                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 116                                       SDTCisVec<2>]>>;
 117 def X86vsrl    : SDNode<"X86ISD::VSRL",
 118                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 119                                       SDTCisVec<2>]>>;
 120 def X86vsra    : SDNode<"X86ISD::VSRA",
 121                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 122                                       SDTCisVec<2>]>>;
 123
 124 def X86vshli   : SDNode<"X86ISD::VSHLI", SDTIntShiftOp>;
 125 def X86vsrli   : SDNode<"X86ISD::VSRLI", SDTIntShiftOp>;
 126 def X86vsrai   : SDNode<"X86ISD::VSRAI", SDTIntShiftOp>;
 127
 128 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
 129                                           SDTCisVec<1>,
 130                                           SDTCisSameAs<2, 1>]>;
 131 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
 132 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
 133
 134 def X86pmuludq : SDNode<"X86ISD::PMULUDQ",
 135                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 136                                       SDTCisSameAs<1,2>]>>;
 137
 138 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 139 // translated into one of the target nodes below during lowering.
 140 // Note: this is a work in progress...
 141 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 142 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 143                                 SDTCisSameAs<0,2>]>;
 144
 145 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 146                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 147 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 148                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 149
 150 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 151 def SDTBlend : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 152                              SDTCisSameAs<1,2>, SDTCisVT<3, i32>]>;
 153
 154 def SDTFma : SDTypeProfile<1, 3, [SDTCisSameAs<0,1>,
 155                            SDTCisSameAs<1,2>, SDTCisSameAs<1,3>]>;
 156
 157 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 158
 159 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 160 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 161 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 162
 163 def X86Shufp : SDNode<"X86ISD::SHUFP", SDTShuff3OpI>;
 164
 165 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 166 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 167 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 168
 169 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 170 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 171
 172 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 173 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 174 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 175
 176 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 177 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 178
 179 def X86Unpckl : SDNode<"X86ISD::UNPCKL", SDTShuff2Op>;
 180 def X86Unpckh : SDNode<"X86ISD::UNPCKH", SDTShuff2Op>;
 181
 182 def X86VPermilp  : SDNode<"X86ISD::VPERMILP", SDTShuff2OpI>;
 183 def X86VPermv    : SDNode<"X86ISD::VPERMV",   SDTShuff2Op>;
 184 def X86VPermi    : SDNode<"X86ISD::VPERMI",   SDTShuff2OpI>;
 185
 186 def X86VPerm2x128 : SDNode<"X86ISD::VPERM2X128", SDTShuff3OpI>;
 187
 188 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 189
 190 def X86Blendi    : SDNode<"X86ISD::BLENDI",   SDTBlend>;
 191 def X86Fmadd     : SDNode<"X86ISD::FMADD",     SDTFma>;
 192 def X86Fnmadd    : SDNode<"X86ISD::FNMADD",    SDTFma>;
 193 def X86Fmsub     : SDNode<"X86ISD::FMSUB",     SDTFma>;
 194 def X86Fnmsub    : SDNode<"X86ISD::FNMSUB",    SDTFma>;
 195 def X86Fmaddsub  : SDNode<"X86ISD::FMADDSUB",  SDTFma>;
 196 def X86Fmsubadd  : SDNode<"X86ISD::FMSUBADD",  SDTFma>;
 197
 198 def SDT_PCMPISTRI : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
 199                                          SDTCisVT<2, v16i8>, SDTCisVT<3, v16i8>,
 200                                          SDTCisVT<4, i8>]>;
 201 def SDT_PCMPESTRI : SDTypeProfile<2, 5, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
 202                                          SDTCisVT<2, v16i8>, SDTCisVT<3, i32>,
 203                                          SDTCisVT<4, v16i8>, SDTCisVT<5, i32>,
 204                                          SDTCisVT<6, i8>]>;
 205
 206 def X86pcmpistri : SDNode<"X86ISD::PCMPISTRI", SDT_PCMPISTRI>;
 207 def X86pcmpestri : SDNode<"X86ISD::PCMPESTRI", SDT_PCMPESTRI>;
 208
 209 //===----------------------------------------------------------------------===//
 210 // SSE Complex Patterns
 211 //===----------------------------------------------------------------------===//
 212
 213 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 214 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 215 // forms.
 216 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 217                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 218                                    SDNPWantRoot]>;
 219 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 220                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 221                                    SDNPWantRoot]>;
 222
 223 def ssmem : Operand<v4f32> {
 224   let PrintMethod = "printf32mem";
 225   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 226   let ParserMatchClass = X86MemAsmOperand;
 227   let OperandType = "OPERAND_MEMORY";
 228 }
 229 def sdmem : Operand<v2f64> {
 230   let PrintMethod = "printf64mem";
 231   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 232   let ParserMatchClass = X86MemAsmOperand;
 233   let OperandType = "OPERAND_MEMORY";
 234 }
 235
 236 //===----------------------------------------------------------------------===//
 237 // SSE pattern fragments
 238 //===----------------------------------------------------------------------===//
 239
 240 // 128-bit load pattern fragments
 241 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 242 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 243 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 244 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 245
 246 // 256-bit load pattern fragments
 247 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 248 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 249 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 250 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 251
 252 // 128-/256-bit extload pattern fragments
 253 def extloadv2f32 : PatFrag<(ops node:$ptr), (v2f64 (extloadvf32 node:$ptr))>;
 254 def extloadv4f32 : PatFrag<(ops node:$ptr), (v4f64 (extloadvf32 node:$ptr))>;
 255
 256 // Like 'store', but always requires 128-bit vector alignment.
 257 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 258                            (store node:$val, node:$ptr), [{
 259   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 260 }]>;
 261
 262 // Like 'store', but always requires 256-bit vector alignment.
 263 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 264                               (store node:$val, node:$ptr), [{
 265   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 266 }]>;
 267
 268 // Like 'load', but always requires 128-bit vector alignment.
 269 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 270   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 271 }]>;
 272
 273 // Like 'X86vzload', but always requires 128-bit vector alignment.
 274 def alignedX86vzload : PatFrag<(ops node:$ptr), (X86vzload node:$ptr), [{
 275   return cast<MemSDNode>(N)->getAlignment() >= 16;
 276 }]>;
 277
 278 // Like 'load', but always requires 256-bit vector alignment.
 279 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 280   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 281 }]>;
 282
 283 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 284                                (f32 (alignedload node:$ptr))>;
 285 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 286                                (f64 (alignedload node:$ptr))>;
 287
 288 // 128-bit aligned load pattern fragments
 289 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 290 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 291                                (v4f32 (alignedload node:$ptr))>;
 292 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 293                                (v2f64 (alignedload node:$ptr))>;
 294 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 295                                (v2i64 (alignedload node:$ptr))>;
 296
 297 // 256-bit aligned load pattern fragments
 298 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 299 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 300                                (v8f32 (alignedload256 node:$ptr))>;
 301 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 302                                (v4f64 (alignedload256 node:$ptr))>;
 303 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 304                                (v4i64 (alignedload256 node:$ptr))>;
 305
 306 // Like 'load', but uses special alignment checks suitable for use in
 307 // memory operands in most SSE instructions, which are required to
 308 // be naturally aligned on some targets but not on others.  If the subtarget
 309 // allows unaligned accesses, match any load, though this may require
 310 // setting a feature bit in the processor (on startup, for example).
 311 // Opteron 10h and later implement such a feature.
 312 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 313   return    Subtarget->hasVectorUAMem()
 314          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 315 }]>;
 316
 317 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 318 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 319
 320 // 128-bit memop pattern fragments
 321 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 322 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 323 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 324 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 325
 326 // 256-bit memop pattern fragments
 327 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 328 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 329 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 330 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 331
 332 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 333 // 16-byte boundary.
 334 // FIXME: 8 byte alignment for mmx reads is not required
 335 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 336   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 337 }]>;
 338
 339 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 340
 341 // MOVNT Support
 342 // Like 'store', but requires the non-temporal bit to be set
 343 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 344                            (st node:$val, node:$ptr), [{
 345   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 346     return ST->isNonTemporal();
 347   return false;
 348 }]>;
 349
 350 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 351                                     (st node:$val, node:$ptr), [{
 352   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 353     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 354            ST->getAddressingMode() == ISD::UNINDEXED &&
 355            ST->getAlignment() >= 16;
 356   return false;
 357 }]>;
 358
 359 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 360                                       (st node:$val, node:$ptr), [{
 361   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 362     return ST->isNonTemporal() &&
 363            ST->getAlignment() < 16;
 364   return false;
 365 }]>;
 366
 367 // 128-bit bitconvert pattern fragments
 368 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 369 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 370 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 371 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 372 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 373 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 374
 375 // 256-bit bitconvert pattern fragments
 376 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 377 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 378 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 379 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 380
 381 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 382                            (bitconvert (v2i64 (X86vzmovl
 383                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 384 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 385                            (bitconvert (v4i32 (X86vzmovl
 386                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 387
 388 def vzload_v2i64 : PatFrag<(ops node:$src),
 389                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 390
 391
 392 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 393   return N->isExactlyValue(+0.0);
 394 }]>;
 395
 396 // BYTE_imm - Transform bit immediates into byte immediates.
 397 def BYTE_imm  : SDNodeXForm<imm, [{
 398   // Transformation function: imm >> 3
 399   return getI32Imm(N->getZExtValue() >> 3);
 400 }]>;
 401
 402 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 403 // to VEXTRACTF128 imm.
 404 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 405   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 406 }]>;
 407
 408 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 409 // VINSERTF128 imm.
 410 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 411   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 412 }]>;
 413
 414 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 415                                    (extract_subvector node:$bigvec,
 416                                                       node:$index), [{
 417   return X86::isVEXTRACTF128Index(N);
 418 }], EXTRACT_get_vextractf128_imm>;
 419
 420 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 421                                       node:$index),
 422                                  (insert_subvector node:$bigvec, node:$smallvec,
 423                                                    node:$index), [{
 424   return X86::isVINSERTF128Index(N);
 425 }], INSERT_get_vinsertf128_imm>;
 426