lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //===-- X86InstrFragmentsSIMD.td - x86 SIMD ISA ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  43 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  44 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  45 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  46 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  47 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  48 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  49 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  50 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  51                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  52                                       SDTCisSameAs<0,2>]>>;
  53 def X86andnp   : SDNode<"X86ISD::ANDNP",
  54                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  55                                       SDTCisSameAs<0,2>]>>;
  56 def X86psign   : SDNode<"X86ISD::PSIGN",
  57                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  58                                       SDTCisSameAs<0,2>]>>;
  59 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  60                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  61 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  62                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  63 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  64                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  65                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  66 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  67                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  68                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  69 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  70                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  71                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  72 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  73                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  74
  75 def X86vzmovly  : SDNode<"X86ISD::VZEXT_MOVL",
  76                  SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVec<1>,
  77                                       SDTCisOpSmallerThanOp<1, 0> ]>>;
  78
  79 def X86vsmovl  : SDNode<"X86ISD::VSEXT_MOVL",
  80                  SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisInt<1>, SDTCisInt<0>]>>;
  81
  82 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  83                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  84 def X86vshldq  : SDNode<"X86ISD::VSHLDQ",    SDTIntShiftOp>;
  85 def X86vshrdq  : SDNode<"X86ISD::VSRLDQ",    SDTIntShiftOp>;
  86 def X86cmpp    : SDNode<"X86ISD::CMPP",      SDTX86VFCMP>;
  87 def X86pcmpeq  : SDNode<"X86ISD::PCMPEQ", SDTIntBinOp, [SDNPCommutative]>;
  88 def X86pcmpgt  : SDNode<"X86ISD::PCMPGT", SDTIntBinOp>;
  89
  90 def X86vshl    : SDNode<"X86ISD::VSHL",
  91                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  92                                       SDTCisVec<2>]>>;
  93 def X86vsrl    : SDNode<"X86ISD::VSRL",
  94                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  95                                       SDTCisVec<2>]>>;
  96 def X86vsra    : SDNode<"X86ISD::VSRA",
  97                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  98                                       SDTCisVec<2>]>>;
  99
 100 def X86vshli   : SDNode<"X86ISD::VSHLI", SDTIntShiftOp>;
 101 def X86vsrli   : SDNode<"X86ISD::VSRLI", SDTIntShiftOp>;
 102 def X86vsrai   : SDNode<"X86ISD::VSRAI", SDTIntShiftOp>;
 103
 104 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
 105                                           SDTCisVec<1>,
 106                                           SDTCisSameAs<2, 1>]>;
 107 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
 108 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
 109
 110 def X86vpcom   : SDNode<"X86ISD::VPCOM",
 111                         SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 112                                       SDTCisSameAs<0,2>, SDTCisVT<3, i8>]>>;
 113 def X86vpcomu  : SDNode<"X86ISD::VPCOMU",
 114                         SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 115                                       SDTCisSameAs<0,2>, SDTCisVT<3, i8>]>>;
 116
 117 def X86pmuludq : SDNode<"X86ISD::PMULUDQ",
 118                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 119                                       SDTCisSameAs<1,2>]>>;
 120
 121 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 122 // translated into one of the target nodes below during lowering.
 123 // Note: this is a work in progress...
 124 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 125 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 126                                 SDTCisSameAs<0,2>]>;
 127
 128 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 129                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 130 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 131                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 132
 133 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 134 def SDTBlend : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 135 SDTCisSameAs<1,2>, SDTCisVT<3, i32>]>;
 136
 137 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 138
 139 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 140 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 141 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 142
 143 def X86Shufp : SDNode<"X86ISD::SHUFP", SDTShuff3OpI>;
 144
 145 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 146 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 147 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 148
 149 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 150 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 151
 152 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 153 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 154 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 155
 156 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 157 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 158
 159 def X86Unpckl : SDNode<"X86ISD::UNPCKL", SDTShuff2Op>;
 160 def X86Unpckh : SDNode<"X86ISD::UNPCKH", SDTShuff2Op>;
 161
 162 def X86VPermilp  : SDNode<"X86ISD::VPERMILP", SDTShuff2OpI>;
 163 def X86VPermv    : SDNode<"X86ISD::VPERMV",   SDTShuff2Op>;
 164 def X86VPermi    : SDNode<"X86ISD::VPERMI",   SDTShuff2OpI>;
 165
 166 def X86VPerm2x128 : SDNode<"X86ISD::VPERM2X128", SDTShuff3OpI>;
 167
 168 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 169
 170 def X86Blendpw : SDNode<"X86ISD::BLENDPW", SDTBlend>;
 171 def X86Blendps : SDNode<"X86ISD::BLENDPS", SDTBlend>;
 172 def X86Blendpd : SDNode<"X86ISD::BLENDPD", SDTBlend>;
 173
 174 //===----------------------------------------------------------------------===//
 175 // SSE Complex Patterns
 176 //===----------------------------------------------------------------------===//
 177
 178 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 179 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 180 // forms.
 181 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 182                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 183                                    SDNPWantRoot]>;
 184 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 185                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 186                                    SDNPWantRoot]>;
 187
 188 def ssmem : Operand<v4f32> {
 189   let PrintMethod = "printf32mem";
 190   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 191   let ParserMatchClass = X86MemAsmOperand;
 192   let OperandType = "OPERAND_MEMORY";
 193 }
 194 def sdmem : Operand<v2f64> {
 195   let PrintMethod = "printf64mem";
 196   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 197   let ParserMatchClass = X86MemAsmOperand;
 198   let OperandType = "OPERAND_MEMORY";
 199 }
 200
 201 //===----------------------------------------------------------------------===//
 202 // SSE pattern fragments
 203 //===----------------------------------------------------------------------===//
 204
 205 // 128-bit load pattern fragments
 206 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 207 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 208 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 209 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 210
 211 // 256-bit load pattern fragments
 212 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 213 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 214 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 215 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 216
 217 // Like 'store', but always requires 128-bit vector alignment.
 218 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 219                            (store node:$val, node:$ptr), [{
 220   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 221 }]>;
 222
 223 // Like 'store', but always requires 256-bit vector alignment.
 224 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 225                               (store node:$val, node:$ptr), [{
 226   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 227 }]>;
 228
 229 // Like 'load', but always requires 128-bit vector alignment.
 230 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 231   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 232 }]>;
 233
 234 // Like 'X86vzload', but always requires 128-bit vector alignment.
 235 def alignedX86vzload : PatFrag<(ops node:$ptr), (X86vzload node:$ptr), [{
 236   return cast<MemSDNode>(N)->getAlignment() >= 16;
 237 }]>;
 238
 239 // Like 'load', but always requires 256-bit vector alignment.
 240 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 241   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 242 }]>;
 243
 244 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 245                                (f32 (alignedload node:$ptr))>;
 246 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 247                                (f64 (alignedload node:$ptr))>;
 248
 249 // 128-bit aligned load pattern fragments
 250 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 251 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 252                                (v4f32 (alignedload node:$ptr))>;
 253 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 254                                (v2f64 (alignedload node:$ptr))>;
 255 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 256                                (v2i64 (alignedload node:$ptr))>;
 257
 258 // 256-bit aligned load pattern fragments
 259 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 260 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 261                                (v8f32 (alignedload256 node:$ptr))>;
 262 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 263                                (v4f64 (alignedload256 node:$ptr))>;
 264 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 265                                (v4i64 (alignedload256 node:$ptr))>;
 266
 267 // Like 'load', but uses special alignment checks suitable for use in
 268 // memory operands in most SSE instructions, which are required to
 269 // be naturally aligned on some targets but not on others.  If the subtarget
 270 // allows unaligned accesses, match any load, though this may require
 271 // setting a feature bit in the processor (on startup, for example).
 272 // Opteron 10h and later implement such a feature.
 273 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 274   return    Subtarget->hasVectorUAMem()
 275          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 276 }]>;
 277
 278 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 279 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 280
 281 // 128-bit memop pattern fragments
 282 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 283 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 284 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 285 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 286
 287 // 256-bit memop pattern fragments
 288 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 289 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 290 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 291 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 292
 293 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 294 // 16-byte boundary.
 295 // FIXME: 8 byte alignment for mmx reads is not required
 296 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 297   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 298 }]>;
 299
 300 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 301
 302 // MOVNT Support
 303 // Like 'store', but requires the non-temporal bit to be set
 304 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 305                            (st node:$val, node:$ptr), [{
 306   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 307     return ST->isNonTemporal();
 308   return false;
 309 }]>;
 310
 311 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 312                                    (st node:$val, node:$ptr), [{
 313   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 314     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 315            ST->getAddressingMode() == ISD::UNINDEXED &&
 316            ST->getAlignment() >= 16;
 317   return false;
 318 }]>;
 319
 320 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 321                                    (st node:$val, node:$ptr), [{
 322   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 323     return ST->isNonTemporal() &&
 324            ST->getAlignment() < 16;
 325   return false;
 326 }]>;
 327
 328 // 128-bit bitconvert pattern fragments
 329 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 330 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 331 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 332 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 333 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 334 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 335
 336 // 256-bit bitconvert pattern fragments
 337 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 338 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 339 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 340 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 341
 342 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 343                            (bitconvert (v2i64 (X86vzmovl
 344                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 345 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 346                            (bitconvert (v4i32 (X86vzmovl
 347                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 348
 349 def vzload_v2i64 : PatFrag<(ops node:$src),
 350                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 351
 352
 353 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 354   return N->isExactlyValue(+0.0);
 355 }]>;
 356
 357 // BYTE_imm - Transform bit immediates into byte immediates.
 358 def BYTE_imm  : SDNodeXForm<imm, [{
 359   // Transformation function: imm >> 3
 360   return getI32Imm(N->getZExtValue() >> 3);
 361 }]>;
 362
 363 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 364 // to VEXTRACTF128 imm.
 365 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 366   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 367 }]>;
 368
 369 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 370 // VINSERTF128 imm.
 371 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 372   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 373 }]>;
 374
 375 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 376                                    (extract_subvector node:$bigvec,
 377                                                       node:$index), [{
 378   return X86::isVEXTRACTF128Index(N);
 379 }], EXTRACT_get_vextractf128_imm>;
 380
 381 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 382                                       node:$index),
 383                                  (insert_subvector node:$bigvec, node:$smallvec,
 384                                                    node:$index), [{
 385   return X86::isVINSERTF128Index(N);
 386 }], INSERT_get_vinsertf128_imm>;
 387