lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42 def RawFrmImm8 : Format<43>;
  43 def RawFrmImm16 : Format<44>;
  44 def MRM_D0 : Format<45>;
  45 def MRM_D1 : Format<46>;
  46
  47 // ImmType - This specifies the immediate type used by an instruction. This is
  48 // part of the ad-hoc solution used to emit machine instruction encodings by our
  49 // machine code emitter.
  50 class ImmType<bits<3> val> {
  51   bits<3> Value = val;
  52 }
  53 def NoImm      : ImmType<0>;
  54 def Imm8       : ImmType<1>;
  55 def Imm8PCRel  : ImmType<2>;
  56 def Imm16      : ImmType<3>;
  57 def Imm16PCRel : ImmType<4>;
  58 def Imm32      : ImmType<5>;
  59 def Imm32PCRel : ImmType<6>;
  60 def Imm64      : ImmType<7>;
  61
  62 // FPFormat - This specifies what form this FP instruction has.  This is used by
  63 // the Floating-Point stackifier pass.
  64 class FPFormat<bits<3> val> {
  65   bits<3> Value = val;
  66 }
  67 def NotFP      : FPFormat<0>;
  68 def ZeroArgFP  : FPFormat<1>;
  69 def OneArgFP   : FPFormat<2>;
  70 def OneArgFPRW : FPFormat<3>;
  71 def TwoArgFP   : FPFormat<4>;
  72 def CompareFP  : FPFormat<5>;
  73 def CondMovFP  : FPFormat<6>;
  74 def SpecialFP  : FPFormat<7>;
  75
  76 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  77 // Keep in sync with tables in X86InstrInfo.cpp.
  78 class Domain<bits<2> val> {
  79   bits<2> Value = val;
  80 }
  81 def GenericDomain   : Domain<0>;
  82 def SSEPackedSingle : Domain<1>;
  83 def SSEPackedDouble : Domain<2>;
  84 def SSEPackedInt    : Domain<3>;
  85
  86 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  87 // emitter that various prefix bytes are required.
  88 class OpSize { bit hasOpSizePrefix = 1; }
  89 class AdSize { bit hasAdSizePrefix = 1; }
  90 class REX_W  { bit hasREX_WPrefix = 1; }
  91 class LOCK   { bit hasLockPrefix = 1; }
  92 class SegFS  { bits<2> SegOvrBits = 1; }
  93 class SegGS  { bits<2> SegOvrBits = 2; }
  94 class TB     { bits<5> Prefix = 1; }
  95 class REP    { bits<5> Prefix = 2; }
  96 class D8     { bits<5> Prefix = 3; }
  97 class D9     { bits<5> Prefix = 4; }
  98 class DA     { bits<5> Prefix = 5; }
  99 class DB     { bits<5> Prefix = 6; }
 100 class DC     { bits<5> Prefix = 7; }
 101 class DD     { bits<5> Prefix = 8; }
 102 class DE     { bits<5> Prefix = 9; }
 103 class DF     { bits<5> Prefix = 10; }
 104 class XD     { bits<5> Prefix = 11; }
 105 class XS     { bits<5> Prefix = 12; }
 106 class T8     { bits<5> Prefix = 13; }
 107 class TA     { bits<5> Prefix = 14; }
 108 class A6     { bits<5> Prefix = 15; }
 109 class A7     { bits<5> Prefix = 16; }
 110 class T8XD   { bits<5> Prefix = 17; }
 111 class T8XS   { bits<5> Prefix = 18; }
 112 class TAXD   { bits<5> Prefix = 19; }
 113 class VEX    { bit hasVEXPrefix = 1; }
 114 class VEX_W  { bit hasVEX_WPrefix = 1; }
 115 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 116 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3Prefix = 1; }
 117 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 118 class VEX_L  { bit hasVEX_L = 1; }
 119 class VEX_LIG { bit ignoresVEX_L = 1; }
 120 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 121
 122 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 123               string AsmStr, Domain d = GenericDomain>
 124   : Instruction {
 125   let Namespace = "X86";
 126
 127   bits<8> Opcode = opcod;
 128   Format Form = f;
 129   bits<6> FormBits = Form.Value;
 130   ImmType ImmT = i;
 131
 132   dag OutOperandList = outs;
 133   dag InOperandList = ins;
 134   string AsmString = AsmStr;
 135
 136   // If this is a pseudo instruction, mark it isCodeGenOnly.
 137   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 138
 139   //
 140   // Attributes specific to X86 instructions...
 141   //
 142   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 143   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 144
 145   bits<5> Prefix = 0;       // Which prefix byte does this inst have?
 146   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 147   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 148   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 149   bits<2> SegOvrBits = 0;   // Segment override prefix.
 150   Domain ExeDomain = d;
 151   bit hasVEXPrefix = 0;     // Does this inst require a VEX prefix?
 152   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 153   bit hasVEX_4VPrefix = 0;  // Does this inst require the VEX.VVVV field?
 154   bit hasVEX_4VOp3Prefix = 0;  // Does this inst require the VEX.VVVV field to
 155                                // encode the third operand?
 156   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 157                             // to be encoded in a immediate field?
 158   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 159   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 160   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 161
 162   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 163   let TSFlags{5-0}   = FormBits;
 164   let TSFlags{6}     = hasOpSizePrefix;
 165   let TSFlags{7}     = hasAdSizePrefix;
 166   let TSFlags{12-8}  = Prefix;
 167   let TSFlags{13}    = hasREX_WPrefix;
 168   let TSFlags{16-14} = ImmT.Value;
 169   let TSFlags{19-17} = FPForm.Value;
 170   let TSFlags{20}    = hasLockPrefix;
 171   let TSFlags{22-21} = SegOvrBits;
 172   let TSFlags{24-23} = ExeDomain.Value;
 173   let TSFlags{32-25} = Opcode;
 174   let TSFlags{33}    = hasVEXPrefix;
 175   let TSFlags{34}    = hasVEX_WPrefix;
 176   let TSFlags{35}    = hasVEX_4VPrefix;
 177   let TSFlags{36}    = hasVEX_4VOp3Prefix;
 178   let TSFlags{37}    = hasVEX_i8ImmReg;
 179   let TSFlags{38}    = hasVEX_L;
 180   let TSFlags{39}    = ignoresVEX_L;
 181   let TSFlags{40}    = has3DNow0F0FOpcode;
 182 }
 183
 184 class PseudoI<dag oops, dag iops, list<dag> pattern>
 185   : X86Inst<0, Pseudo, NoImm, oops, iops, ""> {
 186   let Pattern = pattern;
 187 }
 188
 189 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 190         list<dag> pattern, Domain d = GenericDomain>
 191   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 192   let Pattern = pattern;
 193   let CodeSize = 3;
 194 }
 195 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 196            list<dag> pattern, Domain d = GenericDomain>
 197   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 198   let Pattern = pattern;
 199   let CodeSize = 3;
 200 }
 201 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 202                list<dag> pattern>
 203   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 204   let Pattern = pattern;
 205   let CodeSize = 3;
 206 }
 207 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 208            list<dag> pattern>
 209   : X86Inst<o, f, Imm16, outs, ins, asm> {
 210   let Pattern = pattern;
 211   let CodeSize = 3;
 212 }
 213 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 214            list<dag> pattern>
 215   : X86Inst<o, f, Imm32, outs, ins, asm> {
 216   let Pattern = pattern;
 217   let CodeSize = 3;
 218 }
 219
 220 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 221            list<dag> pattern>
 222   : X86Inst<o, f, Imm16PCRel, outs, ins, asm> {
 223   let Pattern = pattern;
 224   let CodeSize = 3;
 225 }
 226
 227 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 228            list<dag> pattern>
 229   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 230   let Pattern = pattern;
 231   let CodeSize = 3;
 232 }
 233
 234 // FPStack Instruction Templates:
 235 // FPI - Floating Point Instruction template.
 236 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 237   : I<o, F, outs, ins, asm, []> {}
 238
 239 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 240 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 241   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 242   let FPForm = fp;
 243   let Pattern = pattern;
 244 }
 245
 246 // Templates for instructions that use a 16- or 32-bit segmented address as
 247 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 248 //
 249 //   Iseg16 - 16-bit segment selector, 16-bit offset
 250 //   Iseg32 - 16-bit segment selector, 32-bit offset
 251
 252 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 253               list<dag> pattern> : X86Inst<o, f, Imm16, outs, ins, asm> {
 254   let Pattern = pattern;
 255   let CodeSize = 3;
 256 }
 257
 258 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 259               list<dag> pattern> : X86Inst<o, f, Imm32, outs, ins, asm> {
 260   let Pattern = pattern;
 261   let CodeSize = 3;
 262 }
 263
 264 // SI - SSE 1 & 2 scalar instructions
 265 class SI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 266       : I<o, F, outs, ins, asm, pattern> {
 267   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 268             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 269
 270   // AVX instructions have a 'v' prefix in the mnemonic
 271   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 272 }
 273
 274 // SIi8 - SSE 1 & 2 scalar instructions
 275 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 276            list<dag> pattern>
 277       : Ii8<o, F, outs, ins, asm, pattern> {
 278   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 279             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 280
 281   // AVX instructions have a 'v' prefix in the mnemonic
 282   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 283 }
 284
 285 // PI - SSE 1 & 2 packed instructions
 286 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 287          Domain d>
 288       : I<o, F, outs, ins, asm, pattern, d> {
 289   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 290         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 291
 292   // AVX instructions have a 'v' prefix in the mnemonic
 293   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 294 }
 295
 296 // PIi8 - SSE 1 & 2 packed instructions with immediate
 297 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 298            list<dag> pattern, Domain d>
 299       : Ii8<o, F, outs, ins, asm, pattern, d> {
 300   let Predicates = !if(hasVEX_4VPrefix /* VEX */, [HasAVX],
 301         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 302
 303   // AVX instructions have a 'v' prefix in the mnemonic
 304   let AsmString = !if(hasVEX_4VPrefix, !strconcat("v", asm), asm);
 305 }
 306
 307 // SSE1 Instruction Templates:
 308 //
 309 //   SSI   - SSE1 instructions with XS prefix.
 310 //   PSI   - SSE1 instructions with TB prefix.
 311 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 312 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 313 //   VPSI  - SSE1 instructions with TB prefix in AVX form.
 314
 315 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 316       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 317 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 318             list<dag> pattern>
 319       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 320 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 321       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 322         Requires<[HasSSE1]>;
 323 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 324             list<dag> pattern>
 325       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 326         Requires<[HasSSE1]>;
 327 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 328            list<dag> pattern>
 329       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS,
 330         Requires<[HasAVX]>;
 331 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 332            list<dag> pattern>
 333       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedSingle>, TB,
 334         Requires<[HasAVX]>;
 335
 336 // SSE2 Instruction Templates:
 337 //
 338 //   SDI    - SSE2 instructions with XD prefix.
 339 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 340 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 341 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 342 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 343 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 344 //   VPDI   - SSE2 instructions with TB and OpSize prefixes in AVX form.
 345
 346 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 347       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 348 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 349             list<dag> pattern>
 350       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 351 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 352              list<dag> pattern>
 353       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 354 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 355       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 356         Requires<[HasSSE2]>;
 357 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 358             list<dag> pattern>
 359       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 360         Requires<[HasSSE2]>;
 361 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 362            list<dag> pattern>
 363       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD,
 364         Requires<[HasAVX]>;
 365 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 366            list<dag> pattern>
 367       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedDouble>, TB,
 368         OpSize, Requires<[HasAVX]>;
 369
 370 // SSE3 Instruction Templates:
 371 //
 372 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 373 //   S3SI  - SSE3 instructions with XS prefix.
 374 //   S3DI  - SSE3 instructions with XD prefix.
 375
 376 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 377            list<dag> pattern>
 378       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 379         Requires<[HasSSE3]>;
 380 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 381            list<dag> pattern>
 382       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 383         Requires<[HasSSE3]>;
 384 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 385       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 386         Requires<[HasSSE3]>;
 387
 388
 389 // SSSE3 Instruction Templates:
 390 //
 391 //   SS38I - SSSE3 instructions with T8 prefix.
 392 //   SS3AI - SSSE3 instructions with TA prefix.
 393 //
 394 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 395 // uses the MMX registers. We put those instructions here because they better
 396 // fit into the SSSE3 instruction category rather than the MMX category.
 397
 398 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 399             list<dag> pattern>
 400       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 401         Requires<[HasSSSE3]>;
 402 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 403             list<dag> pattern>
 404       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 405         Requires<[HasSSSE3]>;
 406
 407 // SSE4.1 Instruction Templates:
 408 //
 409 //   SS48I - SSE 4.1 instructions with T8 prefix.
 410 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 411 //
 412 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 413             list<dag> pattern>
 414       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 415         Requires<[HasSSE41]>;
 416 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 417             list<dag> pattern>
 418       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 419         Requires<[HasSSE41]>;
 420
 421 // SSE4.2 Instruction Templates:
 422 //
 423 //   SS428I - SSE 4.2 instructions with T8 prefix.
 424 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 425              list<dag> pattern>
 426       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 427         Requires<[HasSSE42]>;
 428
 429 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 430 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 431               list<dag> pattern>
 432       : I<o, F, outs, ins, asm, pattern>, T8XD, Requires<[HasSSE42]>;
 433
 434 //   SS42AI = SSE 4.2 instructions with TA prefix
 435 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 436              list<dag> pattern>
 437       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 438         Requires<[HasSSE42]>;
 439
 440 // AVX Instruction Templates:
 441 //   Instructions introduced in AVX (no SSE equivalent forms)
 442 //
 443 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 444 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 445 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 446             list<dag> pattern>
 447       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 448         Requires<[HasAVX]>;
 449 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 450               list<dag> pattern>
 451       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 452         Requires<[HasAVX]>;
 453
 454 // AVX2 Instruction Templates:
 455 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 456 //
 457 //   AVX28I - AVX2 instructions with T8 and OpSize prefix.
 458 //   AVX2AIi8 - AVX2 instructions with TA, OpSize prefix and ImmT = Imm8.
 459 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 460             list<dag> pattern>
 461       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 462         Requires<[HasAVX2]>;
 463 class AVX2Ii8<bits<8> o, Format F, dag outs, dag ins, string asm,
 464               list<dag> pattern>
 465       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 466         Requires<[HasAVX2]>;
 467
 468 // AES Instruction Templates:
 469 //
 470 // AES8I
 471 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 472 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 473             list<dag>pattern>
 474       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 475         Requires<[HasAES]>;
 476
 477 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 478             list<dag> pattern>
 479       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 480         Requires<[HasAES]>;
 481
 482 // CLMUL Instruction Templates
 483 class CLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 484                list<dag>pattern>
 485       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 486         OpSize, Requires<[HasCLMUL]>;
 487
 488 class AVXCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 489                   list<dag>pattern>
 490       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 491         OpSize, VEX_4V, Requires<[HasAVX, HasCLMUL]>;
 492
 493 // FMA3 Instruction Templates
 494 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 495            list<dag>pattern>
 496       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 497         OpSize, VEX_4V, Requires<[HasFMA3]>;
 498
 499 // X86-64 Instruction templates...
 500 //
 501
 502 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 503       : I<o, F, outs, ins, asm, pattern>, REX_W;
 504 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 505             list<dag> pattern>
 506       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 507 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 508              list<dag> pattern>
 509       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 510
 511 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 512             list<dag> pattern>
 513   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 514   let Pattern = pattern;
 515   let CodeSize = 3;
 516 }
 517
 518 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 519            list<dag> pattern>
 520       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 521 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 522            list<dag> pattern>
 523       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 524 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 525            list<dag> pattern>
 526       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 527 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 528            list<dag> pattern>
 529       : VPDI<o, F, outs, ins, asm, pattern>, VEX_W;
 530
 531 // MMX Instruction templates
 532 //
 533
 534 // MMXI   - MMX instructions with TB prefix.
 535 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 536 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 537 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 538 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 539 // MMXID  - MMX instructions with XD prefix.
 540 // MMXIS  - MMX instructions with XS prefix.
 541 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 542            list<dag> pattern>
 543       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 544 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 545              list<dag> pattern>
 546       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 547 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 548             list<dag> pattern>
 549       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 550 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 551             list<dag> pattern>
 552       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 553 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 554              list<dag> pattern>
 555       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 556 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 557             list<dag> pattern>
 558       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 559 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 560             list<dag> pattern>
 561       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;