lib/Target/X86/X86InstrFormats.td

   1 //===-- X86InstrFormats.td - X86 Instruction Formats -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<7> val> {
  18   bits<7> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>; def RawFrmMemOffs : Format<7>;
  25 def RawFrmSrc  : Format<8>; def RawFrmDst     : Format<9>;
  26 def RawFrmDstSrc: Format<10>;
  27 def RawFrmImm8 : Format<11>;
  28 def RawFrmImm16 : Format<12>;
  29 def MRMXr  : Format<14>; def MRMXm  : Format<15>;
  30 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  31 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  32 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  33 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  34 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  35 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  36 def MRM_C0 : Format<32>; def MRM_C1 : Format<33>; def MRM_C2 : Format<34>;
  37 def MRM_C3 : Format<35>; def MRM_C4 : Format<36>; def MRM_C8 : Format<37>;
  38 def MRM_C9 : Format<38>; def MRM_CA : Format<39>; def MRM_CB : Format<40>;
  39 def MRM_D0 : Format<41>; def MRM_D1 : Format<42>; def MRM_D4 : Format<43>;
  40 def MRM_D5 : Format<44>; def MRM_D6 : Format<45>; def MRM_D8 : Format<46>;
  41 def MRM_D9 : Format<47>; def MRM_DA : Format<48>; def MRM_DB : Format<49>;
  42 def MRM_DC : Format<50>; def MRM_DD : Format<51>; def MRM_DE : Format<52>;
  43 def MRM_DF : Format<53>; def MRM_E0 : Format<54>; def MRM_E1 : Format<55>;
  44 def MRM_E2 : Format<56>; def MRM_E3 : Format<57>; def MRM_E4 : Format<58>;
  45 def MRM_E5 : Format<59>; def MRM_E8 : Format<60>; def MRM_E9 : Format<61>;
  46 def MRM_EA : Format<62>; def MRM_EB : Format<63>; def MRM_EC : Format<64>;
  47 def MRM_ED : Format<65>; def MRM_EE : Format<66>; def MRM_F0 : Format<67>;
  48 def MRM_F1 : Format<68>; def MRM_F2 : Format<69>; def MRM_F3 : Format<70>;
  49 def MRM_F4 : Format<71>; def MRM_F5 : Format<72>; def MRM_F6 : Format<73>;
  50 def MRM_F7 : Format<74>; def MRM_F8 : Format<75>; def MRM_F9 : Format<76>;
  51 def MRM_FA : Format<77>; def MRM_FB : Format<78>; def MRM_FC : Format<79>;
  52 def MRM_FD : Format<80>; def MRM_FE : Format<81>; def MRM_FF : Format<82>;
  53
  54 // ImmType - This specifies the immediate type used by an instruction. This is
  55 // part of the ad-hoc solution used to emit machine instruction encodings by our
  56 // machine code emitter.
  57 class ImmType<bits<4> val> {
  58   bits<4> Value = val;
  59 }
  60 def NoImm      : ImmType<0>;
  61 def Imm8       : ImmType<1>;
  62 def Imm8PCRel  : ImmType<2>;
  63 def Imm16      : ImmType<3>;
  64 def Imm16PCRel : ImmType<4>;
  65 def Imm32      : ImmType<5>;
  66 def Imm32PCRel : ImmType<6>;
  67 def Imm32S     : ImmType<7>;
  68 def Imm64      : ImmType<8>;
  69
  70 // FPFormat - This specifies what form this FP instruction has.  This is used by
  71 // the Floating-Point stackifier pass.
  72 class FPFormat<bits<3> val> {
  73   bits<3> Value = val;
  74 }
  75 def NotFP      : FPFormat<0>;
  76 def ZeroArgFP  : FPFormat<1>;
  77 def OneArgFP   : FPFormat<2>;
  78 def OneArgFPRW : FPFormat<3>;
  79 def TwoArgFP   : FPFormat<4>;
  80 def CompareFP  : FPFormat<5>;
  81 def CondMovFP  : FPFormat<6>;
  82 def SpecialFP  : FPFormat<7>;
  83
  84 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  85 // Keep in sync with tables in X86InstrInfo.cpp.
  86 class Domain<bits<2> val> {
  87   bits<2> Value = val;
  88 }
  89 def GenericDomain   : Domain<0>;
  90 def SSEPackedSingle : Domain<1>;
  91 def SSEPackedDouble : Domain<2>;
  92 def SSEPackedInt    : Domain<3>;
  93
  94 // Class specifying the vector form of the decompressed
  95 // displacement of 8-bit.
  96 class CD8VForm<bits<3> val> {
  97   bits<3> Value = val;
  98 }
  99 def CD8VF  : CD8VForm<0>;  // v := VL
 100 def CD8VH  : CD8VForm<1>;  // v := VL/2
 101 def CD8VQ  : CD8VForm<2>;  // v := VL/4
 102 def CD8VO  : CD8VForm<3>;  // v := VL/8
 103 def CD8VT1 : CD8VForm<4>;  // v := 1
 104 def CD8VT2 : CD8VForm<5>;  // v := 2
 105 def CD8VT4 : CD8VForm<6>;  // v := 4
 106 def CD8VT8 : CD8VForm<7>;  // v := 8
 107
 108 // Class specifying the prefix used an opcode extension.
 109 class Prefix<bits<3> val> {
 110   bits<3> Value = val;
 111 }
 112 def NoPrfx : Prefix<0>;
 113 def PS     : Prefix<1>;
 114 def PD     : Prefix<2>;
 115 def XS     : Prefix<3>;
 116 def XD     : Prefix<4>;
 117
 118 // Class specifying the opcode map.
 119 class Map<bits<3> val> {
 120   bits<3> Value = val;
 121 }
 122 def OB   : Map<0>;
 123 def TB   : Map<1>;
 124 def T8   : Map<2>;
 125 def TA   : Map<3>;
 126 def XOP8 : Map<4>;
 127 def XOP9 : Map<5>;
 128 def XOPA : Map<6>;
 129
 130 // Class specifying the encoding
 131 class Encoding<bits<2> val> {
 132   bits<2> Value = val;
 133 }
 134 def EncNormal : Encoding<0>;
 135 def EncVEX    : Encoding<1>;
 136 def EncXOP    : Encoding<2>;
 137 def EncEVEX   : Encoding<3>;
 138
 139 // Operand size for encodings that change based on mode.
 140 class OperandSize<bits<2> val> {
 141   bits<2> Value = val;
 142 }
 143 def OpSizeFixed : OperandSize<0>; // Never needs a 0x66 prefix.
 144 def OpSize16    : OperandSize<1>; // Needs 0x66 prefix in 32-bit mode.
 145 def OpSize32    : OperandSize<2>; // Needs 0x66 prefix in 16-bit mode.
 146
 147 // Prefix byte classes which are used to indicate to the ad-hoc machine code
 148 // emitter that various prefix bytes are required.
 149 class OpSize16 { OperandSize OpSize = OpSize16; }
 150 class OpSize32 { OperandSize OpSize = OpSize32; }
 151 class AdSize { bit hasAdSizePrefix = 1; }
 152 class REX_W  { bit hasREX_WPrefix = 1; }
 153 class LOCK   { bit hasLockPrefix = 1; }
 154 class REP    { bit hasREPPrefix = 1; }
 155 class TB     { Map OpMap = TB; }
 156 class T8     { Map OpMap = T8; }
 157 class TA     { Map OpMap = TA; }
 158 class XOP8   { Map OpMap = XOP8; Prefix OpPrefix = PS; }
 159 class XOP9   { Map OpMap = XOP9; Prefix OpPrefix = PS; }
 160 class XOPA   { Map OpMap = XOPA; Prefix OpPrefix = PS; }
 161 class OBXS   { Prefix OpPrefix = XS; }
 162 class PS   : TB { Prefix OpPrefix = PS; }
 163 class PD   : TB { Prefix OpPrefix = PD; }
 164 class XD   : TB { Prefix OpPrefix = XD; }
 165 class XS   : TB { Prefix OpPrefix = XS; }
 166 class T8PS : T8 { Prefix OpPrefix = PS; }
 167 class T8PD : T8 { Prefix OpPrefix = PD; }
 168 class T8XD : T8 { Prefix OpPrefix = XD; }
 169 class T8XS : T8 { Prefix OpPrefix = XS; }
 170 class TAPS : TA { Prefix OpPrefix = PS; }
 171 class TAPD : TA { Prefix OpPrefix = PD; }
 172 class TAXD : TA { Prefix OpPrefix = XD; }
 173 class VEX    { Encoding OpEnc = EncVEX; }
 174 class VEX_W  { bit hasVEX_WPrefix = 1; }
 175 class VEX_4V : VEX { bit hasVEX_4V = 1; }
 176 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3 = 1; }
 177 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 178 class VEX_L  { bit hasVEX_L = 1; }
 179 class VEX_LIG { bit ignoresVEX_L = 1; }
 180 class EVEX : VEX { Encoding OpEnc = EncEVEX; }
 181 class EVEX_4V : VEX_4V { Encoding OpEnc = EncEVEX; }
 182 class EVEX_K { bit hasEVEX_K = 1; }
 183 class EVEX_KZ : EVEX_K { bit hasEVEX_Z = 1; }
 184 class EVEX_B { bit hasEVEX_B = 1; }
 185 class EVEX_RC { bit hasEVEX_RC = 1; }
 186 class EVEX_V512 { bit hasEVEX_L2 = 1; bit hasVEX_L = 0; }
 187 class EVEX_V256 { bit hasEVEX_L2 = 0; bit hasVEX_L = 1; }
 188 class EVEX_V128 { bit hasEVEX_L2 = 0; bit hasVEX_L = 0; }
 189
 190 // Specify AVX512 8-bit compressed displacement encoding based on the vector
 191 // element size in bits (8, 16, 32, 64) and the CDisp8 form.
 192 class EVEX_CD8<int esize, CD8VForm form> {
 193   int CD8_EltSize = !srl(esize, 3);
 194   bits<3> CD8_Form = form.Value;
 195 }
 196
 197 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 198 class MemOp4 { bit hasMemOp4Prefix = 1; }
 199 class XOP { Encoding OpEnc = EncXOP; }
 200 class XOP_4V : XOP { bit hasVEX_4V = 1; }
 201 class XOP_4VOp3 : XOP { bit hasVEX_4VOp3 = 1; }
 202
 203 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 204               string AsmStr,
 205               InstrItinClass itin,
 206               Domain d = GenericDomain>
 207   : Instruction {
 208   let Namespace = "X86";
 209
 210   bits<8> Opcode = opcod;
 211   Format Form = f;
 212   bits<7> FormBits = Form.Value;
 213   ImmType ImmT = i;
 214
 215   dag OutOperandList = outs;
 216   dag InOperandList = ins;
 217   string AsmString = AsmStr;
 218
 219   // If this is a pseudo instruction, mark it isCodeGenOnly.
 220   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 221
 222   let Itinerary = itin;
 223
 224   //
 225   // Attributes specific to X86 instructions...
 226   //
 227   bit ForceDisassemble = 0; // Force instruction to disassemble even though it's
 228                             // isCodeGenonly. Needed to hide an ambiguous
 229                             // AsmString from the parser, but still disassemble.
 230
 231   OperandSize OpSize = OpSizeFixed; // Does this instruction's encoding change
 232                                     // based on operand size of the mode
 233   bits<2> OpSizeBits = OpSize.Value;
 234   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 235
 236   Prefix OpPrefix = NoPrfx; // Which prefix byte does this inst have?
 237   bits<3> OpPrefixBits = OpPrefix.Value;
 238   Map OpMap = OB;           // Which opcode map does this inst have?
 239   bits<3> OpMapBits = OpMap.Value;
 240   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 241   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 242   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 243   Domain ExeDomain = d;
 244   bit hasREPPrefix = 0;     // Does this inst have a REP prefix?
 245   Encoding OpEnc = EncNormal; // Encoding used by this instruction
 246   bits<2> OpEncBits = OpEnc.Value;
 247   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 248   bit hasVEX_4V = 0;        // Does this inst require the VEX.VVVV field?
 249   bit hasVEX_4VOp3 = 0;     // Does this inst require the VEX.VVVV field to
 250                             // encode the third operand?
 251   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 252                             // to be encoded in a immediate field?
 253   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 254   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 255   bit hasEVEX_K = 0;        // Does this inst require masking?
 256   bit hasEVEX_Z = 0;        // Does this inst set the EVEX_Z field?
 257   bit hasEVEX_L2 = 0;       // Does this inst set the EVEX_L2 field?
 258   bit hasEVEX_B = 0;        // Does this inst set the EVEX_B field?
 259   bits<3> CD8_Form = 0;     // Compressed disp8 form - vector-width.
 260   // Declare it int rather than bits<4> so that all bits are defined when
 261   // assigning to bits<7>.
 262   int CD8_EltSize = 0;      // Compressed disp8 form - element-size in bytes.
 263   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 264   bit hasMemOp4Prefix = 0;  // Same bit as VEX_W, but used for swapping operands
 265   bit hasEVEX_RC = 0;       // Explicitly specified rounding control in FP instruction.
 266
 267   bits<2> EVEX_LL;
 268   let EVEX_LL{0} = hasVEX_L;
 269   let EVEX_LL{1} = hasEVEX_L2;
 270   // Vector size in bytes.
 271   bits<7> VectSize = !shl(16, EVEX_LL);
 272
 273   // The scaling factor for AVX512's compressed displacement is either
 274   //   - the size of a  power-of-two number of elements or
 275   //   - the size of a single element for broadcasts or
 276   //   - the total vector size divided by a power-of-two number.
 277   // Possible values are: 0 (non-AVX512 inst), 1, 2, 4, 8, 16, 32 and 64.
 278   bits<7> CD8_Scale = !if (!eq (OpEnc.Value, EncEVEX.Value),
 279                            !if (CD8_Form{2},
 280                                 !shl(CD8_EltSize, CD8_Form{1-0}),
 281                                 !if (hasEVEX_B,
 282                                      CD8_EltSize,
 283                                      !srl(VectSize, CD8_Form{1-0}))), 0);
 284
 285   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 286   let TSFlags{6-0}   = FormBits;
 287   let TSFlags{8-7}   = OpSizeBits;
 288   let TSFlags{9}     = hasAdSizePrefix;
 289   let TSFlags{12-10} = OpPrefixBits;
 290   let TSFlags{15-13} = OpMapBits;
 291   let TSFlags{16}    = hasREX_WPrefix;
 292   let TSFlags{20-17} = ImmT.Value;
 293   let TSFlags{23-21} = FPForm.Value;
 294   let TSFlags{24}    = hasLockPrefix;
 295   let TSFlags{25}    = hasREPPrefix;
 296   let TSFlags{27-26} = ExeDomain.Value;
 297   let TSFlags{29-28} = OpEncBits;
 298   let TSFlags{37-30} = Opcode;
 299   let TSFlags{38}    = hasVEX_WPrefix;
 300   let TSFlags{39}    = hasVEX_4V;
 301   let TSFlags{40}    = hasVEX_4VOp3;
 302   let TSFlags{41}    = hasVEX_i8ImmReg;
 303   let TSFlags{42}    = hasVEX_L;
 304   let TSFlags{43}    = ignoresVEX_L;
 305   let TSFlags{44}    = hasEVEX_K;
 306   let TSFlags{45}    = hasEVEX_Z;
 307   let TSFlags{46}    = hasEVEX_L2;
 308   let TSFlags{47}    = hasEVEX_B;
 309   // If we run out of TSFlags bits, it's possible to encode this in 3 bits.
 310   let TSFlags{54-48} = CD8_Scale;
 311   let TSFlags{55}    = has3DNow0F0FOpcode;
 312   let TSFlags{56}    = hasMemOp4Prefix;
 313   let TSFlags{57}    = hasEVEX_RC;
 314 }
 315
 316 class PseudoI<dag oops, dag iops, list<dag> pattern>
 317   : X86Inst<0, Pseudo, NoImm, oops, iops, "", NoItinerary> {
 318   let Pattern = pattern;
 319 }
 320
 321 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 322         list<dag> pattern, InstrItinClass itin = NoItinerary,
 323         Domain d = GenericDomain>
 324   : X86Inst<o, f, NoImm, outs, ins, asm, itin, d> {
 325   let Pattern = pattern;
 326   let CodeSize = 3;
 327 }
 328 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 329            list<dag> pattern, InstrItinClass itin = NoItinerary,
 330            Domain d = GenericDomain>
 331   : X86Inst<o, f, Imm8, outs, ins, asm, itin, d> {
 332   let Pattern = pattern;
 333   let CodeSize = 3;
 334 }
 335 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 336                list<dag> pattern, InstrItinClass itin = NoItinerary>
 337   : X86Inst<o, f, Imm8PCRel, outs, ins, asm, itin> {
 338   let Pattern = pattern;
 339   let CodeSize = 3;
 340 }
 341 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 342            list<dag> pattern, InstrItinClass itin = NoItinerary>
 343   : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 344   let Pattern = pattern;
 345   let CodeSize = 3;
 346 }
 347 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 348            list<dag> pattern, InstrItinClass itin = NoItinerary>
 349   : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 350   let Pattern = pattern;
 351   let CodeSize = 3;
 352 }
 353 class Ii32S<bits<8> o, Format f, dag outs, dag ins, string asm,
 354             list<dag> pattern, InstrItinClass itin = NoItinerary>
 355   : X86Inst<o, f, Imm32S, outs, ins, asm, itin> {
 356   let Pattern = pattern;
 357   let CodeSize = 3;
 358 }
 359
 360 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 361            list<dag> pattern, InstrItinClass itin = NoItinerary>
 362            : X86Inst<o, f, Imm16PCRel, outs, ins, asm, itin> {
 363   let Pattern = pattern;
 364   let CodeSize = 3;
 365 }
 366
 367 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 368            list<dag> pattern, InstrItinClass itin = NoItinerary>
 369   : X86Inst<o, f, Imm32PCRel, outs, ins, asm, itin> {
 370   let Pattern = pattern;
 371   let CodeSize = 3;
 372 }
 373
 374 // FPStack Instruction Templates:
 375 // FPI - Floating Point Instruction template.
 376 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm,
 377           InstrItinClass itin = NoItinerary>
 378   : I<o, F, outs, ins, asm, [], itin> {}
 379
 380 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 381 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern,
 382            InstrItinClass itin = NoItinerary>
 383   : X86Inst<0, Pseudo, NoImm, outs, ins, "", itin> {
 384   let FPForm = fp;
 385   let Pattern = pattern;
 386 }
 387
 388 // Templates for instructions that use a 16- or 32-bit segmented address as
 389 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 390 //
 391 //   Iseg16 - 16-bit segment selector, 16-bit offset
 392 //   Iseg32 - 16-bit segment selector, 32-bit offset
 393
 394 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 395               list<dag> pattern, InstrItinClass itin = NoItinerary>
 396       : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 397   let Pattern = pattern;
 398   let CodeSize = 3;
 399 }
 400
 401 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 402               list<dag> pattern, InstrItinClass itin = NoItinerary>
 403       : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 404   let Pattern = pattern;
 405   let CodeSize = 3;
 406 }
 407
 408 // SI - SSE 1 & 2 scalar instructions
 409 class SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 410          list<dag> pattern, InstrItinClass itin = NoItinerary>
 411       : I<o, F, outs, ins, asm, pattern, itin> {
 412   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 413                    !if(!eq(OpEnc.Value, EncVEX.Value), [UseAVX],
 414                    !if(!eq(OpPrefix.Value, XS.Value), [UseSSE1],
 415                    !if(!eq(OpPrefix.Value, XD.Value), [UseSSE2],
 416                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 417                    [UseSSE1])))));
 418
 419   // AVX instructions have a 'v' prefix in the mnemonic
 420   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 421                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 422                   asm));
 423 }
 424
 425 // SIi8 - SSE 1 & 2 scalar instructions
 426 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 427            list<dag> pattern, InstrItinClass itin = NoItinerary>
 428       : Ii8<o, F, outs, ins, asm, pattern, itin> {
 429   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 430                    !if(!eq(OpEnc.Value, EncVEX.Value), [UseAVX],
 431                    !if(!eq(OpPrefix.Value, XS.Value), [UseSSE1],
 432                    [UseSSE2])));
 433
 434   // AVX instructions have a 'v' prefix in the mnemonic
 435   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 436                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 437                   asm));
 438 }
 439
 440 // PI - SSE 1 & 2 packed instructions
 441 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 442          InstrItinClass itin, Domain d>
 443       : I<o, F, outs, ins, asm, pattern, itin, d> {
 444   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 445                    !if(!eq(OpEnc.Value, EncVEX.Value), [HasAVX],
 446                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 447                    [UseSSE1])));
 448
 449   // AVX instructions have a 'v' prefix in the mnemonic
 450   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 451                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 452                   asm));
 453 }
 454
 455 // MMXPI - SSE 1 & 2 packed instructions with MMX operands
 456 class MMXPI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 457             InstrItinClass itin, Domain d>
 458       : I<o, F, outs, ins, asm, pattern, itin, d> {
 459   let Predicates = !if(!eq(OpPrefix.Value, PD.Value), [HasSSE2],
 460                        [HasSSE1]);
 461 }
 462
 463 // PIi8 - SSE 1 & 2 packed instructions with immediate
 464 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 465            list<dag> pattern, InstrItinClass itin, Domain d>
 466       : Ii8<o, F, outs, ins, asm, pattern, itin, d> {
 467   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 468                    !if(!eq(OpEnc.Value, EncVEX.Value), [HasAVX],
 469                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 470                    [UseSSE1])));
 471
 472   // AVX instructions have a 'v' prefix in the mnemonic
 473   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 474                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 475                   asm));
 476 }
 477
 478 // SSE1 Instruction Templates:
 479 //
 480 //   SSI   - SSE1 instructions with XS prefix.
 481 //   PSI   - SSE1 instructions with PS prefix.
 482 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and PS prefix.
 483 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 484 //   VPSI  - SSE1 instructions with PS prefix in AVX form, packed single.
 485
 486 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 487           list<dag> pattern, InstrItinClass itin = NoItinerary>
 488       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 489 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 490             list<dag> pattern, InstrItinClass itin = NoItinerary>
 491       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 492 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 493           list<dag> pattern, InstrItinClass itin = NoItinerary>
 494       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, PS,
 495         Requires<[UseSSE1]>;
 496 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 497             list<dag> pattern, InstrItinClass itin = NoItinerary>
 498       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, PS,
 499         Requires<[UseSSE1]>;
 500 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 501            list<dag> pattern, InstrItinClass itin = NoItinerary>
 502       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 503         Requires<[HasAVX]>;
 504 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 505            list<dag> pattern, InstrItinClass itin = NoItinerary>
 506       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedSingle>, PS,
 507         Requires<[HasAVX]>;
 508
 509 // SSE2 Instruction Templates:
 510 //
 511 //   SDI    - SSE2 instructions with XD prefix.
 512 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 513 //   S2SI   - SSE2 instructions with XS prefix.
 514 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 515 //   PDI    - SSE2 instructions with PD prefix, packed double domain.
 516 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and PD prefix.
 517 //   VSDI   - SSE2 scalar instructions with XD prefix in AVX form.
 518 //   VPDI   - SSE2 vector instructions with PD prefix in AVX form,
 519 //                 packed double domain.
 520 //   VS2I   - SSE2 scalar instructions with PD prefix in AVX form.
 521 //   S2I    - SSE2 scalar instructions with PD prefix.
 522 //   MMXSDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix as well as
 523 //               MMX operands.
 524 //   MMXSSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix as well as
 525 //               MMX operands.
 526
 527 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 528           list<dag> pattern, InstrItinClass itin = NoItinerary>
 529       : I<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 530 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 531             list<dag> pattern, InstrItinClass itin = NoItinerary>
 532       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 533 class S2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 534            list<dag> pattern, InstrItinClass itin = NoItinerary>
 535       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE2]>;
 536 class S2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 537              list<dag> pattern, InstrItinClass itin = NoItinerary>
 538       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[UseSSE2]>;
 539 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 540           list<dag> pattern, InstrItinClass itin = NoItinerary>
 541       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 542         Requires<[UseSSE2]>;
 543 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 544             list<dag> pattern, InstrItinClass itin = NoItinerary>
 545       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 546         Requires<[UseSSE2]>;
 547 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 548            list<dag> pattern, InstrItinClass itin = NoItinerary>
 549       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XD,
 550         Requires<[UseAVX]>;
 551 class VS2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 552             list<dag> pattern, InstrItinClass itin = NoItinerary>
 553       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 554         Requires<[HasAVX]>;
 555 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 556            list<dag> pattern, InstrItinClass itin = NoItinerary>
 557       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedDouble>,
 558         PD, Requires<[HasAVX]>;
 559 class VS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 560            list<dag> pattern, InstrItinClass itin = NoItinerary>
 561       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, PD,
 562         Requires<[UseAVX]>;
 563 class S2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 564            list<dag> pattern, InstrItinClass itin = NoItinerary>
 565       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[UseSSE2]>;
 566 class MMXSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 567                list<dag> pattern, InstrItinClass itin = NoItinerary>
 568       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasSSE2]>;
 569 class MMXS2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 570                 list<dag> pattern, InstrItinClass itin = NoItinerary>
 571       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 572
 573 // SSE3 Instruction Templates:
 574 //
 575 //   S3I   - SSE3 instructions with PD prefixes.
 576 //   S3SI  - SSE3 instructions with XS prefix.
 577 //   S3DI  - SSE3 instructions with XD prefix.
 578
 579 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 580            list<dag> pattern, InstrItinClass itin = NoItinerary>
 581       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, XS,
 582         Requires<[UseSSE3]>;
 583 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 584            list<dag> pattern, InstrItinClass itin = NoItinerary>
 585       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, XD,
 586         Requires<[UseSSE3]>;
 587 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm,
 588           list<dag> pattern, InstrItinClass itin = NoItinerary>
 589       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 590         Requires<[UseSSE3]>;
 591
 592
 593 // SSSE3 Instruction Templates:
 594 //
 595 //   SS38I - SSSE3 instructions with T8 prefix.
 596 //   SS3AI - SSSE3 instructions with TA prefix.
 597 //   MMXSS38I - SSSE3 instructions with T8 prefix and MMX operands.
 598 //   MMXSS3AI - SSSE3 instructions with TA prefix and MMX operands.
 599 //
 600 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 601 // uses the MMX registers. The 64-bit versions are grouped with the MMX
 602 // classes. They need to be enabled even if AVX is enabled.
 603
 604 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 605             list<dag> pattern, InstrItinClass itin = NoItinerary>
 606       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 607         Requires<[UseSSSE3]>;
 608 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 609             list<dag> pattern, InstrItinClass itin = NoItinerary>
 610       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 611         Requires<[UseSSSE3]>;
 612 class MMXSS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 613                list<dag> pattern, InstrItinClass itin = NoItinerary>
 614       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PS,
 615         Requires<[HasSSSE3]>;
 616 class MMXSS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 617                list<dag> pattern, InstrItinClass itin = NoItinerary>
 618       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPS,
 619         Requires<[HasSSSE3]>;
 620
 621 // SSE4.1 Instruction Templates:
 622 //
 623 //   SS48I - SSE 4.1 instructions with T8 prefix.
 624 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 625 //
 626 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 627             list<dag> pattern, InstrItinClass itin = NoItinerary>
 628       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 629         Requires<[UseSSE41]>;
 630 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 631             list<dag> pattern, InstrItinClass itin = NoItinerary>
 632       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 633         Requires<[UseSSE41]>;
 634
 635 // SSE4.2 Instruction Templates:
 636 //
 637 //   SS428I - SSE 4.2 instructions with T8 prefix.
 638 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 639              list<dag> pattern, InstrItinClass itin = NoItinerary>
 640       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 641         Requires<[UseSSE42]>;
 642
 643 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 644 // NOTE: 'HasSSE42' is used as SS42FI is only used for CRC32 insns.
 645 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 646              list<dag> pattern, InstrItinClass itin = NoItinerary>
 647       : I<o, F, outs, ins, asm, pattern, itin>, T8XD, Requires<[HasSSE42]>;
 648
 649 //   SS42AI = SSE 4.2 instructions with TA prefix
 650 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 651              list<dag> pattern, InstrItinClass itin = NoItinerary>
 652       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 653         Requires<[UseSSE42]>;
 654
 655 // AVX Instruction Templates:
 656 //   Instructions introduced in AVX (no SSE equivalent forms)
 657 //
 658 //   AVX8I - AVX instructions with T8PD prefix.
 659 //   AVXAIi8 - AVX instructions with TAPD prefix and ImmT = Imm8.
 660 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 661             list<dag> pattern, InstrItinClass itin = NoItinerary>
 662       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 663         Requires<[HasAVX]>;
 664 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 665               list<dag> pattern, InstrItinClass itin = NoItinerary>
 666       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 667         Requires<[HasAVX]>;
 668
 669 // AVX2 Instruction Templates:
 670 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 671 //
 672 //   AVX28I - AVX2 instructions with T8PD prefix.
 673 //   AVX2AIi8 - AVX2 instructions with TAPD prefix and ImmT = Imm8.
 674 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 675             list<dag> pattern, InstrItinClass itin = NoItinerary>
 676       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 677         Requires<[HasAVX2]>;
 678 class AVX2AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 679               list<dag> pattern, InstrItinClass itin = NoItinerary>
 680       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 681         Requires<[HasAVX2]>;
 682
 683
 684 // AVX-512 Instruction Templates:
 685 //   Instructions introduced in AVX-512 (no SSE equivalent forms)
 686 //
 687 //   AVX5128I - AVX-512 instructions with T8PD prefix.
 688 //   AVX512AIi8 - AVX-512 instructions with TAPD prefix and ImmT = Imm8.
 689 //   AVX512PDI  - AVX-512 instructions with PD, double packed.
 690 //   AVX512PSI  - AVX-512 instructions with PS, single packed.
 691 //   AVX512XS8I - AVX-512 instructions with T8 and XS prefixes.
 692 //   AVX512XSI  - AVX-512 instructions with XS prefix, generic domain.
 693 //   AVX512BI   - AVX-512 instructions with PD, int packed domain.
 694 //   AVX512SI   - AVX-512 scalar instructions with PD prefix.
 695
 696 class AVX5128I<bits<8> o, Format F, dag outs, dag ins, string asm,
 697             list<dag> pattern, InstrItinClass itin = NoItinerary>
 698       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 699         Requires<[HasAVX512]>;
 700 class AVX512XS8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 701             list<dag> pattern, InstrItinClass itin = NoItinerary>
 702       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8XS,
 703         Requires<[HasAVX512]>;
 704 class AVX512XSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 705             list<dag> pattern, InstrItinClass itin = NoItinerary>
 706       : I<o, F, outs, ins, asm, pattern, itin>, XS,
 707         Requires<[HasAVX512]>;
 708 class AVX512XDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 709             list<dag> pattern, InstrItinClass itin = NoItinerary>
 710       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, XD,
 711         Requires<[HasAVX512]>;
 712 class AVX512BI<bits<8> o, Format F, dag outs, dag ins, string asm,
 713             list<dag> pattern, InstrItinClass itin = NoItinerary>
 714       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 715         Requires<[HasAVX512]>;
 716 class AVX512BIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 717               list<dag> pattern, InstrItinClass itin = NoItinerary>
 718       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 719         Requires<[HasAVX512]>;
 720 class AVX512AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 721               list<dag> pattern, InstrItinClass itin = NoItinerary>
 722       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 723         Requires<[HasAVX512]>;
 724 class AVX512Ii8<bits<8> o, Format F, dag outs, dag ins, string asm,
 725               list<dag> pattern, InstrItinClass itin = NoItinerary>
 726       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>,
 727         Requires<[HasAVX512]>;
 728 class AVX512PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 729            list<dag> pattern, InstrItinClass itin = NoItinerary>
 730       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 731         Requires<[HasAVX512]>;
 732 class AVX512PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 733            list<dag> pattern, InstrItinClass itin = NoItinerary>
 734       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, PS,
 735         Requires<[HasAVX512]>;
 736 class AVX512PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 737               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 738       : Ii8<o, F, outs, ins, asm, pattern, itin, d>, Requires<[HasAVX512]>;
 739 class AVX512PI<bits<8> o, Format F, dag outs, dag ins, string asm,
 740               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 741       : I<o, F, outs, ins, asm, pattern, itin, d>, Requires<[HasAVX512]>;
 742 class AVX512FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 743            list<dag>pattern, InstrItinClass itin = NoItinerary>
 744       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 745         EVEX_4V, Requires<[HasAVX512]>;
 746
 747 // AES Instruction Templates:
 748 //
 749 // AES8I
 750 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 751 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 752             list<dag>pattern, InstrItinClass itin = IIC_AES>
 753       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 754         Requires<[HasAES]>;
 755
 756 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 757             list<dag> pattern, InstrItinClass itin = NoItinerary>
 758       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 759         Requires<[HasAES]>;
 760
 761 // PCLMUL Instruction Templates
 762 class PCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 763                list<dag>pattern, InstrItinClass itin = NoItinerary>
 764       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 765         Requires<[HasPCLMUL]>;
 766
 767 class AVXPCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 768                   list<dag>pattern, InstrItinClass itin = NoItinerary>
 769       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 770         VEX_4V, Requires<[HasAVX, HasPCLMUL]>;
 771
 772 // FMA3 Instruction Templates
 773 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 774            list<dag>pattern, InstrItinClass itin = NoItinerary>
 775       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 776         VEX_4V, FMASC, Requires<[HasFMA]>;
 777
 778 // FMA4 Instruction Templates
 779 class FMA4<bits<8> o, Format F, dag outs, dag ins, string asm,
 780            list<dag>pattern, InstrItinClass itin = NoItinerary>
 781       : Ii8<o, F, outs, ins, asm, pattern, itin>, TAPD,
 782         VEX_4V, VEX_I8IMM, FMASC, Requires<[HasFMA4]>;
 783
 784 // XOP 2, 3 and 4 Operand Instruction Template
 785 class IXOP<bits<8> o, Format F, dag outs, dag ins, string asm,
 786            list<dag> pattern, InstrItinClass itin = NoItinerary>
 787       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 788          XOP9, Requires<[HasXOP]>;
 789
 790 // XOP 2, 3 and 4 Operand Instruction Templates with imm byte
 791 class IXOPi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 792            list<dag> pattern, InstrItinClass itin = NoItinerary>
 793       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 794          XOP8, Requires<[HasXOP]>;
 795
 796 //  XOP 5 operand instruction (VEX encoding!)
 797 class IXOP5<bits<8> o, Format F, dag outs, dag ins, string asm,
 798            list<dag>pattern, InstrItinClass itin = NoItinerary>
 799       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 800         VEX_4V, VEX_I8IMM, Requires<[HasXOP]>;
 801
 802 // X86-64 Instruction templates...
 803 //
 804
 805 class RI<bits<8> o, Format F, dag outs, dag ins, string asm,
 806          list<dag> pattern, InstrItinClass itin = NoItinerary>
 807       : I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 808 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 809             list<dag> pattern, InstrItinClass itin = NoItinerary>
 810       : Ii8<o, F, outs, ins, asm, pattern, itin>, REX_W;
 811 class RIi16 <bits<8> o, Format F, dag outs, dag ins, string asm,
 812             list<dag> pattern, InstrItinClass itin = NoItinerary>
 813       : Ii16<o, F, outs, ins, asm, pattern, itin>, REX_W;
 814 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 815              list<dag> pattern, InstrItinClass itin = NoItinerary>
 816       : Ii32<o, F, outs, ins, asm, pattern, itin>, REX_W;
 817 class RIi32S <bits<8> o, Format F, dag outs, dag ins, string asm,
 818               list<dag> pattern, InstrItinClass itin = NoItinerary>
 819       : Ii32S<o, F, outs, ins, asm, pattern, itin>, REX_W;
 820
 821 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 822             list<dag> pattern, InstrItinClass itin = NoItinerary>
 823   : X86Inst<o, f, Imm64, outs, ins, asm, itin>, REX_W {
 824   let Pattern = pattern;
 825   let CodeSize = 3;
 826 }
 827
 828 class RIi64_NOREX<bits<8> o, Format f, dag outs, dag ins, string asm,
 829             list<dag> pattern, InstrItinClass itin = NoItinerary>
 830   : X86Inst<o, f, Imm64, outs, ins, asm, itin> {
 831   let Pattern = pattern;
 832   let CodeSize = 3;
 833 }
 834
 835 class RS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 836            list<dag> pattern, InstrItinClass itin = NoItinerary>
 837       : S2I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 838 class VRS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 839            list<dag> pattern, InstrItinClass itin = NoItinerary>
 840       : VS2I<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 841
 842 // MMX Instruction templates
 843 //
 844
 845 // MMXI   - MMX instructions with TB prefix.
 846 // MMXI32 - MMX instructions with TB prefix valid only in 32 bit mode.
 847 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 848 // MMX2I  - MMX / SSE2 instructions with PD prefix.
 849 // MMXIi8 - MMX instructions with ImmT == Imm8 and PS prefix.
 850 // MMXIi8 - MMX instructions with ImmT == Imm8 and PS prefix.
 851 // MMXID  - MMX instructions with XD prefix.
 852 // MMXIS  - MMX instructions with XS prefix.
 853 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 854            list<dag> pattern, InstrItinClass itin = NoItinerary>
 855       : I<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX]>;
 856 class MMXI32<bits<8> o, Format F, dag outs, dag ins, string asm,
 857              list<dag> pattern, InstrItinClass itin = NoItinerary>
 858       : I<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX,Not64BitMode]>;
 859 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 860              list<dag> pattern, InstrItinClass itin = NoItinerary>
 861       : I<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX,In64BitMode]>;
 862 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 863             list<dag> pattern, InstrItinClass itin = NoItinerary>
 864       : I<o, F, outs, ins, asm, pattern, itin>, PS, REX_W, Requires<[HasMMX]>;
 865 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 866             list<dag> pattern, InstrItinClass itin = NoItinerary>
 867       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[HasMMX]>;
 868 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 869              list<dag> pattern, InstrItinClass itin = NoItinerary>
 870       : Ii8<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX]>;
 871 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 872             list<dag> pattern, InstrItinClass itin = NoItinerary>
 873       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasMMX]>;
 874 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 875             list<dag> pattern, InstrItinClass itin = NoItinerary>
 876       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[HasMMX]>;