lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42 def RawFrmImm8 : Format<43>;
  43 def RawFrmImm16 : Format<44>;
  44 def MRM_D0 : Format<45>;
  45 def MRM_D1 : Format<46>;
  46
  47 // ImmType - This specifies the immediate type used by an instruction. This is
  48 // part of the ad-hoc solution used to emit machine instruction encodings by our
  49 // machine code emitter.
  50 class ImmType<bits<3> val> {
  51   bits<3> Value = val;
  52 }
  53 def NoImm      : ImmType<0>;
  54 def Imm8       : ImmType<1>;
  55 def Imm8PCRel  : ImmType<2>;
  56 def Imm16      : ImmType<3>;
  57 def Imm16PCRel : ImmType<4>;
  58 def Imm32      : ImmType<5>;
  59 def Imm32PCRel : ImmType<6>;
  60 def Imm64      : ImmType<7>;
  61
  62 // FPFormat - This specifies what form this FP instruction has.  This is used by
  63 // the Floating-Point stackifier pass.
  64 class FPFormat<bits<3> val> {
  65   bits<3> Value = val;
  66 }
  67 def NotFP      : FPFormat<0>;
  68 def ZeroArgFP  : FPFormat<1>;
  69 def OneArgFP   : FPFormat<2>;
  70 def OneArgFPRW : FPFormat<3>;
  71 def TwoArgFP   : FPFormat<4>;
  72 def CompareFP  : FPFormat<5>;
  73 def CondMovFP  : FPFormat<6>;
  74 def SpecialFP  : FPFormat<7>;
  75
  76 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  77 // Keep in sync with tables in X86InstrInfo.cpp.
  78 class Domain<bits<2> val> {
  79   bits<2> Value = val;
  80 }
  81 def GenericDomain   : Domain<0>;
  82 def SSEPackedSingle : Domain<1>;
  83 def SSEPackedDouble : Domain<2>;
  84 def SSEPackedInt    : Domain<3>;
  85
  86 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  87 // emitter that various prefix bytes are required.
  88 class OpSize { bit hasOpSizePrefix = 1; }
  89 class AdSize { bit hasAdSizePrefix = 1; }
  90 class REX_W  { bit hasREX_WPrefix = 1; }
  91 class LOCK   { bit hasLockPrefix = 1; }
  92 class SegFS  { bits<2> SegOvrBits = 1; }
  93 class SegGS  { bits<2> SegOvrBits = 2; }
  94 class TB     { bits<5> Prefix = 1; }
  95 class REP    { bits<5> Prefix = 2; }
  96 class D8     { bits<5> Prefix = 3; }
  97 class D9     { bits<5> Prefix = 4; }
  98 class DA     { bits<5> Prefix = 5; }
  99 class DB     { bits<5> Prefix = 6; }
 100 class DC     { bits<5> Prefix = 7; }
 101 class DD     { bits<5> Prefix = 8; }
 102 class DE     { bits<5> Prefix = 9; }
 103 class DF     { bits<5> Prefix = 10; }
 104 class XD     { bits<5> Prefix = 11; }
 105 class XS     { bits<5> Prefix = 12; }
 106 class T8     { bits<5> Prefix = 13; }
 107 class TA     { bits<5> Prefix = 14; }
 108 class A6     { bits<5> Prefix = 15; }
 109 class A7     { bits<5> Prefix = 16; }
 110 class T8XD   { bits<5> Prefix = 17; }
 111 class T8XS   { bits<5> Prefix = 18; }
 112 class TAXD   { bits<5> Prefix = 19; }
 113 class VEX    { bit hasVEXPrefix = 1; }
 114 class VEX_W  { bit hasVEX_WPrefix = 1; }
 115 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 116 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3Prefix = 1; }
 117 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 118 class VEX_L  { bit hasVEX_L = 1; }
 119 class VEX_LIG { bit ignoresVEX_L = 1; }
 120 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 121 class XOP_W { bit hasXOP_WPrefix = 1; }
 122 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 123               string AsmStr, Domain d = GenericDomain>
 124   : Instruction {
 125   let Namespace = "X86";
 126
 127   bits<8> Opcode = opcod;
 128   Format Form = f;
 129   bits<6> FormBits = Form.Value;
 130   ImmType ImmT = i;
 131
 132   dag OutOperandList = outs;
 133   dag InOperandList = ins;
 134   string AsmString = AsmStr;
 135
 136   // If this is a pseudo instruction, mark it isCodeGenOnly.
 137   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 138
 139   //
 140   // Attributes specific to X86 instructions...
 141   //
 142   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 143   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 144
 145   bits<5> Prefix = 0;       // Which prefix byte does this inst have?
 146   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 147   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 148   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 149   bits<2> SegOvrBits = 0;   // Segment override prefix.
 150   Domain ExeDomain = d;
 151   bit hasVEXPrefix = 0;     // Does this inst require a VEX prefix?
 152   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 153   bit hasVEX_4VPrefix = 0;  // Does this inst require the VEX.VVVV field?
 154   bit hasVEX_4VOp3Prefix = 0;  // Does this inst require the VEX.VVVV field to
 155                                // encode the third operand?
 156   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 157                             // to be encoded in a immediate field?
 158   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 159   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 160   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 161   bit hasXOP_WPrefix = 0;   // Same bit as VEX_W, but used for swapping operands
 162
 163   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 164   let TSFlags{5-0}   = FormBits;
 165   let TSFlags{6}     = hasOpSizePrefix;
 166   let TSFlags{7}     = hasAdSizePrefix;
 167   let TSFlags{12-8}  = Prefix;
 168   let TSFlags{13}    = hasREX_WPrefix;
 169   let TSFlags{16-14} = ImmT.Value;
 170   let TSFlags{19-17} = FPForm.Value;
 171   let TSFlags{20}    = hasLockPrefix;
 172   let TSFlags{22-21} = SegOvrBits;
 173   let TSFlags{24-23} = ExeDomain.Value;
 174   let TSFlags{32-25} = Opcode;
 175   let TSFlags{33}    = hasVEXPrefix;
 176   let TSFlags{34}    = hasVEX_WPrefix;
 177   let TSFlags{35}    = hasVEX_4VPrefix;
 178   let TSFlags{36}    = hasVEX_4VOp3Prefix;
 179   let TSFlags{37}    = hasVEX_i8ImmReg;
 180   let TSFlags{38}    = hasVEX_L;
 181   let TSFlags{39}    = ignoresVEX_L;
 182   let TSFlags{40}    = has3DNow0F0FOpcode;
 183   let TSFlags{41}    = hasXOP_WPrefix;
 184 }
 185
 186 class PseudoI<dag oops, dag iops, list<dag> pattern>
 187   : X86Inst<0, Pseudo, NoImm, oops, iops, ""> {
 188   let Pattern = pattern;
 189 }
 190
 191 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 192         list<dag> pattern, Domain d = GenericDomain>
 193   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 194   let Pattern = pattern;
 195   let CodeSize = 3;
 196 }
 197 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 198            list<dag> pattern, Domain d = GenericDomain>
 199   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 200   let Pattern = pattern;
 201   let CodeSize = 3;
 202 }
 203 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 204                list<dag> pattern>
 205   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 206   let Pattern = pattern;
 207   let CodeSize = 3;
 208 }
 209 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 210            list<dag> pattern>
 211   : X86Inst<o, f, Imm16, outs, ins, asm> {
 212   let Pattern = pattern;
 213   let CodeSize = 3;
 214 }
 215 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 216            list<dag> pattern>
 217   : X86Inst<o, f, Imm32, outs, ins, asm> {
 218   let Pattern = pattern;
 219   let CodeSize = 3;
 220 }
 221
 222 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 223            list<dag> pattern>
 224   : X86Inst<o, f, Imm16PCRel, outs, ins, asm> {
 225   let Pattern = pattern;
 226   let CodeSize = 3;
 227 }
 228
 229 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 230            list<dag> pattern>
 231   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 232   let Pattern = pattern;
 233   let CodeSize = 3;
 234 }
 235
 236 // FPStack Instruction Templates:
 237 // FPI - Floating Point Instruction template.
 238 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 239   : I<o, F, outs, ins, asm, []> {}
 240
 241 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 242 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 243   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 244   let FPForm = fp;
 245   let Pattern = pattern;
 246 }
 247
 248 // Templates for instructions that use a 16- or 32-bit segmented address as
 249 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 250 //
 251 //   Iseg16 - 16-bit segment selector, 16-bit offset
 252 //   Iseg32 - 16-bit segment selector, 32-bit offset
 253
 254 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 255               list<dag> pattern> : X86Inst<o, f, Imm16, outs, ins, asm> {
 256   let Pattern = pattern;
 257   let CodeSize = 3;
 258 }
 259
 260 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 261               list<dag> pattern> : X86Inst<o, f, Imm32, outs, ins, asm> {
 262   let Pattern = pattern;
 263   let CodeSize = 3;
 264 }
 265
 266 // SI - SSE 1 & 2 scalar instructions
 267 class SI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 268       : I<o, F, outs, ins, asm, pattern> {
 269   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 270             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 271
 272   // AVX instructions have a 'v' prefix in the mnemonic
 273   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 274 }
 275
 276 // SIi8 - SSE 1 & 2 scalar instructions
 277 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 278            list<dag> pattern>
 279       : Ii8<o, F, outs, ins, asm, pattern> {
 280   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 281             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 282
 283   // AVX instructions have a 'v' prefix in the mnemonic
 284   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 285 }
 286
 287 // PI - SSE 1 & 2 packed instructions
 288 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 289          Domain d>
 290       : I<o, F, outs, ins, asm, pattern, d> {
 291   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 292         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 293
 294   // AVX instructions have a 'v' prefix in the mnemonic
 295   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 296 }
 297
 298 // PIi8 - SSE 1 & 2 packed instructions with immediate
 299 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 300            list<dag> pattern, Domain d>
 301       : Ii8<o, F, outs, ins, asm, pattern, d> {
 302   let Predicates = !if(hasVEX_4VPrefix /* VEX */, [HasAVX],
 303         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 304
 305   // AVX instructions have a 'v' prefix in the mnemonic
 306   let AsmString = !if(hasVEX_4VPrefix, !strconcat("v", asm), asm);
 307 }
 308
 309 // SSE1 Instruction Templates:
 310 //
 311 //   SSI   - SSE1 instructions with XS prefix.
 312 //   PSI   - SSE1 instructions with TB prefix.
 313 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 314 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 315 //   VPSI  - SSE1 instructions with TB prefix in AVX form.
 316
 317 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 318       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 319 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 320             list<dag> pattern>
 321       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 322 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 323       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 324         Requires<[HasSSE1]>;
 325 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 326             list<dag> pattern>
 327       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 328         Requires<[HasSSE1]>;
 329 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 330            list<dag> pattern>
 331       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS,
 332         Requires<[HasAVX]>;
 333 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 334            list<dag> pattern>
 335       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedSingle>, TB,
 336         Requires<[HasAVX]>;
 337
 338 // SSE2 Instruction Templates:
 339 //
 340 //   SDI    - SSE2 instructions with XD prefix.
 341 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 342 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 343 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 344 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 345 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 346 //   VPDI   - SSE2 instructions with TB and OpSize prefixes in AVX form.
 347
 348 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 349       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 350 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 351             list<dag> pattern>
 352       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 353 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 354              list<dag> pattern>
 355       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 356 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 357       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 358         Requires<[HasSSE2]>;
 359 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 360             list<dag> pattern>
 361       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 362         Requires<[HasSSE2]>;
 363 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 364            list<dag> pattern>
 365       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD,
 366         Requires<[HasAVX]>;
 367 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 368            list<dag> pattern>
 369       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedDouble>, TB,
 370         OpSize, Requires<[HasAVX]>;
 371
 372 // SSE3 Instruction Templates:
 373 //
 374 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 375 //   S3SI  - SSE3 instructions with XS prefix.
 376 //   S3DI  - SSE3 instructions with XD prefix.
 377
 378 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 379            list<dag> pattern>
 380       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 381         Requires<[HasSSE3]>;
 382 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 383            list<dag> pattern>
 384       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 385         Requires<[HasSSE3]>;
 386 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 387       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 388         Requires<[HasSSE3]>;
 389
 390
 391 // SSSE3 Instruction Templates:
 392 //
 393 //   SS38I - SSSE3 instructions with T8 prefix.
 394 //   SS3AI - SSSE3 instructions with TA prefix.
 395 //
 396 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 397 // uses the MMX registers. We put those instructions here because they better
 398 // fit into the SSSE3 instruction category rather than the MMX category.
 399
 400 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 401             list<dag> pattern>
 402       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 403         Requires<[HasSSSE3]>;
 404 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 405             list<dag> pattern>
 406       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 407         Requires<[HasSSSE3]>;
 408
 409 // SSE4.1 Instruction Templates:
 410 //
 411 //   SS48I - SSE 4.1 instructions with T8 prefix.
 412 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 413 //
 414 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 415             list<dag> pattern>
 416       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 417         Requires<[HasSSE41]>;
 418 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 419             list<dag> pattern>
 420       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 421         Requires<[HasSSE41]>;
 422
 423 // SSE4.2 Instruction Templates:
 424 //
 425 //   SS428I - SSE 4.2 instructions with T8 prefix.
 426 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 427              list<dag> pattern>
 428       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 429         Requires<[HasSSE42]>;
 430
 431 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 432 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 433               list<dag> pattern>
 434       : I<o, F, outs, ins, asm, pattern>, T8XD, Requires<[HasSSE42]>;
 435
 436 //   SS42AI = SSE 4.2 instructions with TA prefix
 437 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 438              list<dag> pattern>
 439       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 440         Requires<[HasSSE42]>;
 441
 442 // AVX Instruction Templates:
 443 //   Instructions introduced in AVX (no SSE equivalent forms)
 444 //
 445 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 446 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 447 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 448             list<dag> pattern>
 449       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 450         Requires<[HasAVX]>;
 451 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 452               list<dag> pattern>
 453       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 454         Requires<[HasAVX]>;
 455
 456 // AVX2 Instruction Templates:
 457 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 458 //
 459 //   AVX28I - AVX2 instructions with T8 and OpSize prefix.
 460 //   AVX2AIi8 - AVX2 instructions with TA, OpSize prefix and ImmT = Imm8.
 461 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 462             list<dag> pattern>
 463       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 464         Requires<[HasAVX2]>;
 465 class AVX2AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 466               list<dag> pattern>
 467       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 468         Requires<[HasAVX2]>;
 469
 470 // AES Instruction Templates:
 471 //
 472 // AES8I
 473 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 474 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 475             list<dag>pattern>
 476       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 477         Requires<[HasAES]>;
 478
 479 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 480             list<dag> pattern>
 481       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 482         Requires<[HasAES]>;
 483
 484 // CLMUL Instruction Templates
 485 class CLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 486                list<dag>pattern>
 487       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 488         OpSize, Requires<[HasCLMUL]>;
 489
 490 class AVXCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 491                   list<dag>pattern>
 492       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 493         OpSize, VEX_4V, Requires<[HasAVX, HasCLMUL]>;
 494
 495 // FMA3 Instruction Templates
 496 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 497            list<dag>pattern>
 498       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 499         OpSize, VEX_4V, Requires<[HasFMA3]>;
 500
 501 // FMA4 Instruction Templates
 502 class FMA4<bits<8> o, Format F, dag outs, dag ins, string asm,
 503            list<dag>pattern>
 504       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 505         OpSize, VEX_4V, VEX_I8IMM, Requires<[HasFMA4]>;
 506
 507 // X86-64 Instruction templates...
 508 //
 509
 510 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 511       : I<o, F, outs, ins, asm, pattern>, REX_W;
 512 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 513             list<dag> pattern>
 514       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 515 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 516              list<dag> pattern>
 517       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 518
 519 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 520             list<dag> pattern>
 521   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 522   let Pattern = pattern;
 523   let CodeSize = 3;
 524 }
 525
 526 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 527            list<dag> pattern>
 528       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 529 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 530            list<dag> pattern>
 531       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 532 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 533            list<dag> pattern>
 534       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 535 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 536            list<dag> pattern>
 537       : VPDI<o, F, outs, ins, asm, pattern>, VEX_W;
 538
 539 // MMX Instruction templates
 540 //
 541
 542 // MMXI   - MMX instructions with TB prefix.
 543 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 544 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 545 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 546 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 547 // MMXID  - MMX instructions with XD prefix.
 548 // MMXIS  - MMX instructions with XS prefix.
 549 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 550            list<dag> pattern>
 551       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 552 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 553              list<dag> pattern>
 554       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 555 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 556             list<dag> pattern>
 557       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 558 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 559             list<dag> pattern>
 560       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 561 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 562              list<dag> pattern>
 563       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 564 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 565             list<dag> pattern>
 566       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 567 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 568             list<dag> pattern>
 569       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;