lib/Target/X86/X86InstrArithmetic.td

   1 //===- X86InstrArithmetic.td - Integer Arithmetic Instrs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the integer arithmetic instructions in the X86
  11 // architecture.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // LEA - Load Effective Address
  17
  18 let neverHasSideEffects = 1 in
  19 def LEA16r   : I<0x8D, MRMSrcMem,
  20                  (outs GR16:$dst), (ins i32mem:$src),
  21                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
  22 let isReMaterializable = 1 in
  23 def LEA32r   : I<0x8D, MRMSrcMem,
  24                  (outs GR32:$dst), (ins i32mem:$src),
  25                  "lea{l}\t{$src|$dst}, {$dst|$src}",
  26                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
  27
  28 def LEA64_32r : I<0x8D, MRMSrcMem,
  29                   (outs GR32:$dst), (ins lea64_32mem:$src),
  30                   "lea{l}\t{$src|$dst}, {$dst|$src}",
  31                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
  32
  33 let isReMaterializable = 1 in
  34 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
  35                   "lea{q}\t{$src|$dst}, {$dst|$src}",
  36                   [(set GR64:$dst, lea64addr:$src)]>;
  37
  38
  39
  40 //===----------------------------------------------------------------------===//
  41 //  Fixed-Register Multiplication and Division Instructions.
  42 //
  43
  44 // Extra precision multiplication
  45
  46 // AL is really implied by AX, but the registers in Defs must match the
  47 // SDNode results (i8, i32).
  48 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  49 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
  50                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  51                // This probably ought to be moved to a def : Pat<> if the
  52                // syntax can be accepted.
  53                [(set AL, (mul AL, GR8:$src)),
  54                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
  55
  56 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
  57 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
  58                "mul{w}\t$src",
  59                []>, OpSize;    // AX,DX = AX*GR16
  60
  61 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
  62 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
  63                "mul{l}\t$src",
  64                []>; // EAX,EDX = EAX*GR32
  65 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  66 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
  67                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
  68
  69 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  70 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
  71                "mul{b}\t$src",
  72                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  73                // This probably ought to be moved to a def : Pat<> if the
  74                // syntax can be accepted.
  75                [(set AL, (mul AL, (loadi8 addr:$src))),
  76                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
  77
  78 let mayLoad = 1, neverHasSideEffects = 1 in {
  79 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  80 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
  81                "mul{w}\t$src",
  82                []>, OpSize; // AX,DX = AX*[mem16]
  83
  84 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
  85 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
  86               "mul{l}\t$src",
  87               []>;          // EAX,EDX = EAX*[mem32]
  88 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  89 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
  90                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
  91 }
  92
  93 let neverHasSideEffects = 1 in {
  94 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  95 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
  96               // AL,AH = AL*GR8
  97 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  98 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
  99               OpSize;    // AX,DX = AX*GR16
 100 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 101 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 102               // EAX,EDX = EAX*GR32
 103 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 104 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src), "imul{q}\t$src", []>;
 105               // RAX,RDX = RAX*GR64
 106
 107 let mayLoad = 1 in {
 108 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 109 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 110                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 111 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 112 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 113                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 114 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 115 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 116                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 117 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 118 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 119                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 120 }
 121 } // neverHasSideEffects
 122
 123
 124 let Defs = [EFLAGS] in {
 125 let Constraints = "$src1 = $dst" in {
 126
 127 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
 128 // Register-Register Signed Integer Multiply
 129 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
 130                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 131                  [(set GR16:$dst, EFLAGS,
 132                        (X86smul_flag GR16:$src1, GR16:$src2))]>, TB, OpSize;
 133 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
 134                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 135                  [(set GR32:$dst, EFLAGS,
 136                        (X86smul_flag GR32:$src1, GR32:$src2))]>, TB;
 137 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 138                                    (ins GR64:$src1, GR64:$src2),
 139                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 140                   [(set GR64:$dst, EFLAGS,
 141                         (X86smul_flag GR64:$src1, GR64:$src2))]>, TB;
 142 }
 143
 144 // Register-Memory Signed Integer Multiply
 145 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
 146                                   (ins GR16:$src1, i16mem:$src2),
 147                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 148                  [(set GR16:$dst, EFLAGS,
 149                        (X86smul_flag GR16:$src1, (load addr:$src2)))]>,
 150                TB, OpSize;
 151 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
 152                  (ins GR32:$src1, i32mem:$src2),
 153                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 154                  [(set GR32:$dst, EFLAGS,
 155                        (X86smul_flag GR32:$src1, (load addr:$src2)))]>, TB;
 156 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 157                                    (ins GR64:$src1, i64mem:$src2),
 158                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 159                   [(set GR64:$dst, EFLAGS,
 160                         (X86smul_flag GR64:$src1, (load addr:$src2)))]>, TB;
 161 } // Constraints = "$src1 = $dst"
 162
 163 } // Defs = [EFLAGS]
 164
 165 // Suprisingly enough, these are not two address instructions!
 166 let Defs = [EFLAGS] in {
 167 // Register-Integer Signed Integer Multiply
 168 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
 169                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 170                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 171                       [(set GR16:$dst, EFLAGS,
 172                             (X86smul_flag GR16:$src1, imm:$src2))]>, OpSize;
 173 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
 174                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 175                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 176                      [(set GR16:$dst, EFLAGS,
 177                            (X86smul_flag GR16:$src1, i16immSExt8:$src2))]>,
 178                  OpSize;
 179 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
 180                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 181                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 182                       [(set GR32:$dst, EFLAGS,
 183                             (X86smul_flag GR32:$src1, imm:$src2))]>;
 184 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
 185                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 186                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 187                      [(set GR32:$dst, EFLAGS,
 188                            (X86smul_flag GR32:$src1, i32immSExt8:$src2))]>;
 189 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 190                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 191                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 192                        [(set GR64:$dst, EFLAGS,
 193                              (X86smul_flag GR64:$src1, i64immSExt32:$src2))]>;
 194 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 195                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 196                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 197                       [(set GR64:$dst, EFLAGS,
 198                             (X86smul_flag GR64:$src1, i64immSExt8:$src2))]>;
 199
 200
 201 // Memory-Integer Signed Integer Multiply
 202 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
 203                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
 204                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 205                       [(set GR16:$dst, EFLAGS,
 206                             (X86smul_flag (load addr:$src1), imm:$src2))]>,
 207                  OpSize;
 208 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
 209                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
 210                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 211                      [(set GR16:$dst, EFLAGS,
 212                            (X86smul_flag (load addr:$src1),
 213                                          i16immSExt8:$src2))]>, OpSize;
 214 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
 215                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
 216                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 217                       [(set GR32:$dst, EFLAGS,
 218                             (X86smul_flag (load addr:$src1), imm:$src2))]>;
 219 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
 220                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
 221                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 222                      [(set GR32:$dst, EFLAGS,
 223                            (X86smul_flag (load addr:$src1),
 224                                          i32immSExt8:$src2))]>;
 225 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 226                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 227                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 228                         [(set GR64:$dst, EFLAGS,
 229                               (X86smul_flag (load addr:$src1),
 230                                             i64immSExt32:$src2))]>;
 231 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 232                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 233                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 234                       [(set GR64:$dst, EFLAGS,
 235                             (X86smul_flag (load addr:$src1),
 236                                           i64immSExt8:$src2))]>;
 237 } // Defs = [EFLAGS]
 238
 239
 240
 241
 242 // unsigned division/remainder
 243 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 244 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 245                "div{b}\t$src", []>;
 246 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 247 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 248                "div{w}\t$src", []>, OpSize;
 249 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 250 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 251                "div{l}\t$src", []>;
 252 // RDX:RAX/r64 = RAX,RDX
 253 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 254 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),
 255                 "div{q}\t$src", []>;
 256
 257 let mayLoad = 1 in {
 258 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 259 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 260                "div{b}\t$src", []>;
 261 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 262 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 263                "div{w}\t$src", []>, OpSize;
 264 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 265 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
 266                "div{l}\t$src", []>;
 267 // RDX:RAX/[mem64] = RAX,RDX
 268 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 269 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),
 270                 "div{q}\t$src", []>;
 271 }
 272
 273 // Signed division/remainder.
 274 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 275 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 276                "idiv{b}\t$src", []>;
 277 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 278 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 279                "idiv{w}\t$src", []>, OpSize;
 280 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 281 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 282                "idiv{l}\t$src", []>;
 283 // RDX:RAX/r64 = RAX,RDX
 284 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 285 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),
 286                 "idiv{q}\t$src", []>;
 287
 288 let mayLoad = 1, mayLoad = 1 in {
 289 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 290 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 291                "idiv{b}\t$src", []>;
 292 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 293 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 294                "idiv{w}\t$src", []>, OpSize;
 295 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 296 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
 297                "idiv{l}\t$src", []>;
 298 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in // RDX:RAX/[mem64] = RAX,RDX
 299 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),
 300                 "idiv{q}\t$src", []>;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Two address Instructions.
 305 //
 306
 307 // unary instructions
 308 let CodeSize = 2 in {
 309 let Defs = [EFLAGS] in {
 310 let Constraints = "$src1 = $dst" in {
 311 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src1),
 312                "neg{b}\t$dst",
 313                [(set GR8:$dst, (ineg GR8:$src1)),
 314                 (implicit EFLAGS)]>;
 315 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src1),
 316                "neg{w}\t$dst",
 317                [(set GR16:$dst, (ineg GR16:$src1)),
 318                 (implicit EFLAGS)]>, OpSize;
 319 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src1),
 320                "neg{l}\t$dst",
 321                [(set GR32:$dst, (ineg GR32:$src1)),
 322                 (implicit EFLAGS)]>;
 323 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src1), "neg{q}\t$dst",
 324                 [(set GR64:$dst, (ineg GR64:$src1)),
 325                  (implicit EFLAGS)]>;
 326 } // Constraints = "$src1 = $dst"
 327
 328 def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst),
 329                "neg{b}\t$dst",
 330                [(store (ineg (loadi8 addr:$dst)), addr:$dst),
 331                 (implicit EFLAGS)]>;
 332 def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst),
 333                "neg{w}\t$dst",
 334                [(store (ineg (loadi16 addr:$dst)), addr:$dst),
 335                 (implicit EFLAGS)]>, OpSize;
 336 def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst),
 337                "neg{l}\t$dst",
 338                [(store (ineg (loadi32 addr:$dst)), addr:$dst),
 339                 (implicit EFLAGS)]>;
 340 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 341                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 342                  (implicit EFLAGS)]>;
 343 } // Defs = [EFLAGS]
 344
 345
 346 // Note: NOT does not set EFLAGS!
 347
 348 let Constraints = "$src1 = $dst" in {
 349 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
 350 let AddedComplexity = 15 in {
 351 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src1),
 352                "not{b}\t$dst",
 353                [(set GR8:$dst, (not GR8:$src1))]>;
 354 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src1),
 355                "not{w}\t$dst",
 356                [(set GR16:$dst, (not GR16:$src1))]>, OpSize;
 357 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src1),
 358                "not{l}\t$dst",
 359                [(set GR32:$dst, (not GR32:$src1))]>;
 360 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src1), "not{q}\t$dst",
 361                 [(set GR64:$dst, (not GR64:$src1))]>;
 362 }
 363 } // Constraints = "$src1 = $dst"
 364
 365 def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst),
 366                "not{b}\t$dst",
 367                [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
 368 def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst),
 369                "not{w}\t$dst",
 370                [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
 371 def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst),
 372                "not{l}\t$dst",
 373                [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
 374 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 375                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 376 } // CodeSize
 377
 378 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
 379 let Defs = [EFLAGS] in {
 380 let Constraints = "$src1 = $dst" in {
 381 let CodeSize = 2 in
 382 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
 383                "inc{b}\t$dst",
 384                [(set GR8:$dst, EFLAGS, (X86inc_flag GR8:$src1))]>;
 385
 386 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
 387 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 388                "inc{w}\t$dst",
 389                [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 390              OpSize, Requires<[In32BitMode]>;
 391 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 392                "inc{l}\t$dst",
 393                [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 394              Requires<[In32BitMode]>;
 395 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src1), "inc{q}\t$dst",
 396                 [(set GR64:$dst, EFLAGS, (X86inc_flag GR64:$src1))]>;
 397 } // isConvertibleToThreeAddress = 1, CodeSize = 1
 398
 399
 400 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 401 let isConvertibleToThreeAddress = 1, CodeSize = 2 in {
 402 // Can transform into LEA.
 403 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
 404                   "inc{w}\t$dst",
 405                   [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 406                 OpSize, Requires<[In64BitMode]>;
 407 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
 408                   "inc{l}\t$dst",
 409                   [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 410                 Requires<[In64BitMode]>;
 411 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
 412                   "dec{w}\t$dst",
 413                   [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 414                 OpSize, Requires<[In64BitMode]>;
 415 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
 416                   "dec{l}\t$dst",
 417                   [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 418                 Requires<[In64BitMode]>;
 419 } // isConvertibleToThreeAddress = 1, CodeSize = 2
 420
 421 } // Constraints = "$src1 = $dst"
 422
 423 let CodeSize = 2 in {
 424   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
 425                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
 426                 (implicit EFLAGS)]>;
 427   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 428                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 429                 (implicit EFLAGS)]>,
 430                OpSize, Requires<[In32BitMode]>;
 431   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 432                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 433                 (implicit EFLAGS)]>,
 434                Requires<[In32BitMode]>;
 435   def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 436                   [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 437                    (implicit EFLAGS)]>;
 438
 439 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 440 // how to unfold them.
 441 // FIXME: What is this for??
 442 def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 443                   [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 444                     (implicit EFLAGS)]>,
 445                 OpSize, Requires<[In64BitMode]>;
 446 def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 447                   [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 448                     (implicit EFLAGS)]>,
 449                 Requires<[In64BitMode]>;
 450 def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 451                   [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 452                     (implicit EFLAGS)]>,
 453                 OpSize, Requires<[In64BitMode]>;
 454 def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 455                   [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 456                     (implicit EFLAGS)]>,
 457                 Requires<[In64BitMode]>;
 458 } // CodeSize = 2
 459
 460 let Constraints = "$src1 = $dst" in {
 461 let CodeSize = 2 in
 462 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
 463                "dec{b}\t$dst",
 464                [(set GR8:$dst, EFLAGS, (X86dec_flag GR8:$src1))]>;
 465 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
 466 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 467                "dec{w}\t$dst",
 468                [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 469              OpSize, Requires<[In32BitMode]>;
 470 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 471                "dec{l}\t$dst",
 472                [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 473              Requires<[In32BitMode]>;
 474 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src1), "dec{q}\t$dst",
 475                 [(set GR64:$dst, EFLAGS, (X86dec_flag GR64:$src1))]>;
 476 } // CodeSize = 2
 477 } // Constraints = "$src1 = $dst"
 478
 479
 480 let CodeSize = 2 in {
 481   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
 482                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
 483                 (implicit EFLAGS)]>;
 484   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 485                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 486                 (implicit EFLAGS)]>,
 487                OpSize, Requires<[In32BitMode]>;
 488   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 489                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 490                 (implicit EFLAGS)]>,
 491                Requires<[In32BitMode]>;
 492   def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 493                   [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 494                    (implicit EFLAGS)]>;
 495 } // CodeSize = 2
 496 } // Defs = [EFLAGS]
 497
 498
 499 class BinOpRR<bits<8> opcode, Format format, string mnemonic,
 500               X86RegisterClass regclass, SDNode opnode>
 501   : I<opcode, format, (outs regclass:$dst), (ins regclass:$src1,regclass:$src2),
 502       !strconcat(mnemonic, "{", regclass.InstrSuffix,
 503                  "}\t{$src2, $dst|$dst, $src2}"),
 504       [(set regclass:$dst, EFLAGS, (opnode regclass:$src1, regclass:$src2))]>;
 505
 506
 507 class BinOpRM<bits<8> opcode, string mnemonic,
 508               X86RegisterClass regclass, SDNode opnode, PatFrag loadnode,
 509               X86MemOperand operand>
 510   : I<opcode, MRMSrcMem,
 511       (outs regclass:$dst), (ins regclass:$src1, operand:$src2),
 512       !strconcat(mnemonic, "{", regclass.InstrSuffix,
 513                  "}\t{$src2, $dst|$dst, $src2}"),
 514       [(set regclass:$dst, EFLAGS, (opnode regclass:$src1,
 515                                            (loadnode addr:$src2)))]>;
 516
 517
 518 // Logical operators.
 519 let Defs = [EFLAGS] in {
 520 let Constraints = "$src1 = $dst" in {
 521
 522 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
 523 def AND8rr  : BinOpRR<0x20, MRMDestReg, "and", GR8 , X86and_flag>;
 524 def AND16rr : BinOpRR<0x21, MRMDestReg, "and", GR16, X86and_flag>, OpSize;
 525 def AND32rr : BinOpRR<0x21, MRMDestReg, "and", GR32, X86and_flag>;
 526 def AND64rr : BinOpRR<0x21, MRMDestReg, "and", GR64, X86and_flag>, REX_W;
 527 } // isCommutable
 528
 529
 530 // AND instructions with the destination register in REG and the source register
 531 //   in R/M.  Included for the disassembler.
 532 let isCodeGenOnly = 1 in {
 533 def AND8rr_REV : I<0x22, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 534                   "and{b}\t{$src2, $dst|$dst, $src2}", []>;
 535 def AND16rr_REV : I<0x23, MRMSrcReg, (outs GR16:$dst),
 536                     (ins GR16:$src1, GR16:$src2),
 537                    "and{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 538 def AND32rr_REV : I<0x23, MRMSrcReg, (outs GR32:$dst),
 539                     (ins GR32:$src1, GR32:$src2),
 540                    "and{l}\t{$src2, $dst|$dst, $src2}", []>;
 541 def AND64rr_REV : RI<0x23, MRMSrcReg, (outs GR64:$dst),
 542                      (ins GR64:$src1, GR64:$src2),
 543                      "and{q}\t{$src2, $dst|$dst, $src2}", []>;
 544 }
 545
 546 def AND8rm   : BinOpRM<0x22, "and", GR8 , X86and_flag, loadi8 , i8mem>;
 547 def AND16rm  : BinOpRM<0x23, "and", GR16, X86and_flag, loadi16, i16mem>, OpSize;
 548 def AND32rm  : BinOpRM<0x23, "and", GR32, X86and_flag, loadi32, i32mem>;
 549 def AND64rm  : BinOpRM<0x23, "and", GR64, X86and_flag, loadi64, i64mem>, REX_W;
 550
 551 def AND8ri   : Ii8<0x80, MRM4r,
 552                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
 553                    "and{b}\t{$src2, $dst|$dst, $src2}",
 554                    [(set GR8:$dst, EFLAGS, (X86and_flag GR8:$src1,
 555                                                         imm:$src2))]>;
 556 def AND16ri  : Ii16<0x81, MRM4r,
 557                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 558                     "and{w}\t{$src2, $dst|$dst, $src2}",
 559                     [(set GR16:$dst, EFLAGS, (X86and_flag GR16:$src1,
 560                                                           imm:$src2))]>, OpSize;
 561 def AND32ri  : Ii32<0x81, MRM4r,
 562                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 563                     "and{l}\t{$src2, $dst|$dst, $src2}",
 564                     [(set GR32:$dst, EFLAGS, (X86and_flag GR32:$src1,
 565                                                           imm:$src2))]>;
 566 def AND64ri32  : RIi32<0x81, MRM4r,
 567                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 568                        "and{q}\t{$src2, $dst|$dst, $src2}",
 569                        [(set GR64:$dst, EFLAGS,
 570                              (X86and_flag GR64:$src1, i64immSExt32:$src2))]>;
 571
 572 def AND16ri8 : Ii8<0x83, MRM4r,
 573                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 574                    "and{w}\t{$src2, $dst|$dst, $src2}",
 575                    [(set GR16:$dst, EFLAGS, (X86and_flag GR16:$src1,
 576                                                          i16immSExt8:$src2))]>,
 577                    OpSize;
 578 def AND32ri8 : Ii8<0x83, MRM4r,
 579                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 580                    "and{l}\t{$src2, $dst|$dst, $src2}",
 581                    [(set GR32:$dst, EFLAGS, (X86and_flag GR32:$src1,
 582                                                          i32immSExt8:$src2))]>;
 583 def AND64ri8 : RIi8<0x83, MRM4r,
 584                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 585                     "and{q}\t{$src2, $dst|$dst, $src2}",
 586                     [(set GR64:$dst, EFLAGS,
 587                           (X86and_flag GR64:$src1, i64immSExt8:$src2))]>;
 588 } // Constraints = "$src1 = $dst"
 589
 590 def AND8mr   : I<0x20, MRMDestMem,
 591                  (outs), (ins i8mem :$dst, GR8 :$src),
 592                  "and{b}\t{$src, $dst|$dst, $src}",
 593                  [(store (and (load addr:$dst), GR8:$src), addr:$dst),
 594                   (implicit EFLAGS)]>;
 595 def AND16mr  : I<0x21, MRMDestMem,
 596                  (outs), (ins i16mem:$dst, GR16:$src),
 597                  "and{w}\t{$src, $dst|$dst, $src}",
 598                  [(store (and (load addr:$dst), GR16:$src), addr:$dst),
 599                   (implicit EFLAGS)]>,
 600                  OpSize;
 601 def AND32mr  : I<0x21, MRMDestMem,
 602                  (outs), (ins i32mem:$dst, GR32:$src),
 603                  "and{l}\t{$src, $dst|$dst, $src}",
 604                  [(store (and (load addr:$dst), GR32:$src), addr:$dst),
 605                   (implicit EFLAGS)]>;
 606 def AND64mr  : RI<0x21, MRMDestMem,
 607                   (outs), (ins i64mem:$dst, GR64:$src),
 608                   "and{q}\t{$src, $dst|$dst, $src}",
 609                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 610                    (implicit EFLAGS)]>;
 611
 612 def AND8mi   : Ii8<0x80, MRM4m,
 613                    (outs), (ins i8mem :$dst, i8imm :$src),
 614                    "and{b}\t{$src, $dst|$dst, $src}",
 615                     [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst),
 616                      (implicit EFLAGS)]>;
 617 def AND16mi  : Ii16<0x81, MRM4m,
 618                     (outs), (ins i16mem:$dst, i16imm:$src),
 619                     "and{w}\t{$src, $dst|$dst, $src}",
 620                     [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst),
 621                      (implicit EFLAGS)]>,
 622                     OpSize;
 623 def AND32mi  : Ii32<0x81, MRM4m,
 624                     (outs), (ins i32mem:$dst, i32imm:$src),
 625                     "and{l}\t{$src, $dst|$dst, $src}",
 626                     [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst),
 627                      (implicit EFLAGS)]>;
 628 def AND64mi32  : RIi32<0x81, MRM4m,
 629                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 630                        "and{q}\t{$src, $dst|$dst, $src}",
 631              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 632               (implicit EFLAGS)]>;
 633
 634 def AND16mi8 : Ii8<0x83, MRM4m,
 635                    (outs), (ins i16mem:$dst, i16i8imm :$src),
 636                    "and{w}\t{$src, $dst|$dst, $src}",
 637               [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst),
 638                (implicit EFLAGS)]>,
 639                    OpSize;
 640 def AND32mi8 : Ii8<0x83, MRM4m,
 641                    (outs), (ins i32mem:$dst, i32i8imm :$src),
 642                    "and{l}\t{$src, $dst|$dst, $src}",
 643               [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst),
 644                (implicit EFLAGS)]>;
 645 def AND64mi8 : RIi8<0x83, MRM4m,
 646                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 647                     "and{q}\t{$src, $dst|$dst, $src}",
 648                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 649                   (implicit EFLAGS)]>;
 650
 651 // FIXME: Implicitly modifiers AL.
 652 def AND8i8 : Ii8<0x24, RawFrm, (outs), (ins i8imm:$src),
 653                  "and{b}\t{$src, %al|%al, $src}", []>;
 654 def AND16i16 : Ii16<0x25, RawFrm, (outs), (ins i16imm:$src),
 655                     "and{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 656 def AND32i32 : Ii32<0x25, RawFrm, (outs), (ins i32imm:$src),
 657                     "and{l}\t{$src, %eax|%eax, $src}", []>;
 658 def AND64i32 : RIi32<0x25, RawFrm, (outs), (ins i64i32imm:$src),
 659                      "and{q}\t{$src, %rax|%rax, $src}", []>;
 660
 661 let Constraints = "$src1 = $dst" in {
 662
 663 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
 664 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst),
 665                  (ins GR8 :$src1, GR8 :$src2),
 666                  "or{b}\t{$src2, $dst|$dst, $src2}",
 667                  [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1, GR8:$src2))]>;
 668 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst),
 669                  (ins GR16:$src1, GR16:$src2),
 670                  "or{w}\t{$src2, $dst|$dst, $src2}",
 671                  [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,GR16:$src2))]>,
 672                OpSize;
 673 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst),
 674                  (ins GR32:$src1, GR32:$src2),
 675                  "or{l}\t{$src2, $dst|$dst, $src2}",
 676                  [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,GR32:$src2))]>;
 677 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst),
 678                   (ins GR64:$src1, GR64:$src2),
 679                   "or{q}\t{$src2, $dst|$dst, $src2}",
 680                   [(set GR64:$dst, EFLAGS,
 681                         (X86or_flag GR64:$src1, GR64:$src2))]>;
 682 }
 683
 684 // OR instructions with the destination register in REG and the source register
 685 //   in R/M.  Included for the disassembler.
 686 let isCodeGenOnly = 1 in {
 687 def OR8rr_REV : I<0x0A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 688                   "or{b}\t{$src2, $dst|$dst, $src2}", []>;
 689 def OR16rr_REV : I<0x0B, MRMSrcReg, (outs GR16:$dst),
 690                    (ins GR16:$src1, GR16:$src2),
 691                    "or{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 692 def OR32rr_REV : I<0x0B, MRMSrcReg, (outs GR32:$dst),
 693                    (ins GR32:$src1, GR32:$src2),
 694                    "or{l}\t{$src2, $dst|$dst, $src2}", []>;
 695 def OR64rr_REV : RI<0x0B, MRMSrcReg, (outs GR64:$dst),
 696                     (ins GR64:$src1, GR64:$src2),
 697                     "or{q}\t{$src2, $dst|$dst, $src2}", []>;
 698 }
 699
 700 def OR8rm    : I<0x0A, MRMSrcMem, (outs GR8 :$dst),
 701                  (ins GR8 :$src1, i8mem :$src2),
 702                  "or{b}\t{$src2, $dst|$dst, $src2}",
 703                 [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1,
 704                                                     (load addr:$src2)))]>;
 705 def OR16rm   : I<0x0B, MRMSrcMem, (outs GR16:$dst),
 706                  (ins GR16:$src1, i16mem:$src2),
 707                  "or{w}\t{$src2, $dst|$dst, $src2}",
 708                 [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 709                                                      (load addr:$src2)))]>,
 710                OpSize;
 711 def OR32rm   : I<0x0B, MRMSrcMem, (outs GR32:$dst),
 712                  (ins GR32:$src1, i32mem:$src2),
 713                  "or{l}\t{$src2, $dst|$dst, $src2}",
 714                 [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 715                                                      (load addr:$src2)))]>;
 716 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst),
 717                   (ins GR64:$src1, i64mem:$src2),
 718                   "or{q}\t{$src2, $dst|$dst, $src2}",
 719                   [(set GR64:$dst, EFLAGS,
 720                         (X86or_flag GR64:$src1, (load addr:$src2)))]>;
 721
 722 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst),
 723                     (ins GR8 :$src1, i8imm:$src2),
 724                     "or{b}\t{$src2, $dst|$dst, $src2}",
 725                     [(set GR8:$dst,EFLAGS, (X86or_flag GR8:$src1, imm:$src2))]>;
 726 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst),
 727                     (ins GR16:$src1, i16imm:$src2),
 728                     "or{w}\t{$src2, $dst|$dst, $src2}",
 729                     [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 730                                                         imm:$src2))]>, OpSize;
 731 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst),
 732                     (ins GR32:$src1, i32imm:$src2),
 733                     "or{l}\t{$src2, $dst|$dst, $src2}",
 734                     [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 735                                                          imm:$src2))]>;
 736 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst),
 737                      (ins GR64:$src1, i64i32imm:$src2),
 738                      "or{q}\t{$src2, $dst|$dst, $src2}",
 739                   [(set GR64:$dst, EFLAGS,
 740                         (X86or_flag GR64:$src1, i64immSExt32:$src2))]>;
 741
 742 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst),
 743                    (ins GR16:$src1, i16i8imm:$src2),
 744                    "or{w}\t{$src2, $dst|$dst, $src2}",
 745                    [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 746                                                 i16immSExt8:$src2))]>, OpSize;
 747 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst),
 748                    (ins GR32:$src1, i32i8imm:$src2),
 749                    "or{l}\t{$src2, $dst|$dst, $src2}",
 750                    [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 751                                                         i32immSExt8:$src2))]>;
 752 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst),
 753                     (ins GR64:$src1, i64i8imm:$src2),
 754                     "or{q}\t{$src2, $dst|$dst, $src2}",
 755                    [(set GR64:$dst, EFLAGS,
 756                          (X86or_flag GR64:$src1, i64immSExt8:$src2))]>;
 757 } // Constraints = "$src1 = $dst"
 758
 759 def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
 760                "or{b}\t{$src, $dst|$dst, $src}",
 761                [(store (or (load addr:$dst), GR8:$src), addr:$dst),
 762                 (implicit EFLAGS)]>;
 763 def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 764                "or{w}\t{$src, $dst|$dst, $src}",
 765                [(store (or (load addr:$dst), GR16:$src), addr:$dst),
 766                 (implicit EFLAGS)]>, OpSize;
 767 def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 768                "or{l}\t{$src, $dst|$dst, $src}",
 769                [(store (or (load addr:$dst), GR32:$src), addr:$dst),
 770                 (implicit EFLAGS)]>;
 771 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 772                 "or{q}\t{$src, $dst|$dst, $src}",
 773                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 774                  (implicit EFLAGS)]>;
 775
 776 def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
 777                "or{b}\t{$src, $dst|$dst, $src}",
 778                [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst),
 779                 (implicit EFLAGS)]>;
 780 def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
 781                "or{w}\t{$src, $dst|$dst, $src}",
 782                [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst),
 783                 (implicit EFLAGS)]>,
 784                OpSize;
 785 def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
 786                "or{l}\t{$src, $dst|$dst, $src}",
 787                [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst),
 788                 (implicit EFLAGS)]>;
 789 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 790                      "or{q}\t{$src, $dst|$dst, $src}",
 791               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 792                (implicit EFLAGS)]>;
 793
 794 def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
 795                "or{w}\t{$src, $dst|$dst, $src}",
 796                [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst),
 797                 (implicit EFLAGS)]>,
 798                    OpSize;
 799 def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
 800                "or{l}\t{$src, $dst|$dst, $src}",
 801                [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst),
 802                 (implicit EFLAGS)]>;
 803 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 804                     "or{q}\t{$src, $dst|$dst, $src}",
 805                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 806                    (implicit EFLAGS)]>;
 807
 808 def OR8i8 : Ii8 <0x0C, RawFrm, (outs), (ins i8imm:$src),
 809                  "or{b}\t{$src, %al|%al, $src}", []>;
 810 def OR16i16 : Ii16 <0x0D, RawFrm, (outs), (ins i16imm:$src),
 811                     "or{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 812 def OR32i32 : Ii32 <0x0D, RawFrm, (outs), (ins i32imm:$src),
 813                     "or{l}\t{$src, %eax|%eax, $src}", []>;
 814 def OR64i32 : RIi32<0x0D, RawFrm, (outs), (ins i64i32imm:$src),
 815                     "or{q}\t{$src, %rax|%rax, $src}", []>;
 816
 817
 818 let Constraints = "$src1 = $dst" in {
 819
 820 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
 821   def XOR8rr   : I<0x30, MRMDestReg,
 822                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
 823                    "xor{b}\t{$src2, $dst|$dst, $src2}",
 824                    [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 825                                                         GR8:$src2))]>;
 826   def XOR16rr  : I<0x31, MRMDestReg,
 827                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 828                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 829                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 830                                                          GR16:$src2))]>, OpSize;
 831   def XOR32rr  : I<0x31, MRMDestReg,
 832                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 833                    "xor{l}\t{$src2, $dst|$dst, $src2}",
 834                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 835                                                          GR32:$src2))]>;
 836   def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst),
 837                     (ins GR64:$src1, GR64:$src2),
 838                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 839                     [(set GR64:$dst, EFLAGS,
 840                           (X86xor_flag GR64:$src1, GR64:$src2))]>;
 841 } // isCommutable = 1
 842
 843 // XOR instructions with the destination register in REG and the source register
 844 //   in R/M.  Included for the disassembler.
 845 let isCodeGenOnly = 1 in {
 846 def XOR8rr_REV : I<0x32, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 847                   "xor{b}\t{$src2, $dst|$dst, $src2}", []>;
 848 def XOR16rr_REV : I<0x33, MRMSrcReg, (outs GR16:$dst),
 849                     (ins GR16:$src1, GR16:$src2),
 850                    "xor{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 851 def XOR32rr_REV : I<0x33, MRMSrcReg, (outs GR32:$dst),
 852                     (ins GR32:$src1, GR32:$src2),
 853                    "xor{l}\t{$src2, $dst|$dst, $src2}", []>;
 854 def XOR64rr_REV : RI<0x33, MRMSrcReg, (outs GR64:$dst),
 855                      (ins GR64:$src1, GR64:$src2),
 856                     "xor{q}\t{$src2, $dst|$dst, $src2}", []>;
 857 }
 858
 859 def XOR8rm   : I<0x32, MRMSrcMem,
 860                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
 861                  "xor{b}\t{$src2, $dst|$dst, $src2}",
 862                  [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 863                                                       (load addr:$src2)))]>;
 864 def XOR16rm  : I<0x33, MRMSrcMem,
 865                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
 866                  "xor{w}\t{$src2, $dst|$dst, $src2}",
 867                  [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 868                                                        (load addr:$src2)))]>,
 869                  OpSize;
 870 def XOR32rm  : I<0x33, MRMSrcMem,
 871                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 872                  "xor{l}\t{$src2, $dst|$dst, $src2}",
 873                  [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 874                                                        (load addr:$src2)))]>;
 875 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst),
 876                   (ins GR64:$src1, i64mem:$src2),
 877                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 878                   [(set GR64:$dst, EFLAGS,
 879                         (X86xor_flag GR64:$src1, (load addr:$src2)))]>;
 880
 881 def XOR8ri  : Ii8<0x80, MRM6r,
 882                   (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
 883                   "xor{b}\t{$src2, $dst|$dst, $src2}",
 884                   [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1, imm:$src2))]>;
 885 def XOR16ri : Ii16<0x81, MRM6r,
 886                    (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 887                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 888                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 889                                                          imm:$src2))]>, OpSize;
 890 def XOR32ri  : Ii32<0x81, MRM6r,
 891                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 892                     "xor{l}\t{$src2, $dst|$dst, $src2}",
 893                     [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 894                                                           imm:$src2))]>;
 895 def XOR64ri32 : RIi32<0x81, MRM6r,
 896                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 897                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 898                       [(set GR64:$dst, EFLAGS,
 899                             (X86xor_flag GR64:$src1, i64immSExt32:$src2))]>;
 900
 901 def XOR16ri8 : Ii8<0x83, MRM6r,
 902                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 903                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 904                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 905                                                          i16immSExt8:$src2))]>,
 906                    OpSize;
 907 def XOR32ri8 : Ii8<0x83, MRM6r,
 908                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 909                    "xor{l}\t{$src2, $dst|$dst, $src2}",
 910                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 911                                                          i32immSExt8:$src2))]>;
 912 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst),
 913                     (ins GR64:$src1, i64i8imm:$src2),
 914                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 915                     [(set GR64:$dst, EFLAGS,
 916                           (X86xor_flag GR64:$src1, i64immSExt8:$src2))]>;
 917 } // Constraints = "$src1 = $dst"
 918
 919
 920 def XOR8mr   : I<0x30, MRMDestMem,
 921                  (outs), (ins i8mem :$dst, GR8 :$src),
 922                  "xor{b}\t{$src, $dst|$dst, $src}",
 923                  [(store (xor (load addr:$dst), GR8:$src), addr:$dst),
 924                   (implicit EFLAGS)]>;
 925 def XOR16mr  : I<0x31, MRMDestMem,
 926                  (outs), (ins i16mem:$dst, GR16:$src),
 927                  "xor{w}\t{$src, $dst|$dst, $src}",
 928                  [(store (xor (load addr:$dst), GR16:$src), addr:$dst),
 929                   (implicit EFLAGS)]>,
 930                  OpSize;
 931 def XOR32mr  : I<0x31, MRMDestMem,
 932                  (outs), (ins i32mem:$dst, GR32:$src),
 933                  "xor{l}\t{$src, $dst|$dst, $src}",
 934                  [(store (xor (load addr:$dst), GR32:$src), addr:$dst),
 935                   (implicit EFLAGS)]>;
 936 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 937                   "xor{q}\t{$src, $dst|$dst, $src}",
 938                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
 939                    (implicit EFLAGS)]>;
 940
 941 def XOR8mi   : Ii8<0x80, MRM6m,
 942                    (outs), (ins i8mem :$dst, i8imm :$src),
 943                    "xor{b}\t{$src, $dst|$dst, $src}",
 944                   [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst),
 945                    (implicit EFLAGS)]>;
 946 def XOR16mi  : Ii16<0x81, MRM6m,
 947                     (outs), (ins i16mem:$dst, i16imm:$src),
 948                     "xor{w}\t{$src, $dst|$dst, $src}",
 949                  [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst),
 950                   (implicit EFLAGS)]>,
 951                     OpSize;
 952 def XOR32mi  : Ii32<0x81, MRM6m,
 953                     (outs), (ins i32mem:$dst, i32imm:$src),
 954                     "xor{l}\t{$src, $dst|$dst, $src}",
 955                  [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst),
 956                   (implicit EFLAGS)]>;
 957 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 958                       "xor{q}\t{$src, $dst|$dst, $src}",
 959              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 960               (implicit EFLAGS)]>;
 961
 962 def XOR16mi8 : Ii8<0x83, MRM6m,
 963                    (outs), (ins i16mem:$dst, i16i8imm :$src),
 964                    "xor{w}\t{$src, $dst|$dst, $src}",
 965                [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst),
 966                 (implicit EFLAGS)]>,
 967                    OpSize;
 968 def XOR32mi8 : Ii8<0x83, MRM6m,
 969                    (outs), (ins i32mem:$dst, i32i8imm :$src),
 970                    "xor{l}\t{$src, $dst|$dst, $src}",
 971                [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst),
 972                 (implicit EFLAGS)]>;
 973 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
 974                     "xor{q}\t{$src, $dst|$dst, $src}",
 975                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
 976                   (implicit EFLAGS)]>;
 977
 978 def XOR8i8   : Ii8 <0x34, RawFrm, (outs), (ins i8imm:$src),
 979                     "xor{b}\t{$src, %al|%al, $src}", []>;
 980 def XOR16i16 : Ii16<0x35, RawFrm, (outs), (ins i16imm:$src),
 981                     "xor{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 982 def XOR32i32 : Ii32<0x35, RawFrm, (outs), (ins i32imm:$src),
 983                     "xor{l}\t{$src, %eax|%eax, $src}", []>;
 984 def XOR64i32 : RIi32<0x35, RawFrm, (outs), (ins i64i32imm:$src),
 985                      "xor{q}\t{$src, %rax|%rax, $src}", []>;
 986 } // Defs = [EFLAGS]
 987
 988
 989 // Arithmetic.
 990 let Defs = [EFLAGS] in {
 991 let Constraints = "$src1 = $dst" in {
 992 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
 993 // Register-Register Addition
 994 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
 995                                     (ins GR8 :$src1, GR8 :$src2),
 996                   "add{b}\t{$src2, $dst|$dst, $src2}",
 997                   [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1, GR8:$src2))]>;
 998
 999 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1000 // Register-Register Addition
1001 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
1002                                    (ins GR16:$src1, GR16:$src2),
1003                  "add{w}\t{$src2, $dst|$dst, $src2}",
1004                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1005                                                        GR16:$src2))]>, OpSize;
1006 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
1007                                    (ins GR32:$src1, GR32:$src2),
1008                  "add{l}\t{$src2, $dst|$dst, $src2}",
1009                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1010                                                        GR32:$src2))]>;
1011 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst),
1012                     (ins GR64:$src1, GR64:$src2),
1013                     "add{q}\t{$src2, $dst|$dst, $src2}",
1014                     [(set GR64:$dst, EFLAGS,
1015                           (X86add_flag GR64:$src1, GR64:$src2))]>;
1016 } // end isConvertibleToThreeAddress
1017 } // end isCommutable
1018
1019 // These are alternate spellings for use by the disassembler, we mark them as
1020 // code gen only to ensure they aren't matched by the assembler.
1021 let isCodeGenOnly = 1 in {
1022   def ADD8rr_alt: I<0x02, MRMSrcReg,
1023                     (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1024                    "add{b}\t{$src2, $dst|$dst, $src2}", []>;
1025   def ADD16rr_alt: I<0x03, MRMSrcReg,
1026                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1027                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1028   def ADD32rr_alt: I<0x03, MRMSrcReg,
1029                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1030                     "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1031   def ADD64rr_alt : RI<0x03, MRMSrcReg,
1032                        (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1033                        "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1034 }
1035
1036 // Register-Memory Addition
1037 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
1038                                   (ins GR8 :$src1, i8mem :$src2),
1039                  "add{b}\t{$src2, $dst|$dst, $src2}",
1040                  [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1,
1041                                                       (load addr:$src2)))]>;
1042 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
1043                                   (ins GR16:$src1, i16mem:$src2),
1044                  "add{w}\t{$src2, $dst|$dst, $src2}",
1045                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1046                                                   (load addr:$src2)))]>, OpSize;
1047 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
1048                                   (ins GR32:$src1, i32mem:$src2),
1049                  "add{l}\t{$src2, $dst|$dst, $src2}",
1050                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1051                                                        (load addr:$src2)))]>;
1052 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst),
1053                      (ins GR64:$src1, i64mem:$src2),
1054                      "add{q}\t{$src2, $dst|$dst, $src2}",
1055                      [(set GR64:$dst, EFLAGS,
1056                            (X86add_flag GR64:$src1, (load addr:$src2)))]>;
1057
1058 // Register-Integer Addition
1059 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1060                     "add{b}\t{$src2, $dst|$dst, $src2}",
1061                     [(set GR8:$dst, EFLAGS,
1062                           (X86add_flag GR8:$src1, imm:$src2))]>;
1063
1064 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1065 // Register-Integer Addition
1066 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
1067                                  (ins GR16:$src1, i16imm:$src2),
1068                     "add{w}\t{$src2, $dst|$dst, $src2}",
1069                     [(set GR16:$dst, EFLAGS,
1070                           (X86add_flag GR16:$src1, imm:$src2))]>, OpSize;
1071 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
1072                                  (ins GR32:$src1, i32imm:$src2),
1073                     "add{l}\t{$src2, $dst|$dst, $src2}",
1074                     [(set GR32:$dst, EFLAGS,
1075                           (X86add_flag GR32:$src1, imm:$src2))]>;
1076 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
1077                                 (ins GR16:$src1, i16i8imm:$src2),
1078                    "add{w}\t{$src2, $dst|$dst, $src2}",
1079                    [(set GR16:$dst, EFLAGS,
1080                          (X86add_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1081 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
1082                                 (ins GR32:$src1, i32i8imm:$src2),
1083                    "add{l}\t{$src2, $dst|$dst, $src2}",
1084                    [(set GR32:$dst, EFLAGS,
1085                          (X86add_flag GR32:$src1, i32immSExt8:$src2))]>;
1086 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst),
1087                      (ins GR64:$src1, i64i8imm:$src2),
1088                      "add{q}\t{$src2, $dst|$dst, $src2}",
1089                      [(set GR64:$dst, EFLAGS,
1090                            (X86add_flag GR64:$src1, i64immSExt8:$src2))]>;
1091 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst),
1092                       (ins GR64:$src1, i64i32imm:$src2),
1093                       "add{q}\t{$src2, $dst|$dst, $src2}",
1094                       [(set GR64:$dst, EFLAGS,
1095                             (X86add_flag GR64:$src1, i64immSExt32:$src2))]>;
1096 }
1097 } // Constraints = "$src1 = $dst"
1098
1099 // Memory-Register Addition
1100 def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1101                  "add{b}\t{$src2, $dst|$dst, $src2}",
1102                  [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
1103                   (implicit EFLAGS)]>;
1104 def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1105                  "add{w}\t{$src2, $dst|$dst, $src2}",
1106                  [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
1107                   (implicit EFLAGS)]>, OpSize;
1108 def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1109                  "add{l}\t{$src2, $dst|$dst, $src2}",
1110                  [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
1111                   (implicit EFLAGS)]>;
1112 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1113                   "add{q}\t{$src2, $dst|$dst, $src2}",
1114                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
1115                    (implicit EFLAGS)]>;
1116 def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
1117                    "add{b}\t{$src2, $dst|$dst, $src2}",
1118                  [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
1119                   (implicit EFLAGS)]>;
1120 def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
1121                     "add{w}\t{$src2, $dst|$dst, $src2}",
1122                 [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
1123                  (implicit EFLAGS)]>, OpSize;
1124 def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
1125                     "add{l}\t{$src2, $dst|$dst, $src2}",
1126                     [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
1127                      (implicit EFLAGS)]>;
1128 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
1129                       "add{q}\t{$src2, $dst|$dst, $src2}",
1130                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
1131                 (implicit EFLAGS)]>;
1132 def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1133                    "add{w}\t{$src2, $dst|$dst, $src2}",
1134                    [(store (add (load addr:$dst), i16immSExt8:$src2),
1135                                 addr:$dst),
1136                     (implicit EFLAGS)]>, OpSize;
1137 def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1138                    "add{l}\t{$src2, $dst|$dst, $src2}",
1139                 [(store (add (load addr:$dst), i32immSExt8:$src2),
1140                              addr:$dst),
1141                  (implicit EFLAGS)]>;
1142 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1143                     "add{q}\t{$src2, $dst|$dst, $src2}",
1144                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
1145                  (implicit EFLAGS)]>;
1146
1147 // addition to rAX
1148 def ADD8i8 : Ii8<0x04, RawFrm, (outs), (ins i8imm:$src),
1149                  "add{b}\t{$src, %al|%al, $src}", []>;
1150 def ADD16i16 : Ii16<0x05, RawFrm, (outs), (ins i16imm:$src),
1151                     "add{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1152 def ADD32i32 : Ii32<0x05, RawFrm, (outs), (ins i32imm:$src),
1153                     "add{l}\t{$src, %eax|%eax, $src}", []>;
1154 def ADD64i32 : RIi32<0x05, RawFrm, (outs), (ins i64i32imm:$src),
1155                      "add{q}\t{$src, %rax|%rax, $src}", []>;
1156
1157 let Uses = [EFLAGS] in {
1158 let Constraints = "$src1 = $dst" in {
1159 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
1160 def ADC8rr   : I<0x10, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1161                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1162                  [(set GR8:$dst, (adde GR8:$src1, GR8:$src2))]>;
1163 def ADC16rr  : I<0x11, MRMDestReg, (outs GR16:$dst),
1164                                    (ins GR16:$src1, GR16:$src2),
1165                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1166                  [(set GR16:$dst, (adde GR16:$src1, GR16:$src2))]>, OpSize;
1167 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst),
1168                                    (ins GR32:$src1, GR32:$src2),
1169                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1170                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
1171 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst),
1172                   (ins GR64:$src1, GR64:$src2),
1173                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1174                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
1175 }
1176
1177 let isCodeGenOnly = 1 in {
1178 def ADC8rr_REV : I<0x12, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1179                  "adc{b}\t{$src2, $dst|$dst, $src2}", []>;
1180 def ADC16rr_REV : I<0x13, MRMSrcReg, (outs GR16:$dst),
1181                     (ins GR16:$src1, GR16:$src2),
1182                     "adc{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1183 def ADC32rr_REV : I<0x13, MRMSrcReg, (outs GR32:$dst),
1184                     (ins GR32:$src1, GR32:$src2),
1185                     "adc{l}\t{$src2, $dst|$dst, $src2}", []>;
1186 def ADC64rr_REV : RI<0x13, MRMSrcReg , (outs GR32:$dst),
1187                      (ins GR64:$src1, GR64:$src2),
1188                     "adc{q}\t{$src2, $dst|$dst, $src2}", []>;
1189 }
1190
1191 def ADC8rm   : I<0x12, MRMSrcMem ,
1192                  (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1193                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1194                  [(set GR8:$dst, (adde GR8:$src1, (load addr:$src2)))]>;
1195 def ADC16rm  : I<0x13, MRMSrcMem , (outs GR16:$dst),
1196                                    (ins GR16:$src1, i16mem:$src2),
1197                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1198                  [(set GR16:$dst, (adde GR16:$src1, (load addr:$src2)))]>,
1199                  OpSize;
1200 def ADC32rm  : I<0x13, MRMSrcMem ,
1201                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1202                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1203                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
1204 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst),
1205                   (ins GR64:$src1, i64mem:$src2),
1206                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1207                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
1208 def ADC8ri   : Ii8<0x80, MRM2r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1209                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1210                  [(set GR8:$dst, (adde GR8:$src1, imm:$src2))]>;
1211 def ADC16ri  : Ii16<0x81, MRM2r,
1212                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1213                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1214                  [(set GR16:$dst, (adde GR16:$src1, imm:$src2))]>, OpSize;
1215 def ADC16ri8 : Ii8<0x83, MRM2r, (outs GR16:$dst),
1216                                 (ins GR16:$src1, i16i8imm:$src2),
1217                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1218                  [(set GR16:$dst, (adde GR16:$src1, i16immSExt8:$src2))]>,
1219                  OpSize;
1220 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst),
1221                                  (ins GR32:$src1, i32imm:$src2),
1222                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1223                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
1224 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst),
1225                                 (ins GR32:$src1, i32i8imm:$src2),
1226                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1227                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
1228 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst),
1229                       (ins GR64:$src1, i64i32imm:$src2),
1230                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1231                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
1232 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst),
1233                     (ins GR64:$src1, i64i8imm:$src2),
1234                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1235                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
1236 } // Constraints = "$src1 = $dst"
1237
1238 def ADC8mr   : I<0x10, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1239                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1240                  [(store (adde (load addr:$dst), GR8:$src2), addr:$dst)]>;
1241 def ADC16mr  : I<0x11, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1242                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1243                  [(store (adde (load addr:$dst), GR16:$src2), addr:$dst)]>,
1244                  OpSize;
1245 def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1246                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1247                  [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
1248 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1249                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1250                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
1251 def ADC8mi   : Ii8<0x80, MRM2m, (outs), (ins i8mem:$dst, i8imm:$src2),
1252                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1253                 [(store (adde (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1254 def ADC16mi  : Ii16<0x81, MRM2m, (outs), (ins i16mem:$dst, i16imm:$src2),
1255                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1256                 [(store (adde (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1257                 OpSize;
1258 def ADC16mi8 : Ii8<0x83, MRM2m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1259                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1260              [(store (adde (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1261              OpSize;
1262 def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
1263                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1264                 [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1265 def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1266                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1267              [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1268
1269 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1270                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1271                  [(store (adde (load addr:$dst), i64immSExt32:$src2),
1272                   addr:$dst)]>;
1273 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1274                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1275                  [(store (adde (load addr:$dst), i64immSExt8:$src2),
1276                   addr:$dst)]>;
1277
1278 def ADC8i8 : Ii8<0x14, RawFrm, (outs), (ins i8imm:$src),
1279                  "adc{b}\t{$src, %al|%al, $src}", []>;
1280 def ADC16i16 : Ii16<0x15, RawFrm, (outs), (ins i16imm:$src),
1281                     "adc{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1282 def ADC32i32 : Ii32<0x15, RawFrm, (outs), (ins i32imm:$src),
1283                     "adc{l}\t{$src, %eax|%eax, $src}", []>;
1284 def ADC64i32 : RIi32<0x15, RawFrm, (outs), (ins i64i32imm:$src),
1285                      "adc{q}\t{$src, %rax|%rax, $src}", []>;
1286 } // Uses = [EFLAGS]
1287
1288 let Constraints = "$src1 = $dst" in {
1289
1290 // Register-Register Subtraction
1291 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1292                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1293                 [(set GR8:$dst, EFLAGS,
1294                       (X86sub_flag GR8:$src1, GR8:$src2))]>;
1295 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
1296                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1297                 [(set GR16:$dst, EFLAGS,
1298                       (X86sub_flag GR16:$src1, GR16:$src2))]>, OpSize;
1299 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
1300                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1301                 [(set GR32:$dst, EFLAGS,
1302                       (X86sub_flag GR32:$src1, GR32:$src2))]>;
1303 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst),
1304                   (ins GR64:$src1, GR64:$src2),
1305                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1306                   [(set GR64:$dst, EFLAGS,
1307                         (X86sub_flag GR64:$src1, GR64:$src2))]>;
1308
1309 let isCodeGenOnly = 1 in {
1310 def SUB8rr_REV : I<0x2A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1311                    "sub{b}\t{$src2, $dst|$dst, $src2}", []>;
1312 def SUB16rr_REV : I<0x2B, MRMSrcReg, (outs GR16:$dst),
1313                     (ins GR16:$src1, GR16:$src2),
1314                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1315 def SUB32rr_REV : I<0x2B, MRMSrcReg, (outs GR32:$dst),
1316                     (ins GR32:$src1, GR32:$src2),
1317                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>;
1318 def SUB64rr_REV : RI<0x2B, MRMSrcReg, (outs GR64:$dst),
1319                      (ins GR64:$src1, GR64:$src2),
1320                      "sub{q}\t{$src2, $dst|$dst, $src2}", []>;
1321 }
1322
1323 // Register-Memory Subtraction
1324 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
1325                                  (ins GR8 :$src1, i8mem :$src2),
1326                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1327                 [(set GR8:$dst, EFLAGS,
1328                       (X86sub_flag GR8:$src1, (load addr:$src2)))]>;
1329 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
1330                                  (ins GR16:$src1, i16mem:$src2),
1331                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1332                 [(set GR16:$dst, EFLAGS,
1333                       (X86sub_flag GR16:$src1, (load addr:$src2)))]>, OpSize;
1334 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
1335                                  (ins GR32:$src1, i32mem:$src2),
1336                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1337                 [(set GR32:$dst, EFLAGS,
1338                       (X86sub_flag GR32:$src1, (load addr:$src2)))]>;
1339 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst),
1340                   (ins GR64:$src1, i64mem:$src2),
1341                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1342                   [(set GR64:$dst, EFLAGS,
1343                         (X86sub_flag GR64:$src1, (load addr:$src2)))]>;
1344
1345 // Register-Integer Subtraction
1346 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
1347                                  (ins GR8:$src1, i8imm:$src2),
1348                     "sub{b}\t{$src2, $dst|$dst, $src2}",
1349                     [(set GR8:$dst, EFLAGS,
1350                           (X86sub_flag GR8:$src1, imm:$src2))]>;
1351 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
1352                                  (ins GR16:$src1, i16imm:$src2),
1353                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1354                     [(set GR16:$dst, EFLAGS,
1355                           (X86sub_flag GR16:$src1, imm:$src2))]>, OpSize;
1356 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
1357                                  (ins GR32:$src1, i32imm:$src2),
1358                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1359                     [(set GR32:$dst, EFLAGS,
1360                           (X86sub_flag GR32:$src1, imm:$src2))]>;
1361 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
1362                                    (ins GR64:$src1, i64i32imm:$src2),
1363                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1364                       [(set GR64:$dst, EFLAGS,
1365                             (X86sub_flag GR64:$src1, i64immSExt32:$src2))]>;
1366 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
1367                                 (ins GR16:$src1, i16i8imm:$src2),
1368                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1369                    [(set GR16:$dst, EFLAGS,
1370                          (X86sub_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1371 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
1372                                 (ins GR32:$src1, i32i8imm:$src2),
1373                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1374                    [(set GR32:$dst, EFLAGS,
1375                          (X86sub_flag GR32:$src1, i32immSExt8:$src2))]>;
1376 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
1377                                  (ins GR64:$src1, i64i8imm:$src2),
1378                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1379                     [(set GR64:$dst, EFLAGS,
1380                           (X86sub_flag GR64:$src1, i64immSExt8:$src2))]>;
1381 } // Constraints = "$src1 = $dst"
1382
1383 // Memory-Register Subtraction
1384 def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
1385                  "sub{b}\t{$src2, $dst|$dst, $src2}",
1386                  [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
1387                   (implicit EFLAGS)]>;
1388 def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1389                  "sub{w}\t{$src2, $dst|$dst, $src2}",
1390                  [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
1391                   (implicit EFLAGS)]>, OpSize;
1392 def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1393                  "sub{l}\t{$src2, $dst|$dst, $src2}",
1394                  [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
1395                   (implicit EFLAGS)]>;
1396 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1397                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1398                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
1399                    (implicit EFLAGS)]>;
1400
1401 // Memory-Integer Subtraction
1402 def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
1403                    "sub{b}\t{$src2, $dst|$dst, $src2}",
1404                    [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
1405                     (implicit EFLAGS)]>;
1406 def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
1407                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1408                     [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
1409                      (implicit EFLAGS)]>, OpSize;
1410 def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
1411                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1412                     [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
1413                      (implicit EFLAGS)]>;
1414 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1415                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1416                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
1417                               addr:$dst),
1418                        (implicit EFLAGS)]>;
1419 def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1420                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1421                    [(store (sub (load addr:$dst), i16immSExt8:$src2),
1422                            addr:$dst),
1423                     (implicit EFLAGS)]>, OpSize;
1424 def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1425                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1426                    [(store (sub (load addr:$dst), i32immSExt8:$src2),
1427                            addr:$dst),
1428                     (implicit EFLAGS)]>;
1429 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1430                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1431                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
1432                             addr:$dst),
1433                      (implicit EFLAGS)]>;
1434
1435 def SUB8i8 : Ii8<0x2C, RawFrm, (outs), (ins i8imm:$src),
1436                  "sub{b}\t{$src, %al|%al, $src}", []>;
1437 def SUB16i16 : Ii16<0x2D, RawFrm, (outs), (ins i16imm:$src),
1438                     "sub{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1439 def SUB32i32 : Ii32<0x2D, RawFrm, (outs), (ins i32imm:$src),
1440                     "sub{l}\t{$src, %eax|%eax, $src}", []>;
1441 def SUB64i32 : RIi32<0x2D, RawFrm, (outs), (ins i64i32imm:$src),
1442                      "sub{q}\t{$src, %rax|%rax, $src}", []>;
1443
1444 let Uses = [EFLAGS] in {
1445 let Constraints = "$src1 = $dst" in {
1446 def SBB8rr     : I<0x18, MRMDestReg, (outs GR8:$dst),
1447                                      (ins GR8:$src1, GR8:$src2),
1448                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1449                  [(set GR8:$dst, (sube GR8:$src1, GR8:$src2))]>;
1450 def SBB16rr    : I<0x19, MRMDestReg, (outs GR16:$dst),
1451                                      (ins GR16:$src1, GR16:$src2),
1452                   "sbb{w}\t{$src2, $dst|$dst, $src2}",
1453                  [(set GR16:$dst, (sube GR16:$src1, GR16:$src2))]>, OpSize;
1454 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst),
1455                                       (ins GR32:$src1, GR32:$src2),
1456                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
1457                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
1458 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst),
1459                     (ins GR64:$src1, GR64:$src2),
1460                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1461                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
1462 } // Constraints = "$src1 = $dst"
1463
1464
1465 def SBB8mr   : I<0x18, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1466                  "sbb{b}\t{$src2, $dst|$dst, $src2}",
1467                  [(store (sube (load addr:$dst), GR8:$src2), addr:$dst)]>;
1468 def SBB16mr  : I<0x19, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1469                  "sbb{w}\t{$src2, $dst|$dst, $src2}",
1470                  [(store (sube (load addr:$dst), GR16:$src2), addr:$dst)]>,
1471                  OpSize;
1472 def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1473                  "sbb{l}\t{$src2, $dst|$dst, $src2}",
1474                  [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
1475 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1476                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1477                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
1478
1479 def SBB8mi  : Ii8<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
1480                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1481                  [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1482 def SBB16mi  : Ii16<0x81, MRM3m, (outs), (ins i16mem:$dst, i16imm:$src2),
1483                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1484                 [(store (sube (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1485                 OpSize;
1486 def SBB16mi8 : Ii8<0x83, MRM3m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1487                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1488              [(store (sube (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1489              OpSize;
1490 def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
1491                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1492                 [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1493 def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1494                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1495              [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1496 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1497                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1498               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
1499 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1500                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1501                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
1502
1503 def SBB8i8 : Ii8<0x1C, RawFrm, (outs), (ins i8imm:$src),
1504                  "sbb{b}\t{$src, %al|%al, $src}", []>;
1505 def SBB16i16 : Ii16<0x1D, RawFrm, (outs), (ins i16imm:$src),
1506                     "sbb{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1507 def SBB32i32 : Ii32<0x1D, RawFrm, (outs), (ins i32imm:$src),
1508                     "sbb{l}\t{$src, %eax|%eax, $src}", []>;
1509 def SBB64i32 : RIi32<0x1D, RawFrm, (outs), (ins i64i32imm:$src),
1510                      "sbb{q}\t{$src, %rax|%rax, $src}", []>;
1511
1512 let Constraints = "$src1 = $dst" in {
1513
1514 let isCodeGenOnly = 1 in {
1515 def SBB8rr_REV : I<0x1A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1516                    "sbb{b}\t{$src2, $dst|$dst, $src2}", []>;
1517 def SBB16rr_REV : I<0x1B, MRMSrcReg, (outs GR16:$dst),
1518                     (ins GR16:$src1, GR16:$src2),
1519                     "sbb{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1520 def SBB32rr_REV : I<0x1B, MRMSrcReg, (outs GR32:$dst),
1521                     (ins GR32:$src1, GR32:$src2),
1522                     "sbb{l}\t{$src2, $dst|$dst, $src2}", []>;
1523 def SBB64rr_REV : RI<0x1B, MRMSrcReg, (outs GR64:$dst),
1524                      (ins GR64:$src1, GR64:$src2),
1525                      "sbb{q}\t{$src2, $dst|$dst, $src2}", []>;
1526 }
1527
1528 def SBB8rm   : I<0x1A, MRMSrcMem, (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1529                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1530                     [(set GR8:$dst, (sube GR8:$src1, (load addr:$src2)))]>;
1531 def SBB16rm  : I<0x1B, MRMSrcMem, (outs GR16:$dst),
1532                                   (ins GR16:$src1, i16mem:$src2),
1533                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1534                     [(set GR16:$dst, (sube GR16:$src1, (load addr:$src2)))]>,
1535                     OpSize;
1536 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst),
1537                                   (ins GR32:$src1, i32mem:$src2),
1538                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1539                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
1540 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst),
1541                   (ins GR64:$src1, i64mem:$src2),
1542                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1543                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
1544 def SBB8ri   : Ii8<0x80, MRM3r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1545                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1546                     [(set GR8:$dst, (sube GR8:$src1, imm:$src2))]>;
1547 def SBB16ri  : Ii16<0x81, MRM3r, (outs GR16:$dst),
1548                                  (ins GR16:$src1, i16imm:$src2),
1549                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1550                     [(set GR16:$dst, (sube GR16:$src1, imm:$src2))]>, OpSize;
1551 def SBB16ri8 : Ii8<0x83, MRM3r, (outs GR16:$dst),
1552                                 (ins GR16:$src1, i16i8imm:$src2),
1553                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1554                    [(set GR16:$dst, (sube GR16:$src1, i16immSExt8:$src2))]>,
1555                    OpSize;
1556 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst),
1557                                  (ins GR32:$src1, i32imm:$src2),
1558                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1559                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
1560 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst),
1561                                 (ins GR32:$src1, i32i8imm:$src2),
1562                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1563                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
1564 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst),
1565                       (ins GR64:$src1, i64i32imm:$src2),
1566                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1567                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
1568 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst),
1569                     (ins GR64:$src1, i64i8imm:$src2),
1570                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1571                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
1572
1573 } // Constraints = "$src1 = $dst"
1574 } // Uses = [EFLAGS]
1575 } // Defs = [EFLAGS]
1576
1577 //===----------------------------------------------------------------------===//
1578 // Test instructions are just like AND, except they don't generate a result.
1579 //
1580 let Defs = [EFLAGS] in {
1581 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
1582 def TEST8rr  : I<0x84, MRMSrcReg, (outs),  (ins GR8:$src1, GR8:$src2),
1583                      "test{b}\t{$src2, $src1|$src1, $src2}",
1584                      [(set EFLAGS, (X86cmp (and_su GR8:$src1, GR8:$src2), 0))]>;
1585 def TEST16rr : I<0x85, MRMSrcReg, (outs),  (ins GR16:$src1, GR16:$src2),
1586                      "test{w}\t{$src2, $src1|$src1, $src2}",
1587                      [(set EFLAGS, (X86cmp (and_su GR16:$src1, GR16:$src2),
1588                       0))]>,
1589                  OpSize;
1590 def TEST32rr : I<0x85, MRMSrcReg, (outs),  (ins GR32:$src1, GR32:$src2),
1591                      "test{l}\t{$src2, $src1|$src1, $src2}",
1592                      [(set EFLAGS, (X86cmp (and_su GR32:$src1, GR32:$src2),
1593                       0))]>;
1594 def TEST64rr : RI<0x85, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1595                   "test{q}\t{$src2, $src1|$src1, $src2}",
1596                   [(set EFLAGS, (X86cmp (and GR64:$src1, GR64:$src2), 0))]>;
1597 }
1598
1599 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
1600                      "test{b}\t{$src2, $src1|$src1, $src2}",
1601                      [(set EFLAGS, (X86cmp (and GR8:$src1, (loadi8 addr:$src2)),
1602                        0))]>;
1603 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
1604                      "test{w}\t{$src2, $src1|$src1, $src2}",
1605                      [(set EFLAGS, (X86cmp (and GR16:$src1,
1606                                          (loadi16 addr:$src2)), 0))]>, OpSize;
1607 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
1608                      "test{l}\t{$src2, $src1|$src1, $src2}",
1609                      [(set EFLAGS, (X86cmp (and GR32:$src1,
1610                                                 (loadi32 addr:$src2)), 0))]>;
1611 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1612                   "test{q}\t{$src2, $src1|$src1, $src2}",
1613                   [(set EFLAGS, (X86cmp (and GR64:$src1, (loadi64 addr:$src2)),
1614                     0))]>;
1615
1616 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
1617                     (outs),  (ins GR8:$src1, i8imm:$src2),
1618                     "test{b}\t{$src2, $src1|$src1, $src2}",
1619                     [(set EFLAGS, (X86cmp (and_su GR8:$src1, imm:$src2), 0))]>;
1620 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
1621                     (outs),  (ins GR16:$src1, i16imm:$src2),
1622                     "test{w}\t{$src2, $src1|$src1, $src2}",
1623                     [(set EFLAGS, (X86cmp (and_su GR16:$src1, imm:$src2), 0))]>,
1624                     OpSize;
1625 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
1626                     (outs),  (ins GR32:$src1, i32imm:$src2),
1627                     "test{l}\t{$src2, $src1|$src1, $src2}",
1628                     [(set EFLAGS, (X86cmp (and_su GR32:$src1, imm:$src2), 0))]>;
1629 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1630                                         (ins GR64:$src1, i64i32imm:$src2),
1631                        "test{q}\t{$src2, $src1|$src1, $src2}",
1632                      [(set EFLAGS, (X86cmp (and GR64:$src1, i64immSExt32:$src2),
1633                       0))]>;
1634
1635 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
1636                     (outs), (ins i8mem:$src1, i8imm:$src2),
1637                     "test{b}\t{$src2, $src1|$src1, $src2}",
1638                     [(set EFLAGS, (X86cmp (and (loadi8 addr:$src1), imm:$src2),
1639                      0))]>;
1640 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
1641                     (outs), (ins i16mem:$src1, i16imm:$src2),
1642                     "test{w}\t{$src2, $src1|$src1, $src2}",
1643                     [(set EFLAGS, (X86cmp (and (loadi16 addr:$src1), imm:$src2),
1644                      0))]>, OpSize;
1645 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
1646                     (outs), (ins i32mem:$src1, i32imm:$src2),
1647                     "test{l}\t{$src2, $src1|$src1, $src2}",
1648                     [(set EFLAGS, (X86cmp (and (loadi32 addr:$src1), imm:$src2),
1649                      0))]>;
1650 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1651                                         (ins i64mem:$src1, i64i32imm:$src2),
1652                        "test{q}\t{$src2, $src1|$src1, $src2}",
1653                 [(set EFLAGS, (X86cmp (and (loadi64 addr:$src1),
1654                                            i64immSExt32:$src2), 0))]>;
1655
1656 def TEST8i8  : Ii8<0xA8, RawFrm, (outs), (ins i8imm:$src),
1657                    "test{b}\t{$src, %al|%al, $src}", []>;
1658 def TEST16i16 : Ii16<0xA9, RawFrm, (outs), (ins i16imm:$src),
1659                      "test{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1660 def TEST32i32 : Ii32<0xA9, RawFrm, (outs), (ins i32imm:$src),
1661                      "test{l}\t{$src, %eax|%eax, $src}", []>;
1662 def TEST64i32 : RIi32<0xa9, RawFrm, (outs), (ins i64i32imm:$src),
1663                       "test{q}\t{$src, %rax|%rax, $src}", []>;
1664
1665 } // Defs = [EFLAGS]
1666
1667
1668 //===----------------------------------------------------------------------===//
1669 // Integer comparisons
1670
1671 let Defs = [EFLAGS] in {
1672
1673 def CMP8rr  : I<0x38, MRMDestReg,
1674                 (outs), (ins GR8 :$src1, GR8 :$src2),
1675                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1676                 [(set EFLAGS, (X86cmp GR8:$src1, GR8:$src2))]>;
1677 def CMP16rr : I<0x39, MRMDestReg,
1678                 (outs), (ins GR16:$src1, GR16:$src2),
1679                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1680                 [(set EFLAGS, (X86cmp GR16:$src1, GR16:$src2))]>, OpSize;
1681 def CMP32rr : I<0x39, MRMDestReg,
1682                 (outs), (ins GR32:$src1, GR32:$src2),
1683                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1684                 [(set EFLAGS, (X86cmp GR32:$src1, GR32:$src2))]>;
1685 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1686                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1687                  [(set EFLAGS, (X86cmp GR64:$src1, GR64:$src2))]>;
1688
1689 def CMP8mr  : I<0x38, MRMDestMem,
1690                 (outs), (ins i8mem :$src1, GR8 :$src2),
1691                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1692                 [(set EFLAGS, (X86cmp (loadi8 addr:$src1), GR8:$src2))]>;
1693 def CMP16mr : I<0x39, MRMDestMem,
1694                 (outs), (ins i16mem:$src1, GR16:$src2),
1695                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1696                 [(set EFLAGS, (X86cmp (loadi16 addr:$src1), GR16:$src2))]>,
1697                  OpSize;
1698 def CMP32mr : I<0x39, MRMDestMem,
1699                 (outs), (ins i32mem:$src1, GR32:$src2),
1700                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1701                 [(set EFLAGS, (X86cmp (loadi32 addr:$src1), GR32:$src2))]>;
1702 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1703                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1704                  [(set EFLAGS, (X86cmp (loadi64 addr:$src1), GR64:$src2))]>;
1705
1706 def CMP8rm  : I<0x3A, MRMSrcMem,
1707                 (outs), (ins GR8 :$src1, i8mem :$src2),
1708                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1709                 [(set EFLAGS, (X86cmp GR8:$src1, (loadi8 addr:$src2)))]>;
1710 def CMP16rm : I<0x3B, MRMSrcMem,
1711                 (outs), (ins GR16:$src1, i16mem:$src2),
1712                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1713                 [(set EFLAGS, (X86cmp GR16:$src1, (loadi16 addr:$src2)))]>,
1714                  OpSize;
1715 def CMP32rm : I<0x3B, MRMSrcMem,
1716                 (outs), (ins GR32:$src1, i32mem:$src2),
1717                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1718                 [(set EFLAGS, (X86cmp GR32:$src1, (loadi32 addr:$src2)))]>;
1719 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1720                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1721                  [(set EFLAGS, (X86cmp GR64:$src1, (loadi64 addr:$src2)))]>;
1722
1723 // These are alternate spellings for use by the disassembler, we mark them as
1724 // code gen only to ensure they aren't matched by the assembler.
1725 let isCodeGenOnly = 1 in {
1726   def CMP8rr_alt : I<0x3A, MRMSrcReg, (outs), (ins GR8:$src1, GR8:$src2),
1727                     "cmp{b}\t{$src2, $src1|$src1, $src2}", []>;
1728   def CMP16rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
1729                      "cmp{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize;
1730   def CMP32rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
1731                      "cmp{l}\t{$src2, $src1|$src1, $src2}", []>;
1732   def CMP64rr_alt : RI<0x3B, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1733                       "cmp{q}\t{$src2, $src1|$src1, $src2}", []>;
1734 }
1735
1736 def CMP8ri  : Ii8<0x80, MRM7r,
1737                   (outs), (ins GR8:$src1, i8imm:$src2),
1738                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
1739                   [(set EFLAGS, (X86cmp GR8:$src1, imm:$src2))]>;
1740 def CMP16ri : Ii16<0x81, MRM7r,
1741                    (outs), (ins GR16:$src1, i16imm:$src2),
1742                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1743                    [(set EFLAGS, (X86cmp GR16:$src1, imm:$src2))]>, OpSize;
1744 def CMP32ri : Ii32<0x81, MRM7r,
1745                    (outs), (ins GR32:$src1, i32imm:$src2),
1746                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1747                    [(set EFLAGS, (X86cmp GR32:$src1, imm:$src2))]>;
1748 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1749                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1750                       [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt32:$src2))]>;
1751
1752 def CMP8mi  : Ii8 <0x80, MRM7m,
1753                    (outs), (ins i8mem :$src1, i8imm :$src2),
1754                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
1755                    [(set EFLAGS, (X86cmp (loadi8 addr:$src1), imm:$src2))]>;
1756 def CMP16mi : Ii16<0x81, MRM7m,
1757                    (outs), (ins i16mem:$src1, i16imm:$src2),
1758                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1759                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1), imm:$src2))]>,
1760                    OpSize;
1761 def CMP32mi : Ii32<0x81, MRM7m,
1762                    (outs), (ins i32mem:$src1, i32imm:$src2),
1763                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1764                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1), imm:$src2))]>;
1765 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1766                                        (ins i64mem:$src1, i64i32imm:$src2),
1767                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1768                       [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1769                                             i64immSExt32:$src2))]>;
1770
1771 def CMP16ri8 : Ii8<0x83, MRM7r,
1772                    (outs), (ins GR16:$src1, i16i8imm:$src2),
1773                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1774                    [(set EFLAGS, (X86cmp GR16:$src1, i16immSExt8:$src2))]>,
1775                     OpSize;
1776 def CMP32ri8 : Ii8<0x83, MRM7r,
1777                    (outs), (ins GR32:$src1, i32i8imm:$src2),
1778                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1779                    [(set EFLAGS, (X86cmp GR32:$src1, i32immSExt8:$src2))]>;
1780 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1781                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1782                     [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt8:$src2))]>;
1783
1784 def CMP16mi8 : Ii8<0x83, MRM7m,
1785                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
1786                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1787                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1),
1788                                          i16immSExt8:$src2))]>, OpSize;
1789 def CMP32mi8 : Ii8<0x83, MRM7m,
1790                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
1791                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1792                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1),
1793                                          i32immSExt8:$src2))]>;
1794 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1795                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1796                     [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1797                                           i64immSExt8:$src2))]>;
1798
1799 def CMP8i8 : Ii8<0x3C, RawFrm, (outs), (ins i8imm:$src),
1800                  "cmp{b}\t{$src, %al|%al, $src}", []>;
1801 def CMP16i16 : Ii16<0x3D, RawFrm, (outs), (ins i16imm:$src),
1802                     "cmp{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1803 def CMP32i32 : Ii32<0x3D, RawFrm, (outs), (ins i32imm:$src),
1804                     "cmp{l}\t{$src, %eax|%eax, $src}", []>;
1805 def CMP64i32 : RIi32<0x3D, RawFrm, (outs), (ins i64i32imm:$src),
1806                      "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1807
1808 } // Defs = [EFLAGS]