lib/Target/X86/X86InstrArithmetic.td

   1 //===- X86InstrArithmetic.td - Integer Arithmetic Instrs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the integer arithmetic instructions in the X86
  11 // architecture.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // LEA - Load Effective Address
  17
  18 let neverHasSideEffects = 1 in
  19 def LEA16r   : I<0x8D, MRMSrcMem,
  20                  (outs GR16:$dst), (ins i32mem:$src),
  21                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
  22 let isReMaterializable = 1 in
  23 def LEA32r   : I<0x8D, MRMSrcMem,
  24                  (outs GR32:$dst), (ins i32mem:$src),
  25                  "lea{l}\t{$src|$dst}, {$dst|$src}",
  26                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
  27
  28 def LEA64_32r : I<0x8D, MRMSrcMem,
  29                   (outs GR32:$dst), (ins lea64_32mem:$src),
  30                   "lea{l}\t{$src|$dst}, {$dst|$src}",
  31                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
  32
  33 let isReMaterializable = 1 in
  34 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
  35                   "lea{q}\t{$src|$dst}, {$dst|$src}",
  36                   [(set GR64:$dst, lea64addr:$src)]>;
  37
  38
  39
  40 //===----------------------------------------------------------------------===//
  41 //  Fixed-Register Multiplication and Division Instructions.
  42 //
  43
  44 // Extra precision multiplication
  45
  46 // AL is really implied by AX, but the registers in Defs must match the
  47 // SDNode results (i8, i32).
  48 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  49 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
  50                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  51                // This probably ought to be moved to a def : Pat<> if the
  52                // syntax can be accepted.
  53                [(set AL, (mul AL, GR8:$src)),
  54                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
  55
  56 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
  57 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
  58                "mul{w}\t$src",
  59                []>, OpSize;    // AX,DX = AX*GR16
  60
  61 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
  62 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
  63                "mul{l}\t$src",
  64                []>; // EAX,EDX = EAX*GR32
  65 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  66 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
  67                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
  68
  69 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  70 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
  71                "mul{b}\t$src",
  72                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  73                // This probably ought to be moved to a def : Pat<> if the
  74                // syntax can be accepted.
  75                [(set AL, (mul AL, (loadi8 addr:$src))),
  76                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
  77
  78 let mayLoad = 1, neverHasSideEffects = 1 in {
  79 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  80 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
  81                "mul{w}\t$src",
  82                []>, OpSize; // AX,DX = AX*[mem16]
  83
  84 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
  85 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
  86               "mul{l}\t$src",
  87               []>;          // EAX,EDX = EAX*[mem32]
  88 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  89 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
  90                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
  91 }
  92
  93 let neverHasSideEffects = 1 in {
  94 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  95 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
  96               // AL,AH = AL*GR8
  97 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  98 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
  99               OpSize;    // AX,DX = AX*GR16
 100 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 101 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 102               // EAX,EDX = EAX*GR32
 103 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 104 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src), "imul{q}\t$src", []>;
 105               // RAX,RDX = RAX*GR64
 106
 107 let mayLoad = 1 in {
 108 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 109 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 110                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 111 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 112 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 113                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 114 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 115 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 116                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 117 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 118 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 119                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 120 }
 121 } // neverHasSideEffects
 122
 123
 124 let Defs = [EFLAGS] in {
 125 let Constraints = "$src1 = $dst" in {
 126
 127 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
 128 // Register-Register Signed Integer Multiply
 129 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
 130                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 131                  [(set GR16:$dst, EFLAGS,
 132                        (X86smul_flag GR16:$src1, GR16:$src2))]>, TB, OpSize;
 133 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
 134                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 135                  [(set GR32:$dst, EFLAGS,
 136                        (X86smul_flag GR32:$src1, GR32:$src2))]>, TB;
 137 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 138                                    (ins GR64:$src1, GR64:$src2),
 139                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 140                   [(set GR64:$dst, EFLAGS,
 141                         (X86smul_flag GR64:$src1, GR64:$src2))]>, TB;
 142 }
 143
 144 // Register-Memory Signed Integer Multiply
 145 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
 146                                   (ins GR16:$src1, i16mem:$src2),
 147                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 148                  [(set GR16:$dst, EFLAGS,
 149                        (X86smul_flag GR16:$src1, (load addr:$src2)))]>,
 150                TB, OpSize;
 151 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
 152                  (ins GR32:$src1, i32mem:$src2),
 153                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 154                  [(set GR32:$dst, EFLAGS,
 155                        (X86smul_flag GR32:$src1, (load addr:$src2)))]>, TB;
 156 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 157                                    (ins GR64:$src1, i64mem:$src2),
 158                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 159                   [(set GR64:$dst, EFLAGS,
 160                         (X86smul_flag GR64:$src1, (load addr:$src2)))]>, TB;
 161 } // Constraints = "$src1 = $dst"
 162
 163 } // Defs = [EFLAGS]
 164
 165 // Suprisingly enough, these are not two address instructions!
 166 let Defs = [EFLAGS] in {
 167 // Register-Integer Signed Integer Multiply
 168 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
 169                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 170                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 171                       [(set GR16:$dst, EFLAGS,
 172                             (X86smul_flag GR16:$src1, imm:$src2))]>, OpSize;
 173 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
 174                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 175                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 176                      [(set GR16:$dst, EFLAGS,
 177                            (X86smul_flag GR16:$src1, i16immSExt8:$src2))]>,
 178                  OpSize;
 179 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
 180                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 181                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 182                       [(set GR32:$dst, EFLAGS,
 183                             (X86smul_flag GR32:$src1, imm:$src2))]>;
 184 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
 185                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 186                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 187                      [(set GR32:$dst, EFLAGS,
 188                            (X86smul_flag GR32:$src1, i32immSExt8:$src2))]>;
 189 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 190                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 191                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 192                        [(set GR64:$dst, EFLAGS,
 193                              (X86smul_flag GR64:$src1, i64immSExt32:$src2))]>;
 194 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 195                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 196                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 197                       [(set GR64:$dst, EFLAGS,
 198                             (X86smul_flag GR64:$src1, i64immSExt8:$src2))]>;
 199
 200
 201 // Memory-Integer Signed Integer Multiply
 202 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
 203                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
 204                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 205                       [(set GR16:$dst, EFLAGS,
 206                             (X86smul_flag (load addr:$src1), imm:$src2))]>,
 207                  OpSize;
 208 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
 209                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
 210                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 211                      [(set GR16:$dst, EFLAGS,
 212                            (X86smul_flag (load addr:$src1),
 213                                          i16immSExt8:$src2))]>, OpSize;
 214 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
 215                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
 216                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 217                       [(set GR32:$dst, EFLAGS,
 218                             (X86smul_flag (load addr:$src1), imm:$src2))]>;
 219 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
 220                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
 221                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 222                      [(set GR32:$dst, EFLAGS,
 223                            (X86smul_flag (load addr:$src1),
 224                                          i32immSExt8:$src2))]>;
 225 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 226                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 227                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 228                         [(set GR64:$dst, EFLAGS,
 229                               (X86smul_flag (load addr:$src1),
 230                                             i64immSExt32:$src2))]>;
 231 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 232                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 233                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 234                       [(set GR64:$dst, EFLAGS,
 235                             (X86smul_flag (load addr:$src1),
 236                                           i64immSExt8:$src2))]>;
 237 } // Defs = [EFLAGS]
 238
 239
 240
 241
 242 // unsigned division/remainder
 243 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 244 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 245                "div{b}\t$src", []>;
 246 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 247 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 248                "div{w}\t$src", []>, OpSize;
 249 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 250 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 251                "div{l}\t$src", []>;
 252 // RDX:RAX/r64 = RAX,RDX
 253 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 254 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),
 255                 "div{q}\t$src", []>;
 256
 257 let mayLoad = 1 in {
 258 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 259 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 260                "div{b}\t$src", []>;
 261 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 262 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 263                "div{w}\t$src", []>, OpSize;
 264 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 265 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
 266                "div{l}\t$src", []>;
 267 // RDX:RAX/[mem64] = RAX,RDX
 268 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 269 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),
 270                 "div{q}\t$src", []>;
 271 }
 272
 273 // Signed division/remainder.
 274 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 275 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 276                "idiv{b}\t$src", []>;
 277 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 278 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 279                "idiv{w}\t$src", []>, OpSize;
 280 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 281 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 282                "idiv{l}\t$src", []>;
 283 // RDX:RAX/r64 = RAX,RDX
 284 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 285 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),
 286                 "idiv{q}\t$src", []>;
 287
 288 let mayLoad = 1, mayLoad = 1 in {
 289 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 290 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 291                "idiv{b}\t$src", []>;
 292 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 293 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 294                "idiv{w}\t$src", []>, OpSize;
 295 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 296 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
 297                "idiv{l}\t$src", []>;
 298 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in // RDX:RAX/[mem64] = RAX,RDX
 299 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),
 300                 "idiv{q}\t$src", []>;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Two address Instructions.
 305 //
 306
 307 // unary instructions
 308 let CodeSize = 2 in {
 309 let Defs = [EFLAGS] in {
 310 let Constraints = "$src1 = $dst" in {
 311 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src1),
 312                "neg{b}\t$dst",
 313                [(set GR8:$dst, (ineg GR8:$src1)),
 314                 (implicit EFLAGS)]>;
 315 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src1),
 316                "neg{w}\t$dst",
 317                [(set GR16:$dst, (ineg GR16:$src1)),
 318                 (implicit EFLAGS)]>, OpSize;
 319 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src1),
 320                "neg{l}\t$dst",
 321                [(set GR32:$dst, (ineg GR32:$src1)),
 322                 (implicit EFLAGS)]>;
 323 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src1), "neg{q}\t$dst",
 324                 [(set GR64:$dst, (ineg GR64:$src1)),
 325                  (implicit EFLAGS)]>;
 326 } // Constraints = "$src1 = $dst"
 327
 328 def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst),
 329                "neg{b}\t$dst",
 330                [(store (ineg (loadi8 addr:$dst)), addr:$dst),
 331                 (implicit EFLAGS)]>;
 332 def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst),
 333                "neg{w}\t$dst",
 334                [(store (ineg (loadi16 addr:$dst)), addr:$dst),
 335                 (implicit EFLAGS)]>, OpSize;
 336 def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst),
 337                "neg{l}\t$dst",
 338                [(store (ineg (loadi32 addr:$dst)), addr:$dst),
 339                 (implicit EFLAGS)]>;
 340 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 341                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 342                  (implicit EFLAGS)]>;
 343 } // Defs = [EFLAGS]
 344
 345
 346 // Note: NOT does not set EFLAGS!
 347
 348 let Constraints = "$src1 = $dst" in {
 349 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
 350 let AddedComplexity = 15 in {
 351 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src1),
 352                "not{b}\t$dst",
 353                [(set GR8:$dst, (not GR8:$src1))]>;
 354 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src1),
 355                "not{w}\t$dst",
 356                [(set GR16:$dst, (not GR16:$src1))]>, OpSize;
 357 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src1),
 358                "not{l}\t$dst",
 359                [(set GR32:$dst, (not GR32:$src1))]>;
 360 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src1), "not{q}\t$dst",
 361                 [(set GR64:$dst, (not GR64:$src1))]>;
 362 }
 363 } // Constraints = "$src1 = $dst"
 364
 365 def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst),
 366                "not{b}\t$dst",
 367                [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
 368 def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst),
 369                "not{w}\t$dst",
 370                [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
 371 def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst),
 372                "not{l}\t$dst",
 373                [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
 374 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 375                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 376 } // CodeSize
 377
 378 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
 379 let Defs = [EFLAGS] in {
 380 let Constraints = "$src1 = $dst" in {
 381 let CodeSize = 2 in
 382 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
 383                "inc{b}\t$dst",
 384                [(set GR8:$dst, EFLAGS, (X86inc_flag GR8:$src1))]>;
 385
 386 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
 387 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 388                "inc{w}\t$dst",
 389                [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 390              OpSize, Requires<[In32BitMode]>;
 391 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 392                "inc{l}\t$dst",
 393                [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 394              Requires<[In32BitMode]>;
 395 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src1), "inc{q}\t$dst",
 396                 [(set GR64:$dst, EFLAGS, (X86inc_flag GR64:$src1))]>;
 397 } // isConvertibleToThreeAddress = 1, CodeSize = 1
 398
 399
 400 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 401 let isConvertibleToThreeAddress = 1, CodeSize = 2 in {
 402 // Can transform into LEA.
 403 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
 404                   "inc{w}\t$dst",
 405                   [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 406                 OpSize, Requires<[In64BitMode]>;
 407 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
 408                   "inc{l}\t$dst",
 409                   [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 410                 Requires<[In64BitMode]>;
 411 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
 412                   "dec{w}\t$dst",
 413                   [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 414                 OpSize, Requires<[In64BitMode]>;
 415 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
 416                   "dec{l}\t$dst",
 417                   [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 418                 Requires<[In64BitMode]>;
 419 } // isConvertibleToThreeAddress = 1, CodeSize = 2
 420
 421 } // Constraints = "$src1 = $dst"
 422
 423 let CodeSize = 2 in {
 424   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
 425                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
 426                 (implicit EFLAGS)]>;
 427   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 428                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 429                 (implicit EFLAGS)]>,
 430                OpSize, Requires<[In32BitMode]>;
 431   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 432                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 433                 (implicit EFLAGS)]>,
 434                Requires<[In32BitMode]>;
 435   def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 436                   [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 437                    (implicit EFLAGS)]>;
 438
 439 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 440 // how to unfold them.
 441 // FIXME: What is this for??
 442 def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 443                   [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 444                     (implicit EFLAGS)]>,
 445                 OpSize, Requires<[In64BitMode]>;
 446 def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 447                   [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 448                     (implicit EFLAGS)]>,
 449                 Requires<[In64BitMode]>;
 450 def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 451                   [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 452                     (implicit EFLAGS)]>,
 453                 OpSize, Requires<[In64BitMode]>;
 454 def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 455                   [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 456                     (implicit EFLAGS)]>,
 457                 Requires<[In64BitMode]>;
 458 } // CodeSize = 2
 459
 460 let Constraints = "$src1 = $dst" in {
 461 let CodeSize = 2 in
 462 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
 463                "dec{b}\t$dst",
 464                [(set GR8:$dst, EFLAGS, (X86dec_flag GR8:$src1))]>;
 465 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
 466 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 467                "dec{w}\t$dst",
 468                [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 469              OpSize, Requires<[In32BitMode]>;
 470 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 471                "dec{l}\t$dst",
 472                [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 473              Requires<[In32BitMode]>;
 474 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src1), "dec{q}\t$dst",
 475                 [(set GR64:$dst, EFLAGS, (X86dec_flag GR64:$src1))]>;
 476 } // CodeSize = 2
 477 } // Constraints = "$src1 = $dst"
 478
 479
 480 let CodeSize = 2 in {
 481   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
 482                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
 483                 (implicit EFLAGS)]>;
 484   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 485                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 486                 (implicit EFLAGS)]>,
 487                OpSize, Requires<[In32BitMode]>;
 488   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 489                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 490                 (implicit EFLAGS)]>,
 491                Requires<[In32BitMode]>;
 492   def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 493                   [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 494                    (implicit EFLAGS)]>;
 495 } // CodeSize = 2
 496 } // Defs = [EFLAGS]
 497
 498
 499 /// X86TypeInfo - This is a bunch of information that describes relevant X86
 500 /// information about value types.  For example, it can tell you what the
 501 /// register class and preferred load to use.
 502 class X86TypeInfo<ValueType vt, string instrsuffix, RegisterClass regclass,
 503                   PatFrag loadnode, X86MemOperand memoperand, ImmType immkind,
 504                   Operand immoperand, SDPatternOperator immoperator,
 505                   Operand imm8operand, SDPatternOperator imm8operator,
 506                   bit hasOddOpcode, bit hasOpSizePrefix, bit hasREX_WPrefix> {
 507   /// VT - This is the value type itself.
 508   ValueType VT = vt;
 509
 510   /// InstrSuffix - This is the suffix used on instructions with this type.  For
 511   /// example, i8 -> "b", i16 -> "w", i32 -> "l", i64 -> "q".
 512   string InstrSuffix = instrsuffix;
 513
 514   /// RegClass - This is the register class associated with this type.  For
 515   /// example, i8 -> GR8, i16 -> GR16, i32 -> GR32, i64 -> GR64.
 516   RegisterClass RegClass = regclass;
 517
 518   /// LoadNode - This is the load node associated with this type.  For
 519   /// example, i8 -> loadi8, i16 -> loadi16, i32 -> loadi32, i64 -> loadi64.
 520   PatFrag LoadNode = loadnode;
 521
 522   /// MemOperand - This is the memory operand associated with this type.  For
 523   /// example, i8 -> i8mem, i16 -> i16mem, i32 -> i32mem, i64 -> i64mem.
 524   X86MemOperand MemOperand = memoperand;
 525
 526   /// ImmEncoding - This is the encoding of an immediate of this type.  For
 527   /// example, i8 -> Imm8, i16 -> Imm16, i32 -> Imm32.  Note that i64 -> Imm32
 528   /// since the immediate fields of i64 instructions is a 32-bit sign extended
 529   /// value.
 530   ImmType ImmEncoding = immkind;
 531
 532   /// ImmOperand - This is the operand kind of an immediate of this type.  For
 533   /// example, i8 -> i8imm, i16 -> i16imm, i32 -> i32imm.  Note that i64 ->
 534   /// i64i32imm since the immediate fields of i64 instructions is a 32-bit sign
 535   /// extended value.
 536   Operand ImmOperand = immoperand;
 537
 538   /// ImmOperator - This is the operator that should be used to match an
 539   /// immediate of this kind in a pattern (e.g. imm, or i64immSExt32).
 540   SDPatternOperator ImmOperator = immoperator;
 541
 542   /// Imm8Operand - This is the operand kind to use for an imm8 of this type.
 543   /// For example, i8 -> <invalid>, i16 -> i16i8imm, i32 -> i32i8imm.  This is
 544   /// only used for instructions that have a sign-extended imm8 field form.
 545   Operand Imm8Operand = imm8operand;
 546
 547   /// Imm8Operator - This is the operator that should be used to match an 8-bit
 548   /// sign extended immediate of this kind in a pattern (e.g. imm16immSExt8).
 549   SDPatternOperator Imm8Operator = imm8operator;
 550
 551   /// HasOddOpcode - This bit is true if the instruction should have an odd (as
 552   /// opposed to even) opcode.  Operations on i8 are usually even, operations on
 553   /// other datatypes are odd.
 554   bit HasOddOpcode = hasOddOpcode;
 555
 556   /// HasOpSizePrefix - This bit is set to true if the instruction should have
 557   /// the 0x66 operand size prefix.  This is set for i16 types.
 558   bit HasOpSizePrefix = hasOpSizePrefix;
 559
 560   /// HasREX_WPrefix - This bit is set to true if the instruction should have
 561   /// the 0x40 REX prefix.  This is set for i64 types.
 562   bit HasREX_WPrefix = hasREX_WPrefix;
 563 }
 564
 565 def invalid_node : SDNode<"<<invalid_node>>", SDTIntLeaf,[],"<<invalid_node>>">;
 566
 567
 568 def Xi8  : X86TypeInfo<i8 , "b", GR8 , loadi8 , i8mem ,
 569                        Imm8 , i8imm ,    imm,          i8imm   , invalid_node,
 570                        0, 0, 0>;
 571 def Xi16 : X86TypeInfo<i16, "w", GR16, loadi16, i16mem,
 572                        Imm16, i16imm,    imm,          i16i8imm, i16immSExt8,
 573                        1, 1, 0>;
 574 def Xi32 : X86TypeInfo<i32, "l", GR32, loadi32, i32mem,
 575                        Imm32, i32imm,    imm,          i32i8imm, i32immSExt8,
 576                        1, 0, 0>;
 577 def Xi64 : X86TypeInfo<i64, "q", GR64, loadi64, i64mem,
 578                        Imm32, i64i32imm, i64immSExt32, i64i8imm, i64immSExt8,
 579                        1, 0, 1>;
 580
 581 /// ITy - This instruction base class takes the type info for the instruction.
 582 /// Using this, it:
 583 /// 1. Concatenates together the instruction mnemonic with the appropriate
 584 ///    suffix letter, a tab, and the arguments.
 585 /// 2. Infers whether the instruction should have a 0x66 prefix byte.
 586 /// 3. Infers whether the instruction should have a 0x40 REX_W prefix.
 587 /// 4. Infers whether the low bit of the opcode should be 0 (for i8 operations)
 588 ///    or 1 (for i16,i32,i64 operations).
 589 class ITy<bits<8> opcode, Format f, X86TypeInfo typeinfo, dag outs, dag ins,
 590           string mnemonic, string args, list<dag> pattern>
 591   : I<{opcode{7}, opcode{6}, opcode{5}, opcode{4},
 592        opcode{3}, opcode{2}, opcode{1}, typeinfo.HasOddOpcode },
 593       f, outs, ins,
 594       !strconcat(mnemonic, "{", typeinfo.InstrSuffix, "}\t", args), pattern> {
 595
 596   // Infer instruction prefixes from type info.
 597   let hasOpSizePrefix = typeinfo.HasOpSizePrefix;
 598   let hasREX_WPrefix  = typeinfo.HasREX_WPrefix;
 599 }
 600
 601 // BinOpRR - Instructions like "add reg, reg, reg".
 602 class BinOpRR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 603               SDNode opnode>
 604   : ITy<opcode, MRMDestReg, typeinfo,
 605         (outs typeinfo.RegClass:$dst),
 606         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 607         mnemonic, "{$src2, $dst|$dst, $src2}",
 608         [(set typeinfo.RegClass:$dst, EFLAGS,
 609               (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))]>;
 610
 611 // BinOpRR_Rev - Instructions like "add reg, reg, reg" (reversed encoding).
 612 class BinOpRR_Rev<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo>
 613   : ITy<opcode, MRMSrcReg, typeinfo,
 614         (outs typeinfo.RegClass:$dst),
 615         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 616         mnemonic, "{$src2, $dst|$dst, $src2}", []> {
 617   // The disassembler should know about this, but not the asmparser.
 618   let isCodeGenOnly = 1;
 619 }
 620
 621 // BinOpRM - Instructions like "add reg, reg, [mem]".
 622 class BinOpRM<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 623               SDNode opnode>
 624   : ITy<opcode, MRMSrcMem, typeinfo,
 625         (outs typeinfo.RegClass:$dst),
 626         (ins typeinfo.RegClass:$src1, typeinfo.MemOperand:$src2),
 627         mnemonic, "{$src2, $dst|$dst, $src2}",
 628         [(set typeinfo.RegClass:$dst, EFLAGS,
 629             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 630
 631 // BinOpRI - Instructions like "add reg, reg, imm".
 632 class BinOpRI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 633               SDNode opnode, Format f>
 634   : ITy<opcode, f, typeinfo,
 635         (outs typeinfo.RegClass:$dst),
 636         (ins typeinfo.RegClass:$src1, typeinfo.ImmOperand:$src2),
 637         mnemonic, "{$src2, $dst|$dst, $src2}",
 638         [(set typeinfo.RegClass:$dst, EFLAGS,
 639             (opnode typeinfo.RegClass:$src1, typeinfo.ImmOperator:$src2))]> {
 640   let ImmT = typeinfo.ImmEncoding;
 641 }
 642
 643
 644 // BinOpRI8 - Instructions like "add reg, reg, imm8".
 645 class BinOpRI8<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 646                SDNode opnode, Format f>
 647   : ITy<opcode, f, typeinfo,
 648         (outs typeinfo.RegClass:$dst),
 649         (ins typeinfo.RegClass:$src1, typeinfo.Imm8Operand:$src2),
 650         mnemonic, "{$src2, $dst|$dst, $src2}",
 651         [(set typeinfo.RegClass:$dst, EFLAGS,
 652             (opnode typeinfo.RegClass:$src1, typeinfo.Imm8Operator:$src2))]> {
 653   let ImmT = Imm8; // Always 8-bit immediate.
 654 }
 655
 656 // BinOpMR - Instructions like "add [mem], reg".
 657 class BinOpMR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 658               SDNode opnode>
 659   : ITy<opcode, MRMDestMem, typeinfo,
 660         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.RegClass:$src),
 661         mnemonic, "{$src, $dst|$dst, $src}",
 662         [(store (opnode (load addr:$dst), typeinfo.RegClass:$src), addr:$dst),
 663                   (implicit EFLAGS)]>;
 664
 665 // BinOpMI - Instructions like "add [mem], imm".
 666 class BinOpMI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 667               SDNode opnode, Format f>
 668   : ITy<opcode, f, typeinfo,
 669         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.ImmOperand:$src),
 670         mnemonic, "{$src, $dst|$dst, $src}",
 671         [(store (opnode (typeinfo.VT (load addr:$dst)),
 672                         typeinfo.ImmOperator:$src), addr:$dst),
 673          (implicit EFLAGS)]> {
 674   let ImmT = typeinfo.ImmEncoding;
 675 }
 676
 677 // BinOpMI8 - Instructions like "add [mem], imm8".
 678 class BinOpMI8<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 679                SDNode opnode, Format f>
 680   : ITy<opcode, f, typeinfo,
 681         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.Imm8Operand:$src),
 682         mnemonic, "{$src, $dst|$dst, $src}",
 683         [(store (opnode (load addr:$dst),
 684                         typeinfo.Imm8Operator:$src), addr:$dst),
 685          (implicit EFLAGS)]> {
 686   let ImmT = Imm8; // Always 8-bit immediate.
 687 }
 688
 689 // BinOpAI - Instructions like "add %eax, %eax, imm".
 690 class BinOpAI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 691               Register areg>
 692   : ITy<opcode, RawFrm, typeinfo,
 693         (outs), (ins typeinfo.ImmOperand:$src),
 694         mnemonic, !strconcat("{$src, %", areg.AsmName, "|%",
 695                                areg.AsmName, ", $src}"), []> {
 696   let ImmT = typeinfo.ImmEncoding;
 697   let Uses = [areg];
 698   let Defs = [areg];
 699 }
 700
 701 class Or2<bits<8> Val> {
 702   bits<8> V = {Val{7}, Val{6}, Val{5}, Val{4}, Val{3}, Val{2}, 1, Val{0} };
 703 }
 704 class Or4<bits<8> Val> {
 705   bits<8> V = {Val{7}, Val{6}, Val{5}, Val{4}, Val{3}, 1, Val{1}, Val{0} };
 706 }
 707
 708 multiclass ArithBinOpEFLAGS<bits<8> BaseOpc, bits<8> BaseOpc2, bits<8> BaseOpc4,
 709                             string mnemonic, Format RegMRM, Format MemMRM,
 710                             SDNode opnodeflag, SDNode opnode,
 711                             bit CommutableRR, bit ConvertibleToThreeAddress> {
 712   let Defs = [EFLAGS] in {
 713     let Constraints = "$src1 = $dst" in {
 714       let isCommutable = CommutableRR,
 715           isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
 716         def #NAME#8rr  : BinOpRR<BaseOpc, mnemonic, Xi8 , opnodeflag>;
 717         def #NAME#16rr : BinOpRR<BaseOpc, mnemonic, Xi16, opnodeflag>;
 718         def #NAME#32rr : BinOpRR<BaseOpc, mnemonic, Xi32, opnodeflag>;
 719         def #NAME#64rr : BinOpRR<BaseOpc, mnemonic, Xi64, opnodeflag>;
 720       } // isCommutable
 721
 722       def #NAME#8rr_REV  : BinOpRR_Rev<BaseOpc2, mnemonic, Xi8>;
 723       def #NAME#16rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi16>;
 724       def #NAME#32rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi32>;
 725       def #NAME#64rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi64>;
 726
 727       def #NAME#8rm   : BinOpRM<BaseOpc2, mnemonic, Xi8 , opnodeflag>;
 728       def #NAME#16rm  : BinOpRM<BaseOpc2, mnemonic, Xi16, opnodeflag>;
 729       def #NAME#32rm  : BinOpRM<BaseOpc2, mnemonic, Xi32, opnodeflag>;
 730       def #NAME#64rm  : BinOpRM<BaseOpc2, mnemonic, Xi64, opnodeflag>;
 731
 732       let isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
 733         def #NAME#8ri   : BinOpRI<0x80, mnemonic, Xi8 , opnodeflag, RegMRM>;
 734         def #NAME#16ri  : BinOpRI<0x80, mnemonic, Xi16, opnodeflag, RegMRM>;
 735         def #NAME#32ri  : BinOpRI<0x80, mnemonic, Xi32, opnodeflag, RegMRM>;
 736         def #NAME#64ri32: BinOpRI<0x80, mnemonic, Xi64, opnodeflag, RegMRM>;
 737
 738         def #NAME#16ri8 : BinOpRI8<0x82, mnemonic, Xi16, opnodeflag, RegMRM>;
 739         def #NAME#32ri8 : BinOpRI8<0x82, mnemonic, Xi32, opnodeflag, RegMRM>;
 740         def #NAME#64ri8 : BinOpRI8<0x82, mnemonic, Xi64, opnodeflag, RegMRM>;
 741       }
 742     } // Constraints = "$src1 = $dst"
 743
 744     def #NAME#8mr    : BinOpMR<BaseOpc, mnemonic, Xi8 , opnode>;
 745     def #NAME#16mr   : BinOpMR<BaseOpc, mnemonic, Xi16, opnode>;
 746     def #NAME#32mr   : BinOpMR<BaseOpc, mnemonic, Xi32, opnode>;
 747     def #NAME#64mr   : BinOpMR<BaseOpc, mnemonic, Xi64, opnode>;
 748
 749     def #NAME#8mi    : BinOpMI<0x80, mnemonic, Xi8 , opnode, MemMRM>;
 750     def #NAME#16mi   : BinOpMI<0x80, mnemonic, Xi16, opnode, MemMRM>;
 751     def #NAME#32mi   : BinOpMI<0x80, mnemonic, Xi32, opnode, MemMRM>;
 752     def #NAME#64mi32 : BinOpMI<0x80, mnemonic, Xi64, opnode, MemMRM>;
 753
 754     def #NAME#16mi8  : BinOpMI8<0x82, mnemonic, Xi16, opnode, MemMRM>;
 755     def #NAME#32mi8  : BinOpMI8<0x82, mnemonic, Xi32, opnode, MemMRM>;
 756     def #NAME#64mi8  : BinOpMI8<0x82, mnemonic, Xi64, opnode, MemMRM>;
 757
 758     def #NAME#8i8   : BinOpAI<BaseOpc4, mnemonic, Xi8 , AL>;
 759     def #NAME#16i16 : BinOpAI<BaseOpc4, mnemonic, Xi16, AX>;
 760     def #NAME#32i32 : BinOpAI<BaseOpc4, mnemonic, Xi32, EAX>;
 761     def #NAME#64i32 : BinOpAI<BaseOpc4, mnemonic, Xi64, RAX>;
 762   }
 763 }
 764
 765 defm AND : ArithBinOpEFLAGS<0x20, 0x22, 0x24, "and", MRM4r, MRM4m,
 766                             X86and_flag, and, 1, 0>;
 767 defm OR : ArithBinOpEFLAGS<0x08, 0x0A, 0x0C, "or", MRM1r, MRM1m,
 768                             X86or_flag, or, 1, 0>;
 769 defm XOR : ArithBinOpEFLAGS<0x30, 0x32, 0x34, "xor", MRM6r, MRM6m,
 770                             X86xor_flag, xor, 1, 0>;
 771
 772 defm ADD : ArithBinOpEFLAGS<0x00, 0x02, 0x04, "add", MRM0r, MRM0m,
 773                             X86add_flag, add, 1, 1>;
 774
 775 // Arithmetic.
 776 let Defs = [EFLAGS] in {
 777
 778 let Uses = [EFLAGS] in {
 779 let Constraints = "$src1 = $dst" in {
 780 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
 781 def ADC8rr   : I<0x10, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 782                  "adc{b}\t{$src2, $dst|$dst, $src2}",
 783                  [(set GR8:$dst, (adde GR8:$src1, GR8:$src2))]>;
 784 def ADC16rr  : I<0x11, MRMDestReg, (outs GR16:$dst),
 785                                    (ins GR16:$src1, GR16:$src2),
 786                  "adc{w}\t{$src2, $dst|$dst, $src2}",
 787                  [(set GR16:$dst, (adde GR16:$src1, GR16:$src2))]>, OpSize;
 788 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst),
 789                                    (ins GR32:$src1, GR32:$src2),
 790                  "adc{l}\t{$src2, $dst|$dst, $src2}",
 791                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
 792 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst),
 793                   (ins GR64:$src1, GR64:$src2),
 794                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 795                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 796 }
 797
 798 let isCodeGenOnly = 1 in {
 799 def ADC8rr_REV : I<0x12, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 800                  "adc{b}\t{$src2, $dst|$dst, $src2}", []>;
 801 def ADC16rr_REV : I<0x13, MRMSrcReg, (outs GR16:$dst),
 802                     (ins GR16:$src1, GR16:$src2),
 803                     "adc{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 804 def ADC32rr_REV : I<0x13, MRMSrcReg, (outs GR32:$dst),
 805                     (ins GR32:$src1, GR32:$src2),
 806                     "adc{l}\t{$src2, $dst|$dst, $src2}", []>;
 807 def ADC64rr_REV : RI<0x13, MRMSrcReg , (outs GR32:$dst),
 808                      (ins GR64:$src1, GR64:$src2),
 809                     "adc{q}\t{$src2, $dst|$dst, $src2}", []>;
 810 }
 811
 812 def ADC8rm   : I<0x12, MRMSrcMem ,
 813                  (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
 814                  "adc{b}\t{$src2, $dst|$dst, $src2}",
 815                  [(set GR8:$dst, (adde GR8:$src1, (load addr:$src2)))]>;
 816 def ADC16rm  : I<0x13, MRMSrcMem , (outs GR16:$dst),
 817                                    (ins GR16:$src1, i16mem:$src2),
 818                  "adc{w}\t{$src2, $dst|$dst, $src2}",
 819                  [(set GR16:$dst, (adde GR16:$src1, (load addr:$src2)))]>,
 820                  OpSize;
 821 def ADC32rm  : I<0x13, MRMSrcMem ,
 822                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 823                  "adc{l}\t{$src2, $dst|$dst, $src2}",
 824                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
 825 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst),
 826                   (ins GR64:$src1, i64mem:$src2),
 827                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 828                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 829 def ADC8ri   : Ii8<0x80, MRM2r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
 830                     "adc{b}\t{$src2, $dst|$dst, $src2}",
 831                  [(set GR8:$dst, (adde GR8:$src1, imm:$src2))]>;
 832 def ADC16ri  : Ii16<0x81, MRM2r,
 833                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 834                     "adc{w}\t{$src2, $dst|$dst, $src2}",
 835                  [(set GR16:$dst, (adde GR16:$src1, imm:$src2))]>, OpSize;
 836 def ADC16ri8 : Ii8<0x83, MRM2r, (outs GR16:$dst),
 837                                 (ins GR16:$src1, i16i8imm:$src2),
 838                    "adc{w}\t{$src2, $dst|$dst, $src2}",
 839                  [(set GR16:$dst, (adde GR16:$src1, i16immSExt8:$src2))]>,
 840                  OpSize;
 841 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst),
 842                                  (ins GR32:$src1, i32imm:$src2),
 843                     "adc{l}\t{$src2, $dst|$dst, $src2}",
 844                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
 845 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst),
 846                                 (ins GR32:$src1, i32i8imm:$src2),
 847                    "adc{l}\t{$src2, $dst|$dst, $src2}",
 848                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
 849 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst),
 850                       (ins GR64:$src1, i64i32imm:$src2),
 851                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 852                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
 853 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst),
 854                     (ins GR64:$src1, i64i8imm:$src2),
 855                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 856                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
 857 } // Constraints = "$src1 = $dst"
 858
 859 def ADC8mr   : I<0x10, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 860                  "adc{b}\t{$src2, $dst|$dst, $src2}",
 861                  [(store (adde (load addr:$dst), GR8:$src2), addr:$dst)]>;
 862 def ADC16mr  : I<0x11, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 863                  "adc{w}\t{$src2, $dst|$dst, $src2}",
 864                  [(store (adde (load addr:$dst), GR16:$src2), addr:$dst)]>,
 865                  OpSize;
 866 def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 867                  "adc{l}\t{$src2, $dst|$dst, $src2}",
 868                  [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
 869 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 870                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 871                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
 872 def ADC8mi   : Ii8<0x80, MRM2m, (outs), (ins i8mem:$dst, i8imm:$src2),
 873                     "adc{b}\t{$src2, $dst|$dst, $src2}",
 874                 [(store (adde (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
 875 def ADC16mi  : Ii16<0x81, MRM2m, (outs), (ins i16mem:$dst, i16imm:$src2),
 876                     "adc{w}\t{$src2, $dst|$dst, $src2}",
 877                 [(store (adde (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
 878                 OpSize;
 879 def ADC16mi8 : Ii8<0x83, MRM2m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
 880                    "adc{w}\t{$src2, $dst|$dst, $src2}",
 881              [(store (adde (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
 882              OpSize;
 883 def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
 884                     "adc{l}\t{$src2, $dst|$dst, $src2}",
 885                 [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
 886 def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
 887                    "adc{l}\t{$src2, $dst|$dst, $src2}",
 888              [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
 889
 890 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 891                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 892                  [(store (adde (load addr:$dst), i64immSExt32:$src2),
 893                   addr:$dst)]>;
 894 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 895                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 896                  [(store (adde (load addr:$dst), i64immSExt8:$src2),
 897                   addr:$dst)]>;
 898
 899 def ADC8i8 : Ii8<0x14, RawFrm, (outs), (ins i8imm:$src),
 900                  "adc{b}\t{$src, %al|%al, $src}", []>;
 901 def ADC16i16 : Ii16<0x15, RawFrm, (outs), (ins i16imm:$src),
 902                     "adc{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 903 def ADC32i32 : Ii32<0x15, RawFrm, (outs), (ins i32imm:$src),
 904                     "adc{l}\t{$src, %eax|%eax, $src}", []>;
 905 def ADC64i32 : RIi32<0x15, RawFrm, (outs), (ins i64i32imm:$src),
 906                      "adc{q}\t{$src, %rax|%rax, $src}", []>;
 907 } // Uses = [EFLAGS]
 908
 909
 910
 911 defm SUB : ArithBinOpEFLAGS<0x28, 0x2A, 0x2C, "sub", MRM5r, MRM5m,
 912                             X86sub_flag, sub, 0, 0>;
 913
 914
 915 let Uses = [EFLAGS] in {
 916 let Constraints = "$src1 = $dst" in {
 917 def SBB8rr     : I<0x18, MRMDestReg, (outs GR8:$dst),
 918                                      (ins GR8:$src1, GR8:$src2),
 919                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
 920                  [(set GR8:$dst, (sube GR8:$src1, GR8:$src2))]>;
 921 def SBB16rr    : I<0x19, MRMDestReg, (outs GR16:$dst),
 922                                      (ins GR16:$src1, GR16:$src2),
 923                   "sbb{w}\t{$src2, $dst|$dst, $src2}",
 924                  [(set GR16:$dst, (sube GR16:$src1, GR16:$src2))]>, OpSize;
 925 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst),
 926                                       (ins GR32:$src1, GR32:$src2),
 927                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
 928                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
 929 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst),
 930                     (ins GR64:$src1, GR64:$src2),
 931                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 932                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
 933 } // Constraints = "$src1 = $dst"
 934
 935
 936 def SBB8mr   : I<0x18, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 937                  "sbb{b}\t{$src2, $dst|$dst, $src2}",
 938                  [(store (sube (load addr:$dst), GR8:$src2), addr:$dst)]>;
 939 def SBB16mr  : I<0x19, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 940                  "sbb{w}\t{$src2, $dst|$dst, $src2}",
 941                  [(store (sube (load addr:$dst), GR16:$src2), addr:$dst)]>,
 942                  OpSize;
 943 def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 944                  "sbb{l}\t{$src2, $dst|$dst, $src2}",
 945                  [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
 946 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 947                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 948                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
 949
 950 def SBB8mi  : Ii8<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
 951                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
 952                  [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
 953 def SBB16mi  : Ii16<0x81, MRM3m, (outs), (ins i16mem:$dst, i16imm:$src2),
 954                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
 955                 [(store (sube (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
 956                 OpSize;
 957 def SBB16mi8 : Ii8<0x83, MRM3m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
 958                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
 959              [(store (sube (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
 960              OpSize;
 961 def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
 962                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
 963                 [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
 964 def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
 965                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
 966              [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
 967 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 968                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 969               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
 970 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 971                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 972                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 973
 974 def SBB8i8 : Ii8<0x1C, RawFrm, (outs), (ins i8imm:$src),
 975                  "sbb{b}\t{$src, %al|%al, $src}", []>;
 976 def SBB16i16 : Ii16<0x1D, RawFrm, (outs), (ins i16imm:$src),
 977                     "sbb{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 978 def SBB32i32 : Ii32<0x1D, RawFrm, (outs), (ins i32imm:$src),
 979                     "sbb{l}\t{$src, %eax|%eax, $src}", []>;
 980 def SBB64i32 : RIi32<0x1D, RawFrm, (outs), (ins i64i32imm:$src),
 981                      "sbb{q}\t{$src, %rax|%rax, $src}", []>;
 982
 983 let Constraints = "$src1 = $dst" in {
 984
 985 let isCodeGenOnly = 1 in {
 986 def SBB8rr_REV : I<0x1A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 987                    "sbb{b}\t{$src2, $dst|$dst, $src2}", []>;
 988 def SBB16rr_REV : I<0x1B, MRMSrcReg, (outs GR16:$dst),
 989                     (ins GR16:$src1, GR16:$src2),
 990                     "sbb{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 991 def SBB32rr_REV : I<0x1B, MRMSrcReg, (outs GR32:$dst),
 992                     (ins GR32:$src1, GR32:$src2),
 993                     "sbb{l}\t{$src2, $dst|$dst, $src2}", []>;
 994 def SBB64rr_REV : RI<0x1B, MRMSrcReg, (outs GR64:$dst),
 995                      (ins GR64:$src1, GR64:$src2),
 996                      "sbb{q}\t{$src2, $dst|$dst, $src2}", []>;
 997 }
 998
 999 def SBB8rm   : I<0x1A, MRMSrcMem, (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1000                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1001                     [(set GR8:$dst, (sube GR8:$src1, (load addr:$src2)))]>;
1002 def SBB16rm  : I<0x1B, MRMSrcMem, (outs GR16:$dst),
1003                                   (ins GR16:$src1, i16mem:$src2),
1004                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1005                     [(set GR16:$dst, (sube GR16:$src1, (load addr:$src2)))]>,
1006                     OpSize;
1007 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst),
1008                                   (ins GR32:$src1, i32mem:$src2),
1009                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1010                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
1011 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst),
1012                   (ins GR64:$src1, i64mem:$src2),
1013                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1014                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
1015 def SBB8ri   : Ii8<0x80, MRM3r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1016                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1017                     [(set GR8:$dst, (sube GR8:$src1, imm:$src2))]>;
1018 def SBB16ri  : Ii16<0x81, MRM3r, (outs GR16:$dst),
1019                                  (ins GR16:$src1, i16imm:$src2),
1020                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1021                     [(set GR16:$dst, (sube GR16:$src1, imm:$src2))]>, OpSize;
1022 def SBB16ri8 : Ii8<0x83, MRM3r, (outs GR16:$dst),
1023                                 (ins GR16:$src1, i16i8imm:$src2),
1024                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1025                    [(set GR16:$dst, (sube GR16:$src1, i16immSExt8:$src2))]>,
1026                    OpSize;
1027 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst),
1028                                  (ins GR32:$src1, i32imm:$src2),
1029                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1030                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
1031 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst),
1032                                 (ins GR32:$src1, i32i8imm:$src2),
1033                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1034                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
1035 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst),
1036                       (ins GR64:$src1, i64i32imm:$src2),
1037                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1038                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
1039 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst),
1040                     (ins GR64:$src1, i64i8imm:$src2),
1041                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1042                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
1043
1044 } // Constraints = "$src1 = $dst"
1045 } // Uses = [EFLAGS]
1046 } // Defs = [EFLAGS]
1047
1048 //===----------------------------------------------------------------------===//
1049 // Test instructions are just like AND, except they don't generate a result.
1050 //
1051 let Defs = [EFLAGS] in {
1052 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
1053 def TEST8rr  : I<0x84, MRMSrcReg, (outs),  (ins GR8:$src1, GR8:$src2),
1054                      "test{b}\t{$src2, $src1|$src1, $src2}",
1055                      [(set EFLAGS, (X86cmp (and_su GR8:$src1, GR8:$src2), 0))]>;
1056 def TEST16rr : I<0x85, MRMSrcReg, (outs),  (ins GR16:$src1, GR16:$src2),
1057                      "test{w}\t{$src2, $src1|$src1, $src2}",
1058                      [(set EFLAGS, (X86cmp (and_su GR16:$src1, GR16:$src2),
1059                       0))]>,
1060                  OpSize;
1061 def TEST32rr : I<0x85, MRMSrcReg, (outs),  (ins GR32:$src1, GR32:$src2),
1062                      "test{l}\t{$src2, $src1|$src1, $src2}",
1063                      [(set EFLAGS, (X86cmp (and_su GR32:$src1, GR32:$src2),
1064                       0))]>;
1065 def TEST64rr : RI<0x85, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1066                   "test{q}\t{$src2, $src1|$src1, $src2}",
1067                   [(set EFLAGS, (X86cmp (and GR64:$src1, GR64:$src2), 0))]>;
1068 }
1069
1070 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
1071                      "test{b}\t{$src2, $src1|$src1, $src2}",
1072                      [(set EFLAGS, (X86cmp (and GR8:$src1, (loadi8 addr:$src2)),
1073                        0))]>;
1074 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
1075                      "test{w}\t{$src2, $src1|$src1, $src2}",
1076                      [(set EFLAGS, (X86cmp (and GR16:$src1,
1077                                          (loadi16 addr:$src2)), 0))]>, OpSize;
1078 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
1079                      "test{l}\t{$src2, $src1|$src1, $src2}",
1080                      [(set EFLAGS, (X86cmp (and GR32:$src1,
1081                                                 (loadi32 addr:$src2)), 0))]>;
1082 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1083                   "test{q}\t{$src2, $src1|$src1, $src2}",
1084                   [(set EFLAGS, (X86cmp (and GR64:$src1, (loadi64 addr:$src2)),
1085                     0))]>;
1086
1087 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
1088                     (outs),  (ins GR8:$src1, i8imm:$src2),
1089                     "test{b}\t{$src2, $src1|$src1, $src2}",
1090                     [(set EFLAGS, (X86cmp (and_su GR8:$src1, imm:$src2), 0))]>;
1091 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
1092                     (outs),  (ins GR16:$src1, i16imm:$src2),
1093                     "test{w}\t{$src2, $src1|$src1, $src2}",
1094                     [(set EFLAGS, (X86cmp (and_su GR16:$src1, imm:$src2), 0))]>,
1095                     OpSize;
1096 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
1097                     (outs),  (ins GR32:$src1, i32imm:$src2),
1098                     "test{l}\t{$src2, $src1|$src1, $src2}",
1099                     [(set EFLAGS, (X86cmp (and_su GR32:$src1, imm:$src2), 0))]>;
1100 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1101                                         (ins GR64:$src1, i64i32imm:$src2),
1102                        "test{q}\t{$src2, $src1|$src1, $src2}",
1103                      [(set EFLAGS, (X86cmp (and GR64:$src1, i64immSExt32:$src2),
1104                       0))]>;
1105
1106 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
1107                     (outs), (ins i8mem:$src1, i8imm:$src2),
1108                     "test{b}\t{$src2, $src1|$src1, $src2}",
1109                     [(set EFLAGS, (X86cmp (and (loadi8 addr:$src1), imm:$src2),
1110                      0))]>;
1111 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
1112                     (outs), (ins i16mem:$src1, i16imm:$src2),
1113                     "test{w}\t{$src2, $src1|$src1, $src2}",
1114                     [(set EFLAGS, (X86cmp (and (loadi16 addr:$src1), imm:$src2),
1115                      0))]>, OpSize;
1116 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
1117                     (outs), (ins i32mem:$src1, i32imm:$src2),
1118                     "test{l}\t{$src2, $src1|$src1, $src2}",
1119                     [(set EFLAGS, (X86cmp (and (loadi32 addr:$src1), imm:$src2),
1120                      0))]>;
1121 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1122                                         (ins i64mem:$src1, i64i32imm:$src2),
1123                        "test{q}\t{$src2, $src1|$src1, $src2}",
1124                 [(set EFLAGS, (X86cmp (and (loadi64 addr:$src1),
1125                                            i64immSExt32:$src2), 0))]>;
1126
1127 def TEST8i8  : Ii8<0xA8, RawFrm, (outs), (ins i8imm:$src),
1128                    "test{b}\t{$src, %al|%al, $src}", []>;
1129 def TEST16i16 : Ii16<0xA9, RawFrm, (outs), (ins i16imm:$src),
1130                      "test{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1131 def TEST32i32 : Ii32<0xA9, RawFrm, (outs), (ins i32imm:$src),
1132                      "test{l}\t{$src, %eax|%eax, $src}", []>;
1133 def TEST64i32 : RIi32<0xa9, RawFrm, (outs), (ins i64i32imm:$src),
1134                       "test{q}\t{$src, %rax|%rax, $src}", []>;
1135
1136 } // Defs = [EFLAGS]
1137
1138
1139 //===----------------------------------------------------------------------===//
1140 // Integer comparisons
1141
1142 let Defs = [EFLAGS] in {
1143
1144 def CMP8rr  : I<0x38, MRMDestReg,
1145                 (outs), (ins GR8 :$src1, GR8 :$src2),
1146                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1147                 [(set EFLAGS, (X86cmp GR8:$src1, GR8:$src2))]>;
1148 def CMP16rr : I<0x39, MRMDestReg,
1149                 (outs), (ins GR16:$src1, GR16:$src2),
1150                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1151                 [(set EFLAGS, (X86cmp GR16:$src1, GR16:$src2))]>, OpSize;
1152 def CMP32rr : I<0x39, MRMDestReg,
1153                 (outs), (ins GR32:$src1, GR32:$src2),
1154                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1155                 [(set EFLAGS, (X86cmp GR32:$src1, GR32:$src2))]>;
1156 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1157                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1158                  [(set EFLAGS, (X86cmp GR64:$src1, GR64:$src2))]>;
1159
1160 def CMP8mr  : I<0x38, MRMDestMem,
1161                 (outs), (ins i8mem :$src1, GR8 :$src2),
1162                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1163                 [(set EFLAGS, (X86cmp (loadi8 addr:$src1), GR8:$src2))]>;
1164 def CMP16mr : I<0x39, MRMDestMem,
1165                 (outs), (ins i16mem:$src1, GR16:$src2),
1166                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1167                 [(set EFLAGS, (X86cmp (loadi16 addr:$src1), GR16:$src2))]>,
1168                  OpSize;
1169 def CMP32mr : I<0x39, MRMDestMem,
1170                 (outs), (ins i32mem:$src1, GR32:$src2),
1171                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1172                 [(set EFLAGS, (X86cmp (loadi32 addr:$src1), GR32:$src2))]>;
1173 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1174                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1175                  [(set EFLAGS, (X86cmp (loadi64 addr:$src1), GR64:$src2))]>;
1176
1177 def CMP8rm  : I<0x3A, MRMSrcMem,
1178                 (outs), (ins GR8 :$src1, i8mem :$src2),
1179                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1180                 [(set EFLAGS, (X86cmp GR8:$src1, (loadi8 addr:$src2)))]>;
1181 def CMP16rm : I<0x3B, MRMSrcMem,
1182                 (outs), (ins GR16:$src1, i16mem:$src2),
1183                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1184                 [(set EFLAGS, (X86cmp GR16:$src1, (loadi16 addr:$src2)))]>,
1185                  OpSize;
1186 def CMP32rm : I<0x3B, MRMSrcMem,
1187                 (outs), (ins GR32:$src1, i32mem:$src2),
1188                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1189                 [(set EFLAGS, (X86cmp GR32:$src1, (loadi32 addr:$src2)))]>;
1190 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1191                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1192                  [(set EFLAGS, (X86cmp GR64:$src1, (loadi64 addr:$src2)))]>;
1193
1194 // These are alternate spellings for use by the disassembler, we mark them as
1195 // code gen only to ensure they aren't matched by the assembler.
1196 let isCodeGenOnly = 1 in {
1197   def CMP8rr_alt : I<0x3A, MRMSrcReg, (outs), (ins GR8:$src1, GR8:$src2),
1198                     "cmp{b}\t{$src2, $src1|$src1, $src2}", []>;
1199   def CMP16rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
1200                      "cmp{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize;
1201   def CMP32rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
1202                      "cmp{l}\t{$src2, $src1|$src1, $src2}", []>;
1203   def CMP64rr_alt : RI<0x3B, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1204                       "cmp{q}\t{$src2, $src1|$src1, $src2}", []>;
1205 }
1206
1207 def CMP8ri  : Ii8<0x80, MRM7r,
1208                   (outs), (ins GR8:$src1, i8imm:$src2),
1209                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
1210                   [(set EFLAGS, (X86cmp GR8:$src1, imm:$src2))]>;
1211 def CMP16ri : Ii16<0x81, MRM7r,
1212                    (outs), (ins GR16:$src1, i16imm:$src2),
1213                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1214                    [(set EFLAGS, (X86cmp GR16:$src1, imm:$src2))]>, OpSize;
1215 def CMP32ri : Ii32<0x81, MRM7r,
1216                    (outs), (ins GR32:$src1, i32imm:$src2),
1217                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1218                    [(set EFLAGS, (X86cmp GR32:$src1, imm:$src2))]>;
1219 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1220                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1221                       [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt32:$src2))]>;
1222
1223 def CMP8mi  : Ii8 <0x80, MRM7m,
1224                    (outs), (ins i8mem :$src1, i8imm :$src2),
1225                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
1226                    [(set EFLAGS, (X86cmp (loadi8 addr:$src1), imm:$src2))]>;
1227 def CMP16mi : Ii16<0x81, MRM7m,
1228                    (outs), (ins i16mem:$src1, i16imm:$src2),
1229                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1230                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1), imm:$src2))]>,
1231                    OpSize;
1232 def CMP32mi : Ii32<0x81, MRM7m,
1233                    (outs), (ins i32mem:$src1, i32imm:$src2),
1234                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1235                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1), imm:$src2))]>;
1236 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1237                                        (ins i64mem:$src1, i64i32imm:$src2),
1238                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1239                       [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1240                                             i64immSExt32:$src2))]>;
1241
1242 def CMP16ri8 : Ii8<0x83, MRM7r,
1243                    (outs), (ins GR16:$src1, i16i8imm:$src2),
1244                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1245                    [(set EFLAGS, (X86cmp GR16:$src1, i16immSExt8:$src2))]>,
1246                     OpSize;
1247 def CMP32ri8 : Ii8<0x83, MRM7r,
1248                    (outs), (ins GR32:$src1, i32i8imm:$src2),
1249                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1250                    [(set EFLAGS, (X86cmp GR32:$src1, i32immSExt8:$src2))]>;
1251 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1252                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1253                     [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt8:$src2))]>;
1254
1255 def CMP16mi8 : Ii8<0x83, MRM7m,
1256                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
1257                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1258                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1),
1259                                          i16immSExt8:$src2))]>, OpSize;
1260 def CMP32mi8 : Ii8<0x83, MRM7m,
1261                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
1262                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1263                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1),
1264                                          i32immSExt8:$src2))]>;
1265 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1266                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1267                     [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1268                                           i64immSExt8:$src2))]>;
1269
1270 def CMP8i8 : Ii8<0x3C, RawFrm, (outs), (ins i8imm:$src),
1271                  "cmp{b}\t{$src, %al|%al, $src}", []>;
1272 def CMP16i16 : Ii16<0x3D, RawFrm, (outs), (ins i16imm:$src),
1273                     "cmp{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1274 def CMP32i32 : Ii32<0x3D, RawFrm, (outs), (ins i32imm:$src),
1275                     "cmp{l}\t{$src, %eax|%eax, $src}", []>;
1276 def CMP64i32 : RIi32<0x3D, RawFrm, (outs), (ins i64i32imm:$src),
1277                      "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1278
1279 } // Defs = [EFLAGS]