lib/Target/X86/X86InstrArithmetic.td

   1 //===- X86InstrArithmetic.td - Integer Arithmetic Instrs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the integer arithmetic instructions in the X86
  11 // architecture.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // LEA - Load Effective Address
  17
  18 let neverHasSideEffects = 1 in
  19 def LEA16r   : I<0x8D, MRMSrcMem,
  20                  (outs GR16:$dst), (ins i32mem:$src),
  21                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
  22 let isReMaterializable = 1 in
  23 def LEA32r   : I<0x8D, MRMSrcMem,
  24                  (outs GR32:$dst), (ins i32mem:$src),
  25                  "lea{l}\t{$src|$dst}, {$dst|$src}",
  26                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
  27
  28 def LEA64_32r : I<0x8D, MRMSrcMem,
  29                   (outs GR32:$dst), (ins lea64_32mem:$src),
  30                   "lea{l}\t{$src|$dst}, {$dst|$src}",
  31                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
  32
  33 let isReMaterializable = 1 in
  34 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
  35                   "lea{q}\t{$src|$dst}, {$dst|$src}",
  36                   [(set GR64:$dst, lea64addr:$src)]>;
  37
  38
  39
  40 //===----------------------------------------------------------------------===//
  41 //  Fixed-Register Multiplication and Division Instructions.
  42 //
  43
  44 // Extra precision multiplication
  45
  46 // AL is really implied by AX, but the registers in Defs must match the
  47 // SDNode results (i8, i32).
  48 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  49 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
  50                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  51                // This probably ought to be moved to a def : Pat<> if the
  52                // syntax can be accepted.
  53                [(set AL, (mul AL, GR8:$src)),
  54                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
  55
  56 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
  57 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
  58                "mul{w}\t$src",
  59                []>, OpSize;    // AX,DX = AX*GR16
  60
  61 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
  62 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
  63                "mul{l}\t$src",
  64                []>; // EAX,EDX = EAX*GR32
  65 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  66 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
  67                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
  68
  69 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  70 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
  71                "mul{b}\t$src",
  72                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  73                // This probably ought to be moved to a def : Pat<> if the
  74                // syntax can be accepted.
  75                [(set AL, (mul AL, (loadi8 addr:$src))),
  76                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
  77
  78 let mayLoad = 1, neverHasSideEffects = 1 in {
  79 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  80 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
  81                "mul{w}\t$src",
  82                []>, OpSize; // AX,DX = AX*[mem16]
  83
  84 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
  85 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
  86               "mul{l}\t$src",
  87               []>;          // EAX,EDX = EAX*[mem32]
  88 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  89 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
  90                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
  91 }
  92
  93 let neverHasSideEffects = 1 in {
  94 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  95 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
  96               // AL,AH = AL*GR8
  97 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  98 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
  99               OpSize;    // AX,DX = AX*GR16
 100 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 101 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 102               // EAX,EDX = EAX*GR32
 103 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 104 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src), "imul{q}\t$src", []>;
 105               // RAX,RDX = RAX*GR64
 106
 107 let mayLoad = 1 in {
 108 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 109 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 110                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 111 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 112 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 113                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 114 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 115 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 116                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 117 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 118 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 119                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 120 }
 121 } // neverHasSideEffects
 122
 123
 124 let Defs = [EFLAGS] in {
 125 let Constraints = "$src1 = $dst" in {
 126
 127 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
 128 // Register-Register Signed Integer Multiply
 129 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
 130                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 131                  [(set GR16:$dst, EFLAGS,
 132                        (X86smul_flag GR16:$src1, GR16:$src2))]>, TB, OpSize;
 133 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
 134                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 135                  [(set GR32:$dst, EFLAGS,
 136                        (X86smul_flag GR32:$src1, GR32:$src2))]>, TB;
 137 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 138                                    (ins GR64:$src1, GR64:$src2),
 139                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 140                   [(set GR64:$dst, EFLAGS,
 141                         (X86smul_flag GR64:$src1, GR64:$src2))]>, TB;
 142 }
 143
 144 // Register-Memory Signed Integer Multiply
 145 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
 146                                   (ins GR16:$src1, i16mem:$src2),
 147                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 148                  [(set GR16:$dst, EFLAGS,
 149                        (X86smul_flag GR16:$src1, (load addr:$src2)))]>,
 150                TB, OpSize;
 151 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
 152                  (ins GR32:$src1, i32mem:$src2),
 153                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 154                  [(set GR32:$dst, EFLAGS,
 155                        (X86smul_flag GR32:$src1, (load addr:$src2)))]>, TB;
 156 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 157                                    (ins GR64:$src1, i64mem:$src2),
 158                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 159                   [(set GR64:$dst, EFLAGS,
 160                         (X86smul_flag GR64:$src1, (load addr:$src2)))]>, TB;
 161 } // Constraints = "$src1 = $dst"
 162
 163 } // Defs = [EFLAGS]
 164
 165 // Suprisingly enough, these are not two address instructions!
 166 let Defs = [EFLAGS] in {
 167 // Register-Integer Signed Integer Multiply
 168 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
 169                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 170                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 171                       [(set GR16:$dst, EFLAGS,
 172                             (X86smul_flag GR16:$src1, imm:$src2))]>, OpSize;
 173 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
 174                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 175                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 176                      [(set GR16:$dst, EFLAGS,
 177                            (X86smul_flag GR16:$src1, i16immSExt8:$src2))]>,
 178                  OpSize;
 179 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
 180                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 181                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 182                       [(set GR32:$dst, EFLAGS,
 183                             (X86smul_flag GR32:$src1, imm:$src2))]>;
 184 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
 185                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 186                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 187                      [(set GR32:$dst, EFLAGS,
 188                            (X86smul_flag GR32:$src1, i32immSExt8:$src2))]>;
 189 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 190                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 191                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 192                        [(set GR64:$dst, EFLAGS,
 193                              (X86smul_flag GR64:$src1, i64immSExt32:$src2))]>;
 194 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 195                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 196                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 197                       [(set GR64:$dst, EFLAGS,
 198                             (X86smul_flag GR64:$src1, i64immSExt8:$src2))]>;
 199
 200
 201 // Memory-Integer Signed Integer Multiply
 202 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
 203                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
 204                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 205                       [(set GR16:$dst, EFLAGS,
 206                             (X86smul_flag (load addr:$src1), imm:$src2))]>,
 207                  OpSize;
 208 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
 209                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
 210                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 211                      [(set GR16:$dst, EFLAGS,
 212                            (X86smul_flag (load addr:$src1),
 213                                          i16immSExt8:$src2))]>, OpSize;
 214 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
 215                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
 216                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 217                       [(set GR32:$dst, EFLAGS,
 218                             (X86smul_flag (load addr:$src1), imm:$src2))]>;
 219 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
 220                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
 221                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 222                      [(set GR32:$dst, EFLAGS,
 223                            (X86smul_flag (load addr:$src1),
 224                                          i32immSExt8:$src2))]>;
 225 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 226                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 227                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 228                         [(set GR64:$dst, EFLAGS,
 229                               (X86smul_flag (load addr:$src1),
 230                                             i64immSExt32:$src2))]>;
 231 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 232                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 233                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 234                       [(set GR64:$dst, EFLAGS,
 235                             (X86smul_flag (load addr:$src1),
 236                                           i64immSExt8:$src2))]>;
 237 } // Defs = [EFLAGS]
 238
 239
 240
 241
 242 // unsigned division/remainder
 243 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 244 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 245                "div{b}\t$src", []>;
 246 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 247 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 248                "div{w}\t$src", []>, OpSize;
 249 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 250 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 251                "div{l}\t$src", []>;
 252 // RDX:RAX/r64 = RAX,RDX
 253 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 254 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),
 255                 "div{q}\t$src", []>;
 256
 257 let mayLoad = 1 in {
 258 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 259 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 260                "div{b}\t$src", []>;
 261 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 262 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 263                "div{w}\t$src", []>, OpSize;
 264 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 265 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
 266                "div{l}\t$src", []>;
 267 // RDX:RAX/[mem64] = RAX,RDX
 268 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 269 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),
 270                 "div{q}\t$src", []>;
 271 }
 272
 273 // Signed division/remainder.
 274 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 275 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 276                "idiv{b}\t$src", []>;
 277 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 278 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 279                "idiv{w}\t$src", []>, OpSize;
 280 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 281 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 282                "idiv{l}\t$src", []>;
 283 // RDX:RAX/r64 = RAX,RDX
 284 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 285 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),
 286                 "idiv{q}\t$src", []>;
 287
 288 let mayLoad = 1, mayLoad = 1 in {
 289 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 290 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 291                "idiv{b}\t$src", []>;
 292 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 293 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 294                "idiv{w}\t$src", []>, OpSize;
 295 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 296 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
 297                "idiv{l}\t$src", []>;
 298 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in // RDX:RAX/[mem64] = RAX,RDX
 299 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),
 300                 "idiv{q}\t$src", []>;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Two address Instructions.
 305 //
 306
 307 // unary instructions
 308 let CodeSize = 2 in {
 309 let Defs = [EFLAGS] in {
 310 let Constraints = "$src1 = $dst" in {
 311 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src1),
 312                "neg{b}\t$dst",
 313                [(set GR8:$dst, (ineg GR8:$src1)),
 314                 (implicit EFLAGS)]>;
 315 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src1),
 316                "neg{w}\t$dst",
 317                [(set GR16:$dst, (ineg GR16:$src1)),
 318                 (implicit EFLAGS)]>, OpSize;
 319 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src1),
 320                "neg{l}\t$dst",
 321                [(set GR32:$dst, (ineg GR32:$src1)),
 322                 (implicit EFLAGS)]>;
 323 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src1), "neg{q}\t$dst",
 324                 [(set GR64:$dst, (ineg GR64:$src1)),
 325                  (implicit EFLAGS)]>;
 326 } // Constraints = "$src1 = $dst"
 327
 328 def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst),
 329                "neg{b}\t$dst",
 330                [(store (ineg (loadi8 addr:$dst)), addr:$dst),
 331                 (implicit EFLAGS)]>;
 332 def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst),
 333                "neg{w}\t$dst",
 334                [(store (ineg (loadi16 addr:$dst)), addr:$dst),
 335                 (implicit EFLAGS)]>, OpSize;
 336 def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst),
 337                "neg{l}\t$dst",
 338                [(store (ineg (loadi32 addr:$dst)), addr:$dst),
 339                 (implicit EFLAGS)]>;
 340 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 341                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 342                  (implicit EFLAGS)]>;
 343 } // Defs = [EFLAGS]
 344
 345
 346 // Note: NOT does not set EFLAGS!
 347
 348 let Constraints = "$src1 = $dst" in {
 349 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
 350 let AddedComplexity = 15 in {
 351 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src1),
 352                "not{b}\t$dst",
 353                [(set GR8:$dst, (not GR8:$src1))]>;
 354 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src1),
 355                "not{w}\t$dst",
 356                [(set GR16:$dst, (not GR16:$src1))]>, OpSize;
 357 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src1),
 358                "not{l}\t$dst",
 359                [(set GR32:$dst, (not GR32:$src1))]>;
 360 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src1), "not{q}\t$dst",
 361                 [(set GR64:$dst, (not GR64:$src1))]>;
 362 }
 363 } // Constraints = "$src1 = $dst"
 364
 365 def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst),
 366                "not{b}\t$dst",
 367                [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
 368 def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst),
 369                "not{w}\t$dst",
 370                [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
 371 def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst),
 372                "not{l}\t$dst",
 373                [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
 374 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 375                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 376 } // CodeSize
 377
 378 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
 379 let Defs = [EFLAGS] in {
 380 let Constraints = "$src1 = $dst" in {
 381 let CodeSize = 2 in
 382 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
 383                "inc{b}\t$dst",
 384                [(set GR8:$dst, EFLAGS, (X86inc_flag GR8:$src1))]>;
 385
 386 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
 387 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 388                "inc{w}\t$dst",
 389                [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 390              OpSize, Requires<[In32BitMode]>;
 391 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 392                "inc{l}\t$dst",
 393                [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 394              Requires<[In32BitMode]>;
 395 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src1), "inc{q}\t$dst",
 396                 [(set GR64:$dst, EFLAGS, (X86inc_flag GR64:$src1))]>;
 397 } // isConvertibleToThreeAddress = 1, CodeSize = 1
 398
 399
 400 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 401 let isConvertibleToThreeAddress = 1, CodeSize = 2 in {
 402 // Can transform into LEA.
 403 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
 404                   "inc{w}\t$dst",
 405                   [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 406                 OpSize, Requires<[In64BitMode]>;
 407 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
 408                   "inc{l}\t$dst",
 409                   [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 410                 Requires<[In64BitMode]>;
 411 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
 412                   "dec{w}\t$dst",
 413                   [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 414                 OpSize, Requires<[In64BitMode]>;
 415 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
 416                   "dec{l}\t$dst",
 417                   [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 418                 Requires<[In64BitMode]>;
 419 } // isConvertibleToThreeAddress = 1, CodeSize = 2
 420
 421 } // Constraints = "$src1 = $dst"
 422
 423 let CodeSize = 2 in {
 424   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
 425                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
 426                 (implicit EFLAGS)]>;
 427   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 428                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 429                 (implicit EFLAGS)]>,
 430                OpSize, Requires<[In32BitMode]>;
 431   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 432                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 433                 (implicit EFLAGS)]>,
 434                Requires<[In32BitMode]>;
 435   def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 436                   [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 437                    (implicit EFLAGS)]>;
 438
 439 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 440 // how to unfold them.
 441 // FIXME: What is this for??
 442 def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 443                   [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 444                     (implicit EFLAGS)]>,
 445                 OpSize, Requires<[In64BitMode]>;
 446 def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 447                   [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 448                     (implicit EFLAGS)]>,
 449                 Requires<[In64BitMode]>;
 450 def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 451                   [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 452                     (implicit EFLAGS)]>,
 453                 OpSize, Requires<[In64BitMode]>;
 454 def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 455                   [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 456                     (implicit EFLAGS)]>,
 457                 Requires<[In64BitMode]>;
 458 } // CodeSize = 2
 459
 460 let Constraints = "$src1 = $dst" in {
 461 let CodeSize = 2 in
 462 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
 463                "dec{b}\t$dst",
 464                [(set GR8:$dst, EFLAGS, (X86dec_flag GR8:$src1))]>;
 465 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
 466 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 467                "dec{w}\t$dst",
 468                [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 469              OpSize, Requires<[In32BitMode]>;
 470 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 471                "dec{l}\t$dst",
 472                [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 473              Requires<[In32BitMode]>;
 474 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src1), "dec{q}\t$dst",
 475                 [(set GR64:$dst, EFLAGS, (X86dec_flag GR64:$src1))]>;
 476 } // CodeSize = 2
 477 } // Constraints = "$src1 = $dst"
 478
 479
 480 let CodeSize = 2 in {
 481   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
 482                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
 483                 (implicit EFLAGS)]>;
 484   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 485                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 486                 (implicit EFLAGS)]>,
 487                OpSize, Requires<[In32BitMode]>;
 488   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 489                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 490                 (implicit EFLAGS)]>,
 491                Requires<[In32BitMode]>;
 492   def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 493                   [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 494                    (implicit EFLAGS)]>;
 495 } // CodeSize = 2
 496 } // Defs = [EFLAGS]
 497
 498
 499 /// X86TypeInfo - This is a bunch of information that describes relevant X86
 500 /// information about value types.  For example, it can tell you what the
 501 /// register class and preferred load to use.
 502 class X86TypeInfo<ValueType vt, string instrsuffix, RegisterClass regclass,
 503                   PatFrag loadnode, X86MemOperand memoperand, ImmType immkind,
 504                   Operand immoperand, SDPatternOperator immoperator,
 505                   Operand imm8operand, SDPatternOperator imm8operator,
 506                   bit hasOddOpcode, bit hasOpSizePrefix, bit hasREX_WPrefix> {
 507   /// VT - This is the value type itself.
 508   ValueType VT = vt;
 509
 510   /// InstrSuffix - This is the suffix used on instructions with this type.  For
 511   /// example, i8 -> "b", i16 -> "w", i32 -> "l", i64 -> "q".
 512   string InstrSuffix = instrsuffix;
 513
 514   /// RegClass - This is the register class associated with this type.  For
 515   /// example, i8 -> GR8, i16 -> GR16, i32 -> GR32, i64 -> GR64.
 516   RegisterClass RegClass = regclass;
 517
 518   /// LoadNode - This is the load node associated with this type.  For
 519   /// example, i8 -> loadi8, i16 -> loadi16, i32 -> loadi32, i64 -> loadi64.
 520   PatFrag LoadNode = loadnode;
 521
 522   /// MemOperand - This is the memory operand associated with this type.  For
 523   /// example, i8 -> i8mem, i16 -> i16mem, i32 -> i32mem, i64 -> i64mem.
 524   X86MemOperand MemOperand = memoperand;
 525
 526   /// ImmEncoding - This is the encoding of an immediate of this type.  For
 527   /// example, i8 -> Imm8, i16 -> Imm16, i32 -> Imm32.  Note that i64 -> Imm32
 528   /// since the immediate fields of i64 instructions is a 32-bit sign extended
 529   /// value.
 530   ImmType ImmEncoding = immkind;
 531
 532   /// ImmOperand - This is the operand kind of an immediate of this type.  For
 533   /// example, i8 -> i8imm, i16 -> i16imm, i32 -> i32imm.  Note that i64 ->
 534   /// i64i32imm since the immediate fields of i64 instructions is a 32-bit sign
 535   /// extended value.
 536   Operand ImmOperand = immoperand;
 537
 538   /// ImmOperator - This is the operator that should be used to match an
 539   /// immediate of this kind in a pattern (e.g. imm, or i64immSExt32).
 540   SDPatternOperator ImmOperator = immoperator;
 541
 542   /// Imm8Operand - This is the operand kind to use for an imm8 of this type.
 543   /// For example, i8 -> <invalid>, i16 -> i16i8imm, i32 -> i32i8imm.  This is
 544   /// only used for instructions that have a sign-extended imm8 field form.
 545   Operand Imm8Operand = imm8operand;
 546
 547   /// Imm8Operator - This is the operator that should be used to match an 8-bit
 548   /// sign extended immediate of this kind in a pattern (e.g. imm16immSExt8).
 549   SDPatternOperator Imm8Operator = imm8operator;
 550
 551   /// HasOddOpcode - This bit is true if the instruction should have an odd (as
 552   /// opposed to even) opcode.  Operations on i8 are usually even, operations on
 553   /// other datatypes are odd.
 554   bit HasOddOpcode = hasOddOpcode;
 555
 556   /// HasOpSizePrefix - This bit is set to true if the instruction should have
 557   /// the 0x66 operand size prefix.  This is set for i16 types.
 558   bit HasOpSizePrefix = hasOpSizePrefix;
 559
 560   /// HasREX_WPrefix - This bit is set to true if the instruction should have
 561   /// the 0x40 REX prefix.  This is set for i64 types.
 562   bit HasREX_WPrefix = hasREX_WPrefix;
 563 }
 564
 565 def invalid_node : SDNode<"<<invalid_node>>", SDTIntLeaf,[],"<<invalid_node>>">;
 566
 567
 568 def Xi8  : X86TypeInfo<i8 , "b", GR8 , loadi8 , i8mem ,
 569                        Imm8 , i8imm ,    imm,          i8imm   , invalid_node,
 570                        0, 0, 0>;
 571 def Xi16 : X86TypeInfo<i16, "w", GR16, loadi16, i16mem,
 572                        Imm16, i16imm,    imm,          i16i8imm, i16immSExt8,
 573                        1, 1, 0>;
 574 def Xi32 : X86TypeInfo<i32, "l", GR32, loadi32, i32mem,
 575                        Imm32, i32imm,    imm,          i32i8imm, i32immSExt8,
 576                        1, 0, 0>;
 577 def Xi64 : X86TypeInfo<i64, "q", GR64, loadi64, i64mem,
 578                        Imm32, i64i32imm, i64immSExt32, i64i8imm, i64immSExt8,
 579                        1, 0, 1>;
 580
 581 /// ITy - This instruction base class takes the type info for the instruction.
 582 /// Using this, it:
 583 /// 1. Concatenates together the instruction mnemonic with the appropriate
 584 ///    suffix letter, a tab, and the arguments.
 585 /// 2. Infers whether the instruction should have a 0x66 prefix byte.
 586 /// 3. Infers whether the instruction should have a 0x40 REX_W prefix.
 587 /// 4. Infers whether the low bit of the opcode should be 0 (for i8 operations)
 588 ///    or 1 (for i16,i32,i64 operations).
 589 class ITy<bits<8> opcode, Format f, X86TypeInfo typeinfo, dag outs, dag ins,
 590           string mnemonic, string args, list<dag> pattern>
 591   : I<{opcode{7}, opcode{6}, opcode{5}, opcode{4},
 592        opcode{3}, opcode{2}, opcode{1}, typeinfo.HasOddOpcode },
 593       f, outs, ins,
 594       !strconcat(mnemonic, "{", typeinfo.InstrSuffix, "}\t", args), pattern> {
 595
 596   // Infer instruction prefixes from type info.
 597   let hasOpSizePrefix = typeinfo.HasOpSizePrefix;
 598   let hasREX_WPrefix  = typeinfo.HasREX_WPrefix;
 599 }
 600
 601 // BinOpRR - Instructions like "add reg, reg, reg".
 602 class BinOpRR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 603               SDNode opnode>
 604   : ITy<opcode, MRMDestReg, typeinfo,
 605         (outs typeinfo.RegClass:$dst),
 606         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 607         mnemonic, "{$src2, $dst|$dst, $src2}",
 608         [(set typeinfo.RegClass:$dst, EFLAGS,
 609               (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))]>;
 610
 611 // BinOpRR_Rev - Instructions like "add reg, reg, reg" (reversed encoding).
 612 class BinOpRR_Rev<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo>
 613   : ITy<opcode, MRMSrcReg, typeinfo,
 614         (outs typeinfo.RegClass:$dst),
 615         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 616         mnemonic, "{$src2, $dst|$dst, $src2}", []> {
 617   // The disassembler should know about this, but not the asmparser.
 618   let isCodeGenOnly = 1;
 619 }
 620
 621 // BinOpRM - Instructions like "add reg, reg, [mem]".
 622 class BinOpRM<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 623               SDNode opnode>
 624   : ITy<opcode, MRMSrcMem, typeinfo,
 625         (outs typeinfo.RegClass:$dst),
 626         (ins typeinfo.RegClass:$src1, typeinfo.MemOperand:$src2),
 627         mnemonic, "{$src2, $dst|$dst, $src2}",
 628         [(set typeinfo.RegClass:$dst, EFLAGS,
 629             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 630
 631 // BinOpRI - Instructions like "add reg, reg, imm".
 632 class BinOpRI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 633               SDNode opnode, Format f>
 634   : ITy<opcode, f, typeinfo,
 635         (outs typeinfo.RegClass:$dst),
 636         (ins typeinfo.RegClass:$src1, typeinfo.ImmOperand:$src2),
 637         mnemonic, "{$src2, $dst|$dst, $src2}",
 638         [(set typeinfo.RegClass:$dst, EFLAGS,
 639             (opnode typeinfo.RegClass:$src1, typeinfo.ImmOperator:$src2))]> {
 640   let ImmT = typeinfo.ImmEncoding;
 641 }
 642
 643
 644 // BinOpRI8 - Instructions like "add reg, reg, imm8".
 645 class BinOpRI8<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 646                SDNode opnode, Format f>
 647   : ITy<opcode, f, typeinfo,
 648         (outs typeinfo.RegClass:$dst),
 649         (ins typeinfo.RegClass:$src1, typeinfo.Imm8Operand:$src2),
 650         mnemonic, "{$src2, $dst|$dst, $src2}",
 651         [(set typeinfo.RegClass:$dst, EFLAGS,
 652             (opnode typeinfo.RegClass:$src1, typeinfo.Imm8Operator:$src2))]> {
 653   let ImmT = Imm8; // Always 8-bit immediate.
 654 }
 655
 656 // BinOpMR - Instructions like "add [mem], reg".
 657 class BinOpMR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 658               SDNode opnode>
 659   : ITy<opcode, MRMDestMem, typeinfo,
 660         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.RegClass:$src),
 661         mnemonic, "{$src, $dst|$dst, $src}",
 662         [(store (opnode (load addr:$dst), typeinfo.RegClass:$src), addr:$dst),
 663                   (implicit EFLAGS)]>;
 664
 665 // BinOpMI - Instructions like "add [mem], imm".
 666 class BinOpMI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 667               SDNode opnode, Format f>
 668   : ITy<opcode, f, typeinfo,
 669         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.ImmOperand:$src),
 670         mnemonic, "{$src, $dst|$dst, $src}",
 671         [(store (opnode (typeinfo.VT (load addr:$dst)),
 672                         typeinfo.ImmOperator:$src), addr:$dst),
 673          (implicit EFLAGS)]> {
 674   let ImmT = typeinfo.ImmEncoding;
 675 }
 676
 677 // BinOpMI8 - Instructions like "add [mem], imm8".
 678 class BinOpMI8<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 679                SDNode opnode, Format f>
 680   : ITy<opcode, f, typeinfo,
 681         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.Imm8Operand:$src),
 682         mnemonic, "{$src, $dst|$dst, $src}",
 683         [(store (opnode (load addr:$dst),
 684                         typeinfo.Imm8Operator:$src), addr:$dst),
 685          (implicit EFLAGS)]> {
 686   let ImmT = Imm8; // Always 8-bit immediate.
 687 }
 688
 689 // BinOpAI - Instructions like "add %eax, %eax, imm".
 690 class BinOpAI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 691               Register areg>
 692   : ITy<opcode, RawFrm, typeinfo,
 693         (outs), (ins typeinfo.ImmOperand:$src),
 694         mnemonic, !strconcat("{$src, %", areg.AsmName, "|%",
 695                                areg.AsmName, ", $src}"), []> {
 696   let ImmT = typeinfo.ImmEncoding;
 697   let Uses = [areg];
 698   let Defs = [areg];
 699 }
 700
 701 class Or2<bits<8> Val> {
 702   bits<8> V = {Val{7}, Val{6}, Val{5}, Val{4}, Val{3}, Val{2}, 1, Val{0} };
 703 }
 704 class Or4<bits<8> Val> {
 705   bits<8> V = {Val{7}, Val{6}, Val{5}, Val{4}, Val{3}, 1, Val{1}, Val{0} };
 706 }
 707
 708 multiclass ArithBinOpEFLAGS<bits<8> BaseOpc, bits<8> BaseOpc2, bits<8> BaseOpc4,
 709                             string mnemonic, Format RegMRM, Format MemMRM,
 710                             SDNode opnodeflag, SDNode opnode,
 711                             bit CommutableRR> {
 712   let Defs = [EFLAGS] in {
 713     let Constraints = "$src1 = $dst" in {
 714       let isCommutable = CommutableRR in {
 715         def #NAME#8rr  : BinOpRR<BaseOpc, mnemonic, Xi8 , opnodeflag>;
 716         def #NAME#16rr : BinOpRR<BaseOpc, mnemonic, Xi16, opnodeflag>;
 717         def #NAME#32rr : BinOpRR<BaseOpc, mnemonic, Xi32, opnodeflag>;
 718         def #NAME#64rr : BinOpRR<BaseOpc, mnemonic, Xi64, opnodeflag>;
 719       } // isCommutable
 720
 721       def #NAME#8rr_REV  : BinOpRR_Rev<BaseOpc2, mnemonic, Xi8>;
 722       def #NAME#16rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi16>;
 723       def #NAME#32rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi32>;
 724       def #NAME#64rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi64>;
 725
 726       def #NAME#8rm   : BinOpRM<BaseOpc2, mnemonic, Xi8 , opnodeflag>;
 727       def #NAME#16rm  : BinOpRM<BaseOpc2, mnemonic, Xi16, opnodeflag>;
 728       def #NAME#32rm  : BinOpRM<BaseOpc2, mnemonic, Xi32, opnodeflag>;
 729       def #NAME#64rm  : BinOpRM<BaseOpc2, mnemonic, Xi64, opnodeflag>;
 730
 731       def #NAME#8ri   : BinOpRI<0x80, mnemonic, Xi8 , opnodeflag, RegMRM>;
 732       def #NAME#16ri  : BinOpRI<0x80, mnemonic, Xi16, opnodeflag, RegMRM>;
 733       def #NAME#32ri  : BinOpRI<0x80, mnemonic, Xi32, opnodeflag, RegMRM>;
 734       def #NAME#64ri32: BinOpRI<0x80, mnemonic, Xi64, opnodeflag, RegMRM>;
 735
 736       def #NAME#16ri8 : BinOpRI8<0x82, mnemonic, Xi16, opnodeflag, RegMRM>;
 737       def #NAME#32ri8 : BinOpRI8<0x82, mnemonic, Xi32, opnodeflag, RegMRM>;
 738       def #NAME#64ri8 : BinOpRI8<0x82, mnemonic, Xi64, opnodeflag, RegMRM>;
 739     } // Constraints = "$src1 = $dst"
 740
 741     def #NAME#8mr    : BinOpMR<BaseOpc, mnemonic, Xi8 , opnode>;
 742     def #NAME#16mr   : BinOpMR<BaseOpc, mnemonic, Xi16, opnode>;
 743     def #NAME#32mr   : BinOpMR<BaseOpc, mnemonic, Xi32, opnode>;
 744     def #NAME#64mr   : BinOpMR<BaseOpc, mnemonic, Xi64, opnode>;
 745
 746     def #NAME#8mi    : BinOpMI<0x80, mnemonic, Xi8 , opnode, MemMRM>;
 747     def #NAME#16mi   : BinOpMI<0x80, mnemonic, Xi16, opnode, MemMRM>;
 748     def #NAME#32mi   : BinOpMI<0x80, mnemonic, Xi32, opnode, MemMRM>;
 749     def #NAME#64mi32 : BinOpMI<0x80, mnemonic, Xi64, opnode, MemMRM>;
 750
 751     def #NAME#16mi8  : BinOpMI8<0x82, mnemonic, Xi16, opnode, MemMRM>;
 752     def #NAME#32mi8  : BinOpMI8<0x82, mnemonic, Xi32, opnode, MemMRM>;
 753     def #NAME#64mi8  : BinOpMI8<0x82, mnemonic, Xi64, opnode, MemMRM>;
 754
 755     def #NAME#8i8   : BinOpAI<BaseOpc4, mnemonic, Xi8 , AL>;
 756     def #NAME#16i16 : BinOpAI<BaseOpc4, mnemonic, Xi16, AX>;
 757     def #NAME#32i32 : BinOpAI<BaseOpc4, mnemonic, Xi32, EAX>;
 758     def #NAME#64i32 : BinOpAI<BaseOpc4, mnemonic, Xi64, RAX>;
 759   }
 760 }
 761
 762 defm AND : ArithBinOpEFLAGS<0x20, 0x22, 0x24, "and", MRM4r, MRM4m,
 763                             X86and_flag, and, 1>;
 764 defm OR : ArithBinOpEFLAGS<0x08, 0x0A, 0x0C, "or", MRM1r, MRM1m,
 765                             X86or_flag, or, 1>;
 766 defm XOR : ArithBinOpEFLAGS<0x30, 0x32, 0x34, "xor", MRM6r, MRM6m,
 767                             X86xor_flag, xor, 1>;
 768
 769
 770 // Arithmetic.
 771 let Defs = [EFLAGS] in {
 772 let Constraints = "$src1 = $dst" in {
 773 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
 774 // Register-Register Addition
 775 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
 776                                     (ins GR8 :$src1, GR8 :$src2),
 777                   "add{b}\t{$src2, $dst|$dst, $src2}",
 778                   [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1, GR8:$src2))]>;
 779
 780 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
 781 // Register-Register Addition
 782 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
 783                                    (ins GR16:$src1, GR16:$src2),
 784                  "add{w}\t{$src2, $dst|$dst, $src2}",
 785                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
 786                                                        GR16:$src2))]>, OpSize;
 787 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
 788                                    (ins GR32:$src1, GR32:$src2),
 789                  "add{l}\t{$src2, $dst|$dst, $src2}",
 790                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
 791                                                        GR32:$src2))]>;
 792 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst),
 793                     (ins GR64:$src1, GR64:$src2),
 794                     "add{q}\t{$src2, $dst|$dst, $src2}",
 795                     [(set GR64:$dst, EFLAGS,
 796                           (X86add_flag GR64:$src1, GR64:$src2))]>;
 797 } // end isConvertibleToThreeAddress
 798 } // end isCommutable
 799
 800 // These are alternate spellings for use by the disassembler, we mark them as
 801 // code gen only to ensure they aren't matched by the assembler.
 802 let isCodeGenOnly = 1 in {
 803   def ADD8rr_alt: I<0x02, MRMSrcReg,
 804                     (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 805                    "add{b}\t{$src2, $dst|$dst, $src2}", []>;
 806   def ADD16rr_alt: I<0x03, MRMSrcReg,
 807                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 808                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 809   def ADD32rr_alt: I<0x03, MRMSrcReg,
 810                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 811                     "add{l}\t{$src2, $dst|$dst, $src2}", []>;
 812   def ADD64rr_alt : RI<0x03, MRMSrcReg,
 813                        (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 814                        "add{l}\t{$src2, $dst|$dst, $src2}", []>;
 815 }
 816
 817 // Register-Memory Addition
 818 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
 819                                   (ins GR8 :$src1, i8mem :$src2),
 820                  "add{b}\t{$src2, $dst|$dst, $src2}",
 821                  [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1,
 822                                                       (load addr:$src2)))]>;
 823 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
 824                                   (ins GR16:$src1, i16mem:$src2),
 825                  "add{w}\t{$src2, $dst|$dst, $src2}",
 826                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
 827                                                   (load addr:$src2)))]>, OpSize;
 828 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
 829                                   (ins GR32:$src1, i32mem:$src2),
 830                  "add{l}\t{$src2, $dst|$dst, $src2}",
 831                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
 832                                                        (load addr:$src2)))]>;
 833 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst),
 834                      (ins GR64:$src1, i64mem:$src2),
 835                      "add{q}\t{$src2, $dst|$dst, $src2}",
 836                      [(set GR64:$dst, EFLAGS,
 837                            (X86add_flag GR64:$src1, (load addr:$src2)))]>;
 838
 839 // Register-Integer Addition
 840 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
 841                     "add{b}\t{$src2, $dst|$dst, $src2}",
 842                     [(set GR8:$dst, EFLAGS,
 843                           (X86add_flag GR8:$src1, imm:$src2))]>;
 844
 845 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
 846 // Register-Integer Addition
 847 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
 848                                  (ins GR16:$src1, i16imm:$src2),
 849                     "add{w}\t{$src2, $dst|$dst, $src2}",
 850                     [(set GR16:$dst, EFLAGS,
 851                           (X86add_flag GR16:$src1, imm:$src2))]>, OpSize;
 852 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
 853                                  (ins GR32:$src1, i32imm:$src2),
 854                     "add{l}\t{$src2, $dst|$dst, $src2}",
 855                     [(set GR32:$dst, EFLAGS,
 856                           (X86add_flag GR32:$src1, imm:$src2))]>;
 857 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
 858                                 (ins GR16:$src1, i16i8imm:$src2),
 859                    "add{w}\t{$src2, $dst|$dst, $src2}",
 860                    [(set GR16:$dst, EFLAGS,
 861                          (X86add_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
 862 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
 863                                 (ins GR32:$src1, i32i8imm:$src2),
 864                    "add{l}\t{$src2, $dst|$dst, $src2}",
 865                    [(set GR32:$dst, EFLAGS,
 866                          (X86add_flag GR32:$src1, i32immSExt8:$src2))]>;
 867 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst),
 868                      (ins GR64:$src1, i64i8imm:$src2),
 869                      "add{q}\t{$src2, $dst|$dst, $src2}",
 870                      [(set GR64:$dst, EFLAGS,
 871                            (X86add_flag GR64:$src1, i64immSExt8:$src2))]>;
 872 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst),
 873                       (ins GR64:$src1, i64i32imm:$src2),
 874                       "add{q}\t{$src2, $dst|$dst, $src2}",
 875                       [(set GR64:$dst, EFLAGS,
 876                             (X86add_flag GR64:$src1, i64immSExt32:$src2))]>;
 877 }
 878 } // Constraints = "$src1 = $dst"
 879
 880 // Memory-Register Addition
 881 def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 882                  "add{b}\t{$src2, $dst|$dst, $src2}",
 883                  [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
 884                   (implicit EFLAGS)]>;
 885 def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 886                  "add{w}\t{$src2, $dst|$dst, $src2}",
 887                  [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
 888                   (implicit EFLAGS)]>, OpSize;
 889 def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 890                  "add{l}\t{$src2, $dst|$dst, $src2}",
 891                  [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
 892                   (implicit EFLAGS)]>;
 893 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 894                   "add{q}\t{$src2, $dst|$dst, $src2}",
 895                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
 896                    (implicit EFLAGS)]>;
 897 def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
 898                    "add{b}\t{$src2, $dst|$dst, $src2}",
 899                  [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
 900                   (implicit EFLAGS)]>;
 901 def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
 902                     "add{w}\t{$src2, $dst|$dst, $src2}",
 903                 [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
 904                  (implicit EFLAGS)]>, OpSize;
 905 def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
 906                     "add{l}\t{$src2, $dst|$dst, $src2}",
 907                     [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
 908                      (implicit EFLAGS)]>;
 909 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
 910                       "add{q}\t{$src2, $dst|$dst, $src2}",
 911                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
 912                 (implicit EFLAGS)]>;
 913 def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
 914                    "add{w}\t{$src2, $dst|$dst, $src2}",
 915                    [(store (add (load addr:$dst), i16immSExt8:$src2),
 916                                 addr:$dst),
 917                     (implicit EFLAGS)]>, OpSize;
 918 def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
 919                    "add{l}\t{$src2, $dst|$dst, $src2}",
 920                 [(store (add (load addr:$dst), i32immSExt8:$src2),
 921                              addr:$dst),
 922                  (implicit EFLAGS)]>;
 923 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 924                     "add{q}\t{$src2, $dst|$dst, $src2}",
 925                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
 926                  (implicit EFLAGS)]>;
 927
 928 // addition to rAX
 929 def ADD8i8 : Ii8<0x04, RawFrm, (outs), (ins i8imm:$src),
 930                  "add{b}\t{$src, %al|%al, $src}", []>;
 931 def ADD16i16 : Ii16<0x05, RawFrm, (outs), (ins i16imm:$src),
 932                     "add{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 933 def ADD32i32 : Ii32<0x05, RawFrm, (outs), (ins i32imm:$src),
 934                     "add{l}\t{$src, %eax|%eax, $src}", []>;
 935 def ADD64i32 : RIi32<0x05, RawFrm, (outs), (ins i64i32imm:$src),
 936                      "add{q}\t{$src, %rax|%rax, $src}", []>;
 937
 938 let Uses = [EFLAGS] in {
 939 let Constraints = "$src1 = $dst" in {
 940 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
 941 def ADC8rr   : I<0x10, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 942                  "adc{b}\t{$src2, $dst|$dst, $src2}",
 943                  [(set GR8:$dst, (adde GR8:$src1, GR8:$src2))]>;
 944 def ADC16rr  : I<0x11, MRMDestReg, (outs GR16:$dst),
 945                                    (ins GR16:$src1, GR16:$src2),
 946                  "adc{w}\t{$src2, $dst|$dst, $src2}",
 947                  [(set GR16:$dst, (adde GR16:$src1, GR16:$src2))]>, OpSize;
 948 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst),
 949                                    (ins GR32:$src1, GR32:$src2),
 950                  "adc{l}\t{$src2, $dst|$dst, $src2}",
 951                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
 952 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst),
 953                   (ins GR64:$src1, GR64:$src2),
 954                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 955                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 956 }
 957
 958 let isCodeGenOnly = 1 in {
 959 def ADC8rr_REV : I<0x12, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 960                  "adc{b}\t{$src2, $dst|$dst, $src2}", []>;
 961 def ADC16rr_REV : I<0x13, MRMSrcReg, (outs GR16:$dst),
 962                     (ins GR16:$src1, GR16:$src2),
 963                     "adc{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 964 def ADC32rr_REV : I<0x13, MRMSrcReg, (outs GR32:$dst),
 965                     (ins GR32:$src1, GR32:$src2),
 966                     "adc{l}\t{$src2, $dst|$dst, $src2}", []>;
 967 def ADC64rr_REV : RI<0x13, MRMSrcReg , (outs GR32:$dst),
 968                      (ins GR64:$src1, GR64:$src2),
 969                     "adc{q}\t{$src2, $dst|$dst, $src2}", []>;
 970 }
 971
 972 def ADC8rm   : I<0x12, MRMSrcMem ,
 973                  (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
 974                  "adc{b}\t{$src2, $dst|$dst, $src2}",
 975                  [(set GR8:$dst, (adde GR8:$src1, (load addr:$src2)))]>;
 976 def ADC16rm  : I<0x13, MRMSrcMem , (outs GR16:$dst),
 977                                    (ins GR16:$src1, i16mem:$src2),
 978                  "adc{w}\t{$src2, $dst|$dst, $src2}",
 979                  [(set GR16:$dst, (adde GR16:$src1, (load addr:$src2)))]>,
 980                  OpSize;
 981 def ADC32rm  : I<0x13, MRMSrcMem ,
 982                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 983                  "adc{l}\t{$src2, $dst|$dst, $src2}",
 984                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
 985 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst),
 986                   (ins GR64:$src1, i64mem:$src2),
 987                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 988                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 989 def ADC8ri   : Ii8<0x80, MRM2r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
 990                     "adc{b}\t{$src2, $dst|$dst, $src2}",
 991                  [(set GR8:$dst, (adde GR8:$src1, imm:$src2))]>;
 992 def ADC16ri  : Ii16<0x81, MRM2r,
 993                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 994                     "adc{w}\t{$src2, $dst|$dst, $src2}",
 995                  [(set GR16:$dst, (adde GR16:$src1, imm:$src2))]>, OpSize;
 996 def ADC16ri8 : Ii8<0x83, MRM2r, (outs GR16:$dst),
 997                                 (ins GR16:$src1, i16i8imm:$src2),
 998                    "adc{w}\t{$src2, $dst|$dst, $src2}",
 999                  [(set GR16:$dst, (adde GR16:$src1, i16immSExt8:$src2))]>,
1000                  OpSize;
1001 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst),
1002                                  (ins GR32:$src1, i32imm:$src2),
1003                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1004                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
1005 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst),
1006                                 (ins GR32:$src1, i32i8imm:$src2),
1007                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1008                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
1009 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst),
1010                       (ins GR64:$src1, i64i32imm:$src2),
1011                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1012                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
1013 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst),
1014                     (ins GR64:$src1, i64i8imm:$src2),
1015                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1016                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
1017 } // Constraints = "$src1 = $dst"
1018
1019 def ADC8mr   : I<0x10, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1020                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1021                  [(store (adde (load addr:$dst), GR8:$src2), addr:$dst)]>;
1022 def ADC16mr  : I<0x11, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1023                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1024                  [(store (adde (load addr:$dst), GR16:$src2), addr:$dst)]>,
1025                  OpSize;
1026 def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1027                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1028                  [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
1029 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1030                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1031                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
1032 def ADC8mi   : Ii8<0x80, MRM2m, (outs), (ins i8mem:$dst, i8imm:$src2),
1033                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1034                 [(store (adde (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1035 def ADC16mi  : Ii16<0x81, MRM2m, (outs), (ins i16mem:$dst, i16imm:$src2),
1036                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1037                 [(store (adde (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1038                 OpSize;
1039 def ADC16mi8 : Ii8<0x83, MRM2m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1040                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1041              [(store (adde (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1042              OpSize;
1043 def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
1044                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1045                 [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1046 def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1047                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1048              [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1049
1050 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1051                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1052                  [(store (adde (load addr:$dst), i64immSExt32:$src2),
1053                   addr:$dst)]>;
1054 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1055                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1056                  [(store (adde (load addr:$dst), i64immSExt8:$src2),
1057                   addr:$dst)]>;
1058
1059 def ADC8i8 : Ii8<0x14, RawFrm, (outs), (ins i8imm:$src),
1060                  "adc{b}\t{$src, %al|%al, $src}", []>;
1061 def ADC16i16 : Ii16<0x15, RawFrm, (outs), (ins i16imm:$src),
1062                     "adc{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1063 def ADC32i32 : Ii32<0x15, RawFrm, (outs), (ins i32imm:$src),
1064                     "adc{l}\t{$src, %eax|%eax, $src}", []>;
1065 def ADC64i32 : RIi32<0x15, RawFrm, (outs), (ins i64i32imm:$src),
1066                      "adc{q}\t{$src, %rax|%rax, $src}", []>;
1067 } // Uses = [EFLAGS]
1068
1069
1070
1071 defm SUB : ArithBinOpEFLAGS<0x28, 0x2A, 0x2C, "sub", MRM5r, MRM5m,
1072                             X86sub_flag, sub, 0>;
1073
1074
1075 let Uses = [EFLAGS] in {
1076 let Constraints = "$src1 = $dst" in {
1077 def SBB8rr     : I<0x18, MRMDestReg, (outs GR8:$dst),
1078                                      (ins GR8:$src1, GR8:$src2),
1079                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1080                  [(set GR8:$dst, (sube GR8:$src1, GR8:$src2))]>;
1081 def SBB16rr    : I<0x19, MRMDestReg, (outs GR16:$dst),
1082                                      (ins GR16:$src1, GR16:$src2),
1083                   "sbb{w}\t{$src2, $dst|$dst, $src2}",
1084                  [(set GR16:$dst, (sube GR16:$src1, GR16:$src2))]>, OpSize;
1085 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst),
1086                                       (ins GR32:$src1, GR32:$src2),
1087                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
1088                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
1089 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst),
1090                     (ins GR64:$src1, GR64:$src2),
1091                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1092                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
1093 } // Constraints = "$src1 = $dst"
1094
1095
1096 def SBB8mr   : I<0x18, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1097                  "sbb{b}\t{$src2, $dst|$dst, $src2}",
1098                  [(store (sube (load addr:$dst), GR8:$src2), addr:$dst)]>;
1099 def SBB16mr  : I<0x19, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1100                  "sbb{w}\t{$src2, $dst|$dst, $src2}",
1101                  [(store (sube (load addr:$dst), GR16:$src2), addr:$dst)]>,
1102                  OpSize;
1103 def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1104                  "sbb{l}\t{$src2, $dst|$dst, $src2}",
1105                  [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
1106 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1107                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1108                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
1109
1110 def SBB8mi  : Ii8<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
1111                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1112                  [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1113 def SBB16mi  : Ii16<0x81, MRM3m, (outs), (ins i16mem:$dst, i16imm:$src2),
1114                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1115                 [(store (sube (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1116                 OpSize;
1117 def SBB16mi8 : Ii8<0x83, MRM3m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1118                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1119              [(store (sube (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1120              OpSize;
1121 def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
1122                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1123                 [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1124 def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1125                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1126              [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1127 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1128                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1129               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
1130 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1131                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1132                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
1133
1134 def SBB8i8 : Ii8<0x1C, RawFrm, (outs), (ins i8imm:$src),
1135                  "sbb{b}\t{$src, %al|%al, $src}", []>;
1136 def SBB16i16 : Ii16<0x1D, RawFrm, (outs), (ins i16imm:$src),
1137                     "sbb{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1138 def SBB32i32 : Ii32<0x1D, RawFrm, (outs), (ins i32imm:$src),
1139                     "sbb{l}\t{$src, %eax|%eax, $src}", []>;
1140 def SBB64i32 : RIi32<0x1D, RawFrm, (outs), (ins i64i32imm:$src),
1141                      "sbb{q}\t{$src, %rax|%rax, $src}", []>;
1142
1143 let Constraints = "$src1 = $dst" in {
1144
1145 let isCodeGenOnly = 1 in {
1146 def SBB8rr_REV : I<0x1A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1147                    "sbb{b}\t{$src2, $dst|$dst, $src2}", []>;
1148 def SBB16rr_REV : I<0x1B, MRMSrcReg, (outs GR16:$dst),
1149                     (ins GR16:$src1, GR16:$src2),
1150                     "sbb{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1151 def SBB32rr_REV : I<0x1B, MRMSrcReg, (outs GR32:$dst),
1152                     (ins GR32:$src1, GR32:$src2),
1153                     "sbb{l}\t{$src2, $dst|$dst, $src2}", []>;
1154 def SBB64rr_REV : RI<0x1B, MRMSrcReg, (outs GR64:$dst),
1155                      (ins GR64:$src1, GR64:$src2),
1156                      "sbb{q}\t{$src2, $dst|$dst, $src2}", []>;
1157 }
1158
1159 def SBB8rm   : I<0x1A, MRMSrcMem, (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1160                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1161                     [(set GR8:$dst, (sube GR8:$src1, (load addr:$src2)))]>;
1162 def SBB16rm  : I<0x1B, MRMSrcMem, (outs GR16:$dst),
1163                                   (ins GR16:$src1, i16mem:$src2),
1164                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1165                     [(set GR16:$dst, (sube GR16:$src1, (load addr:$src2)))]>,
1166                     OpSize;
1167 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst),
1168                                   (ins GR32:$src1, i32mem:$src2),
1169                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1170                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
1171 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst),
1172                   (ins GR64:$src1, i64mem:$src2),
1173                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1174                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
1175 def SBB8ri   : Ii8<0x80, MRM3r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1176                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1177                     [(set GR8:$dst, (sube GR8:$src1, imm:$src2))]>;
1178 def SBB16ri  : Ii16<0x81, MRM3r, (outs GR16:$dst),
1179                                  (ins GR16:$src1, i16imm:$src2),
1180                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1181                     [(set GR16:$dst, (sube GR16:$src1, imm:$src2))]>, OpSize;
1182 def SBB16ri8 : Ii8<0x83, MRM3r, (outs GR16:$dst),
1183                                 (ins GR16:$src1, i16i8imm:$src2),
1184                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1185                    [(set GR16:$dst, (sube GR16:$src1, i16immSExt8:$src2))]>,
1186                    OpSize;
1187 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst),
1188                                  (ins GR32:$src1, i32imm:$src2),
1189                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1190                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
1191 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst),
1192                                 (ins GR32:$src1, i32i8imm:$src2),
1193                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1194                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
1195 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst),
1196                       (ins GR64:$src1, i64i32imm:$src2),
1197                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1198                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
1199 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst),
1200                     (ins GR64:$src1, i64i8imm:$src2),
1201                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1202                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
1203
1204 } // Constraints = "$src1 = $dst"
1205 } // Uses = [EFLAGS]
1206 } // Defs = [EFLAGS]
1207
1208 //===----------------------------------------------------------------------===//
1209 // Test instructions are just like AND, except they don't generate a result.
1210 //
1211 let Defs = [EFLAGS] in {
1212 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
1213 def TEST8rr  : I<0x84, MRMSrcReg, (outs),  (ins GR8:$src1, GR8:$src2),
1214                      "test{b}\t{$src2, $src1|$src1, $src2}",
1215                      [(set EFLAGS, (X86cmp (and_su GR8:$src1, GR8:$src2), 0))]>;
1216 def TEST16rr : I<0x85, MRMSrcReg, (outs),  (ins GR16:$src1, GR16:$src2),
1217                      "test{w}\t{$src2, $src1|$src1, $src2}",
1218                      [(set EFLAGS, (X86cmp (and_su GR16:$src1, GR16:$src2),
1219                       0))]>,
1220                  OpSize;
1221 def TEST32rr : I<0x85, MRMSrcReg, (outs),  (ins GR32:$src1, GR32:$src2),
1222                      "test{l}\t{$src2, $src1|$src1, $src2}",
1223                      [(set EFLAGS, (X86cmp (and_su GR32:$src1, GR32:$src2),
1224                       0))]>;
1225 def TEST64rr : RI<0x85, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1226                   "test{q}\t{$src2, $src1|$src1, $src2}",
1227                   [(set EFLAGS, (X86cmp (and GR64:$src1, GR64:$src2), 0))]>;
1228 }
1229
1230 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
1231                      "test{b}\t{$src2, $src1|$src1, $src2}",
1232                      [(set EFLAGS, (X86cmp (and GR8:$src1, (loadi8 addr:$src2)),
1233                        0))]>;
1234 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
1235                      "test{w}\t{$src2, $src1|$src1, $src2}",
1236                      [(set EFLAGS, (X86cmp (and GR16:$src1,
1237                                          (loadi16 addr:$src2)), 0))]>, OpSize;
1238 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
1239                      "test{l}\t{$src2, $src1|$src1, $src2}",
1240                      [(set EFLAGS, (X86cmp (and GR32:$src1,
1241                                                 (loadi32 addr:$src2)), 0))]>;
1242 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1243                   "test{q}\t{$src2, $src1|$src1, $src2}",
1244                   [(set EFLAGS, (X86cmp (and GR64:$src1, (loadi64 addr:$src2)),
1245                     0))]>;
1246
1247 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
1248                     (outs),  (ins GR8:$src1, i8imm:$src2),
1249                     "test{b}\t{$src2, $src1|$src1, $src2}",
1250                     [(set EFLAGS, (X86cmp (and_su GR8:$src1, imm:$src2), 0))]>;
1251 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
1252                     (outs),  (ins GR16:$src1, i16imm:$src2),
1253                     "test{w}\t{$src2, $src1|$src1, $src2}",
1254                     [(set EFLAGS, (X86cmp (and_su GR16:$src1, imm:$src2), 0))]>,
1255                     OpSize;
1256 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
1257                     (outs),  (ins GR32:$src1, i32imm:$src2),
1258                     "test{l}\t{$src2, $src1|$src1, $src2}",
1259                     [(set EFLAGS, (X86cmp (and_su GR32:$src1, imm:$src2), 0))]>;
1260 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1261                                         (ins GR64:$src1, i64i32imm:$src2),
1262                        "test{q}\t{$src2, $src1|$src1, $src2}",
1263                      [(set EFLAGS, (X86cmp (and GR64:$src1, i64immSExt32:$src2),
1264                       0))]>;
1265
1266 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
1267                     (outs), (ins i8mem:$src1, i8imm:$src2),
1268                     "test{b}\t{$src2, $src1|$src1, $src2}",
1269                     [(set EFLAGS, (X86cmp (and (loadi8 addr:$src1), imm:$src2),
1270                      0))]>;
1271 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
1272                     (outs), (ins i16mem:$src1, i16imm:$src2),
1273                     "test{w}\t{$src2, $src1|$src1, $src2}",
1274                     [(set EFLAGS, (X86cmp (and (loadi16 addr:$src1), imm:$src2),
1275                      0))]>, OpSize;
1276 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
1277                     (outs), (ins i32mem:$src1, i32imm:$src2),
1278                     "test{l}\t{$src2, $src1|$src1, $src2}",
1279                     [(set EFLAGS, (X86cmp (and (loadi32 addr:$src1), imm:$src2),
1280                      0))]>;
1281 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1282                                         (ins i64mem:$src1, i64i32imm:$src2),
1283                        "test{q}\t{$src2, $src1|$src1, $src2}",
1284                 [(set EFLAGS, (X86cmp (and (loadi64 addr:$src1),
1285                                            i64immSExt32:$src2), 0))]>;
1286
1287 def TEST8i8  : Ii8<0xA8, RawFrm, (outs), (ins i8imm:$src),
1288                    "test{b}\t{$src, %al|%al, $src}", []>;
1289 def TEST16i16 : Ii16<0xA9, RawFrm, (outs), (ins i16imm:$src),
1290                      "test{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1291 def TEST32i32 : Ii32<0xA9, RawFrm, (outs), (ins i32imm:$src),
1292                      "test{l}\t{$src, %eax|%eax, $src}", []>;
1293 def TEST64i32 : RIi32<0xa9, RawFrm, (outs), (ins i64i32imm:$src),
1294                       "test{q}\t{$src, %rax|%rax, $src}", []>;
1295
1296 } // Defs = [EFLAGS]
1297
1298
1299 //===----------------------------------------------------------------------===//
1300 // Integer comparisons
1301
1302 let Defs = [EFLAGS] in {
1303
1304 def CMP8rr  : I<0x38, MRMDestReg,
1305                 (outs), (ins GR8 :$src1, GR8 :$src2),
1306                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1307                 [(set EFLAGS, (X86cmp GR8:$src1, GR8:$src2))]>;
1308 def CMP16rr : I<0x39, MRMDestReg,
1309                 (outs), (ins GR16:$src1, GR16:$src2),
1310                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1311                 [(set EFLAGS, (X86cmp GR16:$src1, GR16:$src2))]>, OpSize;
1312 def CMP32rr : I<0x39, MRMDestReg,
1313                 (outs), (ins GR32:$src1, GR32:$src2),
1314                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1315                 [(set EFLAGS, (X86cmp GR32:$src1, GR32:$src2))]>;
1316 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1317                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1318                  [(set EFLAGS, (X86cmp GR64:$src1, GR64:$src2))]>;
1319
1320 def CMP8mr  : I<0x38, MRMDestMem,
1321                 (outs), (ins i8mem :$src1, GR8 :$src2),
1322                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1323                 [(set EFLAGS, (X86cmp (loadi8 addr:$src1), GR8:$src2))]>;
1324 def CMP16mr : I<0x39, MRMDestMem,
1325                 (outs), (ins i16mem:$src1, GR16:$src2),
1326                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1327                 [(set EFLAGS, (X86cmp (loadi16 addr:$src1), GR16:$src2))]>,
1328                  OpSize;
1329 def CMP32mr : I<0x39, MRMDestMem,
1330                 (outs), (ins i32mem:$src1, GR32:$src2),
1331                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1332                 [(set EFLAGS, (X86cmp (loadi32 addr:$src1), GR32:$src2))]>;
1333 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1334                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1335                  [(set EFLAGS, (X86cmp (loadi64 addr:$src1), GR64:$src2))]>;
1336
1337 def CMP8rm  : I<0x3A, MRMSrcMem,
1338                 (outs), (ins GR8 :$src1, i8mem :$src2),
1339                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1340                 [(set EFLAGS, (X86cmp GR8:$src1, (loadi8 addr:$src2)))]>;
1341 def CMP16rm : I<0x3B, MRMSrcMem,
1342                 (outs), (ins GR16:$src1, i16mem:$src2),
1343                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1344                 [(set EFLAGS, (X86cmp GR16:$src1, (loadi16 addr:$src2)))]>,
1345                  OpSize;
1346 def CMP32rm : I<0x3B, MRMSrcMem,
1347                 (outs), (ins GR32:$src1, i32mem:$src2),
1348                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1349                 [(set EFLAGS, (X86cmp GR32:$src1, (loadi32 addr:$src2)))]>;
1350 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1351                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1352                  [(set EFLAGS, (X86cmp GR64:$src1, (loadi64 addr:$src2)))]>;
1353
1354 // These are alternate spellings for use by the disassembler, we mark them as
1355 // code gen only to ensure they aren't matched by the assembler.
1356 let isCodeGenOnly = 1 in {
1357   def CMP8rr_alt : I<0x3A, MRMSrcReg, (outs), (ins GR8:$src1, GR8:$src2),
1358                     "cmp{b}\t{$src2, $src1|$src1, $src2}", []>;
1359   def CMP16rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
1360                      "cmp{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize;
1361   def CMP32rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
1362                      "cmp{l}\t{$src2, $src1|$src1, $src2}", []>;
1363   def CMP64rr_alt : RI<0x3B, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1364                       "cmp{q}\t{$src2, $src1|$src1, $src2}", []>;
1365 }
1366
1367 def CMP8ri  : Ii8<0x80, MRM7r,
1368                   (outs), (ins GR8:$src1, i8imm:$src2),
1369                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
1370                   [(set EFLAGS, (X86cmp GR8:$src1, imm:$src2))]>;
1371 def CMP16ri : Ii16<0x81, MRM7r,
1372                    (outs), (ins GR16:$src1, i16imm:$src2),
1373                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1374                    [(set EFLAGS, (X86cmp GR16:$src1, imm:$src2))]>, OpSize;
1375 def CMP32ri : Ii32<0x81, MRM7r,
1376                    (outs), (ins GR32:$src1, i32imm:$src2),
1377                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1378                    [(set EFLAGS, (X86cmp GR32:$src1, imm:$src2))]>;
1379 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1380                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1381                       [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt32:$src2))]>;
1382
1383 def CMP8mi  : Ii8 <0x80, MRM7m,
1384                    (outs), (ins i8mem :$src1, i8imm :$src2),
1385                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
1386                    [(set EFLAGS, (X86cmp (loadi8 addr:$src1), imm:$src2))]>;
1387 def CMP16mi : Ii16<0x81, MRM7m,
1388                    (outs), (ins i16mem:$src1, i16imm:$src2),
1389                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1390                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1), imm:$src2))]>,
1391                    OpSize;
1392 def CMP32mi : Ii32<0x81, MRM7m,
1393                    (outs), (ins i32mem:$src1, i32imm:$src2),
1394                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1395                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1), imm:$src2))]>;
1396 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1397                                        (ins i64mem:$src1, i64i32imm:$src2),
1398                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1399                       [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1400                                             i64immSExt32:$src2))]>;
1401
1402 def CMP16ri8 : Ii8<0x83, MRM7r,
1403                    (outs), (ins GR16:$src1, i16i8imm:$src2),
1404                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1405                    [(set EFLAGS, (X86cmp GR16:$src1, i16immSExt8:$src2))]>,
1406                     OpSize;
1407 def CMP32ri8 : Ii8<0x83, MRM7r,
1408                    (outs), (ins GR32:$src1, i32i8imm:$src2),
1409                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1410                    [(set EFLAGS, (X86cmp GR32:$src1, i32immSExt8:$src2))]>;
1411 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1412                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1413                     [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt8:$src2))]>;
1414
1415 def CMP16mi8 : Ii8<0x83, MRM7m,
1416                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
1417                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1418                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1),
1419                                          i16immSExt8:$src2))]>, OpSize;
1420 def CMP32mi8 : Ii8<0x83, MRM7m,
1421                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
1422                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1423                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1),
1424                                          i32immSExt8:$src2))]>;
1425 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1426                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1427                     [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1428                                           i64immSExt8:$src2))]>;
1429
1430 def CMP8i8 : Ii8<0x3C, RawFrm, (outs), (ins i8imm:$src),
1431                  "cmp{b}\t{$src, %al|%al, $src}", []>;
1432 def CMP16i16 : Ii16<0x3D, RawFrm, (outs), (ins i16imm:$src),
1433                     "cmp{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1434 def CMP32i32 : Ii32<0x3D, RawFrm, (outs), (ins i32imm:$src),
1435                     "cmp{l}\t{$src, %eax|%eax, $src}", []>;
1436 def CMP64i32 : RIi32<0x3D, RawFrm, (outs), (ins i64i32imm:$src),
1437                      "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1438
1439 } // Defs = [EFLAGS]