lib/Target/X86/X86InstrArithmetic.td

   1 //===- X86InstrArithmetic.td - Integer Arithmetic Instrs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the integer arithmetic instructions in the X86
  11 // architecture.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // LEA - Load Effective Address
  17
  18 let neverHasSideEffects = 1 in
  19 def LEA16r   : I<0x8D, MRMSrcMem,
  20                  (outs GR16:$dst), (ins i32mem:$src),
  21                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
  22 let isReMaterializable = 1 in
  23 def LEA32r   : I<0x8D, MRMSrcMem,
  24                  (outs GR32:$dst), (ins i32mem:$src),
  25                  "lea{l}\t{$src|$dst}, {$dst|$src}",
  26                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
  27
  28 def LEA64_32r : I<0x8D, MRMSrcMem,
  29                   (outs GR32:$dst), (ins lea64_32mem:$src),
  30                   "lea{l}\t{$src|$dst}, {$dst|$src}",
  31                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
  32
  33 let isReMaterializable = 1 in
  34 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
  35                   "lea{q}\t{$src|$dst}, {$dst|$src}",
  36                   [(set GR64:$dst, lea64addr:$src)]>;
  37
  38
  39
  40 //===----------------------------------------------------------------------===//
  41 //  Fixed-Register Multiplication and Division Instructions.
  42 //
  43
  44 // Extra precision multiplication
  45
  46 // AL is really implied by AX, but the registers in Defs must match the
  47 // SDNode results (i8, i32).
  48 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  49 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
  50                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  51                // This probably ought to be moved to a def : Pat<> if the
  52                // syntax can be accepted.
  53                [(set AL, (mul AL, GR8:$src)),
  54                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
  55
  56 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
  57 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
  58                "mul{w}\t$src",
  59                []>, OpSize;    // AX,DX = AX*GR16
  60
  61 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
  62 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
  63                "mul{l}\t$src",
  64                []>; // EAX,EDX = EAX*GR32
  65 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  66 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
  67                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
  68
  69 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  70 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
  71                "mul{b}\t$src",
  72                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  73                // This probably ought to be moved to a def : Pat<> if the
  74                // syntax can be accepted.
  75                [(set AL, (mul AL, (loadi8 addr:$src))),
  76                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
  77
  78 let mayLoad = 1, neverHasSideEffects = 1 in {
  79 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  80 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
  81                "mul{w}\t$src",
  82                []>, OpSize; // AX,DX = AX*[mem16]
  83
  84 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
  85 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
  86               "mul{l}\t$src",
  87               []>;          // EAX,EDX = EAX*[mem32]
  88 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  89 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
  90                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
  91 }
  92
  93 let neverHasSideEffects = 1 in {
  94 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  95 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
  96               // AL,AH = AL*GR8
  97 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  98 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
  99               OpSize;    // AX,DX = AX*GR16
 100 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 101 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 102               // EAX,EDX = EAX*GR32
 103 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 104 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src), "imul{q}\t$src", []>;
 105               // RAX,RDX = RAX*GR64
 106
 107 let mayLoad = 1 in {
 108 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 109 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 110                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 111 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 112 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 113                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 114 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 115 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 116                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 117 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 118 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 119                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 120 }
 121 } // neverHasSideEffects
 122
 123
 124 let Defs = [EFLAGS] in {
 125 let Constraints = "$src1 = $dst" in {
 126
 127 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
 128 // Register-Register Signed Integer Multiply
 129 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
 130                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 131                  [(set GR16:$dst, EFLAGS,
 132                        (X86smul_flag GR16:$src1, GR16:$src2))]>, TB, OpSize;
 133 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
 134                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 135                  [(set GR32:$dst, EFLAGS,
 136                        (X86smul_flag GR32:$src1, GR32:$src2))]>, TB;
 137 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 138                                    (ins GR64:$src1, GR64:$src2),
 139                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 140                   [(set GR64:$dst, EFLAGS,
 141                         (X86smul_flag GR64:$src1, GR64:$src2))]>, TB;
 142 }
 143
 144 // Register-Memory Signed Integer Multiply
 145 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
 146                                   (ins GR16:$src1, i16mem:$src2),
 147                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 148                  [(set GR16:$dst, EFLAGS,
 149                        (X86smul_flag GR16:$src1, (load addr:$src2)))]>,
 150                TB, OpSize;
 151 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
 152                  (ins GR32:$src1, i32mem:$src2),
 153                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 154                  [(set GR32:$dst, EFLAGS,
 155                        (X86smul_flag GR32:$src1, (load addr:$src2)))]>, TB;
 156 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 157                                    (ins GR64:$src1, i64mem:$src2),
 158                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 159                   [(set GR64:$dst, EFLAGS,
 160                         (X86smul_flag GR64:$src1, (load addr:$src2)))]>, TB;
 161 } // Constraints = "$src1 = $dst"
 162
 163 } // Defs = [EFLAGS]
 164
 165 // Suprisingly enough, these are not two address instructions!
 166 let Defs = [EFLAGS] in {
 167 // Register-Integer Signed Integer Multiply
 168 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
 169                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 170                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 171                       [(set GR16:$dst, EFLAGS,
 172                             (X86smul_flag GR16:$src1, imm:$src2))]>, OpSize;
 173 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
 174                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 175                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 176                      [(set GR16:$dst, EFLAGS,
 177                            (X86smul_flag GR16:$src1, i16immSExt8:$src2))]>,
 178                  OpSize;
 179 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
 180                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 181                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 182                       [(set GR32:$dst, EFLAGS,
 183                             (X86smul_flag GR32:$src1, imm:$src2))]>;
 184 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
 185                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 186                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 187                      [(set GR32:$dst, EFLAGS,
 188                            (X86smul_flag GR32:$src1, i32immSExt8:$src2))]>;
 189 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 190                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 191                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 192                        [(set GR64:$dst, EFLAGS,
 193                              (X86smul_flag GR64:$src1, i64immSExt32:$src2))]>;
 194 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 195                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 196                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 197                       [(set GR64:$dst, EFLAGS,
 198                             (X86smul_flag GR64:$src1, i64immSExt8:$src2))]>;
 199
 200
 201 // Memory-Integer Signed Integer Multiply
 202 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
 203                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
 204                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 205                       [(set GR16:$dst, EFLAGS,
 206                             (X86smul_flag (load addr:$src1), imm:$src2))]>,
 207                  OpSize;
 208 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
 209                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
 210                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 211                      [(set GR16:$dst, EFLAGS,
 212                            (X86smul_flag (load addr:$src1),
 213                                          i16immSExt8:$src2))]>, OpSize;
 214 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
 215                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
 216                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 217                       [(set GR32:$dst, EFLAGS,
 218                             (X86smul_flag (load addr:$src1), imm:$src2))]>;
 219 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
 220                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
 221                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 222                      [(set GR32:$dst, EFLAGS,
 223                            (X86smul_flag (load addr:$src1),
 224                                          i32immSExt8:$src2))]>;
 225 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 226                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 227                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 228                         [(set GR64:$dst, EFLAGS,
 229                               (X86smul_flag (load addr:$src1),
 230                                             i64immSExt32:$src2))]>;
 231 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 232                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 233                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 234                       [(set GR64:$dst, EFLAGS,
 235                             (X86smul_flag (load addr:$src1),
 236                                           i64immSExt8:$src2))]>;
 237 } // Defs = [EFLAGS]
 238
 239
 240
 241
 242 // unsigned division/remainder
 243 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 244 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 245                "div{b}\t$src", []>;
 246 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 247 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 248                "div{w}\t$src", []>, OpSize;
 249 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 250 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 251                "div{l}\t$src", []>;
 252 // RDX:RAX/r64 = RAX,RDX
 253 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 254 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),
 255                 "div{q}\t$src", []>;
 256
 257 let mayLoad = 1 in {
 258 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 259 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 260                "div{b}\t$src", []>;
 261 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 262 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 263                "div{w}\t$src", []>, OpSize;
 264 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 265 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
 266                "div{l}\t$src", []>;
 267 // RDX:RAX/[mem64] = RAX,RDX
 268 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 269 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),
 270                 "div{q}\t$src", []>;
 271 }
 272
 273 // Signed division/remainder.
 274 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 275 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 276                "idiv{b}\t$src", []>;
 277 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 278 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 279                "idiv{w}\t$src", []>, OpSize;
 280 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 281 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 282                "idiv{l}\t$src", []>;
 283 // RDX:RAX/r64 = RAX,RDX
 284 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 285 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),
 286                 "idiv{q}\t$src", []>;
 287
 288 let mayLoad = 1, mayLoad = 1 in {
 289 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 290 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 291                "idiv{b}\t$src", []>;
 292 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 293 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 294                "idiv{w}\t$src", []>, OpSize;
 295 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 296 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
 297                "idiv{l}\t$src", []>;
 298 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in // RDX:RAX/[mem64] = RAX,RDX
 299 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),
 300                 "idiv{q}\t$src", []>;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Two address Instructions.
 305 //
 306
 307 // unary instructions
 308 let CodeSize = 2 in {
 309 let Defs = [EFLAGS] in {
 310 let Constraints = "$src1 = $dst" in {
 311 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src1),
 312                "neg{b}\t$dst",
 313                [(set GR8:$dst, (ineg GR8:$src1)),
 314                 (implicit EFLAGS)]>;
 315 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src1),
 316                "neg{w}\t$dst",
 317                [(set GR16:$dst, (ineg GR16:$src1)),
 318                 (implicit EFLAGS)]>, OpSize;
 319 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src1),
 320                "neg{l}\t$dst",
 321                [(set GR32:$dst, (ineg GR32:$src1)),
 322                 (implicit EFLAGS)]>;
 323 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src1), "neg{q}\t$dst",
 324                 [(set GR64:$dst, (ineg GR64:$src1)),
 325                  (implicit EFLAGS)]>;
 326 } // Constraints = "$src1 = $dst"
 327
 328 def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst),
 329                "neg{b}\t$dst",
 330                [(store (ineg (loadi8 addr:$dst)), addr:$dst),
 331                 (implicit EFLAGS)]>;
 332 def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst),
 333                "neg{w}\t$dst",
 334                [(store (ineg (loadi16 addr:$dst)), addr:$dst),
 335                 (implicit EFLAGS)]>, OpSize;
 336 def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst),
 337                "neg{l}\t$dst",
 338                [(store (ineg (loadi32 addr:$dst)), addr:$dst),
 339                 (implicit EFLAGS)]>;
 340 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 341                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 342                  (implicit EFLAGS)]>;
 343 } // Defs = [EFLAGS]
 344
 345
 346 // Note: NOT does not set EFLAGS!
 347
 348 let Constraints = "$src1 = $dst" in {
 349 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
 350 let AddedComplexity = 15 in {
 351 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src1),
 352                "not{b}\t$dst",
 353                [(set GR8:$dst, (not GR8:$src1))]>;
 354 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src1),
 355                "not{w}\t$dst",
 356                [(set GR16:$dst, (not GR16:$src1))]>, OpSize;
 357 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src1),
 358                "not{l}\t$dst",
 359                [(set GR32:$dst, (not GR32:$src1))]>;
 360 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src1), "not{q}\t$dst",
 361                 [(set GR64:$dst, (not GR64:$src1))]>;
 362 }
 363 } // Constraints = "$src1 = $dst"
 364
 365 def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst),
 366                "not{b}\t$dst",
 367                [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
 368 def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst),
 369                "not{w}\t$dst",
 370                [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
 371 def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst),
 372                "not{l}\t$dst",
 373                [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
 374 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 375                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 376 } // CodeSize
 377
 378 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
 379 let Defs = [EFLAGS] in {
 380 let Constraints = "$src1 = $dst" in {
 381 let CodeSize = 2 in
 382 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
 383                "inc{b}\t$dst",
 384                [(set GR8:$dst, EFLAGS, (X86inc_flag GR8:$src1))]>;
 385
 386 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
 387 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 388                "inc{w}\t$dst",
 389                [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 390              OpSize, Requires<[In32BitMode]>;
 391 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 392                "inc{l}\t$dst",
 393                [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 394              Requires<[In32BitMode]>;
 395 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src1), "inc{q}\t$dst",
 396                 [(set GR64:$dst, EFLAGS, (X86inc_flag GR64:$src1))]>;
 397 } // isConvertibleToThreeAddress = 1, CodeSize = 1
 398
 399
 400 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 401 let isConvertibleToThreeAddress = 1, CodeSize = 2 in {
 402 // Can transform into LEA.
 403 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
 404                   "inc{w}\t$dst",
 405                   [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 406                 OpSize, Requires<[In64BitMode]>;
 407 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
 408                   "inc{l}\t$dst",
 409                   [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 410                 Requires<[In64BitMode]>;
 411 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
 412                   "dec{w}\t$dst",
 413                   [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 414                 OpSize, Requires<[In64BitMode]>;
 415 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
 416                   "dec{l}\t$dst",
 417                   [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 418                 Requires<[In64BitMode]>;
 419 } // isConvertibleToThreeAddress = 1, CodeSize = 2
 420
 421 } // Constraints = "$src1 = $dst"
 422
 423 let CodeSize = 2 in {
 424   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
 425                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
 426                 (implicit EFLAGS)]>;
 427   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 428                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 429                 (implicit EFLAGS)]>,
 430                OpSize, Requires<[In32BitMode]>;
 431   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 432                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 433                 (implicit EFLAGS)]>,
 434                Requires<[In32BitMode]>;
 435   def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 436                   [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 437                    (implicit EFLAGS)]>;
 438
 439 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 440 // how to unfold them.
 441 // FIXME: What is this for??
 442 def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 443                   [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 444                     (implicit EFLAGS)]>,
 445                 OpSize, Requires<[In64BitMode]>;
 446 def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 447                   [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 448                     (implicit EFLAGS)]>,
 449                 Requires<[In64BitMode]>;
 450 def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 451                   [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 452                     (implicit EFLAGS)]>,
 453                 OpSize, Requires<[In64BitMode]>;
 454 def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 455                   [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 456                     (implicit EFLAGS)]>,
 457                 Requires<[In64BitMode]>;
 458 } // CodeSize = 2
 459
 460 let Constraints = "$src1 = $dst" in {
 461 let CodeSize = 2 in
 462 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
 463                "dec{b}\t$dst",
 464                [(set GR8:$dst, EFLAGS, (X86dec_flag GR8:$src1))]>;
 465 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
 466 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 467                "dec{w}\t$dst",
 468                [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 469              OpSize, Requires<[In32BitMode]>;
 470 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 471                "dec{l}\t$dst",
 472                [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 473              Requires<[In32BitMode]>;
 474 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src1), "dec{q}\t$dst",
 475                 [(set GR64:$dst, EFLAGS, (X86dec_flag GR64:$src1))]>;
 476 } // CodeSize = 2
 477 } // Constraints = "$src1 = $dst"
 478
 479
 480 let CodeSize = 2 in {
 481   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
 482                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
 483                 (implicit EFLAGS)]>;
 484   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 485                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 486                 (implicit EFLAGS)]>,
 487                OpSize, Requires<[In32BitMode]>;
 488   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 489                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 490                 (implicit EFLAGS)]>,
 491                Requires<[In32BitMode]>;
 492   def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 493                   [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 494                    (implicit EFLAGS)]>;
 495 } // CodeSize = 2
 496 } // Defs = [EFLAGS]
 497
 498
 499 /// X86TypeInfo - This is a bunch of information that describes relevant X86
 500 /// information about value types.  For example, it can tell you what the
 501 /// register class and preferred load to use.
 502 class X86TypeInfo<ValueType vt, string instrsuffix, RegisterClass regclass,
 503                   PatFrag loadnode, X86MemOperand memoperand, ImmType immkind,
 504                   Operand immoperand, SDPatternOperator immoperator,
 505                   Operand imm8operand, SDPatternOperator imm8operator,
 506                   bit hasOddOpcode, bit hasOpSizePrefix, bit hasREX_WPrefix> {
 507   /// VT - This is the value type itself.
 508   ValueType VT = vt;
 509
 510   /// InstrSuffix - This is the suffix used on instructions with this type.  For
 511   /// example, i8 -> "b", i16 -> "w", i32 -> "l", i64 -> "q".
 512   string InstrSuffix = instrsuffix;
 513
 514   /// RegClass - This is the register class associated with this type.  For
 515   /// example, i8 -> GR8, i16 -> GR16, i32 -> GR32, i64 -> GR64.
 516   RegisterClass RegClass = regclass;
 517
 518   /// LoadNode - This is the load node associated with this type.  For
 519   /// example, i8 -> loadi8, i16 -> loadi16, i32 -> loadi32, i64 -> loadi64.
 520   PatFrag LoadNode = loadnode;
 521
 522   /// MemOperand - This is the memory operand associated with this type.  For
 523   /// example, i8 -> i8mem, i16 -> i16mem, i32 -> i32mem, i64 -> i64mem.
 524   X86MemOperand MemOperand = memoperand;
 525
 526   /// ImmEncoding - This is the encoding of an immediate of this type.  For
 527   /// example, i8 -> Imm8, i16 -> Imm16, i32 -> Imm32.  Note that i64 -> Imm32
 528   /// since the immediate fields of i64 instructions is a 32-bit sign extended
 529   /// value.
 530   ImmType ImmEncoding = immkind;
 531
 532   /// ImmOperand - This is the operand kind of an immediate of this type.  For
 533   /// example, i8 -> i8imm, i16 -> i16imm, i32 -> i32imm.  Note that i64 ->
 534   /// i64i32imm since the immediate fields of i64 instructions is a 32-bit sign
 535   /// extended value.
 536   Operand ImmOperand = immoperand;
 537
 538   /// ImmOperator - This is the operator that should be used to match an
 539   /// immediate of this kind in a pattern (e.g. imm, or i64immSExt32).
 540   SDPatternOperator ImmOperator = immoperator;
 541
 542   /// Imm8Operand - This is the operand kind to use for an imm8 of this type.
 543   /// For example, i8 -> <invalid>, i16 -> i16i8imm, i32 -> i32i8imm.  This is
 544   /// only used for instructions that have a sign-extended imm8 field form.
 545   Operand Imm8Operand = imm8operand;
 546
 547   /// Imm8Operator - This is the operator that should be used to match an 8-bit
 548   /// sign extended immediate of this kind in a pattern (e.g. imm16immSExt8).
 549   SDPatternOperator Imm8Operator = imm8operator;
 550
 551   /// HasOddOpcode - This bit is true if the instruction should have an odd (as
 552   /// opposed to even) opcode.  Operations on i8 are usually even, operations on
 553   /// other datatypes are odd.
 554   bit HasOddOpcode = hasOddOpcode;
 555
 556   /// HasOpSizePrefix - This bit is set to true if the instruction should have
 557   /// the 0x66 operand size prefix.  This is set for i16 types.
 558   bit HasOpSizePrefix = hasOpSizePrefix;
 559
 560   /// HasREX_WPrefix - This bit is set to true if the instruction should have
 561   /// the 0x40 REX prefix.  This is set for i64 types.
 562   bit HasREX_WPrefix = hasREX_WPrefix;
 563 }
 564
 565 def invalid_node : SDNode<"<<invalid_node>>", SDTIntLeaf,[],"<<invalid_node>>">;
 566
 567
 568 def Xi8  : X86TypeInfo<i8 , "b", GR8 , loadi8 , i8mem ,
 569                        Imm8 , i8imm ,    imm,          i8imm   , invalid_node,
 570                        0, 0, 0>;
 571 def Xi16 : X86TypeInfo<i16, "w", GR16, loadi16, i16mem,
 572                        Imm16, i16imm,    imm,          i16i8imm, i16immSExt8,
 573                        1, 1, 0>;
 574 def Xi32 : X86TypeInfo<i32, "l", GR32, loadi32, i32mem,
 575                        Imm32, i32imm,    imm,          i32i8imm, i32immSExt8,
 576                        1, 0, 0>;
 577 def Xi64 : X86TypeInfo<i64, "q", GR64, loadi64, i64mem,
 578                        Imm32, i64i32imm, i64immSExt32, i64i8imm, i64immSExt8,
 579                        1, 0, 1>;
 580
 581 /// ITy - This instruction base class takes the type info for the instruction.
 582 /// Using this, it:
 583 /// 1. Concatenates together the instruction mnemonic with the appropriate
 584 ///    suffix letter, a tab, and the arguments.
 585 /// 2. Infers whether the instruction should have a 0x66 prefix byte.
 586 /// 3. Infers whether the instruction should have a 0x40 REX_W prefix.
 587 /// 4. Infers whether the low bit of the opcode should be 0 (for i8 operations)
 588 ///    or 1 (for i16,i32,i64 operations).
 589 class ITy<bits<8> opcode, Format f, X86TypeInfo typeinfo, dag outs, dag ins,
 590           string mnemonic, string args, list<dag> pattern>
 591   : I<{opcode{7}, opcode{6}, opcode{5}, opcode{4},
 592        opcode{3}, opcode{2}, opcode{1}, typeinfo.HasOddOpcode },
 593       f, outs, ins,
 594       !strconcat(mnemonic, "{", typeinfo.InstrSuffix, "}\t", args), pattern> {
 595
 596   // Infer instruction prefixes from type info.
 597   let hasOpSizePrefix = typeinfo.HasOpSizePrefix;
 598   let hasREX_WPrefix  = typeinfo.HasREX_WPrefix;
 599 }
 600
 601 // BinOpRR - Instructions like "add reg, reg, reg".
 602 class BinOpRR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 603               SDNode opnode>
 604   : ITy<opcode, MRMDestReg, typeinfo,
 605         (outs typeinfo.RegClass:$dst),
 606         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 607         mnemonic, "{$src2, $dst|$dst, $src2}",
 608         [(set typeinfo.RegClass:$dst, EFLAGS,
 609               (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))]>;
 610
 611 // BinOpRR_Rev - Instructions like "add reg, reg, reg" (reversed encoding).
 612 class BinOpRR_Rev<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo>
 613   : ITy<opcode, MRMSrcReg, typeinfo,
 614         (outs typeinfo.RegClass:$dst),
 615         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 616         mnemonic, "{$src2, $dst|$dst, $src2}", []> {
 617   // The disassembler should know about this, but not the asmparser.
 618   let isCodeGenOnly = 1;
 619 }
 620
 621 // BinOpRM - Instructions like "add reg, reg, [mem]".
 622 class BinOpRM<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 623               SDNode opnode>
 624   : ITy<opcode, MRMSrcMem, typeinfo,
 625         (outs typeinfo.RegClass:$dst),
 626         (ins typeinfo.RegClass:$src1, typeinfo.MemOperand:$src2),
 627         mnemonic, "{$src2, $dst|$dst, $src2}",
 628         [(set typeinfo.RegClass:$dst, EFLAGS,
 629             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 630
 631 // BinOpRI - Instructions like "add reg, reg, imm".
 632 class BinOpRI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 633               SDNode opnode, Format f>
 634   : ITy<opcode, f, typeinfo,
 635         (outs typeinfo.RegClass:$dst),
 636         (ins typeinfo.RegClass:$src1, typeinfo.ImmOperand:$src2),
 637         mnemonic, "{$src2, $dst|$dst, $src2}",
 638         [(set typeinfo.RegClass:$dst, EFLAGS,
 639             (opnode typeinfo.RegClass:$src1, typeinfo.ImmOperator:$src2))]> {
 640   let ImmT = typeinfo.ImmEncoding;
 641 }
 642
 643
 644 // BinOpRI8 - Instructions like "add reg, reg, imm8".
 645 class BinOpRI8<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 646                SDNode opnode, Format f>
 647   : ITy<opcode, f, typeinfo,
 648         (outs typeinfo.RegClass:$dst),
 649         (ins typeinfo.RegClass:$src1, typeinfo.Imm8Operand:$src2),
 650         mnemonic, "{$src2, $dst|$dst, $src2}",
 651         [(set typeinfo.RegClass:$dst, EFLAGS,
 652             (opnode typeinfo.RegClass:$src1, typeinfo.Imm8Operator:$src2))]> {
 653   let ImmT = Imm8; // Always 8-bit immediate.
 654 }
 655
 656 // BinOpMR - Instructions like "add [mem], reg".
 657 class BinOpMR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 658               SDNode opnode>
 659   : ITy<opcode, MRMDestMem, typeinfo,
 660         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.RegClass:$src),
 661         mnemonic, "{$src, $dst|$dst, $src}",
 662         [(store (opnode (load addr:$dst), typeinfo.RegClass:$src), addr:$dst),
 663                   (implicit EFLAGS)]>;
 664
 665 // BinOpMI - Instructions like "add [mem], imm".
 666 class BinOpMI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 667               SDNode opnode, Format f>
 668   : ITy<opcode, f, typeinfo,
 669         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.ImmOperand:$src),
 670         mnemonic, "{$src, $dst|$dst, $src}",
 671         [(store (opnode (typeinfo.LoadNode addr:$dst),
 672                         typeinfo.ImmOperator:$src), addr:$dst),
 673          (implicit EFLAGS)]> {
 674   let ImmT = typeinfo.ImmEncoding;
 675 }
 676
 677 // BinOpMI8 - Instructions like "add [mem], imm8".
 678 class BinOpMI8<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 679                SDNode opnode, Format f>
 680   : ITy<opcode, f, typeinfo,
 681         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.Imm8Operand:$src),
 682         mnemonic, "{$src, $dst|$dst, $src}",
 683         [(store (opnode (load addr:$dst),
 684                         typeinfo.Imm8Operator:$src), addr:$dst),
 685          (implicit EFLAGS)]> {
 686   let ImmT = Imm8; // Always 8-bit immediate.
 687 }
 688
 689 // BinOpAI - Instructions like "add %eax, %eax, imm".
 690 class BinOpAI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 691               Register areg>
 692   : ITy<opcode, RawFrm, typeinfo,
 693         (outs), (ins typeinfo.ImmOperand:$src),
 694         mnemonic, !strconcat("{$src, %", areg.AsmName, "|%",
 695                                areg.AsmName, ", $src}"), []> {
 696   let ImmT = typeinfo.ImmEncoding;
 697   let Uses = [areg];
 698   let Defs = [areg];
 699 }
 700
 701 // Logical operators.
 702 let Defs = [EFLAGS] in {
 703 let Constraints = "$src1 = $dst" in {
 704
 705 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
 706 def AND8rr  : BinOpRR<0x20, "and", Xi8 , X86and_flag>;
 707 def AND16rr : BinOpRR<0x20, "and", Xi16, X86and_flag>;
 708 def AND32rr : BinOpRR<0x20, "and", Xi32, X86and_flag>;
 709 def AND64rr : BinOpRR<0x20, "and", Xi64, X86and_flag>;
 710 } // isCommutable
 711
 712
 713 // AND instructions with the destination register in REG and the source register
 714 //   in R/M.  Included for the disassembler.
 715
 716 def AND8rr_REV  : BinOpRR_Rev<0x22, "and", Xi8>;
 717 def AND16rr_REV : BinOpRR_Rev<0x22, "and", Xi16>;
 718 def AND32rr_REV : BinOpRR_Rev<0x22, "and", Xi32>;
 719 def AND64rr_REV : BinOpRR_Rev<0x22, "and", Xi64>;
 720
 721 def AND8rm   : BinOpRM<0x22, "and", Xi8 , X86and_flag>;
 722 def AND16rm  : BinOpRM<0x22, "and", Xi16, X86and_flag>;
 723 def AND32rm  : BinOpRM<0x22, "and", Xi32, X86and_flag>;
 724 def AND64rm  : BinOpRM<0x22, "and", Xi64, X86and_flag>;
 725
 726 def AND8ri   : BinOpRI<0x80, "and", Xi8 , X86and_flag, MRM4r>;
 727 def AND16ri  : BinOpRI<0x80, "and", Xi16, X86and_flag, MRM4r>;
 728 def AND32ri  : BinOpRI<0x80, "and", Xi32, X86and_flag, MRM4r>;
 729 def AND64ri32: BinOpRI<0x80, "and", Xi64, X86and_flag, MRM4r>;
 730
 731 def AND16ri8 : BinOpRI8<0x82, "and", Xi16, X86and_flag, MRM4r>;
 732 def AND32ri8 : BinOpRI8<0x82, "and", Xi32, X86and_flag, MRM4r>;
 733 def AND64ri8 : BinOpRI8<0x82, "and", Xi64, X86and_flag, MRM4r>;
 734 } // Constraints = "$src1 = $dst"
 735
 736
 737 def AND8mr    : BinOpMR<0x20, "and", Xi8 , and>;
 738 def AND16mr   : BinOpMR<0x20, "and", Xi16, and>;
 739 def AND32mr   : BinOpMR<0x20, "and", Xi32, and>;
 740 def AND64mr   : BinOpMR<0x20, "and", Xi64, and>;
 741
 742
 743 def AND8mi    : BinOpMI<0x80, "and", Xi8 , and, MRM4m>;
 744 def AND16mi   : BinOpMI<0x80, "and", Xi16, and, MRM4m>;
 745 def AND32mi   : BinOpMI<0x80, "and", Xi32, and, MRM4m>;
 746 def AND64mi32 : BinOpMI<0x80, "and", Xi64, and, MRM4m>;
 747
 748 def AND16mi8  : BinOpMI8<0x82, "and", Xi16, and, MRM4m>;
 749 def AND32mi8  : BinOpMI8<0x82, "and", Xi32, and, MRM4m>;
 750 def AND64mi8  : BinOpMI8<0x82, "and", Xi64, and, MRM4m>;
 751
 752 def AND8i8   : BinOpAI<0x24, "and", Xi8 , AL>;
 753 def AND16i16 : BinOpAI<0x24, "and", Xi16, AX>;
 754 def AND32i32 : BinOpAI<0x24, "and", Xi32, EAX>;
 755 def AND64i32 : BinOpAI<0x24, "and", Xi64, RAX>;
 756
 757
 758 let Constraints = "$src1 = $dst" in {
 759
 760 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
 761 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst),
 762                  (ins GR8 :$src1, GR8 :$src2),
 763                  "or{b}\t{$src2, $dst|$dst, $src2}",
 764                  [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1, GR8:$src2))]>;
 765 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst),
 766                  (ins GR16:$src1, GR16:$src2),
 767                  "or{w}\t{$src2, $dst|$dst, $src2}",
 768                  [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,GR16:$src2))]>,
 769                OpSize;
 770 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst),
 771                  (ins GR32:$src1, GR32:$src2),
 772                  "or{l}\t{$src2, $dst|$dst, $src2}",
 773                  [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,GR32:$src2))]>;
 774 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst),
 775                   (ins GR64:$src1, GR64:$src2),
 776                   "or{q}\t{$src2, $dst|$dst, $src2}",
 777                   [(set GR64:$dst, EFLAGS,
 778                         (X86or_flag GR64:$src1, GR64:$src2))]>;
 779 }
 780
 781 // OR instructions with the destination register in REG and the source register
 782 //   in R/M.  Included for the disassembler.
 783 let isCodeGenOnly = 1 in {
 784 def OR8rr_REV : I<0x0A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 785                   "or{b}\t{$src2, $dst|$dst, $src2}", []>;
 786 def OR16rr_REV : I<0x0B, MRMSrcReg, (outs GR16:$dst),
 787                    (ins GR16:$src1, GR16:$src2),
 788                    "or{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 789 def OR32rr_REV : I<0x0B, MRMSrcReg, (outs GR32:$dst),
 790                    (ins GR32:$src1, GR32:$src2),
 791                    "or{l}\t{$src2, $dst|$dst, $src2}", []>;
 792 def OR64rr_REV : RI<0x0B, MRMSrcReg, (outs GR64:$dst),
 793                     (ins GR64:$src1, GR64:$src2),
 794                     "or{q}\t{$src2, $dst|$dst, $src2}", []>;
 795 }
 796
 797 def OR8rm    : I<0x0A, MRMSrcMem, (outs GR8 :$dst),
 798                  (ins GR8 :$src1, i8mem :$src2),
 799                  "or{b}\t{$src2, $dst|$dst, $src2}",
 800                 [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1,
 801                                                     (load addr:$src2)))]>;
 802 def OR16rm   : I<0x0B, MRMSrcMem, (outs GR16:$dst),
 803                  (ins GR16:$src1, i16mem:$src2),
 804                  "or{w}\t{$src2, $dst|$dst, $src2}",
 805                 [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 806                                                      (load addr:$src2)))]>,
 807                OpSize;
 808 def OR32rm   : I<0x0B, MRMSrcMem, (outs GR32:$dst),
 809                  (ins GR32:$src1, i32mem:$src2),
 810                  "or{l}\t{$src2, $dst|$dst, $src2}",
 811                 [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 812                                                      (load addr:$src2)))]>;
 813 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst),
 814                   (ins GR64:$src1, i64mem:$src2),
 815                   "or{q}\t{$src2, $dst|$dst, $src2}",
 816                   [(set GR64:$dst, EFLAGS,
 817                         (X86or_flag GR64:$src1, (load addr:$src2)))]>;
 818
 819 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst),
 820                     (ins GR8 :$src1, i8imm:$src2),
 821                     "or{b}\t{$src2, $dst|$dst, $src2}",
 822                     [(set GR8:$dst,EFLAGS, (X86or_flag GR8:$src1, imm:$src2))]>;
 823 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst),
 824                     (ins GR16:$src1, i16imm:$src2),
 825                     "or{w}\t{$src2, $dst|$dst, $src2}",
 826                     [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 827                                                         imm:$src2))]>, OpSize;
 828 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst),
 829                     (ins GR32:$src1, i32imm:$src2),
 830                     "or{l}\t{$src2, $dst|$dst, $src2}",
 831                     [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 832                                                          imm:$src2))]>;
 833 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst),
 834                      (ins GR64:$src1, i64i32imm:$src2),
 835                      "or{q}\t{$src2, $dst|$dst, $src2}",
 836                   [(set GR64:$dst, EFLAGS,
 837                         (X86or_flag GR64:$src1, i64immSExt32:$src2))]>;
 838
 839 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst),
 840                    (ins GR16:$src1, i16i8imm:$src2),
 841                    "or{w}\t{$src2, $dst|$dst, $src2}",
 842                    [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 843                                                 i16immSExt8:$src2))]>, OpSize;
 844 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst),
 845                    (ins GR32:$src1, i32i8imm:$src2),
 846                    "or{l}\t{$src2, $dst|$dst, $src2}",
 847                    [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 848                                                         i32immSExt8:$src2))]>;
 849 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst),
 850                     (ins GR64:$src1, i64i8imm:$src2),
 851                     "or{q}\t{$src2, $dst|$dst, $src2}",
 852                    [(set GR64:$dst, EFLAGS,
 853                          (X86or_flag GR64:$src1, i64immSExt8:$src2))]>;
 854 } // Constraints = "$src1 = $dst"
 855
 856 def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
 857                "or{b}\t{$src, $dst|$dst, $src}",
 858                [(store (or (load addr:$dst), GR8:$src), addr:$dst),
 859                 (implicit EFLAGS)]>;
 860 def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 861                "or{w}\t{$src, $dst|$dst, $src}",
 862                [(store (or (load addr:$dst), GR16:$src), addr:$dst),
 863                 (implicit EFLAGS)]>, OpSize;
 864 def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 865                "or{l}\t{$src, $dst|$dst, $src}",
 866                [(store (or (load addr:$dst), GR32:$src), addr:$dst),
 867                 (implicit EFLAGS)]>;
 868 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 869                 "or{q}\t{$src, $dst|$dst, $src}",
 870                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 871                  (implicit EFLAGS)]>;
 872
 873 def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
 874                "or{b}\t{$src, $dst|$dst, $src}",
 875                [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst),
 876                 (implicit EFLAGS)]>;
 877 def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
 878                "or{w}\t{$src, $dst|$dst, $src}",
 879                [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst),
 880                 (implicit EFLAGS)]>,
 881                OpSize;
 882 def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
 883                "or{l}\t{$src, $dst|$dst, $src}",
 884                [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst),
 885                 (implicit EFLAGS)]>;
 886 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 887                      "or{q}\t{$src, $dst|$dst, $src}",
 888               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 889                (implicit EFLAGS)]>;
 890
 891 def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
 892                "or{w}\t{$src, $dst|$dst, $src}",
 893                [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst),
 894                 (implicit EFLAGS)]>,
 895                    OpSize;
 896 def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
 897                "or{l}\t{$src, $dst|$dst, $src}",
 898                [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst),
 899                 (implicit EFLAGS)]>;
 900 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 901                     "or{q}\t{$src, $dst|$dst, $src}",
 902                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 903                    (implicit EFLAGS)]>;
 904
 905 def OR8i8 : Ii8 <0x0C, RawFrm, (outs), (ins i8imm:$src),
 906                  "or{b}\t{$src, %al|%al, $src}", []>;
 907 def OR16i16 : Ii16 <0x0D, RawFrm, (outs), (ins i16imm:$src),
 908                     "or{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 909 def OR32i32 : Ii32 <0x0D, RawFrm, (outs), (ins i32imm:$src),
 910                     "or{l}\t{$src, %eax|%eax, $src}", []>;
 911 def OR64i32 : RIi32<0x0D, RawFrm, (outs), (ins i64i32imm:$src),
 912                     "or{q}\t{$src, %rax|%rax, $src}", []>;
 913
 914
 915 let Constraints = "$src1 = $dst" in {
 916
 917 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
 918   def XOR8rr   : I<0x30, MRMDestReg,
 919                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
 920                    "xor{b}\t{$src2, $dst|$dst, $src2}",
 921                    [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 922                                                         GR8:$src2))]>;
 923   def XOR16rr  : I<0x31, MRMDestReg,
 924                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 925                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 926                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 927                                                          GR16:$src2))]>, OpSize;
 928   def XOR32rr  : I<0x31, MRMDestReg,
 929                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 930                    "xor{l}\t{$src2, $dst|$dst, $src2}",
 931                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 932                                                          GR32:$src2))]>;
 933   def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst),
 934                     (ins GR64:$src1, GR64:$src2),
 935                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 936                     [(set GR64:$dst, EFLAGS,
 937                           (X86xor_flag GR64:$src1, GR64:$src2))]>;
 938 } // isCommutable = 1
 939
 940 // XOR instructions with the destination register in REG and the source register
 941 //   in R/M.  Included for the disassembler.
 942 let isCodeGenOnly = 1 in {
 943 def XOR8rr_REV : I<0x32, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 944                   "xor{b}\t{$src2, $dst|$dst, $src2}", []>;
 945 def XOR16rr_REV : I<0x33, MRMSrcReg, (outs GR16:$dst),
 946                     (ins GR16:$src1, GR16:$src2),
 947                    "xor{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 948 def XOR32rr_REV : I<0x33, MRMSrcReg, (outs GR32:$dst),
 949                     (ins GR32:$src1, GR32:$src2),
 950                    "xor{l}\t{$src2, $dst|$dst, $src2}", []>;
 951 def XOR64rr_REV : RI<0x33, MRMSrcReg, (outs GR64:$dst),
 952                      (ins GR64:$src1, GR64:$src2),
 953                     "xor{q}\t{$src2, $dst|$dst, $src2}", []>;
 954 }
 955
 956 def XOR8rm   : I<0x32, MRMSrcMem,
 957                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
 958                  "xor{b}\t{$src2, $dst|$dst, $src2}",
 959                  [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 960                                                       (load addr:$src2)))]>;
 961 def XOR16rm  : I<0x33, MRMSrcMem,
 962                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
 963                  "xor{w}\t{$src2, $dst|$dst, $src2}",
 964                  [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 965                                                        (load addr:$src2)))]>,
 966                  OpSize;
 967 def XOR32rm  : I<0x33, MRMSrcMem,
 968                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 969                  "xor{l}\t{$src2, $dst|$dst, $src2}",
 970                  [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 971                                                        (load addr:$src2)))]>;
 972 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst),
 973                   (ins GR64:$src1, i64mem:$src2),
 974                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 975                   [(set GR64:$dst, EFLAGS,
 976                         (X86xor_flag GR64:$src1, (load addr:$src2)))]>;
 977
 978 def XOR8ri  : Ii8<0x80, MRM6r,
 979                   (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
 980                   "xor{b}\t{$src2, $dst|$dst, $src2}",
 981                   [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1, imm:$src2))]>;
 982 def XOR16ri : Ii16<0x81, MRM6r,
 983                    (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 984                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 985                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 986                                                          imm:$src2))]>, OpSize;
 987 def XOR32ri  : Ii32<0x81, MRM6r,
 988                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 989                     "xor{l}\t{$src2, $dst|$dst, $src2}",
 990                     [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 991                                                           imm:$src2))]>;
 992 def XOR64ri32 : RIi32<0x81, MRM6r,
 993                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 994                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 995                       [(set GR64:$dst, EFLAGS,
 996                             (X86xor_flag GR64:$src1, i64immSExt32:$src2))]>;
 997
 998 def XOR16ri8 : Ii8<0x83, MRM6r,
 999                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1000                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1001                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
1002                                                          i16immSExt8:$src2))]>,
1003                    OpSize;
1004 def XOR32ri8 : Ii8<0x83, MRM6r,
1005                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1006                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1007                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
1008                                                          i32immSExt8:$src2))]>;
1009 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst),
1010                     (ins GR64:$src1, i64i8imm:$src2),
1011                     "xor{q}\t{$src2, $dst|$dst, $src2}",
1012                     [(set GR64:$dst, EFLAGS,
1013                           (X86xor_flag GR64:$src1, i64immSExt8:$src2))]>;
1014 } // Constraints = "$src1 = $dst"
1015
1016
1017 def XOR8mr   : I<0x30, MRMDestMem,
1018                  (outs), (ins i8mem :$dst, GR8 :$src),
1019                  "xor{b}\t{$src, $dst|$dst, $src}",
1020                  [(store (xor (load addr:$dst), GR8:$src), addr:$dst),
1021                   (implicit EFLAGS)]>;
1022 def XOR16mr  : I<0x31, MRMDestMem,
1023                  (outs), (ins i16mem:$dst, GR16:$src),
1024                  "xor{w}\t{$src, $dst|$dst, $src}",
1025                  [(store (xor (load addr:$dst), GR16:$src), addr:$dst),
1026                   (implicit EFLAGS)]>,
1027                  OpSize;
1028 def XOR32mr  : I<0x31, MRMDestMem,
1029                  (outs), (ins i32mem:$dst, GR32:$src),
1030                  "xor{l}\t{$src, $dst|$dst, $src}",
1031                  [(store (xor (load addr:$dst), GR32:$src), addr:$dst),
1032                   (implicit EFLAGS)]>;
1033 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1034                   "xor{q}\t{$src, $dst|$dst, $src}",
1035                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
1036                    (implicit EFLAGS)]>;
1037
1038 def XOR8mi   : Ii8<0x80, MRM6m,
1039                    (outs), (ins i8mem :$dst, i8imm :$src),
1040                    "xor{b}\t{$src, $dst|$dst, $src}",
1041                   [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst),
1042                    (implicit EFLAGS)]>;
1043 def XOR16mi  : Ii16<0x81, MRM6m,
1044                     (outs), (ins i16mem:$dst, i16imm:$src),
1045                     "xor{w}\t{$src, $dst|$dst, $src}",
1046                  [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst),
1047                   (implicit EFLAGS)]>,
1048                     OpSize;
1049 def XOR32mi  : Ii32<0x81, MRM6m,
1050                     (outs), (ins i32mem:$dst, i32imm:$src),
1051                     "xor{l}\t{$src, $dst|$dst, $src}",
1052                  [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst),
1053                   (implicit EFLAGS)]>;
1054 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1055                       "xor{q}\t{$src, $dst|$dst, $src}",
1056              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
1057               (implicit EFLAGS)]>;
1058
1059 def XOR16mi8 : Ii8<0x83, MRM6m,
1060                    (outs), (ins i16mem:$dst, i16i8imm :$src),
1061                    "xor{w}\t{$src, $dst|$dst, $src}",
1062                [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst),
1063                 (implicit EFLAGS)]>,
1064                    OpSize;
1065 def XOR32mi8 : Ii8<0x83, MRM6m,
1066                    (outs), (ins i32mem:$dst, i32i8imm :$src),
1067                    "xor{l}\t{$src, $dst|$dst, $src}",
1068                [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst),
1069                 (implicit EFLAGS)]>;
1070 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
1071                     "xor{q}\t{$src, $dst|$dst, $src}",
1072                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
1073                   (implicit EFLAGS)]>;
1074
1075 def XOR8i8   : Ii8 <0x34, RawFrm, (outs), (ins i8imm:$src),
1076                     "xor{b}\t{$src, %al|%al, $src}", []>;
1077 def XOR16i16 : Ii16<0x35, RawFrm, (outs), (ins i16imm:$src),
1078                     "xor{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1079 def XOR32i32 : Ii32<0x35, RawFrm, (outs), (ins i32imm:$src),
1080                     "xor{l}\t{$src, %eax|%eax, $src}", []>;
1081 def XOR64i32 : RIi32<0x35, RawFrm, (outs), (ins i64i32imm:$src),
1082                      "xor{q}\t{$src, %rax|%rax, $src}", []>;
1083 } // Defs = [EFLAGS]
1084
1085
1086 // Arithmetic.
1087 let Defs = [EFLAGS] in {
1088 let Constraints = "$src1 = $dst" in {
1089 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
1090 // Register-Register Addition
1091 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
1092                                     (ins GR8 :$src1, GR8 :$src2),
1093                   "add{b}\t{$src2, $dst|$dst, $src2}",
1094                   [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1, GR8:$src2))]>;
1095
1096 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1097 // Register-Register Addition
1098 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
1099                                    (ins GR16:$src1, GR16:$src2),
1100                  "add{w}\t{$src2, $dst|$dst, $src2}",
1101                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1102                                                        GR16:$src2))]>, OpSize;
1103 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
1104                                    (ins GR32:$src1, GR32:$src2),
1105                  "add{l}\t{$src2, $dst|$dst, $src2}",
1106                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1107                                                        GR32:$src2))]>;
1108 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst),
1109                     (ins GR64:$src1, GR64:$src2),
1110                     "add{q}\t{$src2, $dst|$dst, $src2}",
1111                     [(set GR64:$dst, EFLAGS,
1112                           (X86add_flag GR64:$src1, GR64:$src2))]>;
1113 } // end isConvertibleToThreeAddress
1114 } // end isCommutable
1115
1116 // These are alternate spellings for use by the disassembler, we mark them as
1117 // code gen only to ensure they aren't matched by the assembler.
1118 let isCodeGenOnly = 1 in {
1119   def ADD8rr_alt: I<0x02, MRMSrcReg,
1120                     (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1121                    "add{b}\t{$src2, $dst|$dst, $src2}", []>;
1122   def ADD16rr_alt: I<0x03, MRMSrcReg,
1123                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1124                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1125   def ADD32rr_alt: I<0x03, MRMSrcReg,
1126                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1127                     "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1128   def ADD64rr_alt : RI<0x03, MRMSrcReg,
1129                        (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1130                        "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1131 }
1132
1133 // Register-Memory Addition
1134 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
1135                                   (ins GR8 :$src1, i8mem :$src2),
1136                  "add{b}\t{$src2, $dst|$dst, $src2}",
1137                  [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1,
1138                                                       (load addr:$src2)))]>;
1139 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
1140                                   (ins GR16:$src1, i16mem:$src2),
1141                  "add{w}\t{$src2, $dst|$dst, $src2}",
1142                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1143                                                   (load addr:$src2)))]>, OpSize;
1144 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
1145                                   (ins GR32:$src1, i32mem:$src2),
1146                  "add{l}\t{$src2, $dst|$dst, $src2}",
1147                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1148                                                        (load addr:$src2)))]>;
1149 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst),
1150                      (ins GR64:$src1, i64mem:$src2),
1151                      "add{q}\t{$src2, $dst|$dst, $src2}",
1152                      [(set GR64:$dst, EFLAGS,
1153                            (X86add_flag GR64:$src1, (load addr:$src2)))]>;
1154
1155 // Register-Integer Addition
1156 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1157                     "add{b}\t{$src2, $dst|$dst, $src2}",
1158                     [(set GR8:$dst, EFLAGS,
1159                           (X86add_flag GR8:$src1, imm:$src2))]>;
1160
1161 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1162 // Register-Integer Addition
1163 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
1164                                  (ins GR16:$src1, i16imm:$src2),
1165                     "add{w}\t{$src2, $dst|$dst, $src2}",
1166                     [(set GR16:$dst, EFLAGS,
1167                           (X86add_flag GR16:$src1, imm:$src2))]>, OpSize;
1168 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
1169                                  (ins GR32:$src1, i32imm:$src2),
1170                     "add{l}\t{$src2, $dst|$dst, $src2}",
1171                     [(set GR32:$dst, EFLAGS,
1172                           (X86add_flag GR32:$src1, imm:$src2))]>;
1173 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
1174                                 (ins GR16:$src1, i16i8imm:$src2),
1175                    "add{w}\t{$src2, $dst|$dst, $src2}",
1176                    [(set GR16:$dst, EFLAGS,
1177                          (X86add_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1178 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
1179                                 (ins GR32:$src1, i32i8imm:$src2),
1180                    "add{l}\t{$src2, $dst|$dst, $src2}",
1181                    [(set GR32:$dst, EFLAGS,
1182                          (X86add_flag GR32:$src1, i32immSExt8:$src2))]>;
1183 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst),
1184                      (ins GR64:$src1, i64i8imm:$src2),
1185                      "add{q}\t{$src2, $dst|$dst, $src2}",
1186                      [(set GR64:$dst, EFLAGS,
1187                            (X86add_flag GR64:$src1, i64immSExt8:$src2))]>;
1188 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst),
1189                       (ins GR64:$src1, i64i32imm:$src2),
1190                       "add{q}\t{$src2, $dst|$dst, $src2}",
1191                       [(set GR64:$dst, EFLAGS,
1192                             (X86add_flag GR64:$src1, i64immSExt32:$src2))]>;
1193 }
1194 } // Constraints = "$src1 = $dst"
1195
1196 // Memory-Register Addition
1197 def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1198                  "add{b}\t{$src2, $dst|$dst, $src2}",
1199                  [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
1200                   (implicit EFLAGS)]>;
1201 def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1202                  "add{w}\t{$src2, $dst|$dst, $src2}",
1203                  [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
1204                   (implicit EFLAGS)]>, OpSize;
1205 def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1206                  "add{l}\t{$src2, $dst|$dst, $src2}",
1207                  [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
1208                   (implicit EFLAGS)]>;
1209 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1210                   "add{q}\t{$src2, $dst|$dst, $src2}",
1211                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
1212                    (implicit EFLAGS)]>;
1213 def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
1214                    "add{b}\t{$src2, $dst|$dst, $src2}",
1215                  [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
1216                   (implicit EFLAGS)]>;
1217 def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
1218                     "add{w}\t{$src2, $dst|$dst, $src2}",
1219                 [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
1220                  (implicit EFLAGS)]>, OpSize;
1221 def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
1222                     "add{l}\t{$src2, $dst|$dst, $src2}",
1223                     [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
1224                      (implicit EFLAGS)]>;
1225 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
1226                       "add{q}\t{$src2, $dst|$dst, $src2}",
1227                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
1228                 (implicit EFLAGS)]>;
1229 def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1230                    "add{w}\t{$src2, $dst|$dst, $src2}",
1231                    [(store (add (load addr:$dst), i16immSExt8:$src2),
1232                                 addr:$dst),
1233                     (implicit EFLAGS)]>, OpSize;
1234 def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1235                    "add{l}\t{$src2, $dst|$dst, $src2}",
1236                 [(store (add (load addr:$dst), i32immSExt8:$src2),
1237                              addr:$dst),
1238                  (implicit EFLAGS)]>;
1239 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1240                     "add{q}\t{$src2, $dst|$dst, $src2}",
1241                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
1242                  (implicit EFLAGS)]>;
1243
1244 // addition to rAX
1245 def ADD8i8 : Ii8<0x04, RawFrm, (outs), (ins i8imm:$src),
1246                  "add{b}\t{$src, %al|%al, $src}", []>;
1247 def ADD16i16 : Ii16<0x05, RawFrm, (outs), (ins i16imm:$src),
1248                     "add{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1249 def ADD32i32 : Ii32<0x05, RawFrm, (outs), (ins i32imm:$src),
1250                     "add{l}\t{$src, %eax|%eax, $src}", []>;
1251 def ADD64i32 : RIi32<0x05, RawFrm, (outs), (ins i64i32imm:$src),
1252                      "add{q}\t{$src, %rax|%rax, $src}", []>;
1253
1254 let Uses = [EFLAGS] in {
1255 let Constraints = "$src1 = $dst" in {
1256 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
1257 def ADC8rr   : I<0x10, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1258                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1259                  [(set GR8:$dst, (adde GR8:$src1, GR8:$src2))]>;
1260 def ADC16rr  : I<0x11, MRMDestReg, (outs GR16:$dst),
1261                                    (ins GR16:$src1, GR16:$src2),
1262                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1263                  [(set GR16:$dst, (adde GR16:$src1, GR16:$src2))]>, OpSize;
1264 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst),
1265                                    (ins GR32:$src1, GR32:$src2),
1266                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1267                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
1268 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst),
1269                   (ins GR64:$src1, GR64:$src2),
1270                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1271                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
1272 }
1273
1274 let isCodeGenOnly = 1 in {
1275 def ADC8rr_REV : I<0x12, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1276                  "adc{b}\t{$src2, $dst|$dst, $src2}", []>;
1277 def ADC16rr_REV : I<0x13, MRMSrcReg, (outs GR16:$dst),
1278                     (ins GR16:$src1, GR16:$src2),
1279                     "adc{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1280 def ADC32rr_REV : I<0x13, MRMSrcReg, (outs GR32:$dst),
1281                     (ins GR32:$src1, GR32:$src2),
1282                     "adc{l}\t{$src2, $dst|$dst, $src2}", []>;
1283 def ADC64rr_REV : RI<0x13, MRMSrcReg , (outs GR32:$dst),
1284                      (ins GR64:$src1, GR64:$src2),
1285                     "adc{q}\t{$src2, $dst|$dst, $src2}", []>;
1286 }
1287
1288 def ADC8rm   : I<0x12, MRMSrcMem ,
1289                  (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1290                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1291                  [(set GR8:$dst, (adde GR8:$src1, (load addr:$src2)))]>;
1292 def ADC16rm  : I<0x13, MRMSrcMem , (outs GR16:$dst),
1293                                    (ins GR16:$src1, i16mem:$src2),
1294                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1295                  [(set GR16:$dst, (adde GR16:$src1, (load addr:$src2)))]>,
1296                  OpSize;
1297 def ADC32rm  : I<0x13, MRMSrcMem ,
1298                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1299                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1300                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
1301 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst),
1302                   (ins GR64:$src1, i64mem:$src2),
1303                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1304                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
1305 def ADC8ri   : Ii8<0x80, MRM2r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1306                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1307                  [(set GR8:$dst, (adde GR8:$src1, imm:$src2))]>;
1308 def ADC16ri  : Ii16<0x81, MRM2r,
1309                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1310                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1311                  [(set GR16:$dst, (adde GR16:$src1, imm:$src2))]>, OpSize;
1312 def ADC16ri8 : Ii8<0x83, MRM2r, (outs GR16:$dst),
1313                                 (ins GR16:$src1, i16i8imm:$src2),
1314                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1315                  [(set GR16:$dst, (adde GR16:$src1, i16immSExt8:$src2))]>,
1316                  OpSize;
1317 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst),
1318                                  (ins GR32:$src1, i32imm:$src2),
1319                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1320                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
1321 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst),
1322                                 (ins GR32:$src1, i32i8imm:$src2),
1323                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1324                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
1325 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst),
1326                       (ins GR64:$src1, i64i32imm:$src2),
1327                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1328                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
1329 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst),
1330                     (ins GR64:$src1, i64i8imm:$src2),
1331                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1332                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
1333 } // Constraints = "$src1 = $dst"
1334
1335 def ADC8mr   : I<0x10, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1336                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1337                  [(store (adde (load addr:$dst), GR8:$src2), addr:$dst)]>;
1338 def ADC16mr  : I<0x11, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1339                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1340                  [(store (adde (load addr:$dst), GR16:$src2), addr:$dst)]>,
1341                  OpSize;
1342 def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1343                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1344                  [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
1345 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1346                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1347                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
1348 def ADC8mi   : Ii8<0x80, MRM2m, (outs), (ins i8mem:$dst, i8imm:$src2),
1349                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1350                 [(store (adde (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1351 def ADC16mi  : Ii16<0x81, MRM2m, (outs), (ins i16mem:$dst, i16imm:$src2),
1352                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1353                 [(store (adde (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1354                 OpSize;
1355 def ADC16mi8 : Ii8<0x83, MRM2m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1356                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1357              [(store (adde (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1358              OpSize;
1359 def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
1360                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1361                 [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1362 def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1363                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1364              [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1365
1366 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1367                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1368                  [(store (adde (load addr:$dst), i64immSExt32:$src2),
1369                   addr:$dst)]>;
1370 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1371                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1372                  [(store (adde (load addr:$dst), i64immSExt8:$src2),
1373                   addr:$dst)]>;
1374
1375 def ADC8i8 : Ii8<0x14, RawFrm, (outs), (ins i8imm:$src),
1376                  "adc{b}\t{$src, %al|%al, $src}", []>;
1377 def ADC16i16 : Ii16<0x15, RawFrm, (outs), (ins i16imm:$src),
1378                     "adc{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1379 def ADC32i32 : Ii32<0x15, RawFrm, (outs), (ins i32imm:$src),
1380                     "adc{l}\t{$src, %eax|%eax, $src}", []>;
1381 def ADC64i32 : RIi32<0x15, RawFrm, (outs), (ins i64i32imm:$src),
1382                      "adc{q}\t{$src, %rax|%rax, $src}", []>;
1383 } // Uses = [EFLAGS]
1384
1385 let Constraints = "$src1 = $dst" in {
1386
1387 // Register-Register Subtraction
1388 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1389                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1390                 [(set GR8:$dst, EFLAGS,
1391                       (X86sub_flag GR8:$src1, GR8:$src2))]>;
1392 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
1393                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1394                 [(set GR16:$dst, EFLAGS,
1395                       (X86sub_flag GR16:$src1, GR16:$src2))]>, OpSize;
1396 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
1397                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1398                 [(set GR32:$dst, EFLAGS,
1399                       (X86sub_flag GR32:$src1, GR32:$src2))]>;
1400 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst),
1401                   (ins GR64:$src1, GR64:$src2),
1402                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1403                   [(set GR64:$dst, EFLAGS,
1404                         (X86sub_flag GR64:$src1, GR64:$src2))]>;
1405
1406 let isCodeGenOnly = 1 in {
1407 def SUB8rr_REV : I<0x2A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1408                    "sub{b}\t{$src2, $dst|$dst, $src2}", []>;
1409 def SUB16rr_REV : I<0x2B, MRMSrcReg, (outs GR16:$dst),
1410                     (ins GR16:$src1, GR16:$src2),
1411                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1412 def SUB32rr_REV : I<0x2B, MRMSrcReg, (outs GR32:$dst),
1413                     (ins GR32:$src1, GR32:$src2),
1414                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>;
1415 def SUB64rr_REV : RI<0x2B, MRMSrcReg, (outs GR64:$dst),
1416                      (ins GR64:$src1, GR64:$src2),
1417                      "sub{q}\t{$src2, $dst|$dst, $src2}", []>;
1418 }
1419
1420 // Register-Memory Subtraction
1421 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
1422                                  (ins GR8 :$src1, i8mem :$src2),
1423                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1424                 [(set GR8:$dst, EFLAGS,
1425                       (X86sub_flag GR8:$src1, (load addr:$src2)))]>;
1426 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
1427                                  (ins GR16:$src1, i16mem:$src2),
1428                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1429                 [(set GR16:$dst, EFLAGS,
1430                       (X86sub_flag GR16:$src1, (load addr:$src2)))]>, OpSize;
1431 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
1432                                  (ins GR32:$src1, i32mem:$src2),
1433                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1434                 [(set GR32:$dst, EFLAGS,
1435                       (X86sub_flag GR32:$src1, (load addr:$src2)))]>;
1436 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst),
1437                   (ins GR64:$src1, i64mem:$src2),
1438                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1439                   [(set GR64:$dst, EFLAGS,
1440                         (X86sub_flag GR64:$src1, (load addr:$src2)))]>;
1441
1442 // Register-Integer Subtraction
1443 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
1444                                  (ins GR8:$src1, i8imm:$src2),
1445                     "sub{b}\t{$src2, $dst|$dst, $src2}",
1446                     [(set GR8:$dst, EFLAGS,
1447                           (X86sub_flag GR8:$src1, imm:$src2))]>;
1448 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
1449                                  (ins GR16:$src1, i16imm:$src2),
1450                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1451                     [(set GR16:$dst, EFLAGS,
1452                           (X86sub_flag GR16:$src1, imm:$src2))]>, OpSize;
1453 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
1454                                  (ins GR32:$src1, i32imm:$src2),
1455                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1456                     [(set GR32:$dst, EFLAGS,
1457                           (X86sub_flag GR32:$src1, imm:$src2))]>;
1458 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
1459                                    (ins GR64:$src1, i64i32imm:$src2),
1460                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1461                       [(set GR64:$dst, EFLAGS,
1462                             (X86sub_flag GR64:$src1, i64immSExt32:$src2))]>;
1463 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
1464                                 (ins GR16:$src1, i16i8imm:$src2),
1465                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1466                    [(set GR16:$dst, EFLAGS,
1467                          (X86sub_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1468 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
1469                                 (ins GR32:$src1, i32i8imm:$src2),
1470                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1471                    [(set GR32:$dst, EFLAGS,
1472                          (X86sub_flag GR32:$src1, i32immSExt8:$src2))]>;
1473 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
1474                                  (ins GR64:$src1, i64i8imm:$src2),
1475                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1476                     [(set GR64:$dst, EFLAGS,
1477                           (X86sub_flag GR64:$src1, i64immSExt8:$src2))]>;
1478 } // Constraints = "$src1 = $dst"
1479
1480 // Memory-Register Subtraction
1481 def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
1482                  "sub{b}\t{$src2, $dst|$dst, $src2}",
1483                  [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
1484                   (implicit EFLAGS)]>;
1485 def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1486                  "sub{w}\t{$src2, $dst|$dst, $src2}",
1487                  [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
1488                   (implicit EFLAGS)]>, OpSize;
1489 def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1490                  "sub{l}\t{$src2, $dst|$dst, $src2}",
1491                  [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
1492                   (implicit EFLAGS)]>;
1493 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1494                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1495                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
1496                    (implicit EFLAGS)]>;
1497
1498 // Memory-Integer Subtraction
1499 def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
1500                    "sub{b}\t{$src2, $dst|$dst, $src2}",
1501                    [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
1502                     (implicit EFLAGS)]>;
1503 def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
1504                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1505                     [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
1506                      (implicit EFLAGS)]>, OpSize;
1507 def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
1508                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1509                     [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
1510                      (implicit EFLAGS)]>;
1511 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1512                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1513                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
1514                               addr:$dst),
1515                        (implicit EFLAGS)]>;
1516 def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1517                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1518                    [(store (sub (load addr:$dst), i16immSExt8:$src2),
1519                            addr:$dst),
1520                     (implicit EFLAGS)]>, OpSize;
1521 def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1522                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1523                    [(store (sub (load addr:$dst), i32immSExt8:$src2),
1524                            addr:$dst),
1525                     (implicit EFLAGS)]>;
1526 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1527                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1528                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
1529                             addr:$dst),
1530                      (implicit EFLAGS)]>;
1531
1532 def SUB8i8 : Ii8<0x2C, RawFrm, (outs), (ins i8imm:$src),
1533                  "sub{b}\t{$src, %al|%al, $src}", []>;
1534 def SUB16i16 : Ii16<0x2D, RawFrm, (outs), (ins i16imm:$src),
1535                     "sub{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1536 def SUB32i32 : Ii32<0x2D, RawFrm, (outs), (ins i32imm:$src),
1537                     "sub{l}\t{$src, %eax|%eax, $src}", []>;
1538 def SUB64i32 : RIi32<0x2D, RawFrm, (outs), (ins i64i32imm:$src),
1539                      "sub{q}\t{$src, %rax|%rax, $src}", []>;
1540
1541 let Uses = [EFLAGS] in {
1542 let Constraints = "$src1 = $dst" in {
1543 def SBB8rr     : I<0x18, MRMDestReg, (outs GR8:$dst),
1544                                      (ins GR8:$src1, GR8:$src2),
1545                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1546                  [(set GR8:$dst, (sube GR8:$src1, GR8:$src2))]>;
1547 def SBB16rr    : I<0x19, MRMDestReg, (outs GR16:$dst),
1548                                      (ins GR16:$src1, GR16:$src2),
1549                   "sbb{w}\t{$src2, $dst|$dst, $src2}",
1550                  [(set GR16:$dst, (sube GR16:$src1, GR16:$src2))]>, OpSize;
1551 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst),
1552                                       (ins GR32:$src1, GR32:$src2),
1553                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
1554                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
1555 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst),
1556                     (ins GR64:$src1, GR64:$src2),
1557                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1558                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
1559 } // Constraints = "$src1 = $dst"
1560
1561
1562 def SBB8mr   : I<0x18, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1563                  "sbb{b}\t{$src2, $dst|$dst, $src2}",
1564                  [(store (sube (load addr:$dst), GR8:$src2), addr:$dst)]>;
1565 def SBB16mr  : I<0x19, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1566                  "sbb{w}\t{$src2, $dst|$dst, $src2}",
1567                  [(store (sube (load addr:$dst), GR16:$src2), addr:$dst)]>,
1568                  OpSize;
1569 def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1570                  "sbb{l}\t{$src2, $dst|$dst, $src2}",
1571                  [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
1572 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1573                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1574                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
1575
1576 def SBB8mi  : Ii8<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
1577                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1578                  [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1579 def SBB16mi  : Ii16<0x81, MRM3m, (outs), (ins i16mem:$dst, i16imm:$src2),
1580                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1581                 [(store (sube (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1582                 OpSize;
1583 def SBB16mi8 : Ii8<0x83, MRM3m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1584                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1585              [(store (sube (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1586              OpSize;
1587 def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
1588                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1589                 [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1590 def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1591                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1592              [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1593 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1594                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1595               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
1596 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1597                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1598                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
1599
1600 def SBB8i8 : Ii8<0x1C, RawFrm, (outs), (ins i8imm:$src),
1601                  "sbb{b}\t{$src, %al|%al, $src}", []>;
1602 def SBB16i16 : Ii16<0x1D, RawFrm, (outs), (ins i16imm:$src),
1603                     "sbb{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1604 def SBB32i32 : Ii32<0x1D, RawFrm, (outs), (ins i32imm:$src),
1605                     "sbb{l}\t{$src, %eax|%eax, $src}", []>;
1606 def SBB64i32 : RIi32<0x1D, RawFrm, (outs), (ins i64i32imm:$src),
1607                      "sbb{q}\t{$src, %rax|%rax, $src}", []>;
1608
1609 let Constraints = "$src1 = $dst" in {
1610
1611 let isCodeGenOnly = 1 in {
1612 def SBB8rr_REV : I<0x1A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1613                    "sbb{b}\t{$src2, $dst|$dst, $src2}", []>;
1614 def SBB16rr_REV : I<0x1B, MRMSrcReg, (outs GR16:$dst),
1615                     (ins GR16:$src1, GR16:$src2),
1616                     "sbb{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1617 def SBB32rr_REV : I<0x1B, MRMSrcReg, (outs GR32:$dst),
1618                     (ins GR32:$src1, GR32:$src2),
1619                     "sbb{l}\t{$src2, $dst|$dst, $src2}", []>;
1620 def SBB64rr_REV : RI<0x1B, MRMSrcReg, (outs GR64:$dst),
1621                      (ins GR64:$src1, GR64:$src2),
1622                      "sbb{q}\t{$src2, $dst|$dst, $src2}", []>;
1623 }
1624
1625 def SBB8rm   : I<0x1A, MRMSrcMem, (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1626                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1627                     [(set GR8:$dst, (sube GR8:$src1, (load addr:$src2)))]>;
1628 def SBB16rm  : I<0x1B, MRMSrcMem, (outs GR16:$dst),
1629                                   (ins GR16:$src1, i16mem:$src2),
1630                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1631                     [(set GR16:$dst, (sube GR16:$src1, (load addr:$src2)))]>,
1632                     OpSize;
1633 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst),
1634                                   (ins GR32:$src1, i32mem:$src2),
1635                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1636                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
1637 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst),
1638                   (ins GR64:$src1, i64mem:$src2),
1639                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1640                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
1641 def SBB8ri   : Ii8<0x80, MRM3r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1642                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1643                     [(set GR8:$dst, (sube GR8:$src1, imm:$src2))]>;
1644 def SBB16ri  : Ii16<0x81, MRM3r, (outs GR16:$dst),
1645                                  (ins GR16:$src1, i16imm:$src2),
1646                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1647                     [(set GR16:$dst, (sube GR16:$src1, imm:$src2))]>, OpSize;
1648 def SBB16ri8 : Ii8<0x83, MRM3r, (outs GR16:$dst),
1649                                 (ins GR16:$src1, i16i8imm:$src2),
1650                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1651                    [(set GR16:$dst, (sube GR16:$src1, i16immSExt8:$src2))]>,
1652                    OpSize;
1653 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst),
1654                                  (ins GR32:$src1, i32imm:$src2),
1655                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1656                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
1657 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst),
1658                                 (ins GR32:$src1, i32i8imm:$src2),
1659                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1660                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
1661 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst),
1662                       (ins GR64:$src1, i64i32imm:$src2),
1663                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1664                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
1665 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst),
1666                     (ins GR64:$src1, i64i8imm:$src2),
1667                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1668                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
1669
1670 } // Constraints = "$src1 = $dst"
1671 } // Uses = [EFLAGS]
1672 } // Defs = [EFLAGS]
1673
1674 //===----------------------------------------------------------------------===//
1675 // Test instructions are just like AND, except they don't generate a result.
1676 //
1677 let Defs = [EFLAGS] in {
1678 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
1679 def TEST8rr  : I<0x84, MRMSrcReg, (outs),  (ins GR8:$src1, GR8:$src2),
1680                      "test{b}\t{$src2, $src1|$src1, $src2}",
1681                      [(set EFLAGS, (X86cmp (and_su GR8:$src1, GR8:$src2), 0))]>;
1682 def TEST16rr : I<0x85, MRMSrcReg, (outs),  (ins GR16:$src1, GR16:$src2),
1683                      "test{w}\t{$src2, $src1|$src1, $src2}",
1684                      [(set EFLAGS, (X86cmp (and_su GR16:$src1, GR16:$src2),
1685                       0))]>,
1686                  OpSize;
1687 def TEST32rr : I<0x85, MRMSrcReg, (outs),  (ins GR32:$src1, GR32:$src2),
1688                      "test{l}\t{$src2, $src1|$src1, $src2}",
1689                      [(set EFLAGS, (X86cmp (and_su GR32:$src1, GR32:$src2),
1690                       0))]>;
1691 def TEST64rr : RI<0x85, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1692                   "test{q}\t{$src2, $src1|$src1, $src2}",
1693                   [(set EFLAGS, (X86cmp (and GR64:$src1, GR64:$src2), 0))]>;
1694 }
1695
1696 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
1697                      "test{b}\t{$src2, $src1|$src1, $src2}",
1698                      [(set EFLAGS, (X86cmp (and GR8:$src1, (loadi8 addr:$src2)),
1699                        0))]>;
1700 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
1701                      "test{w}\t{$src2, $src1|$src1, $src2}",
1702                      [(set EFLAGS, (X86cmp (and GR16:$src1,
1703                                          (loadi16 addr:$src2)), 0))]>, OpSize;
1704 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
1705                      "test{l}\t{$src2, $src1|$src1, $src2}",
1706                      [(set EFLAGS, (X86cmp (and GR32:$src1,
1707                                                 (loadi32 addr:$src2)), 0))]>;
1708 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1709                   "test{q}\t{$src2, $src1|$src1, $src2}",
1710                   [(set EFLAGS, (X86cmp (and GR64:$src1, (loadi64 addr:$src2)),
1711                     0))]>;
1712
1713 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
1714                     (outs),  (ins GR8:$src1, i8imm:$src2),
1715                     "test{b}\t{$src2, $src1|$src1, $src2}",
1716                     [(set EFLAGS, (X86cmp (and_su GR8:$src1, imm:$src2), 0))]>;
1717 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
1718                     (outs),  (ins GR16:$src1, i16imm:$src2),
1719                     "test{w}\t{$src2, $src1|$src1, $src2}",
1720                     [(set EFLAGS, (X86cmp (and_su GR16:$src1, imm:$src2), 0))]>,
1721                     OpSize;
1722 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
1723                     (outs),  (ins GR32:$src1, i32imm:$src2),
1724                     "test{l}\t{$src2, $src1|$src1, $src2}",
1725                     [(set EFLAGS, (X86cmp (and_su GR32:$src1, imm:$src2), 0))]>;
1726 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1727                                         (ins GR64:$src1, i64i32imm:$src2),
1728                        "test{q}\t{$src2, $src1|$src1, $src2}",
1729                      [(set EFLAGS, (X86cmp (and GR64:$src1, i64immSExt32:$src2),
1730                       0))]>;
1731
1732 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
1733                     (outs), (ins i8mem:$src1, i8imm:$src2),
1734                     "test{b}\t{$src2, $src1|$src1, $src2}",
1735                     [(set EFLAGS, (X86cmp (and (loadi8 addr:$src1), imm:$src2),
1736                      0))]>;
1737 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
1738                     (outs), (ins i16mem:$src1, i16imm:$src2),
1739                     "test{w}\t{$src2, $src1|$src1, $src2}",
1740                     [(set EFLAGS, (X86cmp (and (loadi16 addr:$src1), imm:$src2),
1741                      0))]>, OpSize;
1742 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
1743                     (outs), (ins i32mem:$src1, i32imm:$src2),
1744                     "test{l}\t{$src2, $src1|$src1, $src2}",
1745                     [(set EFLAGS, (X86cmp (and (loadi32 addr:$src1), imm:$src2),
1746                      0))]>;
1747 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1748                                         (ins i64mem:$src1, i64i32imm:$src2),
1749                        "test{q}\t{$src2, $src1|$src1, $src2}",
1750                 [(set EFLAGS, (X86cmp (and (loadi64 addr:$src1),
1751                                            i64immSExt32:$src2), 0))]>;
1752
1753 def TEST8i8  : Ii8<0xA8, RawFrm, (outs), (ins i8imm:$src),
1754                    "test{b}\t{$src, %al|%al, $src}", []>;
1755 def TEST16i16 : Ii16<0xA9, RawFrm, (outs), (ins i16imm:$src),
1756                      "test{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1757 def TEST32i32 : Ii32<0xA9, RawFrm, (outs), (ins i32imm:$src),
1758                      "test{l}\t{$src, %eax|%eax, $src}", []>;
1759 def TEST64i32 : RIi32<0xa9, RawFrm, (outs), (ins i64i32imm:$src),
1760                       "test{q}\t{$src, %rax|%rax, $src}", []>;
1761
1762 } // Defs = [EFLAGS]
1763
1764
1765 //===----------------------------------------------------------------------===//
1766 // Integer comparisons
1767
1768 let Defs = [EFLAGS] in {
1769
1770 def CMP8rr  : I<0x38, MRMDestReg,
1771                 (outs), (ins GR8 :$src1, GR8 :$src2),
1772                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1773                 [(set EFLAGS, (X86cmp GR8:$src1, GR8:$src2))]>;
1774 def CMP16rr : I<0x39, MRMDestReg,
1775                 (outs), (ins GR16:$src1, GR16:$src2),
1776                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1777                 [(set EFLAGS, (X86cmp GR16:$src1, GR16:$src2))]>, OpSize;
1778 def CMP32rr : I<0x39, MRMDestReg,
1779                 (outs), (ins GR32:$src1, GR32:$src2),
1780                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1781                 [(set EFLAGS, (X86cmp GR32:$src1, GR32:$src2))]>;
1782 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1783                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1784                  [(set EFLAGS, (X86cmp GR64:$src1, GR64:$src2))]>;
1785
1786 def CMP8mr  : I<0x38, MRMDestMem,
1787                 (outs), (ins i8mem :$src1, GR8 :$src2),
1788                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1789                 [(set EFLAGS, (X86cmp (loadi8 addr:$src1), GR8:$src2))]>;
1790 def CMP16mr : I<0x39, MRMDestMem,
1791                 (outs), (ins i16mem:$src1, GR16:$src2),
1792                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1793                 [(set EFLAGS, (X86cmp (loadi16 addr:$src1), GR16:$src2))]>,
1794                  OpSize;
1795 def CMP32mr : I<0x39, MRMDestMem,
1796                 (outs), (ins i32mem:$src1, GR32:$src2),
1797                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1798                 [(set EFLAGS, (X86cmp (loadi32 addr:$src1), GR32:$src2))]>;
1799 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1800                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1801                  [(set EFLAGS, (X86cmp (loadi64 addr:$src1), GR64:$src2))]>;
1802
1803 def CMP8rm  : I<0x3A, MRMSrcMem,
1804                 (outs), (ins GR8 :$src1, i8mem :$src2),
1805                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1806                 [(set EFLAGS, (X86cmp GR8:$src1, (loadi8 addr:$src2)))]>;
1807 def CMP16rm : I<0x3B, MRMSrcMem,
1808                 (outs), (ins GR16:$src1, i16mem:$src2),
1809                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1810                 [(set EFLAGS, (X86cmp GR16:$src1, (loadi16 addr:$src2)))]>,
1811                  OpSize;
1812 def CMP32rm : I<0x3B, MRMSrcMem,
1813                 (outs), (ins GR32:$src1, i32mem:$src2),
1814                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1815                 [(set EFLAGS, (X86cmp GR32:$src1, (loadi32 addr:$src2)))]>;
1816 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1817                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1818                  [(set EFLAGS, (X86cmp GR64:$src1, (loadi64 addr:$src2)))]>;
1819
1820 // These are alternate spellings for use by the disassembler, we mark them as
1821 // code gen only to ensure they aren't matched by the assembler.
1822 let isCodeGenOnly = 1 in {
1823   def CMP8rr_alt : I<0x3A, MRMSrcReg, (outs), (ins GR8:$src1, GR8:$src2),
1824                     "cmp{b}\t{$src2, $src1|$src1, $src2}", []>;
1825   def CMP16rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
1826                      "cmp{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize;
1827   def CMP32rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
1828                      "cmp{l}\t{$src2, $src1|$src1, $src2}", []>;
1829   def CMP64rr_alt : RI<0x3B, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1830                       "cmp{q}\t{$src2, $src1|$src1, $src2}", []>;
1831 }
1832
1833 def CMP8ri  : Ii8<0x80, MRM7r,
1834                   (outs), (ins GR8:$src1, i8imm:$src2),
1835                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
1836                   [(set EFLAGS, (X86cmp GR8:$src1, imm:$src2))]>;
1837 def CMP16ri : Ii16<0x81, MRM7r,
1838                    (outs), (ins GR16:$src1, i16imm:$src2),
1839                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1840                    [(set EFLAGS, (X86cmp GR16:$src1, imm:$src2))]>, OpSize;
1841 def CMP32ri : Ii32<0x81, MRM7r,
1842                    (outs), (ins GR32:$src1, i32imm:$src2),
1843                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1844                    [(set EFLAGS, (X86cmp GR32:$src1, imm:$src2))]>;
1845 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1846                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1847                       [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt32:$src2))]>;
1848
1849 def CMP8mi  : Ii8 <0x80, MRM7m,
1850                    (outs), (ins i8mem :$src1, i8imm :$src2),
1851                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
1852                    [(set EFLAGS, (X86cmp (loadi8 addr:$src1), imm:$src2))]>;
1853 def CMP16mi : Ii16<0x81, MRM7m,
1854                    (outs), (ins i16mem:$src1, i16imm:$src2),
1855                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1856                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1), imm:$src2))]>,
1857                    OpSize;
1858 def CMP32mi : Ii32<0x81, MRM7m,
1859                    (outs), (ins i32mem:$src1, i32imm:$src2),
1860                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1861                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1), imm:$src2))]>;
1862 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1863                                        (ins i64mem:$src1, i64i32imm:$src2),
1864                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1865                       [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1866                                             i64immSExt32:$src2))]>;
1867
1868 def CMP16ri8 : Ii8<0x83, MRM7r,
1869                    (outs), (ins GR16:$src1, i16i8imm:$src2),
1870                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1871                    [(set EFLAGS, (X86cmp GR16:$src1, i16immSExt8:$src2))]>,
1872                     OpSize;
1873 def CMP32ri8 : Ii8<0x83, MRM7r,
1874                    (outs), (ins GR32:$src1, i32i8imm:$src2),
1875                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1876                    [(set EFLAGS, (X86cmp GR32:$src1, i32immSExt8:$src2))]>;
1877 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1878                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1879                     [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt8:$src2))]>;
1880
1881 def CMP16mi8 : Ii8<0x83, MRM7m,
1882                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
1883                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1884                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1),
1885                                          i16immSExt8:$src2))]>, OpSize;
1886 def CMP32mi8 : Ii8<0x83, MRM7m,
1887                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
1888                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1889                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1),
1890                                          i32immSExt8:$src2))]>;
1891 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1892                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1893                     [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1894                                           i64immSExt8:$src2))]>;
1895
1896 def CMP8i8 : Ii8<0x3C, RawFrm, (outs), (ins i8imm:$src),
1897                  "cmp{b}\t{$src, %al|%al, $src}", []>;
1898 def CMP16i16 : Ii16<0x3D, RawFrm, (outs), (ins i16imm:$src),
1899                     "cmp{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1900 def CMP32i32 : Ii32<0x3D, RawFrm, (outs), (ins i32imm:$src),
1901                     "cmp{l}\t{$src, %eax|%eax, $src}", []>;
1902 def CMP64i32 : RIi32<0x3D, RawFrm, (outs), (ins i64i32imm:$src),
1903                      "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1904
1905 } // Defs = [EFLAGS]