lib/Target/X86/X86InstrArithmetic.td

   1 //===- X86InstrArithmetic.td - Integer Arithmetic Instrs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the integer arithmetic instructions in the X86
  11 // architecture.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // LEA - Load Effective Address
  17
  18 let neverHasSideEffects = 1 in
  19 def LEA16r   : I<0x8D, MRMSrcMem,
  20                  (outs GR16:$dst), (ins i32mem:$src),
  21                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
  22 let isReMaterializable = 1 in
  23 def LEA32r   : I<0x8D, MRMSrcMem,
  24                  (outs GR32:$dst), (ins i32mem:$src),
  25                  "lea{l}\t{$src|$dst}, {$dst|$src}",
  26                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
  27
  28 def LEA64_32r : I<0x8D, MRMSrcMem,
  29                   (outs GR32:$dst), (ins lea64_32mem:$src),
  30                   "lea{l}\t{$src|$dst}, {$dst|$src}",
  31                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
  32
  33 let isReMaterializable = 1 in
  34 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
  35                   "lea{q}\t{$src|$dst}, {$dst|$src}",
  36                   [(set GR64:$dst, lea64addr:$src)]>;
  37
  38
  39
  40 //===----------------------------------------------------------------------===//
  41 //  Fixed-Register Multiplication and Division Instructions.
  42 //
  43
  44 // Extra precision multiplication
  45
  46 // AL is really implied by AX, but the registers in Defs must match the
  47 // SDNode results (i8, i32).
  48 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  49 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
  50                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  51                // This probably ought to be moved to a def : Pat<> if the
  52                // syntax can be accepted.
  53                [(set AL, (mul AL, GR8:$src)),
  54                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
  55
  56 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
  57 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
  58                "mul{w}\t$src",
  59                []>, OpSize;    // AX,DX = AX*GR16
  60
  61 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
  62 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
  63                "mul{l}\t$src",
  64                []>; // EAX,EDX = EAX*GR32
  65 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  66 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
  67                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
  68
  69 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  70 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
  71                "mul{b}\t$src",
  72                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  73                // This probably ought to be moved to a def : Pat<> if the
  74                // syntax can be accepted.
  75                [(set AL, (mul AL, (loadi8 addr:$src))),
  76                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
  77
  78 let mayLoad = 1, neverHasSideEffects = 1 in {
  79 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  80 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
  81                "mul{w}\t$src",
  82                []>, OpSize; // AX,DX = AX*[mem16]
  83
  84 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
  85 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
  86               "mul{l}\t$src",
  87               []>;          // EAX,EDX = EAX*[mem32]
  88 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  89 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
  90                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
  91 }
  92
  93 let neverHasSideEffects = 1 in {
  94 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  95 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
  96               // AL,AH = AL*GR8
  97 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  98 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
  99               OpSize;    // AX,DX = AX*GR16
 100 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 101 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 102               // EAX,EDX = EAX*GR32
 103 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 104 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src), "imul{q}\t$src", []>;
 105               // RAX,RDX = RAX*GR64
 106
 107 let mayLoad = 1 in {
 108 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 109 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 110                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 111 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 112 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 113                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 114 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 115 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 116                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 117 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 118 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 119                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 120 }
 121 } // neverHasSideEffects
 122
 123
 124 let Defs = [EFLAGS] in {
 125 let Constraints = "$src1 = $dst" in {
 126
 127 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
 128 // Register-Register Signed Integer Multiply
 129 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
 130                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 131                  [(set GR16:$dst, EFLAGS,
 132                        (X86smul_flag GR16:$src1, GR16:$src2))]>, TB, OpSize;
 133 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
 134                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 135                  [(set GR32:$dst, EFLAGS,
 136                        (X86smul_flag GR32:$src1, GR32:$src2))]>, TB;
 137 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 138                                    (ins GR64:$src1, GR64:$src2),
 139                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 140                   [(set GR64:$dst, EFLAGS,
 141                         (X86smul_flag GR64:$src1, GR64:$src2))]>, TB;
 142 }
 143
 144 // Register-Memory Signed Integer Multiply
 145 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
 146                                   (ins GR16:$src1, i16mem:$src2),
 147                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 148                  [(set GR16:$dst, EFLAGS,
 149                        (X86smul_flag GR16:$src1, (load addr:$src2)))]>,
 150                TB, OpSize;
 151 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
 152                  (ins GR32:$src1, i32mem:$src2),
 153                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 154                  [(set GR32:$dst, EFLAGS,
 155                        (X86smul_flag GR32:$src1, (load addr:$src2)))]>, TB;
 156 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 157                                    (ins GR64:$src1, i64mem:$src2),
 158                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 159                   [(set GR64:$dst, EFLAGS,
 160                         (X86smul_flag GR64:$src1, (load addr:$src2)))]>, TB;
 161 } // Constraints = "$src1 = $dst"
 162
 163 } // Defs = [EFLAGS]
 164
 165 // Suprisingly enough, these are not two address instructions!
 166 let Defs = [EFLAGS] in {
 167 // Register-Integer Signed Integer Multiply
 168 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
 169                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 170                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 171                       [(set GR16:$dst, EFLAGS,
 172                             (X86smul_flag GR16:$src1, imm:$src2))]>, OpSize;
 173 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
 174                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 175                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 176                      [(set GR16:$dst, EFLAGS,
 177                            (X86smul_flag GR16:$src1, i16immSExt8:$src2))]>,
 178                  OpSize;
 179 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
 180                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 181                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 182                       [(set GR32:$dst, EFLAGS,
 183                             (X86smul_flag GR32:$src1, imm:$src2))]>;
 184 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
 185                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 186                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 187                      [(set GR32:$dst, EFLAGS,
 188                            (X86smul_flag GR32:$src1, i32immSExt8:$src2))]>;
 189 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 190                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 191                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 192                        [(set GR64:$dst, EFLAGS,
 193                              (X86smul_flag GR64:$src1, i64immSExt32:$src2))]>;
 194 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 195                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 196                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 197                       [(set GR64:$dst, EFLAGS,
 198                             (X86smul_flag GR64:$src1, i64immSExt8:$src2))]>;
 199
 200
 201 // Memory-Integer Signed Integer Multiply
 202 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
 203                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
 204                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 205                       [(set GR16:$dst, EFLAGS,
 206                             (X86smul_flag (load addr:$src1), imm:$src2))]>,
 207                  OpSize;
 208 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
 209                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
 210                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 211                      [(set GR16:$dst, EFLAGS,
 212                            (X86smul_flag (load addr:$src1),
 213                                          i16immSExt8:$src2))]>, OpSize;
 214 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
 215                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
 216                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 217                       [(set GR32:$dst, EFLAGS,
 218                             (X86smul_flag (load addr:$src1), imm:$src2))]>;
 219 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
 220                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
 221                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 222                      [(set GR32:$dst, EFLAGS,
 223                            (X86smul_flag (load addr:$src1),
 224                                          i32immSExt8:$src2))]>;
 225 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 226                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 227                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 228                         [(set GR64:$dst, EFLAGS,
 229                               (X86smul_flag (load addr:$src1),
 230                                             i64immSExt32:$src2))]>;
 231 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 232                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 233                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 234                       [(set GR64:$dst, EFLAGS,
 235                             (X86smul_flag (load addr:$src1),
 236                                           i64immSExt8:$src2))]>;
 237 } // Defs = [EFLAGS]
 238
 239
 240
 241
 242 // unsigned division/remainder
 243 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 244 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 245                "div{b}\t$src", []>;
 246 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 247 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 248                "div{w}\t$src", []>, OpSize;
 249 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 250 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 251                "div{l}\t$src", []>;
 252 // RDX:RAX/r64 = RAX,RDX
 253 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 254 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),
 255                 "div{q}\t$src", []>;
 256
 257 let mayLoad = 1 in {
 258 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 259 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 260                "div{b}\t$src", []>;
 261 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 262 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 263                "div{w}\t$src", []>, OpSize;
 264 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 265 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
 266                "div{l}\t$src", []>;
 267 // RDX:RAX/[mem64] = RAX,RDX
 268 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 269 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),
 270                 "div{q}\t$src", []>;
 271 }
 272
 273 // Signed division/remainder.
 274 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 275 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 276                "idiv{b}\t$src", []>;
 277 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 278 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 279                "idiv{w}\t$src", []>, OpSize;
 280 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 281 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 282                "idiv{l}\t$src", []>;
 283 // RDX:RAX/r64 = RAX,RDX
 284 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 285 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),
 286                 "idiv{q}\t$src", []>;
 287
 288 let mayLoad = 1, mayLoad = 1 in {
 289 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 290 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 291                "idiv{b}\t$src", []>;
 292 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 293 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 294                "idiv{w}\t$src", []>, OpSize;
 295 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 296 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
 297                "idiv{l}\t$src", []>;
 298 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in // RDX:RAX/[mem64] = RAX,RDX
 299 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),
 300                 "idiv{q}\t$src", []>;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Two address Instructions.
 305 //
 306
 307 // unary instructions
 308 let CodeSize = 2 in {
 309 let Defs = [EFLAGS] in {
 310 let Constraints = "$src1 = $dst" in {
 311 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src1),
 312                "neg{b}\t$dst",
 313                [(set GR8:$dst, (ineg GR8:$src1)),
 314                 (implicit EFLAGS)]>;
 315 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src1),
 316                "neg{w}\t$dst",
 317                [(set GR16:$dst, (ineg GR16:$src1)),
 318                 (implicit EFLAGS)]>, OpSize;
 319 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src1),
 320                "neg{l}\t$dst",
 321                [(set GR32:$dst, (ineg GR32:$src1)),
 322                 (implicit EFLAGS)]>;
 323 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src1), "neg{q}\t$dst",
 324                 [(set GR64:$dst, (ineg GR64:$src1)),
 325                  (implicit EFLAGS)]>;
 326 } // Constraints = "$src1 = $dst"
 327
 328 def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst),
 329                "neg{b}\t$dst",
 330                [(store (ineg (loadi8 addr:$dst)), addr:$dst),
 331                 (implicit EFLAGS)]>;
 332 def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst),
 333                "neg{w}\t$dst",
 334                [(store (ineg (loadi16 addr:$dst)), addr:$dst),
 335                 (implicit EFLAGS)]>, OpSize;
 336 def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst),
 337                "neg{l}\t$dst",
 338                [(store (ineg (loadi32 addr:$dst)), addr:$dst),
 339                 (implicit EFLAGS)]>;
 340 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 341                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 342                  (implicit EFLAGS)]>;
 343 } // Defs = [EFLAGS]
 344
 345
 346 // Note: NOT does not set EFLAGS!
 347
 348 let Constraints = "$src1 = $dst" in {
 349 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
 350 let AddedComplexity = 15 in {
 351 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src1),
 352                "not{b}\t$dst",
 353                [(set GR8:$dst, (not GR8:$src1))]>;
 354 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src1),
 355                "not{w}\t$dst",
 356                [(set GR16:$dst, (not GR16:$src1))]>, OpSize;
 357 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src1),
 358                "not{l}\t$dst",
 359                [(set GR32:$dst, (not GR32:$src1))]>;
 360 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src1), "not{q}\t$dst",
 361                 [(set GR64:$dst, (not GR64:$src1))]>;
 362 }
 363 } // Constraints = "$src1 = $dst"
 364
 365 def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst),
 366                "not{b}\t$dst",
 367                [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
 368 def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst),
 369                "not{w}\t$dst",
 370                [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
 371 def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst),
 372                "not{l}\t$dst",
 373                [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
 374 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 375                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 376 } // CodeSize
 377
 378 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
 379 let Defs = [EFLAGS] in {
 380 let Constraints = "$src1 = $dst" in {
 381 let CodeSize = 2 in
 382 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
 383                "inc{b}\t$dst",
 384                [(set GR8:$dst, EFLAGS, (X86inc_flag GR8:$src1))]>;
 385
 386 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
 387 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 388                "inc{w}\t$dst",
 389                [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 390              OpSize, Requires<[In32BitMode]>;
 391 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 392                "inc{l}\t$dst",
 393                [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 394              Requires<[In32BitMode]>;
 395 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src1), "inc{q}\t$dst",
 396                 [(set GR64:$dst, EFLAGS, (X86inc_flag GR64:$src1))]>;
 397 } // isConvertibleToThreeAddress = 1, CodeSize = 1
 398
 399
 400 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 401 let isConvertibleToThreeAddress = 1, CodeSize = 2 in {
 402 // Can transform into LEA.
 403 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
 404                   "inc{w}\t$dst",
 405                   [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 406                 OpSize, Requires<[In64BitMode]>;
 407 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
 408                   "inc{l}\t$dst",
 409                   [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 410                 Requires<[In64BitMode]>;
 411 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
 412                   "dec{w}\t$dst",
 413                   [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 414                 OpSize, Requires<[In64BitMode]>;
 415 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
 416                   "dec{l}\t$dst",
 417                   [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 418                 Requires<[In64BitMode]>;
 419 } // isConvertibleToThreeAddress = 1, CodeSize = 2
 420
 421 } // Constraints = "$src1 = $dst"
 422
 423 let CodeSize = 2 in {
 424   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
 425                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
 426                 (implicit EFLAGS)]>;
 427   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 428                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 429                 (implicit EFLAGS)]>,
 430                OpSize, Requires<[In32BitMode]>;
 431   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 432                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 433                 (implicit EFLAGS)]>,
 434                Requires<[In32BitMode]>;
 435   def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 436                   [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 437                    (implicit EFLAGS)]>;
 438
 439 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 440 // how to unfold them.
 441 // FIXME: What is this for??
 442 def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 443                   [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 444                     (implicit EFLAGS)]>,
 445                 OpSize, Requires<[In64BitMode]>;
 446 def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 447                   [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 448                     (implicit EFLAGS)]>,
 449                 Requires<[In64BitMode]>;
 450 def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 451                   [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 452                     (implicit EFLAGS)]>,
 453                 OpSize, Requires<[In64BitMode]>;
 454 def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 455                   [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 456                     (implicit EFLAGS)]>,
 457                 Requires<[In64BitMode]>;
 458 } // CodeSize = 2
 459
 460 let Constraints = "$src1 = $dst" in {
 461 let CodeSize = 2 in
 462 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
 463                "dec{b}\t$dst",
 464                [(set GR8:$dst, EFLAGS, (X86dec_flag GR8:$src1))]>;
 465 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
 466 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 467                "dec{w}\t$dst",
 468                [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 469              OpSize, Requires<[In32BitMode]>;
 470 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 471                "dec{l}\t$dst",
 472                [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 473              Requires<[In32BitMode]>;
 474 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src1), "dec{q}\t$dst",
 475                 [(set GR64:$dst, EFLAGS, (X86dec_flag GR64:$src1))]>;
 476 } // CodeSize = 2
 477 } // Constraints = "$src1 = $dst"
 478
 479
 480 let CodeSize = 2 in {
 481   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
 482                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
 483                 (implicit EFLAGS)]>;
 484   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 485                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 486                 (implicit EFLAGS)]>,
 487                OpSize, Requires<[In32BitMode]>;
 488   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 489                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 490                 (implicit EFLAGS)]>,
 491                Requires<[In32BitMode]>;
 492   def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 493                   [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 494                    (implicit EFLAGS)]>;
 495 } // CodeSize = 2
 496 } // Defs = [EFLAGS]
 497
 498
 499 /// X86TypeInfo - This is a bunch of information that describes relevant X86
 500 /// information about value types.  For example, it can tell you what the
 501 /// register class and preferred load to use.
 502 class X86TypeInfo<ValueType vt, string instrsuffix, RegisterClass regclass,
 503                   PatFrag loadnode, X86MemOperand memoperand,
 504                   bit hasOddOpcode, bit hasOpSizePrefix, bit hasREX_WPrefix> {
 505   /// VT - This is the value type itself.
 506   ValueType VT = vt;
 507
 508   /// InstrSuffix - This is the suffix used on instructions with this type.  For
 509   /// example, i8 -> "b", i16 -> "w", i32 -> "l", i64 -> "q".
 510   string InstrSuffix = instrsuffix;
 511
 512   /// RegClass - This is the register class associated with this type.  For
 513   /// example, i8 -> GR8, i16 -> GR16, i32 -> GR32, i64 -> GR64.
 514   RegisterClass RegClass = regclass;
 515
 516   /// LoadNode - This is the load node associated with this type.  For
 517   /// example, i8 -> loadi8, i16 -> loadi16, i32 -> loadi32, i64 -> loadi64.
 518   PatFrag LoadNode = loadnode;
 519
 520   /// MemOperand - This is the memory operand associated with this type.  For
 521   /// example, i8 -> i8mem, i16 -> i16mem, i32 -> i32mem, i64 -> i64mem.
 522   X86MemOperand MemOperand = memoperand;
 523
 524   /// HasOddOpcode - This bit is true if the instruction should have an odd (as
 525   /// opposed to even) opcode.  Operations on i8 are usually even, operations on
 526   /// other datatypes are odd.
 527   bit HasOddOpcode = hasOddOpcode;
 528
 529   /// HasOpSizePrefix - This bit is set to true if the instruction should have
 530   /// the 0x66 operand size prefix.  This is set for i16 types.
 531   bit HasOpSizePrefix = hasOpSizePrefix;
 532
 533   /// HasREX_WPrefix - This bit is set to true if the instruction should have
 534   /// the 0x40 REX prefix.  This is set for i64 types.
 535   bit HasREX_WPrefix = hasREX_WPrefix;
 536 }
 537
 538 def Xi8  : X86TypeInfo<i8 , "b", GR8 , loadi8 , i8mem , 0, 0, 0>;
 539 def Xi16 : X86TypeInfo<i16, "w", GR16, loadi16, i16mem, 1, 1, 0>;
 540 def Xi32 : X86TypeInfo<i32, "l", GR32, loadi32, i32mem, 1, 0, 0>;
 541 def Xi64 : X86TypeInfo<i64, "q", GR64, loadi64, i64mem, 1, 0, 1>;
 542
 543 /// ITy - This instruction base class takes the type info for the instruction.
 544 /// Using this, it:
 545 /// 1. Concatenates together the instruction mnemonic with the appropriate
 546 ///    suffix letter, a tab, and the arguments.
 547 /// 2. Infers whether the instruction should have a 0x66 prefix byte.
 548 /// 3. Infers whether the instruction should have a 0x40 REX_W prefix.
 549 /// 4. Infers whether the low bit of the opcode should be 0 (for i8 operations)
 550 ///    or 1 (for i16,i32,i64 operations).
 551 class ITy<bits<8> opcode, Format f,  X86TypeInfo typeinfo, dag outs, dag ins,
 552           string mnemonic, string args, list<dag> pattern>
 553   : I<{opcode{7}, opcode{6}, opcode{5}, opcode{4},
 554        opcode{3}, opcode{2}, opcode{1}, typeinfo.HasOddOpcode },
 555       f, outs, ins,
 556       !strconcat(mnemonic, "{", typeinfo.InstrSuffix, "}\t", args), pattern> {
 557
 558   // Infer instruction prefixes from type info.
 559   let hasOpSizePrefix = typeinfo.HasOpSizePrefix;
 560   let hasREX_WPrefix  = typeinfo.HasREX_WPrefix;
 561 }
 562
 563
 564 class BinOpRR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 565               SDNode opnode>
 566   : ITy<opcode, MRMDestReg, typeinfo,
 567         (outs typeinfo.RegClass:$dst),
 568         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 569         mnemonic, "{$src2, $dst|$dst, $src2}",
 570         [(set typeinfo.RegClass:$dst, EFLAGS,
 571               (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))]>;
 572
 573 class BinOpRR_Rev<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo>
 574   : ITy<opcode, MRMSrcReg, typeinfo,
 575         (outs typeinfo.RegClass:$dst),
 576         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 577         mnemonic, "{$src2, $dst|$dst, $src2}", []> {
 578   // The disassembler should know about this, but not the asmparser.
 579   let isCodeGenOnly = 1;
 580 }
 581
 582 class BinOpRM<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 583               SDNode opnode>
 584   : ITy<opcode, MRMSrcMem, typeinfo,
 585         (outs typeinfo.RegClass:$dst),
 586         (ins typeinfo.RegClass:$src1, typeinfo.MemOperand:$src2),
 587         mnemonic, "{$src2, $dst|$dst, $src2}",
 588         [(set typeinfo.RegClass:$dst, EFLAGS,
 589             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 590
 591
 592
 593
 594 // Logical operators.
 595 let Defs = [EFLAGS] in {
 596 let Constraints = "$src1 = $dst" in {
 597
 598 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
 599 def AND8rr  : BinOpRR<0x20, "and", Xi8 , X86and_flag>;
 600 def AND16rr : BinOpRR<0x20, "and", Xi16, X86and_flag>;
 601 def AND32rr : BinOpRR<0x20, "and", Xi32, X86and_flag>;
 602 def AND64rr : BinOpRR<0x20, "and", Xi64, X86and_flag>;
 603 } // isCommutable
 604
 605
 606 // AND instructions with the destination register in REG and the source register
 607 //   in R/M.  Included for the disassembler.
 608
 609 def AND8rr_REV  : BinOpRR_Rev<0x22, "and", Xi8>;
 610 def AND16rr_REV : BinOpRR_Rev<0x22, "and", Xi16>;
 611 def AND32rr_REV : BinOpRR_Rev<0x22, "and", Xi32>;
 612 def AND64rr_REV : BinOpRR_Rev<0x22, "and", Xi64>;
 613
 614 def AND8rm   : BinOpRM<0x22, "and", Xi8 , X86and_flag>;
 615 def AND16rm  : BinOpRM<0x22, "and", Xi16, X86and_flag>;
 616 def AND32rm  : BinOpRM<0x22, "and", Xi32, X86and_flag>;
 617 def AND64rm  : BinOpRM<0x22, "and", Xi64, X86and_flag>;
 618
 619 def AND8ri   : Ii8<0x80, MRM4r,
 620                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
 621                    "and{b}\t{$src2, $dst|$dst, $src2}",
 622                    [(set GR8:$dst, EFLAGS, (X86and_flag GR8:$src1,
 623                                                         imm:$src2))]>;
 624 def AND16ri  : Ii16<0x81, MRM4r,
 625                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 626                     "and{w}\t{$src2, $dst|$dst, $src2}",
 627                     [(set GR16:$dst, EFLAGS, (X86and_flag GR16:$src1,
 628                                                           imm:$src2))]>, OpSize;
 629 def AND32ri  : Ii32<0x81, MRM4r,
 630                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 631                     "and{l}\t{$src2, $dst|$dst, $src2}",
 632                     [(set GR32:$dst, EFLAGS, (X86and_flag GR32:$src1,
 633                                                           imm:$src2))]>;
 634 def AND64ri32  : RIi32<0x81, MRM4r,
 635                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 636                        "and{q}\t{$src2, $dst|$dst, $src2}",
 637                        [(set GR64:$dst, EFLAGS,
 638                              (X86and_flag GR64:$src1, i64immSExt32:$src2))]>;
 639
 640 def AND16ri8 : Ii8<0x83, MRM4r,
 641                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 642                    "and{w}\t{$src2, $dst|$dst, $src2}",
 643                    [(set GR16:$dst, EFLAGS, (X86and_flag GR16:$src1,
 644                                                          i16immSExt8:$src2))]>,
 645                    OpSize;
 646 def AND32ri8 : Ii8<0x83, MRM4r,
 647                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 648                    "and{l}\t{$src2, $dst|$dst, $src2}",
 649                    [(set GR32:$dst, EFLAGS, (X86and_flag GR32:$src1,
 650                                                          i32immSExt8:$src2))]>;
 651 def AND64ri8 : RIi8<0x83, MRM4r,
 652                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 653                     "and{q}\t{$src2, $dst|$dst, $src2}",
 654                     [(set GR64:$dst, EFLAGS,
 655                           (X86and_flag GR64:$src1, i64immSExt8:$src2))]>;
 656 } // Constraints = "$src1 = $dst"
 657
 658 def AND8mr   : I<0x20, MRMDestMem,
 659                  (outs), (ins i8mem :$dst, GR8 :$src),
 660                  "and{b}\t{$src, $dst|$dst, $src}",
 661                  [(store (and (load addr:$dst), GR8:$src), addr:$dst),
 662                   (implicit EFLAGS)]>;
 663 def AND16mr  : I<0x21, MRMDestMem,
 664                  (outs), (ins i16mem:$dst, GR16:$src),
 665                  "and{w}\t{$src, $dst|$dst, $src}",
 666                  [(store (and (load addr:$dst), GR16:$src), addr:$dst),
 667                   (implicit EFLAGS)]>,
 668                  OpSize;
 669 def AND32mr  : I<0x21, MRMDestMem,
 670                  (outs), (ins i32mem:$dst, GR32:$src),
 671                  "and{l}\t{$src, $dst|$dst, $src}",
 672                  [(store (and (load addr:$dst), GR32:$src), addr:$dst),
 673                   (implicit EFLAGS)]>;
 674 def AND64mr  : RI<0x21, MRMDestMem,
 675                   (outs), (ins i64mem:$dst, GR64:$src),
 676                   "and{q}\t{$src, $dst|$dst, $src}",
 677                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 678                    (implicit EFLAGS)]>;
 679
 680 def AND8mi   : Ii8<0x80, MRM4m,
 681                    (outs), (ins i8mem :$dst, i8imm :$src),
 682                    "and{b}\t{$src, $dst|$dst, $src}",
 683                     [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst),
 684                      (implicit EFLAGS)]>;
 685 def AND16mi  : Ii16<0x81, MRM4m,
 686                     (outs), (ins i16mem:$dst, i16imm:$src),
 687                     "and{w}\t{$src, $dst|$dst, $src}",
 688                     [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst),
 689                      (implicit EFLAGS)]>,
 690                     OpSize;
 691 def AND32mi  : Ii32<0x81, MRM4m,
 692                     (outs), (ins i32mem:$dst, i32imm:$src),
 693                     "and{l}\t{$src, $dst|$dst, $src}",
 694                     [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst),
 695                      (implicit EFLAGS)]>;
 696 def AND64mi32  : RIi32<0x81, MRM4m,
 697                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 698                        "and{q}\t{$src, $dst|$dst, $src}",
 699              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 700               (implicit EFLAGS)]>;
 701
 702 def AND16mi8 : Ii8<0x83, MRM4m,
 703                    (outs), (ins i16mem:$dst, i16i8imm :$src),
 704                    "and{w}\t{$src, $dst|$dst, $src}",
 705               [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst),
 706                (implicit EFLAGS)]>,
 707                    OpSize;
 708 def AND32mi8 : Ii8<0x83, MRM4m,
 709                    (outs), (ins i32mem:$dst, i32i8imm :$src),
 710                    "and{l}\t{$src, $dst|$dst, $src}",
 711               [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst),
 712                (implicit EFLAGS)]>;
 713 def AND64mi8 : RIi8<0x83, MRM4m,
 714                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 715                     "and{q}\t{$src, $dst|$dst, $src}",
 716                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 717                   (implicit EFLAGS)]>;
 718
 719 // FIXME: Implicitly modifiers AL.
 720 def AND8i8 : Ii8<0x24, RawFrm, (outs), (ins i8imm:$src),
 721                  "and{b}\t{$src, %al|%al, $src}", []>;
 722 def AND16i16 : Ii16<0x25, RawFrm, (outs), (ins i16imm:$src),
 723                     "and{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 724 def AND32i32 : Ii32<0x25, RawFrm, (outs), (ins i32imm:$src),
 725                     "and{l}\t{$src, %eax|%eax, $src}", []>;
 726 def AND64i32 : RIi32<0x25, RawFrm, (outs), (ins i64i32imm:$src),
 727                      "and{q}\t{$src, %rax|%rax, $src}", []>;
 728
 729 let Constraints = "$src1 = $dst" in {
 730
 731 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
 732 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst),
 733                  (ins GR8 :$src1, GR8 :$src2),
 734                  "or{b}\t{$src2, $dst|$dst, $src2}",
 735                  [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1, GR8:$src2))]>;
 736 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst),
 737                  (ins GR16:$src1, GR16:$src2),
 738                  "or{w}\t{$src2, $dst|$dst, $src2}",
 739                  [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,GR16:$src2))]>,
 740                OpSize;
 741 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst),
 742                  (ins GR32:$src1, GR32:$src2),
 743                  "or{l}\t{$src2, $dst|$dst, $src2}",
 744                  [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,GR32:$src2))]>;
 745 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst),
 746                   (ins GR64:$src1, GR64:$src2),
 747                   "or{q}\t{$src2, $dst|$dst, $src2}",
 748                   [(set GR64:$dst, EFLAGS,
 749                         (X86or_flag GR64:$src1, GR64:$src2))]>;
 750 }
 751
 752 // OR instructions with the destination register in REG and the source register
 753 //   in R/M.  Included for the disassembler.
 754 let isCodeGenOnly = 1 in {
 755 def OR8rr_REV : I<0x0A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 756                   "or{b}\t{$src2, $dst|$dst, $src2}", []>;
 757 def OR16rr_REV : I<0x0B, MRMSrcReg, (outs GR16:$dst),
 758                    (ins GR16:$src1, GR16:$src2),
 759                    "or{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 760 def OR32rr_REV : I<0x0B, MRMSrcReg, (outs GR32:$dst),
 761                    (ins GR32:$src1, GR32:$src2),
 762                    "or{l}\t{$src2, $dst|$dst, $src2}", []>;
 763 def OR64rr_REV : RI<0x0B, MRMSrcReg, (outs GR64:$dst),
 764                     (ins GR64:$src1, GR64:$src2),
 765                     "or{q}\t{$src2, $dst|$dst, $src2}", []>;
 766 }
 767
 768 def OR8rm    : I<0x0A, MRMSrcMem, (outs GR8 :$dst),
 769                  (ins GR8 :$src1, i8mem :$src2),
 770                  "or{b}\t{$src2, $dst|$dst, $src2}",
 771                 [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1,
 772                                                     (load addr:$src2)))]>;
 773 def OR16rm   : I<0x0B, MRMSrcMem, (outs GR16:$dst),
 774                  (ins GR16:$src1, i16mem:$src2),
 775                  "or{w}\t{$src2, $dst|$dst, $src2}",
 776                 [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 777                                                      (load addr:$src2)))]>,
 778                OpSize;
 779 def OR32rm   : I<0x0B, MRMSrcMem, (outs GR32:$dst),
 780                  (ins GR32:$src1, i32mem:$src2),
 781                  "or{l}\t{$src2, $dst|$dst, $src2}",
 782                 [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 783                                                      (load addr:$src2)))]>;
 784 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst),
 785                   (ins GR64:$src1, i64mem:$src2),
 786                   "or{q}\t{$src2, $dst|$dst, $src2}",
 787                   [(set GR64:$dst, EFLAGS,
 788                         (X86or_flag GR64:$src1, (load addr:$src2)))]>;
 789
 790 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst),
 791                     (ins GR8 :$src1, i8imm:$src2),
 792                     "or{b}\t{$src2, $dst|$dst, $src2}",
 793                     [(set GR8:$dst,EFLAGS, (X86or_flag GR8:$src1, imm:$src2))]>;
 794 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst),
 795                     (ins GR16:$src1, i16imm:$src2),
 796                     "or{w}\t{$src2, $dst|$dst, $src2}",
 797                     [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 798                                                         imm:$src2))]>, OpSize;
 799 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst),
 800                     (ins GR32:$src1, i32imm:$src2),
 801                     "or{l}\t{$src2, $dst|$dst, $src2}",
 802                     [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 803                                                          imm:$src2))]>;
 804 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst),
 805                      (ins GR64:$src1, i64i32imm:$src2),
 806                      "or{q}\t{$src2, $dst|$dst, $src2}",
 807                   [(set GR64:$dst, EFLAGS,
 808                         (X86or_flag GR64:$src1, i64immSExt32:$src2))]>;
 809
 810 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst),
 811                    (ins GR16:$src1, i16i8imm:$src2),
 812                    "or{w}\t{$src2, $dst|$dst, $src2}",
 813                    [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 814                                                 i16immSExt8:$src2))]>, OpSize;
 815 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst),
 816                    (ins GR32:$src1, i32i8imm:$src2),
 817                    "or{l}\t{$src2, $dst|$dst, $src2}",
 818                    [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 819                                                         i32immSExt8:$src2))]>;
 820 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst),
 821                     (ins GR64:$src1, i64i8imm:$src2),
 822                     "or{q}\t{$src2, $dst|$dst, $src2}",
 823                    [(set GR64:$dst, EFLAGS,
 824                          (X86or_flag GR64:$src1, i64immSExt8:$src2))]>;
 825 } // Constraints = "$src1 = $dst"
 826
 827 def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
 828                "or{b}\t{$src, $dst|$dst, $src}",
 829                [(store (or (load addr:$dst), GR8:$src), addr:$dst),
 830                 (implicit EFLAGS)]>;
 831 def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 832                "or{w}\t{$src, $dst|$dst, $src}",
 833                [(store (or (load addr:$dst), GR16:$src), addr:$dst),
 834                 (implicit EFLAGS)]>, OpSize;
 835 def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 836                "or{l}\t{$src, $dst|$dst, $src}",
 837                [(store (or (load addr:$dst), GR32:$src), addr:$dst),
 838                 (implicit EFLAGS)]>;
 839 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 840                 "or{q}\t{$src, $dst|$dst, $src}",
 841                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 842                  (implicit EFLAGS)]>;
 843
 844 def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
 845                "or{b}\t{$src, $dst|$dst, $src}",
 846                [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst),
 847                 (implicit EFLAGS)]>;
 848 def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
 849                "or{w}\t{$src, $dst|$dst, $src}",
 850                [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst),
 851                 (implicit EFLAGS)]>,
 852                OpSize;
 853 def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
 854                "or{l}\t{$src, $dst|$dst, $src}",
 855                [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst),
 856                 (implicit EFLAGS)]>;
 857 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 858                      "or{q}\t{$src, $dst|$dst, $src}",
 859               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 860                (implicit EFLAGS)]>;
 861
 862 def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
 863                "or{w}\t{$src, $dst|$dst, $src}",
 864                [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst),
 865                 (implicit EFLAGS)]>,
 866                    OpSize;
 867 def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
 868                "or{l}\t{$src, $dst|$dst, $src}",
 869                [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst),
 870                 (implicit EFLAGS)]>;
 871 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 872                     "or{q}\t{$src, $dst|$dst, $src}",
 873                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 874                    (implicit EFLAGS)]>;
 875
 876 def OR8i8 : Ii8 <0x0C, RawFrm, (outs), (ins i8imm:$src),
 877                  "or{b}\t{$src, %al|%al, $src}", []>;
 878 def OR16i16 : Ii16 <0x0D, RawFrm, (outs), (ins i16imm:$src),
 879                     "or{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 880 def OR32i32 : Ii32 <0x0D, RawFrm, (outs), (ins i32imm:$src),
 881                     "or{l}\t{$src, %eax|%eax, $src}", []>;
 882 def OR64i32 : RIi32<0x0D, RawFrm, (outs), (ins i64i32imm:$src),
 883                     "or{q}\t{$src, %rax|%rax, $src}", []>;
 884
 885
 886 let Constraints = "$src1 = $dst" in {
 887
 888 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
 889   def XOR8rr   : I<0x30, MRMDestReg,
 890                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
 891                    "xor{b}\t{$src2, $dst|$dst, $src2}",
 892                    [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 893                                                         GR8:$src2))]>;
 894   def XOR16rr  : I<0x31, MRMDestReg,
 895                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 896                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 897                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 898                                                          GR16:$src2))]>, OpSize;
 899   def XOR32rr  : I<0x31, MRMDestReg,
 900                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 901                    "xor{l}\t{$src2, $dst|$dst, $src2}",
 902                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 903                                                          GR32:$src2))]>;
 904   def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst),
 905                     (ins GR64:$src1, GR64:$src2),
 906                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 907                     [(set GR64:$dst, EFLAGS,
 908                           (X86xor_flag GR64:$src1, GR64:$src2))]>;
 909 } // isCommutable = 1
 910
 911 // XOR instructions with the destination register in REG and the source register
 912 //   in R/M.  Included for the disassembler.
 913 let isCodeGenOnly = 1 in {
 914 def XOR8rr_REV : I<0x32, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 915                   "xor{b}\t{$src2, $dst|$dst, $src2}", []>;
 916 def XOR16rr_REV : I<0x33, MRMSrcReg, (outs GR16:$dst),
 917                     (ins GR16:$src1, GR16:$src2),
 918                    "xor{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 919 def XOR32rr_REV : I<0x33, MRMSrcReg, (outs GR32:$dst),
 920                     (ins GR32:$src1, GR32:$src2),
 921                    "xor{l}\t{$src2, $dst|$dst, $src2}", []>;
 922 def XOR64rr_REV : RI<0x33, MRMSrcReg, (outs GR64:$dst),
 923                      (ins GR64:$src1, GR64:$src2),
 924                     "xor{q}\t{$src2, $dst|$dst, $src2}", []>;
 925 }
 926
 927 def XOR8rm   : I<0x32, MRMSrcMem,
 928                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
 929                  "xor{b}\t{$src2, $dst|$dst, $src2}",
 930                  [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 931                                                       (load addr:$src2)))]>;
 932 def XOR16rm  : I<0x33, MRMSrcMem,
 933                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
 934                  "xor{w}\t{$src2, $dst|$dst, $src2}",
 935                  [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 936                                                        (load addr:$src2)))]>,
 937                  OpSize;
 938 def XOR32rm  : I<0x33, MRMSrcMem,
 939                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 940                  "xor{l}\t{$src2, $dst|$dst, $src2}",
 941                  [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 942                                                        (load addr:$src2)))]>;
 943 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst),
 944                   (ins GR64:$src1, i64mem:$src2),
 945                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 946                   [(set GR64:$dst, EFLAGS,
 947                         (X86xor_flag GR64:$src1, (load addr:$src2)))]>;
 948
 949 def XOR8ri  : Ii8<0x80, MRM6r,
 950                   (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
 951                   "xor{b}\t{$src2, $dst|$dst, $src2}",
 952                   [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1, imm:$src2))]>;
 953 def XOR16ri : Ii16<0x81, MRM6r,
 954                    (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 955                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 956                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 957                                                          imm:$src2))]>, OpSize;
 958 def XOR32ri  : Ii32<0x81, MRM6r,
 959                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 960                     "xor{l}\t{$src2, $dst|$dst, $src2}",
 961                     [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 962                                                           imm:$src2))]>;
 963 def XOR64ri32 : RIi32<0x81, MRM6r,
 964                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 965                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 966                       [(set GR64:$dst, EFLAGS,
 967                             (X86xor_flag GR64:$src1, i64immSExt32:$src2))]>;
 968
 969 def XOR16ri8 : Ii8<0x83, MRM6r,
 970                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 971                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 972                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 973                                                          i16immSExt8:$src2))]>,
 974                    OpSize;
 975 def XOR32ri8 : Ii8<0x83, MRM6r,
 976                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 977                    "xor{l}\t{$src2, $dst|$dst, $src2}",
 978                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 979                                                          i32immSExt8:$src2))]>;
 980 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst),
 981                     (ins GR64:$src1, i64i8imm:$src2),
 982                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 983                     [(set GR64:$dst, EFLAGS,
 984                           (X86xor_flag GR64:$src1, i64immSExt8:$src2))]>;
 985 } // Constraints = "$src1 = $dst"
 986
 987
 988 def XOR8mr   : I<0x30, MRMDestMem,
 989                  (outs), (ins i8mem :$dst, GR8 :$src),
 990                  "xor{b}\t{$src, $dst|$dst, $src}",
 991                  [(store (xor (load addr:$dst), GR8:$src), addr:$dst),
 992                   (implicit EFLAGS)]>;
 993 def XOR16mr  : I<0x31, MRMDestMem,
 994                  (outs), (ins i16mem:$dst, GR16:$src),
 995                  "xor{w}\t{$src, $dst|$dst, $src}",
 996                  [(store (xor (load addr:$dst), GR16:$src), addr:$dst),
 997                   (implicit EFLAGS)]>,
 998                  OpSize;
 999 def XOR32mr  : I<0x31, MRMDestMem,
1000                  (outs), (ins i32mem:$dst, GR32:$src),
1001                  "xor{l}\t{$src, $dst|$dst, $src}",
1002                  [(store (xor (load addr:$dst), GR32:$src), addr:$dst),
1003                   (implicit EFLAGS)]>;
1004 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1005                   "xor{q}\t{$src, $dst|$dst, $src}",
1006                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
1007                    (implicit EFLAGS)]>;
1008
1009 def XOR8mi   : Ii8<0x80, MRM6m,
1010                    (outs), (ins i8mem :$dst, i8imm :$src),
1011                    "xor{b}\t{$src, $dst|$dst, $src}",
1012                   [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst),
1013                    (implicit EFLAGS)]>;
1014 def XOR16mi  : Ii16<0x81, MRM6m,
1015                     (outs), (ins i16mem:$dst, i16imm:$src),
1016                     "xor{w}\t{$src, $dst|$dst, $src}",
1017                  [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst),
1018                   (implicit EFLAGS)]>,
1019                     OpSize;
1020 def XOR32mi  : Ii32<0x81, MRM6m,
1021                     (outs), (ins i32mem:$dst, i32imm:$src),
1022                     "xor{l}\t{$src, $dst|$dst, $src}",
1023                  [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst),
1024                   (implicit EFLAGS)]>;
1025 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1026                       "xor{q}\t{$src, $dst|$dst, $src}",
1027              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
1028               (implicit EFLAGS)]>;
1029
1030 def XOR16mi8 : Ii8<0x83, MRM6m,
1031                    (outs), (ins i16mem:$dst, i16i8imm :$src),
1032                    "xor{w}\t{$src, $dst|$dst, $src}",
1033                [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst),
1034                 (implicit EFLAGS)]>,
1035                    OpSize;
1036 def XOR32mi8 : Ii8<0x83, MRM6m,
1037                    (outs), (ins i32mem:$dst, i32i8imm :$src),
1038                    "xor{l}\t{$src, $dst|$dst, $src}",
1039                [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst),
1040                 (implicit EFLAGS)]>;
1041 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
1042                     "xor{q}\t{$src, $dst|$dst, $src}",
1043                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
1044                   (implicit EFLAGS)]>;
1045
1046 def XOR8i8   : Ii8 <0x34, RawFrm, (outs), (ins i8imm:$src),
1047                     "xor{b}\t{$src, %al|%al, $src}", []>;
1048 def XOR16i16 : Ii16<0x35, RawFrm, (outs), (ins i16imm:$src),
1049                     "xor{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1050 def XOR32i32 : Ii32<0x35, RawFrm, (outs), (ins i32imm:$src),
1051                     "xor{l}\t{$src, %eax|%eax, $src}", []>;
1052 def XOR64i32 : RIi32<0x35, RawFrm, (outs), (ins i64i32imm:$src),
1053                      "xor{q}\t{$src, %rax|%rax, $src}", []>;
1054 } // Defs = [EFLAGS]
1055
1056
1057 // Arithmetic.
1058 let Defs = [EFLAGS] in {
1059 let Constraints = "$src1 = $dst" in {
1060 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
1061 // Register-Register Addition
1062 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
1063                                     (ins GR8 :$src1, GR8 :$src2),
1064                   "add{b}\t{$src2, $dst|$dst, $src2}",
1065                   [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1, GR8:$src2))]>;
1066
1067 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1068 // Register-Register Addition
1069 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
1070                                    (ins GR16:$src1, GR16:$src2),
1071                  "add{w}\t{$src2, $dst|$dst, $src2}",
1072                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1073                                                        GR16:$src2))]>, OpSize;
1074 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
1075                                    (ins GR32:$src1, GR32:$src2),
1076                  "add{l}\t{$src2, $dst|$dst, $src2}",
1077                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1078                                                        GR32:$src2))]>;
1079 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst),
1080                     (ins GR64:$src1, GR64:$src2),
1081                     "add{q}\t{$src2, $dst|$dst, $src2}",
1082                     [(set GR64:$dst, EFLAGS,
1083                           (X86add_flag GR64:$src1, GR64:$src2))]>;
1084 } // end isConvertibleToThreeAddress
1085 } // end isCommutable
1086
1087 // These are alternate spellings for use by the disassembler, we mark them as
1088 // code gen only to ensure they aren't matched by the assembler.
1089 let isCodeGenOnly = 1 in {
1090   def ADD8rr_alt: I<0x02, MRMSrcReg,
1091                     (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1092                    "add{b}\t{$src2, $dst|$dst, $src2}", []>;
1093   def ADD16rr_alt: I<0x03, MRMSrcReg,
1094                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1095                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1096   def ADD32rr_alt: I<0x03, MRMSrcReg,
1097                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1098                     "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1099   def ADD64rr_alt : RI<0x03, MRMSrcReg,
1100                        (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1101                        "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1102 }
1103
1104 // Register-Memory Addition
1105 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
1106                                   (ins GR8 :$src1, i8mem :$src2),
1107                  "add{b}\t{$src2, $dst|$dst, $src2}",
1108                  [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1,
1109                                                       (load addr:$src2)))]>;
1110 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
1111                                   (ins GR16:$src1, i16mem:$src2),
1112                  "add{w}\t{$src2, $dst|$dst, $src2}",
1113                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1114                                                   (load addr:$src2)))]>, OpSize;
1115 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
1116                                   (ins GR32:$src1, i32mem:$src2),
1117                  "add{l}\t{$src2, $dst|$dst, $src2}",
1118                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1119                                                        (load addr:$src2)))]>;
1120 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst),
1121                      (ins GR64:$src1, i64mem:$src2),
1122                      "add{q}\t{$src2, $dst|$dst, $src2}",
1123                      [(set GR64:$dst, EFLAGS,
1124                            (X86add_flag GR64:$src1, (load addr:$src2)))]>;
1125
1126 // Register-Integer Addition
1127 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1128                     "add{b}\t{$src2, $dst|$dst, $src2}",
1129                     [(set GR8:$dst, EFLAGS,
1130                           (X86add_flag GR8:$src1, imm:$src2))]>;
1131
1132 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1133 // Register-Integer Addition
1134 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
1135                                  (ins GR16:$src1, i16imm:$src2),
1136                     "add{w}\t{$src2, $dst|$dst, $src2}",
1137                     [(set GR16:$dst, EFLAGS,
1138                           (X86add_flag GR16:$src1, imm:$src2))]>, OpSize;
1139 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
1140                                  (ins GR32:$src1, i32imm:$src2),
1141                     "add{l}\t{$src2, $dst|$dst, $src2}",
1142                     [(set GR32:$dst, EFLAGS,
1143                           (X86add_flag GR32:$src1, imm:$src2))]>;
1144 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
1145                                 (ins GR16:$src1, i16i8imm:$src2),
1146                    "add{w}\t{$src2, $dst|$dst, $src2}",
1147                    [(set GR16:$dst, EFLAGS,
1148                          (X86add_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1149 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
1150                                 (ins GR32:$src1, i32i8imm:$src2),
1151                    "add{l}\t{$src2, $dst|$dst, $src2}",
1152                    [(set GR32:$dst, EFLAGS,
1153                          (X86add_flag GR32:$src1, i32immSExt8:$src2))]>;
1154 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst),
1155                      (ins GR64:$src1, i64i8imm:$src2),
1156                      "add{q}\t{$src2, $dst|$dst, $src2}",
1157                      [(set GR64:$dst, EFLAGS,
1158                            (X86add_flag GR64:$src1, i64immSExt8:$src2))]>;
1159 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst),
1160                       (ins GR64:$src1, i64i32imm:$src2),
1161                       "add{q}\t{$src2, $dst|$dst, $src2}",
1162                       [(set GR64:$dst, EFLAGS,
1163                             (X86add_flag GR64:$src1, i64immSExt32:$src2))]>;
1164 }
1165 } // Constraints = "$src1 = $dst"
1166
1167 // Memory-Register Addition
1168 def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1169                  "add{b}\t{$src2, $dst|$dst, $src2}",
1170                  [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
1171                   (implicit EFLAGS)]>;
1172 def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1173                  "add{w}\t{$src2, $dst|$dst, $src2}",
1174                  [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
1175                   (implicit EFLAGS)]>, OpSize;
1176 def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1177                  "add{l}\t{$src2, $dst|$dst, $src2}",
1178                  [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
1179                   (implicit EFLAGS)]>;
1180 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1181                   "add{q}\t{$src2, $dst|$dst, $src2}",
1182                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
1183                    (implicit EFLAGS)]>;
1184 def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
1185                    "add{b}\t{$src2, $dst|$dst, $src2}",
1186                  [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
1187                   (implicit EFLAGS)]>;
1188 def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
1189                     "add{w}\t{$src2, $dst|$dst, $src2}",
1190                 [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
1191                  (implicit EFLAGS)]>, OpSize;
1192 def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
1193                     "add{l}\t{$src2, $dst|$dst, $src2}",
1194                     [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
1195                      (implicit EFLAGS)]>;
1196 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
1197                       "add{q}\t{$src2, $dst|$dst, $src2}",
1198                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
1199                 (implicit EFLAGS)]>;
1200 def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1201                    "add{w}\t{$src2, $dst|$dst, $src2}",
1202                    [(store (add (load addr:$dst), i16immSExt8:$src2),
1203                                 addr:$dst),
1204                     (implicit EFLAGS)]>, OpSize;
1205 def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1206                    "add{l}\t{$src2, $dst|$dst, $src2}",
1207                 [(store (add (load addr:$dst), i32immSExt8:$src2),
1208                              addr:$dst),
1209                  (implicit EFLAGS)]>;
1210 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1211                     "add{q}\t{$src2, $dst|$dst, $src2}",
1212                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
1213                  (implicit EFLAGS)]>;
1214
1215 // addition to rAX
1216 def ADD8i8 : Ii8<0x04, RawFrm, (outs), (ins i8imm:$src),
1217                  "add{b}\t{$src, %al|%al, $src}", []>;
1218 def ADD16i16 : Ii16<0x05, RawFrm, (outs), (ins i16imm:$src),
1219                     "add{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1220 def ADD32i32 : Ii32<0x05, RawFrm, (outs), (ins i32imm:$src),
1221                     "add{l}\t{$src, %eax|%eax, $src}", []>;
1222 def ADD64i32 : RIi32<0x05, RawFrm, (outs), (ins i64i32imm:$src),
1223                      "add{q}\t{$src, %rax|%rax, $src}", []>;
1224
1225 let Uses = [EFLAGS] in {
1226 let Constraints = "$src1 = $dst" in {
1227 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
1228 def ADC8rr   : I<0x10, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1229                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1230                  [(set GR8:$dst, (adde GR8:$src1, GR8:$src2))]>;
1231 def ADC16rr  : I<0x11, MRMDestReg, (outs GR16:$dst),
1232                                    (ins GR16:$src1, GR16:$src2),
1233                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1234                  [(set GR16:$dst, (adde GR16:$src1, GR16:$src2))]>, OpSize;
1235 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst),
1236                                    (ins GR32:$src1, GR32:$src2),
1237                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1238                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
1239 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst),
1240                   (ins GR64:$src1, GR64:$src2),
1241                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1242                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
1243 }
1244
1245 let isCodeGenOnly = 1 in {
1246 def ADC8rr_REV : I<0x12, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1247                  "adc{b}\t{$src2, $dst|$dst, $src2}", []>;
1248 def ADC16rr_REV : I<0x13, MRMSrcReg, (outs GR16:$dst),
1249                     (ins GR16:$src1, GR16:$src2),
1250                     "adc{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1251 def ADC32rr_REV : I<0x13, MRMSrcReg, (outs GR32:$dst),
1252                     (ins GR32:$src1, GR32:$src2),
1253                     "adc{l}\t{$src2, $dst|$dst, $src2}", []>;
1254 def ADC64rr_REV : RI<0x13, MRMSrcReg , (outs GR32:$dst),
1255                      (ins GR64:$src1, GR64:$src2),
1256                     "adc{q}\t{$src2, $dst|$dst, $src2}", []>;
1257 }
1258
1259 def ADC8rm   : I<0x12, MRMSrcMem ,
1260                  (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1261                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1262                  [(set GR8:$dst, (adde GR8:$src1, (load addr:$src2)))]>;
1263 def ADC16rm  : I<0x13, MRMSrcMem , (outs GR16:$dst),
1264                                    (ins GR16:$src1, i16mem:$src2),
1265                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1266                  [(set GR16:$dst, (adde GR16:$src1, (load addr:$src2)))]>,
1267                  OpSize;
1268 def ADC32rm  : I<0x13, MRMSrcMem ,
1269                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1270                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1271                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
1272 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst),
1273                   (ins GR64:$src1, i64mem:$src2),
1274                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1275                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
1276 def ADC8ri   : Ii8<0x80, MRM2r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1277                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1278                  [(set GR8:$dst, (adde GR8:$src1, imm:$src2))]>;
1279 def ADC16ri  : Ii16<0x81, MRM2r,
1280                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1281                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1282                  [(set GR16:$dst, (adde GR16:$src1, imm:$src2))]>, OpSize;
1283 def ADC16ri8 : Ii8<0x83, MRM2r, (outs GR16:$dst),
1284                                 (ins GR16:$src1, i16i8imm:$src2),
1285                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1286                  [(set GR16:$dst, (adde GR16:$src1, i16immSExt8:$src2))]>,
1287                  OpSize;
1288 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst),
1289                                  (ins GR32:$src1, i32imm:$src2),
1290                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1291                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
1292 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst),
1293                                 (ins GR32:$src1, i32i8imm:$src2),
1294                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1295                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
1296 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst),
1297                       (ins GR64:$src1, i64i32imm:$src2),
1298                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1299                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
1300 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst),
1301                     (ins GR64:$src1, i64i8imm:$src2),
1302                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1303                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
1304 } // Constraints = "$src1 = $dst"
1305
1306 def ADC8mr   : I<0x10, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1307                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1308                  [(store (adde (load addr:$dst), GR8:$src2), addr:$dst)]>;
1309 def ADC16mr  : I<0x11, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1310                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1311                  [(store (adde (load addr:$dst), GR16:$src2), addr:$dst)]>,
1312                  OpSize;
1313 def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1314                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1315                  [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
1316 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1317                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1318                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
1319 def ADC8mi   : Ii8<0x80, MRM2m, (outs), (ins i8mem:$dst, i8imm:$src2),
1320                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1321                 [(store (adde (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1322 def ADC16mi  : Ii16<0x81, MRM2m, (outs), (ins i16mem:$dst, i16imm:$src2),
1323                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1324                 [(store (adde (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1325                 OpSize;
1326 def ADC16mi8 : Ii8<0x83, MRM2m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1327                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1328              [(store (adde (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1329              OpSize;
1330 def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
1331                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1332                 [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1333 def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1334                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1335              [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1336
1337 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1338                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1339                  [(store (adde (load addr:$dst), i64immSExt32:$src2),
1340                   addr:$dst)]>;
1341 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1342                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1343                  [(store (adde (load addr:$dst), i64immSExt8:$src2),
1344                   addr:$dst)]>;
1345
1346 def ADC8i8 : Ii8<0x14, RawFrm, (outs), (ins i8imm:$src),
1347                  "adc{b}\t{$src, %al|%al, $src}", []>;
1348 def ADC16i16 : Ii16<0x15, RawFrm, (outs), (ins i16imm:$src),
1349                     "adc{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1350 def ADC32i32 : Ii32<0x15, RawFrm, (outs), (ins i32imm:$src),
1351                     "adc{l}\t{$src, %eax|%eax, $src}", []>;
1352 def ADC64i32 : RIi32<0x15, RawFrm, (outs), (ins i64i32imm:$src),
1353                      "adc{q}\t{$src, %rax|%rax, $src}", []>;
1354 } // Uses = [EFLAGS]
1355
1356 let Constraints = "$src1 = $dst" in {
1357
1358 // Register-Register Subtraction
1359 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1360                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1361                 [(set GR8:$dst, EFLAGS,
1362                       (X86sub_flag GR8:$src1, GR8:$src2))]>;
1363 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
1364                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1365                 [(set GR16:$dst, EFLAGS,
1366                       (X86sub_flag GR16:$src1, GR16:$src2))]>, OpSize;
1367 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
1368                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1369                 [(set GR32:$dst, EFLAGS,
1370                       (X86sub_flag GR32:$src1, GR32:$src2))]>;
1371 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst),
1372                   (ins GR64:$src1, GR64:$src2),
1373                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1374                   [(set GR64:$dst, EFLAGS,
1375                         (X86sub_flag GR64:$src1, GR64:$src2))]>;
1376
1377 let isCodeGenOnly = 1 in {
1378 def SUB8rr_REV : I<0x2A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1379                    "sub{b}\t{$src2, $dst|$dst, $src2}", []>;
1380 def SUB16rr_REV : I<0x2B, MRMSrcReg, (outs GR16:$dst),
1381                     (ins GR16:$src1, GR16:$src2),
1382                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1383 def SUB32rr_REV : I<0x2B, MRMSrcReg, (outs GR32:$dst),
1384                     (ins GR32:$src1, GR32:$src2),
1385                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>;
1386 def SUB64rr_REV : RI<0x2B, MRMSrcReg, (outs GR64:$dst),
1387                      (ins GR64:$src1, GR64:$src2),
1388                      "sub{q}\t{$src2, $dst|$dst, $src2}", []>;
1389 }
1390
1391 // Register-Memory Subtraction
1392 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
1393                                  (ins GR8 :$src1, i8mem :$src2),
1394                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1395                 [(set GR8:$dst, EFLAGS,
1396                       (X86sub_flag GR8:$src1, (load addr:$src2)))]>;
1397 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
1398                                  (ins GR16:$src1, i16mem:$src2),
1399                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1400                 [(set GR16:$dst, EFLAGS,
1401                       (X86sub_flag GR16:$src1, (load addr:$src2)))]>, OpSize;
1402 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
1403                                  (ins GR32:$src1, i32mem:$src2),
1404                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1405                 [(set GR32:$dst, EFLAGS,
1406                       (X86sub_flag GR32:$src1, (load addr:$src2)))]>;
1407 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst),
1408                   (ins GR64:$src1, i64mem:$src2),
1409                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1410                   [(set GR64:$dst, EFLAGS,
1411                         (X86sub_flag GR64:$src1, (load addr:$src2)))]>;
1412
1413 // Register-Integer Subtraction
1414 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
1415                                  (ins GR8:$src1, i8imm:$src2),
1416                     "sub{b}\t{$src2, $dst|$dst, $src2}",
1417                     [(set GR8:$dst, EFLAGS,
1418                           (X86sub_flag GR8:$src1, imm:$src2))]>;
1419 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
1420                                  (ins GR16:$src1, i16imm:$src2),
1421                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1422                     [(set GR16:$dst, EFLAGS,
1423                           (X86sub_flag GR16:$src1, imm:$src2))]>, OpSize;
1424 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
1425                                  (ins GR32:$src1, i32imm:$src2),
1426                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1427                     [(set GR32:$dst, EFLAGS,
1428                           (X86sub_flag GR32:$src1, imm:$src2))]>;
1429 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
1430                                    (ins GR64:$src1, i64i32imm:$src2),
1431                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1432                       [(set GR64:$dst, EFLAGS,
1433                             (X86sub_flag GR64:$src1, i64immSExt32:$src2))]>;
1434 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
1435                                 (ins GR16:$src1, i16i8imm:$src2),
1436                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1437                    [(set GR16:$dst, EFLAGS,
1438                          (X86sub_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1439 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
1440                                 (ins GR32:$src1, i32i8imm:$src2),
1441                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1442                    [(set GR32:$dst, EFLAGS,
1443                          (X86sub_flag GR32:$src1, i32immSExt8:$src2))]>;
1444 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
1445                                  (ins GR64:$src1, i64i8imm:$src2),
1446                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1447                     [(set GR64:$dst, EFLAGS,
1448                           (X86sub_flag GR64:$src1, i64immSExt8:$src2))]>;
1449 } // Constraints = "$src1 = $dst"
1450
1451 // Memory-Register Subtraction
1452 def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
1453                  "sub{b}\t{$src2, $dst|$dst, $src2}",
1454                  [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
1455                   (implicit EFLAGS)]>;
1456 def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1457                  "sub{w}\t{$src2, $dst|$dst, $src2}",
1458                  [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
1459                   (implicit EFLAGS)]>, OpSize;
1460 def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1461                  "sub{l}\t{$src2, $dst|$dst, $src2}",
1462                  [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
1463                   (implicit EFLAGS)]>;
1464 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1465                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1466                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
1467                    (implicit EFLAGS)]>;
1468
1469 // Memory-Integer Subtraction
1470 def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
1471                    "sub{b}\t{$src2, $dst|$dst, $src2}",
1472                    [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
1473                     (implicit EFLAGS)]>;
1474 def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
1475                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1476                     [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
1477                      (implicit EFLAGS)]>, OpSize;
1478 def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
1479                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1480                     [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
1481                      (implicit EFLAGS)]>;
1482 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1483                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1484                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
1485                               addr:$dst),
1486                        (implicit EFLAGS)]>;
1487 def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1488                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1489                    [(store (sub (load addr:$dst), i16immSExt8:$src2),
1490                            addr:$dst),
1491                     (implicit EFLAGS)]>, OpSize;
1492 def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1493                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1494                    [(store (sub (load addr:$dst), i32immSExt8:$src2),
1495                            addr:$dst),
1496                     (implicit EFLAGS)]>;
1497 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1498                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1499                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
1500                             addr:$dst),
1501                      (implicit EFLAGS)]>;
1502
1503 def SUB8i8 : Ii8<0x2C, RawFrm, (outs), (ins i8imm:$src),
1504                  "sub{b}\t{$src, %al|%al, $src}", []>;
1505 def SUB16i16 : Ii16<0x2D, RawFrm, (outs), (ins i16imm:$src),
1506                     "sub{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1507 def SUB32i32 : Ii32<0x2D, RawFrm, (outs), (ins i32imm:$src),
1508                     "sub{l}\t{$src, %eax|%eax, $src}", []>;
1509 def SUB64i32 : RIi32<0x2D, RawFrm, (outs), (ins i64i32imm:$src),
1510                      "sub{q}\t{$src, %rax|%rax, $src}", []>;
1511
1512 let Uses = [EFLAGS] in {
1513 let Constraints = "$src1 = $dst" in {
1514 def SBB8rr     : I<0x18, MRMDestReg, (outs GR8:$dst),
1515                                      (ins GR8:$src1, GR8:$src2),
1516                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1517                  [(set GR8:$dst, (sube GR8:$src1, GR8:$src2))]>;
1518 def SBB16rr    : I<0x19, MRMDestReg, (outs GR16:$dst),
1519                                      (ins GR16:$src1, GR16:$src2),
1520                   "sbb{w}\t{$src2, $dst|$dst, $src2}",
1521                  [(set GR16:$dst, (sube GR16:$src1, GR16:$src2))]>, OpSize;
1522 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst),
1523                                       (ins GR32:$src1, GR32:$src2),
1524                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
1525                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
1526 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst),
1527                     (ins GR64:$src1, GR64:$src2),
1528                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1529                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
1530 } // Constraints = "$src1 = $dst"
1531
1532
1533 def SBB8mr   : I<0x18, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1534                  "sbb{b}\t{$src2, $dst|$dst, $src2}",
1535                  [(store (sube (load addr:$dst), GR8:$src2), addr:$dst)]>;
1536 def SBB16mr  : I<0x19, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1537                  "sbb{w}\t{$src2, $dst|$dst, $src2}",
1538                  [(store (sube (load addr:$dst), GR16:$src2), addr:$dst)]>,
1539                  OpSize;
1540 def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1541                  "sbb{l}\t{$src2, $dst|$dst, $src2}",
1542                  [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
1543 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1544                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1545                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
1546
1547 def SBB8mi  : Ii8<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
1548                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1549                  [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1550 def SBB16mi  : Ii16<0x81, MRM3m, (outs), (ins i16mem:$dst, i16imm:$src2),
1551                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1552                 [(store (sube (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1553                 OpSize;
1554 def SBB16mi8 : Ii8<0x83, MRM3m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1555                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1556              [(store (sube (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1557              OpSize;
1558 def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
1559                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1560                 [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1561 def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1562                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1563              [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1564 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1565                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1566               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
1567 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1568                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1569                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
1570
1571 def SBB8i8 : Ii8<0x1C, RawFrm, (outs), (ins i8imm:$src),
1572                  "sbb{b}\t{$src, %al|%al, $src}", []>;
1573 def SBB16i16 : Ii16<0x1D, RawFrm, (outs), (ins i16imm:$src),
1574                     "sbb{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1575 def SBB32i32 : Ii32<0x1D, RawFrm, (outs), (ins i32imm:$src),
1576                     "sbb{l}\t{$src, %eax|%eax, $src}", []>;
1577 def SBB64i32 : RIi32<0x1D, RawFrm, (outs), (ins i64i32imm:$src),
1578                      "sbb{q}\t{$src, %rax|%rax, $src}", []>;
1579
1580 let Constraints = "$src1 = $dst" in {
1581
1582 let isCodeGenOnly = 1 in {
1583 def SBB8rr_REV : I<0x1A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1584                    "sbb{b}\t{$src2, $dst|$dst, $src2}", []>;
1585 def SBB16rr_REV : I<0x1B, MRMSrcReg, (outs GR16:$dst),
1586                     (ins GR16:$src1, GR16:$src2),
1587                     "sbb{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1588 def SBB32rr_REV : I<0x1B, MRMSrcReg, (outs GR32:$dst),
1589                     (ins GR32:$src1, GR32:$src2),
1590                     "sbb{l}\t{$src2, $dst|$dst, $src2}", []>;
1591 def SBB64rr_REV : RI<0x1B, MRMSrcReg, (outs GR64:$dst),
1592                      (ins GR64:$src1, GR64:$src2),
1593                      "sbb{q}\t{$src2, $dst|$dst, $src2}", []>;
1594 }
1595
1596 def SBB8rm   : I<0x1A, MRMSrcMem, (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1597                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1598                     [(set GR8:$dst, (sube GR8:$src1, (load addr:$src2)))]>;
1599 def SBB16rm  : I<0x1B, MRMSrcMem, (outs GR16:$dst),
1600                                   (ins GR16:$src1, i16mem:$src2),
1601                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1602                     [(set GR16:$dst, (sube GR16:$src1, (load addr:$src2)))]>,
1603                     OpSize;
1604 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst),
1605                                   (ins GR32:$src1, i32mem:$src2),
1606                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1607                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
1608 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst),
1609                   (ins GR64:$src1, i64mem:$src2),
1610                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1611                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
1612 def SBB8ri   : Ii8<0x80, MRM3r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1613                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1614                     [(set GR8:$dst, (sube GR8:$src1, imm:$src2))]>;
1615 def SBB16ri  : Ii16<0x81, MRM3r, (outs GR16:$dst),
1616                                  (ins GR16:$src1, i16imm:$src2),
1617                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1618                     [(set GR16:$dst, (sube GR16:$src1, imm:$src2))]>, OpSize;
1619 def SBB16ri8 : Ii8<0x83, MRM3r, (outs GR16:$dst),
1620                                 (ins GR16:$src1, i16i8imm:$src2),
1621                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1622                    [(set GR16:$dst, (sube GR16:$src1, i16immSExt8:$src2))]>,
1623                    OpSize;
1624 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst),
1625                                  (ins GR32:$src1, i32imm:$src2),
1626                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1627                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
1628 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst),
1629                                 (ins GR32:$src1, i32i8imm:$src2),
1630                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1631                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
1632 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst),
1633                       (ins GR64:$src1, i64i32imm:$src2),
1634                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1635                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
1636 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst),
1637                     (ins GR64:$src1, i64i8imm:$src2),
1638                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1639                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
1640
1641 } // Constraints = "$src1 = $dst"
1642 } // Uses = [EFLAGS]
1643 } // Defs = [EFLAGS]
1644
1645 //===----------------------------------------------------------------------===//
1646 // Test instructions are just like AND, except they don't generate a result.
1647 //
1648 let Defs = [EFLAGS] in {
1649 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
1650 def TEST8rr  : I<0x84, MRMSrcReg, (outs),  (ins GR8:$src1, GR8:$src2),
1651                      "test{b}\t{$src2, $src1|$src1, $src2}",
1652                      [(set EFLAGS, (X86cmp (and_su GR8:$src1, GR8:$src2), 0))]>;
1653 def TEST16rr : I<0x85, MRMSrcReg, (outs),  (ins GR16:$src1, GR16:$src2),
1654                      "test{w}\t{$src2, $src1|$src1, $src2}",
1655                      [(set EFLAGS, (X86cmp (and_su GR16:$src1, GR16:$src2),
1656                       0))]>,
1657                  OpSize;
1658 def TEST32rr : I<0x85, MRMSrcReg, (outs),  (ins GR32:$src1, GR32:$src2),
1659                      "test{l}\t{$src2, $src1|$src1, $src2}",
1660                      [(set EFLAGS, (X86cmp (and_su GR32:$src1, GR32:$src2),
1661                       0))]>;
1662 def TEST64rr : RI<0x85, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1663                   "test{q}\t{$src2, $src1|$src1, $src2}",
1664                   [(set EFLAGS, (X86cmp (and GR64:$src1, GR64:$src2), 0))]>;
1665 }
1666
1667 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
1668                      "test{b}\t{$src2, $src1|$src1, $src2}",
1669                      [(set EFLAGS, (X86cmp (and GR8:$src1, (loadi8 addr:$src2)),
1670                        0))]>;
1671 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
1672                      "test{w}\t{$src2, $src1|$src1, $src2}",
1673                      [(set EFLAGS, (X86cmp (and GR16:$src1,
1674                                          (loadi16 addr:$src2)), 0))]>, OpSize;
1675 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
1676                      "test{l}\t{$src2, $src1|$src1, $src2}",
1677                      [(set EFLAGS, (X86cmp (and GR32:$src1,
1678                                                 (loadi32 addr:$src2)), 0))]>;
1679 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1680                   "test{q}\t{$src2, $src1|$src1, $src2}",
1681                   [(set EFLAGS, (X86cmp (and GR64:$src1, (loadi64 addr:$src2)),
1682                     0))]>;
1683
1684 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
1685                     (outs),  (ins GR8:$src1, i8imm:$src2),
1686                     "test{b}\t{$src2, $src1|$src1, $src2}",
1687                     [(set EFLAGS, (X86cmp (and_su GR8:$src1, imm:$src2), 0))]>;
1688 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
1689                     (outs),  (ins GR16:$src1, i16imm:$src2),
1690                     "test{w}\t{$src2, $src1|$src1, $src2}",
1691                     [(set EFLAGS, (X86cmp (and_su GR16:$src1, imm:$src2), 0))]>,
1692                     OpSize;
1693 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
1694                     (outs),  (ins GR32:$src1, i32imm:$src2),
1695                     "test{l}\t{$src2, $src1|$src1, $src2}",
1696                     [(set EFLAGS, (X86cmp (and_su GR32:$src1, imm:$src2), 0))]>;
1697 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1698                                         (ins GR64:$src1, i64i32imm:$src2),
1699                        "test{q}\t{$src2, $src1|$src1, $src2}",
1700                      [(set EFLAGS, (X86cmp (and GR64:$src1, i64immSExt32:$src2),
1701                       0))]>;
1702
1703 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
1704                     (outs), (ins i8mem:$src1, i8imm:$src2),
1705                     "test{b}\t{$src2, $src1|$src1, $src2}",
1706                     [(set EFLAGS, (X86cmp (and (loadi8 addr:$src1), imm:$src2),
1707                      0))]>;
1708 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
1709                     (outs), (ins i16mem:$src1, i16imm:$src2),
1710                     "test{w}\t{$src2, $src1|$src1, $src2}",
1711                     [(set EFLAGS, (X86cmp (and (loadi16 addr:$src1), imm:$src2),
1712                      0))]>, OpSize;
1713 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
1714                     (outs), (ins i32mem:$src1, i32imm:$src2),
1715                     "test{l}\t{$src2, $src1|$src1, $src2}",
1716                     [(set EFLAGS, (X86cmp (and (loadi32 addr:$src1), imm:$src2),
1717                      0))]>;
1718 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1719                                         (ins i64mem:$src1, i64i32imm:$src2),
1720                        "test{q}\t{$src2, $src1|$src1, $src2}",
1721                 [(set EFLAGS, (X86cmp (and (loadi64 addr:$src1),
1722                                            i64immSExt32:$src2), 0))]>;
1723
1724 def TEST8i8  : Ii8<0xA8, RawFrm, (outs), (ins i8imm:$src),
1725                    "test{b}\t{$src, %al|%al, $src}", []>;
1726 def TEST16i16 : Ii16<0xA9, RawFrm, (outs), (ins i16imm:$src),
1727                      "test{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1728 def TEST32i32 : Ii32<0xA9, RawFrm, (outs), (ins i32imm:$src),
1729                      "test{l}\t{$src, %eax|%eax, $src}", []>;
1730 def TEST64i32 : RIi32<0xa9, RawFrm, (outs), (ins i64i32imm:$src),
1731                       "test{q}\t{$src, %rax|%rax, $src}", []>;
1732
1733 } // Defs = [EFLAGS]
1734
1735
1736 //===----------------------------------------------------------------------===//
1737 // Integer comparisons
1738
1739 let Defs = [EFLAGS] in {
1740
1741 def CMP8rr  : I<0x38, MRMDestReg,
1742                 (outs), (ins GR8 :$src1, GR8 :$src2),
1743                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1744                 [(set EFLAGS, (X86cmp GR8:$src1, GR8:$src2))]>;
1745 def CMP16rr : I<0x39, MRMDestReg,
1746                 (outs), (ins GR16:$src1, GR16:$src2),
1747                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1748                 [(set EFLAGS, (X86cmp GR16:$src1, GR16:$src2))]>, OpSize;
1749 def CMP32rr : I<0x39, MRMDestReg,
1750                 (outs), (ins GR32:$src1, GR32:$src2),
1751                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1752                 [(set EFLAGS, (X86cmp GR32:$src1, GR32:$src2))]>;
1753 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1754                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1755                  [(set EFLAGS, (X86cmp GR64:$src1, GR64:$src2))]>;
1756
1757 def CMP8mr  : I<0x38, MRMDestMem,
1758                 (outs), (ins i8mem :$src1, GR8 :$src2),
1759                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1760                 [(set EFLAGS, (X86cmp (loadi8 addr:$src1), GR8:$src2))]>;
1761 def CMP16mr : I<0x39, MRMDestMem,
1762                 (outs), (ins i16mem:$src1, GR16:$src2),
1763                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1764                 [(set EFLAGS, (X86cmp (loadi16 addr:$src1), GR16:$src2))]>,
1765                  OpSize;
1766 def CMP32mr : I<0x39, MRMDestMem,
1767                 (outs), (ins i32mem:$src1, GR32:$src2),
1768                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1769                 [(set EFLAGS, (X86cmp (loadi32 addr:$src1), GR32:$src2))]>;
1770 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1771                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1772                  [(set EFLAGS, (X86cmp (loadi64 addr:$src1), GR64:$src2))]>;
1773
1774 def CMP8rm  : I<0x3A, MRMSrcMem,
1775                 (outs), (ins GR8 :$src1, i8mem :$src2),
1776                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1777                 [(set EFLAGS, (X86cmp GR8:$src1, (loadi8 addr:$src2)))]>;
1778 def CMP16rm : I<0x3B, MRMSrcMem,
1779                 (outs), (ins GR16:$src1, i16mem:$src2),
1780                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1781                 [(set EFLAGS, (X86cmp GR16:$src1, (loadi16 addr:$src2)))]>,
1782                  OpSize;
1783 def CMP32rm : I<0x3B, MRMSrcMem,
1784                 (outs), (ins GR32:$src1, i32mem:$src2),
1785                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1786                 [(set EFLAGS, (X86cmp GR32:$src1, (loadi32 addr:$src2)))]>;
1787 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1788                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1789                  [(set EFLAGS, (X86cmp GR64:$src1, (loadi64 addr:$src2)))]>;
1790
1791 // These are alternate spellings for use by the disassembler, we mark them as
1792 // code gen only to ensure they aren't matched by the assembler.
1793 let isCodeGenOnly = 1 in {
1794   def CMP8rr_alt : I<0x3A, MRMSrcReg, (outs), (ins GR8:$src1, GR8:$src2),
1795                     "cmp{b}\t{$src2, $src1|$src1, $src2}", []>;
1796   def CMP16rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
1797                      "cmp{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize;
1798   def CMP32rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
1799                      "cmp{l}\t{$src2, $src1|$src1, $src2}", []>;
1800   def CMP64rr_alt : RI<0x3B, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1801                       "cmp{q}\t{$src2, $src1|$src1, $src2}", []>;
1802 }
1803
1804 def CMP8ri  : Ii8<0x80, MRM7r,
1805                   (outs), (ins GR8:$src1, i8imm:$src2),
1806                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
1807                   [(set EFLAGS, (X86cmp GR8:$src1, imm:$src2))]>;
1808 def CMP16ri : Ii16<0x81, MRM7r,
1809                    (outs), (ins GR16:$src1, i16imm:$src2),
1810                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1811                    [(set EFLAGS, (X86cmp GR16:$src1, imm:$src2))]>, OpSize;
1812 def CMP32ri : Ii32<0x81, MRM7r,
1813                    (outs), (ins GR32:$src1, i32imm:$src2),
1814                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1815                    [(set EFLAGS, (X86cmp GR32:$src1, imm:$src2))]>;
1816 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1817                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1818                       [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt32:$src2))]>;
1819
1820 def CMP8mi  : Ii8 <0x80, MRM7m,
1821                    (outs), (ins i8mem :$src1, i8imm :$src2),
1822                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
1823                    [(set EFLAGS, (X86cmp (loadi8 addr:$src1), imm:$src2))]>;
1824 def CMP16mi : Ii16<0x81, MRM7m,
1825                    (outs), (ins i16mem:$src1, i16imm:$src2),
1826                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1827                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1), imm:$src2))]>,
1828                    OpSize;
1829 def CMP32mi : Ii32<0x81, MRM7m,
1830                    (outs), (ins i32mem:$src1, i32imm:$src2),
1831                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1832                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1), imm:$src2))]>;
1833 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1834                                        (ins i64mem:$src1, i64i32imm:$src2),
1835                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1836                       [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1837                                             i64immSExt32:$src2))]>;
1838
1839 def CMP16ri8 : Ii8<0x83, MRM7r,
1840                    (outs), (ins GR16:$src1, i16i8imm:$src2),
1841                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1842                    [(set EFLAGS, (X86cmp GR16:$src1, i16immSExt8:$src2))]>,
1843                     OpSize;
1844 def CMP32ri8 : Ii8<0x83, MRM7r,
1845                    (outs), (ins GR32:$src1, i32i8imm:$src2),
1846                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1847                    [(set EFLAGS, (X86cmp GR32:$src1, i32immSExt8:$src2))]>;
1848 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1849                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1850                     [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt8:$src2))]>;
1851
1852 def CMP16mi8 : Ii8<0x83, MRM7m,
1853                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
1854                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1855                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1),
1856                                          i16immSExt8:$src2))]>, OpSize;
1857 def CMP32mi8 : Ii8<0x83, MRM7m,
1858                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
1859                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1860                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1),
1861                                          i32immSExt8:$src2))]>;
1862 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1863                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1864                     [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1865                                           i64immSExt8:$src2))]>;
1866
1867 def CMP8i8 : Ii8<0x3C, RawFrm, (outs), (ins i8imm:$src),
1868                  "cmp{b}\t{$src, %al|%al, $src}", []>;
1869 def CMP16i16 : Ii16<0x3D, RawFrm, (outs), (ins i16imm:$src),
1870                     "cmp{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1871 def CMP32i32 : Ii32<0x3D, RawFrm, (outs), (ins i32imm:$src),
1872                     "cmp{l}\t{$src, %eax|%eax, $src}", []>;
1873 def CMP64i32 : RIi32<0x3D, RawFrm, (outs), (ins i64i32imm:$src),
1874                      "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1875
1876 } // Defs = [EFLAGS]