lib/Target/X86/X86InstrArithmetic.td

   1 //===- X86InstrArithmetic.td - Integer Arithmetic Instrs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the integer arithmetic instructions in the X86
  11 // architecture.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // LEA - Load Effective Address
  17
  18 let neverHasSideEffects = 1 in
  19 def LEA16r   : I<0x8D, MRMSrcMem,
  20                  (outs GR16:$dst), (ins i32mem:$src),
  21                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
  22 let isReMaterializable = 1 in
  23 def LEA32r   : I<0x8D, MRMSrcMem,
  24                  (outs GR32:$dst), (ins i32mem:$src),
  25                  "lea{l}\t{$src|$dst}, {$dst|$src}",
  26                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
  27
  28 def LEA64_32r : I<0x8D, MRMSrcMem,
  29                   (outs GR32:$dst), (ins lea64_32mem:$src),
  30                   "lea{l}\t{$src|$dst}, {$dst|$src}",
  31                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
  32
  33 let isReMaterializable = 1 in
  34 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
  35                   "lea{q}\t{$src|$dst}, {$dst|$src}",
  36                   [(set GR64:$dst, lea64addr:$src)]>;
  37
  38
  39
  40 //===----------------------------------------------------------------------===//
  41 //  Fixed-Register Multiplication and Division Instructions.
  42 //
  43
  44 // Extra precision multiplication
  45
  46 // AL is really implied by AX, but the registers in Defs must match the
  47 // SDNode results (i8, i32).
  48 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  49 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
  50                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  51                // This probably ought to be moved to a def : Pat<> if the
  52                // syntax can be accepted.
  53                [(set AL, (mul AL, GR8:$src)),
  54                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
  55
  56 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
  57 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
  58                "mul{w}\t$src",
  59                []>, OpSize;    // AX,DX = AX*GR16
  60
  61 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
  62 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
  63                "mul{l}\t$src",
  64                []>; // EAX,EDX = EAX*GR32
  65 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  66 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
  67                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
  68
  69 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  70 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
  71                "mul{b}\t$src",
  72                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  73                // This probably ought to be moved to a def : Pat<> if the
  74                // syntax can be accepted.
  75                [(set AL, (mul AL, (loadi8 addr:$src))),
  76                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
  77
  78 let mayLoad = 1, neverHasSideEffects = 1 in {
  79 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  80 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
  81                "mul{w}\t$src",
  82                []>, OpSize; // AX,DX = AX*[mem16]
  83
  84 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
  85 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
  86               "mul{l}\t$src",
  87               []>;          // EAX,EDX = EAX*[mem32]
  88 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  89 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
  90                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
  91 }
  92
  93 let neverHasSideEffects = 1 in {
  94 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  95 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
  96               // AL,AH = AL*GR8
  97 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  98 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
  99               OpSize;    // AX,DX = AX*GR16
 100 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 101 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 102               // EAX,EDX = EAX*GR32
 103 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 104 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src), "imul{q}\t$src", []>;
 105               // RAX,RDX = RAX*GR64
 106
 107 let mayLoad = 1 in {
 108 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 109 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 110                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 111 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 112 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 113                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 114 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 115 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 116                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 117 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
 118 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 119                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 120 }
 121 } // neverHasSideEffects
 122
 123
 124 let Defs = [EFLAGS] in {
 125 let Constraints = "$src1 = $dst" in {
 126
 127 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
 128 // Register-Register Signed Integer Multiply
 129 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
 130                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 131                  [(set GR16:$dst, EFLAGS,
 132                        (X86smul_flag GR16:$src1, GR16:$src2))]>, TB, OpSize;
 133 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
 134                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 135                  [(set GR32:$dst, EFLAGS,
 136                        (X86smul_flag GR32:$src1, GR32:$src2))]>, TB;
 137 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 138                                    (ins GR64:$src1, GR64:$src2),
 139                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 140                   [(set GR64:$dst, EFLAGS,
 141                         (X86smul_flag GR64:$src1, GR64:$src2))]>, TB;
 142 }
 143
 144 // Register-Memory Signed Integer Multiply
 145 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
 146                                   (ins GR16:$src1, i16mem:$src2),
 147                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 148                  [(set GR16:$dst, EFLAGS,
 149                        (X86smul_flag GR16:$src1, (load addr:$src2)))]>,
 150                TB, OpSize;
 151 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
 152                  (ins GR32:$src1, i32mem:$src2),
 153                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 154                  [(set GR32:$dst, EFLAGS,
 155                        (X86smul_flag GR32:$src1, (load addr:$src2)))]>, TB;
 156 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 157                                    (ins GR64:$src1, i64mem:$src2),
 158                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 159                   [(set GR64:$dst, EFLAGS,
 160                         (X86smul_flag GR64:$src1, (load addr:$src2)))]>, TB;
 161 } // Constraints = "$src1 = $dst"
 162
 163 } // Defs = [EFLAGS]
 164
 165 // Suprisingly enough, these are not two address instructions!
 166 let Defs = [EFLAGS] in {
 167 // Register-Integer Signed Integer Multiply
 168 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
 169                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 170                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 171                       [(set GR16:$dst, EFLAGS,
 172                             (X86smul_flag GR16:$src1, imm:$src2))]>, OpSize;
 173 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
 174                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 175                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 176                      [(set GR16:$dst, EFLAGS,
 177                            (X86smul_flag GR16:$src1, i16immSExt8:$src2))]>,
 178                  OpSize;
 179 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
 180                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 181                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 182                       [(set GR32:$dst, EFLAGS,
 183                             (X86smul_flag GR32:$src1, imm:$src2))]>;
 184 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
 185                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 186                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 187                      [(set GR32:$dst, EFLAGS,
 188                            (X86smul_flag GR32:$src1, i32immSExt8:$src2))]>;
 189 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 190                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 191                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 192                        [(set GR64:$dst, EFLAGS,
 193                              (X86smul_flag GR64:$src1, i64immSExt32:$src2))]>;
 194 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 195                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 196                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 197                       [(set GR64:$dst, EFLAGS,
 198                             (X86smul_flag GR64:$src1, i64immSExt8:$src2))]>;
 199
 200
 201 // Memory-Integer Signed Integer Multiply
 202 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
 203                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
 204                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 205                       [(set GR16:$dst, EFLAGS,
 206                             (X86smul_flag (load addr:$src1), imm:$src2))]>,
 207                  OpSize;
 208 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
 209                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
 210                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 211                      [(set GR16:$dst, EFLAGS,
 212                            (X86smul_flag (load addr:$src1),
 213                                          i16immSExt8:$src2))]>, OpSize;
 214 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
 215                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
 216                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 217                       [(set GR32:$dst, EFLAGS,
 218                             (X86smul_flag (load addr:$src1), imm:$src2))]>;
 219 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
 220                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
 221                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 222                      [(set GR32:$dst, EFLAGS,
 223                            (X86smul_flag (load addr:$src1),
 224                                          i32immSExt8:$src2))]>;
 225 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 226                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 227                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 228                         [(set GR64:$dst, EFLAGS,
 229                               (X86smul_flag (load addr:$src1),
 230                                             i64immSExt32:$src2))]>;
 231 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 232                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 233                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 234                       [(set GR64:$dst, EFLAGS,
 235                             (X86smul_flag (load addr:$src1),
 236                                           i64immSExt8:$src2))]>;
 237 } // Defs = [EFLAGS]
 238
 239
 240
 241
 242 // unsigned division/remainder
 243 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 244 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 245                "div{b}\t$src", []>;
 246 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 247 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 248                "div{w}\t$src", []>, OpSize;
 249 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 250 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 251                "div{l}\t$src", []>;
 252 // RDX:RAX/r64 = RAX,RDX
 253 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 254 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),
 255                 "div{q}\t$src", []>;
 256
 257 let mayLoad = 1 in {
 258 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 259 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 260                "div{b}\t$src", []>;
 261 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 262 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 263                "div{w}\t$src", []>, OpSize;
 264 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 265 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
 266                "div{l}\t$src", []>;
 267 // RDX:RAX/[mem64] = RAX,RDX
 268 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 269 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),
 270                 "div{q}\t$src", []>;
 271 }
 272
 273 // Signed division/remainder.
 274 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 275 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 276                "idiv{b}\t$src", []>;
 277 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 278 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 279                "idiv{w}\t$src", []>, OpSize;
 280 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 281 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 282                "idiv{l}\t$src", []>;
 283 // RDX:RAX/r64 = RAX,RDX
 284 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 285 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),
 286                 "idiv{q}\t$src", []>;
 287
 288 let mayLoad = 1, mayLoad = 1 in {
 289 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 290 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 291                "idiv{b}\t$src", []>;
 292 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 293 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 294                "idiv{w}\t$src", []>, OpSize;
 295 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 296 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
 297                "idiv{l}\t$src", []>;
 298 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in // RDX:RAX/[mem64] = RAX,RDX
 299 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),
 300                 "idiv{q}\t$src", []>;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Two address Instructions.
 305 //
 306
 307 // unary instructions
 308 let CodeSize = 2 in {
 309 let Defs = [EFLAGS] in {
 310 let Constraints = "$src1 = $dst" in {
 311 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src1),
 312                "neg{b}\t$dst",
 313                [(set GR8:$dst, (ineg GR8:$src1)),
 314                 (implicit EFLAGS)]>;
 315 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src1),
 316                "neg{w}\t$dst",
 317                [(set GR16:$dst, (ineg GR16:$src1)),
 318                 (implicit EFLAGS)]>, OpSize;
 319 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src1),
 320                "neg{l}\t$dst",
 321                [(set GR32:$dst, (ineg GR32:$src1)),
 322                 (implicit EFLAGS)]>;
 323 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src1), "neg{q}\t$dst",
 324                 [(set GR64:$dst, (ineg GR64:$src1)),
 325                  (implicit EFLAGS)]>;
 326 } // Constraints = "$src1 = $dst"
 327
 328 def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst),
 329                "neg{b}\t$dst",
 330                [(store (ineg (loadi8 addr:$dst)), addr:$dst),
 331                 (implicit EFLAGS)]>;
 332 def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst),
 333                "neg{w}\t$dst",
 334                [(store (ineg (loadi16 addr:$dst)), addr:$dst),
 335                 (implicit EFLAGS)]>, OpSize;
 336 def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst),
 337                "neg{l}\t$dst",
 338                [(store (ineg (loadi32 addr:$dst)), addr:$dst),
 339                 (implicit EFLAGS)]>;
 340 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 341                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 342                  (implicit EFLAGS)]>;
 343 } // Defs = [EFLAGS]
 344
 345
 346 // Note: NOT does not set EFLAGS!
 347
 348 let Constraints = "$src1 = $dst" in {
 349 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
 350 let AddedComplexity = 15 in {
 351 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src1),
 352                "not{b}\t$dst",
 353                [(set GR8:$dst, (not GR8:$src1))]>;
 354 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src1),
 355                "not{w}\t$dst",
 356                [(set GR16:$dst, (not GR16:$src1))]>, OpSize;
 357 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src1),
 358                "not{l}\t$dst",
 359                [(set GR32:$dst, (not GR32:$src1))]>;
 360 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src1), "not{q}\t$dst",
 361                 [(set GR64:$dst, (not GR64:$src1))]>;
 362 }
 363 } // Constraints = "$src1 = $dst"
 364
 365 def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst),
 366                "not{b}\t$dst",
 367                [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
 368 def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst),
 369                "not{w}\t$dst",
 370                [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
 371 def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst),
 372                "not{l}\t$dst",
 373                [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
 374 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 375                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 376 } // CodeSize
 377
 378 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
 379 let Defs = [EFLAGS] in {
 380 let Constraints = "$src1 = $dst" in {
 381 let CodeSize = 2 in
 382 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
 383                "inc{b}\t$dst",
 384                [(set GR8:$dst, EFLAGS, (X86inc_flag GR8:$src1))]>;
 385
 386 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
 387 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 388                "inc{w}\t$dst",
 389                [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 390              OpSize, Requires<[In32BitMode]>;
 391 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 392                "inc{l}\t$dst",
 393                [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 394              Requires<[In32BitMode]>;
 395 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src1), "inc{q}\t$dst",
 396                 [(set GR64:$dst, EFLAGS, (X86inc_flag GR64:$src1))]>;
 397 } // isConvertibleToThreeAddress = 1, CodeSize = 1
 398
 399
 400 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 401 let isConvertibleToThreeAddress = 1, CodeSize = 2 in {
 402 // Can transform into LEA.
 403 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
 404                   "inc{w}\t$dst",
 405                   [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))]>,
 406                 OpSize, Requires<[In64BitMode]>;
 407 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
 408                   "inc{l}\t$dst",
 409                   [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))]>,
 410                 Requires<[In64BitMode]>;
 411 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
 412                   "dec{w}\t$dst",
 413                   [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 414                 OpSize, Requires<[In64BitMode]>;
 415 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
 416                   "dec{l}\t$dst",
 417                   [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 418                 Requires<[In64BitMode]>;
 419 } // isConvertibleToThreeAddress = 1, CodeSize = 2
 420
 421 } // Constraints = "$src1 = $dst"
 422
 423 let CodeSize = 2 in {
 424   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
 425                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
 426                 (implicit EFLAGS)]>;
 427   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 428                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 429                 (implicit EFLAGS)]>,
 430                OpSize, Requires<[In32BitMode]>;
 431   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 432                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 433                 (implicit EFLAGS)]>,
 434                Requires<[In32BitMode]>;
 435   def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 436                   [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 437                    (implicit EFLAGS)]>;
 438
 439 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 440 // how to unfold them.
 441 // FIXME: What is this for??
 442 def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 443                   [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 444                     (implicit EFLAGS)]>,
 445                 OpSize, Requires<[In64BitMode]>;
 446 def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 447                   [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 448                     (implicit EFLAGS)]>,
 449                 Requires<[In64BitMode]>;
 450 def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 451                   [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 452                     (implicit EFLAGS)]>,
 453                 OpSize, Requires<[In64BitMode]>;
 454 def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 455                   [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 456                     (implicit EFLAGS)]>,
 457                 Requires<[In64BitMode]>;
 458 } // CodeSize = 2
 459
 460 let Constraints = "$src1 = $dst" in {
 461 let CodeSize = 2 in
 462 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
 463                "dec{b}\t$dst",
 464                [(set GR8:$dst, EFLAGS, (X86dec_flag GR8:$src1))]>;
 465 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
 466 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 467                "dec{w}\t$dst",
 468                [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))]>,
 469              OpSize, Requires<[In32BitMode]>;
 470 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 471                "dec{l}\t$dst",
 472                [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))]>,
 473              Requires<[In32BitMode]>;
 474 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src1), "dec{q}\t$dst",
 475                 [(set GR64:$dst, EFLAGS, (X86dec_flag GR64:$src1))]>;
 476 } // CodeSize = 2
 477 } // Constraints = "$src1 = $dst"
 478
 479
 480 let CodeSize = 2 in {
 481   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
 482                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
 483                 (implicit EFLAGS)]>;
 484   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 485                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 486                 (implicit EFLAGS)]>,
 487                OpSize, Requires<[In32BitMode]>;
 488   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 489                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 490                 (implicit EFLAGS)]>,
 491                Requires<[In32BitMode]>;
 492   def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 493                   [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 494                    (implicit EFLAGS)]>;
 495 } // CodeSize = 2
 496 } // Defs = [EFLAGS]
 497
 498
 499 /// X86TypeInfo - This is a bunch of information that describes relevant X86
 500 /// information about value types.  For example, it can tell you what the
 501 /// register class and preferred load to use.
 502 class X86TypeInfo<ValueType vt, string instrsuffix, RegisterClass regclass,
 503                   PatFrag loadnode, X86MemOperand memoperand,
 504                   bit hasOddOpcode, bit hasOpSizePrefix, bit hasREX_WPrefix> {
 505   /// VT - This is the value type itself.
 506   ValueType VT = vt;
 507
 508   /// InstrSuffix - This is the suffix used on instructions with this type.  For
 509   /// example, i8 -> "b", i16 -> "w", i32 -> "l", i64 -> "q".
 510   string InstrSuffix = instrsuffix;
 511
 512   /// RegClass - This is the register class associated with this type.  For
 513   /// example, i8 -> GR8, i16 -> GR16, i32 -> GR32, i64 -> GR64.
 514   RegisterClass RegClass = regclass;
 515
 516   /// LoadNode - This is the load node associated with this type.  For
 517   /// example, i8 -> loadi8, i16 -> loadi16, i32 -> loadi32, i64 -> loadi64.
 518   PatFrag LoadNode = loadnode;
 519
 520   /// MemOperand - This is the memory operand associated with this type.  For
 521   /// example, i8 -> i8mem, i16 -> i16mem, i32 -> i32mem, i64 -> i64mem.
 522   X86MemOperand MemOperand = memoperand;
 523
 524   /// HasOddOpcode - This bit is true if the instruction should have an odd (as
 525   /// opposed to even) opcode.  Operations on i8 are usually even, operations on
 526   /// other datatypes are odd.
 527   bit HasOddOpcode = hasOddOpcode;
 528
 529   /// HasOpSizePrefix - This bit is set to true if the instruction should have
 530   /// the 0x66 operand size prefix.  This is set for i16 types.
 531   bit HasOpSizePrefix = hasOpSizePrefix;
 532
 533   /// HasREX_WPrefix - This bit is set to true if the instruction should have
 534   /// the 0x40 REX prefix.  This is set for i64 types.
 535   bit HasREX_WPrefix = hasREX_WPrefix;
 536 }
 537
 538 def Xi8  : X86TypeInfo<i8 , "b", GR8 , loadi8 , i8mem , 0, 0, 0>;
 539 def Xi16 : X86TypeInfo<i16, "w", GR16, loadi16, i16mem, 1, 1, 0>;
 540 def Xi32 : X86TypeInfo<i32, "l", GR32, loadi32, i32mem, 1, 0, 0>;
 541 def Xi64 : X86TypeInfo<i64, "q", GR64, loadi64, i64mem, 1, 0, 1>;
 542
 543 /// ITy - This instruction base class takes the type info for the instruction.
 544 /// Using this, it:
 545 /// 1. Concatenates together the instruction mnemonic with the appropriate
 546 ///    suffix letter, a tab, and the arguments.
 547 /// 2. Infers whether the instruction should have a 0x66 prefix byte.
 548 /// 3. Infers whether the instruction should have a 0x40 REX_W prefix.
 549 /// 4. Infers whether the low bit of the opcode should be 0 (for i8 operations)
 550 ///    or 1 (for i16,i32,i64 operations).
 551 class ITy<bits<8> opcode, Format f,  X86TypeInfo typeinfo, dag outs, dag ins,
 552           string mnemonic, string args, list<dag> pattern>
 553   : I<{opcode{7}, opcode{6}, opcode{5}, opcode{4},
 554        opcode{3}, opcode{2}, opcode{1}, typeinfo.HasOddOpcode },
 555       f, outs, ins,
 556       !strconcat(mnemonic, "{", typeinfo.InstrSuffix, "}\t", args), pattern> {
 557
 558   // Infer instruction prefixes from type info.
 559   let hasOpSizePrefix = typeinfo.HasOpSizePrefix;
 560   let hasREX_WPrefix  = typeinfo.HasREX_WPrefix;
 561 }
 562
 563
 564 class BinOpRR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 565               SDNode opnode, Format format>
 566   : ITy<opcode, format, typeinfo,
 567         (outs typeinfo.RegClass:$dst),
 568         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 569         mnemonic, "{$src2, $dst|$dst, $src2}",
 570         [(set typeinfo.RegClass:$dst, EFLAGS,
 571               (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))]>;
 572
 573
 574 class BinOpRM<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 575               SDNode opnode>
 576   : ITy<opcode, MRMSrcMem, typeinfo,
 577         (outs typeinfo.RegClass:$dst),
 578         (ins typeinfo.RegClass:$src1, typeinfo.MemOperand:$src2),
 579         mnemonic, "{$src2, $dst|$dst, $src2}",
 580         [(set typeinfo.RegClass:$dst, EFLAGS,
 581             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 582
 583
 584 // Logical operators.
 585 let Defs = [EFLAGS] in {
 586 let Constraints = "$src1 = $dst" in {
 587
 588 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
 589 def AND8rr  : BinOpRR<0x20, "and", Xi8 , X86and_flag, MRMDestReg>;
 590 def AND16rr : BinOpRR<0x20, "and", Xi16, X86and_flag, MRMDestReg>;
 591 def AND32rr : BinOpRR<0x20, "and", Xi32, X86and_flag, MRMDestReg>;
 592 def AND64rr : BinOpRR<0x20, "and", Xi64, X86and_flag, MRMDestReg>;
 593 } // isCommutable
 594
 595
 596 // AND instructions with the destination register in REG and the source register
 597 //   in R/M.  Included for the disassembler.
 598 let isCodeGenOnly = 1 in {
 599 def AND8rr_REV : I<0x22, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 600                   "and{b}\t{$src2, $dst|$dst, $src2}", []>;
 601 def AND16rr_REV : I<0x23, MRMSrcReg, (outs GR16:$dst),
 602                     (ins GR16:$src1, GR16:$src2),
 603                    "and{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 604 def AND32rr_REV : I<0x23, MRMSrcReg, (outs GR32:$dst),
 605                     (ins GR32:$src1, GR32:$src2),
 606                    "and{l}\t{$src2, $dst|$dst, $src2}", []>;
 607 def AND64rr_REV : RI<0x23, MRMSrcReg, (outs GR64:$dst),
 608                      (ins GR64:$src1, GR64:$src2),
 609                      "and{q}\t{$src2, $dst|$dst, $src2}", []>;
 610 }
 611
 612 def AND8rm   : BinOpRM<0x22, "and", Xi8 , X86and_flag>;
 613 def AND16rm  : BinOpRM<0x22, "and", Xi16, X86and_flag>;
 614 def AND32rm  : BinOpRM<0x22, "and", Xi32, X86and_flag>;
 615 def AND64rm  : BinOpRM<0x22, "and", Xi64, X86and_flag>;
 616
 617 def AND8ri   : Ii8<0x80, MRM4r,
 618                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
 619                    "and{b}\t{$src2, $dst|$dst, $src2}",
 620                    [(set GR8:$dst, EFLAGS, (X86and_flag GR8:$src1,
 621                                                         imm:$src2))]>;
 622 def AND16ri  : Ii16<0x81, MRM4r,
 623                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 624                     "and{w}\t{$src2, $dst|$dst, $src2}",
 625                     [(set GR16:$dst, EFLAGS, (X86and_flag GR16:$src1,
 626                                                           imm:$src2))]>, OpSize;
 627 def AND32ri  : Ii32<0x81, MRM4r,
 628                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 629                     "and{l}\t{$src2, $dst|$dst, $src2}",
 630                     [(set GR32:$dst, EFLAGS, (X86and_flag GR32:$src1,
 631                                                           imm:$src2))]>;
 632 def AND64ri32  : RIi32<0x81, MRM4r,
 633                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 634                        "and{q}\t{$src2, $dst|$dst, $src2}",
 635                        [(set GR64:$dst, EFLAGS,
 636                              (X86and_flag GR64:$src1, i64immSExt32:$src2))]>;
 637
 638 def AND16ri8 : Ii8<0x83, MRM4r,
 639                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 640                    "and{w}\t{$src2, $dst|$dst, $src2}",
 641                    [(set GR16:$dst, EFLAGS, (X86and_flag GR16:$src1,
 642                                                          i16immSExt8:$src2))]>,
 643                    OpSize;
 644 def AND32ri8 : Ii8<0x83, MRM4r,
 645                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 646                    "and{l}\t{$src2, $dst|$dst, $src2}",
 647                    [(set GR32:$dst, EFLAGS, (X86and_flag GR32:$src1,
 648                                                          i32immSExt8:$src2))]>;
 649 def AND64ri8 : RIi8<0x83, MRM4r,
 650                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 651                     "and{q}\t{$src2, $dst|$dst, $src2}",
 652                     [(set GR64:$dst, EFLAGS,
 653                           (X86and_flag GR64:$src1, i64immSExt8:$src2))]>;
 654 } // Constraints = "$src1 = $dst"
 655
 656 def AND8mr   : I<0x20, MRMDestMem,
 657                  (outs), (ins i8mem :$dst, GR8 :$src),
 658                  "and{b}\t{$src, $dst|$dst, $src}",
 659                  [(store (and (load addr:$dst), GR8:$src), addr:$dst),
 660                   (implicit EFLAGS)]>;
 661 def AND16mr  : I<0x21, MRMDestMem,
 662                  (outs), (ins i16mem:$dst, GR16:$src),
 663                  "and{w}\t{$src, $dst|$dst, $src}",
 664                  [(store (and (load addr:$dst), GR16:$src), addr:$dst),
 665                   (implicit EFLAGS)]>,
 666                  OpSize;
 667 def AND32mr  : I<0x21, MRMDestMem,
 668                  (outs), (ins i32mem:$dst, GR32:$src),
 669                  "and{l}\t{$src, $dst|$dst, $src}",
 670                  [(store (and (load addr:$dst), GR32:$src), addr:$dst),
 671                   (implicit EFLAGS)]>;
 672 def AND64mr  : RI<0x21, MRMDestMem,
 673                   (outs), (ins i64mem:$dst, GR64:$src),
 674                   "and{q}\t{$src, $dst|$dst, $src}",
 675                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 676                    (implicit EFLAGS)]>;
 677
 678 def AND8mi   : Ii8<0x80, MRM4m,
 679                    (outs), (ins i8mem :$dst, i8imm :$src),
 680                    "and{b}\t{$src, $dst|$dst, $src}",
 681                     [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst),
 682                      (implicit EFLAGS)]>;
 683 def AND16mi  : Ii16<0x81, MRM4m,
 684                     (outs), (ins i16mem:$dst, i16imm:$src),
 685                     "and{w}\t{$src, $dst|$dst, $src}",
 686                     [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst),
 687                      (implicit EFLAGS)]>,
 688                     OpSize;
 689 def AND32mi  : Ii32<0x81, MRM4m,
 690                     (outs), (ins i32mem:$dst, i32imm:$src),
 691                     "and{l}\t{$src, $dst|$dst, $src}",
 692                     [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst),
 693                      (implicit EFLAGS)]>;
 694 def AND64mi32  : RIi32<0x81, MRM4m,
 695                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 696                        "and{q}\t{$src, $dst|$dst, $src}",
 697              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 698               (implicit EFLAGS)]>;
 699
 700 def AND16mi8 : Ii8<0x83, MRM4m,
 701                    (outs), (ins i16mem:$dst, i16i8imm :$src),
 702                    "and{w}\t{$src, $dst|$dst, $src}",
 703               [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst),
 704                (implicit EFLAGS)]>,
 705                    OpSize;
 706 def AND32mi8 : Ii8<0x83, MRM4m,
 707                    (outs), (ins i32mem:$dst, i32i8imm :$src),
 708                    "and{l}\t{$src, $dst|$dst, $src}",
 709               [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst),
 710                (implicit EFLAGS)]>;
 711 def AND64mi8 : RIi8<0x83, MRM4m,
 712                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 713                     "and{q}\t{$src, $dst|$dst, $src}",
 714                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 715                   (implicit EFLAGS)]>;
 716
 717 // FIXME: Implicitly modifiers AL.
 718 def AND8i8 : Ii8<0x24, RawFrm, (outs), (ins i8imm:$src),
 719                  "and{b}\t{$src, %al|%al, $src}", []>;
 720 def AND16i16 : Ii16<0x25, RawFrm, (outs), (ins i16imm:$src),
 721                     "and{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 722 def AND32i32 : Ii32<0x25, RawFrm, (outs), (ins i32imm:$src),
 723                     "and{l}\t{$src, %eax|%eax, $src}", []>;
 724 def AND64i32 : RIi32<0x25, RawFrm, (outs), (ins i64i32imm:$src),
 725                      "and{q}\t{$src, %rax|%rax, $src}", []>;
 726
 727 let Constraints = "$src1 = $dst" in {
 728
 729 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
 730 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst),
 731                  (ins GR8 :$src1, GR8 :$src2),
 732                  "or{b}\t{$src2, $dst|$dst, $src2}",
 733                  [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1, GR8:$src2))]>;
 734 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst),
 735                  (ins GR16:$src1, GR16:$src2),
 736                  "or{w}\t{$src2, $dst|$dst, $src2}",
 737                  [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,GR16:$src2))]>,
 738                OpSize;
 739 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst),
 740                  (ins GR32:$src1, GR32:$src2),
 741                  "or{l}\t{$src2, $dst|$dst, $src2}",
 742                  [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,GR32:$src2))]>;
 743 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst),
 744                   (ins GR64:$src1, GR64:$src2),
 745                   "or{q}\t{$src2, $dst|$dst, $src2}",
 746                   [(set GR64:$dst, EFLAGS,
 747                         (X86or_flag GR64:$src1, GR64:$src2))]>;
 748 }
 749
 750 // OR instructions with the destination register in REG and the source register
 751 //   in R/M.  Included for the disassembler.
 752 let isCodeGenOnly = 1 in {
 753 def OR8rr_REV : I<0x0A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 754                   "or{b}\t{$src2, $dst|$dst, $src2}", []>;
 755 def OR16rr_REV : I<0x0B, MRMSrcReg, (outs GR16:$dst),
 756                    (ins GR16:$src1, GR16:$src2),
 757                    "or{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 758 def OR32rr_REV : I<0x0B, MRMSrcReg, (outs GR32:$dst),
 759                    (ins GR32:$src1, GR32:$src2),
 760                    "or{l}\t{$src2, $dst|$dst, $src2}", []>;
 761 def OR64rr_REV : RI<0x0B, MRMSrcReg, (outs GR64:$dst),
 762                     (ins GR64:$src1, GR64:$src2),
 763                     "or{q}\t{$src2, $dst|$dst, $src2}", []>;
 764 }
 765
 766 def OR8rm    : I<0x0A, MRMSrcMem, (outs GR8 :$dst),
 767                  (ins GR8 :$src1, i8mem :$src2),
 768                  "or{b}\t{$src2, $dst|$dst, $src2}",
 769                 [(set GR8:$dst, EFLAGS, (X86or_flag GR8:$src1,
 770                                                     (load addr:$src2)))]>;
 771 def OR16rm   : I<0x0B, MRMSrcMem, (outs GR16:$dst),
 772                  (ins GR16:$src1, i16mem:$src2),
 773                  "or{w}\t{$src2, $dst|$dst, $src2}",
 774                 [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 775                                                      (load addr:$src2)))]>,
 776                OpSize;
 777 def OR32rm   : I<0x0B, MRMSrcMem, (outs GR32:$dst),
 778                  (ins GR32:$src1, i32mem:$src2),
 779                  "or{l}\t{$src2, $dst|$dst, $src2}",
 780                 [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 781                                                      (load addr:$src2)))]>;
 782 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst),
 783                   (ins GR64:$src1, i64mem:$src2),
 784                   "or{q}\t{$src2, $dst|$dst, $src2}",
 785                   [(set GR64:$dst, EFLAGS,
 786                         (X86or_flag GR64:$src1, (load addr:$src2)))]>;
 787
 788 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst),
 789                     (ins GR8 :$src1, i8imm:$src2),
 790                     "or{b}\t{$src2, $dst|$dst, $src2}",
 791                     [(set GR8:$dst,EFLAGS, (X86or_flag GR8:$src1, imm:$src2))]>;
 792 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst),
 793                     (ins GR16:$src1, i16imm:$src2),
 794                     "or{w}\t{$src2, $dst|$dst, $src2}",
 795                     [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 796                                                         imm:$src2))]>, OpSize;
 797 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst),
 798                     (ins GR32:$src1, i32imm:$src2),
 799                     "or{l}\t{$src2, $dst|$dst, $src2}",
 800                     [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 801                                                          imm:$src2))]>;
 802 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst),
 803                      (ins GR64:$src1, i64i32imm:$src2),
 804                      "or{q}\t{$src2, $dst|$dst, $src2}",
 805                   [(set GR64:$dst, EFLAGS,
 806                         (X86or_flag GR64:$src1, i64immSExt32:$src2))]>;
 807
 808 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst),
 809                    (ins GR16:$src1, i16i8imm:$src2),
 810                    "or{w}\t{$src2, $dst|$dst, $src2}",
 811                    [(set GR16:$dst, EFLAGS, (X86or_flag GR16:$src1,
 812                                                 i16immSExt8:$src2))]>, OpSize;
 813 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst),
 814                    (ins GR32:$src1, i32i8imm:$src2),
 815                    "or{l}\t{$src2, $dst|$dst, $src2}",
 816                    [(set GR32:$dst, EFLAGS, (X86or_flag GR32:$src1,
 817                                                         i32immSExt8:$src2))]>;
 818 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst),
 819                     (ins GR64:$src1, i64i8imm:$src2),
 820                     "or{q}\t{$src2, $dst|$dst, $src2}",
 821                    [(set GR64:$dst, EFLAGS,
 822                          (X86or_flag GR64:$src1, i64immSExt8:$src2))]>;
 823 } // Constraints = "$src1 = $dst"
 824
 825 def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
 826                "or{b}\t{$src, $dst|$dst, $src}",
 827                [(store (or (load addr:$dst), GR8:$src), addr:$dst),
 828                 (implicit EFLAGS)]>;
 829 def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 830                "or{w}\t{$src, $dst|$dst, $src}",
 831                [(store (or (load addr:$dst), GR16:$src), addr:$dst),
 832                 (implicit EFLAGS)]>, OpSize;
 833 def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 834                "or{l}\t{$src, $dst|$dst, $src}",
 835                [(store (or (load addr:$dst), GR32:$src), addr:$dst),
 836                 (implicit EFLAGS)]>;
 837 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 838                 "or{q}\t{$src, $dst|$dst, $src}",
 839                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 840                  (implicit EFLAGS)]>;
 841
 842 def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
 843                "or{b}\t{$src, $dst|$dst, $src}",
 844                [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst),
 845                 (implicit EFLAGS)]>;
 846 def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
 847                "or{w}\t{$src, $dst|$dst, $src}",
 848                [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst),
 849                 (implicit EFLAGS)]>,
 850                OpSize;
 851 def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
 852                "or{l}\t{$src, $dst|$dst, $src}",
 853                [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst),
 854                 (implicit EFLAGS)]>;
 855 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 856                      "or{q}\t{$src, $dst|$dst, $src}",
 857               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 858                (implicit EFLAGS)]>;
 859
 860 def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
 861                "or{w}\t{$src, $dst|$dst, $src}",
 862                [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst),
 863                 (implicit EFLAGS)]>,
 864                    OpSize;
 865 def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
 866                "or{l}\t{$src, $dst|$dst, $src}",
 867                [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst),
 868                 (implicit EFLAGS)]>;
 869 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 870                     "or{q}\t{$src, $dst|$dst, $src}",
 871                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 872                    (implicit EFLAGS)]>;
 873
 874 def OR8i8 : Ii8 <0x0C, RawFrm, (outs), (ins i8imm:$src),
 875                  "or{b}\t{$src, %al|%al, $src}", []>;
 876 def OR16i16 : Ii16 <0x0D, RawFrm, (outs), (ins i16imm:$src),
 877                     "or{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
 878 def OR32i32 : Ii32 <0x0D, RawFrm, (outs), (ins i32imm:$src),
 879                     "or{l}\t{$src, %eax|%eax, $src}", []>;
 880 def OR64i32 : RIi32<0x0D, RawFrm, (outs), (ins i64i32imm:$src),
 881                     "or{q}\t{$src, %rax|%rax, $src}", []>;
 882
 883
 884 let Constraints = "$src1 = $dst" in {
 885
 886 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
 887   def XOR8rr   : I<0x30, MRMDestReg,
 888                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
 889                    "xor{b}\t{$src2, $dst|$dst, $src2}",
 890                    [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 891                                                         GR8:$src2))]>;
 892   def XOR16rr  : I<0x31, MRMDestReg,
 893                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 894                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 895                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 896                                                          GR16:$src2))]>, OpSize;
 897   def XOR32rr  : I<0x31, MRMDestReg,
 898                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 899                    "xor{l}\t{$src2, $dst|$dst, $src2}",
 900                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 901                                                          GR32:$src2))]>;
 902   def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst),
 903                     (ins GR64:$src1, GR64:$src2),
 904                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 905                     [(set GR64:$dst, EFLAGS,
 906                           (X86xor_flag GR64:$src1, GR64:$src2))]>;
 907 } // isCommutable = 1
 908
 909 // XOR instructions with the destination register in REG and the source register
 910 //   in R/M.  Included for the disassembler.
 911 let isCodeGenOnly = 1 in {
 912 def XOR8rr_REV : I<0x32, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
 913                   "xor{b}\t{$src2, $dst|$dst, $src2}", []>;
 914 def XOR16rr_REV : I<0x33, MRMSrcReg, (outs GR16:$dst),
 915                     (ins GR16:$src1, GR16:$src2),
 916                    "xor{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
 917 def XOR32rr_REV : I<0x33, MRMSrcReg, (outs GR32:$dst),
 918                     (ins GR32:$src1, GR32:$src2),
 919                    "xor{l}\t{$src2, $dst|$dst, $src2}", []>;
 920 def XOR64rr_REV : RI<0x33, MRMSrcReg, (outs GR64:$dst),
 921                      (ins GR64:$src1, GR64:$src2),
 922                     "xor{q}\t{$src2, $dst|$dst, $src2}", []>;
 923 }
 924
 925 def XOR8rm   : I<0x32, MRMSrcMem,
 926                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
 927                  "xor{b}\t{$src2, $dst|$dst, $src2}",
 928                  [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1,
 929                                                       (load addr:$src2)))]>;
 930 def XOR16rm  : I<0x33, MRMSrcMem,
 931                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
 932                  "xor{w}\t{$src2, $dst|$dst, $src2}",
 933                  [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 934                                                        (load addr:$src2)))]>,
 935                  OpSize;
 936 def XOR32rm  : I<0x33, MRMSrcMem,
 937                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 938                  "xor{l}\t{$src2, $dst|$dst, $src2}",
 939                  [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 940                                                        (load addr:$src2)))]>;
 941 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst),
 942                   (ins GR64:$src1, i64mem:$src2),
 943                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 944                   [(set GR64:$dst, EFLAGS,
 945                         (X86xor_flag GR64:$src1, (load addr:$src2)))]>;
 946
 947 def XOR8ri  : Ii8<0x80, MRM6r,
 948                   (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
 949                   "xor{b}\t{$src2, $dst|$dst, $src2}",
 950                   [(set GR8:$dst, EFLAGS, (X86xor_flag GR8:$src1, imm:$src2))]>;
 951 def XOR16ri : Ii16<0x81, MRM6r,
 952                    (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 953                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 954                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 955                                                          imm:$src2))]>, OpSize;
 956 def XOR32ri  : Ii32<0x81, MRM6r,
 957                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 958                     "xor{l}\t{$src2, $dst|$dst, $src2}",
 959                     [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 960                                                           imm:$src2))]>;
 961 def XOR64ri32 : RIi32<0x81, MRM6r,
 962                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 963                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 964                       [(set GR64:$dst, EFLAGS,
 965                             (X86xor_flag GR64:$src1, i64immSExt32:$src2))]>;
 966
 967 def XOR16ri8 : Ii8<0x83, MRM6r,
 968                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 969                    "xor{w}\t{$src2, $dst|$dst, $src2}",
 970                    [(set GR16:$dst, EFLAGS, (X86xor_flag GR16:$src1,
 971                                                          i16immSExt8:$src2))]>,
 972                    OpSize;
 973 def XOR32ri8 : Ii8<0x83, MRM6r,
 974                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 975                    "xor{l}\t{$src2, $dst|$dst, $src2}",
 976                    [(set GR32:$dst, EFLAGS, (X86xor_flag GR32:$src1,
 977                                                          i32immSExt8:$src2))]>;
 978 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst),
 979                     (ins GR64:$src1, i64i8imm:$src2),
 980                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 981                     [(set GR64:$dst, EFLAGS,
 982                           (X86xor_flag GR64:$src1, i64immSExt8:$src2))]>;
 983 } // Constraints = "$src1 = $dst"
 984
 985
 986 def XOR8mr   : I<0x30, MRMDestMem,
 987                  (outs), (ins i8mem :$dst, GR8 :$src),
 988                  "xor{b}\t{$src, $dst|$dst, $src}",
 989                  [(store (xor (load addr:$dst), GR8:$src), addr:$dst),
 990                   (implicit EFLAGS)]>;
 991 def XOR16mr  : I<0x31, MRMDestMem,
 992                  (outs), (ins i16mem:$dst, GR16:$src),
 993                  "xor{w}\t{$src, $dst|$dst, $src}",
 994                  [(store (xor (load addr:$dst), GR16:$src), addr:$dst),
 995                   (implicit EFLAGS)]>,
 996                  OpSize;
 997 def XOR32mr  : I<0x31, MRMDestMem,
 998                  (outs), (ins i32mem:$dst, GR32:$src),
 999                  "xor{l}\t{$src, $dst|$dst, $src}",
1000                  [(store (xor (load addr:$dst), GR32:$src), addr:$dst),
1001                   (implicit EFLAGS)]>;
1002 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1003                   "xor{q}\t{$src, $dst|$dst, $src}",
1004                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
1005                    (implicit EFLAGS)]>;
1006
1007 def XOR8mi   : Ii8<0x80, MRM6m,
1008                    (outs), (ins i8mem :$dst, i8imm :$src),
1009                    "xor{b}\t{$src, $dst|$dst, $src}",
1010                   [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst),
1011                    (implicit EFLAGS)]>;
1012 def XOR16mi  : Ii16<0x81, MRM6m,
1013                     (outs), (ins i16mem:$dst, i16imm:$src),
1014                     "xor{w}\t{$src, $dst|$dst, $src}",
1015                  [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst),
1016                   (implicit EFLAGS)]>,
1017                     OpSize;
1018 def XOR32mi  : Ii32<0x81, MRM6m,
1019                     (outs), (ins i32mem:$dst, i32imm:$src),
1020                     "xor{l}\t{$src, $dst|$dst, $src}",
1021                  [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst),
1022                   (implicit EFLAGS)]>;
1023 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1024                       "xor{q}\t{$src, $dst|$dst, $src}",
1025              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
1026               (implicit EFLAGS)]>;
1027
1028 def XOR16mi8 : Ii8<0x83, MRM6m,
1029                    (outs), (ins i16mem:$dst, i16i8imm :$src),
1030                    "xor{w}\t{$src, $dst|$dst, $src}",
1031                [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst),
1032                 (implicit EFLAGS)]>,
1033                    OpSize;
1034 def XOR32mi8 : Ii8<0x83, MRM6m,
1035                    (outs), (ins i32mem:$dst, i32i8imm :$src),
1036                    "xor{l}\t{$src, $dst|$dst, $src}",
1037                [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst),
1038                 (implicit EFLAGS)]>;
1039 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
1040                     "xor{q}\t{$src, $dst|$dst, $src}",
1041                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
1042                   (implicit EFLAGS)]>;
1043
1044 def XOR8i8   : Ii8 <0x34, RawFrm, (outs), (ins i8imm:$src),
1045                     "xor{b}\t{$src, %al|%al, $src}", []>;
1046 def XOR16i16 : Ii16<0x35, RawFrm, (outs), (ins i16imm:$src),
1047                     "xor{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1048 def XOR32i32 : Ii32<0x35, RawFrm, (outs), (ins i32imm:$src),
1049                     "xor{l}\t{$src, %eax|%eax, $src}", []>;
1050 def XOR64i32 : RIi32<0x35, RawFrm, (outs), (ins i64i32imm:$src),
1051                      "xor{q}\t{$src, %rax|%rax, $src}", []>;
1052 } // Defs = [EFLAGS]
1053
1054
1055 // Arithmetic.
1056 let Defs = [EFLAGS] in {
1057 let Constraints = "$src1 = $dst" in {
1058 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
1059 // Register-Register Addition
1060 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
1061                                     (ins GR8 :$src1, GR8 :$src2),
1062                   "add{b}\t{$src2, $dst|$dst, $src2}",
1063                   [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1, GR8:$src2))]>;
1064
1065 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1066 // Register-Register Addition
1067 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
1068                                    (ins GR16:$src1, GR16:$src2),
1069                  "add{w}\t{$src2, $dst|$dst, $src2}",
1070                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1071                                                        GR16:$src2))]>, OpSize;
1072 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
1073                                    (ins GR32:$src1, GR32:$src2),
1074                  "add{l}\t{$src2, $dst|$dst, $src2}",
1075                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1076                                                        GR32:$src2))]>;
1077 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst),
1078                     (ins GR64:$src1, GR64:$src2),
1079                     "add{q}\t{$src2, $dst|$dst, $src2}",
1080                     [(set GR64:$dst, EFLAGS,
1081                           (X86add_flag GR64:$src1, GR64:$src2))]>;
1082 } // end isConvertibleToThreeAddress
1083 } // end isCommutable
1084
1085 // These are alternate spellings for use by the disassembler, we mark them as
1086 // code gen only to ensure they aren't matched by the assembler.
1087 let isCodeGenOnly = 1 in {
1088   def ADD8rr_alt: I<0x02, MRMSrcReg,
1089                     (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1090                    "add{b}\t{$src2, $dst|$dst, $src2}", []>;
1091   def ADD16rr_alt: I<0x03, MRMSrcReg,
1092                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1093                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1094   def ADD32rr_alt: I<0x03, MRMSrcReg,
1095                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1096                     "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1097   def ADD64rr_alt : RI<0x03, MRMSrcReg,
1098                        (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1099                        "add{l}\t{$src2, $dst|$dst, $src2}", []>;
1100 }
1101
1102 // Register-Memory Addition
1103 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
1104                                   (ins GR8 :$src1, i8mem :$src2),
1105                  "add{b}\t{$src2, $dst|$dst, $src2}",
1106                  [(set GR8:$dst, EFLAGS, (X86add_flag GR8:$src1,
1107                                                       (load addr:$src2)))]>;
1108 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
1109                                   (ins GR16:$src1, i16mem:$src2),
1110                  "add{w}\t{$src2, $dst|$dst, $src2}",
1111                  [(set GR16:$dst, EFLAGS, (X86add_flag GR16:$src1,
1112                                                   (load addr:$src2)))]>, OpSize;
1113 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
1114                                   (ins GR32:$src1, i32mem:$src2),
1115                  "add{l}\t{$src2, $dst|$dst, $src2}",
1116                  [(set GR32:$dst, EFLAGS, (X86add_flag GR32:$src1,
1117                                                        (load addr:$src2)))]>;
1118 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst),
1119                      (ins GR64:$src1, i64mem:$src2),
1120                      "add{q}\t{$src2, $dst|$dst, $src2}",
1121                      [(set GR64:$dst, EFLAGS,
1122                            (X86add_flag GR64:$src1, (load addr:$src2)))]>;
1123
1124 // Register-Integer Addition
1125 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1126                     "add{b}\t{$src2, $dst|$dst, $src2}",
1127                     [(set GR8:$dst, EFLAGS,
1128                           (X86add_flag GR8:$src1, imm:$src2))]>;
1129
1130 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1131 // Register-Integer Addition
1132 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
1133                                  (ins GR16:$src1, i16imm:$src2),
1134                     "add{w}\t{$src2, $dst|$dst, $src2}",
1135                     [(set GR16:$dst, EFLAGS,
1136                           (X86add_flag GR16:$src1, imm:$src2))]>, OpSize;
1137 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
1138                                  (ins GR32:$src1, i32imm:$src2),
1139                     "add{l}\t{$src2, $dst|$dst, $src2}",
1140                     [(set GR32:$dst, EFLAGS,
1141                           (X86add_flag GR32:$src1, imm:$src2))]>;
1142 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
1143                                 (ins GR16:$src1, i16i8imm:$src2),
1144                    "add{w}\t{$src2, $dst|$dst, $src2}",
1145                    [(set GR16:$dst, EFLAGS,
1146                          (X86add_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1147 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
1148                                 (ins GR32:$src1, i32i8imm:$src2),
1149                    "add{l}\t{$src2, $dst|$dst, $src2}",
1150                    [(set GR32:$dst, EFLAGS,
1151                          (X86add_flag GR32:$src1, i32immSExt8:$src2))]>;
1152 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst),
1153                      (ins GR64:$src1, i64i8imm:$src2),
1154                      "add{q}\t{$src2, $dst|$dst, $src2}",
1155                      [(set GR64:$dst, EFLAGS,
1156                            (X86add_flag GR64:$src1, i64immSExt8:$src2))]>;
1157 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst),
1158                       (ins GR64:$src1, i64i32imm:$src2),
1159                       "add{q}\t{$src2, $dst|$dst, $src2}",
1160                       [(set GR64:$dst, EFLAGS,
1161                             (X86add_flag GR64:$src1, i64immSExt32:$src2))]>;
1162 }
1163 } // Constraints = "$src1 = $dst"
1164
1165 // Memory-Register Addition
1166 def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1167                  "add{b}\t{$src2, $dst|$dst, $src2}",
1168                  [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
1169                   (implicit EFLAGS)]>;
1170 def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1171                  "add{w}\t{$src2, $dst|$dst, $src2}",
1172                  [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
1173                   (implicit EFLAGS)]>, OpSize;
1174 def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1175                  "add{l}\t{$src2, $dst|$dst, $src2}",
1176                  [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
1177                   (implicit EFLAGS)]>;
1178 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1179                   "add{q}\t{$src2, $dst|$dst, $src2}",
1180                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
1181                    (implicit EFLAGS)]>;
1182 def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
1183                    "add{b}\t{$src2, $dst|$dst, $src2}",
1184                  [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
1185                   (implicit EFLAGS)]>;
1186 def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
1187                     "add{w}\t{$src2, $dst|$dst, $src2}",
1188                 [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
1189                  (implicit EFLAGS)]>, OpSize;
1190 def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
1191                     "add{l}\t{$src2, $dst|$dst, $src2}",
1192                     [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
1193                      (implicit EFLAGS)]>;
1194 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
1195                       "add{q}\t{$src2, $dst|$dst, $src2}",
1196                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
1197                 (implicit EFLAGS)]>;
1198 def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1199                    "add{w}\t{$src2, $dst|$dst, $src2}",
1200                    [(store (add (load addr:$dst), i16immSExt8:$src2),
1201                                 addr:$dst),
1202                     (implicit EFLAGS)]>, OpSize;
1203 def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1204                    "add{l}\t{$src2, $dst|$dst, $src2}",
1205                 [(store (add (load addr:$dst), i32immSExt8:$src2),
1206                              addr:$dst),
1207                  (implicit EFLAGS)]>;
1208 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1209                     "add{q}\t{$src2, $dst|$dst, $src2}",
1210                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
1211                  (implicit EFLAGS)]>;
1212
1213 // addition to rAX
1214 def ADD8i8 : Ii8<0x04, RawFrm, (outs), (ins i8imm:$src),
1215                  "add{b}\t{$src, %al|%al, $src}", []>;
1216 def ADD16i16 : Ii16<0x05, RawFrm, (outs), (ins i16imm:$src),
1217                     "add{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1218 def ADD32i32 : Ii32<0x05, RawFrm, (outs), (ins i32imm:$src),
1219                     "add{l}\t{$src, %eax|%eax, $src}", []>;
1220 def ADD64i32 : RIi32<0x05, RawFrm, (outs), (ins i64i32imm:$src),
1221                      "add{q}\t{$src, %rax|%rax, $src}", []>;
1222
1223 let Uses = [EFLAGS] in {
1224 let Constraints = "$src1 = $dst" in {
1225 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
1226 def ADC8rr   : I<0x10, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1227                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1228                  [(set GR8:$dst, (adde GR8:$src1, GR8:$src2))]>;
1229 def ADC16rr  : I<0x11, MRMDestReg, (outs GR16:$dst),
1230                                    (ins GR16:$src1, GR16:$src2),
1231                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1232                  [(set GR16:$dst, (adde GR16:$src1, GR16:$src2))]>, OpSize;
1233 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst),
1234                                    (ins GR32:$src1, GR32:$src2),
1235                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1236                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
1237 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst),
1238                   (ins GR64:$src1, GR64:$src2),
1239                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1240                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
1241 }
1242
1243 let isCodeGenOnly = 1 in {
1244 def ADC8rr_REV : I<0x12, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1245                  "adc{b}\t{$src2, $dst|$dst, $src2}", []>;
1246 def ADC16rr_REV : I<0x13, MRMSrcReg, (outs GR16:$dst),
1247                     (ins GR16:$src1, GR16:$src2),
1248                     "adc{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1249 def ADC32rr_REV : I<0x13, MRMSrcReg, (outs GR32:$dst),
1250                     (ins GR32:$src1, GR32:$src2),
1251                     "adc{l}\t{$src2, $dst|$dst, $src2}", []>;
1252 def ADC64rr_REV : RI<0x13, MRMSrcReg , (outs GR32:$dst),
1253                      (ins GR64:$src1, GR64:$src2),
1254                     "adc{q}\t{$src2, $dst|$dst, $src2}", []>;
1255 }
1256
1257 def ADC8rm   : I<0x12, MRMSrcMem ,
1258                  (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1259                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1260                  [(set GR8:$dst, (adde GR8:$src1, (load addr:$src2)))]>;
1261 def ADC16rm  : I<0x13, MRMSrcMem , (outs GR16:$dst),
1262                                    (ins GR16:$src1, i16mem:$src2),
1263                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1264                  [(set GR16:$dst, (adde GR16:$src1, (load addr:$src2)))]>,
1265                  OpSize;
1266 def ADC32rm  : I<0x13, MRMSrcMem ,
1267                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1268                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1269                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
1270 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst),
1271                   (ins GR64:$src1, i64mem:$src2),
1272                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1273                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
1274 def ADC8ri   : Ii8<0x80, MRM2r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1275                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1276                  [(set GR8:$dst, (adde GR8:$src1, imm:$src2))]>;
1277 def ADC16ri  : Ii16<0x81, MRM2r,
1278                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1279                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1280                  [(set GR16:$dst, (adde GR16:$src1, imm:$src2))]>, OpSize;
1281 def ADC16ri8 : Ii8<0x83, MRM2r, (outs GR16:$dst),
1282                                 (ins GR16:$src1, i16i8imm:$src2),
1283                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1284                  [(set GR16:$dst, (adde GR16:$src1, i16immSExt8:$src2))]>,
1285                  OpSize;
1286 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst),
1287                                  (ins GR32:$src1, i32imm:$src2),
1288                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1289                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
1290 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst),
1291                                 (ins GR32:$src1, i32i8imm:$src2),
1292                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1293                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
1294 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst),
1295                       (ins GR64:$src1, i64i32imm:$src2),
1296                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1297                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
1298 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst),
1299                     (ins GR64:$src1, i64i8imm:$src2),
1300                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1301                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
1302 } // Constraints = "$src1 = $dst"
1303
1304 def ADC8mr   : I<0x10, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1305                  "adc{b}\t{$src2, $dst|$dst, $src2}",
1306                  [(store (adde (load addr:$dst), GR8:$src2), addr:$dst)]>;
1307 def ADC16mr  : I<0x11, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1308                  "adc{w}\t{$src2, $dst|$dst, $src2}",
1309                  [(store (adde (load addr:$dst), GR16:$src2), addr:$dst)]>,
1310                  OpSize;
1311 def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1312                  "adc{l}\t{$src2, $dst|$dst, $src2}",
1313                  [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
1314 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1315                   "adc{q}\t{$src2, $dst|$dst, $src2}",
1316                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
1317 def ADC8mi   : Ii8<0x80, MRM2m, (outs), (ins i8mem:$dst, i8imm:$src2),
1318                     "adc{b}\t{$src2, $dst|$dst, $src2}",
1319                 [(store (adde (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1320 def ADC16mi  : Ii16<0x81, MRM2m, (outs), (ins i16mem:$dst, i16imm:$src2),
1321                     "adc{w}\t{$src2, $dst|$dst, $src2}",
1322                 [(store (adde (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1323                 OpSize;
1324 def ADC16mi8 : Ii8<0x83, MRM2m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1325                    "adc{w}\t{$src2, $dst|$dst, $src2}",
1326              [(store (adde (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1327              OpSize;
1328 def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
1329                     "adc{l}\t{$src2, $dst|$dst, $src2}",
1330                 [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1331 def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1332                    "adc{l}\t{$src2, $dst|$dst, $src2}",
1333              [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1334
1335 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1336                       "adc{q}\t{$src2, $dst|$dst, $src2}",
1337                  [(store (adde (load addr:$dst), i64immSExt32:$src2),
1338                   addr:$dst)]>;
1339 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1340                     "adc{q}\t{$src2, $dst|$dst, $src2}",
1341                  [(store (adde (load addr:$dst), i64immSExt8:$src2),
1342                   addr:$dst)]>;
1343
1344 def ADC8i8 : Ii8<0x14, RawFrm, (outs), (ins i8imm:$src),
1345                  "adc{b}\t{$src, %al|%al, $src}", []>;
1346 def ADC16i16 : Ii16<0x15, RawFrm, (outs), (ins i16imm:$src),
1347                     "adc{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1348 def ADC32i32 : Ii32<0x15, RawFrm, (outs), (ins i32imm:$src),
1349                     "adc{l}\t{$src, %eax|%eax, $src}", []>;
1350 def ADC64i32 : RIi32<0x15, RawFrm, (outs), (ins i64i32imm:$src),
1351                      "adc{q}\t{$src, %rax|%rax, $src}", []>;
1352 } // Uses = [EFLAGS]
1353
1354 let Constraints = "$src1 = $dst" in {
1355
1356 // Register-Register Subtraction
1357 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1358                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1359                 [(set GR8:$dst, EFLAGS,
1360                       (X86sub_flag GR8:$src1, GR8:$src2))]>;
1361 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
1362                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1363                 [(set GR16:$dst, EFLAGS,
1364                       (X86sub_flag GR16:$src1, GR16:$src2))]>, OpSize;
1365 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
1366                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1367                 [(set GR32:$dst, EFLAGS,
1368                       (X86sub_flag GR32:$src1, GR32:$src2))]>;
1369 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst),
1370                   (ins GR64:$src1, GR64:$src2),
1371                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1372                   [(set GR64:$dst, EFLAGS,
1373                         (X86sub_flag GR64:$src1, GR64:$src2))]>;
1374
1375 let isCodeGenOnly = 1 in {
1376 def SUB8rr_REV : I<0x2A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1377                    "sub{b}\t{$src2, $dst|$dst, $src2}", []>;
1378 def SUB16rr_REV : I<0x2B, MRMSrcReg, (outs GR16:$dst),
1379                     (ins GR16:$src1, GR16:$src2),
1380                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1381 def SUB32rr_REV : I<0x2B, MRMSrcReg, (outs GR32:$dst),
1382                     (ins GR32:$src1, GR32:$src2),
1383                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>;
1384 def SUB64rr_REV : RI<0x2B, MRMSrcReg, (outs GR64:$dst),
1385                      (ins GR64:$src1, GR64:$src2),
1386                      "sub{q}\t{$src2, $dst|$dst, $src2}", []>;
1387 }
1388
1389 // Register-Memory Subtraction
1390 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
1391                                  (ins GR8 :$src1, i8mem :$src2),
1392                 "sub{b}\t{$src2, $dst|$dst, $src2}",
1393                 [(set GR8:$dst, EFLAGS,
1394                       (X86sub_flag GR8:$src1, (load addr:$src2)))]>;
1395 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
1396                                  (ins GR16:$src1, i16mem:$src2),
1397                 "sub{w}\t{$src2, $dst|$dst, $src2}",
1398                 [(set GR16:$dst, EFLAGS,
1399                       (X86sub_flag GR16:$src1, (load addr:$src2)))]>, OpSize;
1400 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
1401                                  (ins GR32:$src1, i32mem:$src2),
1402                 "sub{l}\t{$src2, $dst|$dst, $src2}",
1403                 [(set GR32:$dst, EFLAGS,
1404                       (X86sub_flag GR32:$src1, (load addr:$src2)))]>;
1405 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst),
1406                   (ins GR64:$src1, i64mem:$src2),
1407                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1408                   [(set GR64:$dst, EFLAGS,
1409                         (X86sub_flag GR64:$src1, (load addr:$src2)))]>;
1410
1411 // Register-Integer Subtraction
1412 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
1413                                  (ins GR8:$src1, i8imm:$src2),
1414                     "sub{b}\t{$src2, $dst|$dst, $src2}",
1415                     [(set GR8:$dst, EFLAGS,
1416                           (X86sub_flag GR8:$src1, imm:$src2))]>;
1417 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
1418                                  (ins GR16:$src1, i16imm:$src2),
1419                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1420                     [(set GR16:$dst, EFLAGS,
1421                           (X86sub_flag GR16:$src1, imm:$src2))]>, OpSize;
1422 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
1423                                  (ins GR32:$src1, i32imm:$src2),
1424                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1425                     [(set GR32:$dst, EFLAGS,
1426                           (X86sub_flag GR32:$src1, imm:$src2))]>;
1427 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
1428                                    (ins GR64:$src1, i64i32imm:$src2),
1429                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1430                       [(set GR64:$dst, EFLAGS,
1431                             (X86sub_flag GR64:$src1, i64immSExt32:$src2))]>;
1432 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
1433                                 (ins GR16:$src1, i16i8imm:$src2),
1434                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1435                    [(set GR16:$dst, EFLAGS,
1436                          (X86sub_flag GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1437 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
1438                                 (ins GR32:$src1, i32i8imm:$src2),
1439                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1440                    [(set GR32:$dst, EFLAGS,
1441                          (X86sub_flag GR32:$src1, i32immSExt8:$src2))]>;
1442 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
1443                                  (ins GR64:$src1, i64i8imm:$src2),
1444                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1445                     [(set GR64:$dst, EFLAGS,
1446                           (X86sub_flag GR64:$src1, i64immSExt8:$src2))]>;
1447 } // Constraints = "$src1 = $dst"
1448
1449 // Memory-Register Subtraction
1450 def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
1451                  "sub{b}\t{$src2, $dst|$dst, $src2}",
1452                  [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
1453                   (implicit EFLAGS)]>;
1454 def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1455                  "sub{w}\t{$src2, $dst|$dst, $src2}",
1456                  [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
1457                   (implicit EFLAGS)]>, OpSize;
1458 def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1459                  "sub{l}\t{$src2, $dst|$dst, $src2}",
1460                  [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
1461                   (implicit EFLAGS)]>;
1462 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1463                   "sub{q}\t{$src2, $dst|$dst, $src2}",
1464                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
1465                    (implicit EFLAGS)]>;
1466
1467 // Memory-Integer Subtraction
1468 def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
1469                    "sub{b}\t{$src2, $dst|$dst, $src2}",
1470                    [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
1471                     (implicit EFLAGS)]>;
1472 def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
1473                     "sub{w}\t{$src2, $dst|$dst, $src2}",
1474                     [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
1475                      (implicit EFLAGS)]>, OpSize;
1476 def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
1477                     "sub{l}\t{$src2, $dst|$dst, $src2}",
1478                     [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
1479                      (implicit EFLAGS)]>;
1480 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1481                       "sub{q}\t{$src2, $dst|$dst, $src2}",
1482                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
1483                               addr:$dst),
1484                        (implicit EFLAGS)]>;
1485 def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1486                    "sub{w}\t{$src2, $dst|$dst, $src2}",
1487                    [(store (sub (load addr:$dst), i16immSExt8:$src2),
1488                            addr:$dst),
1489                     (implicit EFLAGS)]>, OpSize;
1490 def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1491                    "sub{l}\t{$src2, $dst|$dst, $src2}",
1492                    [(store (sub (load addr:$dst), i32immSExt8:$src2),
1493                            addr:$dst),
1494                     (implicit EFLAGS)]>;
1495 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1496                     "sub{q}\t{$src2, $dst|$dst, $src2}",
1497                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
1498                             addr:$dst),
1499                      (implicit EFLAGS)]>;
1500
1501 def SUB8i8 : Ii8<0x2C, RawFrm, (outs), (ins i8imm:$src),
1502                  "sub{b}\t{$src, %al|%al, $src}", []>;
1503 def SUB16i16 : Ii16<0x2D, RawFrm, (outs), (ins i16imm:$src),
1504                     "sub{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1505 def SUB32i32 : Ii32<0x2D, RawFrm, (outs), (ins i32imm:$src),
1506                     "sub{l}\t{$src, %eax|%eax, $src}", []>;
1507 def SUB64i32 : RIi32<0x2D, RawFrm, (outs), (ins i64i32imm:$src),
1508                      "sub{q}\t{$src, %rax|%rax, $src}", []>;
1509
1510 let Uses = [EFLAGS] in {
1511 let Constraints = "$src1 = $dst" in {
1512 def SBB8rr     : I<0x18, MRMDestReg, (outs GR8:$dst),
1513                                      (ins GR8:$src1, GR8:$src2),
1514                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1515                  [(set GR8:$dst, (sube GR8:$src1, GR8:$src2))]>;
1516 def SBB16rr    : I<0x19, MRMDestReg, (outs GR16:$dst),
1517                                      (ins GR16:$src1, GR16:$src2),
1518                   "sbb{w}\t{$src2, $dst|$dst, $src2}",
1519                  [(set GR16:$dst, (sube GR16:$src1, GR16:$src2))]>, OpSize;
1520 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst),
1521                                       (ins GR32:$src1, GR32:$src2),
1522                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
1523                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
1524 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst),
1525                     (ins GR64:$src1, GR64:$src2),
1526                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1527                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
1528 } // Constraints = "$src1 = $dst"
1529
1530
1531 def SBB8mr   : I<0x18, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
1532                  "sbb{b}\t{$src2, $dst|$dst, $src2}",
1533                  [(store (sube (load addr:$dst), GR8:$src2), addr:$dst)]>;
1534 def SBB16mr  : I<0x19, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1535                  "sbb{w}\t{$src2, $dst|$dst, $src2}",
1536                  [(store (sube (load addr:$dst), GR16:$src2), addr:$dst)]>,
1537                  OpSize;
1538 def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1539                  "sbb{l}\t{$src2, $dst|$dst, $src2}",
1540                  [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
1541 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1542                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1543                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
1544
1545 def SBB8mi  : Ii8<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
1546                   "sbb{b}\t{$src2, $dst|$dst, $src2}",
1547                  [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1548 def SBB16mi  : Ii16<0x81, MRM3m, (outs), (ins i16mem:$dst, i16imm:$src2),
1549                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1550                 [(store (sube (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1551                 OpSize;
1552 def SBB16mi8 : Ii8<0x83, MRM3m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1553                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1554              [(store (sube (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1555              OpSize;
1556 def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
1557                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1558                 [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1559 def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1560                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1561              [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1562 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
1563                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1564               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
1565 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
1566                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1567                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
1568
1569 def SBB8i8 : Ii8<0x1C, RawFrm, (outs), (ins i8imm:$src),
1570                  "sbb{b}\t{$src, %al|%al, $src}", []>;
1571 def SBB16i16 : Ii16<0x1D, RawFrm, (outs), (ins i16imm:$src),
1572                     "sbb{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1573 def SBB32i32 : Ii32<0x1D, RawFrm, (outs), (ins i32imm:$src),
1574                     "sbb{l}\t{$src, %eax|%eax, $src}", []>;
1575 def SBB64i32 : RIi32<0x1D, RawFrm, (outs), (ins i64i32imm:$src),
1576                      "sbb{q}\t{$src, %rax|%rax, $src}", []>;
1577
1578 let Constraints = "$src1 = $dst" in {
1579
1580 let isCodeGenOnly = 1 in {
1581 def SBB8rr_REV : I<0x1A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
1582                    "sbb{b}\t{$src2, $dst|$dst, $src2}", []>;
1583 def SBB16rr_REV : I<0x1B, MRMSrcReg, (outs GR16:$dst),
1584                     (ins GR16:$src1, GR16:$src2),
1585                     "sbb{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize;
1586 def SBB32rr_REV : I<0x1B, MRMSrcReg, (outs GR32:$dst),
1587                     (ins GR32:$src1, GR32:$src2),
1588                     "sbb{l}\t{$src2, $dst|$dst, $src2}", []>;
1589 def SBB64rr_REV : RI<0x1B, MRMSrcReg, (outs GR64:$dst),
1590                      (ins GR64:$src1, GR64:$src2),
1591                      "sbb{q}\t{$src2, $dst|$dst, $src2}", []>;
1592 }
1593
1594 def SBB8rm   : I<0x1A, MRMSrcMem, (outs GR8:$dst), (ins GR8:$src1, i8mem:$src2),
1595                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1596                     [(set GR8:$dst, (sube GR8:$src1, (load addr:$src2)))]>;
1597 def SBB16rm  : I<0x1B, MRMSrcMem, (outs GR16:$dst),
1598                                   (ins GR16:$src1, i16mem:$src2),
1599                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1600                     [(set GR16:$dst, (sube GR16:$src1, (load addr:$src2)))]>,
1601                     OpSize;
1602 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst),
1603                                   (ins GR32:$src1, i32mem:$src2),
1604                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1605                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
1606 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst),
1607                   (ins GR64:$src1, i64mem:$src2),
1608                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
1609                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
1610 def SBB8ri   : Ii8<0x80, MRM3r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1611                     "sbb{b}\t{$src2, $dst|$dst, $src2}",
1612                     [(set GR8:$dst, (sube GR8:$src1, imm:$src2))]>;
1613 def SBB16ri  : Ii16<0x81, MRM3r, (outs GR16:$dst),
1614                                  (ins GR16:$src1, i16imm:$src2),
1615                     "sbb{w}\t{$src2, $dst|$dst, $src2}",
1616                     [(set GR16:$dst, (sube GR16:$src1, imm:$src2))]>, OpSize;
1617 def SBB16ri8 : Ii8<0x83, MRM3r, (outs GR16:$dst),
1618                                 (ins GR16:$src1, i16i8imm:$src2),
1619                    "sbb{w}\t{$src2, $dst|$dst, $src2}",
1620                    [(set GR16:$dst, (sube GR16:$src1, i16immSExt8:$src2))]>,
1621                    OpSize;
1622 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst),
1623                                  (ins GR32:$src1, i32imm:$src2),
1624                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
1625                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
1626 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst),
1627                                 (ins GR32:$src1, i32i8imm:$src2),
1628                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
1629                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
1630 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst),
1631                       (ins GR64:$src1, i64i32imm:$src2),
1632                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
1633                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
1634 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst),
1635                     (ins GR64:$src1, i64i8imm:$src2),
1636                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
1637                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
1638
1639 } // Constraints = "$src1 = $dst"
1640 } // Uses = [EFLAGS]
1641 } // Defs = [EFLAGS]
1642
1643 //===----------------------------------------------------------------------===//
1644 // Test instructions are just like AND, except they don't generate a result.
1645 //
1646 let Defs = [EFLAGS] in {
1647 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
1648 def TEST8rr  : I<0x84, MRMSrcReg, (outs),  (ins GR8:$src1, GR8:$src2),
1649                      "test{b}\t{$src2, $src1|$src1, $src2}",
1650                      [(set EFLAGS, (X86cmp (and_su GR8:$src1, GR8:$src2), 0))]>;
1651 def TEST16rr : I<0x85, MRMSrcReg, (outs),  (ins GR16:$src1, GR16:$src2),
1652                      "test{w}\t{$src2, $src1|$src1, $src2}",
1653                      [(set EFLAGS, (X86cmp (and_su GR16:$src1, GR16:$src2),
1654                       0))]>,
1655                  OpSize;
1656 def TEST32rr : I<0x85, MRMSrcReg, (outs),  (ins GR32:$src1, GR32:$src2),
1657                      "test{l}\t{$src2, $src1|$src1, $src2}",
1658                      [(set EFLAGS, (X86cmp (and_su GR32:$src1, GR32:$src2),
1659                       0))]>;
1660 def TEST64rr : RI<0x85, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1661                   "test{q}\t{$src2, $src1|$src1, $src2}",
1662                   [(set EFLAGS, (X86cmp (and GR64:$src1, GR64:$src2), 0))]>;
1663 }
1664
1665 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
1666                      "test{b}\t{$src2, $src1|$src1, $src2}",
1667                      [(set EFLAGS, (X86cmp (and GR8:$src1, (loadi8 addr:$src2)),
1668                        0))]>;
1669 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
1670                      "test{w}\t{$src2, $src1|$src1, $src2}",
1671                      [(set EFLAGS, (X86cmp (and GR16:$src1,
1672                                          (loadi16 addr:$src2)), 0))]>, OpSize;
1673 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
1674                      "test{l}\t{$src2, $src1|$src1, $src2}",
1675                      [(set EFLAGS, (X86cmp (and GR32:$src1,
1676                                                 (loadi32 addr:$src2)), 0))]>;
1677 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1678                   "test{q}\t{$src2, $src1|$src1, $src2}",
1679                   [(set EFLAGS, (X86cmp (and GR64:$src1, (loadi64 addr:$src2)),
1680                     0))]>;
1681
1682 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
1683                     (outs),  (ins GR8:$src1, i8imm:$src2),
1684                     "test{b}\t{$src2, $src1|$src1, $src2}",
1685                     [(set EFLAGS, (X86cmp (and_su GR8:$src1, imm:$src2), 0))]>;
1686 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
1687                     (outs),  (ins GR16:$src1, i16imm:$src2),
1688                     "test{w}\t{$src2, $src1|$src1, $src2}",
1689                     [(set EFLAGS, (X86cmp (and_su GR16:$src1, imm:$src2), 0))]>,
1690                     OpSize;
1691 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
1692                     (outs),  (ins GR32:$src1, i32imm:$src2),
1693                     "test{l}\t{$src2, $src1|$src1, $src2}",
1694                     [(set EFLAGS, (X86cmp (and_su GR32:$src1, imm:$src2), 0))]>;
1695 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1696                                         (ins GR64:$src1, i64i32imm:$src2),
1697                        "test{q}\t{$src2, $src1|$src1, $src2}",
1698                      [(set EFLAGS, (X86cmp (and GR64:$src1, i64immSExt32:$src2),
1699                       0))]>;
1700
1701 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
1702                     (outs), (ins i8mem:$src1, i8imm:$src2),
1703                     "test{b}\t{$src2, $src1|$src1, $src2}",
1704                     [(set EFLAGS, (X86cmp (and (loadi8 addr:$src1), imm:$src2),
1705                      0))]>;
1706 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
1707                     (outs), (ins i16mem:$src1, i16imm:$src2),
1708                     "test{w}\t{$src2, $src1|$src1, $src2}",
1709                     [(set EFLAGS, (X86cmp (and (loadi16 addr:$src1), imm:$src2),
1710                      0))]>, OpSize;
1711 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
1712                     (outs), (ins i32mem:$src1, i32imm:$src2),
1713                     "test{l}\t{$src2, $src1|$src1, $src2}",
1714                     [(set EFLAGS, (X86cmp (and (loadi32 addr:$src1), imm:$src2),
1715                      0))]>;
1716 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1717                                         (ins i64mem:$src1, i64i32imm:$src2),
1718                        "test{q}\t{$src2, $src1|$src1, $src2}",
1719                 [(set EFLAGS, (X86cmp (and (loadi64 addr:$src1),
1720                                            i64immSExt32:$src2), 0))]>;
1721
1722 def TEST8i8  : Ii8<0xA8, RawFrm, (outs), (ins i8imm:$src),
1723                    "test{b}\t{$src, %al|%al, $src}", []>;
1724 def TEST16i16 : Ii16<0xA9, RawFrm, (outs), (ins i16imm:$src),
1725                      "test{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1726 def TEST32i32 : Ii32<0xA9, RawFrm, (outs), (ins i32imm:$src),
1727                      "test{l}\t{$src, %eax|%eax, $src}", []>;
1728 def TEST64i32 : RIi32<0xa9, RawFrm, (outs), (ins i64i32imm:$src),
1729                       "test{q}\t{$src, %rax|%rax, $src}", []>;
1730
1731 } // Defs = [EFLAGS]
1732
1733
1734 //===----------------------------------------------------------------------===//
1735 // Integer comparisons
1736
1737 let Defs = [EFLAGS] in {
1738
1739 def CMP8rr  : I<0x38, MRMDestReg,
1740                 (outs), (ins GR8 :$src1, GR8 :$src2),
1741                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1742                 [(set EFLAGS, (X86cmp GR8:$src1, GR8:$src2))]>;
1743 def CMP16rr : I<0x39, MRMDestReg,
1744                 (outs), (ins GR16:$src1, GR16:$src2),
1745                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1746                 [(set EFLAGS, (X86cmp GR16:$src1, GR16:$src2))]>, OpSize;
1747 def CMP32rr : I<0x39, MRMDestReg,
1748                 (outs), (ins GR32:$src1, GR32:$src2),
1749                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1750                 [(set EFLAGS, (X86cmp GR32:$src1, GR32:$src2))]>;
1751 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1752                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1753                  [(set EFLAGS, (X86cmp GR64:$src1, GR64:$src2))]>;
1754
1755 def CMP8mr  : I<0x38, MRMDestMem,
1756                 (outs), (ins i8mem :$src1, GR8 :$src2),
1757                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1758                 [(set EFLAGS, (X86cmp (loadi8 addr:$src1), GR8:$src2))]>;
1759 def CMP16mr : I<0x39, MRMDestMem,
1760                 (outs), (ins i16mem:$src1, GR16:$src2),
1761                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1762                 [(set EFLAGS, (X86cmp (loadi16 addr:$src1), GR16:$src2))]>,
1763                  OpSize;
1764 def CMP32mr : I<0x39, MRMDestMem,
1765                 (outs), (ins i32mem:$src1, GR32:$src2),
1766                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1767                 [(set EFLAGS, (X86cmp (loadi32 addr:$src1), GR32:$src2))]>;
1768 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1769                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1770                  [(set EFLAGS, (X86cmp (loadi64 addr:$src1), GR64:$src2))]>;
1771
1772 def CMP8rm  : I<0x3A, MRMSrcMem,
1773                 (outs), (ins GR8 :$src1, i8mem :$src2),
1774                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
1775                 [(set EFLAGS, (X86cmp GR8:$src1, (loadi8 addr:$src2)))]>;
1776 def CMP16rm : I<0x3B, MRMSrcMem,
1777                 (outs), (ins GR16:$src1, i16mem:$src2),
1778                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
1779                 [(set EFLAGS, (X86cmp GR16:$src1, (loadi16 addr:$src2)))]>,
1780                  OpSize;
1781 def CMP32rm : I<0x3B, MRMSrcMem,
1782                 (outs), (ins GR32:$src1, i32mem:$src2),
1783                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
1784                 [(set EFLAGS, (X86cmp GR32:$src1, (loadi32 addr:$src2)))]>;
1785 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1786                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1787                  [(set EFLAGS, (X86cmp GR64:$src1, (loadi64 addr:$src2)))]>;
1788
1789 // These are alternate spellings for use by the disassembler, we mark them as
1790 // code gen only to ensure they aren't matched by the assembler.
1791 let isCodeGenOnly = 1 in {
1792   def CMP8rr_alt : I<0x3A, MRMSrcReg, (outs), (ins GR8:$src1, GR8:$src2),
1793                     "cmp{b}\t{$src2, $src1|$src1, $src2}", []>;
1794   def CMP16rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
1795                      "cmp{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize;
1796   def CMP32rr_alt : I<0x3B, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
1797                      "cmp{l}\t{$src2, $src1|$src1, $src2}", []>;
1798   def CMP64rr_alt : RI<0x3B, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1799                       "cmp{q}\t{$src2, $src1|$src1, $src2}", []>;
1800 }
1801
1802 def CMP8ri  : Ii8<0x80, MRM7r,
1803                   (outs), (ins GR8:$src1, i8imm:$src2),
1804                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
1805                   [(set EFLAGS, (X86cmp GR8:$src1, imm:$src2))]>;
1806 def CMP16ri : Ii16<0x81, MRM7r,
1807                    (outs), (ins GR16:$src1, i16imm:$src2),
1808                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1809                    [(set EFLAGS, (X86cmp GR16:$src1, imm:$src2))]>, OpSize;
1810 def CMP32ri : Ii32<0x81, MRM7r,
1811                    (outs), (ins GR32:$src1, i32imm:$src2),
1812                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1813                    [(set EFLAGS, (X86cmp GR32:$src1, imm:$src2))]>;
1814 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1815                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1816                       [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt32:$src2))]>;
1817
1818 def CMP8mi  : Ii8 <0x80, MRM7m,
1819                    (outs), (ins i8mem :$src1, i8imm :$src2),
1820                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
1821                    [(set EFLAGS, (X86cmp (loadi8 addr:$src1), imm:$src2))]>;
1822 def CMP16mi : Ii16<0x81, MRM7m,
1823                    (outs), (ins i16mem:$src1, i16imm:$src2),
1824                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1825                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1), imm:$src2))]>,
1826                    OpSize;
1827 def CMP32mi : Ii32<0x81, MRM7m,
1828                    (outs), (ins i32mem:$src1, i32imm:$src2),
1829                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1830                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1), imm:$src2))]>;
1831 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1832                                        (ins i64mem:$src1, i64i32imm:$src2),
1833                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1834                       [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1835                                             i64immSExt32:$src2))]>;
1836
1837 def CMP16ri8 : Ii8<0x83, MRM7r,
1838                    (outs), (ins GR16:$src1, i16i8imm:$src2),
1839                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1840                    [(set EFLAGS, (X86cmp GR16:$src1, i16immSExt8:$src2))]>,
1841                     OpSize;
1842 def CMP32ri8 : Ii8<0x83, MRM7r,
1843                    (outs), (ins GR32:$src1, i32i8imm:$src2),
1844                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1845                    [(set EFLAGS, (X86cmp GR32:$src1, i32immSExt8:$src2))]>;
1846 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1847                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1848                     [(set EFLAGS, (X86cmp GR64:$src1, i64immSExt8:$src2))]>;
1849
1850 def CMP16mi8 : Ii8<0x83, MRM7m,
1851                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
1852                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
1853                    [(set EFLAGS, (X86cmp (loadi16 addr:$src1),
1854                                          i16immSExt8:$src2))]>, OpSize;
1855 def CMP32mi8 : Ii8<0x83, MRM7m,
1856                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
1857                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
1858                    [(set EFLAGS, (X86cmp (loadi32 addr:$src1),
1859                                          i32immSExt8:$src2))]>;
1860 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1861                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1862                     [(set EFLAGS, (X86cmp (loadi64 addr:$src1),
1863                                           i64immSExt8:$src2))]>;
1864
1865 def CMP8i8 : Ii8<0x3C, RawFrm, (outs), (ins i8imm:$src),
1866                  "cmp{b}\t{$src, %al|%al, $src}", []>;
1867 def CMP16i16 : Ii16<0x3D, RawFrm, (outs), (ins i16imm:$src),
1868                     "cmp{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1869 def CMP32i32 : Ii32<0x3D, RawFrm, (outs), (ins i32imm:$src),
1870                     "cmp{l}\t{$src, %eax|%eax, $src}", []>;
1871 def CMP64i32 : RIi32<0x3D, RawFrm, (outs), (ins i64i32imm:$src),
1872                      "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1873
1874 } // Defs = [EFLAGS]