lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119 }
 120
 121 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 122 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 123 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 124 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 125 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 126 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 127
 128 // "x" in v32i8x_info means RC = VR256X
 129 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 130 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 131 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 132 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 133 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 134 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 135
 136 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 137 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 138 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 139 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 140 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 141 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 142
 143 // We map scalar types to the smallest (128-bit) vector type
 144 // with the appropriate element type. This allows to use the same masking logic.
 145 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 146 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 147
 148 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 149                            X86VectorVTInfo i128> {
 150   X86VectorVTInfo info512 = i512;
 151   X86VectorVTInfo info256 = i256;
 152   X86VectorVTInfo info128 = i128;
 153 }
 154
 155 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 156                                              v16i8x_info>;
 157 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 158                                              v8i16x_info>;
 159 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 160                                              v4i32x_info>;
 161 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 162                                              v2i64x_info>;
 163 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 164                                              v4f32x_info>;
 165 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 166                                              v2f64x_info>;
 167
 168 // This multiclass generates the masking variants from the non-masking
 169 // variant.  It only provides the assembly pieces for the masking variants.
 170 // It assumes custom ISel patterns for masking which can be provided as
 171 // template arguments.
 172 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 173                                   dag Outs,
 174                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 175                                   string OpcodeStr,
 176                                   string AttSrcAsm, string IntelSrcAsm,
 177                                   list<dag> Pattern,
 178                                   list<dag> MaskingPattern,
 179                                   list<dag> ZeroMaskingPattern,
 180                                   string Round = "",
 181                                   string MaskingConstraint = "",
 182                                   InstrItinClass itin = NoItinerary,
 183                                   bit IsCommutable = 0> {
 184   let isCommutable = IsCommutable in
 185     def NAME: AVX512<O, F, Outs, Ins,
 186                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 187                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 188                        Pattern, itin>;
 189
 190   // Prefer over VMOV*rrk Pat<>
 191   let AddedComplexity = 20 in
 192     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 193                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}"#Round#"|"#
 194                                      "$dst {${mask}}"#Round#", "#IntelSrcAsm#"}",
 195                        MaskingPattern, itin>,
 196               EVEX_K {
 197       // In case of the 3src subclass this is overridden with a let.
 198       string Constraints = MaskingConstraint;
 199   }
 200   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 201     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 202                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}"#Round#"|"#
 203                                      "$dst {${mask}} {z}"#Round#", "#IntelSrcAsm#"}",
 204                        ZeroMaskingPattern,
 205                        itin>,
 206               EVEX_KZ;
 207 }
 208
 209
 210 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 211 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 212                                   dag Outs,
 213                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 214                                   string OpcodeStr,
 215                                   string AttSrcAsm, string IntelSrcAsm,
 216                                   dag RHS, dag MaskingRHS,
 217                                   SDNode Select = vselect, string Round = "",
 218                                   string MaskingConstraint = "",
 219                                   InstrItinClass itin = NoItinerary,
 220                                   bit IsCommutable = 0> :
 221   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 222                          AttSrcAsm, IntelSrcAsm,
 223                          [(set _.RC:$dst, RHS)],
 224                          [(set _.RC:$dst, MaskingRHS)],
 225                          [(set _.RC:$dst,
 226                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 227                          Round, MaskingConstraint, NoItinerary, IsCommutable>;
 228
 229 // This multiclass generates the unconditional/non-masking, the masking and
 230 // the zero-masking variant of the vector instruction.  In the masking case, the
 231 // perserved vector elements come from a new dummy input operand tied to $dst.
 232 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 233                            dag Outs, dag Ins, string OpcodeStr,
 234                            string AttSrcAsm, string IntelSrcAsm,
 235                            dag RHS, string Round = "",
 236                            InstrItinClass itin = NoItinerary,
 237                            bit IsCommutable = 0> :
 238    AVX512_maskable_common<O, F, _, Outs, Ins,
 239                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 240                           !con((ins _.KRCWM:$mask), Ins),
 241                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 242                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 243                           Round, "$src0 = $dst", itin, IsCommutable>;
 244
 245 // This multiclass generates the unconditional/non-masking, the masking and
 246 // the zero-masking variant of the scalar instruction.
 247 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 248                            dag Outs, dag Ins, string OpcodeStr,
 249                            string AttSrcAsm, string IntelSrcAsm,
 250                            dag RHS, string Round = "",
 251                            InstrItinClass itin = NoItinerary,
 252                            bit IsCommutable = 0> :
 253    AVX512_maskable_common<O, F, _, Outs, Ins,
 254                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 255                           !con((ins _.KRCWM:$mask), Ins),
 256                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 257                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 258                           Round, "$src0 = $dst", itin, IsCommutable>;
 259
 260 // Similar to AVX512_maskable but in this case one of the source operands
 261 // ($src1) is already tied to $dst so we just use that for the preserved
 262 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 263 // $src1.
 264 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 265                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 266                                 string AttSrcAsm, string IntelSrcAsm,
 267                                 dag RHS> :
 268    AVX512_maskable_common<O, F, _, Outs,
 269                           !con((ins _.RC:$src1), NonTiedIns),
 270                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 271                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 272                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 273                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 274
 275
 276 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 277                                   dag Outs, dag Ins,
 278                                   string OpcodeStr,
 279                                   string AttSrcAsm, string IntelSrcAsm,
 280                                   list<dag> Pattern> :
 281    AVX512_maskable_custom<O, F, Outs, Ins,
 282                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 283                           !con((ins _.KRCWM:$mask), Ins),
 284                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [], "",
 285                           "$src0 = $dst">;
 286
 287 // Bitcasts between 512-bit vector types. Return the original type since
 288 // no instruction is needed for the conversion
 289 let Predicates = [HasAVX512] in {
 290   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 291   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 292   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 293   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 294   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 295   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 296   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 297   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 298   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 299   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 300   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 301   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 302   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 303   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 304   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 305   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 306   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 307   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 308   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 309   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 310   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 311   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 312   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 313   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 314   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 315   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 316   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 317   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 318   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 319   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 320   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 321
 322   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 323   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 324   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 325   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 326   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 327   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 328   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 329   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 330   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 331   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 332   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 333   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 334   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 335   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 336   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 337   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 338   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 339   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 340   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 341   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 342   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 343   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 344   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 345   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 346   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 347   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 348   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 349   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 350   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 351   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 352
 353 // Bitcasts between 256-bit vector types. Return the original type since
 354 // no instruction is needed for the conversion
 355   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 356   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 357   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 358   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 359   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 360   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 361   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 362   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 363   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 364   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 365   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 366   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 367   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 368   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 369   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 370   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 371   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 372   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 373   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 374   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 375   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 376   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 377   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 378   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 379   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 380   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 381   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 382   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 383   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 384   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 385 }
 386
 387 //
 388 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 389 //
 390
 391 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 392     isPseudo = 1, Predicates = [HasAVX512] in {
 393 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 394                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 395 }
 396
 397 let Predicates = [HasAVX512] in {
 398 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 399 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 400 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 401 }
 402
 403 //===----------------------------------------------------------------------===//
 404 // AVX-512 - VECTOR INSERT
 405 //
 406
 407 multiclass vinsert_for_size_no_alt<int Opcode,
 408                                    X86VectorVTInfo From, X86VectorVTInfo To,
 409                                    PatFrag vinsert_insert,
 410                                    SDNodeXForm INSERT_get_vinsert_imm> {
 411   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 412     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 413                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 414                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 415                                                 "\t{$src3, $src2, $src1, $dst|"
 416                                                    "$dst, $src1, $src2, $src3}",
 417                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 418                                                        (From.VT From.RC:$src2),
 419                                                        (iPTR imm)))]>,
 420              EVEX_4V, EVEX_V512;
 421
 422     let mayLoad = 1 in
 423     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 424                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 425                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 426                                                 "\t{$src3, $src2, $src1, $dst|"
 427                                                    "$dst, $src1, $src2, $src3}",
 428                []>,
 429              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 430   }
 431 }
 432
 433 multiclass vinsert_for_size<int Opcode,
 434                             X86VectorVTInfo From, X86VectorVTInfo To,
 435                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 436                             PatFrag vinsert_insert,
 437                             SDNodeXForm INSERT_get_vinsert_imm> :
 438   vinsert_for_size_no_alt<Opcode, From, To,
 439                           vinsert_insert, INSERT_get_vinsert_imm> {
 440   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 441   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 442   // natively via AVX512DQ.
 443   let Predicates = [NoDQI] in
 444     def : Pat<(vinsert_insert:$ins
 445                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 446               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 447                             VR512:$src1, From.RC:$src2,
 448                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 449 }
 450
 451 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 452                             ValueType EltVT64, int Opcode256> {
 453   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 454                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 455                                  X86VectorVTInfo<16, EltVT32, VR512>,
 456                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 457                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 458                                  vinsert128_insert,
 459                                  INSERT_get_vinsert128_imm>;
 460   let Predicates = [HasDQI] in
 461     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 462                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 463                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 464                                  vinsert128_insert,
 465                                  INSERT_get_vinsert128_imm>, VEX_W;
 466   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 467                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 468                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 469                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 470                                  X86VectorVTInfo<16, EltVT32, VR512>,
 471                                  vinsert256_insert,
 472                                  INSERT_get_vinsert256_imm>, VEX_W;
 473   let Predicates = [HasDQI] in
 474     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 475                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 476                                  X86VectorVTInfo<16, EltVT32, VR512>,
 477                                  vinsert256_insert,
 478                                  INSERT_get_vinsert256_imm>;
 479 }
 480
 481 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 482 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 483
 484 // vinsertps - insert f32 to XMM
 485 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 486       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 487       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 488       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 489       EVEX_4V;
 490 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 491       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 492       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 493       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 494                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 495                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 496
 497 //===----------------------------------------------------------------------===//
 498 // AVX-512 VECTOR EXTRACT
 499 //---
 500
 501 multiclass vextract_for_size<int Opcode,
 502                              X86VectorVTInfo From, X86VectorVTInfo To,
 503                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 504                              PatFrag vextract_extract,
 505                              SDNodeXForm EXTRACT_get_vextract_imm> {
 506   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 507     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 508                 (ins VR512:$src1, u8imm:$idx),
 509                 "vextract" # To.EltTypeName # "x4",
 510                 "$idx, $src1", "$src1, $idx",
 511                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 512                                                          (iPTR imm)))]>,
 513               AVX512AIi8Base, EVEX, EVEX_V512;
 514     let mayStore = 1 in
 515     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 516             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 517             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 518                                                "$dst, $src1, $src2}",
 519             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 520   }
 521
 522   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 523   // vextracti32x4
 524   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 525             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 526                           VR512:$src1,
 527                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 528
 529   // A 128/256-bit subvector extract from the first 512-bit vector position is
 530   // a subregister copy that needs no instruction.
 531   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 532             (To.VT
 533                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 534
 535   // And for the alternative types.
 536   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 537             (AltTo.VT
 538                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 539
 540   // Intrinsic call with masking.
 541   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 542                               "x4_512")
 543                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 544             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 545                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 546                 VR512:$src1, imm:$idx)>;
 547
 548   // Intrinsic call with zero-masking.
 549   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 550                               "x4_512")
 551                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 552             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 553                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 554                 VR512:$src1, imm:$idx)>;
 555
 556   // Intrinsic call without masking.
 557   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 558                               "x4_512")
 559                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 560             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 561                 VR512:$src1, imm:$idx)>;
 562 }
 563
 564 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 565                              ValueType EltVT64, int Opcode64> {
 566   defm NAME # "32x4" : vextract_for_size<Opcode32,
 567                                  X86VectorVTInfo<16, EltVT32, VR512>,
 568                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 569                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 570                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 571                                  vextract128_extract,
 572                                  EXTRACT_get_vextract128_imm>;
 573   defm NAME # "64x4" : vextract_for_size<Opcode64,
 574                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 575                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 576                                  X86VectorVTInfo<16, EltVT32, VR512>,
 577                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 578                                  vextract256_extract,
 579                                  EXTRACT_get_vextract256_imm>, VEX_W;
 580 }
 581
 582 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 583 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 584
 585 // A 128-bit subvector insert to the first 512-bit vector position
 586 // is a subregister copy that needs no instruction.
 587 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 588           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 589           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 590           sub_ymm)>;
 591 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 592           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 593           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 594           sub_ymm)>;
 595 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 596           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 597           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 598           sub_ymm)>;
 599 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 600           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 601           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 602           sub_ymm)>;
 603
 604 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 605           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 606 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 607           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 608 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 609           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 610 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 611           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 612
 613 // vextractps - extract 32 bits from XMM
 614 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 615       (ins VR128X:$src1, u8imm:$src2),
 616       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 617       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 618       EVEX;
 619
 620 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 621       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 622       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 623       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 624                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 625
 626 //===---------------------------------------------------------------------===//
 627 // AVX-512 BROADCAST
 628 //---
 629 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 630                               ValueType svt, X86VectorVTInfo _> {
 631   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 632                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 633                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 634                    T8PD, EVEX;
 635
 636   let mayLoad = 1 in {
 637     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 638                      (ins _.ScalarMemOp:$src),
 639                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 640                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 641                      T8PD, EVEX;
 642   }
 643 }
 644
 645 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 646                                   AVX512VLVectorVTInfo _> {
 647   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 648                              EVEX_V512;
 649
 650   let Predicates = [HasVLX] in {
 651     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 652                                   EVEX_V256;
 653   }
 654 }
 655
 656 let ExeDomain = SSEPackedSingle in {
 657   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 658                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 659    let Predicates = [HasVLX] in {
 660      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 661                                      v4f32, v4f32x_info>, EVEX_V128,
 662                                      EVEX_CD8<32, CD8VT1>;
 663    }
 664 }
 665
 666 let ExeDomain = SSEPackedDouble in {
 667   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 668                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 669 }
 670
 671 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 672 // Later, we can canonize broadcast instructions before ISel phase and
 673 // eliminate additional patterns on ISel.
 674 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 675 // representations of source
 676 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 677                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 678                                 RegisterClass SrcRC_s> {
 679   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 680             (!cast<Instruction>(InstName##"r")
 681               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 682
 683   let AddedComplexity = 30 in {
 684     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 685                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 686               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 687                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 688
 689     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 690                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 691               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 692                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 693   }
 694 }
 695
 696 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 697                             VR128X, FR32X>;
 698 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 699                             VR128X, FR64X>;
 700
 701 let Predicates = [HasVLX] in {
 702   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 703                               v8f32x_info, VR128X, FR32X>;
 704   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 705                               v4f32x_info, VR128X, FR32X>;
 706   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 707                               v4f64x_info, VR128X, FR64X>;
 708 }
 709
 710 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 711           (VBROADCASTSSZm addr:$src)>;
 712 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 713           (VBROADCASTSDZm addr:$src)>;
 714
 715 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 716           (VBROADCASTSSZm addr:$src)>;
 717 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 718           (VBROADCASTSDZm addr:$src)>;
 719
 720 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 721                                     RegisterClass SrcRC> {
 722   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 723                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 724                            "$src", "$src", []>, T8PD, EVEX;
 725 }
 726
 727 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 728                                        RegisterClass SrcRC, Predicate prd> {
 729   let Predicates = [prd] in
 730     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 731   let Predicates = [prd, HasVLX] in {
 732     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 733     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 734   }
 735 }
 736
 737 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 738                                                  HasBWI>;
 739 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 740                                                  HasBWI>;
 741 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 742                                                  HasAVX512>;
 743 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 744                                                  HasAVX512>, VEX_W;
 745
 746 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 747            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 748
 749 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 750            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 751
 752 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 753         (VPBROADCASTDrZr GR32:$src)>;
 754 def : Pat<(v16i32 (X86VBroadcastm VK16WM:$mask, (i32 GR32:$src))),
 755         (VPBROADCASTDrZrkz VK16WM:$mask, GR32:$src)>;
 756 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 757         (VPBROADCASTQrZr GR64:$src)>;
 758 def : Pat<(v8i64 (X86VBroadcastm VK8WM:$mask, (i64 GR64:$src))),
 759         (VPBROADCASTQrZrkz VK8WM:$mask, GR64:$src)>;
 760
 761 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 762         (VPBROADCASTDrZr GR32:$src)>;
 763 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 764         (VPBROADCASTQrZr GR64:$src)>;
 765
 766 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 767                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 768           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 769 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 770                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 771           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 772
 773 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 774                           X86MemOperand x86memop, PatFrag ld_frag,
 775                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 776                           RegisterClass KRC> {
 777   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 778                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 779                   [(set DstRC:$dst,
 780                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 781   def krr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 782                                                          VR128X:$src),
 783                     !strconcat(OpcodeStr,
 784                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 785                     [(set DstRC:$dst,
 786                       (OpVT (X86VBroadcastm KRC:$mask, (SrcVT VR128X:$src))))]>,
 787                     EVEX, EVEX_KZ;
 788   let mayLoad = 1 in {
 789   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 790                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 791                   [(set DstRC:$dst,
 792                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 793   def krm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 794                                                          x86memop:$src),
 795                   !strconcat(OpcodeStr,
 796                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 797                   [(set DstRC:$dst, (OpVT (X86VBroadcastm KRC:$mask,
 798                                      (ld_frag addr:$src))))]>, EVEX, EVEX_KZ;
 799   }
 800 }
 801
 802 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 803                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 804                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 805 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 806                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 807                       EVEX_CD8<64, CD8VT1>;
 808
 809 multiclass avx512_int_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 810                           X86MemOperand x86memop, PatFrag ld_frag,
 811                           RegisterClass KRC> {
 812   let mayLoad = 1 in {
 813   def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins x86memop:$src),
 814                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 815                   []>, EVEX;
 816   def krm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins KRC:$mask,
 817                                                          x86memop:$src),
 818                   !strconcat(OpcodeStr,
 819                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 820                   []>, EVEX, EVEX_KZ;
 821   }
 822 }
 823
 824 defm VBROADCASTI32X4 : avx512_int_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 825                        i128mem, loadv2i64, VK16WM>,
 826                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 827 defm VBROADCASTI64X4 : avx512_int_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 828                        i256mem, loadv4i64, VK16WM>, VEX_W,
 829                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 830
 831 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 832           (VPBROADCASTDZrr VR128X:$src)>;
 833 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 834           (VPBROADCASTQZrr VR128X:$src)>;
 835
 836 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 837           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 838 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 839           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 840
 841 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 842           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 843 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 844           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 845
 846 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 847           (VBROADCASTSSZr VR128X:$src)>;
 848 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 849           (VBROADCASTSDZr VR128X:$src)>;
 850
 851 // Provide fallback in case the load node that is used in the patterns above
 852 // is used by additional users, which prevents the pattern selection.
 853 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 854           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 855 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 856           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 857
 858
 859 let Predicates = [HasAVX512] in {
 860 def : Pat<(v8i32 (X86VBroadcastm (v8i1 VK8WM:$mask), (loadi32 addr:$src))),
 861            (EXTRACT_SUBREG
 862               (v16i32 (VPBROADCASTDZkrm (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
 863                        addr:$src)), sub_ymm)>;
 864 }
 865 //===----------------------------------------------------------------------===//
 866 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 867 //---
 868
 869 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 870                        RegisterClass KRC> {
 871 let Predicates = [HasCDI] in
 872 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 873                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 874                   []>, EVEX, EVEX_V512;
 875
 876 let Predicates = [HasCDI, HasVLX] in {
 877 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 878                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 879                   []>, EVEX, EVEX_V128;
 880 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 881                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 882                   []>, EVEX, EVEX_V256;
 883 }
 884 }
 885
 886 let Predicates = [HasCDI] in {
 887 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 888                                              VK16>;
 889 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
 890                                              VK8>, VEX_W;
 891 }
 892
 893 //===----------------------------------------------------------------------===//
 894 // AVX-512 - VPERM
 895 //
 896 // -- immediate form --
 897 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
 898                            X86VectorVTInfo _> {
 899   let ExeDomain = _.ExeDomain in {
 900   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
 901                      (ins _.RC:$src1, u8imm:$src2),
 902                      !strconcat(OpcodeStr,
 903                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 904                      [(set _.RC:$dst,
 905                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
 906                      EVEX;
 907   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
 908                      (ins _.MemOp:$src1, u8imm:$src2),
 909                      !strconcat(OpcodeStr,
 910                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 911                      [(set _.RC:$dst,
 912                        (_.VT (OpNode (_.LdFrag addr:$src1),
 913                               (i8 imm:$src2))))]>,
 914            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
 915 }
 916 }
 917
 918 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
 919                          X86VectorVTInfo Ctrl> :
 920      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
 921   let ExeDomain = _.ExeDomain in {
 922     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
 923                      (ins _.RC:$src1, _.RC:$src2),
 924                      !strconcat("vpermil" # _.Suffix,
 925                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 926                      [(set _.RC:$dst,
 927                          (_.VT (X86VPermilpv _.RC:$src1,
 928                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
 929              EVEX_4V;
 930     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
 931                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
 932                      !strconcat("vpermil" # _.Suffix,
 933                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 934                      [(set _.RC:$dst,
 935                          (_.VT (X86VPermilpv _.RC:$src1,
 936                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
 937              EVEX_4V;
 938   }
 939 }
 940
 941 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
 942                   EVEX_V512, VEX_W;
 943 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
 944                   EVEX_V512, VEX_W;
 945
 946 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
 947                   EVEX_V512;
 948 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
 949                   EVEX_V512, VEX_W;
 950
 951 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 952           (VPERMILPSZri VR512:$src1, imm:$imm)>;
 953 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 954           (VPERMILPDZri VR512:$src1, imm:$imm)>;
 955
 956 // -- VPERM - register form --
 957 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
 958                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
 959
 960   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 961                    (ins RC:$src1, RC:$src2),
 962                    !strconcat(OpcodeStr,
 963                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 964                    [(set RC:$dst,
 965                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
 966
 967   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 968                    (ins RC:$src1, x86memop:$src2),
 969                    !strconcat(OpcodeStr,
 970                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 971                    [(set RC:$dst,
 972                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
 973                      EVEX_4V;
 974 }
 975
 976 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  loadv16i32, i512mem,
 977                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 978 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  loadv8i64,  i512mem,
 979                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 980 let ExeDomain = SSEPackedSingle in
 981 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  loadv16f32, f512mem,
 982                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 983 let ExeDomain = SSEPackedDouble in
 984 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  loadv8f64, f512mem,
 985                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 986
 987 // -- VPERM2I - 3 source operands form --
 988 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
 989                           PatFrag mem_frag, X86MemOperand x86memop,
 990                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
 991 let Constraints = "$src1 = $dst" in {
 992   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 993                    (ins RC:$src1, RC:$src2, RC:$src3),
 994                    !strconcat(OpcodeStr,
 995                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 996                    [(set RC:$dst,
 997                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
 998                     EVEX_4V;
 999
1000   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1001                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1002                    !strconcat(OpcodeStr,
1003                        "\t{$src3, $src2, $dst {${mask}}|"
1004                        "$dst {${mask}}, $src2, $src3}"),
1005                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1006                                            (OpNode RC:$src1, RC:$src2,
1007                                               RC:$src3),
1008                                            RC:$src1)))]>,
1009                     EVEX_4V, EVEX_K;
1010
1011   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1012     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1013                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1014                    !strconcat(OpcodeStr,
1015                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1016                        "$dst {${mask}} {z}, $src2, $src3}"),
1017                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1018                                            (OpNode RC:$src1, RC:$src2,
1019                                               RC:$src3),
1020                                            (OpVT (bitconvert
1021                                               (v16i32 immAllZerosV))))))]>,
1022                     EVEX_4V, EVEX_KZ;
1023
1024   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1025                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1026                    !strconcat(OpcodeStr,
1027                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1028                    [(set RC:$dst,
1029                      (OpVT (OpNode RC:$src1, RC:$src2,
1030                       (mem_frag addr:$src3))))]>, EVEX_4V;
1031
1032   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1033                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1034                    !strconcat(OpcodeStr,
1035                     "\t{$src3, $src2, $dst {${mask}}|"
1036                     "$dst {${mask}}, $src2, $src3}"),
1037                    [(set RC:$dst,
1038                        (OpVT (vselect KRC:$mask,
1039                                       (OpNode RC:$src1, RC:$src2,
1040                                          (mem_frag addr:$src3)),
1041                                       RC:$src1)))]>,
1042                     EVEX_4V, EVEX_K;
1043
1044   let AddedComplexity = 10 in // Prefer over the rrkz variant
1045     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1046                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1047                    !strconcat(OpcodeStr,
1048                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1049                     "$dst {${mask}} {z}, $src2, $src3}"),
1050                    [(set RC:$dst,
1051                      (OpVT (vselect KRC:$mask,
1052                                     (OpNode RC:$src1, RC:$src2,
1053                                             (mem_frag addr:$src3)),
1054                                     (OpVT (bitconvert
1055                                        (v16i32 immAllZerosV))))))]>,
1056                     EVEX_4V, EVEX_KZ;
1057   }
1058 }
1059 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1060                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1061                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1062 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1063                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1064                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1065 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1066                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1067                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1068 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1069                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1070                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1071
1072 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1073                           PatFrag mem_frag, X86MemOperand x86memop,
1074                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1075                           ValueType MaskVT, RegisterClass MRC> :
1076         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1077                          OpVT, KRC> {
1078   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1079                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1080             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1081
1082   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1083                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1084             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1085               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1086 }
1087
1088 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1089                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1090                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1091 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1092                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1093                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1094 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1095                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1096                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1097 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1098                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1099                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1100
1101 //===----------------------------------------------------------------------===//
1102 // AVX-512 - BLEND using mask
1103 //
1104 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1105   let ExeDomain = _.ExeDomain in {
1106   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1107              (ins _.RC:$src1, _.RC:$src2),
1108              !strconcat(OpcodeStr,
1109              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1110              []>, EVEX_4V;
1111   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1112              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1113              !strconcat(OpcodeStr,
1114              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1115              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1116                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1117   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1118              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1119              !strconcat(OpcodeStr,
1120              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1121              []>, EVEX_4V, EVEX_KZ;
1122   let mayLoad = 1 in {
1123   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1124              (ins _.RC:$src1, _.MemOp:$src2),
1125              !strconcat(OpcodeStr,
1126              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1127              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1128   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1129              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1130              !strconcat(OpcodeStr,
1131              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1132              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1133               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1134               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1135   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1136              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1137              !strconcat(OpcodeStr,
1138              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1139              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1140   }
1141   }
1142 }
1143 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1144
1145   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1146       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1147        !strconcat(OpcodeStr,
1148             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1149             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1150       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1151                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1152       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1153
1154   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1155       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1156        !strconcat(OpcodeStr,
1157             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1158             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1159       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1160
1161 }
1162
1163 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1164                                  AVX512VLVectorVTInfo VTInfo> {
1165   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1166            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1167
1168   let Predicates = [HasVLX] in {
1169     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1170                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1171     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1172                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1173   }
1174 }
1175
1176 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1177                          AVX512VLVectorVTInfo VTInfo> {
1178   let Predicates = [HasBWI] in
1179     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1180
1181   let Predicates = [HasBWI, HasVLX] in {
1182     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1183     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1184   }
1185 }
1186
1187
1188 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1189 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1190 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1191 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1192 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1193 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1194
1195
1196 let Predicates = [HasAVX512] in {
1197 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1198                             (v8f32 VR256X:$src2))),
1199             (EXTRACT_SUBREG
1200               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1201             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1202             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1203
1204 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1205                             (v8i32 VR256X:$src2))),
1206             (EXTRACT_SUBREG
1207                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1208             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1209             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1210 }
1211 //===----------------------------------------------------------------------===//
1212 // Compare Instructions
1213 //===----------------------------------------------------------------------===//
1214
1215 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1216 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1217                             SDNode OpNode, ValueType VT,
1218                             PatFrag ld_frag, string Suffix> {
1219   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1220                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1221                 !strconcat("vcmp${cc}", Suffix,
1222                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1223                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1224                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1225   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1226                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1227                 !strconcat("vcmp${cc}", Suffix,
1228                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1229                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1230                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1231   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1232     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1233                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1234                !strconcat("vcmp", Suffix,
1235                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1236                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1237     let mayLoad = 1 in
1238     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1239                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1240                !strconcat("vcmp", Suffix,
1241                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1242                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1243   }
1244 }
1245
1246 let Predicates = [HasAVX512] in {
1247 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1248                                  XS;
1249 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1250                                  XD, VEX_W;
1251 }
1252
1253 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1254               X86VectorVTInfo _> {
1255   def rr : AVX512BI<opc, MRMSrcReg,
1256              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1257              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1258              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1259              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1260   let mayLoad = 1 in
1261   def rm : AVX512BI<opc, MRMSrcMem,
1262              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1263              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1264              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1265                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1266              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1267   def rrk : AVX512BI<opc, MRMSrcReg,
1268               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1269               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1270                           "$dst {${mask}}, $src1, $src2}"),
1271               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1272                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1273               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1274   let mayLoad = 1 in
1275   def rmk : AVX512BI<opc, MRMSrcMem,
1276               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1277               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1278                           "$dst {${mask}}, $src1, $src2}"),
1279               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1280                                    (OpNode (_.VT _.RC:$src1),
1281                                        (_.VT (bitconvert
1282                                               (_.LdFrag addr:$src2))))))],
1283               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1284 }
1285
1286 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1287               X86VectorVTInfo _> :
1288            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1289   let mayLoad = 1 in {
1290   def rmb : AVX512BI<opc, MRMSrcMem,
1291               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1292               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1293                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1294               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1295                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1296               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1297   def rmbk : AVX512BI<opc, MRMSrcMem,
1298                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1299                                        _.ScalarMemOp:$src2),
1300                !strconcat(OpcodeStr,
1301                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1302                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1303                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1304                                       (OpNode (_.VT _.RC:$src1),
1305                                         (X86VBroadcast
1306                                           (_.ScalarLdFrag addr:$src2)))))],
1307                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1308   }
1309 }
1310
1311 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1312                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1313   let Predicates = [prd] in
1314   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1315            EVEX_V512;
1316
1317   let Predicates = [prd, HasVLX] in {
1318     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1319                 EVEX_V256;
1320     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1321                 EVEX_V128;
1322   }
1323 }
1324
1325 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1326                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1327                                   Predicate prd> {
1328   let Predicates = [prd] in
1329   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1330            EVEX_V512;
1331
1332   let Predicates = [prd, HasVLX] in {
1333     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1334                 EVEX_V256;
1335     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1336                 EVEX_V128;
1337   }
1338 }
1339
1340 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1341                       avx512vl_i8_info, HasBWI>,
1342                 EVEX_CD8<8, CD8VF>;
1343
1344 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1345                       avx512vl_i16_info, HasBWI>,
1346                 EVEX_CD8<16, CD8VF>;
1347
1348 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1349                       avx512vl_i32_info, HasAVX512>,
1350                 EVEX_CD8<32, CD8VF>;
1351
1352 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1353                       avx512vl_i64_info, HasAVX512>,
1354                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1355
1356 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1357                       avx512vl_i8_info, HasBWI>,
1358                 EVEX_CD8<8, CD8VF>;
1359
1360 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1361                       avx512vl_i16_info, HasBWI>,
1362                 EVEX_CD8<16, CD8VF>;
1363
1364 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1365                       avx512vl_i32_info, HasAVX512>,
1366                 EVEX_CD8<32, CD8VF>;
1367
1368 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1369                       avx512vl_i64_info, HasAVX512>,
1370                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1371
1372 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1373             (COPY_TO_REGCLASS (VPCMPGTDZrr
1374             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1375             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1376
1377 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1378             (COPY_TO_REGCLASS (VPCMPEQDZrr
1379             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1380             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1381
1382 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1383                           X86VectorVTInfo _> {
1384   def rri : AVX512AIi8<opc, MRMSrcReg,
1385              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1386              !strconcat("vpcmp${cc}", Suffix,
1387                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1388              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1389                                        imm:$cc))],
1390              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1391   let mayLoad = 1 in
1392   def rmi : AVX512AIi8<opc, MRMSrcMem,
1393              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1394              !strconcat("vpcmp${cc}", Suffix,
1395                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1396              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1397                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1398                               imm:$cc))],
1399              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1400   def rrik : AVX512AIi8<opc, MRMSrcReg,
1401               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1402                                       AVX512ICC:$cc),
1403               !strconcat("vpcmp${cc}", Suffix,
1404                          "\t{$src2, $src1, $dst {${mask}}|",
1405                          "$dst {${mask}}, $src1, $src2}"),
1406               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1407                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1408                                           imm:$cc)))],
1409               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1410   let mayLoad = 1 in
1411   def rmik : AVX512AIi8<opc, MRMSrcMem,
1412               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1413                                     AVX512ICC:$cc),
1414               !strconcat("vpcmp${cc}", Suffix,
1415                          "\t{$src2, $src1, $dst {${mask}}|",
1416                          "$dst {${mask}}, $src1, $src2}"),
1417               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1418                                    (OpNode (_.VT _.RC:$src1),
1419                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1420                                       imm:$cc)))],
1421               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1422
1423   // Accept explicit immediate argument form instead of comparison code.
1424   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1425     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1426                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1427                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1428                           "$dst, $src1, $src2, $cc}"),
1429                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1430     let mayLoad = 1 in
1431     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1432                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1433                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1434                           "$dst, $src1, $src2, $cc}"),
1435                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1436     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1437                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1438                                        u8imm:$cc),
1439                !strconcat("vpcmp", Suffix,
1440                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1441                           "$dst {${mask}}, $src1, $src2, $cc}"),
1442                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1443     let mayLoad = 1 in
1444     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1445                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1446                                        u8imm:$cc),
1447                !strconcat("vpcmp", Suffix,
1448                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1449                           "$dst {${mask}}, $src1, $src2, $cc}"),
1450                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1451   }
1452 }
1453
1454 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1455                               X86VectorVTInfo _> :
1456            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1457   def rmib : AVX512AIi8<opc, MRMSrcMem,
1458              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1459                                      AVX512ICC:$cc),
1460              !strconcat("vpcmp${cc}", Suffix,
1461                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1462                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1463              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1464                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1465                                imm:$cc))],
1466              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1467   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1468               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1469                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1470               !strconcat("vpcmp${cc}", Suffix,
1471                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1472                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1473               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1474                                   (OpNode (_.VT _.RC:$src1),
1475                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1476                                     imm:$cc)))],
1477               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1478
1479   // Accept explicit immediate argument form instead of comparison code.
1480   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1481     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1482                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1483                                        u8imm:$cc),
1484                !strconcat("vpcmp", Suffix,
1485                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1486                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1487                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1488     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1489                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1490                                        _.ScalarMemOp:$src2, u8imm:$cc),
1491                !strconcat("vpcmp", Suffix,
1492                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1493                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1494                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1495   }
1496 }
1497
1498 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1499                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1500   let Predicates = [prd] in
1501   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1502
1503   let Predicates = [prd, HasVLX] in {
1504     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1505     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1506   }
1507 }
1508
1509 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1510                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1511   let Predicates = [prd] in
1512   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1513            EVEX_V512;
1514
1515   let Predicates = [prd, HasVLX] in {
1516     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1517                 EVEX_V256;
1518     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1519                 EVEX_V128;
1520   }
1521 }
1522
1523 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1524                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1525 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1526                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1527
1528 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1529                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1530 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1531                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1532
1533 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1534                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1535 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1536                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1537
1538 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1539                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1540 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1541                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1542
1543 // avx512_cmp_packed - compare packed instructions
1544 multiclass avx512_cmp_packed<RegisterClass KRC, RegisterClass RC,
1545                            X86MemOperand x86memop, ValueType vt,
1546                            string suffix, Domain d> {
1547   def rri : AVX512PIi8<0xC2, MRMSrcReg,
1548              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1549              !strconcat("vcmp${cc}", suffix,
1550                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1551              [(set KRC:$dst, (X86cmpm (vt RC:$src1), (vt RC:$src2), imm:$cc))], d>;
1552   let hasSideEffects = 0 in
1553   def rrib: AVX512PIi8<0xC2, MRMSrcReg,
1554              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1555      !strconcat("vcmp${cc}", suffix,
1556                 "\t{{sae}, $src2, $src1, $dst|$dst, $src1, $src2, {sae}}"),
1557                 [], d>, EVEX_B;
1558   def rmi : AVX512PIi8<0xC2, MRMSrcMem,
1559              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1560               !strconcat("vcmp${cc}", suffix,
1561                          "\t{$src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1562              [(set KRC:$dst,
1563               (X86cmpm (vt RC:$src1), (load addr:$src2), imm:$cc))], d>;
1564
1565   // Accept explicit immediate argument form instead of comparison code.
1566   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1567     def rri_alt : AVX512PIi8<0xC2, MRMSrcReg,
1568                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1569               !strconcat("vcmp", suffix,
1570                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1571     def rrib_alt: AVX512PIi8<0xC2, MRMSrcReg,
1572                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1573        !strconcat("vcmp", suffix,
1574                   "\t{{sae}, $cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc, {sae}}"),
1575                   [], d>, EVEX_B;
1576     let mayLoad = 1 in
1577     def rmi_alt : AVX512PIi8<0xC2, MRMSrcMem,
1578                (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1579               !strconcat("vcmp", suffix,
1580                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1581   }
1582 }
1583
1584 defm VCMPPSZ : avx512_cmp_packed<VK16, VR512, f512mem, v16f32,
1585                "ps", SSEPackedSingle>, PS, EVEX_4V, EVEX_V512,
1586                EVEX_CD8<32, CD8VF>;
1587 defm VCMPPDZ : avx512_cmp_packed<VK8, VR512, f512mem, v8f64,
1588                "pd", SSEPackedDouble>, PD, EVEX_4V, VEX_W, EVEX_V512,
1589                EVEX_CD8<64, CD8VF>;
1590
1591 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1592           (COPY_TO_REGCLASS (VCMPPSZrri
1593             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1594             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1595             imm:$cc), VK8)>;
1596 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1597           (COPY_TO_REGCLASS (VPCMPDZrri
1598             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1599             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1600             imm:$cc), VK8)>;
1601 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1602           (COPY_TO_REGCLASS (VPCMPUDZrri
1603             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1604             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1605             imm:$cc), VK8)>;
1606
1607 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1608                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1609                  FROUND_NO_EXC)),
1610           (COPY_TO_REGCLASS (VCMPPSZrrib VR512:$src1, VR512:$src2,
1611                              (I8Imm imm:$cc)), GR16)>;
1612
1613 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1614                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1615                  FROUND_NO_EXC)),
1616           (COPY_TO_REGCLASS (VCMPPDZrrib VR512:$src1, VR512:$src2,
1617                              (I8Imm imm:$cc)), GR8)>;
1618
1619 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1620                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1621                 FROUND_CURRENT)),
1622           (COPY_TO_REGCLASS (VCMPPSZrri VR512:$src1, VR512:$src2,
1623                              (I8Imm imm:$cc)), GR16)>;
1624
1625 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1626                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1627                  FROUND_CURRENT)),
1628           (COPY_TO_REGCLASS (VCMPPDZrri VR512:$src1, VR512:$src2,
1629                              (I8Imm imm:$cc)), GR8)>;
1630
1631 // Mask register copy, including
1632 // - copy between mask registers
1633 // - load/store mask registers
1634 // - copy from GPR to mask register and vice versa
1635 //
1636 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1637                          string OpcodeStr, RegisterClass KRC,
1638                          ValueType vvt, X86MemOperand x86memop> {
1639   let hasSideEffects = 0 in {
1640     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1641                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1642     let mayLoad = 1 in
1643     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1644                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1645                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1646     let mayStore = 1 in
1647     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1648                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1649                [(store KRC:$src, addr:$dst)]>;
1650   }
1651 }
1652
1653 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1654                              string OpcodeStr,
1655                              RegisterClass KRC, RegisterClass GRC> {
1656   let hasSideEffects = 0 in {
1657     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1658                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1659     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1660                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1661   }
1662 }
1663
1664 let Predicates = [HasDQI] in
1665   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1666                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1667                VEX, PD;
1668
1669 let Predicates = [HasAVX512] in
1670   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1671                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1672                VEX, PS;
1673
1674 let Predicates = [HasBWI] in {
1675   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1676                VEX, PD, VEX_W;
1677   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1678                VEX, XD;
1679 }
1680
1681 let Predicates = [HasBWI] in {
1682   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1683                VEX, PS, VEX_W;
1684   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1685                VEX, XD, VEX_W;
1686 }
1687
1688 // GR from/to mask register
1689 let Predicates = [HasDQI] in {
1690   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1691             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1692   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1693             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1694 }
1695 let Predicates = [HasAVX512] in {
1696   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1697             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1698   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1699             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1700 }
1701 let Predicates = [HasBWI] in {
1702   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1703   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1704 }
1705 let Predicates = [HasBWI] in {
1706   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1707   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1708 }
1709
1710 // Load/store kreg
1711 let Predicates = [HasDQI] in {
1712   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1713             (KMOVBmk addr:$dst, VK8:$src)>;
1714   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1715             (KMOVBkm addr:$src)>;
1716 }
1717 let Predicates = [HasAVX512, NoDQI] in {
1718   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1719             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1720   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1721             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1722 }
1723 let Predicates = [HasAVX512] in {
1724   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1725             (KMOVWmk addr:$dst, VK16:$src)>;
1726   def : Pat<(i1 (load addr:$src)),
1727             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1728   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1729             (KMOVWkm addr:$src)>;
1730 }
1731 let Predicates = [HasBWI] in {
1732   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1733             (KMOVDmk addr:$dst, VK32:$src)>;
1734   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1735             (KMOVDkm addr:$src)>;
1736 }
1737 let Predicates = [HasBWI] in {
1738   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1739             (KMOVQmk addr:$dst, VK64:$src)>;
1740   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1741             (KMOVQkm addr:$src)>;
1742 }
1743
1744 let Predicates = [HasAVX512] in {
1745   def : Pat<(i1 (trunc (i64 GR64:$src))),
1746             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1747                                         (i32 1))), VK1)>;
1748
1749   def : Pat<(i1 (trunc (i32 GR32:$src))),
1750             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1751
1752   def : Pat<(i1 (trunc (i8 GR8:$src))),
1753        (COPY_TO_REGCLASS
1754         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1755        VK1)>;
1756   def : Pat<(i1 (trunc (i16 GR16:$src))),
1757        (COPY_TO_REGCLASS
1758         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1759        VK1)>;
1760
1761   def : Pat<(i32 (zext VK1:$src)),
1762             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1763   def : Pat<(i8 (zext VK1:$src)),
1764             (EXTRACT_SUBREG
1765              (AND32ri (KMOVWrk
1766                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1767   def : Pat<(i64 (zext VK1:$src)),
1768             (AND64ri8 (SUBREG_TO_REG (i64 0),
1769              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1770   def : Pat<(i16 (zext VK1:$src)),
1771             (EXTRACT_SUBREG
1772              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1773               sub_16bit)>;
1774   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1775             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1776   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1777             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1778 }
1779 let Predicates = [HasBWI] in {
1780   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1781             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1782   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1783             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1784 }
1785
1786
1787 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1788 let Predicates = [HasAVX512] in {
1789   // GR from/to 8-bit mask without native support
1790   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1791             (COPY_TO_REGCLASS
1792               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1793               VK8)>;
1794   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1795             (EXTRACT_SUBREG
1796               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1797               sub_8bit)>;
1798
1799   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1800             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1801   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1802             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1803 }
1804 let Predicates = [HasBWI] in {
1805   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1806             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1807   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1808             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1809 }
1810
1811 // Mask unary operation
1812 // - KNOT
1813 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1814                             RegisterClass KRC, SDPatternOperator OpNode,
1815                             Predicate prd> {
1816   let Predicates = [prd] in
1817     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1818                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1819                [(set KRC:$dst, (OpNode KRC:$src))]>;
1820 }
1821
1822 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1823                                 SDPatternOperator OpNode> {
1824   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1825                             HasDQI>, VEX, PD;
1826   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1827                             HasAVX512>, VEX, PS;
1828   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1829                             HasBWI>, VEX, PD, VEX_W;
1830   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1831                             HasBWI>, VEX, PS, VEX_W;
1832 }
1833
1834 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1835
1836 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1837   let Predicates = [HasAVX512] in
1838     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1839                 (i16 GR16:$src)),
1840               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1841               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1842 }
1843 defm : avx512_mask_unop_int<"knot", "KNOT">;
1844
1845 let Predicates = [HasDQI] in
1846 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1847 let Predicates = [HasAVX512] in
1848 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1849 let Predicates = [HasBWI] in
1850 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1851 let Predicates = [HasBWI] in
1852 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1853
1854 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1855 let Predicates = [HasAVX512, NoDQI] in {
1856 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1857           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1858
1859 def : Pat<(not VK8:$src),
1860           (COPY_TO_REGCLASS
1861             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1862 }
1863
1864 // Mask binary operation
1865 // - KAND, KANDN, KOR, KXNOR, KXOR
1866 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1867                            RegisterClass KRC, SDPatternOperator OpNode,
1868                            Predicate prd> {
1869   let Predicates = [prd] in
1870     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1871                !strconcat(OpcodeStr,
1872                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1873                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1874 }
1875
1876 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1877                                SDPatternOperator OpNode> {
1878   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1879                              HasDQI>, VEX_4V, VEX_L, PD;
1880   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1881                              HasAVX512>, VEX_4V, VEX_L, PS;
1882   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1883                              HasBWI>, VEX_4V, VEX_L, VEX_W, PD;
1884   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1885                              HasBWI>, VEX_4V, VEX_L, VEX_W, PS;
1886 }
1887
1888 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1889 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1890
1891 let isCommutable = 1 in {
1892   defm KAND  : avx512_mask_binop_all<0x41, "kand",  and>;
1893   defm KOR   : avx512_mask_binop_all<0x45, "kor",   or>;
1894   defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor>;
1895   defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor>;
1896 }
1897 let isCommutable = 0 in
1898   defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn>;
1899
1900 def : Pat<(xor VK1:$src1, VK1:$src2),
1901      (COPY_TO_REGCLASS (KXORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1902                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1903
1904 def : Pat<(or VK1:$src1, VK1:$src2),
1905      (COPY_TO_REGCLASS (KORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1906                                (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1907
1908 def : Pat<(and VK1:$src1, VK1:$src2),
1909      (COPY_TO_REGCLASS (KANDWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1910                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1911
1912 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1913   let Predicates = [HasAVX512] in
1914     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1915                 (i16 GR16:$src1), (i16 GR16:$src2)),
1916               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1917               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1918               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1919 }
1920
1921 defm : avx512_mask_binop_int<"kand",  "KAND">;
1922 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1923 defm : avx512_mask_binop_int<"kor",   "KOR">;
1924 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1925 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1926
1927 // With AVX-512, 8-bit mask is promoted to 16-bit mask.
1928 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1929   let Predicates = [HasAVX512] in
1930     def : Pat<(OpNode VK8:$src1, VK8:$src2),
1931               (COPY_TO_REGCLASS
1932                 (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
1933                       (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
1934 }
1935
1936 defm : avx512_binop_pat<and,  KANDWrr>;
1937 defm : avx512_binop_pat<andn, KANDNWrr>;
1938 defm : avx512_binop_pat<or,   KORWrr>;
1939 defm : avx512_binop_pat<xnor, KXNORWrr>;
1940 defm : avx512_binop_pat<xor,  KXORWrr>;
1941
1942 // Mask unpacking
1943 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
1944                            RegisterClass KRC> {
1945   let Predicates = [HasAVX512] in
1946     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1947                !strconcat(OpcodeStr,
1948                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1949 }
1950
1951 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
1952   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
1953                             VEX_4V, VEX_L, PD;
1954 }
1955
1956 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
1957 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
1958           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
1959                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
1960
1961
1962 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
1963   let Predicates = [HasAVX512] in
1964     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
1965                 (i16 GR16:$src1), (i16 GR16:$src2)),
1966               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
1967               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1968               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1969 }
1970 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
1971
1972 // Mask bit testing
1973 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
1974                             SDNode OpNode> {
1975   let Predicates = [HasAVX512], Defs = [EFLAGS] in
1976     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
1977                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1978                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
1979 }
1980
1981 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1982   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
1983                             VEX, PS;
1984   let Predicates = [HasDQI] in
1985   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
1986                             VEX, PD;
1987   let Predicates = [HasBWI] in {
1988   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
1989                             VEX, PS, VEX_W;
1990   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
1991                             VEX, PD, VEX_W;
1992   }
1993 }
1994
1995 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
1996
1997 // Mask shift
1998 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
1999                              SDNode OpNode> {
2000   let Predicates = [HasAVX512] in
2001     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2002                  !strconcat(OpcodeStr,
2003                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2004                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2005 }
2006
2007 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2008                                SDNode OpNode> {
2009   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2010                                VEX, TAPD, VEX_W;
2011   let Predicates = [HasDQI] in
2012   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2013                                VEX, TAPD;
2014   let Predicates = [HasBWI] in {
2015   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2016                                VEX, TAPD, VEX_W;
2017   let Predicates = [HasDQI] in
2018   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2019                                VEX, TAPD;
2020   }
2021 }
2022
2023 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2024 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2025
2026 // Mask setting all 0s or 1s
2027 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2028   let Predicates = [HasAVX512] in
2029     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2030       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2031                      [(set KRC:$dst, (VT Val))]>;
2032 }
2033
2034 multiclass avx512_mask_setop_w<PatFrag Val> {
2035   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2036   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2037 }
2038
2039 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2040 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2041
2042 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2043 let Predicates = [HasAVX512] in {
2044   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2045   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2046   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2047   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2048   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2049 }
2050 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2051           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2052
2053 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2054           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2055
2056 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2057           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2058
2059 let Predicates = [HasVLX] in {
2060   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2061             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2062   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2063             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2064   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2065             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2066   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2067             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2068 }
2069
2070 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2071           (v8i1 (COPY_TO_REGCLASS
2072                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2073                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2074
2075 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2076           (v8i1 (COPY_TO_REGCLASS
2077                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2078                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2079 //===----------------------------------------------------------------------===//
2080 // AVX-512 - Aligned and unaligned load and store
2081 //
2082
2083
2084 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2085                          PatFrag ld_frag, bit IsReMaterializable = 1> {
2086   let hasSideEffects = 0 in {
2087   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2088                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2089                     _.ExeDomain>, EVEX;
2090   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2091                       (ins _.KRCWM:$mask,  _.RC:$src),
2092                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2093                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2094                        EVEX, EVEX_KZ;
2095
2096   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2097       SchedRW = [WriteLoad] in
2098   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2099                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2100                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2101                     _.ExeDomain>, EVEX;
2102
2103   let Constraints = "$src0 = $dst" in {
2104   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2105                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2106                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2107                     "${dst} {${mask}}, $src1}"),
2108                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2109                                         (_.VT _.RC:$src1),
2110                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2111                      EVEX, EVEX_K;
2112   let mayLoad = 1, SchedRW = [WriteLoad] in
2113     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2114                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2115                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2116                       "${dst} {${mask}}, $src1}"),
2117                      [(set _.RC:$dst, (_.VT
2118                          (vselect _.KRCWM:$mask,
2119                           (_.VT (bitconvert (ld_frag addr:$src1))),
2120                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2121   }
2122   let mayLoad = 1, SchedRW = [WriteLoad] in
2123   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2124                   (ins _.KRCWM:$mask, _.MemOp:$src),
2125                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2126                                 "${dst} {${mask}} {z}, $src}",
2127                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2128                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2129                   _.ExeDomain>, EVEX, EVEX_KZ;
2130   }
2131 }
2132
2133 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2134                                   AVX512VLVectorVTInfo _,
2135                                   Predicate prd,
2136                                   bit IsReMaterializable = 1> {
2137   let Predicates = [prd] in
2138   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2139                          IsReMaterializable>, EVEX_V512;
2140
2141   let Predicates = [prd, HasVLX] in {
2142   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2143                            IsReMaterializable>, EVEX_V256;
2144   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2145                            IsReMaterializable>, EVEX_V128;
2146   }
2147 }
2148
2149 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2150                                   AVX512VLVectorVTInfo _,
2151                                   Predicate prd,
2152                                   bit IsReMaterializable = 1> {
2153   let Predicates = [prd] in
2154   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2155                          IsReMaterializable>, EVEX_V512;
2156
2157   let Predicates = [prd, HasVLX] in {
2158   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2159                            IsReMaterializable>, EVEX_V256;
2160   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2161                            IsReMaterializable>, EVEX_V128;
2162   }
2163 }
2164
2165 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2166                         PatFrag st_frag> {
2167   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2168   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2169                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2170                         _.ExeDomain>, EVEX;
2171   let Constraints = "$src1 = $dst" in
2172   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2173                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2174                          OpcodeStr #
2175                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2176                          [], _.ExeDomain>,  EVEX, EVEX_K;
2177   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2178                           (ins _.KRCWM:$mask, _.RC:$src),
2179                           OpcodeStr #
2180                           "\t{$src, ${dst} {${mask}} {z}|" #
2181                           "${dst} {${mask}} {z}, $src}",
2182                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2183   }
2184   let mayStore = 1 in {
2185   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2186                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2187                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2188   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2189                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2190               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2191                [], _.ExeDomain>, EVEX, EVEX_K;
2192   }
2193 }
2194
2195
2196 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2197                             AVX512VLVectorVTInfo _, Predicate prd> {
2198   let Predicates = [prd] in
2199   defm Z : avx512_store<opc, OpcodeStr, _.info512, store>, EVEX_V512;
2200
2201   let Predicates = [prd, HasVLX] in {
2202     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store>, EVEX_V256;
2203     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store>, EVEX_V128;
2204   }
2205 }
2206
2207 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2208                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2209   let Predicates = [prd] in
2210   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512>, EVEX_V512;
2211
2212   let Predicates = [prd, HasVLX] in {
2213     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256>,
2214                 EVEX_V256;
2215     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore>,
2216                 EVEX_V128;
2217   }
2218 }
2219
2220 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2221                                      HasAVX512>,
2222                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2223                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2224
2225 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2226                                      HasAVX512>,
2227                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2228                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2229
2230 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2231                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2232                               PS, EVEX_CD8<32, CD8VF>;
2233
2234 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2235                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2236                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2237
2238 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2239                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2240        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2241
2242 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2243                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2244        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2245
2246 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2247                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2248        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2249
2250 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2251                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2252        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2253
2254 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2255                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2256        (VMOVAPDZrm addr:$ptr)>;
2257
2258 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2259                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2260        (VMOVAPSZrm addr:$ptr)>;
2261
2262 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2263           GR16:$mask),
2264          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2265             VR512:$src)>;
2266 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2267           GR8:$mask),
2268          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2269             VR512:$src)>;
2270
2271 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2272           GR16:$mask),
2273          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2274             VR512:$src)>;
2275 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2276           GR8:$mask),
2277          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2278             VR512:$src)>;
2279
2280 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2281          (VMOVUPSZmrk addr:$ptr,
2282          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2283          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2284
2285 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2286          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2287           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2288
2289 def: Pat<(masked_store addr:$ptr, VK16WM:$mask, (v16f32 VR512:$src)),
2290          (VMOVUPSZmrk addr:$ptr, VK16WM:$mask, VR512:$src)>;
2291
2292 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f64 VR512:$src)),
2293          (VMOVUPDZmrk addr:$ptr, VK8WM:$mask, VR512:$src)>;
2294
2295 def: Pat<(v16f32 (masked_load addr:$ptr, VK16WM:$mask, undef)),
2296          (VMOVUPSZrmkz VK16WM:$mask, addr:$ptr)>;
2297
2298 def: Pat<(v16f32 (masked_load addr:$ptr, VK16WM:$mask,
2299                               (bc_v16f32 (v16i32 immAllZerosV)))),
2300          (VMOVUPSZrmkz VK16WM:$mask, addr:$ptr)>;
2301
2302 def: Pat<(v16f32 (masked_load addr:$ptr, VK16WM:$mask, (v16f32 VR512:$src0))),
2303          (VMOVUPSZrmk VR512:$src0, VK16WM:$mask, addr:$ptr)>;
2304
2305 def: Pat<(v8f64 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2306          (VMOVUPDZrmkz VK8WM:$mask, addr:$ptr)>;
2307
2308 def: Pat<(v8f64 (masked_load addr:$ptr, VK8WM:$mask,
2309                              (bc_v8f64 (v16i32 immAllZerosV)))),
2310          (VMOVUPDZrmkz VK8WM:$mask, addr:$ptr)>;
2311
2312 def: Pat<(v8f64 (masked_load addr:$ptr, VK8WM:$mask, (v8f64 VR512:$src0))),
2313          (VMOVUPDZrmk VR512:$src0, VK8WM:$mask, addr:$ptr)>;
2314
2315 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2316          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2317          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2318           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2319
2320 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2321                                        HasAVX512>,
2322                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2323                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2324
2325 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2326                                        HasAVX512>,
2327                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2328                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2329
2330 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2331                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2332                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2333
2334 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2335                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2336                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2337
2338 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2339                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2340                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2341
2342 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2343                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2344                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2345
2346 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2347                  (v16i32 immAllZerosV), GR16:$mask)),
2348        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2349
2350 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2351                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2352        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2353
2354 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2355             GR16:$mask),
2356          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2357             VR512:$src)>;
2358 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2359             GR8:$mask),
2360          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2361             VR512:$src)>;
2362
2363 let AddedComplexity = 20 in {
2364 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2365                           (bc_v8i64 (v16i32 immAllZerosV)))),
2366                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2367
2368 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2369                           (v8i64 VR512:$src))),
2370    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2371                                               VK8), VR512:$src)>;
2372
2373 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2374                            (v16i32 immAllZerosV))),
2375                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2376
2377 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2378                            (v16i32 VR512:$src))),
2379                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2380 }
2381
2382 def: Pat<(v16i32 (masked_load addr:$ptr, VK16WM:$mask, (v16i32 immAllZerosV))),
2383          (VMOVDQU32Zrmkz VK16WM:$mask, addr:$ptr)>;
2384
2385 def: Pat<(v16i32 (masked_load addr:$ptr, VK16WM:$mask, undef)),
2386          (VMOVDQU32Zrmkz VK16WM:$mask, addr:$ptr)>;
2387
2388 def: Pat<(v16i32 (masked_load addr:$ptr, VK16WM:$mask, (v16i32 VR512:$src0))),
2389          (VMOVDQU32Zrmk VR512:$src0, VK16WM:$mask, addr:$ptr)>;
2390
2391 def: Pat<(v8i64 (masked_load addr:$ptr, VK8WM:$mask,
2392                              (bc_v8i64 (v16i32 immAllZerosV)))),
2393          (VMOVDQU64Zrmkz VK8WM:$mask, addr:$ptr)>;
2394
2395 def: Pat<(v8i64 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2396          (VMOVDQU64Zrmkz VK8WM:$mask, addr:$ptr)>;
2397
2398 def: Pat<(v8i64 (masked_load addr:$ptr, VK8WM:$mask, (v8i64 VR512:$src0))),
2399          (VMOVDQU64Zrmk VR512:$src0, VK8WM:$mask, addr:$ptr)>;
2400
2401 def: Pat<(masked_store addr:$ptr, VK16WM:$mask, (v16i32 VR512:$src)),
2402          (VMOVDQU32Zmrk addr:$ptr, VK16WM:$mask, VR512:$src)>;
2403
2404 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i64 VR512:$src)),
2405          (VMOVDQU64Zmrk addr:$ptr, VK8WM:$mask, VR512:$src)>;
2406
2407 // SKX replacement
2408 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2409          (VMOVDQU32Z256mrk addr:$ptr, VK8WM:$mask, VR256:$src)>;
2410
2411 // KNL replacement
2412 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2413          (VMOVDQU32Zmrk addr:$ptr,
2414          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2415          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2416
2417 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2418          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2419           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2420
2421
2422 // Move Int Doubleword to Packed Double Int
2423 //
2424 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2425                       "vmovd\t{$src, $dst|$dst, $src}",
2426                       [(set VR128X:$dst,
2427                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2428                         EVEX, VEX_LIG;
2429 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2430                       "vmovd\t{$src, $dst|$dst, $src}",
2431                       [(set VR128X:$dst,
2432                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2433                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2434 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2435                       "vmovq\t{$src, $dst|$dst, $src}",
2436                         [(set VR128X:$dst,
2437                           (v2i64 (scalar_to_vector GR64:$src)))],
2438                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2439 let isCodeGenOnly = 1 in {
2440 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2441                        "vmovq\t{$src, $dst|$dst, $src}",
2442                        [(set FR64:$dst, (bitconvert GR64:$src))],
2443                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2444 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2445                          "vmovq\t{$src, $dst|$dst, $src}",
2446                          [(set GR64:$dst, (bitconvert FR64:$src))],
2447                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2448 }
2449 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2450                          "vmovq\t{$src, $dst|$dst, $src}",
2451                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2452                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2453                          EVEX_CD8<64, CD8VT1>;
2454
2455 // Move Int Doubleword to Single Scalar
2456 //
2457 let isCodeGenOnly = 1 in {
2458 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2459                       "vmovd\t{$src, $dst|$dst, $src}",
2460                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2461                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2462
2463 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2464                       "vmovd\t{$src, $dst|$dst, $src}",
2465                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2466                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2467 }
2468
2469 // Move doubleword from xmm register to r/m32
2470 //
2471 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2472                        "vmovd\t{$src, $dst|$dst, $src}",
2473                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2474                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2475                        EVEX, VEX_LIG;
2476 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2477                        (ins i32mem:$dst, VR128X:$src),
2478                        "vmovd\t{$src, $dst|$dst, $src}",
2479                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2480                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2481                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2482
2483 // Move quadword from xmm1 register to r/m64
2484 //
2485 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2486                       "vmovq\t{$src, $dst|$dst, $src}",
2487                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2488                                                    (iPTR 0)))],
2489                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2490                       Requires<[HasAVX512, In64BitMode]>;
2491
2492 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2493                        (ins i64mem:$dst, VR128X:$src),
2494                        "vmovq\t{$src, $dst|$dst, $src}",
2495                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2496                                addr:$dst)], IIC_SSE_MOVDQ>,
2497                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2498                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2499
2500 // Move Scalar Single to Double Int
2501 //
2502 let isCodeGenOnly = 1 in {
2503 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2504                       (ins FR32X:$src),
2505                       "vmovd\t{$src, $dst|$dst, $src}",
2506                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2507                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2508 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2509                       (ins i32mem:$dst, FR32X:$src),
2510                       "vmovd\t{$src, $dst|$dst, $src}",
2511                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2512                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2513 }
2514
2515 // Move Quadword Int to Packed Quadword Int
2516 //
2517 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2518                       (ins i64mem:$src),
2519                       "vmovq\t{$src, $dst|$dst, $src}",
2520                       [(set VR128X:$dst,
2521                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2522                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2523
2524 //===----------------------------------------------------------------------===//
2525 // AVX-512  MOVSS, MOVSD
2526 //===----------------------------------------------------------------------===//
2527
2528 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2529                               SDNode OpNode, ValueType vt,
2530                               X86MemOperand x86memop, PatFrag mem_pat> {
2531   let hasSideEffects = 0 in {
2532   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2533               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2534               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2535                                       (scalar_to_vector RC:$src2))))],
2536               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2537   let Constraints = "$src1 = $dst" in
2538   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2539               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2540               !strconcat(asm,
2541                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2542               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2543   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2544               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2545               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2546               EVEX, VEX_LIG;
2547   let mayStore = 1 in {
2548   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2549              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2550              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2551              EVEX, VEX_LIG;
2552   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2553              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2554              [], IIC_SSE_MOV_S_MR>,
2555              EVEX, VEX_LIG, EVEX_K;
2556   } // mayStore
2557   } //hasSideEffects = 0
2558 }
2559
2560 let ExeDomain = SSEPackedSingle in
2561 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2562                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2563
2564 let ExeDomain = SSEPackedDouble in
2565 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2566                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2567
2568 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2569           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2570            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2571
2572 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2573           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2574            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2575
2576 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2577           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2578            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2579
2580 // For the disassembler
2581 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2582   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2583                         (ins VR128X:$src1, FR32X:$src2),
2584                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2585                         IIC_SSE_MOV_S_RR>,
2586                         XS, EVEX_4V, VEX_LIG;
2587   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2588                         (ins VR128X:$src1, FR64X:$src2),
2589                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2590                         IIC_SSE_MOV_S_RR>,
2591                         XD, EVEX_4V, VEX_LIG, VEX_W;
2592 }
2593
2594 let Predicates = [HasAVX512] in {
2595   let AddedComplexity = 15 in {
2596   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2597   // MOVS{S,D} to the lower bits.
2598   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2599             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2600   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2601             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2602   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2603             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2604   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2605             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2606
2607   // Move low f32 and clear high bits.
2608   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2609             (SUBREG_TO_REG (i32 0),
2610              (VMOVSSZrr (v4f32 (V_SET0)),
2611               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2612   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2613             (SUBREG_TO_REG (i32 0),
2614              (VMOVSSZrr (v4i32 (V_SET0)),
2615                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2616   }
2617
2618   let AddedComplexity = 20 in {
2619   // MOVSSrm zeros the high parts of the register; represent this
2620   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2621   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2622             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2623   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2624             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2625   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2626             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2627
2628   // MOVSDrm zeros the high parts of the register; represent this
2629   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2630   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2631             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2632   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2633             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2634   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2635             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2636   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2637             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2638   def : Pat<(v2f64 (X86vzload addr:$src)),
2639             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2640
2641   // Represent the same patterns above but in the form they appear for
2642   // 256-bit types
2643   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2644                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2645             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2646   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2647                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2648             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2649   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2650                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2651             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2652   }
2653   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2654                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2655             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2656                                             FR32X:$src)), sub_xmm)>;
2657   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2658                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2659             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2660                                      FR64X:$src)), sub_xmm)>;
2661   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2662                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2663             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2664
2665   // Move low f64 and clear high bits.
2666   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2667             (SUBREG_TO_REG (i32 0),
2668              (VMOVSDZrr (v2f64 (V_SET0)),
2669                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2670
2671   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2672             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2673                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2674
2675   // Extract and store.
2676   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2677                    addr:$dst),
2678             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2679   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2680                    addr:$dst),
2681             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2682
2683   // Shuffle with VMOVSS
2684   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2685             (VMOVSSZrr (v4i32 VR128X:$src1),
2686                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2687   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2688             (VMOVSSZrr (v4f32 VR128X:$src1),
2689                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2690
2691   // 256-bit variants
2692   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2693             (SUBREG_TO_REG (i32 0),
2694               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2695                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2696               sub_xmm)>;
2697   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2698             (SUBREG_TO_REG (i32 0),
2699               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2700                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2701               sub_xmm)>;
2702
2703   // Shuffle with VMOVSD
2704   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2705             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2706   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2707             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2708   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2709             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2710   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2711             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2712
2713   // 256-bit variants
2714   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2715             (SUBREG_TO_REG (i32 0),
2716               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2717                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2718               sub_xmm)>;
2719   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2720             (SUBREG_TO_REG (i32 0),
2721               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2722                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2723               sub_xmm)>;
2724
2725   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2726             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2727   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2728             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2729   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2730             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2731   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2732             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2733 }
2734
2735 let AddedComplexity = 15 in
2736 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2737                                 (ins VR128X:$src),
2738                                 "vmovq\t{$src, $dst|$dst, $src}",
2739                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2740                                                    (v2i64 VR128X:$src))))],
2741                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2742
2743 let AddedComplexity = 20 in
2744 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2745                                  (ins i128mem:$src),
2746                                  "vmovq\t{$src, $dst|$dst, $src}",
2747                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2748                                                      (loadv2i64 addr:$src))))],
2749                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2750                                  EVEX_CD8<8, CD8VT8>;
2751
2752 let Predicates = [HasAVX512] in {
2753   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2754   let AddedComplexity = 20 in {
2755     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2756               (VMOVDI2PDIZrm addr:$src)>;
2757     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2758               (VMOV64toPQIZrr GR64:$src)>;
2759     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2760               (VMOVDI2PDIZrr GR32:$src)>;
2761
2762     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2763               (VMOVDI2PDIZrm addr:$src)>;
2764     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2765               (VMOVDI2PDIZrm addr:$src)>;
2766     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2767             (VMOVZPQILo2PQIZrm addr:$src)>;
2768     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2769             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2770     def : Pat<(v2i64 (X86vzload addr:$src)),
2771             (VMOVZPQILo2PQIZrm addr:$src)>;
2772   }
2773
2774   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2775   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2776                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2777             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2778   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2779                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2780             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2781 }
2782
2783 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2784         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2785
2786 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2787         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2788
2789 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2790         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2791
2792 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2793         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2794
2795 //===----------------------------------------------------------------------===//
2796 // AVX-512 - Non-temporals
2797 //===----------------------------------------------------------------------===//
2798 let SchedRW = [WriteLoad] in {
2799   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2800                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2801                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2802                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2803                         EVEX_CD8<64, CD8VF>;
2804
2805   let Predicates = [HasAVX512, HasVLX] in {
2806     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2807                              (ins i256mem:$src),
2808                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2809                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2810                              EVEX_CD8<64, CD8VF>;
2811
2812     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2813                              (ins i128mem:$src),
2814                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2815                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2816                              EVEX_CD8<64, CD8VF>;
2817   }
2818 }
2819
2820 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2821                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2822                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2823   let SchedRW = [WriteStore], mayStore = 1,
2824       AddedComplexity = 400 in
2825   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2826                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2827                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2828 }
2829
2830 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2831                            string elty, string elsz, string vsz512,
2832                            string vsz256, string vsz128, Domain d,
2833                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2834   let Predicates = [prd] in
2835   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2836                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2837                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2838                         EVEX_V512;
2839
2840   let Predicates = [prd, HasVLX] in {
2841     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2842                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2843                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2844                              EVEX_V256;
2845
2846     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2847                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2848                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2849                              EVEX_V128;
2850   }
2851 }
2852
2853 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2854                                 "i", "64", "8", "4", "2", SSEPackedInt,
2855                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2856
2857 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2858                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2859                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2860
2861 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2862                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2863                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2864
2865 //===----------------------------------------------------------------------===//
2866 // AVX-512 - Integer arithmetic
2867 //
2868 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2869                            X86VectorVTInfo _, OpndItins itins,
2870                            bit IsCommutable = 0> {
2871   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2872                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2873                     "$src2, $src1", "$src1, $src2",
2874                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2875                     "", itins.rr, IsCommutable>,
2876             AVX512BIBase, EVEX_4V;
2877
2878   let mayLoad = 1 in
2879     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2880                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2881                     "$src2, $src1", "$src1, $src2",
2882                     (_.VT (OpNode _.RC:$src1,
2883                                   (bitconvert (_.LdFrag addr:$src2)))),
2884                     "", itins.rm>,
2885               AVX512BIBase, EVEX_4V;
2886 }
2887
2888 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2889                             X86VectorVTInfo _, OpndItins itins,
2890                             bit IsCommutable = 0> :
2891            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2892   let mayLoad = 1 in
2893     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2894                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2895                     "${src2}"##_.BroadcastStr##", $src1",
2896                     "$src1, ${src2}"##_.BroadcastStr,
2897                     (_.VT (OpNode _.RC:$src1,
2898                                   (X86VBroadcast
2899                                       (_.ScalarLdFrag addr:$src2)))),
2900                     "", itins.rm>,
2901                AVX512BIBase, EVEX_4V, EVEX_B;
2902 }
2903
2904 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2905                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2906                               Predicate prd, bit IsCommutable = 0> {
2907   let Predicates = [prd] in
2908     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2909                              IsCommutable>, EVEX_V512;
2910
2911   let Predicates = [prd, HasVLX] in {
2912     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2913                              IsCommutable>, EVEX_V256;
2914     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2915                              IsCommutable>, EVEX_V128;
2916   }
2917 }
2918
2919 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2920                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2921                                Predicate prd, bit IsCommutable = 0> {
2922   let Predicates = [prd] in
2923     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2924                              IsCommutable>, EVEX_V512;
2925
2926   let Predicates = [prd, HasVLX] in {
2927     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2928                              IsCommutable>, EVEX_V256;
2929     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2930                              IsCommutable>, EVEX_V128;
2931   }
2932 }
2933
2934 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
2935                                 OpndItins itins, Predicate prd,
2936                                 bit IsCommutable = 0> {
2937   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
2938                                itins, prd, IsCommutable>,
2939                                VEX_W, EVEX_CD8<64, CD8VF>;
2940 }
2941
2942 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
2943                                 OpndItins itins, Predicate prd,
2944                                 bit IsCommutable = 0> {
2945   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
2946                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
2947 }
2948
2949 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2950                                 OpndItins itins, Predicate prd,
2951                                 bit IsCommutable = 0> {
2952   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
2953                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
2954 }
2955
2956 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
2957                                 OpndItins itins, Predicate prd,
2958                                 bit IsCommutable = 0> {
2959   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
2960                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
2961 }
2962
2963 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
2964                                  SDNode OpNode, OpndItins itins, Predicate prd,
2965                                  bit IsCommutable = 0> {
2966   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
2967                                    IsCommutable>;
2968
2969   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
2970                                    IsCommutable>;
2971 }
2972
2973 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
2974                                  SDNode OpNode, OpndItins itins, Predicate prd,
2975                                  bit IsCommutable = 0> {
2976   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
2977                                    IsCommutable>;
2978
2979   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
2980                                    IsCommutable>;
2981 }
2982
2983 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
2984                                   bits<8> opc_d, bits<8> opc_q,
2985                                   string OpcodeStr, SDNode OpNode,
2986                                   OpndItins itins, bit IsCommutable = 0> {
2987   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
2988                                     itins, HasAVX512, IsCommutable>,
2989               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
2990                                     itins, HasBWI, IsCommutable>;
2991 }
2992
2993 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, ValueType DstVT,
2994                             ValueType SrcVT, RegisterClass KRC, RegisterClass RC,
2995                             PatFrag memop_frag, X86MemOperand x86memop,
2996                             PatFrag scalar_mfrag, X86MemOperand x86scalar_mop,
2997                             string BrdcstStr, OpndItins itins, bit IsCommutable = 0> {
2998   let isCommutable = IsCommutable in
2999   {
3000     def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3001        (ins RC:$src1, RC:$src2),
3002        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3003        []>, EVEX_4V;
3004     def rrk : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3005                (ins KRC:$mask, RC:$src1, RC:$src2),
3006                !strconcat(OpcodeStr,
3007                   "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
3008                [], itins.rr>, EVEX_4V, EVEX_K;
3009     def rrkz : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3010                 (ins KRC:$mask, RC:$src1, RC:$src2),
3011                 !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}} {z}" ,
3012                     "|$dst {${mask}} {z}, $src1, $src2}"),
3013                 [], itins.rr>, EVEX_4V, EVEX_KZ;
3014   }
3015   let mayLoad = 1 in {
3016     def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3017               (ins RC:$src1, x86memop:$src2),
3018               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3019               []>, EVEX_4V;
3020     def rmk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3021                (ins KRC:$mask, RC:$src1, x86memop:$src2),
3022                !strconcat(OpcodeStr,
3023                    "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
3024                [], itins.rm>, EVEX_4V, EVEX_K;
3025     def rmkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3026                 (ins KRC:$mask, RC:$src1, x86memop:$src2),
3027                 !strconcat(OpcodeStr,
3028                     "\t{$src2, $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, $src2}"),
3029                 [], itins.rm>, EVEX_4V, EVEX_KZ;
3030     def rmb : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3031                (ins RC:$src1, x86scalar_mop:$src2),
3032                !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3033                           ", $src1, $dst|$dst, $src1, ${src2}", BrdcstStr, "}"),
3034                [], itins.rm>, EVEX_4V, EVEX_B;
3035     def rmbk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3036                 (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
3037                 !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3038                            ", $src1, $dst {${mask}}|$dst {${mask}}, $src1, ${src2}",
3039                            BrdcstStr, "}"),
3040                 [], itins.rm>, EVEX_4V, EVEX_B, EVEX_K;
3041     def rmbkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3042                  (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
3043                  !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3044                             ", $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, ${src2}",
3045                             BrdcstStr, "}"),
3046                  [], itins.rm>, EVEX_4V, EVEX_B, EVEX_KZ;
3047   }
3048 }
3049
3050 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3051                                     SSE_INTALU_ITINS_P, 1>;
3052 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3053                                     SSE_INTALU_ITINS_P, 0>;
3054 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3055                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3056 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3057                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3058 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3059                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3060
3061 defm VPMULDQZ : avx512_binop_rm2<0x28, "vpmuldq", v8i64, v16i32, VK8WM, VR512,
3062                    loadv8i64, i512mem, loadi64, i64mem, "{1to8}",
3063                    SSE_INTALU_ITINS_P, 1>, T8PD, EVEX_V512,
3064                    EVEX_CD8<64, CD8VF>, VEX_W;
3065
3066 defm VPMULUDQZ : avx512_binop_rm2<0xF4, "vpmuludq", v8i64, v16i32, VK8WM, VR512,
3067                    loadv8i64, i512mem, loadi64, i64mem, "{1to8}",
3068                    SSE_INTMUL_ITINS_P, 1>, EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3069
3070 def : Pat<(v8i64 (X86pmuludq (v16i32 VR512:$src1), (v16i32 VR512:$src2))),
3071           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
3072
3073 def : Pat<(v8i64 (int_x86_avx512_mask_pmulu_dq_512 (v16i32 VR512:$src1),
3074            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3075           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
3076 def : Pat<(v8i64 (int_x86_avx512_mask_pmul_dq_512 (v16i32 VR512:$src1),
3077            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3078           (VPMULDQZrr VR512:$src1, VR512:$src2)>;
3079
3080 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3081                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3082 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3083                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3084 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3085                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3086
3087 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3088                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3089 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3090                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3091 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3092                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3093
3094 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3095                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3096 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3097                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3098 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3099                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3100
3101 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3102                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3103 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3104                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3105 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3106                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3107
3108 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3109                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3110            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3111 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3112                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3113            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3114 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3115                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3116            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3117 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3118                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3119            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3120 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3121                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3122            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3123 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3124                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3125            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3126 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3127                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3128            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3129 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3130                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3131            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3132 //===----------------------------------------------------------------------===//
3133 // AVX-512 - Unpack Instructions
3134 //===----------------------------------------------------------------------===//
3135
3136 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3137                                    PatFrag mem_frag, RegisterClass RC,
3138                                    X86MemOperand x86memop, string asm,
3139                                    Domain d> {
3140     def rr : AVX512PI<opc, MRMSrcReg,
3141                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3142                 asm, [(set RC:$dst,
3143                            (vt (OpNode RC:$src1, RC:$src2)))],
3144                            d>, EVEX_4V;
3145     def rm : AVX512PI<opc, MRMSrcMem,
3146                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3147                 asm, [(set RC:$dst,
3148                        (vt (OpNode RC:$src1,
3149                             (bitconvert (mem_frag addr:$src2)))))],
3150                         d>, EVEX_4V;
3151 }
3152
3153 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3154       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3155       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3156 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3157       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3158       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3159 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3160       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3161       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3162 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3163       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3164       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3165
3166 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3167                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3168                         X86MemOperand x86memop> {
3169   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3170        (ins RC:$src1, RC:$src2),
3171        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3172        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3173        IIC_SSE_UNPCK>, EVEX_4V;
3174   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3175        (ins RC:$src1, x86memop:$src2),
3176        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3177        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3178                                      (bitconvert (memop_frag addr:$src2)))))],
3179                                      IIC_SSE_UNPCK>, EVEX_4V;
3180 }
3181 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3182                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3183                                 EVEX_CD8<32, CD8VF>;
3184 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3185                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3186                                 VEX_W, EVEX_CD8<64, CD8VF>;
3187 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3188                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3189                                 EVEX_CD8<32, CD8VF>;
3190 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3191                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3192                                 VEX_W, EVEX_CD8<64, CD8VF>;
3193 //===----------------------------------------------------------------------===//
3194 // AVX-512 - PSHUFD
3195 //
3196
3197 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
3198                          SDNode OpNode, PatFrag mem_frag,
3199                          X86MemOperand x86memop, ValueType OpVT> {
3200   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
3201                      (ins RC:$src1, u8imm:$src2),
3202                      !strconcat(OpcodeStr,
3203                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3204                      [(set RC:$dst,
3205                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
3206                      EVEX;
3207   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
3208                      (ins x86memop:$src1, u8imm:$src2),
3209                      !strconcat(OpcodeStr,
3210                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3211                      [(set RC:$dst,
3212                        (OpVT (OpNode (mem_frag addr:$src1),
3213                               (i8 imm:$src2))))]>, EVEX;
3214 }
3215
3216 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, loadv16i32,
3217                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
3218
3219 //===----------------------------------------------------------------------===//
3220 // AVX-512  Logical Instructions
3221 //===----------------------------------------------------------------------===//
3222
3223 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3224                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3225 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3226                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3227 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3228                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3229 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3230                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3231
3232 //===----------------------------------------------------------------------===//
3233 // AVX-512  FP arithmetic
3234 //===----------------------------------------------------------------------===//
3235 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3236                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3237                          bit IsCommutable> {
3238
3239   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3240                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3241                            "$src2, $src1", "$src1, $src2",
3242                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3243                            (i32 FROUND_CURRENT)),
3244                            "", itins.rr, IsCommutable>;
3245
3246   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3247                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3248                          "$src2, $src1", "$src1, $src2",
3249                          (VecNode (_.VT _.RC:$src1),
3250                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3251                            (i32 FROUND_CURRENT)),
3252                          "", itins.rm, IsCommutable>;
3253   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3254       Predicates = [HasAVX512] in {
3255   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3256                          (ins _.FRC:$src1, _.FRC:$src2),
3257                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3258                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3259                           itins.rr>;
3260   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3261                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3262                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3263                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3264                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3265   }
3266 }
3267
3268 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3269                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3270
3271   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3272                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3273                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3274                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3275                           (i32 imm:$rc)), "", itins.rr, IsCommutable>,
3276                           EVEX_B, EVEX_RC;
3277 }
3278 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3279                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3280
3281   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3282                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3283                             "$src2, $src1", "$src1, $src2",
3284                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3285                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
3286 }
3287
3288 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3289                                   SDNode VecNode,
3290                                   SizeItins itins, bit IsCommutable> {
3291   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3292                               itins.s, IsCommutable>,
3293              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3294                               itins.s, IsCommutable>,
3295                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3296   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3297                               itins.d,                  IsCommutable>,
3298              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3299                               itins.d, IsCommutable>,
3300                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3301 }
3302
3303 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3304                                   SDNode VecNode,
3305                                   SizeItins itins, bit IsCommutable> {
3306   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3307                               itins.s, IsCommutable>,
3308              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3309                               itins.s, IsCommutable>,
3310                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3311   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3312                               itins.d,                  IsCommutable>,
3313              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3314                               itins.d, IsCommutable>,
3315                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3316 }
3317 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3318 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3319 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3320 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3321 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3322 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3323
3324 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3325                             X86VectorVTInfo _, bit IsCommutable> {
3326   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3327                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3328                   "$src2, $src1", "$src1, $src2",
3329                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3330   let mayLoad = 1 in {
3331     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3332                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3333                     "$src2, $src1", "$src1, $src2",
3334                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3335     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3336                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3337                      "${src2}"##_.BroadcastStr##", $src1",
3338                      "$src1, ${src2}"##_.BroadcastStr,
3339                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3340                                                 (_.ScalarLdFrag addr:$src2))))>,
3341                      EVEX_4V, EVEX_B;
3342   }//let mayLoad = 1
3343 }
3344
3345 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3346                             X86VectorVTInfo _, bit IsCommutable> {
3347   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3348                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3349                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3350                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3351                   EVEX_4V, EVEX_B, EVEX_RC;
3352 }
3353
3354 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3355                              bit IsCommutable = 0> {
3356   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3357                               IsCommutable>, EVEX_V512, PS,
3358                               EVEX_CD8<32, CD8VF>;
3359   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3360                               IsCommutable>, EVEX_V512, PD, VEX_W,
3361                               EVEX_CD8<64, CD8VF>;
3362
3363     // Define only if AVX512VL feature is present.
3364   let Predicates = [HasVLX] in {
3365     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3366                                    IsCommutable>, EVEX_V128, PS,
3367                                    EVEX_CD8<32, CD8VF>;
3368     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3369                                    IsCommutable>, EVEX_V256, PS,
3370                                    EVEX_CD8<32, CD8VF>;
3371     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3372                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3373                                    EVEX_CD8<64, CD8VF>;
3374     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3375                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3376                                    EVEX_CD8<64, CD8VF>;
3377   }
3378 }
3379
3380 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3381   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3382                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3383   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3384                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3385 }
3386
3387 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3388             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3389 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3390             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3391 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3392             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3393 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3394             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3395 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>;
3396 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>;
3397
3398 def : Pat<(v16f32 (int_x86_avx512_mask_max_ps_512 (v16f32 VR512:$src1),
3399                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3400                    (i16 -1), FROUND_CURRENT)),
3401           (VMAXPSZrr VR512:$src1, VR512:$src2)>;
3402
3403 def : Pat<(v8f64 (int_x86_avx512_mask_max_pd_512 (v8f64 VR512:$src1),
3404                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3405                    (i8 -1), FROUND_CURRENT)),
3406           (VMAXPDZrr VR512:$src1, VR512:$src2)>;
3407
3408 def : Pat<(v16f32 (int_x86_avx512_mask_min_ps_512 (v16f32 VR512:$src1),
3409                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3410                    (i16 -1), FROUND_CURRENT)),
3411           (VMINPSZrr VR512:$src1, VR512:$src2)>;
3412
3413 def : Pat<(v8f64 (int_x86_avx512_mask_min_pd_512 (v8f64 VR512:$src1),
3414                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3415                    (i8 -1), FROUND_CURRENT)),
3416           (VMINPDZrr VR512:$src1, VR512:$src2)>;
3417 //===----------------------------------------------------------------------===//
3418 // AVX-512  VPTESTM instructions
3419 //===----------------------------------------------------------------------===//
3420
3421 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, RegisterClass KRC,
3422               RegisterClass RC, X86MemOperand x86memop, PatFrag memop_frag,
3423               SDNode OpNode, ValueType vt> {
3424   def rr : AVX512PI<opc, MRMSrcReg,
3425              (outs KRC:$dst), (ins RC:$src1, RC:$src2),
3426              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3427              [(set KRC:$dst, (OpNode (vt RC:$src1), (vt RC:$src2)))],
3428              SSEPackedInt>, EVEX_4V;
3429   def rm : AVX512PI<opc, MRMSrcMem,
3430              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2),
3431              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3432              [(set KRC:$dst, (OpNode (vt RC:$src1),
3433               (bitconvert (memop_frag addr:$src2))))], SSEPackedInt>, EVEX_4V;
3434 }
3435
3436 defm VPTESTMDZ  : avx512_vptest<0x27, "vptestmd", VK16, VR512,  f512mem,
3437                               loadv16i32, X86testm, v16i32>, T8PD, EVEX_V512,
3438                               EVEX_CD8<32, CD8VF>;
3439 defm VPTESTMQZ  : avx512_vptest<0x27, "vptestmq", VK8, VR512,  f512mem,
3440                               loadv8i64, X86testm, v8i64>, T8PD, EVEX_V512, VEX_W,
3441                               EVEX_CD8<64, CD8VF>;
3442
3443 let Predicates = [HasCDI] in {
3444 defm VPTESTNMDZ  : avx512_vptest<0x27, "vptestnmd", VK16, VR512,  f512mem,
3445                               loadv16i32, X86testnm, v16i32>, T8XS, EVEX_V512,
3446                               EVEX_CD8<32, CD8VF>;
3447 defm VPTESTNMQZ  : avx512_vptest<0x27, "vptestnmq", VK8, VR512,  f512mem,
3448                               loadv8i64, X86testnm, v8i64>, T8XS, EVEX_V512, VEX_W,
3449                               EVEX_CD8<64, CD8VF>;
3450 }
3451
3452 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3453                  (v16i32 VR512:$src2), (i16 -1))),
3454                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3455
3456 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3457                  (v8i64 VR512:$src2), (i8 -1))),
3458                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3459
3460 //===----------------------------------------------------------------------===//
3461 // AVX-512  Shift instructions
3462 //===----------------------------------------------------------------------===//
3463 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3464                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3465   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3466                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3467                       "$src2, $src1", "$src1, $src2",
3468                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3469                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIi8Base, EVEX_4V;
3470   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3471                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3472                        "$src2, $src1", "$src1, $src2",
3473                    (_.VT (OpNode (_.LdFrag addr:$src1), (i8 imm:$src2))),
3474                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V;
3475 }
3476
3477 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3478                             ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3479    // src2 is always 128-bit
3480   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3481                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3482                       "$src2, $src1", "$src1, $src2",
3483                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3484                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3485   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3486                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3487                        "$src2, $src1", "$src1, $src2",
3488                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3489                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase, EVEX_4V;
3490 }
3491
3492 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3493                                   ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3494   defm Z : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag, _>, EVEX_V512;
3495 }
3496
3497 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, string OpcodeStr,
3498                                  SDNode OpNode> {
3499   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3500                                  v16i32_info>, EVEX_CD8<32, CD8VQ>;
3501   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3502                                  v8i64_info>, EVEX_CD8<64, CD8VQ>, VEX_W;
3503 }
3504
3505 defm VPSRLDZ : avx512_shift_rmi<0x72, MRM2r, MRM2m, "vpsrld", X86vsrli,
3506                            v16i32_info>,
3507                            EVEX_V512, EVEX_CD8<32, CD8VF>;
3508 defm VPSRLQZ : avx512_shift_rmi<0x73, MRM2r, MRM2m, "vpsrlq", X86vsrli,
3509                            v8i64_info>, EVEX_V512,
3510                            EVEX_CD8<64, CD8VF>, VEX_W;
3511
3512 defm VPSLLDZ : avx512_shift_rmi<0x72, MRM6r, MRM6m, "vpslld", X86vshli,
3513                            v16i32_info>, EVEX_V512,
3514                            EVEX_CD8<32, CD8VF>;
3515 defm VPSLLQZ : avx512_shift_rmi<0x73, MRM6r, MRM6m, "vpsllq", X86vshli,
3516                            v8i64_info>, EVEX_V512,
3517                            EVEX_CD8<64, CD8VF>, VEX_W;
3518
3519 defm VPSRADZ : avx512_shift_rmi<0x72, MRM4r, MRM4m, "vpsrad", X86vsrai,
3520                            v16i32_info>,
3521                            EVEX_V512, EVEX_CD8<32, CD8VF>;
3522 defm VPSRAQZ : avx512_shift_rmi<0x72, MRM4r, MRM4m, "vpsraq", X86vsrai,
3523                            v8i64_info>, EVEX_V512,
3524                            EVEX_CD8<64, CD8VF>, VEX_W;
3525
3526 defm VPSLL : avx512_shift_types<0xF2, 0xF3, "vpsll", X86vshl>;
3527 defm VPSRA : avx512_shift_types<0xE2, 0xE2, "vpsra", X86vsra>;
3528 defm VPSRL : avx512_shift_types<0xD2, 0xD3, "vpsrl", X86vsrl>;
3529
3530 //===-------------------------------------------------------------------===//
3531 // Variable Bit Shifts
3532 //===-------------------------------------------------------------------===//
3533 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3534                             X86VectorVTInfo _> {
3535   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3536                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3537                       "$src2, $src1", "$src1, $src2",
3538                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3539                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3540   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3541                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3542                        "$src2, $src1", "$src1, $src2",
3543                    (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2))),
3544                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V;
3545 }
3546
3547 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3548                                   AVX512VLVectorVTInfo _> {
3549   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3550 }
3551
3552 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3553                                  SDNode OpNode> {
3554   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3555                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VQ>;
3556   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3557                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VQ>, VEX_W;
3558 }
3559
3560 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>;
3561 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>;
3562 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>;
3563
3564 //===----------------------------------------------------------------------===//
3565 // AVX-512 - MOVDDUP
3566 //===----------------------------------------------------------------------===//
3567
3568 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3569                         X86MemOperand x86memop, PatFrag memop_frag> {
3570 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3571                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3572                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3573 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3574                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3575                     [(set RC:$dst,
3576                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3577 }
3578
3579 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3580                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3581 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3582           (VMOVDDUPZrm addr:$src)>;
3583
3584 //===---------------------------------------------------------------------===//
3585 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3586 //===---------------------------------------------------------------------===//
3587 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3588                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3589                               X86MemOperand x86memop> {
3590   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3591                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3592                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3593   let mayLoad = 1 in
3594   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3595                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3596                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3597 }
3598
3599 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3600                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3601                        EVEX_CD8<32, CD8VF>;
3602 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3603                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3604                        EVEX_CD8<32, CD8VF>;
3605
3606 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3607 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3608            (VMOVSHDUPZrm addr:$src)>;
3609 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3610 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3611            (VMOVSLDUPZrm addr:$src)>;
3612
3613 //===----------------------------------------------------------------------===//
3614 // Move Low to High and High to Low packed FP Instructions
3615 //===----------------------------------------------------------------------===//
3616 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3617           (ins VR128X:$src1, VR128X:$src2),
3618           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3619           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3620            IIC_SSE_MOV_LH>, EVEX_4V;
3621 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3622           (ins VR128X:$src1, VR128X:$src2),
3623           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3624           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3625           IIC_SSE_MOV_LH>, EVEX_4V;
3626
3627 let Predicates = [HasAVX512] in {
3628   // MOVLHPS patterns
3629   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3630             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3631   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3632             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3633
3634   // MOVHLPS patterns
3635   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3636             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3637 }
3638
3639 //===----------------------------------------------------------------------===//
3640 // FMA - Fused Multiply Operations
3641 //
3642
3643 let Constraints = "$src1 = $dst" in {
3644 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3645 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3646                            SDPatternOperator OpNode = null_frag> {
3647   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3648           (ins _.RC:$src2, _.RC:$src3),
3649           OpcodeStr, "$src3, $src2", "$src2, $src3",
3650           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
3651          AVX512FMA3Base;
3652
3653   let mayLoad = 1 in
3654   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3655             (ins _.RC:$src2, _.MemOp:$src3),
3656             OpcodeStr, "$src3, $src2", "$src2, $src3",
3657             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
3658             AVX512FMA3Base;
3659
3660   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3661               (ins _.RC:$src2, _.ScalarMemOp:$src3),
3662               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"), !strconcat("$src2, ${src3}", _.BroadcastStr ),
3663               (OpNode _.RC:$src1, _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
3664               AVX512FMA3Base, EVEX_B;
3665  }
3666 } // Constraints = "$src1 = $dst"
3667
3668 let Constraints = "$src1 = $dst" in {
3669 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3670 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3671                            SDPatternOperator OpNode> {
3672    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3673           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
3674           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
3675           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
3676           AVX512FMA3Base, EVEX_B, EVEX_RC;
3677  }
3678 } // Constraints = "$src1 = $dst"
3679
3680 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
3681                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
3682   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3683                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3684 }
3685
3686 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
3687                               string OpcodeStr, X86VectorVTInfo VTI,
3688                               SDPatternOperator OpNode> {
3689   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3690                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3691
3692   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
3693                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
3694 }
3695
3696 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
3697                               string OpcodeStr,
3698                               SDPatternOperator OpNode,
3699                               SDPatternOperator OpNodeRnd> {
3700 let ExeDomain = SSEPackedSingle in {
3701     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3702                                              v16f32_info, OpNode>,
3703                           avx512_fma3_round_forms<opc213, OpcodeStr,
3704                                              v16f32_info, OpNodeRnd>, EVEX_V512;
3705     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3706                                              v8f32x_info, OpNode>, EVEX_V256;
3707     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3708                                              v4f32x_info, OpNode>, EVEX_V128;
3709   }
3710 let ExeDomain = SSEPackedDouble in {
3711     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3712                                              v8f64_info, OpNode>,
3713                           avx512_fma3_round_forms<opc213, OpcodeStr,
3714                                              v8f64_info, OpNodeRnd>, EVEX_V512, VEX_W;
3715     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3716                                              v4f64x_info, OpNode>, EVEX_V256, VEX_W;
3717     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3718                                              v2f64x_info, OpNode>, EVEX_V128, VEX_W;
3719   }
3720 }
3721
3722 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
3723 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
3724 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
3725 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
3726 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
3727 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
3728
3729 let Constraints = "$src1 = $dst" in {
3730 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
3731                              X86VectorVTInfo _> {
3732   let mayLoad = 1 in
3733   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3734           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
3735           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
3736           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
3737                                                     _.RC:$src3)))]>;
3738    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3739            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
3740            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
3741             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
3742            [(set _.RC:$dst,
3743                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3744                                             (_.ScalarLdFrag addr:$src2))),
3745                                    _.RC:$src3))]>, EVEX_B;
3746 }
3747 } // Constraints = "$src1 = $dst"
3748
3749
3750 multiclass avx512_fma3p_m132_f<bits<8> opc,
3751                               string OpcodeStr,
3752                               SDNode OpNode> {
3753
3754 let ExeDomain = SSEPackedSingle in {
3755     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
3756                                              OpNode,v16f32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
3757     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3758                                              OpNode, v8f32x_info>, EVEX_V256, EVEX_CD8<32, CD8VF>;
3759     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3760                                              OpNode, v4f32x_info>, EVEX_V128, EVEX_CD8<32, CD8VF>;
3761   }
3762 let ExeDomain = SSEPackedDouble in {
3763     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
3764                                            OpNode, v8f64_info>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VF>;
3765     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3766                                            OpNode, v4f64x_info>, EVEX_V256, VEX_W, EVEX_CD8<32, CD8VF>;
3767     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3768                                            OpNode, v2f64x_info>, EVEX_V128, VEX_W, EVEX_CD8<32, CD8VF>;
3769   }
3770 }
3771
3772 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
3773 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
3774 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
3775 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
3776 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
3777 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
3778
3779
3780 // Scalar FMA
3781 let Constraints = "$src1 = $dst" in {
3782 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3783                  RegisterClass RC, ValueType OpVT,
3784                  X86MemOperand x86memop, Operand memop,
3785                  PatFrag mem_frag> {
3786   let isCommutable = 1 in
3787   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
3788                    (ins RC:$src1, RC:$src2, RC:$src3),
3789                    !strconcat(OpcodeStr,
3790                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3791                    [(set RC:$dst,
3792                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
3793   let mayLoad = 1 in
3794   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
3795                    (ins RC:$src1, RC:$src2, f128mem:$src3),
3796                    !strconcat(OpcodeStr,
3797                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3798                    [(set RC:$dst,
3799                      (OpVT (OpNode RC:$src2, RC:$src1,
3800                             (mem_frag addr:$src3))))]>;
3801 }
3802
3803 } // Constraints = "$src1 = $dst"
3804
3805 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
3806                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3807 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
3808                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3809 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
3810                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3811 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
3812                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3813 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
3814                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3815 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
3816                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3817 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
3818                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3819 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
3820                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3821
3822 //===----------------------------------------------------------------------===//
3823 // AVX-512  Scalar convert from sign integer to float/double
3824 //===----------------------------------------------------------------------===//
3825
3826 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3827                           X86MemOperand x86memop, string asm> {
3828 let hasSideEffects = 0 in {
3829   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
3830               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
3831               EVEX_4V;
3832   let mayLoad = 1 in
3833   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
3834               (ins DstRC:$src1, x86memop:$src),
3835               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
3836               EVEX_4V;
3837 } // hasSideEffects = 0
3838 }
3839 let Predicates = [HasAVX512] in {
3840 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
3841                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3842 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
3843                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3844 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
3845                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3846 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
3847                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3848
3849 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
3850           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3851 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
3852           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3853 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
3854           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3855 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
3856           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3857
3858 def : Pat<(f32 (sint_to_fp GR32:$src)),
3859           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
3860 def : Pat<(f32 (sint_to_fp GR64:$src)),
3861           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
3862 def : Pat<(f64 (sint_to_fp GR32:$src)),
3863           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
3864 def : Pat<(f64 (sint_to_fp GR64:$src)),
3865           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
3866
3867 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
3868                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3869 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
3870                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3871 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
3872                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3873 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
3874                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3875
3876 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
3877           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3878 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
3879           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3880 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
3881           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3882 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
3883           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3884
3885 def : Pat<(f32 (uint_to_fp GR32:$src)),
3886           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
3887 def : Pat<(f32 (uint_to_fp GR64:$src)),
3888           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
3889 def : Pat<(f64 (uint_to_fp GR32:$src)),
3890           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
3891 def : Pat<(f64 (uint_to_fp GR64:$src)),
3892           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
3893 }
3894
3895 //===----------------------------------------------------------------------===//
3896 // AVX-512  Scalar convert from float/double to integer
3897 //===----------------------------------------------------------------------===//
3898 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3899                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
3900                           string asm> {
3901 let hasSideEffects = 0 in {
3902   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
3903               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
3904               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
3905               Requires<[HasAVX512]>;
3906   let mayLoad = 1 in
3907   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
3908               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
3909               Requires<[HasAVX512]>;
3910 } // hasSideEffects = 0
3911 }
3912 let Predicates = [HasAVX512] in {
3913 // Convert float/double to signed/unsigned int 32/64
3914 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
3915                                    ssmem, sse_load_f32, "cvtss2si">,
3916                                    XS, EVEX_CD8<32, CD8VT1>;
3917 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
3918                                    ssmem, sse_load_f32, "cvtss2si">,
3919                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
3920 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
3921                                    ssmem, sse_load_f32, "cvtss2usi">,
3922                                    XS, EVEX_CD8<32, CD8VT1>;
3923 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
3924                                    int_x86_avx512_cvtss2usi64, ssmem,
3925                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
3926                                    EVEX_CD8<32, CD8VT1>;
3927 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
3928                                    sdmem, sse_load_f64, "cvtsd2si">,
3929                                    XD, EVEX_CD8<64, CD8VT1>;
3930 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
3931                                    sdmem, sse_load_f64, "cvtsd2si">,
3932                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
3933 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
3934                                    sdmem, sse_load_f64, "cvtsd2usi">,
3935                                    XD, EVEX_CD8<64, CD8VT1>;
3936 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
3937                                    int_x86_avx512_cvtsd2usi64, sdmem,
3938                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
3939                                    EVEX_CD8<64, CD8VT1>;
3940
3941 let isCodeGenOnly = 1 in {
3942   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3943             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
3944             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
3945   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3946             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
3947             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
3948   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3949             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
3950             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
3951   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3952             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
3953             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
3954
3955   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3956             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
3957             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
3958   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3959             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
3960             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
3961   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3962             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
3963             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
3964   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3965             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
3966             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
3967 } // isCodeGenOnly = 1
3968
3969 // Convert float/double to signed/unsigned int 32/64 with truncation
3970 let isCodeGenOnly = 1 in {
3971   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
3972                                      ssmem, sse_load_f32, "cvttss2si">,
3973                                      XS, EVEX_CD8<32, CD8VT1>;
3974   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
3975                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
3976                                      "cvttss2si">, XS, VEX_W,
3977                                      EVEX_CD8<32, CD8VT1>;
3978   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
3979                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
3980                                      EVEX_CD8<64, CD8VT1>;
3981   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
3982                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
3983                                      "cvttsd2si">, XD, VEX_W,
3984                                      EVEX_CD8<64, CD8VT1>;
3985   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
3986                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
3987                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
3988   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
3989                                      int_x86_avx512_cvttss2usi64, ssmem,
3990                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
3991                                      EVEX_CD8<32, CD8VT1>;
3992   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
3993                                      int_x86_avx512_cvttsd2usi,
3994                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
3995                                      EVEX_CD8<64, CD8VT1>;
3996   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
3997                                      int_x86_avx512_cvttsd2usi64, sdmem,
3998                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
3999                                      EVEX_CD8<64, CD8VT1>;
4000 } // isCodeGenOnly = 1
4001
4002 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4003                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4004                          string asm> {
4005   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4006               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4007               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4008   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4009               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4010               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4011 }
4012
4013 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4014                                   loadf32, "cvttss2si">, XS,
4015                                   EVEX_CD8<32, CD8VT1>;
4016 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4017                                   loadf32, "cvttss2usi">, XS,
4018                                   EVEX_CD8<32, CD8VT1>;
4019 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4020                                   loadf32, "cvttss2si">, XS, VEX_W,
4021                                   EVEX_CD8<32, CD8VT1>;
4022 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4023                                   loadf32, "cvttss2usi">, XS, VEX_W,
4024                                   EVEX_CD8<32, CD8VT1>;
4025 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4026                                   loadf64, "cvttsd2si">, XD,
4027                                   EVEX_CD8<64, CD8VT1>;
4028 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4029                                   loadf64, "cvttsd2usi">, XD,
4030                                   EVEX_CD8<64, CD8VT1>;
4031 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4032                                   loadf64, "cvttsd2si">, XD, VEX_W,
4033                                   EVEX_CD8<64, CD8VT1>;
4034 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4035                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4036                                   EVEX_CD8<64, CD8VT1>;
4037 } // HasAVX512
4038 //===----------------------------------------------------------------------===//
4039 // AVX-512  Convert form float to double and back
4040 //===----------------------------------------------------------------------===//
4041 let hasSideEffects = 0 in {
4042 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4043                     (ins FR32X:$src1, FR32X:$src2),
4044                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4045                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4046 let mayLoad = 1 in
4047 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4048                     (ins FR32X:$src1, f32mem:$src2),
4049                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4050                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4051                     EVEX_CD8<32, CD8VT1>;
4052
4053 // Convert scalar double to scalar single
4054 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4055                       (ins FR64X:$src1, FR64X:$src2),
4056                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4057                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4058 let mayLoad = 1 in
4059 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4060                       (ins FR64X:$src1, f64mem:$src2),
4061                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4062                       []>, EVEX_4V, VEX_LIG, VEX_W,
4063                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4064 }
4065
4066 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4067       Requires<[HasAVX512]>;
4068 def : Pat<(fextend (loadf32 addr:$src)),
4069     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4070
4071 def : Pat<(extloadf32 addr:$src),
4072     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4073       Requires<[HasAVX512, OptForSize]>;
4074
4075 def : Pat<(extloadf32 addr:$src),
4076     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4077     Requires<[HasAVX512, OptForSpeed]>;
4078
4079 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4080            Requires<[HasAVX512]>;
4081
4082 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4083                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4084                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4085                Domain d> {
4086 let hasSideEffects = 0 in {
4087   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4088               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4089               [(set DstRC:$dst,
4090                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4091   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4092               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4093               [], d>, EVEX, EVEX_B, EVEX_RC;
4094   let mayLoad = 1 in
4095   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4096               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4097               [(set DstRC:$dst,
4098                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4099 } // hasSideEffects = 0
4100 }
4101
4102 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4103                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4104                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4105                Domain d> {
4106 let hasSideEffects = 0 in {
4107   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4108               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4109               [(set DstRC:$dst,
4110                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4111   let mayLoad = 1 in
4112   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4113               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4114               [(set DstRC:$dst,
4115                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4116 } // hasSideEffects = 0
4117 }
4118
4119 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4120                                 loadv8f64, f512mem, v8f32, v8f64,
4121                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4122                                 EVEX_CD8<64, CD8VF>;
4123
4124 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4125                                 loadv4f64, f256mem, v8f64, v8f32,
4126                                 SSEPackedDouble>, EVEX_V512, PS,
4127                                 EVEX_CD8<32, CD8VH>;
4128 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4129             (VCVTPS2PDZrm addr:$src)>;
4130
4131 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4132                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4133           (VCVTPD2PSZrr VR512:$src)>;
4134
4135 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4136                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4137           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4138
4139 //===----------------------------------------------------------------------===//
4140 // AVX-512  Vector convert from sign integer to float/double
4141 //===----------------------------------------------------------------------===//
4142
4143 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4144                                 loadv8i64, i512mem, v16f32, v16i32,
4145                                 SSEPackedSingle>, EVEX_V512, PS,
4146                                 EVEX_CD8<32, CD8VF>;
4147
4148 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4149                                 loadv4i64, i256mem, v8f64, v8i32,
4150                                 SSEPackedDouble>, EVEX_V512, XS,
4151                                 EVEX_CD8<32, CD8VH>;
4152
4153 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4154                                  loadv16f32, f512mem, v16i32, v16f32,
4155                                  SSEPackedSingle>, EVEX_V512, XS,
4156                                  EVEX_CD8<32, CD8VF>;
4157
4158 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4159                                  loadv8f64, f512mem, v8i32, v8f64,
4160                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4161                                  EVEX_CD8<64, CD8VF>;
4162
4163 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4164                                  loadv16f32, f512mem, v16i32, v16f32,
4165                                  SSEPackedSingle>, EVEX_V512, PS,
4166                                  EVEX_CD8<32, CD8VF>;
4167
4168 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4169 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4170                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4171           (VCVTTPS2UDQZrr VR512:$src)>;
4172
4173 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4174                                  loadv8f64, f512mem, v8i32, v8f64,
4175                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4176                                  EVEX_CD8<64, CD8VF>;
4177
4178 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4179 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4180                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4181           (VCVTTPD2UDQZrr VR512:$src)>;
4182
4183 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4184                                  loadv4i64, f256mem, v8f64, v8i32,
4185                                  SSEPackedDouble>, EVEX_V512, XS,
4186                                  EVEX_CD8<32, CD8VH>;
4187
4188 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4189                                  loadv16i32, f512mem, v16f32, v16i32,
4190                                  SSEPackedSingle>, EVEX_V512, XD,
4191                                  EVEX_CD8<32, CD8VF>;
4192
4193 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4194           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4195            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4196
4197 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4198           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4199            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4200
4201 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4202           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4203            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4204
4205 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4206           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4207            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4208
4209 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4210           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4211            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4212
4213 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4214                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4215           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4216 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4217                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4218           (VCVTDQ2PDZrr VR256X:$src)>;
4219 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4220                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4221           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4222 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4223                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4224           (VCVTUDQ2PDZrr VR256X:$src)>;
4225
4226 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4227                RegisterClass DstRC, PatFrag mem_frag,
4228                X86MemOperand x86memop, Domain d> {
4229 let hasSideEffects = 0 in {
4230   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4231               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4232               [], d>, EVEX;
4233   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4234               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4235               [], d>, EVEX, EVEX_B, EVEX_RC;
4236   let mayLoad = 1 in
4237   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4238               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4239               [], d>, EVEX;
4240 } // hasSideEffects = 0
4241 }
4242
4243 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4244                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4245                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4246 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4247                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4248                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4249
4250 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4251                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4252            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4253
4254 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4255                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4256            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4257
4258 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4259                                  loadv16f32, f512mem, SSEPackedSingle>,
4260                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4261 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4262                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4263                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4264
4265 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4266                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4267            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4268
4269 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4270                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4271            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4272
4273 let Predicates = [HasAVX512] in {
4274   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4275             (VCVTPD2PSZrm addr:$src)>;
4276   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4277             (VCVTPS2PDZrm addr:$src)>;
4278 }
4279
4280 //===----------------------------------------------------------------------===//
4281 // Half precision conversion instructions
4282 //===----------------------------------------------------------------------===//
4283 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4284                              X86MemOperand x86memop> {
4285   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4286              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4287              []>, EVEX;
4288   let hasSideEffects = 0, mayLoad = 1 in
4289   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4290              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4291 }
4292
4293 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4294                              X86MemOperand x86memop> {
4295   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4296                (ins srcRC:$src1, i32u8imm:$src2),
4297                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4298                []>, EVEX;
4299   let hasSideEffects = 0, mayStore = 1 in
4300   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4301                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4302                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4303 }
4304
4305 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4306                                     EVEX_CD8<32, CD8VH>;
4307 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4308                                     EVEX_CD8<32, CD8VH>;
4309
4310 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4311            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4312            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4313
4314 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4315            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4316            (VCVTPH2PSZrr VR256X:$src)>;
4317
4318 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4319   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4320                                  "ucomiss">, PS, EVEX, VEX_LIG,
4321                                  EVEX_CD8<32, CD8VT1>;
4322   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4323                                   "ucomisd">, PD, EVEX,
4324                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4325   let Pattern = []<dag> in {
4326     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4327                                    "comiss">, PS, EVEX, VEX_LIG,
4328                                    EVEX_CD8<32, CD8VT1>;
4329     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4330                                    "comisd">, PD, EVEX,
4331                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4332   }
4333   let isCodeGenOnly = 1 in {
4334     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4335                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4336                               EVEX_CD8<32, CD8VT1>;
4337     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4338                               load, "ucomisd">, PD, EVEX,
4339                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4340
4341     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4342                               load, "comiss">, PS, EVEX, VEX_LIG,
4343                               EVEX_CD8<32, CD8VT1>;
4344     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4345                               load, "comisd">, PD, EVEX,
4346                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4347   }
4348 }
4349
4350 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4351 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4352                             X86MemOperand x86memop> {
4353   let hasSideEffects = 0 in {
4354   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4355                (ins RC:$src1, RC:$src2),
4356                !strconcat(OpcodeStr,
4357                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4358   let mayLoad = 1 in {
4359   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4360                (ins RC:$src1, x86memop:$src2),
4361                !strconcat(OpcodeStr,
4362                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4363   }
4364 }
4365 }
4366
4367 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4368                   EVEX_CD8<32, CD8VT1>;
4369 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4370                   VEX_W, EVEX_CD8<64, CD8VT1>;
4371 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4372                   EVEX_CD8<32, CD8VT1>;
4373 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4374                   VEX_W, EVEX_CD8<64, CD8VT1>;
4375
4376 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4377               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4378            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4379                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4380
4381 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4382               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4383            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4384                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4385
4386 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4387               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4388            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4389                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4390
4391 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4392               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4393            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4394                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4395
4396 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4397 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4398                          X86VectorVTInfo _> {
4399   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4400                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4401                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4402   let mayLoad = 1 in {
4403     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4404                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4405                            (OpNode (_.FloatVT
4406                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4407     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4408                             (ins _.ScalarMemOp:$src), OpcodeStr,
4409                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4410                             (OpNode (_.FloatVT
4411                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4412                             EVEX, T8PD, EVEX_B;
4413   }
4414 }
4415
4416 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4417   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4418                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4419   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4420                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4421
4422   // Define only if AVX512VL feature is present.
4423   let Predicates = [HasVLX] in {
4424     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4425                                 OpNode, v4f32x_info>,
4426                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4427     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4428                                 OpNode, v8f32x_info>,
4429                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4430     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4431                                 OpNode, v2f64x_info>,
4432                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4433     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4434                                 OpNode, v4f64x_info>,
4435                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4436   }
4437 }
4438
4439 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4440 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4441
4442 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4443               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4444            (VRSQRT14PSZr VR512:$src)>;
4445 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4446               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4447            (VRSQRT14PDZr VR512:$src)>;
4448
4449 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4450               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4451            (VRCP14PSZr VR512:$src)>;
4452 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4453               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4454            (VRCP14PDZr VR512:$src)>;
4455
4456 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4457 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4458                          SDNode OpNode> {
4459
4460   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4461                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4462                            "$src2, $src1", "$src1, $src2",
4463                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4464                            (i32 FROUND_CURRENT))>;
4465
4466   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4467                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4468                             "$src2, $src1", "$src1, $src2",
4469                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4470                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
4471
4472   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4473                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4474                          "$src2, $src1", "$src1, $src2",
4475                          (OpNode (_.VT _.RC:$src1),
4476                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4477                          (i32 FROUND_CURRENT))>;
4478 }
4479
4480 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4481   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4482               EVEX_CD8<32, CD8VT1>;
4483   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4484               EVEX_CD8<64, CD8VT1>, VEX_W;
4485 }
4486
4487 let hasSideEffects = 0, Predicates = [HasERI] in {
4488   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4489   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4490 }
4491 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4492
4493 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4494                          SDNode OpNode> {
4495
4496   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4497                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4498                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4499
4500   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4501                         (ins _.RC:$src), OpcodeStr,
4502                         "$src", "$src",
4503                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC)),
4504                         "{sae}">, EVEX_B;
4505
4506   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4507                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4508                          (OpNode (_.FloatVT
4509                              (bitconvert (_.LdFrag addr:$src))),
4510                           (i32 FROUND_CURRENT))>;
4511
4512   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4513                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4514                          (OpNode (_.FloatVT
4515                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4516                                  (i32 FROUND_CURRENT))>, EVEX_B;
4517 }
4518
4519 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4520    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4521                      EVEX_CD8<32, CD8VF>;
4522    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4523                      VEX_W, EVEX_CD8<32, CD8VF>;
4524 }
4525
4526 let Predicates = [HasERI], hasSideEffects = 0 in {
4527
4528  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX, EVEX_V512, T8PD;
4529  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX, EVEX_V512, T8PD;
4530  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX, EVEX_V512, T8PD;
4531 }
4532
4533 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4534                               SDNode OpNode, X86VectorVTInfo _>{
4535   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4536                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4537                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4538   let mayLoad = 1 in {
4539     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4540                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4541                            (OpNode (_.FloatVT
4542                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4543
4544     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4545                             (ins _.ScalarMemOp:$src), OpcodeStr,
4546                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4547                             (OpNode (_.FloatVT
4548                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4549                             EVEX, EVEX_B;
4550   }
4551 }
4552
4553 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4554                           Intrinsic F32Int, Intrinsic F64Int,
4555                           OpndItins itins_s, OpndItins itins_d> {
4556   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4557                (ins FR32X:$src1, FR32X:$src2),
4558                !strconcat(OpcodeStr,
4559                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4560                       [], itins_s.rr>, XS, EVEX_4V;
4561   let isCodeGenOnly = 1 in
4562   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4563                (ins VR128X:$src1, VR128X:$src2),
4564                !strconcat(OpcodeStr,
4565                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4566                [(set VR128X:$dst,
4567                  (F32Int VR128X:$src1, VR128X:$src2))],
4568                itins_s.rr>, XS, EVEX_4V;
4569   let mayLoad = 1 in {
4570   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4571                (ins FR32X:$src1, f32mem:$src2),
4572                !strconcat(OpcodeStr,
4573                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4574                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4575   let isCodeGenOnly = 1 in
4576   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4577                    (ins VR128X:$src1, ssmem:$src2),
4578                    !strconcat(OpcodeStr,
4579                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4580                    [(set VR128X:$dst,
4581                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4582                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4583   }
4584   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4585                (ins FR64X:$src1, FR64X:$src2),
4586                !strconcat(OpcodeStr,
4587                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4588                       XD, EVEX_4V, VEX_W;
4589   let isCodeGenOnly = 1 in
4590   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4591                (ins VR128X:$src1, VR128X:$src2),
4592                !strconcat(OpcodeStr,
4593                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4594                [(set VR128X:$dst,
4595                  (F64Int VR128X:$src1, VR128X:$src2))],
4596                itins_s.rr>, XD, EVEX_4V, VEX_W;
4597   let mayLoad = 1 in {
4598   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4599                (ins FR64X:$src1, f64mem:$src2),
4600                !strconcat(OpcodeStr,
4601                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4602                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4603   let isCodeGenOnly = 1 in
4604   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4605                   (ins VR128X:$src1, sdmem:$src2),
4606                    !strconcat(OpcodeStr,
4607                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4608                   [(set VR128X:$dst,
4609                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4610                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4611   }
4612 }
4613
4614 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4615                                   SDNode OpNode> {
4616   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4617                                 v16f32_info>,
4618                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4619   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
4620                                 v8f64_info>,
4621                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4622   // Define only if AVX512VL feature is present.
4623   let Predicates = [HasVLX] in {
4624     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4625                                      OpNode, v4f32x_info>,
4626                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
4627     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4628                                      OpNode, v8f32x_info>,
4629                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
4630     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4631                                      OpNode, v2f64x_info>,
4632                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4633     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4634                                      OpNode, v4f64x_info>,
4635                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4636   }
4637 }
4638
4639 defm VSQRT : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>;
4640
4641 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
4642                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
4643                 SSE_SQRTSS, SSE_SQRTSD>;
4644
4645 let Predicates = [HasAVX512] in {
4646   def : Pat<(v16f32 (int_x86_avx512_sqrt_ps_512 (v16f32 VR512:$src1),
4647                     (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), FROUND_CURRENT)),
4648                    (VSQRTPSZr VR512:$src1)>;
4649   def : Pat<(v8f64 (int_x86_avx512_sqrt_pd_512 (v8f64 VR512:$src1),
4650                     (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1), FROUND_CURRENT)),
4651                    (VSQRTPDZr VR512:$src1)>;
4652
4653   def : Pat<(f32 (fsqrt FR32X:$src)),
4654             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4655   def : Pat<(f32 (fsqrt (load addr:$src))),
4656             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
4657             Requires<[OptForSize]>;
4658   def : Pat<(f64 (fsqrt FR64X:$src)),
4659             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
4660   def : Pat<(f64 (fsqrt (load addr:$src))),
4661             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
4662             Requires<[OptForSize]>;
4663
4664   def : Pat<(f32 (X86frsqrt FR32X:$src)),
4665             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4666   def : Pat<(f32 (X86frsqrt (load addr:$src))),
4667             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4668             Requires<[OptForSize]>;
4669
4670   def : Pat<(f32 (X86frcp FR32X:$src)),
4671             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4672   def : Pat<(f32 (X86frcp (load addr:$src))),
4673             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4674             Requires<[OptForSize]>;
4675
4676   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
4677             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
4678                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
4679                               VR128X)>;
4680   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
4681             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
4682
4683   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
4684             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
4685                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
4686                               VR128X)>;
4687   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
4688             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
4689 }
4690
4691
4692 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
4693                             X86MemOperand x86memop, RegisterClass RC,
4694                             PatFrag mem_frag, Domain d> {
4695 let ExeDomain = d in {
4696   // Intrinsic operation, reg.
4697   // Vector intrinsic operation, reg
4698   def r : AVX512AIi8<opc, MRMSrcReg,
4699                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
4700                     !strconcat(OpcodeStr,
4701                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4702                     []>, EVEX;
4703
4704   // Vector intrinsic operation, mem
4705   def m : AVX512AIi8<opc, MRMSrcMem,
4706                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
4707                     !strconcat(OpcodeStr,
4708                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4709                     []>, EVEX;
4710 } // ExeDomain
4711 }
4712
4713 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
4714                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
4715                                 EVEX_CD8<32, CD8VF>;
4716
4717 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
4718                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
4719                    FROUND_CURRENT)),
4720                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
4721
4722
4723 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
4724                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
4725                                 VEX_W, EVEX_CD8<64, CD8VF>;
4726
4727 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
4728                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
4729                   FROUND_CURRENT)),
4730                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
4731
4732 multiclass
4733 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
4734
4735   let ExeDomain = _.ExeDomain in {
4736   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4737                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4738                            "$src3, $src2, $src1", "$src1, $src2, $src3",
4739                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4740                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4741
4742   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4743                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4744                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4745                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4746                          (i32 imm:$src3), (i32 FROUND_NO_EXC))), "{sae}">, EVEX_B;
4747
4748   let mayLoad = 1 in
4749   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4750                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
4751                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4752                          (_.VT (X86RndScale (_.VT _.RC:$src1),
4753                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4754                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4755   }
4756   let Predicates = [HasAVX512] in {
4757   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
4758              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4759              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
4760   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
4761              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4762              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
4763   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
4764              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4765              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
4766   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
4767              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4768              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
4769   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
4770              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4771              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
4772
4773   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4774              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4775              addr:$src, (i32 0x1))), _.FRC)>;
4776   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4777              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4778              addr:$src, (i32 0x2))), _.FRC)>;
4779   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4780              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4781              addr:$src, (i32 0x3))), _.FRC)>;
4782   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4783              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4784              addr:$src, (i32 0x4))), _.FRC)>;
4785   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4786              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4787              addr:$src, (i32 0xc))), _.FRC)>;
4788   }
4789 }
4790
4791 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
4792                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4793
4794 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
4795                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
4796
4797 let Predicates = [HasAVX512] in {
4798 def : Pat<(v16f32 (ffloor VR512:$src)),
4799           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
4800 def : Pat<(v16f32 (fnearbyint VR512:$src)),
4801           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
4802 def : Pat<(v16f32 (fceil VR512:$src)),
4803           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
4804 def : Pat<(v16f32 (frint VR512:$src)),
4805           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
4806 def : Pat<(v16f32 (ftrunc VR512:$src)),
4807           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
4808
4809 def : Pat<(v8f64 (ffloor VR512:$src)),
4810           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
4811 def : Pat<(v8f64 (fnearbyint VR512:$src)),
4812           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
4813 def : Pat<(v8f64 (fceil VR512:$src)),
4814           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
4815 def : Pat<(v8f64 (frint VR512:$src)),
4816           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
4817 def : Pat<(v8f64 (ftrunc VR512:$src)),
4818           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
4819 }
4820 //-------------------------------------------------
4821 // Integer truncate and extend operations
4822 //-------------------------------------------------
4823
4824 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
4825                           RegisterClass dstRC, RegisterClass srcRC,
4826                           RegisterClass KRC, X86MemOperand x86memop> {
4827   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4828                (ins srcRC:$src),
4829                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
4830                []>, EVEX;
4831
4832   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4833                (ins KRC:$mask, srcRC:$src),
4834                !strconcat(OpcodeStr,
4835                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
4836                []>, EVEX, EVEX_K;
4837
4838   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4839                (ins KRC:$mask, srcRC:$src),
4840                !strconcat(OpcodeStr,
4841                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
4842                []>, EVEX, EVEX_KZ;
4843
4844   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
4845                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4846                []>, EVEX;
4847
4848   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
4849                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
4850                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
4851                []>, EVEX, EVEX_K;
4852
4853 }
4854 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
4855                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4856 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
4857                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4858 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
4859                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4860 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
4861                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4862 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
4863                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4864 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
4865                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4866 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
4867                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4868 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
4869                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4870 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
4871                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4872 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
4873                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4874 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
4875                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4876 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
4877                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4878 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
4879                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4880 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
4881                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4882 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
4883                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4884
4885 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
4886 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
4887 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
4888 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
4889 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
4890
4891 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
4892                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
4893 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
4894                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
4895 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
4896                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
4897 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
4898                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
4899
4900
4901 multiclass avx512_extend<bits<8> opc, string OpcodeStr, RegisterClass KRC,
4902                       RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode,
4903                       PatFrag mem_frag, X86MemOperand x86memop,
4904                       ValueType OpVT, ValueType InVT> {
4905
4906   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4907               (ins SrcRC:$src),
4908               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4909               [(set DstRC:$dst, (OpVT (OpNode (InVT SrcRC:$src))))]>, EVEX;
4910
4911   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4912               (ins KRC:$mask, SrcRC:$src),
4913               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
4914               []>, EVEX, EVEX_K;
4915
4916   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4917               (ins KRC:$mask, SrcRC:$src),
4918               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
4919               []>, EVEX, EVEX_KZ;
4920
4921   let mayLoad = 1 in {
4922     def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
4923               (ins x86memop:$src),
4924               !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
4925               [(set DstRC:$dst,
4926                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))]>,
4927               EVEX;
4928
4929     def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
4930               (ins KRC:$mask, x86memop:$src),
4931               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
4932               []>,
4933               EVEX, EVEX_K;
4934
4935     def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
4936               (ins KRC:$mask, x86memop:$src),
4937               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
4938               []>,
4939               EVEX, EVEX_KZ;
4940   }
4941 }
4942
4943 defm VPMOVZXBDZ: avx512_extend<0x31, "vpmovzxbd", VK16WM, VR512, VR128X, X86vzext,
4944                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
4945                              EVEX_CD8<8, CD8VQ>;
4946 defm VPMOVZXBQZ: avx512_extend<0x32, "vpmovzxbq", VK8WM, VR512, VR128X, X86vzext,
4947                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
4948                              EVEX_CD8<8, CD8VO>;
4949 defm VPMOVZXWDZ: avx512_extend<0x33, "vpmovzxwd", VK16WM, VR512, VR256X, X86vzext,
4950                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
4951                              EVEX_CD8<16, CD8VH>;
4952 defm VPMOVZXWQZ: avx512_extend<0x34, "vpmovzxwq", VK8WM, VR512, VR128X, X86vzext,
4953                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
4954                              EVEX_CD8<16, CD8VQ>;
4955 defm VPMOVZXDQZ: avx512_extend<0x35, "vpmovzxdq", VK8WM, VR512, VR256X, X86vzext,
4956                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
4957                              EVEX_CD8<32, CD8VH>;
4958
4959 defm VPMOVSXBDZ: avx512_extend<0x21, "vpmovsxbd", VK16WM, VR512, VR128X, X86vsext,
4960                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
4961                              EVEX_CD8<8, CD8VQ>;
4962 defm VPMOVSXBQZ: avx512_extend<0x22, "vpmovsxbq", VK8WM, VR512, VR128X, X86vsext,
4963                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
4964                              EVEX_CD8<8, CD8VO>;
4965 defm VPMOVSXWDZ: avx512_extend<0x23, "vpmovsxwd", VK16WM, VR512, VR256X, X86vsext,
4966                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
4967                              EVEX_CD8<16, CD8VH>;
4968 defm VPMOVSXWQZ: avx512_extend<0x24, "vpmovsxwq", VK8WM, VR512, VR128X, X86vsext,
4969                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
4970                              EVEX_CD8<16, CD8VQ>;
4971 defm VPMOVSXDQZ: avx512_extend<0x25, "vpmovsxdq", VK8WM, VR512, VR256X, X86vsext,
4972                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
4973                              EVEX_CD8<32, CD8VH>;
4974
4975 //===----------------------------------------------------------------------===//
4976 // GATHER - SCATTER Operations
4977
4978 multiclass avx512_gather<bits<8> opc, string OpcodeStr, RegisterClass KRC,
4979                        RegisterClass RC, X86MemOperand memop> {
4980 let mayLoad = 1,
4981   Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
4982   def rm  : AVX5128I<opc, MRMSrcMem, (outs RC:$dst, KRC:$mask_wb),
4983             (ins RC:$src1, KRC:$mask, memop:$src2),
4984             !strconcat(OpcodeStr,
4985             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
4986             []>, EVEX, EVEX_K;
4987 }
4988
4989 let ExeDomain = SSEPackedDouble in {
4990 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", VK8WM, VR512, vy64xmem>,
4991                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4992 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", VK8WM, VR512, vz64mem>,
4993                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4994 }
4995
4996 let ExeDomain = SSEPackedSingle in {
4997 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", VK16WM, VR512, vz32mem>,
4998                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
4999 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", VK8WM, VR256X, vz64mem>,
5000                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5001 }
5002
5003 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", VK8WM, VR512,  vy64xmem>,
5004                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5005 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", VK16WM, VR512, vz32mem>,
5006                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5007
5008 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", VK8WM, VR512,  vz64mem>,
5009                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5010 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", VK8WM, VR256X,  vz64mem>,
5011                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5012
5013 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5014                        RegisterClass RC, X86MemOperand memop> {
5015 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5016   def mr  : AVX5128I<opc, MRMDestMem, (outs KRC:$mask_wb),
5017             (ins memop:$dst, KRC:$mask, RC:$src2),
5018             !strconcat(OpcodeStr,
5019             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5020             []>, EVEX, EVEX_K;
5021 }
5022
5023 let ExeDomain = SSEPackedDouble in {
5024 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", VK8WM, VR512, vy64xmem>,
5025                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5026 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", VK8WM, VR512, vz64mem>,
5027                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5028 }
5029
5030 let ExeDomain = SSEPackedSingle in {
5031 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", VK16WM, VR512, vz32mem>,
5032                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5033 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", VK8WM, VR256X, vz64mem>,
5034                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5035 }
5036
5037 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", VK8WM, VR512, vy64xmem>,
5038                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5039 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", VK16WM, VR512, vz32mem>,
5040                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5041
5042 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", VK8WM, VR512, vz64mem>,
5043                                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5044 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", VK8WM, VR256X, vz64mem>,
5045                                   EVEX_V512, EVEX_CD8<32, CD8VT1>;
5046
5047 // prefetch
5048 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5049                        RegisterClass KRC, X86MemOperand memop> {
5050   let Predicates = [HasPFI], hasSideEffects = 1 in
5051   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5052             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5053             []>, EVEX, EVEX_K;
5054 }
5055
5056 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5057                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5058
5059 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5060                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5061
5062 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5063                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5064
5065 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5066                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5067
5068 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5069                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5070
5071 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5072                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5073
5074 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5075                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5076
5077 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5078                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5079
5080 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5081                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5082
5083 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5084                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5085
5086 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5087                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5088
5089 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5090                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5091
5092 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5093                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5094
5095 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5096                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5097
5098 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5099                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5100
5101 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5102                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5103 //===----------------------------------------------------------------------===//
5104 // VSHUFPS - VSHUFPD Operations
5105
5106 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5107                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5108                       Domain d> {
5109   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5110                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5111                    !strconcat(OpcodeStr,
5112                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5113                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5114                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5115                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5116   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5117                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5118                    !strconcat(OpcodeStr,
5119                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5120                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5121                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5122                    EVEX_4V, Sched<[WriteShuffle]>;
5123 }
5124
5125 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5126                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5127 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5128                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5129
5130 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5131           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5132 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5133                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5134           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5135
5136 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5137           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5138 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5139                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5140           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5141
5142 multiclass avx512_valign<X86VectorVTInfo _> {
5143   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5144                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5145                      "valign"##_.Suffix,
5146                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5147                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5148                                       (i8 imm:$src3)))>,
5149              AVX512AIi8Base, EVEX_4V;
5150
5151   // Also match valign of packed floats.
5152   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5153             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5154
5155   let mayLoad = 1 in
5156   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5157                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5158                      !strconcat("valign"##_.Suffix,
5159                      "\t{$src3, $src2, $src1, $dst|"
5160                          "$dst, $src1, $src2, $src3}"),
5161                      []>, EVEX_4V;
5162 }
5163 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5164 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5165
5166 // Helper fragments to match sext vXi1 to vXiY.
5167 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5168 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5169
5170 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5171                         RegisterClass KRC, RegisterClass RC,
5172                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5173                         string BrdcstStr> {
5174   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5175             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5176             []>, EVEX;
5177   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5178              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5179              []>, EVEX, EVEX_K;
5180   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5181               !strconcat(OpcodeStr,
5182                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5183               []>, EVEX, EVEX_KZ;
5184   let mayLoad = 1 in {
5185     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5186               (ins x86memop:$src),
5187               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5188               []>, EVEX;
5189     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5190                (ins KRC:$mask, x86memop:$src),
5191                !strconcat(OpcodeStr,
5192                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5193                []>, EVEX, EVEX_K;
5194     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5195                 (ins KRC:$mask, x86memop:$src),
5196                 !strconcat(OpcodeStr,
5197                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5198                 []>, EVEX, EVEX_KZ;
5199     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5200                (ins x86scalar_mop:$src),
5201                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5202                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5203                []>, EVEX, EVEX_B;
5204     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5205                 (ins KRC:$mask, x86scalar_mop:$src),
5206                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5207                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5208                 []>, EVEX, EVEX_B, EVEX_K;
5209     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5210                  (ins KRC:$mask, x86scalar_mop:$src),
5211                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5212                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5213                             BrdcstStr, "}"),
5214                  []>, EVEX, EVEX_B, EVEX_KZ;
5215   }
5216 }
5217
5218 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5219                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5220                            EVEX_CD8<32, CD8VF>;
5221 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5222                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5223                            EVEX_CD8<64, CD8VF>;
5224
5225 def : Pat<(xor
5226           (bc_v16i32 (v16i1sextv16i32)),
5227           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5228           (VPABSDZrr VR512:$src)>;
5229 def : Pat<(xor
5230           (bc_v8i64 (v8i1sextv8i64)),
5231           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5232           (VPABSQZrr VR512:$src)>;
5233
5234 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5235                    (v16i32 immAllZerosV), (i16 -1))),
5236           (VPABSDZrr VR512:$src)>;
5237 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5238                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5239           (VPABSQZrr VR512:$src)>;
5240
5241 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5242                         RegisterClass RC, RegisterClass KRC,
5243                         X86MemOperand x86memop,
5244                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5245   let hasSideEffects = 0 in {
5246   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5247        (ins RC:$src),
5248        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5249        []>, EVEX;
5250   let mayLoad = 1 in
5251   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5252        (ins x86memop:$src),
5253        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5254        []>, EVEX;
5255   let mayLoad = 1 in
5256   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5257        (ins x86scalar_mop:$src),
5258        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5259                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5260        []>, EVEX, EVEX_B;
5261   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5262        (ins KRC:$mask, RC:$src),
5263        !strconcat(OpcodeStr,
5264                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5265        []>, EVEX, EVEX_KZ;
5266   let mayLoad = 1 in
5267   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5268        (ins KRC:$mask, x86memop:$src),
5269        !strconcat(OpcodeStr,
5270                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5271        []>, EVEX, EVEX_KZ;
5272   let mayLoad = 1 in
5273   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5274        (ins KRC:$mask, x86scalar_mop:$src),
5275        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5276                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5277                   BrdcstStr, "}"),
5278        []>, EVEX, EVEX_KZ, EVEX_B;
5279
5280   let Constraints = "$src1 = $dst" in {
5281   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5282        (ins RC:$src1, KRC:$mask, RC:$src2),
5283        !strconcat(OpcodeStr,
5284                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5285        []>, EVEX, EVEX_K;
5286   let mayLoad = 1 in
5287   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5288        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5289        !strconcat(OpcodeStr,
5290                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5291        []>, EVEX, EVEX_K;
5292   let mayLoad = 1 in
5293   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5294        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5295        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5296                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5297        []>, EVEX, EVEX_K, EVEX_B;
5298   }
5299   }
5300 }
5301
5302 let Predicates = [HasCDI] in {
5303 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5304                     i512mem, i32mem, "{1to16}">,
5305                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5306
5307
5308 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5309                     i512mem, i64mem, "{1to8}">,
5310                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5311
5312 }
5313
5314 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5315                                               GR16:$mask),
5316           (VPCONFLICTDrrk VR512:$src1,
5317            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5318
5319 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5320                                               GR8:$mask),
5321           (VPCONFLICTQrrk VR512:$src1,
5322            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5323
5324 let Predicates = [HasCDI] in {
5325 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5326                     i512mem, i32mem, "{1to16}">,
5327                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5328
5329
5330 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5331                     i512mem, i64mem, "{1to8}">,
5332                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5333
5334 }
5335
5336 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5337                                               GR16:$mask),
5338           (VPLZCNTDrrk VR512:$src1,
5339            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5340
5341 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5342                                               GR8:$mask),
5343           (VPLZCNTQrrk VR512:$src1,
5344            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5345
5346 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5347           (VPLZCNTDrm addr:$src)>;
5348 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5349           (VPLZCNTDrr VR512:$src)>;
5350 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5351           (VPLZCNTQrm addr:$src)>;
5352 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5353           (VPLZCNTQrr VR512:$src)>;
5354
5355 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5356 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5357 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5358
5359 def : Pat<(store VK1:$src, addr:$dst),
5360           (MOV8mr addr:$dst,
5361            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5362             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5363
5364 def : Pat<(store VK8:$src, addr:$dst),
5365           (MOV8mr addr:$dst,
5366            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5367             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5368
5369 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5370                            (truncstore node:$val, node:$ptr), [{
5371   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5372 }]>;
5373
5374 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5375           (MOV8mr addr:$dst, GR8:$src)>;
5376
5377 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5378 def rr : AVX512XS8I<opc, MRMDestReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5379                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5380                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5381 }
5382
5383 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5384                                  string OpcodeStr, Predicate prd> {
5385 let Predicates = [prd] in
5386   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5387
5388   let Predicates = [prd, HasVLX] in {
5389     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5390     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5391   }
5392 }
5393
5394 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5395   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5396                                        HasBWI>;
5397   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5398                                        HasBWI>, VEX_W;
5399   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5400                                        HasDQI>;
5401   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5402                                        HasDQI>, VEX_W;
5403 }
5404
5405 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5406
5407 //===----------------------------------------------------------------------===//
5408 // AVX-512 - COMPRESS and EXPAND
5409 //
5410 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5411                                  string OpcodeStr> {
5412   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5413               (ins _.KRCWM:$mask, _.RC:$src),
5414               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5415               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5416                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5417
5418   let Constraints = "$src0 = $dst" in
5419   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5420                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5421                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5422                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5423                                             _.RC:$src0)))]>, EVEX_K;
5424
5425   let mayStore = 1 in {
5426   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5427               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5428               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5429               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5430                 addr:$dst)]>,
5431               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5432   }
5433 }
5434
5435 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5436                                  AVX512VLVectorVTInfo VTInfo> {
5437   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5438
5439   let Predicates = [HasVLX] in {
5440     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5441     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5442   }
5443 }
5444
5445 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5446                                          EVEX;
5447 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5448                                          EVEX, VEX_W;
5449 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5450                                          EVEX;
5451 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5452                                          EVEX, VEX_W;
5453
5454 // expand
5455 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5456                                  string OpcodeStr> {
5457   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5458               (ins _.KRCWM:$mask, _.RC:$src),
5459               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5460               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5461                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5462
5463   let Constraints = "$src0 = $dst" in
5464   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5465                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5466                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5467                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5468                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5469
5470   let mayLoad = 1, Constraints = "$src0 = $dst" in
5471   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5472               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5473               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5474               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5475                                       (_.VT (bitconvert
5476                                               (_.LdFrag addr:$src))),
5477                                       _.RC:$src0)))]>,
5478               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5479
5480   let mayLoad = 1 in
5481   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5482               (ins _.KRCWM:$mask, _.MemOp:$src),
5483               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5484               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5485                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5486                                      _.ImmAllZerosV)))]>,
5487               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5488
5489 }
5490
5491 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5492                                  AVX512VLVectorVTInfo VTInfo> {
5493   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5494
5495   let Predicates = [HasVLX] in {
5496     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5497     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5498   }
5499 }
5500
5501 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5502                                          EVEX;
5503 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5504                                          EVEX, VEX_W;
5505 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5506                                          EVEX;
5507 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5508                                          EVEX, VEX_W;