lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277
 278 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 279                                   dag Outs, dag Ins,
 280                                   string OpcodeStr,
 281                                   string AttSrcAsm, string IntelSrcAsm,
 282                                   list<dag> Pattern> :
 283    AVX512_maskable_custom<O, F, Outs, Ins,
 284                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 285                           !con((ins _.KRCWM:$mask), Ins),
 286                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 287                           "$src0 = $dst">;
 288
 289
 290 // Instruction with mask that puts result in mask register,
 291 // like "compare" and "vptest"
 292 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 293                                   dag Outs,
 294                                   dag Ins, dag MaskingIns,
 295                                   string OpcodeStr,
 296                                   string AttSrcAsm, string IntelSrcAsm,
 297                                   list<dag> Pattern,
 298                                   list<dag> MaskingPattern,
 299                                   string Round = "",
 300                                   InstrItinClass itin = NoItinerary> {
 301     def NAME: AVX512<O, F, Outs, Ins,
 302                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 303                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 304                        Pattern, itin>;
 305
 306     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 307                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 308                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 309                        MaskingPattern, itin>, EVEX_K;
 310 }
 311
 312 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 313                                   dag Outs,
 314                                   dag Ins, dag MaskingIns,
 315                                   string OpcodeStr,
 316                                   string AttSrcAsm, string IntelSrcAsm,
 317                                   dag RHS, dag MaskingRHS,
 318                                   string Round = "",
 319                                   InstrItinClass itin = NoItinerary> :
 320   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 321                          AttSrcAsm, IntelSrcAsm,
 322                          [(set _.KRC:$dst, RHS)],
 323                          [(set _.KRC:$dst, MaskingRHS)],
 324                          Round, NoItinerary>;
 325
 326 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 327                            dag Outs, dag Ins, string OpcodeStr,
 328                            string AttSrcAsm, string IntelSrcAsm,
 329                            dag RHS, string Round = "",
 330                            InstrItinClass itin = NoItinerary> :
 331    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 332                           !con((ins _.KRCWM:$mask), Ins),
 333                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 334                           (and _.KRCWM:$mask, RHS),
 335                           Round, itin>;
 336
 337 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 338                            dag Outs, dag Ins, string OpcodeStr,
 339                            string AttSrcAsm, string IntelSrcAsm> :
 340    AVX512_maskable_custom_cmp<O, F, Outs,
 341                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 342                              AttSrcAsm, IntelSrcAsm,
 343                              [],[],"", NoItinerary>;
 344
 345 // Bitcasts between 512-bit vector types. Return the original type since
 346 // no instruction is needed for the conversion
 347 let Predicates = [HasAVX512] in {
 348   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 349   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 350   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 351   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 352   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 353   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 354   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 355   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 356   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 357   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 358   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 359   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 360   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 361   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 362   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 363   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 364   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 365   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 366   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 367   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 368   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 369   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 370   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 371   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 372   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 373   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 374   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 375   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 376   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 377   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 378   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 379
 380   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 381   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 382   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 383   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 384   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 385   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 386   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 387   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 388   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 389   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 390   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 391   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 392   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 393   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 394   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 395   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 396   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 397   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 398   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 399   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 400   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 401   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 402   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 403   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 404   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 405   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 406   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 407   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 408   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 409   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 410
 411 // Bitcasts between 256-bit vector types. Return the original type since
 412 // no instruction is needed for the conversion
 413   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 414   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 415   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 416   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 417   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 418   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 419   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 420   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 421   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 422   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 423   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 424   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 425   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 426   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 427   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 428   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 429   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 430   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 431   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 432   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 433   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 434   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 435   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 436   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 437   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 438   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 439   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 440   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 441   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 442   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 443 }
 444
 445 //
 446 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 447 //
 448
 449 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 450     isPseudo = 1, Predicates = [HasAVX512] in {
 451 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 452                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 453 }
 454
 455 let Predicates = [HasAVX512] in {
 456 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 457 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 458 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 459 }
 460
 461 //===----------------------------------------------------------------------===//
 462 // AVX-512 - VECTOR INSERT
 463 //
 464
 465 multiclass vinsert_for_size_no_alt<int Opcode,
 466                                    X86VectorVTInfo From, X86VectorVTInfo To,
 467                                    PatFrag vinsert_insert,
 468                                    SDNodeXForm INSERT_get_vinsert_imm> {
 469   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 470     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 471                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 472                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 473                                                 "\t{$src3, $src2, $src1, $dst|"
 474                                                    "$dst, $src1, $src2, $src3}",
 475                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 476                                                        (From.VT From.RC:$src2),
 477                                                        (iPTR imm)))]>,
 478              EVEX_4V, EVEX_V512;
 479
 480     let mayLoad = 1 in
 481     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 482                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 483                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 484                                                 "\t{$src3, $src2, $src1, $dst|"
 485                                                    "$dst, $src1, $src2, $src3}",
 486                []>,
 487              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 488   }
 489 }
 490
 491 multiclass vinsert_for_size<int Opcode,
 492                             X86VectorVTInfo From, X86VectorVTInfo To,
 493                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 494                             PatFrag vinsert_insert,
 495                             SDNodeXForm INSERT_get_vinsert_imm> :
 496   vinsert_for_size_no_alt<Opcode, From, To,
 497                           vinsert_insert, INSERT_get_vinsert_imm> {
 498   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 499   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 500   // natively via AVX512DQ.
 501   let Predicates = [NoDQI] in
 502     def : Pat<(vinsert_insert:$ins
 503                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 504               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 505                             VR512:$src1, From.RC:$src2,
 506                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 507 }
 508
 509 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 510                             ValueType EltVT64, int Opcode256> {
 511   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 512                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 513                                  X86VectorVTInfo<16, EltVT32, VR512>,
 514                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 515                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 516                                  vinsert128_insert,
 517                                  INSERT_get_vinsert128_imm>;
 518   let Predicates = [HasDQI] in
 519     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 520                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 521                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 522                                  vinsert128_insert,
 523                                  INSERT_get_vinsert128_imm>, VEX_W;
 524   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 525                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 526                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 527                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 528                                  X86VectorVTInfo<16, EltVT32, VR512>,
 529                                  vinsert256_insert,
 530                                  INSERT_get_vinsert256_imm>, VEX_W;
 531   let Predicates = [HasDQI] in
 532     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 533                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 534                                  X86VectorVTInfo<16, EltVT32, VR512>,
 535                                  vinsert256_insert,
 536                                  INSERT_get_vinsert256_imm>;
 537 }
 538
 539 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 540 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 541
 542 // vinsertps - insert f32 to XMM
 543 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 544       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 545       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 546       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 547       EVEX_4V;
 548 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 549       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 550       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 551       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 552                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 553                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 554
 555 //===----------------------------------------------------------------------===//
 556 // AVX-512 VECTOR EXTRACT
 557 //---
 558
 559 multiclass vextract_for_size<int Opcode,
 560                              X86VectorVTInfo From, X86VectorVTInfo To,
 561                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 562                              PatFrag vextract_extract,
 563                              SDNodeXForm EXTRACT_get_vextract_imm> {
 564   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 565     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 566                 (ins VR512:$src1, u8imm:$idx),
 567                 "vextract" # To.EltTypeName # "x4",
 568                 "$idx, $src1", "$src1, $idx",
 569                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 570                                                          (iPTR imm)))]>,
 571               AVX512AIi8Base, EVEX, EVEX_V512;
 572     let mayStore = 1 in
 573     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 574             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 575             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 576                                                "$dst, $src1, $src2}",
 577             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 578   }
 579
 580   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 581   // vextracti32x4
 582   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 583             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 584                           VR512:$src1,
 585                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 586
 587   // A 128/256-bit subvector extract from the first 512-bit vector position is
 588   // a subregister copy that needs no instruction.
 589   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 590             (To.VT
 591                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 592
 593   // And for the alternative types.
 594   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 595             (AltTo.VT
 596                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 597
 598   // Intrinsic call with masking.
 599   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 600                               "x4_512")
 601                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 602             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 603                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 604                 VR512:$src1, imm:$idx)>;
 605
 606   // Intrinsic call with zero-masking.
 607   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 608                               "x4_512")
 609                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 610             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 611                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 612                 VR512:$src1, imm:$idx)>;
 613
 614   // Intrinsic call without masking.
 615   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 616                               "x4_512")
 617                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 618             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 619                 VR512:$src1, imm:$idx)>;
 620 }
 621
 622 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 623                              ValueType EltVT64, int Opcode64> {
 624   defm NAME # "32x4" : vextract_for_size<Opcode32,
 625                                  X86VectorVTInfo<16, EltVT32, VR512>,
 626                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 627                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 628                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 629                                  vextract128_extract,
 630                                  EXTRACT_get_vextract128_imm>;
 631   defm NAME # "64x4" : vextract_for_size<Opcode64,
 632                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 633                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 634                                  X86VectorVTInfo<16, EltVT32, VR512>,
 635                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 636                                  vextract256_extract,
 637                                  EXTRACT_get_vextract256_imm>, VEX_W;
 638 }
 639
 640 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 641 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 642
 643 // A 128-bit subvector insert to the first 512-bit vector position
 644 // is a subregister copy that needs no instruction.
 645 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 646           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 647           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 648           sub_ymm)>;
 649 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 650           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 651           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 652           sub_ymm)>;
 653 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 654           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 655           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 656           sub_ymm)>;
 657 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 658           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 659           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 660           sub_ymm)>;
 661
 662 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 663           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 664 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 665           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 666 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 667           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 668 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 669           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 670
 671 // vextractps - extract 32 bits from XMM
 672 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 673       (ins VR128X:$src1, u8imm:$src2),
 674       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 675       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 676       EVEX;
 677
 678 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 679       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 680       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 681       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 682                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 683
 684 //===---------------------------------------------------------------------===//
 685 // AVX-512 BROADCAST
 686 //---
 687 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 688                               ValueType svt, X86VectorVTInfo _> {
 689   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 690                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 691                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 692                    T8PD, EVEX;
 693
 694   let mayLoad = 1 in {
 695     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 696                      (ins _.ScalarMemOp:$src),
 697                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 698                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 699                      T8PD, EVEX;
 700   }
 701 }
 702
 703 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 704                                   AVX512VLVectorVTInfo _> {
 705   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 706                              EVEX_V512;
 707
 708   let Predicates = [HasVLX] in {
 709     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 710                                   EVEX_V256;
 711   }
 712 }
 713
 714 let ExeDomain = SSEPackedSingle in {
 715   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 716                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 717    let Predicates = [HasVLX] in {
 718      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 719                                      v4f32, v4f32x_info>, EVEX_V128,
 720                                      EVEX_CD8<32, CD8VT1>;
 721    }
 722 }
 723
 724 let ExeDomain = SSEPackedDouble in {
 725   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 726                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 727 }
 728
 729 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 730 // Later, we can canonize broadcast instructions before ISel phase and
 731 // eliminate additional patterns on ISel.
 732 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 733 // representations of source
 734 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 735                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 736                                 RegisterClass SrcRC_s> {
 737   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 738             (!cast<Instruction>(InstName##"r")
 739               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 740
 741   let AddedComplexity = 30 in {
 742     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 743                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 744               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 745                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 746
 747     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 748                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 749               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 750                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 751   }
 752 }
 753
 754 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 755                             VR128X, FR32X>;
 756 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 757                             VR128X, FR64X>;
 758
 759 let Predicates = [HasVLX] in {
 760   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 761                               v8f32x_info, VR128X, FR32X>;
 762   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 763                               v4f32x_info, VR128X, FR32X>;
 764   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 765                               v4f64x_info, VR128X, FR64X>;
 766 }
 767
 768 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 769           (VBROADCASTSSZm addr:$src)>;
 770 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 771           (VBROADCASTSDZm addr:$src)>;
 772
 773 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 774           (VBROADCASTSSZm addr:$src)>;
 775 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 776           (VBROADCASTSDZm addr:$src)>;
 777
 778 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 779                                     RegisterClass SrcRC> {
 780   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 781                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 782                            "$src", "$src", []>, T8PD, EVEX;
 783 }
 784
 785 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 786                                        RegisterClass SrcRC, Predicate prd> {
 787   let Predicates = [prd] in
 788     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 789   let Predicates = [prd, HasVLX] in {
 790     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 791     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 792   }
 793 }
 794
 795 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 796                                                  HasBWI>;
 797 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 798                                                  HasBWI>;
 799 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 800                                                  HasAVX512>;
 801 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 802                                                  HasAVX512>, VEX_W;
 803
 804 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 805            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 806
 807 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 808            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 809
 810 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 811         (VPBROADCASTDrZr GR32:$src)>;
 812 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 813         (VPBROADCASTQrZr GR64:$src)>;
 814
 815 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 816         (VPBROADCASTDrZr GR32:$src)>;
 817 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 818         (VPBROADCASTQrZr GR64:$src)>;
 819
 820 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 821                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 822           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 823 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 824                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 825           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 826
 827 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 828                           X86MemOperand x86memop, PatFrag ld_frag,
 829                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 830                           RegisterClass KRC> {
 831   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 832                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 833                   [(set DstRC:$dst,
 834                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 835   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 836                                                          VR128X:$src),
 837                     !strconcat(OpcodeStr,
 838                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 839                     []>, EVEX, EVEX_K;
 840   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 841                                                          VR128X:$src),
 842                     !strconcat(OpcodeStr,
 843                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 844                     []>, EVEX, EVEX_KZ;
 845   let mayLoad = 1 in {
 846   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 847                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 848                   [(set DstRC:$dst,
 849                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 850   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 851                                                          x86memop:$src),
 852                   !strconcat(OpcodeStr,
 853                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 854                   []>, EVEX, EVEX_K;
 855   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 856                                                          x86memop:$src),
 857                   !strconcat(OpcodeStr,
 858                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 859                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 860                              (X86VBroadcast (ld_frag addr:$src)),
 861                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 862   }
 863 }
 864
 865 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 866                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 867                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 868 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 869                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 870                       EVEX_CD8<64, CD8VT1>;
 871
 872 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 873                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 874   let mayLoad = 1 in {
 875   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 876                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 877                   [(set _Dst.RC:$dst,
 878                     (_Dst.VT (X86SubVBroadcast
 879                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 880   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 881                                                          _Src.MemOp:$src),
 882                   !strconcat(OpcodeStr,
 883                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 884                   []>, EVEX, EVEX_K;
 885   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 886                                                          _Src.MemOp:$src),
 887                   !strconcat(OpcodeStr,
 888                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 889                   []>, EVEX, EVEX_KZ;
 890   }
 891 }
 892
 893 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 894                        v16i32_info, v4i32x_info>,
 895                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 896 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 897                        v16f32_info, v4f32x_info>,
 898                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 899 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 900                        v8i64_info, v4i64x_info>, VEX_W,
 901                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 902 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
 903                        v8f64_info, v4f64x_info>, VEX_W,
 904                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 905
 906 let Predicates = [HasVLX] in {
 907 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 908                            v8i32x_info, v4i32x_info>,
 909                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 910 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 911                            v8f32x_info, v4f32x_info>,
 912                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 913 }
 914 let Predicates = [HasVLX, HasDQI] in {
 915 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 916                            v4i64x_info, v2i64x_info>, VEX_W,
 917                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 918 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 919                            v4f64x_info, v2f64x_info>, VEX_W,
 920                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 921 }
 922 let Predicates = [HasDQI] in {
 923 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 924                        v8i64_info, v2i64x_info>, VEX_W,
 925                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 926 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
 927                        v16i32_info, v8i32x_info>,
 928                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 929 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 930                        v8f64_info, v2f64x_info>, VEX_W,
 931                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 932 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
 933                        v16f32_info, v8f32x_info>,
 934                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 935 }
 936
 937 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 938           (VPBROADCASTDZrr VR128X:$src)>;
 939 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 940           (VPBROADCASTQZrr VR128X:$src)>;
 941
 942 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 943           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 944 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
 945           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
 946
 947 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 948           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 949 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
 950           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
 951
 952 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 953           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 954 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
 955           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
 956
 957 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 958           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 959 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
 960           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
 961
 962 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 963           (VBROADCASTSSZr VR128X:$src)>;
 964 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 965           (VBROADCASTSDZr VR128X:$src)>;
 966
 967 // Provide fallback in case the load node that is used in the patterns above
 968 // is used by additional users, which prevents the pattern selection.
 969 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 970           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 971 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 972           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 973
 974
 975 //===----------------------------------------------------------------------===//
 976 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 977 //---
 978
 979 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 980                        RegisterClass KRC> {
 981 let Predicates = [HasCDI] in
 982 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 983                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 984                   []>, EVEX, EVEX_V512;
 985
 986 let Predicates = [HasCDI, HasVLX] in {
 987 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 988                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 989                   []>, EVEX, EVEX_V128;
 990 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 991                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 992                   []>, EVEX, EVEX_V256;
 993 }
 994 }
 995
 996 let Predicates = [HasCDI] in {
 997 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 998                                              VK16>;
 999 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1000                                              VK8>, VEX_W;
1001 }
1002
1003 //===----------------------------------------------------------------------===//
1004 // AVX-512 - VPERM
1005 //
1006 // -- immediate form --
1007 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1008                            X86VectorVTInfo _> {
1009   let ExeDomain = _.ExeDomain in {
1010   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1011                      (ins _.RC:$src1, u8imm:$src2),
1012                      !strconcat(OpcodeStr,
1013                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1014                      [(set _.RC:$dst,
1015                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1016                      EVEX;
1017   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1018                      (ins _.MemOp:$src1, u8imm:$src2),
1019                      !strconcat(OpcodeStr,
1020                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1021                      [(set _.RC:$dst,
1022                        (_.VT (OpNode (_.LdFrag addr:$src1),
1023                               (i8 imm:$src2))))]>,
1024            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1025 }
1026 }
1027
1028 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1029                          X86VectorVTInfo Ctrl> :
1030      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1031   let ExeDomain = _.ExeDomain in {
1032     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1033                      (ins _.RC:$src1, _.RC:$src2),
1034                      !strconcat("vpermil" # _.Suffix,
1035                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1036                      [(set _.RC:$dst,
1037                          (_.VT (X86VPermilpv _.RC:$src1,
1038                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1039              EVEX_4V;
1040     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1041                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1042                      !strconcat("vpermil" # _.Suffix,
1043                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1044                      [(set _.RC:$dst,
1045                          (_.VT (X86VPermilpv _.RC:$src1,
1046                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1047              EVEX_4V;
1048   }
1049 }
1050
1051 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
1052                   EVEX_V512, VEX_W;
1053 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
1054                   EVEX_V512, VEX_W;
1055
1056 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1057                   EVEX_V512;
1058 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1059                   EVEX_V512, VEX_W;
1060
1061 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1062           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1063 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1064           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1065
1066 // -- VPERM - register form --
1067 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
1068                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
1069
1070   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1071                    (ins RC:$src1, RC:$src2),
1072                    !strconcat(OpcodeStr,
1073                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1074                    [(set RC:$dst,
1075                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
1076
1077   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1078                    (ins RC:$src1, x86memop:$src2),
1079                    !strconcat(OpcodeStr,
1080                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1081                    [(set RC:$dst,
1082                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
1083                      EVEX_4V;
1084 }
1085
1086 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  loadv16i32, i512mem,
1087                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1088 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  loadv8i64,  i512mem,
1089                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1090 let ExeDomain = SSEPackedSingle in
1091 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  loadv16f32, f512mem,
1092                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1093 let ExeDomain = SSEPackedDouble in
1094 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  loadv8f64, f512mem,
1095                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1096
1097 // -- VPERM2I - 3 source operands form --
1098 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
1099                           PatFrag mem_frag, X86MemOperand x86memop,
1100                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
1101 let Constraints = "$src1 = $dst" in {
1102   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1103                    (ins RC:$src1, RC:$src2, RC:$src3),
1104                    !strconcat(OpcodeStr,
1105                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1106                    [(set RC:$dst,
1107                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
1108                     EVEX_4V;
1109
1110   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1111                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1112                    !strconcat(OpcodeStr,
1113                        "\t{$src3, $src2, $dst {${mask}}|"
1114                        "$dst {${mask}}, $src2, $src3}"),
1115                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1116                                            (OpNode RC:$src1, RC:$src2,
1117                                               RC:$src3),
1118                                            RC:$src1)))]>,
1119                     EVEX_4V, EVEX_K;
1120
1121   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1122     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1123                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1124                    !strconcat(OpcodeStr,
1125                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1126                        "$dst {${mask}} {z}, $src2, $src3}"),
1127                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1128                                            (OpNode RC:$src1, RC:$src2,
1129                                               RC:$src3),
1130                                            (OpVT (bitconvert
1131                                               (v16i32 immAllZerosV))))))]>,
1132                     EVEX_4V, EVEX_KZ;
1133
1134   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1135                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1136                    !strconcat(OpcodeStr,
1137                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1138                    [(set RC:$dst,
1139                      (OpVT (OpNode RC:$src1, RC:$src2,
1140                       (mem_frag addr:$src3))))]>, EVEX_4V;
1141
1142   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1143                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1144                    !strconcat(OpcodeStr,
1145                     "\t{$src3, $src2, $dst {${mask}}|"
1146                     "$dst {${mask}}, $src2, $src3}"),
1147                    [(set RC:$dst,
1148                        (OpVT (vselect KRC:$mask,
1149                                       (OpNode RC:$src1, RC:$src2,
1150                                          (mem_frag addr:$src3)),
1151                                       RC:$src1)))]>,
1152                     EVEX_4V, EVEX_K;
1153
1154   let AddedComplexity = 10 in // Prefer over the rrkz variant
1155     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1156                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1157                    !strconcat(OpcodeStr,
1158                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1159                     "$dst {${mask}} {z}, $src2, $src3}"),
1160                    [(set RC:$dst,
1161                      (OpVT (vselect KRC:$mask,
1162                                     (OpNode RC:$src1, RC:$src2,
1163                                             (mem_frag addr:$src3)),
1164                                     (OpVT (bitconvert
1165                                        (v16i32 immAllZerosV))))))]>,
1166                     EVEX_4V, EVEX_KZ;
1167   }
1168 }
1169 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1170                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1171                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1172 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1173                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1174                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1175 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1176                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1177                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1178 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1179                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1180                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1181
1182 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1183                           PatFrag mem_frag, X86MemOperand x86memop,
1184                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1185                           ValueType MaskVT, RegisterClass MRC> :
1186         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1187                          OpVT, KRC> {
1188   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1189                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1190             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1191
1192   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1193                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1194             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1195               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1196 }
1197
1198 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1199                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1200                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1201 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1202                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1203                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1204 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1205                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1206                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1207 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1208                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1209                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1210
1211 //===----------------------------------------------------------------------===//
1212 // AVX-512 - BLEND using mask
1213 //
1214 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1215   let ExeDomain = _.ExeDomain in {
1216   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1217              (ins _.RC:$src1, _.RC:$src2),
1218              !strconcat(OpcodeStr,
1219              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1220              []>, EVEX_4V;
1221   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1222              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1223              !strconcat(OpcodeStr,
1224              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1225              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1226                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1227   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1228              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1229              !strconcat(OpcodeStr,
1230              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1231              []>, EVEX_4V, EVEX_KZ;
1232   let mayLoad = 1 in {
1233   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1234              (ins _.RC:$src1, _.MemOp:$src2),
1235              !strconcat(OpcodeStr,
1236              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1237              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1238   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1239              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1240              !strconcat(OpcodeStr,
1241              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1242              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1243               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1244               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1245   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1246              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1247              !strconcat(OpcodeStr,
1248              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1249              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1250   }
1251   }
1252 }
1253 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1254
1255   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1256       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1257        !strconcat(OpcodeStr,
1258             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1259             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1260       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1261                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1262       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1263
1264   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1265       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1266        !strconcat(OpcodeStr,
1267             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1268             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1269       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1270
1271 }
1272
1273 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1274                                  AVX512VLVectorVTInfo VTInfo> {
1275   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1276            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1277
1278   let Predicates = [HasVLX] in {
1279     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1280                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1281     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1282                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1283   }
1284 }
1285
1286 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1287                          AVX512VLVectorVTInfo VTInfo> {
1288   let Predicates = [HasBWI] in
1289     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1290
1291   let Predicates = [HasBWI, HasVLX] in {
1292     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1293     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1294   }
1295 }
1296
1297
1298 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1299 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1300 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1301 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1302 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1303 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1304
1305
1306 let Predicates = [HasAVX512] in {
1307 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1308                             (v8f32 VR256X:$src2))),
1309             (EXTRACT_SUBREG
1310               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1311             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1312             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1313
1314 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1315                             (v8i32 VR256X:$src2))),
1316             (EXTRACT_SUBREG
1317                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1318             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1319             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1320 }
1321 //===----------------------------------------------------------------------===//
1322 // Compare Instructions
1323 //===----------------------------------------------------------------------===//
1324
1325 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1326 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1327                             SDNode OpNode, ValueType VT,
1328                             PatFrag ld_frag, string Suffix> {
1329   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1330                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1331                 !strconcat("vcmp${cc}", Suffix,
1332                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1333                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1334                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1335   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1336                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1337                 !strconcat("vcmp${cc}", Suffix,
1338                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1339                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1340                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1341   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1342     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1343                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1344                !strconcat("vcmp", Suffix,
1345                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1346                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1347     let mayLoad = 1 in
1348     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1349                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1350                !strconcat("vcmp", Suffix,
1351                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1352                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1353   }
1354 }
1355
1356 let Predicates = [HasAVX512] in {
1357 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1358                                  XS;
1359 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1360                                  XD, VEX_W;
1361 }
1362
1363 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1364               X86VectorVTInfo _> {
1365   def rr : AVX512BI<opc, MRMSrcReg,
1366              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1367              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1368              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1369              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1370   let mayLoad = 1 in
1371   def rm : AVX512BI<opc, MRMSrcMem,
1372              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1373              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1374              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1375                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1376              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1377   def rrk : AVX512BI<opc, MRMSrcReg,
1378               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1379               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1380                           "$dst {${mask}}, $src1, $src2}"),
1381               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1382                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1383               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1384   let mayLoad = 1 in
1385   def rmk : AVX512BI<opc, MRMSrcMem,
1386               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1387               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1388                           "$dst {${mask}}, $src1, $src2}"),
1389               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1390                                    (OpNode (_.VT _.RC:$src1),
1391                                        (_.VT (bitconvert
1392                                               (_.LdFrag addr:$src2))))))],
1393               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1394 }
1395
1396 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1397               X86VectorVTInfo _> :
1398            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1399   let mayLoad = 1 in {
1400   def rmb : AVX512BI<opc, MRMSrcMem,
1401               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1402               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1403                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1404               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1405                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1406               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1407   def rmbk : AVX512BI<opc, MRMSrcMem,
1408                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1409                                        _.ScalarMemOp:$src2),
1410                !strconcat(OpcodeStr,
1411                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1412                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1413                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1414                                       (OpNode (_.VT _.RC:$src1),
1415                                         (X86VBroadcast
1416                                           (_.ScalarLdFrag addr:$src2)))))],
1417                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1418   }
1419 }
1420
1421 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1422                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1423   let Predicates = [prd] in
1424   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1425            EVEX_V512;
1426
1427   let Predicates = [prd, HasVLX] in {
1428     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1429                 EVEX_V256;
1430     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1431                 EVEX_V128;
1432   }
1433 }
1434
1435 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1436                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1437                                   Predicate prd> {
1438   let Predicates = [prd] in
1439   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1440            EVEX_V512;
1441
1442   let Predicates = [prd, HasVLX] in {
1443     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1444                 EVEX_V256;
1445     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1446                 EVEX_V128;
1447   }
1448 }
1449
1450 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1451                       avx512vl_i8_info, HasBWI>,
1452                 EVEX_CD8<8, CD8VF>;
1453
1454 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1455                       avx512vl_i16_info, HasBWI>,
1456                 EVEX_CD8<16, CD8VF>;
1457
1458 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1459                       avx512vl_i32_info, HasAVX512>,
1460                 EVEX_CD8<32, CD8VF>;
1461
1462 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1463                       avx512vl_i64_info, HasAVX512>,
1464                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1465
1466 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1467                       avx512vl_i8_info, HasBWI>,
1468                 EVEX_CD8<8, CD8VF>;
1469
1470 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1471                       avx512vl_i16_info, HasBWI>,
1472                 EVEX_CD8<16, CD8VF>;
1473
1474 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1475                       avx512vl_i32_info, HasAVX512>,
1476                 EVEX_CD8<32, CD8VF>;
1477
1478 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1479                       avx512vl_i64_info, HasAVX512>,
1480                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1481
1482 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1483             (COPY_TO_REGCLASS (VPCMPGTDZrr
1484             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1485             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1486
1487 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1488             (COPY_TO_REGCLASS (VPCMPEQDZrr
1489             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1490             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1491
1492 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1493                           X86VectorVTInfo _> {
1494   def rri : AVX512AIi8<opc, MRMSrcReg,
1495              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1496              !strconcat("vpcmp${cc}", Suffix,
1497                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1498              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1499                                        imm:$cc))],
1500              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1501   let mayLoad = 1 in
1502   def rmi : AVX512AIi8<opc, MRMSrcMem,
1503              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1504              !strconcat("vpcmp${cc}", Suffix,
1505                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1506              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1507                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1508                               imm:$cc))],
1509              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1510   def rrik : AVX512AIi8<opc, MRMSrcReg,
1511               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1512                                       AVX512ICC:$cc),
1513               !strconcat("vpcmp${cc}", Suffix,
1514                          "\t{$src2, $src1, $dst {${mask}}|",
1515                          "$dst {${mask}}, $src1, $src2}"),
1516               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1517                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1518                                           imm:$cc)))],
1519               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1520   let mayLoad = 1 in
1521   def rmik : AVX512AIi8<opc, MRMSrcMem,
1522               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1523                                     AVX512ICC:$cc),
1524               !strconcat("vpcmp${cc}", Suffix,
1525                          "\t{$src2, $src1, $dst {${mask}}|",
1526                          "$dst {${mask}}, $src1, $src2}"),
1527               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1528                                    (OpNode (_.VT _.RC:$src1),
1529                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1530                                       imm:$cc)))],
1531               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1532
1533   // Accept explicit immediate argument form instead of comparison code.
1534   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1535     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1536                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1537                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1538                           "$dst, $src1, $src2, $cc}"),
1539                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1540     let mayLoad = 1 in
1541     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1542                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1543                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1544                           "$dst, $src1, $src2, $cc}"),
1545                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1546     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1547                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1548                                        u8imm:$cc),
1549                !strconcat("vpcmp", Suffix,
1550                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1551                           "$dst {${mask}}, $src1, $src2, $cc}"),
1552                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1553     let mayLoad = 1 in
1554     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1555                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1556                                        u8imm:$cc),
1557                !strconcat("vpcmp", Suffix,
1558                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1559                           "$dst {${mask}}, $src1, $src2, $cc}"),
1560                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1561   }
1562 }
1563
1564 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1565                               X86VectorVTInfo _> :
1566            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1567   def rmib : AVX512AIi8<opc, MRMSrcMem,
1568              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1569                                      AVX512ICC:$cc),
1570              !strconcat("vpcmp${cc}", Suffix,
1571                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1572                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1573              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1574                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1575                                imm:$cc))],
1576              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1577   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1578               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1579                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1580               !strconcat("vpcmp${cc}", Suffix,
1581                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1582                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1583               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1584                                   (OpNode (_.VT _.RC:$src1),
1585                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1586                                     imm:$cc)))],
1587               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1588
1589   // Accept explicit immediate argument form instead of comparison code.
1590   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1591     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1592                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1593                                        u8imm:$cc),
1594                !strconcat("vpcmp", Suffix,
1595                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1596                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1597                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1598     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1599                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1600                                        _.ScalarMemOp:$src2, u8imm:$cc),
1601                !strconcat("vpcmp", Suffix,
1602                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1603                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1604                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1605   }
1606 }
1607
1608 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1609                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1610   let Predicates = [prd] in
1611   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1612
1613   let Predicates = [prd, HasVLX] in {
1614     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1615     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1616   }
1617 }
1618
1619 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1620                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1621   let Predicates = [prd] in
1622   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1623            EVEX_V512;
1624
1625   let Predicates = [prd, HasVLX] in {
1626     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1627                 EVEX_V256;
1628     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1629                 EVEX_V128;
1630   }
1631 }
1632
1633 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1634                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1635 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1636                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1637
1638 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1639                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1640 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1641                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1642
1643 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1644                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1645 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1646                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1647
1648 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1649                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1650 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1651                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1652
1653 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1654
1655   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1656                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1657                    "vcmp${cc}"#_.Suffix,
1658                    "$src2, $src1", "$src1, $src2",
1659                    (X86cmpm (_.VT _.RC:$src1),
1660                          (_.VT _.RC:$src2),
1661                            imm:$cc)>;
1662
1663   let mayLoad = 1 in {
1664     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1665                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1666                   "vcmp${cc}"#_.Suffix,
1667                   "$src2, $src1", "$src1, $src2",
1668                   (X86cmpm (_.VT _.RC:$src1),
1669                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1670                           imm:$cc)>;
1671
1672     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1673                   (outs _.KRC:$dst),
1674                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1675                   "vcmp${cc}"#_.Suffix,
1676                   "${src2}"##_.BroadcastStr##", $src1",
1677                   "$src1, ${src2}"##_.BroadcastStr,
1678                   (X86cmpm (_.VT _.RC:$src1),
1679                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1680                           imm:$cc)>,EVEX_B;
1681   }
1682   // Accept explicit immediate argument form instead of comparison code.
1683   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1684     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1685                          (outs _.KRC:$dst),
1686                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1687                          "vcmp"#_.Suffix,
1688                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1689
1690     let mayLoad = 1 in {
1691       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1692                              (outs _.KRC:$dst),
1693                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1694                              "vcmp"#_.Suffix,
1695                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1696
1697       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1698                          (outs _.KRC:$dst),
1699                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1700                          "vcmp"#_.Suffix,
1701                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1702                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1703     }
1704  }
1705 }
1706
1707 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1708   // comparison code form (VCMP[EQ/LT/LE/...]
1709   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1710                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1711                      "vcmp${cc}"#_.Suffix,
1712                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1713                      (X86cmpmRnd (_.VT _.RC:$src1),
1714                                     (_.VT _.RC:$src2),
1715                                     imm:$cc,
1716                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1717
1718   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1719     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1720                          (outs _.KRC:$dst),
1721                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1722                          "vcmp"#_.Suffix,
1723                          "$cc,{sae}, $src2, $src1",
1724                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1725    }
1726 }
1727
1728 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1729   let Predicates = [HasAVX512] in {
1730     defm Z    : avx512_vcmp_common<_.info512>,
1731                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1732
1733   }
1734   let Predicates = [HasAVX512,HasVLX] in {
1735    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1736    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1737   }
1738 }
1739
1740 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1741                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1742 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1743                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1744
1745 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1746           (COPY_TO_REGCLASS (VCMPPSZrri
1747             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1748             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1749             imm:$cc), VK8)>;
1750 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1751           (COPY_TO_REGCLASS (VPCMPDZrri
1752             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1753             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1754             imm:$cc), VK8)>;
1755 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1756           (COPY_TO_REGCLASS (VPCMPUDZrri
1757             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1758             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1759             imm:$cc), VK8)>;
1760
1761 //-----------------------------------------------------------------
1762 // Mask register copy, including
1763 // - copy between mask registers
1764 // - load/store mask registers
1765 // - copy from GPR to mask register and vice versa
1766 //
1767 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1768                          string OpcodeStr, RegisterClass KRC,
1769                          ValueType vvt, X86MemOperand x86memop> {
1770   let hasSideEffects = 0 in {
1771     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1772                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1773     let mayLoad = 1 in
1774     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1775                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1776                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1777     let mayStore = 1 in
1778     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1779                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1780                [(store KRC:$src, addr:$dst)]>;
1781   }
1782 }
1783
1784 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1785                              string OpcodeStr,
1786                              RegisterClass KRC, RegisterClass GRC> {
1787   let hasSideEffects = 0 in {
1788     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1789                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1790     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1791                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1792   }
1793 }
1794
1795 let Predicates = [HasDQI] in
1796   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1797                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1798                VEX, PD;
1799
1800 let Predicates = [HasAVX512] in
1801   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1802                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1803                VEX, PS;
1804
1805 let Predicates = [HasBWI] in {
1806   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1807                VEX, PD, VEX_W;
1808   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1809                VEX, XD;
1810 }
1811
1812 let Predicates = [HasBWI] in {
1813   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1814                VEX, PS, VEX_W;
1815   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1816                VEX, XD, VEX_W;
1817 }
1818
1819 // GR from/to mask register
1820 let Predicates = [HasDQI] in {
1821   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1822             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1823   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1824             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1825 }
1826 let Predicates = [HasAVX512] in {
1827   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1828             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1829   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1830             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1831 }
1832 let Predicates = [HasBWI] in {
1833   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1834   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1835 }
1836 let Predicates = [HasBWI] in {
1837   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1838   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1839 }
1840
1841 // Load/store kreg
1842 let Predicates = [HasDQI] in {
1843   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1844             (KMOVBmk addr:$dst, VK8:$src)>;
1845   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1846             (KMOVBkm addr:$src)>;
1847 }
1848 let Predicates = [HasAVX512, NoDQI] in {
1849   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1850             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1851   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1852             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1853 }
1854 let Predicates = [HasAVX512] in {
1855   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1856             (KMOVWmk addr:$dst, VK16:$src)>;
1857   def : Pat<(i1 (load addr:$src)),
1858             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1859   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1860             (KMOVWkm addr:$src)>;
1861 }
1862 let Predicates = [HasBWI] in {
1863   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1864             (KMOVDmk addr:$dst, VK32:$src)>;
1865   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1866             (KMOVDkm addr:$src)>;
1867 }
1868 let Predicates = [HasBWI] in {
1869   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1870             (KMOVQmk addr:$dst, VK64:$src)>;
1871   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1872             (KMOVQkm addr:$src)>;
1873 }
1874
1875 let Predicates = [HasAVX512] in {
1876   def : Pat<(i1 (trunc (i64 GR64:$src))),
1877             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1878                                         (i32 1))), VK1)>;
1879
1880   def : Pat<(i1 (trunc (i32 GR32:$src))),
1881             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1882
1883   def : Pat<(i1 (trunc (i8 GR8:$src))),
1884        (COPY_TO_REGCLASS
1885         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1886        VK1)>;
1887   def : Pat<(i1 (trunc (i16 GR16:$src))),
1888        (COPY_TO_REGCLASS
1889         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1890        VK1)>;
1891
1892   def : Pat<(i32 (zext VK1:$src)),
1893             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1894   def : Pat<(i8 (zext VK1:$src)),
1895             (EXTRACT_SUBREG
1896              (AND32ri (KMOVWrk
1897                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1898   def : Pat<(i64 (zext VK1:$src)),
1899             (AND64ri8 (SUBREG_TO_REG (i64 0),
1900              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1901   def : Pat<(i16 (zext VK1:$src)),
1902             (EXTRACT_SUBREG
1903              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1904               sub_16bit)>;
1905   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1906             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1907   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1908             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1909 }
1910 let Predicates = [HasBWI] in {
1911   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1912             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1913   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1914             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1915 }
1916
1917
1918 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1919 let Predicates = [HasAVX512, NoDQI] in {
1920   // GR from/to 8-bit mask without native support
1921   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1922             (COPY_TO_REGCLASS
1923               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1924               VK8)>;
1925   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1926             (EXTRACT_SUBREG
1927               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1928               sub_8bit)>;
1929 }
1930 let Predicates = [HasAVX512] in {
1931   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1932             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1933   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1934             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1935 }
1936 let Predicates = [HasBWI] in {
1937   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1938             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1939   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1940             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1941 }
1942
1943 // Mask unary operation
1944 // - KNOT
1945 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1946                             RegisterClass KRC, SDPatternOperator OpNode,
1947                             Predicate prd> {
1948   let Predicates = [prd] in
1949     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1950                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1951                [(set KRC:$dst, (OpNode KRC:$src))]>;
1952 }
1953
1954 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1955                                 SDPatternOperator OpNode> {
1956   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1957                             HasDQI>, VEX, PD;
1958   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1959                             HasAVX512>, VEX, PS;
1960   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1961                             HasBWI>, VEX, PD, VEX_W;
1962   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1963                             HasBWI>, VEX, PS, VEX_W;
1964 }
1965
1966 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1967
1968 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1969   let Predicates = [HasAVX512] in
1970     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1971                 (i16 GR16:$src)),
1972               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1973               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1974 }
1975 defm : avx512_mask_unop_int<"knot", "KNOT">;
1976
1977 let Predicates = [HasDQI] in
1978 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1979 let Predicates = [HasAVX512] in
1980 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1981 let Predicates = [HasBWI] in
1982 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1983 let Predicates = [HasBWI] in
1984 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1985
1986 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1987 let Predicates = [HasAVX512, NoDQI] in {
1988 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1989           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1990 def : Pat<(not VK8:$src),
1991           (COPY_TO_REGCLASS
1992             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1993 }
1994 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
1995           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
1996 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
1997           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
1998
1999 // Mask binary operation
2000 // - KAND, KANDN, KOR, KXNOR, KXOR
2001 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2002                            RegisterClass KRC, SDPatternOperator OpNode,
2003                            Predicate prd, bit IsCommutable> {
2004   let Predicates = [prd], isCommutable = IsCommutable in
2005     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2006                !strconcat(OpcodeStr,
2007                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2008                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2009 }
2010
2011 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2012                                SDPatternOperator OpNode, bit IsCommutable> {
2013   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2014                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2015   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2016                              HasAVX512, IsCommutable>, VEX_4V, VEX_L, PS;
2017   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2018                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2019   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2020                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2021 }
2022
2023 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2024 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2025
2026 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2027 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2028 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2029 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2030 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2031
2032 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2033   let Predicates = [HasAVX512] in
2034     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2035                 (i16 GR16:$src1), (i16 GR16:$src2)),
2036               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2037               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2038               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2039 }
2040
2041 defm : avx512_mask_binop_int<"kand",  "KAND">;
2042 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2043 defm : avx512_mask_binop_int<"kor",   "KOR">;
2044 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2045 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2046
2047 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2048   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2049   // for the DQI set, this type is legal and KxxxB instruction is used
2050   let Predicates = [NoDQI] in
2051   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2052             (COPY_TO_REGCLASS
2053               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2054                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2055
2056   // All types smaller than 8 bits require conversion anyway
2057   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2058         (COPY_TO_REGCLASS (Inst
2059                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2060                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2061   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2062         (COPY_TO_REGCLASS (Inst
2063                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2064                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2065   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2066         (COPY_TO_REGCLASS (Inst
2067                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2068                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2069 }
2070
2071 defm : avx512_binop_pat<and,  KANDWrr>;
2072 defm : avx512_binop_pat<andn, KANDNWrr>;
2073 defm : avx512_binop_pat<or,   KORWrr>;
2074 defm : avx512_binop_pat<xnor, KXNORWrr>;
2075 defm : avx512_binop_pat<xor,  KXORWrr>;
2076
2077 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2078           (KXNORWrr VK16:$src1, VK16:$src2)>;
2079 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2080           (KXNORBrr VK8:$src1, VK8:$src2)>;
2081 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2082           (KXNORDrr VK32:$src1, VK32:$src2)>;
2083 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2084           (KXNORQrr VK64:$src1, VK64:$src2)>;
2085
2086 let Predicates = [NoDQI] in
2087 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2088           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2089                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2090
2091 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2092           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2093                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2094
2095 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2096           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2097                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2098
2099 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2100           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2101                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2102
2103 // Mask unpacking
2104 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
2105                            RegisterClass KRC> {
2106   let Predicates = [HasAVX512] in
2107     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2108                !strconcat(OpcodeStr,
2109                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2110 }
2111
2112 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2113   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2114                             VEX_4V, VEX_L, PD;
2115 }
2116
2117 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2118 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2119           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2120                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2121
2122
2123 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2124   let Predicates = [HasAVX512] in
2125     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2126                 (i16 GR16:$src1), (i16 GR16:$src2)),
2127               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2128               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2129               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2130 }
2131 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2132
2133 // Mask bit testing
2134 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2135                             SDNode OpNode> {
2136   let Predicates = [HasAVX512], Defs = [EFLAGS] in
2137     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2138                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2139                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2140 }
2141
2142 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2143   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2144                             VEX, PS;
2145   let Predicates = [HasDQI] in
2146   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2147                             VEX, PD;
2148   let Predicates = [HasBWI] in {
2149   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2150                             VEX, PS, VEX_W;
2151   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2152                             VEX, PD, VEX_W;
2153   }
2154 }
2155
2156 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2157
2158 // Mask shift
2159 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2160                              SDNode OpNode> {
2161   let Predicates = [HasAVX512] in
2162     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2163                  !strconcat(OpcodeStr,
2164                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2165                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2166 }
2167
2168 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2169                                SDNode OpNode> {
2170   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2171                                VEX, TAPD, VEX_W;
2172   let Predicates = [HasDQI] in
2173   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2174                                VEX, TAPD;
2175   let Predicates = [HasBWI] in {
2176   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2177                                VEX, TAPD, VEX_W;
2178   let Predicates = [HasDQI] in
2179   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2180                                VEX, TAPD;
2181   }
2182 }
2183
2184 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2185 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2186
2187 // Mask setting all 0s or 1s
2188 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2189   let Predicates = [HasAVX512] in
2190     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2191       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2192                      [(set KRC:$dst, (VT Val))]>;
2193 }
2194
2195 multiclass avx512_mask_setop_w<PatFrag Val> {
2196   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2197   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2198   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2199   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2200 }
2201
2202 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2203 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2204
2205 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2206 let Predicates = [HasAVX512] in {
2207   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2208   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2209   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2210   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2211   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2212   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2213   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2214 }
2215 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2216           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2217
2218 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2219           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2220
2221 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2222           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2223
2224 let Predicates = [HasVLX] in {
2225   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2226             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2227   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2228             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2229   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2230             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2231   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2232             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2233   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2234             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2235 }
2236
2237 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2238           (v8i1 (COPY_TO_REGCLASS
2239                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2240                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2241
2242 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2243           (v8i1 (COPY_TO_REGCLASS
2244                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2245                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2246
2247 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2248           (v4i1 (COPY_TO_REGCLASS
2249                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2250                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2251
2252 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2253           (v4i1 (COPY_TO_REGCLASS
2254                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2255                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2256
2257 //===----------------------------------------------------------------------===//
2258 // AVX-512 - Aligned and unaligned load and store
2259 //
2260
2261
2262 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2263                          PatFrag ld_frag, PatFrag mload,
2264                          bit IsReMaterializable = 1> {
2265   let hasSideEffects = 0 in {
2266   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2267                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2268                     _.ExeDomain>, EVEX;
2269   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2270                       (ins _.KRCWM:$mask,  _.RC:$src),
2271                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2272                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2273                        EVEX, EVEX_KZ;
2274
2275   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2276       SchedRW = [WriteLoad] in
2277   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2278                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2279                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2280                     _.ExeDomain>, EVEX;
2281
2282   let Constraints = "$src0 = $dst" in {
2283   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2284                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2285                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2286                     "${dst} {${mask}}, $src1}"),
2287                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2288                                         (_.VT _.RC:$src1),
2289                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2290                      EVEX, EVEX_K;
2291   let mayLoad = 1, SchedRW = [WriteLoad] in
2292     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2293                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2294                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2295                       "${dst} {${mask}}, $src1}"),
2296                      [(set _.RC:$dst, (_.VT
2297                          (vselect _.KRCWM:$mask,
2298                           (_.VT (bitconvert (ld_frag addr:$src1))),
2299                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2300   }
2301   let mayLoad = 1, SchedRW = [WriteLoad] in
2302   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2303                   (ins _.KRCWM:$mask, _.MemOp:$src),
2304                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2305                                 "${dst} {${mask}} {z}, $src}",
2306                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2307                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2308                   _.ExeDomain>, EVEX, EVEX_KZ;
2309   }
2310   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2311             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2312
2313   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2314             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2315
2316   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2317             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2318              _.KRCWM:$mask, addr:$ptr)>;
2319 }
2320
2321 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2322                                   AVX512VLVectorVTInfo _,
2323                                   Predicate prd,
2324                                   bit IsReMaterializable = 1> {
2325   let Predicates = [prd] in
2326   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2327                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2328
2329   let Predicates = [prd, HasVLX] in {
2330   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2331                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2332   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2333                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2334   }
2335 }
2336
2337 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2338                                   AVX512VLVectorVTInfo _,
2339                                   Predicate prd,
2340                                   bit IsReMaterializable = 1> {
2341   let Predicates = [prd] in
2342   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2343                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2344
2345   let Predicates = [prd, HasVLX] in {
2346   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2347                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2348   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2349                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2350   }
2351 }
2352
2353 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2354                         PatFrag st_frag, PatFrag mstore> {
2355   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2356   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2357                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2358                         _.ExeDomain>, EVEX;
2359   let Constraints = "$src1 = $dst" in
2360   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2361                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2362                          OpcodeStr #
2363                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2364                          [], _.ExeDomain>,  EVEX, EVEX_K;
2365   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2366                           (ins _.KRCWM:$mask, _.RC:$src),
2367                           OpcodeStr #
2368                           "\t{$src, ${dst} {${mask}} {z}|" #
2369                           "${dst} {${mask}} {z}, $src}",
2370                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2371   }
2372   let mayStore = 1 in {
2373   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2374                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2375                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2376   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2377                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2378               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2379                [], _.ExeDomain>, EVEX, EVEX_K;
2380   }
2381
2382   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2383            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2384                                                     _.KRCWM:$mask, _.RC:$src)>;
2385 }
2386
2387
2388 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2389                             AVX512VLVectorVTInfo _, Predicate prd> {
2390   let Predicates = [prd] in
2391   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2392                         masked_store_unaligned>, EVEX_V512;
2393
2394   let Predicates = [prd, HasVLX] in {
2395     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2396                              masked_store_unaligned>, EVEX_V256;
2397     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2398                              masked_store_unaligned>, EVEX_V128;
2399   }
2400 }
2401
2402 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2403                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2404   let Predicates = [prd] in
2405   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2406                         masked_store_aligned512>, EVEX_V512;
2407
2408   let Predicates = [prd, HasVLX] in {
2409     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2410                              masked_store_aligned256>, EVEX_V256;
2411     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2412                              masked_store_aligned128>, EVEX_V128;
2413   }
2414 }
2415
2416 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2417                                      HasAVX512>,
2418                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2419                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2420
2421 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2422                                      HasAVX512>,
2423                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2424                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2425
2426 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2427                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2428                               PS, EVEX_CD8<32, CD8VF>;
2429
2430 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2431                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2432                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2433
2434 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2435                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2436        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2437
2438 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2439                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2440        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2441
2442 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2443                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2444        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2445
2446 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2447                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2448        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2449
2450 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2451                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2452        (VMOVAPDZrm addr:$ptr)>;
2453
2454 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2455                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2456        (VMOVAPSZrm addr:$ptr)>;
2457
2458 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2459           GR16:$mask),
2460          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2461             VR512:$src)>;
2462 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2463           GR8:$mask),
2464          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2465             VR512:$src)>;
2466
2467 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2468           GR16:$mask),
2469          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2470             VR512:$src)>;
2471 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2472           GR8:$mask),
2473          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2474             VR512:$src)>;
2475
2476 let Predicates = [HasAVX512, NoVLX] in {
2477 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2478          (VMOVUPSZmrk addr:$ptr,
2479          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2480          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2481
2482 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2483          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2484           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2485
2486 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2487          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2488          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2489           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2490 }
2491
2492 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2493                                        HasAVX512>,
2494                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2495                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2496
2497 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2498                                        HasAVX512>,
2499                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2500                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2501
2502 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2503                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2504                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2505
2506 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2507                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2508                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2509
2510 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2511                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2512                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2513
2514 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2515                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2516                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2517
2518 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2519                  (v16i32 immAllZerosV), GR16:$mask)),
2520        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2521
2522 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2523                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2524        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2525
2526 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2527             GR16:$mask),
2528          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2529             VR512:$src)>;
2530 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2531             GR8:$mask),
2532          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2533             VR512:$src)>;
2534
2535 let AddedComplexity = 20 in {
2536 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2537                           (bc_v8i64 (v16i32 immAllZerosV)))),
2538                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2539
2540 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2541                           (v8i64 VR512:$src))),
2542    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2543                                               VK8), VR512:$src)>;
2544
2545 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2546                            (v16i32 immAllZerosV))),
2547                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2548
2549 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2550                            (v16i32 VR512:$src))),
2551                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2552 }
2553 // NoVLX patterns
2554 let Predicates = [HasAVX512, NoVLX] in {
2555 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2556          (VMOVDQU32Zmrk addr:$ptr,
2557          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2558          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2559
2560 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2561          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2562           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2563 }
2564
2565 // Move Int Doubleword to Packed Double Int
2566 //
2567 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2568                       "vmovd\t{$src, $dst|$dst, $src}",
2569                       [(set VR128X:$dst,
2570                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2571                         EVEX, VEX_LIG;
2572 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2573                       "vmovd\t{$src, $dst|$dst, $src}",
2574                       [(set VR128X:$dst,
2575                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2576                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2577 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2578                       "vmovq\t{$src, $dst|$dst, $src}",
2579                         [(set VR128X:$dst,
2580                           (v2i64 (scalar_to_vector GR64:$src)))],
2581                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2582 let isCodeGenOnly = 1 in {
2583 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2584                        "vmovq\t{$src, $dst|$dst, $src}",
2585                        [(set FR64:$dst, (bitconvert GR64:$src))],
2586                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2587 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2588                          "vmovq\t{$src, $dst|$dst, $src}",
2589                          [(set GR64:$dst, (bitconvert FR64:$src))],
2590                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2591 }
2592 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2593                          "vmovq\t{$src, $dst|$dst, $src}",
2594                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2595                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2596                          EVEX_CD8<64, CD8VT1>;
2597
2598 // Move Int Doubleword to Single Scalar
2599 //
2600 let isCodeGenOnly = 1 in {
2601 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2602                       "vmovd\t{$src, $dst|$dst, $src}",
2603                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2604                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2605
2606 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2607                       "vmovd\t{$src, $dst|$dst, $src}",
2608                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2609                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2610 }
2611
2612 // Move doubleword from xmm register to r/m32
2613 //
2614 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2615                        "vmovd\t{$src, $dst|$dst, $src}",
2616                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2617                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2618                        EVEX, VEX_LIG;
2619 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2620                        (ins i32mem:$dst, VR128X:$src),
2621                        "vmovd\t{$src, $dst|$dst, $src}",
2622                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2623                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2624                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2625
2626 // Move quadword from xmm1 register to r/m64
2627 //
2628 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2629                       "vmovq\t{$src, $dst|$dst, $src}",
2630                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2631                                                    (iPTR 0)))],
2632                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2633                       Requires<[HasAVX512, In64BitMode]>;
2634
2635 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2636                        (ins i64mem:$dst, VR128X:$src),
2637                        "vmovq\t{$src, $dst|$dst, $src}",
2638                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2639                                addr:$dst)], IIC_SSE_MOVDQ>,
2640                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2641                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2642
2643 // Move Scalar Single to Double Int
2644 //
2645 let isCodeGenOnly = 1 in {
2646 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2647                       (ins FR32X:$src),
2648                       "vmovd\t{$src, $dst|$dst, $src}",
2649                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2650                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2651 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2652                       (ins i32mem:$dst, FR32X:$src),
2653                       "vmovd\t{$src, $dst|$dst, $src}",
2654                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2655                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2656 }
2657
2658 // Move Quadword Int to Packed Quadword Int
2659 //
2660 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2661                       (ins i64mem:$src),
2662                       "vmovq\t{$src, $dst|$dst, $src}",
2663                       [(set VR128X:$dst,
2664                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2665                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2666
2667 //===----------------------------------------------------------------------===//
2668 // AVX-512  MOVSS, MOVSD
2669 //===----------------------------------------------------------------------===//
2670
2671 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2672                               SDNode OpNode, ValueType vt,
2673                               X86MemOperand x86memop, PatFrag mem_pat> {
2674   let hasSideEffects = 0 in {
2675   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2676               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2677               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2678                                       (scalar_to_vector RC:$src2))))],
2679               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2680   let Constraints = "$src1 = $dst" in
2681   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2682               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2683               !strconcat(asm,
2684                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2685               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2686   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2687               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2688               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2689               EVEX, VEX_LIG;
2690   let mayStore = 1 in {
2691   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2692              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2693              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2694              EVEX, VEX_LIG;
2695   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2696              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2697              [], IIC_SSE_MOV_S_MR>,
2698              EVEX, VEX_LIG, EVEX_K;
2699   } // mayStore
2700   } //hasSideEffects = 0
2701 }
2702
2703 let ExeDomain = SSEPackedSingle in
2704 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2705                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2706
2707 let ExeDomain = SSEPackedDouble in
2708 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2709                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2710
2711 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2712           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2713            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2714
2715 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2716           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2717            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2718
2719 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2720           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2721            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2722
2723 // For the disassembler
2724 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2725   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2726                         (ins VR128X:$src1, FR32X:$src2),
2727                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2728                         IIC_SSE_MOV_S_RR>,
2729                         XS, EVEX_4V, VEX_LIG;
2730   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2731                         (ins VR128X:$src1, FR64X:$src2),
2732                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2733                         IIC_SSE_MOV_S_RR>,
2734                         XD, EVEX_4V, VEX_LIG, VEX_W;
2735 }
2736
2737 let Predicates = [HasAVX512] in {
2738   let AddedComplexity = 15 in {
2739   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2740   // MOVS{S,D} to the lower bits.
2741   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2742             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2743   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2744             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2745   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2746             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2747   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2748             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2749
2750   // Move low f32 and clear high bits.
2751   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2752             (SUBREG_TO_REG (i32 0),
2753              (VMOVSSZrr (v4f32 (V_SET0)),
2754               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2755   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2756             (SUBREG_TO_REG (i32 0),
2757              (VMOVSSZrr (v4i32 (V_SET0)),
2758                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2759   }
2760
2761   let AddedComplexity = 20 in {
2762   // MOVSSrm zeros the high parts of the register; represent this
2763   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2764   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2765             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2766   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2767             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2768   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2769             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2770
2771   // MOVSDrm zeros the high parts of the register; represent this
2772   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2773   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2774             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2775   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2776             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2777   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2778             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2779   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2780             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2781   def : Pat<(v2f64 (X86vzload addr:$src)),
2782             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2783
2784   // Represent the same patterns above but in the form they appear for
2785   // 256-bit types
2786   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2787                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2788             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2789   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2790                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2791             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2792   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2793                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2794             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2795   }
2796   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2797                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2798             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2799                                             FR32X:$src)), sub_xmm)>;
2800   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2801                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2802             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2803                                      FR64X:$src)), sub_xmm)>;
2804   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2805                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2806             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2807
2808   // Move low f64 and clear high bits.
2809   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2810             (SUBREG_TO_REG (i32 0),
2811              (VMOVSDZrr (v2f64 (V_SET0)),
2812                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2813
2814   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2815             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2816                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2817
2818   // Extract and store.
2819   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2820                    addr:$dst),
2821             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2822   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2823                    addr:$dst),
2824             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2825
2826   // Shuffle with VMOVSS
2827   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2828             (VMOVSSZrr (v4i32 VR128X:$src1),
2829                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2830   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2831             (VMOVSSZrr (v4f32 VR128X:$src1),
2832                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2833
2834   // 256-bit variants
2835   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2836             (SUBREG_TO_REG (i32 0),
2837               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2838                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2839               sub_xmm)>;
2840   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2841             (SUBREG_TO_REG (i32 0),
2842               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2843                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2844               sub_xmm)>;
2845
2846   // Shuffle with VMOVSD
2847   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2848             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2849   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2850             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2851   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2852             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2853   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2854             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2855
2856   // 256-bit variants
2857   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2858             (SUBREG_TO_REG (i32 0),
2859               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2860                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2861               sub_xmm)>;
2862   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2863             (SUBREG_TO_REG (i32 0),
2864               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2865                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2866               sub_xmm)>;
2867
2868   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2869             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2870   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2871             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2872   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2873             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2874   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2875             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2876 }
2877
2878 let AddedComplexity = 15 in
2879 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2880                                 (ins VR128X:$src),
2881                                 "vmovq\t{$src, $dst|$dst, $src}",
2882                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2883                                                    (v2i64 VR128X:$src))))],
2884                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2885
2886 let AddedComplexity = 20 in
2887 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2888                                  (ins i128mem:$src),
2889                                  "vmovq\t{$src, $dst|$dst, $src}",
2890                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2891                                                      (loadv2i64 addr:$src))))],
2892                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2893                                  EVEX_CD8<8, CD8VT8>;
2894
2895 let Predicates = [HasAVX512] in {
2896   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2897   let AddedComplexity = 20 in {
2898     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2899               (VMOVDI2PDIZrm addr:$src)>;
2900     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2901               (VMOV64toPQIZrr GR64:$src)>;
2902     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2903               (VMOVDI2PDIZrr GR32:$src)>;
2904
2905     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2906               (VMOVDI2PDIZrm addr:$src)>;
2907     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2908               (VMOVDI2PDIZrm addr:$src)>;
2909     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2910             (VMOVZPQILo2PQIZrm addr:$src)>;
2911     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2912             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2913     def : Pat<(v2i64 (X86vzload addr:$src)),
2914             (VMOVZPQILo2PQIZrm addr:$src)>;
2915   }
2916
2917   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2918   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2919                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2920             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2921   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2922                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2923             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2924 }
2925
2926 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2927         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2928
2929 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2930         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2931
2932 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2933         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2934
2935 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2936         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2937
2938 //===----------------------------------------------------------------------===//
2939 // AVX-512 - Non-temporals
2940 //===----------------------------------------------------------------------===//
2941 let SchedRW = [WriteLoad] in {
2942   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2943                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2944                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2945                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2946                         EVEX_CD8<64, CD8VF>;
2947
2948   let Predicates = [HasAVX512, HasVLX] in {
2949     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2950                              (ins i256mem:$src),
2951                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2952                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2953                              EVEX_CD8<64, CD8VF>;
2954
2955     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2956                              (ins i128mem:$src),
2957                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2958                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2959                              EVEX_CD8<64, CD8VF>;
2960   }
2961 }
2962
2963 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2964                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2965                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2966   let SchedRW = [WriteStore], mayStore = 1,
2967       AddedComplexity = 400 in
2968   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2969                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2970                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2971 }
2972
2973 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2974                            string elty, string elsz, string vsz512,
2975                            string vsz256, string vsz128, Domain d,
2976                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2977   let Predicates = [prd] in
2978   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2979                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2980                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2981                         EVEX_V512;
2982
2983   let Predicates = [prd, HasVLX] in {
2984     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2985                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2986                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2987                              EVEX_V256;
2988
2989     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2990                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2991                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2992                              EVEX_V128;
2993   }
2994 }
2995
2996 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2997                                 "i", "64", "8", "4", "2", SSEPackedInt,
2998                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2999
3000 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3001                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3002                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3003
3004 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3005                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3006                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3007
3008 //===----------------------------------------------------------------------===//
3009 // AVX-512 - Integer arithmetic
3010 //
3011 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3012                            X86VectorVTInfo _, OpndItins itins,
3013                            bit IsCommutable = 0> {
3014   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3015                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3016                     "$src2, $src1", "$src1, $src2",
3017                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3018                     itins.rr, IsCommutable>,
3019             AVX512BIBase, EVEX_4V;
3020
3021   let mayLoad = 1 in
3022     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3023                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3024                     "$src2, $src1", "$src1, $src2",
3025                     (_.VT (OpNode _.RC:$src1,
3026                                   (bitconvert (_.LdFrag addr:$src2)))),
3027                     itins.rm>,
3028               AVX512BIBase, EVEX_4V;
3029 }
3030
3031 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3032                             X86VectorVTInfo _, OpndItins itins,
3033                             bit IsCommutable = 0> :
3034            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3035   let mayLoad = 1 in
3036     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3037                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3038                     "${src2}"##_.BroadcastStr##", $src1",
3039                     "$src1, ${src2}"##_.BroadcastStr,
3040                     (_.VT (OpNode _.RC:$src1,
3041                                   (X86VBroadcast
3042                                       (_.ScalarLdFrag addr:$src2)))),
3043                     itins.rm>,
3044                AVX512BIBase, EVEX_4V, EVEX_B;
3045 }
3046
3047 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3048                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3049                               Predicate prd, bit IsCommutable = 0> {
3050   let Predicates = [prd] in
3051     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3052                              IsCommutable>, EVEX_V512;
3053
3054   let Predicates = [prd, HasVLX] in {
3055     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3056                              IsCommutable>, EVEX_V256;
3057     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3058                              IsCommutable>, EVEX_V128;
3059   }
3060 }
3061
3062 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3063                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3064                                Predicate prd, bit IsCommutable = 0> {
3065   let Predicates = [prd] in
3066     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3067                              IsCommutable>, EVEX_V512;
3068
3069   let Predicates = [prd, HasVLX] in {
3070     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3071                              IsCommutable>, EVEX_V256;
3072     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3073                              IsCommutable>, EVEX_V128;
3074   }
3075 }
3076
3077 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3078                                 OpndItins itins, Predicate prd,
3079                                 bit IsCommutable = 0> {
3080   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3081                                itins, prd, IsCommutable>,
3082                                VEX_W, EVEX_CD8<64, CD8VF>;
3083 }
3084
3085 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3086                                 OpndItins itins, Predicate prd,
3087                                 bit IsCommutable = 0> {
3088   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3089                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3090 }
3091
3092 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3093                                 OpndItins itins, Predicate prd,
3094                                 bit IsCommutable = 0> {
3095   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3096                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3097 }
3098
3099 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3100                                 OpndItins itins, Predicate prd,
3101                                 bit IsCommutable = 0> {
3102   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3103                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3104 }
3105
3106 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3107                                  SDNode OpNode, OpndItins itins, Predicate prd,
3108                                  bit IsCommutable = 0> {
3109   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
3110                                    IsCommutable>;
3111
3112   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
3113                                    IsCommutable>;
3114 }
3115
3116 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3117                                  SDNode OpNode, OpndItins itins, Predicate prd,
3118                                  bit IsCommutable = 0> {
3119   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
3120                                    IsCommutable>;
3121
3122   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
3123                                    IsCommutable>;
3124 }
3125
3126 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3127                                   bits<8> opc_d, bits<8> opc_q,
3128                                   string OpcodeStr, SDNode OpNode,
3129                                   OpndItins itins, bit IsCommutable = 0> {
3130   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3131                                     itins, HasAVX512, IsCommutable>,
3132               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3133                                     itins, HasBWI, IsCommutable>;
3134 }
3135
3136 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3137                             SDNode OpNode,X86VectorVTInfo _Src,
3138                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3139   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3140                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3141                             "$src2, $src1","$src1, $src2",
3142                             (_Dst.VT (OpNode
3143                                          (_Src.VT _Src.RC:$src1),
3144                                          (_Src.VT _Src.RC:$src2))),
3145                             itins.rr, IsCommutable>,
3146                             AVX512BIBase, EVEX_4V;
3147   let mayLoad = 1 in {
3148       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3149                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3150                             "$src2, $src1", "$src1, $src2",
3151                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3152                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3153                             itins.rm>,
3154                             AVX512BIBase, EVEX_4V;
3155
3156       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3157                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3158                         OpcodeStr,
3159                         "${src2}"##_Dst.BroadcastStr##", $src1",
3160                          "$src1, ${src2}"##_Dst.BroadcastStr,
3161                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3162                                      (_Dst.VT (X86VBroadcast
3163                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3164                         itins.rm>,
3165                         AVX512BIBase, EVEX_4V, EVEX_B;
3166   }
3167 }
3168
3169 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3170                                     SSE_INTALU_ITINS_P, 1>;
3171 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3172                                     SSE_INTALU_ITINS_P, 0>;
3173 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3174                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3175 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3176                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3177 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3178                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3179 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3180                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3181 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3182                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3183 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3184                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3185 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3186                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3187
3188
3189 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3190                             SDNode OpNode, bit IsCommutable = 0> {
3191
3192   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3193                                  v16i32_info, v8i64_info, IsCommutable>,
3194                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3195   let Predicates = [HasVLX] in {
3196     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3197                                       v8i32x_info, v4i64x_info, IsCommutable>,
3198                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3199     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3200                                       v4i32x_info, v2i64x_info, IsCommutable>,
3201                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3202   }
3203 }
3204
3205 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3206                    X86pmuldq, 1>,T8PD;
3207 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3208                    X86pmuludq, 1>;
3209
3210 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3211                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3212   let mayLoad = 1 in {
3213       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3214                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3215                         OpcodeStr,
3216                         "${src2}"##_Src.BroadcastStr##", $src1",
3217                          "$src1, ${src2}"##_Src.BroadcastStr,
3218                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3219                                      (_Src.VT (X86VBroadcast
3220                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3221                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3222   }
3223 }
3224
3225 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3226                             SDNode OpNode,X86VectorVTInfo _Src,
3227                             X86VectorVTInfo _Dst> {
3228   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3229                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3230                             "$src2, $src1","$src1, $src2",
3231                             (_Dst.VT (OpNode
3232                                          (_Src.VT _Src.RC:$src1),
3233                                          (_Src.VT _Src.RC:$src2)))>,
3234                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3235   let mayLoad = 1 in {
3236     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3237                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3238                           "$src2, $src1", "$src1, $src2",
3239                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3240                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3241                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3242   }
3243 }
3244
3245 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3246                                     SDNode OpNode> {
3247   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3248                                  v32i16_info>,
3249                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3250                                  v32i16_info>, EVEX_V512;
3251   let Predicates = [HasVLX] in {
3252     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3253                                      v16i16x_info>,
3254                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3255                                      v16i16x_info>, EVEX_V256;
3256     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3257                                      v8i16x_info>,
3258                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3259                                      v8i16x_info>, EVEX_V128;
3260   }
3261 }
3262 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3263                             SDNode OpNode> {
3264   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3265                                 v64i8_info>, EVEX_V512;
3266   let Predicates = [HasVLX] in {
3267     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3268                                     v32i8x_info>, EVEX_V256;
3269     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3270                                     v16i8x_info>, EVEX_V128;
3271   }
3272 }
3273 let Predicates = [HasBWI] in {
3274   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3275   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3276   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3277   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3278 }
3279
3280 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3281                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3282 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3283                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3284 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3285                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3286
3287 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3288                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3289 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3290                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3291 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3292                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3293
3294 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3295                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3296 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3297                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3298 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3299                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3300
3301 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3302                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3303 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3304                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3305 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3306                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3307
3308 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3309                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3310            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3311 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3312                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3313            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3314 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3315                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3316            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3317 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3318                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3319            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3320 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3321                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3322            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3323 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3324                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3325            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3326 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3327                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3328            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3329 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3330                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3331            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3332 //===----------------------------------------------------------------------===//
3333 // AVX-512 - Unpack Instructions
3334 //===----------------------------------------------------------------------===//
3335
3336 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3337                                    PatFrag mem_frag, RegisterClass RC,
3338                                    X86MemOperand x86memop, string asm,
3339                                    Domain d> {
3340     def rr : AVX512PI<opc, MRMSrcReg,
3341                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3342                 asm, [(set RC:$dst,
3343                            (vt (OpNode RC:$src1, RC:$src2)))],
3344                            d>, EVEX_4V;
3345     def rm : AVX512PI<opc, MRMSrcMem,
3346                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3347                 asm, [(set RC:$dst,
3348                        (vt (OpNode RC:$src1,
3349                             (bitconvert (mem_frag addr:$src2)))))],
3350                         d>, EVEX_4V;
3351 }
3352
3353 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3354       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3355       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3356 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3357       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3358       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3359 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3360       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3361       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3362 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3363       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3364       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3365
3366 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3367                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3368                         X86MemOperand x86memop> {
3369   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3370        (ins RC:$src1, RC:$src2),
3371        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3372        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3373        IIC_SSE_UNPCK>, EVEX_4V;
3374   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3375        (ins RC:$src1, x86memop:$src2),
3376        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3377        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3378                                      (bitconvert (memop_frag addr:$src2)))))],
3379                                      IIC_SSE_UNPCK>, EVEX_4V;
3380 }
3381 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3382                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3383                                 EVEX_CD8<32, CD8VF>;
3384 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3385                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3386                                 VEX_W, EVEX_CD8<64, CD8VF>;
3387 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3388                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3389                                 EVEX_CD8<32, CD8VF>;
3390 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3391                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3392                                 VEX_W, EVEX_CD8<64, CD8VF>;
3393 //===----------------------------------------------------------------------===//
3394 // AVX-512 - PSHUFD
3395 //
3396
3397 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
3398                          SDNode OpNode, PatFrag mem_frag,
3399                          X86MemOperand x86memop, ValueType OpVT> {
3400   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
3401                      (ins RC:$src1, u8imm:$src2),
3402                      !strconcat(OpcodeStr,
3403                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3404                      [(set RC:$dst,
3405                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
3406                      EVEX;
3407   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
3408                      (ins x86memop:$src1, u8imm:$src2),
3409                      !strconcat(OpcodeStr,
3410                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3411                      [(set RC:$dst,
3412                        (OpVT (OpNode (mem_frag addr:$src1),
3413                               (i8 imm:$src2))))]>, EVEX;
3414 }
3415
3416 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, loadv16i32,
3417                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
3418
3419 //===----------------------------------------------------------------------===//
3420 // AVX-512  Logical Instructions
3421 //===----------------------------------------------------------------------===//
3422
3423 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3424                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3425 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3426                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3427 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3428                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3429 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3430                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3431
3432 //===----------------------------------------------------------------------===//
3433 // AVX-512  FP arithmetic
3434 //===----------------------------------------------------------------------===//
3435 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3436                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3437                          bit IsCommutable> {
3438
3439   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3440                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3441                            "$src2, $src1", "$src1, $src2",
3442                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3443                            (i32 FROUND_CURRENT)),
3444                            itins.rr, IsCommutable>;
3445
3446   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3447                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3448                          "$src2, $src1", "$src1, $src2",
3449                          (VecNode (_.VT _.RC:$src1),
3450                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3451                            (i32 FROUND_CURRENT)),
3452                          itins.rm, IsCommutable>;
3453   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3454       Predicates = [HasAVX512] in {
3455   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3456                          (ins _.FRC:$src1, _.FRC:$src2),
3457                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3458                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3459                           itins.rr>;
3460   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3461                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3462                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3463                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3464                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3465   }
3466 }
3467
3468 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3469                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3470
3471   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3472                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3473                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3474                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3475                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3476                           EVEX_B, EVEX_RC;
3477 }
3478 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3479                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3480
3481   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3482                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3483                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3484                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3485                             (i32 FROUND_NO_EXC))>, EVEX_B;
3486 }
3487
3488 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3489                                   SDNode VecNode,
3490                                   SizeItins itins, bit IsCommutable> {
3491   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3492                               itins.s, IsCommutable>,
3493              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3494                               itins.s, IsCommutable>,
3495                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3496   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3497                               itins.d,                  IsCommutable>,
3498              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3499                               itins.d, IsCommutable>,
3500                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3501 }
3502
3503 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3504                                   SDNode VecNode,
3505                                   SizeItins itins, bit IsCommutable> {
3506   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3507                               itins.s, IsCommutable>,
3508              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3509                               itins.s, IsCommutable>,
3510                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3511   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3512                               itins.d,                  IsCommutable>,
3513              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3514                               itins.d, IsCommutable>,
3515                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3516 }
3517 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3518 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3519 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3520 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3521 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3522 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3523
3524 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3525                             X86VectorVTInfo _, bit IsCommutable> {
3526   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3527                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3528                   "$src2, $src1", "$src1, $src2",
3529                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3530   let mayLoad = 1 in {
3531     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3532                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3533                     "$src2, $src1", "$src1, $src2",
3534                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3535     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3536                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3537                      "${src2}"##_.BroadcastStr##", $src1",
3538                      "$src1, ${src2}"##_.BroadcastStr,
3539                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3540                                                 (_.ScalarLdFrag addr:$src2))))>,
3541                      EVEX_4V, EVEX_B;
3542   }//let mayLoad = 1
3543 }
3544
3545 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3546                             X86VectorVTInfo _, bit IsCommutable> {
3547   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3548                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3549                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3550                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3551                   EVEX_4V, EVEX_B, EVEX_RC;
3552 }
3553
3554
3555 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3556                             X86VectorVTInfo _, bit IsCommutable> {
3557   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3558                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3559                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3560                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3561                   EVEX_4V, EVEX_B;
3562 }
3563
3564 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3565                              bit IsCommutable = 0> {
3566   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3567                               IsCommutable>, EVEX_V512, PS,
3568                               EVEX_CD8<32, CD8VF>;
3569   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3570                               IsCommutable>, EVEX_V512, PD, VEX_W,
3571                               EVEX_CD8<64, CD8VF>;
3572
3573     // Define only if AVX512VL feature is present.
3574   let Predicates = [HasVLX] in {
3575     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3576                                    IsCommutable>, EVEX_V128, PS,
3577                                    EVEX_CD8<32, CD8VF>;
3578     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3579                                    IsCommutable>, EVEX_V256, PS,
3580                                    EVEX_CD8<32, CD8VF>;
3581     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3582                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3583                                    EVEX_CD8<64, CD8VF>;
3584     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3585                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3586                                    EVEX_CD8<64, CD8VF>;
3587   }
3588 }
3589
3590 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3591   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3592                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3593   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3594                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3595 }
3596
3597 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3598   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3599                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3600   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3601                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3602 }
3603
3604 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3605             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3606 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3607             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3608 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3609             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3610 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3611             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3612 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3613             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3614 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3615             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3616 let Predicates = [HasDQI] in {
3617   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3618   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3619   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3620   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3621 }
3622
3623 //===----------------------------------------------------------------------===//
3624 // AVX-512  VPTESTM instructions
3625 //===----------------------------------------------------------------------===//
3626
3627 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3628                             X86VectorVTInfo _> {
3629   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3630                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3631                       "$src2, $src1", "$src1, $src2",
3632                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3633                     EVEX_4V;
3634   let mayLoad = 1 in
3635   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3636                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3637                        "$src2, $src1", "$src1, $src2",
3638                    (OpNode (_.VT _.RC:$src1),
3639                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3640                     EVEX_4V,
3641                    EVEX_CD8<_.EltSize, CD8VF>;
3642 }
3643
3644 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3645                             X86VectorVTInfo _> {
3646   let mayLoad = 1 in
3647   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3648                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3649                     "${src2}"##_.BroadcastStr##", $src1",
3650                     "$src1, ${src2}"##_.BroadcastStr,
3651                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3652                                                 (_.ScalarLdFrag addr:$src2))))>,
3653                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3654 }
3655 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3656                                   AVX512VLVectorVTInfo _> {
3657   let Predicates  = [HasAVX512] in
3658   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3659            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3660
3661   let Predicates = [HasAVX512, HasVLX] in {
3662   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3663               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3664   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3665               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3666   }
3667 }
3668
3669 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3670   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3671                                  avx512vl_i32_info>;
3672   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3673                                  avx512vl_i64_info>, VEX_W;
3674 }
3675
3676 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3677                                  SDNode OpNode> {
3678   let Predicates = [HasBWI] in {
3679   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3680               EVEX_V512, VEX_W;
3681   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3682               EVEX_V512;
3683   }
3684   let Predicates = [HasVLX, HasBWI] in {
3685
3686   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3687               EVEX_V256, VEX_W;
3688   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3689               EVEX_V128, VEX_W;
3690   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3691               EVEX_V256;
3692   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3693               EVEX_V128;
3694   }
3695 }
3696
3697 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3698                                    SDNode OpNode> :
3699   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3700   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3701
3702 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3703 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3704
3705 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3706                  (v16i32 VR512:$src2), (i16 -1))),
3707                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3708
3709 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3710                  (v8i64 VR512:$src2), (i8 -1))),
3711                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3712
3713 //===----------------------------------------------------------------------===//
3714 // AVX-512  Shift instructions
3715 //===----------------------------------------------------------------------===//
3716 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3717                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3718   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3719                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3720                       "$src2, $src1", "$src1, $src2",
3721                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3722                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIi8Base, EVEX_4V;
3723   let mayLoad = 1 in
3724   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3725                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3726                        "$src2, $src1", "$src1, $src2",
3727                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3728                           (i8 imm:$src2))),
3729                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V;
3730 }
3731
3732 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3733                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3734   let mayLoad = 1 in
3735   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3736                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3737       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3738      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3739      SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V, EVEX_B;
3740 }
3741
3742 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3743                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3744    // src2 is always 128-bit
3745   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3746                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3747                       "$src2, $src1", "$src1, $src2",
3748                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3749                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3750   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3751                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3752                        "$src2, $src1", "$src1, $src2",
3753                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3754                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3755                    EVEX_4V;
3756 }
3757
3758 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3759                                   ValueType SrcVT, PatFrag bc_frag,
3760                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3761   let Predicates = [prd] in
3762   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3763                             VTInfo.info512>, EVEX_V512,
3764                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3765   let Predicates = [prd, HasVLX] in {
3766   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3767                             VTInfo.info256>, EVEX_V256,
3768                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3769   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3770                             VTInfo.info128>, EVEX_V128,
3771                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3772   }
3773 }
3774
3775 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3776                               string OpcodeStr, SDNode OpNode> {
3777   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3778                                  avx512vl_i32_info, HasAVX512>;
3779   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3780                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3781   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3782                                  avx512vl_i16_info, HasBWI>;
3783 }
3784
3785 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3786                                  string OpcodeStr, SDNode OpNode,
3787                                  AVX512VLVectorVTInfo VTInfo> {
3788   let Predicates = [HasAVX512] in
3789   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3790                               VTInfo.info512>,
3791              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3792                               VTInfo.info512>, EVEX_V512;
3793   let Predicates = [HasAVX512, HasVLX] in {
3794   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3795                               VTInfo.info256>,
3796              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3797                               VTInfo.info256>, EVEX_V256;
3798   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3799                               VTInfo.info128>,
3800              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3801                               VTInfo.info128>, EVEX_V128;
3802   }
3803 }
3804
3805 multiclass avx512_shift_rmi_w<bits<8> opcw,
3806                                  Format ImmFormR, Format ImmFormM,
3807                                  string OpcodeStr, SDNode OpNode> {
3808   let Predicates = [HasBWI] in
3809   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3810                                v32i16_info>, EVEX_V512;
3811   let Predicates = [HasVLX, HasBWI] in {
3812   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3813                                v16i16x_info>, EVEX_V256;
3814   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3815                                v8i16x_info>, EVEX_V128;
3816   }
3817 }
3818
3819 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3820                                  Format ImmFormR, Format ImmFormM,
3821                                  string OpcodeStr, SDNode OpNode> {
3822   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3823                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3824   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3825                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3826 }
3827
3828 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3829              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>;
3830
3831 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3832              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>;
3833
3834 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3835              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>;
3836
3837 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>;
3838 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>;
3839
3840 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3841 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3842 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3843
3844 //===-------------------------------------------------------------------===//
3845 // Variable Bit Shifts
3846 //===-------------------------------------------------------------------===//
3847 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3848                             X86VectorVTInfo _> {
3849   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3850                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3851                       "$src2, $src1", "$src1, $src2",
3852                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3853                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3854   let mayLoad = 1 in
3855   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3856                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3857                        "$src2, $src1", "$src1, $src2",
3858                    (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2))),
3859                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3860                    EVEX_CD8<_.EltSize, CD8VF>;
3861 }
3862
3863 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3864                             X86VectorVTInfo _> {
3865   let mayLoad = 1 in
3866   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3867                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3868                     "${src2}"##_.BroadcastStr##", $src1",
3869                     "$src1, ${src2}"##_.BroadcastStr,
3870                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3871                                                 (_.ScalarLdFrag addr:$src2))))),
3872                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3873                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3874 }
3875 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3876                                   AVX512VLVectorVTInfo _> {
3877   let Predicates  = [HasAVX512] in
3878   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3879            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3880
3881   let Predicates = [HasAVX512, HasVLX] in {
3882   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3883               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3884   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3885               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3886   }
3887 }
3888
3889 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3890                                  SDNode OpNode> {
3891   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3892                                  avx512vl_i32_info>;
3893   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3894                                  avx512vl_i64_info>, VEX_W;
3895 }
3896
3897 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3898                                  SDNode OpNode> {
3899   let Predicates = [HasBWI] in
3900   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3901               EVEX_V512, VEX_W;
3902   let Predicates = [HasVLX, HasBWI] in {
3903
3904   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3905               EVEX_V256, VEX_W;
3906   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3907               EVEX_V128, VEX_W;
3908   }
3909 }
3910
3911 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3912               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3913 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3914               avx512_var_shift_w<0x11, "vpsravw", sra>;
3915 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3916               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3917 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3918 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3919
3920 //===----------------------------------------------------------------------===//
3921 // AVX-512 - MOVDDUP
3922 //===----------------------------------------------------------------------===//
3923
3924 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3925                         X86MemOperand x86memop, PatFrag memop_frag> {
3926 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3927                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3928                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3929 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3930                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3931                     [(set RC:$dst,
3932                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3933 }
3934
3935 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3936                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3937 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3938           (VMOVDDUPZrm addr:$src)>;
3939
3940 //===---------------------------------------------------------------------===//
3941 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3942 //===---------------------------------------------------------------------===//
3943 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3944                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3945                               X86MemOperand x86memop> {
3946   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3947                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3948                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3949   let mayLoad = 1 in
3950   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3951                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3952                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3953 }
3954
3955 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3956                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3957                        EVEX_CD8<32, CD8VF>;
3958 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3959                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3960                        EVEX_CD8<32, CD8VF>;
3961
3962 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3963 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3964            (VMOVSHDUPZrm addr:$src)>;
3965 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3966 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3967            (VMOVSLDUPZrm addr:$src)>;
3968
3969 //===----------------------------------------------------------------------===//
3970 // Move Low to High and High to Low packed FP Instructions
3971 //===----------------------------------------------------------------------===//
3972 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3973           (ins VR128X:$src1, VR128X:$src2),
3974           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3975           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3976            IIC_SSE_MOV_LH>, EVEX_4V;
3977 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3978           (ins VR128X:$src1, VR128X:$src2),
3979           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3980           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3981           IIC_SSE_MOV_LH>, EVEX_4V;
3982
3983 let Predicates = [HasAVX512] in {
3984   // MOVLHPS patterns
3985   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3986             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3987   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3988             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3989
3990   // MOVHLPS patterns
3991   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3992             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3993 }
3994
3995 //===----------------------------------------------------------------------===//
3996 // FMA - Fused Multiply Operations
3997 //
3998
3999 let Constraints = "$src1 = $dst" in {
4000 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
4001 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4002                            SDPatternOperator OpNode = null_frag> {
4003   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4004           (ins _.RC:$src2, _.RC:$src3),
4005           OpcodeStr, "$src3, $src2", "$src2, $src3",
4006           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4007          AVX512FMA3Base;
4008
4009   let mayLoad = 1 in
4010   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4011             (ins _.RC:$src2, _.MemOp:$src3),
4012             OpcodeStr, "$src3, $src2", "$src2, $src3",
4013             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4014             AVX512FMA3Base;
4015
4016   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4017               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4018               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4019               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4020               (OpNode _.RC:$src1,
4021                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4022               AVX512FMA3Base, EVEX_B;
4023  }
4024 } // Constraints = "$src1 = $dst"
4025
4026 let Constraints = "$src1 = $dst" in {
4027 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
4028 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr,
4029                                  X86VectorVTInfo _,
4030                                  SDPatternOperator OpNode> {
4031    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4032           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4033           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4034           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4035           AVX512FMA3Base, EVEX_B, EVEX_RC;
4036  }
4037 } // Constraints = "$src1 = $dst"
4038
4039 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
4040                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
4041   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
4042                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
4043 }
4044
4045 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
4046                               string OpcodeStr, X86VectorVTInfo VTI,
4047                               SDPatternOperator OpNode> {
4048   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
4049                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
4050   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
4051                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
4052 }
4053
4054 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
4055                               string OpcodeStr,
4056                               SDPatternOperator OpNode,
4057                               SDPatternOperator OpNodeRnd> {
4058 let ExeDomain = SSEPackedSingle in {
4059     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4060                                              v16f32_info, OpNode>,
4061                           avx512_fma3_round_forms<opc213, OpcodeStr,
4062                                              v16f32_info, OpNodeRnd>, EVEX_V512;
4063     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4064                                              v8f32x_info, OpNode>, EVEX_V256;
4065     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4066                                              v4f32x_info, OpNode>, EVEX_V128;
4067   }
4068 let ExeDomain = SSEPackedDouble in {
4069     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4070                                              v8f64_info, OpNode>,
4071                           avx512_fma3_round_forms<opc213, OpcodeStr, v8f64_info,
4072                                                   OpNodeRnd>, EVEX_V512, VEX_W;
4073     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4074                                              v4f64x_info, OpNode>,
4075                                              EVEX_V256, VEX_W;
4076     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4077                                              v2f64x_info, OpNode>,
4078                                              EVEX_V128, VEX_W;
4079   }
4080 }
4081
4082 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
4083 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
4084 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
4085 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
4086 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4087 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4088
4089 let Constraints = "$src1 = $dst" in {
4090 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
4091                              X86VectorVTInfo _> {
4092   let mayLoad = 1 in
4093   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4094           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
4095           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
4096           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
4097                                                     _.RC:$src3)))]>;
4098    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4099            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
4100            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
4101             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
4102            [(set _.RC:$dst,
4103                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4104                                             (_.ScalarLdFrag addr:$src2))),
4105                                    _.RC:$src3))]>, EVEX_B;
4106 }
4107 } // Constraints = "$src1 = $dst"
4108
4109 multiclass avx512_fma3p_m132_f<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4110
4111 let ExeDomain = SSEPackedSingle in {
4112     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
4113                                              OpNode,v16f32_info>, EVEX_V512,
4114                                              EVEX_CD8<32, CD8VF>;
4115     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4116                                              OpNode, v8f32x_info>, EVEX_V256,
4117                                              EVEX_CD8<32, CD8VF>;
4118     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4119                                              OpNode, v4f32x_info>, EVEX_V128,
4120                                              EVEX_CD8<32, CD8VF>;
4121   }
4122 let ExeDomain = SSEPackedDouble in {
4123     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
4124                                            OpNode, v8f64_info>, EVEX_V512,
4125                                            VEX_W, EVEX_CD8<32, CD8VF>;
4126     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4127                                            OpNode, v4f64x_info>, EVEX_V256,
4128                                            VEX_W, EVEX_CD8<32, CD8VF>;
4129     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4130                                            OpNode, v2f64x_info>, EVEX_V128,
4131                                            VEX_W, EVEX_CD8<32, CD8VF>;
4132   }
4133 }
4134
4135 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
4136 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
4137 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
4138 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
4139 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
4140 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
4141
4142 // Scalar FMA
4143 let Constraints = "$src1 = $dst" in {
4144 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4145                  RegisterClass RC, ValueType OpVT,
4146                  X86MemOperand x86memop, Operand memop,
4147                  PatFrag mem_frag> {
4148   let isCommutable = 1 in
4149   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
4150                    (ins RC:$src1, RC:$src2, RC:$src3),
4151                    !strconcat(OpcodeStr,
4152                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4153                    [(set RC:$dst,
4154                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
4155   let mayLoad = 1 in
4156   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
4157                    (ins RC:$src1, RC:$src2, f128mem:$src3),
4158                    !strconcat(OpcodeStr,
4159                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4160                    [(set RC:$dst,
4161                      (OpVT (OpNode RC:$src2, RC:$src1,
4162                             (mem_frag addr:$src3))))]>;
4163 }
4164 } // Constraints = "$src1 = $dst"
4165
4166 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
4167                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4168 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
4169                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4170 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
4171                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4172 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
4173                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4174 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
4175                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4176 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
4177                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4178 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
4179                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4180 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
4181                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4182
4183 //===----------------------------------------------------------------------===//
4184 // AVX-512  Scalar convert from sign integer to float/double
4185 //===----------------------------------------------------------------------===//
4186
4187 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4188                           X86MemOperand x86memop, string asm> {
4189 let hasSideEffects = 0 in {
4190   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
4191               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4192               EVEX_4V;
4193   let mayLoad = 1 in
4194   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
4195               (ins DstRC:$src1, x86memop:$src),
4196               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4197               EVEX_4V;
4198 } // hasSideEffects = 0
4199 }
4200
4201 let Predicates = [HasAVX512] in {
4202 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
4203                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4204 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
4205                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4206 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
4207                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4208 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
4209                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4210
4211 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4212           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4213 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4214           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4215 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4216           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4217 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4218           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4219
4220 def : Pat<(f32 (sint_to_fp GR32:$src)),
4221           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4222 def : Pat<(f32 (sint_to_fp GR64:$src)),
4223           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4224 def : Pat<(f64 (sint_to_fp GR32:$src)),
4225           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4226 def : Pat<(f64 (sint_to_fp GR64:$src)),
4227           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4228
4229 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
4230                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4231 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
4232                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4233 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
4234                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4235 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
4236                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4237
4238 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4239           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4240 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4241           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4242 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4243           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4244 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4245           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4246
4247 def : Pat<(f32 (uint_to_fp GR32:$src)),
4248           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4249 def : Pat<(f32 (uint_to_fp GR64:$src)),
4250           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4251 def : Pat<(f64 (uint_to_fp GR32:$src)),
4252           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4253 def : Pat<(f64 (uint_to_fp GR64:$src)),
4254           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4255 }
4256
4257 //===----------------------------------------------------------------------===//
4258 // AVX-512  Scalar convert from float/double to integer
4259 //===----------------------------------------------------------------------===//
4260 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4261                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4262                           string asm> {
4263 let hasSideEffects = 0 in {
4264   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4265               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4266               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4267               Requires<[HasAVX512]>;
4268   let mayLoad = 1 in
4269   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4270               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4271               Requires<[HasAVX512]>;
4272 } // hasSideEffects = 0
4273 }
4274 let Predicates = [HasAVX512] in {
4275 // Convert float/double to signed/unsigned int 32/64
4276 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4277                                    ssmem, sse_load_f32, "cvtss2si">,
4278                                    XS, EVEX_CD8<32, CD8VT1>;
4279 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4280                                    ssmem, sse_load_f32, "cvtss2si">,
4281                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4282 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4283                                    ssmem, sse_load_f32, "cvtss2usi">,
4284                                    XS, EVEX_CD8<32, CD8VT1>;
4285 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4286                                    int_x86_avx512_cvtss2usi64, ssmem,
4287                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4288                                    EVEX_CD8<32, CD8VT1>;
4289 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4290                                    sdmem, sse_load_f64, "cvtsd2si">,
4291                                    XD, EVEX_CD8<64, CD8VT1>;
4292 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4293                                    sdmem, sse_load_f64, "cvtsd2si">,
4294                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4295 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4296                                    sdmem, sse_load_f64, "cvtsd2usi">,
4297                                    XD, EVEX_CD8<64, CD8VT1>;
4298 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4299                                    int_x86_avx512_cvtsd2usi64, sdmem,
4300                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4301                                    EVEX_CD8<64, CD8VT1>;
4302
4303 let isCodeGenOnly = 1 in {
4304   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4305             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4306             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4307   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4308             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4309             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4310   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4311             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4312             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4313   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4314             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4315             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4316
4317   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4318             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
4319             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4320   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4321             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
4322             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4323   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4324             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4325             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4326   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4327             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
4328             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4329 } // isCodeGenOnly = 1
4330
4331 // Convert float/double to signed/unsigned int 32/64 with truncation
4332 let isCodeGenOnly = 1 in {
4333   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4334                                      ssmem, sse_load_f32, "cvttss2si">,
4335                                      XS, EVEX_CD8<32, CD8VT1>;
4336   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4337                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4338                                      "cvttss2si">, XS, VEX_W,
4339                                      EVEX_CD8<32, CD8VT1>;
4340   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4341                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4342                                      EVEX_CD8<64, CD8VT1>;
4343   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4344                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4345                                      "cvttsd2si">, XD, VEX_W,
4346                                      EVEX_CD8<64, CD8VT1>;
4347   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4348                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4349                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4350   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4351                                      int_x86_avx512_cvttss2usi64, ssmem,
4352                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4353                                      EVEX_CD8<32, CD8VT1>;
4354   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4355                                      int_x86_avx512_cvttsd2usi,
4356                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4357                                      EVEX_CD8<64, CD8VT1>;
4358   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4359                                      int_x86_avx512_cvttsd2usi64, sdmem,
4360                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4361                                      EVEX_CD8<64, CD8VT1>;
4362 } // isCodeGenOnly = 1
4363
4364 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4365                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4366                          string asm> {
4367   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4368               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4369               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4370   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4371               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4372               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4373 }
4374
4375 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4376                                   loadf32, "cvttss2si">, XS,
4377                                   EVEX_CD8<32, CD8VT1>;
4378 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4379                                   loadf32, "cvttss2usi">, XS,
4380                                   EVEX_CD8<32, CD8VT1>;
4381 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4382                                   loadf32, "cvttss2si">, XS, VEX_W,
4383                                   EVEX_CD8<32, CD8VT1>;
4384 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4385                                   loadf32, "cvttss2usi">, XS, VEX_W,
4386                                   EVEX_CD8<32, CD8VT1>;
4387 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4388                                   loadf64, "cvttsd2si">, XD,
4389                                   EVEX_CD8<64, CD8VT1>;
4390 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4391                                   loadf64, "cvttsd2usi">, XD,
4392                                   EVEX_CD8<64, CD8VT1>;
4393 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4394                                   loadf64, "cvttsd2si">, XD, VEX_W,
4395                                   EVEX_CD8<64, CD8VT1>;
4396 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4397                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4398                                   EVEX_CD8<64, CD8VT1>;
4399 } // HasAVX512
4400 //===----------------------------------------------------------------------===//
4401 // AVX-512  Convert form float to double and back
4402 //===----------------------------------------------------------------------===//
4403 let hasSideEffects = 0 in {
4404 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4405                     (ins FR32X:$src1, FR32X:$src2),
4406                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4407                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4408 let mayLoad = 1 in
4409 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4410                     (ins FR32X:$src1, f32mem:$src2),
4411                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4412                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4413                     EVEX_CD8<32, CD8VT1>;
4414
4415 // Convert scalar double to scalar single
4416 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4417                       (ins FR64X:$src1, FR64X:$src2),
4418                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4419                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4420 let mayLoad = 1 in
4421 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4422                       (ins FR64X:$src1, f64mem:$src2),
4423                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4424                       []>, EVEX_4V, VEX_LIG, VEX_W,
4425                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4426 }
4427
4428 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4429       Requires<[HasAVX512]>;
4430 def : Pat<(fextend (loadf32 addr:$src)),
4431     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4432
4433 def : Pat<(extloadf32 addr:$src),
4434     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4435       Requires<[HasAVX512, OptForSize]>;
4436
4437 def : Pat<(extloadf32 addr:$src),
4438     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4439     Requires<[HasAVX512, OptForSpeed]>;
4440
4441 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4442            Requires<[HasAVX512]>;
4443
4444 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4445                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4446                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4447                Domain d> {
4448 let hasSideEffects = 0 in {
4449   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4450               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4451               [(set DstRC:$dst,
4452                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4453   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4454               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4455               [], d>, EVEX, EVEX_B, EVEX_RC;
4456   let mayLoad = 1 in
4457   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4458               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4459               [(set DstRC:$dst,
4460                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4461 } // hasSideEffects = 0
4462 }
4463
4464 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4465                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4466                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4467                Domain d> {
4468 let hasSideEffects = 0 in {
4469   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4470               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4471               [(set DstRC:$dst,
4472                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4473   let mayLoad = 1 in
4474   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4475               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4476               [(set DstRC:$dst,
4477                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4478 } // hasSideEffects = 0
4479 }
4480
4481 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4482                                 loadv8f64, f512mem, v8f32, v8f64,
4483                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4484                                 EVEX_CD8<64, CD8VF>;
4485
4486 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4487                                 loadv4f64, f256mem, v8f64, v8f32,
4488                                 SSEPackedDouble>, EVEX_V512, PS,
4489                                 EVEX_CD8<32, CD8VH>;
4490 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4491             (VCVTPS2PDZrm addr:$src)>;
4492
4493 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4494                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4495           (VCVTPD2PSZrr VR512:$src)>;
4496
4497 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4498                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4499           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4500
4501 //===----------------------------------------------------------------------===//
4502 // AVX-512  Vector convert from sign integer to float/double
4503 //===----------------------------------------------------------------------===//
4504
4505 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4506                                 loadv8i64, i512mem, v16f32, v16i32,
4507                                 SSEPackedSingle>, EVEX_V512, PS,
4508                                 EVEX_CD8<32, CD8VF>;
4509
4510 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4511                                 loadv4i64, i256mem, v8f64, v8i32,
4512                                 SSEPackedDouble>, EVEX_V512, XS,
4513                                 EVEX_CD8<32, CD8VH>;
4514
4515 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4516                                  loadv16f32, f512mem, v16i32, v16f32,
4517                                  SSEPackedSingle>, EVEX_V512, XS,
4518                                  EVEX_CD8<32, CD8VF>;
4519
4520 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4521                                  loadv8f64, f512mem, v8i32, v8f64,
4522                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4523                                  EVEX_CD8<64, CD8VF>;
4524
4525 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4526                                  loadv16f32, f512mem, v16i32, v16f32,
4527                                  SSEPackedSingle>, EVEX_V512, PS,
4528                                  EVEX_CD8<32, CD8VF>;
4529
4530 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4531 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4532                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4533           (VCVTTPS2UDQZrr VR512:$src)>;
4534
4535 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4536                                  loadv8f64, f512mem, v8i32, v8f64,
4537                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4538                                  EVEX_CD8<64, CD8VF>;
4539
4540 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4541 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4542                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4543           (VCVTTPD2UDQZrr VR512:$src)>;
4544
4545 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4546                                  loadv4i64, f256mem, v8f64, v8i32,
4547                                  SSEPackedDouble>, EVEX_V512, XS,
4548                                  EVEX_CD8<32, CD8VH>;
4549
4550 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4551                                  loadv16i32, f512mem, v16f32, v16i32,
4552                                  SSEPackedSingle>, EVEX_V512, XD,
4553                                  EVEX_CD8<32, CD8VF>;
4554
4555 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4556           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4557            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4558
4559 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4560           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4561            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4562
4563 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4564           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4565            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4566
4567 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4568           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4569            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4570
4571 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4572           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4573            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4574
4575 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4576                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4577           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4578 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4579                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4580           (VCVTDQ2PDZrr VR256X:$src)>;
4581 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4582                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4583           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4584 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4585                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4586           (VCVTUDQ2PDZrr VR256X:$src)>;
4587
4588 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4589                RegisterClass DstRC, PatFrag mem_frag,
4590                X86MemOperand x86memop, Domain d> {
4591 let hasSideEffects = 0 in {
4592   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4593               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4594               [], d>, EVEX;
4595   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4596               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4597               [], d>, EVEX, EVEX_B, EVEX_RC;
4598   let mayLoad = 1 in
4599   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4600               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4601               [], d>, EVEX;
4602 } // hasSideEffects = 0
4603 }
4604
4605 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4606                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4607                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4608 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4609                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4610                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4611
4612 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4613                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4614            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4615
4616 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4617                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4618            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4619
4620 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4621                                  loadv16f32, f512mem, SSEPackedSingle>,
4622                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4623 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4624                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4625                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4626
4627 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4628                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4629            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4630
4631 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4632                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4633            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4634
4635 let Predicates = [HasAVX512] in {
4636   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4637             (VCVTPD2PSZrm addr:$src)>;
4638   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4639             (VCVTPS2PDZrm addr:$src)>;
4640 }
4641
4642 //===----------------------------------------------------------------------===//
4643 // Half precision conversion instructions
4644 //===----------------------------------------------------------------------===//
4645 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4646                              X86MemOperand x86memop> {
4647   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4648              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4649              []>, EVEX;
4650   let hasSideEffects = 0, mayLoad = 1 in
4651   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4652              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4653 }
4654
4655 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4656                              X86MemOperand x86memop> {
4657   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4658                (ins srcRC:$src1, i32u8imm:$src2),
4659                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4660                []>, EVEX;
4661   let hasSideEffects = 0, mayStore = 1 in
4662   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4663                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4664                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4665 }
4666
4667 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4668                                     EVEX_CD8<32, CD8VH>;
4669 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4670                                     EVEX_CD8<32, CD8VH>;
4671
4672 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4673            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4674            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4675
4676 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4677            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4678            (VCVTPH2PSZrr VR256X:$src)>;
4679
4680 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4681   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4682                                  "ucomiss">, PS, EVEX, VEX_LIG,
4683                                  EVEX_CD8<32, CD8VT1>;
4684   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4685                                   "ucomisd">, PD, EVEX,
4686                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4687   let Pattern = []<dag> in {
4688     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4689                                    "comiss">, PS, EVEX, VEX_LIG,
4690                                    EVEX_CD8<32, CD8VT1>;
4691     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4692                                    "comisd">, PD, EVEX,
4693                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4694   }
4695   let isCodeGenOnly = 1 in {
4696     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4697                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4698                               EVEX_CD8<32, CD8VT1>;
4699     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4700                               load, "ucomisd">, PD, EVEX,
4701                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4702
4703     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4704                               load, "comiss">, PS, EVEX, VEX_LIG,
4705                               EVEX_CD8<32, CD8VT1>;
4706     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4707                               load, "comisd">, PD, EVEX,
4708                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4709   }
4710 }
4711
4712 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4713 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4714                             X86MemOperand x86memop> {
4715   let hasSideEffects = 0 in {
4716   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4717                (ins RC:$src1, RC:$src2),
4718                !strconcat(OpcodeStr,
4719                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4720   let mayLoad = 1 in {
4721   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4722                (ins RC:$src1, x86memop:$src2),
4723                !strconcat(OpcodeStr,
4724                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4725   }
4726 }
4727 }
4728
4729 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4730                   EVEX_CD8<32, CD8VT1>;
4731 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4732                   VEX_W, EVEX_CD8<64, CD8VT1>;
4733 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4734                   EVEX_CD8<32, CD8VT1>;
4735 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4736                   VEX_W, EVEX_CD8<64, CD8VT1>;
4737
4738 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4739               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4740            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4741                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4742
4743 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4744               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4745            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4746                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4747
4748 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4749               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4750            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4751                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4752
4753 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4754               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4755            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4756                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4757
4758 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4759 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4760                          X86VectorVTInfo _> {
4761   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4762                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4763                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4764   let mayLoad = 1 in {
4765     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4766                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4767                            (OpNode (_.FloatVT
4768                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4769     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4770                             (ins _.ScalarMemOp:$src), OpcodeStr,
4771                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4772                             (OpNode (_.FloatVT
4773                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4774                             EVEX, T8PD, EVEX_B;
4775   }
4776 }
4777
4778 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4779   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4780                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4781   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4782                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4783
4784   // Define only if AVX512VL feature is present.
4785   let Predicates = [HasVLX] in {
4786     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4787                                 OpNode, v4f32x_info>,
4788                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4789     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4790                                 OpNode, v8f32x_info>,
4791                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4792     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4793                                 OpNode, v2f64x_info>,
4794                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4795     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4796                                 OpNode, v4f64x_info>,
4797                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4798   }
4799 }
4800
4801 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4802 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4803
4804 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4805               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4806            (VRSQRT14PSZr VR512:$src)>;
4807 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4808               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4809            (VRSQRT14PDZr VR512:$src)>;
4810
4811 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4812               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4813            (VRCP14PSZr VR512:$src)>;
4814 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4815               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4816            (VRCP14PDZr VR512:$src)>;
4817
4818 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4819 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4820                          SDNode OpNode> {
4821
4822   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4823                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4824                            "$src2, $src1", "$src1, $src2",
4825                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4826                            (i32 FROUND_CURRENT))>;
4827
4828   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4829                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4830                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
4831                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4832                             (i32 FROUND_NO_EXC))>, EVEX_B;
4833
4834   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4835                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4836                          "$src2, $src1", "$src1, $src2",
4837                          (OpNode (_.VT _.RC:$src1),
4838                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4839                          (i32 FROUND_CURRENT))>;
4840 }
4841
4842 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4843   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4844               EVEX_CD8<32, CD8VT1>;
4845   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4846               EVEX_CD8<64, CD8VT1>, VEX_W;
4847 }
4848
4849 let hasSideEffects = 0, Predicates = [HasERI] in {
4850   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4851   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4852 }
4853 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4854
4855 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4856                          SDNode OpNode> {
4857
4858   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4859                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4860                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4861
4862   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4863                         (ins _.RC:$src), OpcodeStr,
4864                         "{sae}, $src", "$src, {sae}",
4865                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
4866
4867   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4868                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4869                          (OpNode (_.FloatVT
4870                              (bitconvert (_.LdFrag addr:$src))),
4871                           (i32 FROUND_CURRENT))>;
4872
4873   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4874                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4875                          (OpNode (_.FloatVT
4876                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4877                                  (i32 FROUND_CURRENT))>, EVEX_B;
4878 }
4879
4880 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4881    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4882                      EVEX_CD8<32, CD8VF>;
4883    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4884                      VEX_W, EVEX_CD8<32, CD8VF>;
4885 }
4886
4887 let Predicates = [HasERI], hasSideEffects = 0 in {
4888
4889  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX, EVEX_V512, T8PD;
4890  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX, EVEX_V512, T8PD;
4891  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX, EVEX_V512, T8PD;
4892 }
4893
4894 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4895                               SDNode OpNode, X86VectorVTInfo _>{
4896   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4897                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4898                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4899   let mayLoad = 1 in {
4900     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4901                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4902                            (OpNode (_.FloatVT
4903                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4904
4905     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4906                             (ins _.ScalarMemOp:$src), OpcodeStr,
4907                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4908                             (OpNode (_.FloatVT
4909                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4910                             EVEX, EVEX_B;
4911   }
4912 }
4913
4914 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4915                           Intrinsic F32Int, Intrinsic F64Int,
4916                           OpndItins itins_s, OpndItins itins_d> {
4917   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4918                (ins FR32X:$src1, FR32X:$src2),
4919                !strconcat(OpcodeStr,
4920                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4921                       [], itins_s.rr>, XS, EVEX_4V;
4922   let isCodeGenOnly = 1 in
4923   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4924                (ins VR128X:$src1, VR128X:$src2),
4925                !strconcat(OpcodeStr,
4926                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4927                [(set VR128X:$dst,
4928                  (F32Int VR128X:$src1, VR128X:$src2))],
4929                itins_s.rr>, XS, EVEX_4V;
4930   let mayLoad = 1 in {
4931   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4932                (ins FR32X:$src1, f32mem:$src2),
4933                !strconcat(OpcodeStr,
4934                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4935                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4936   let isCodeGenOnly = 1 in
4937   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4938                    (ins VR128X:$src1, ssmem:$src2),
4939                    !strconcat(OpcodeStr,
4940                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4941                    [(set VR128X:$dst,
4942                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4943                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4944   }
4945   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4946                (ins FR64X:$src1, FR64X:$src2),
4947                !strconcat(OpcodeStr,
4948                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4949                       XD, EVEX_4V, VEX_W;
4950   let isCodeGenOnly = 1 in
4951   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4952                (ins VR128X:$src1, VR128X:$src2),
4953                !strconcat(OpcodeStr,
4954                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4955                [(set VR128X:$dst,
4956                  (F64Int VR128X:$src1, VR128X:$src2))],
4957                itins_s.rr>, XD, EVEX_4V, VEX_W;
4958   let mayLoad = 1 in {
4959   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4960                (ins FR64X:$src1, f64mem:$src2),
4961                !strconcat(OpcodeStr,
4962                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4963                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4964   let isCodeGenOnly = 1 in
4965   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4966                   (ins VR128X:$src1, sdmem:$src2),
4967                    !strconcat(OpcodeStr,
4968                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4969                   [(set VR128X:$dst,
4970                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4971                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4972   }
4973 }
4974
4975 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4976                                   SDNode OpNode> {
4977   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4978                                 v16f32_info>,
4979                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4980   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
4981                                 v8f64_info>,
4982                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4983   // Define only if AVX512VL feature is present.
4984   let Predicates = [HasVLX] in {
4985     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4986                                      OpNode, v4f32x_info>,
4987                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
4988     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4989                                      OpNode, v8f32x_info>,
4990                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
4991     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4992                                      OpNode, v2f64x_info>,
4993                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4994     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4995                                      OpNode, v4f64x_info>,
4996                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4997   }
4998 }
4999
5000 defm VSQRT : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>;
5001
5002 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
5003                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
5004                 SSE_SQRTSS, SSE_SQRTSD>;
5005
5006 let Predicates = [HasAVX512] in {
5007   def : Pat<(v16f32 (int_x86_avx512_sqrt_ps_512 (v16f32 VR512:$src1),
5008                     (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), FROUND_CURRENT)),
5009                    (VSQRTPSZr VR512:$src1)>;
5010   def : Pat<(v8f64 (int_x86_avx512_sqrt_pd_512 (v8f64 VR512:$src1),
5011                     (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1), FROUND_CURRENT)),
5012                    (VSQRTPDZr VR512:$src1)>;
5013
5014   def : Pat<(f32 (fsqrt FR32X:$src)),
5015             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5016   def : Pat<(f32 (fsqrt (load addr:$src))),
5017             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5018             Requires<[OptForSize]>;
5019   def : Pat<(f64 (fsqrt FR64X:$src)),
5020             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5021   def : Pat<(f64 (fsqrt (load addr:$src))),
5022             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5023             Requires<[OptForSize]>;
5024
5025   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5026             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5027   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5028             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5029             Requires<[OptForSize]>;
5030
5031   def : Pat<(f32 (X86frcp FR32X:$src)),
5032             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5033   def : Pat<(f32 (X86frcp (load addr:$src))),
5034             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5035             Requires<[OptForSize]>;
5036
5037   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5038             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5039                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5040                               VR128X)>;
5041   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5042             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5043
5044   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5045             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5046                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5047                               VR128X)>;
5048   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5049             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5050 }
5051
5052
5053 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
5054                             X86MemOperand x86memop, RegisterClass RC,
5055                             PatFrag mem_frag, Domain d> {
5056 let ExeDomain = d in {
5057   // Intrinsic operation, reg.
5058   // Vector intrinsic operation, reg
5059   def r : AVX512AIi8<opc, MRMSrcReg,
5060                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
5061                     !strconcat(OpcodeStr,
5062                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5063                     []>, EVEX;
5064
5065   // Vector intrinsic operation, mem
5066   def m : AVX512AIi8<opc, MRMSrcMem,
5067                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
5068                     !strconcat(OpcodeStr,
5069                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5070                     []>, EVEX;
5071 } // ExeDomain
5072 }
5073
5074 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
5075                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
5076                                 EVEX_CD8<32, CD8VF>;
5077
5078 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
5079                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
5080                    FROUND_CURRENT)),
5081                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
5082
5083
5084 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
5085                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
5086                                 VEX_W, EVEX_CD8<64, CD8VF>;
5087
5088 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
5089                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
5090                   FROUND_CURRENT)),
5091                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
5092
5093 multiclass
5094 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5095
5096   let ExeDomain = _.ExeDomain in {
5097   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5098                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5099                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5100                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5101                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5102
5103   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5104                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5105                          "{sae}, $src3, $src2, $src1", "$src1, $src2, $src3, {sae}",
5106                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5107                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5108
5109   let mayLoad = 1 in
5110   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5111                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5112                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5113                          (_.VT (X86RndScale (_.VT _.RC:$src1),
5114                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5115                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5116   }
5117   let Predicates = [HasAVX512] in {
5118   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5119              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5120              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5121   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5122              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5123              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5124   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5125              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5126              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5127   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5128              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5129              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5130   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5131              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5132              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5133
5134   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5135              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5136              addr:$src, (i32 0x1))), _.FRC)>;
5137   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5138              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5139              addr:$src, (i32 0x2))), _.FRC)>;
5140   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5141              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5142              addr:$src, (i32 0x3))), _.FRC)>;
5143   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5144              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5145              addr:$src, (i32 0x4))), _.FRC)>;
5146   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5147              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5148              addr:$src, (i32 0xc))), _.FRC)>;
5149   }
5150 }
5151
5152 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5153                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5154
5155 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5156                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5157
5158 let Predicates = [HasAVX512] in {
5159 def : Pat<(v16f32 (ffloor VR512:$src)),
5160           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
5161 def : Pat<(v16f32 (fnearbyint VR512:$src)),
5162           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
5163 def : Pat<(v16f32 (fceil VR512:$src)),
5164           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
5165 def : Pat<(v16f32 (frint VR512:$src)),
5166           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
5167 def : Pat<(v16f32 (ftrunc VR512:$src)),
5168           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
5169
5170 def : Pat<(v8f64 (ffloor VR512:$src)),
5171           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
5172 def : Pat<(v8f64 (fnearbyint VR512:$src)),
5173           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
5174 def : Pat<(v8f64 (fceil VR512:$src)),
5175           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
5176 def : Pat<(v8f64 (frint VR512:$src)),
5177           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
5178 def : Pat<(v8f64 (ftrunc VR512:$src)),
5179           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
5180 }
5181 //-------------------------------------------------
5182 // Integer truncate and extend operations
5183 //-------------------------------------------------
5184
5185 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
5186                           RegisterClass dstRC, RegisterClass srcRC,
5187                           RegisterClass KRC, X86MemOperand x86memop> {
5188   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5189                (ins srcRC:$src),
5190                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5191                []>, EVEX;
5192
5193   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5194                (ins KRC:$mask, srcRC:$src),
5195                !strconcat(OpcodeStr,
5196                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5197                []>, EVEX, EVEX_K;
5198
5199   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5200                (ins KRC:$mask, srcRC:$src),
5201                !strconcat(OpcodeStr,
5202                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5203                []>, EVEX, EVEX_KZ;
5204
5205   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
5206                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5207                []>, EVEX;
5208
5209   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5210                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
5211                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
5212                []>, EVEX, EVEX_K;
5213
5214 }
5215 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
5216                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5217 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
5218                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5219 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
5220                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5221 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
5222                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5223 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
5224                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5225 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
5226                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5227 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
5228                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5229 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
5230                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5231 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
5232                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5233 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
5234                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5235 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
5236                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5237 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
5238                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5239 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
5240                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5241 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
5242                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5243 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
5244                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5245
5246 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
5247 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
5248 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
5249 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
5250 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
5251
5252 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5253                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
5254 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5255                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
5256 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5257                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
5258 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5259                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
5260
5261
5262 multiclass avx512_extend<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5263                       RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode,
5264                       PatFrag mem_frag, X86MemOperand x86memop,
5265                       ValueType OpVT, ValueType InVT> {
5266
5267   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5268               (ins SrcRC:$src),
5269               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5270               [(set DstRC:$dst, (OpVT (OpNode (InVT SrcRC:$src))))]>, EVEX;
5271
5272   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5273               (ins KRC:$mask, SrcRC:$src),
5274               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5275               []>, EVEX, EVEX_K;
5276
5277   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5278               (ins KRC:$mask, SrcRC:$src),
5279               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5280               []>, EVEX, EVEX_KZ;
5281
5282   let mayLoad = 1 in {
5283     def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5284               (ins x86memop:$src),
5285               !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5286               [(set DstRC:$dst,
5287                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))]>,
5288               EVEX;
5289
5290     def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5291               (ins KRC:$mask, x86memop:$src),
5292               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5293               []>,
5294               EVEX, EVEX_K;
5295
5296     def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5297               (ins KRC:$mask, x86memop:$src),
5298               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5299               []>,
5300               EVEX, EVEX_KZ;
5301   }
5302 }
5303
5304 defm VPMOVZXBDZ: avx512_extend<0x31, "vpmovzxbd", VK16WM, VR512, VR128X, X86vzext,
5305                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5306                              EVEX_CD8<8, CD8VQ>;
5307 defm VPMOVZXBQZ: avx512_extend<0x32, "vpmovzxbq", VK8WM, VR512, VR128X, X86vzext,
5308                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5309                              EVEX_CD8<8, CD8VO>;
5310 defm VPMOVZXWDZ: avx512_extend<0x33, "vpmovzxwd", VK16WM, VR512, VR256X, X86vzext,
5311                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5312                              EVEX_CD8<16, CD8VH>;
5313 defm VPMOVZXWQZ: avx512_extend<0x34, "vpmovzxwq", VK8WM, VR512, VR128X, X86vzext,
5314                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5315                              EVEX_CD8<16, CD8VQ>;
5316 defm VPMOVZXDQZ: avx512_extend<0x35, "vpmovzxdq", VK8WM, VR512, VR256X, X86vzext,
5317                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5318                              EVEX_CD8<32, CD8VH>;
5319
5320 defm VPMOVSXBDZ: avx512_extend<0x21, "vpmovsxbd", VK16WM, VR512, VR128X, X86vsext,
5321                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5322                              EVEX_CD8<8, CD8VQ>;
5323 defm VPMOVSXBQZ: avx512_extend<0x22, "vpmovsxbq", VK8WM, VR512, VR128X, X86vsext,
5324                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5325                              EVEX_CD8<8, CD8VO>;
5326 defm VPMOVSXWDZ: avx512_extend<0x23, "vpmovsxwd", VK16WM, VR512, VR256X, X86vsext,
5327                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5328                              EVEX_CD8<16, CD8VH>;
5329 defm VPMOVSXWQZ: avx512_extend<0x24, "vpmovsxwq", VK8WM, VR512, VR128X, X86vsext,
5330                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5331                              EVEX_CD8<16, CD8VQ>;
5332 defm VPMOVSXDQZ: avx512_extend<0x25, "vpmovsxdq", VK8WM, VR512, VR256X, X86vsext,
5333                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5334                              EVEX_CD8<32, CD8VH>;
5335
5336 //===----------------------------------------------------------------------===//
5337 // GATHER - SCATTER Operations
5338
5339 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5340                          X86MemOperand memop, PatFrag GatherNode> {
5341   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
5342   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5343             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5344             !strconcat(OpcodeStr,
5345             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5346             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5347               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5348                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5349              EVEX_CD8<_.EltSize, CD8VT1>;
5350 }
5351
5352 let ExeDomain = SSEPackedDouble in {
5353 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", v8f64_info, vy64xmem,
5354                                  mgatherv8i32>, EVEX_V512, VEX_W;
5355 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", v8f64_info, vz64mem,
5356                                  mgatherv8i64>, EVEX_V512, VEX_W;
5357 }
5358
5359 let ExeDomain = SSEPackedSingle in {
5360 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", v16f32_info, vz32mem,
5361                                  mgatherv16i32>, EVEX_V512;
5362 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", v8f32x_info, vz64mem,
5363                                  mgatherv8i64>,  EVEX_V512;
5364 }
5365
5366 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", v8i64_info,  vy64xmem,
5367                                  mgatherv8i32>, EVEX_V512, VEX_W;
5368 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", v16i32_info, vz32mem,
5369                                  mgatherv16i32>, EVEX_V512;
5370
5371 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", v8i64_info,  vz64mem,
5372                                  mgatherv8i64>, EVEX_V512, VEX_W;
5373 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", v8i32x_info,  vz64mem,
5374                                  mgatherv8i64>, EVEX_V512;
5375
5376 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5377                           X86MemOperand memop, PatFrag ScatterNode> {
5378
5379 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5380
5381   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
5382             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
5383             !strconcat(OpcodeStr,
5384             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5385             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
5386                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
5387             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5388 }
5389
5390 let ExeDomain = SSEPackedDouble in {
5391 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", v8f64_info, vy64xmem,
5392                                    mscatterv8i32>, EVEX_V512, VEX_W;
5393 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", v8f64_info, vz64mem,
5394                                    mscatterv8i64>, EVEX_V512, VEX_W;
5395 }
5396
5397 let ExeDomain = SSEPackedSingle in {
5398 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", v16f32_info, vz32mem,
5399                                    mscatterv16i32>, EVEX_V512;
5400 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", v8f32x_info, vz64mem,
5401                                    mscatterv8i64>, EVEX_V512;
5402 }
5403
5404 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", v8i64_info, vy64xmem,
5405                                    mscatterv8i32>, EVEX_V512, VEX_W;
5406 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", v16i32_info, vz32mem,
5407                                    mscatterv16i32>, EVEX_V512;
5408
5409 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", v8i64_info, vz64mem,
5410                                    mscatterv8i64>, EVEX_V512, VEX_W;
5411 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", v8i32x_info, vz64mem,
5412                                    mscatterv8i64>, EVEX_V512;
5413
5414 // prefetch
5415 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5416                        RegisterClass KRC, X86MemOperand memop> {
5417   let Predicates = [HasPFI], hasSideEffects = 1 in
5418   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5419             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5420             []>, EVEX, EVEX_K;
5421 }
5422
5423 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5424                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5425
5426 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5427                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5428
5429 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5430                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5431
5432 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5433                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5434
5435 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5436                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5437
5438 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5439                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5440
5441 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5442                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5443
5444 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5445                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5446
5447 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5448                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5449
5450 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5451                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5452
5453 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5454                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5455
5456 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5457                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5458
5459 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5460                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5461
5462 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5463                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5464
5465 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5466                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5467
5468 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5469                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5470 //===----------------------------------------------------------------------===//
5471 // VSHUFPS - VSHUFPD Operations
5472
5473 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5474                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5475                       Domain d> {
5476   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5477                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5478                    !strconcat(OpcodeStr,
5479                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5480                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5481                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5482                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5483   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5484                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5485                    !strconcat(OpcodeStr,
5486                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5487                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5488                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5489                    EVEX_4V, Sched<[WriteShuffle]>;
5490 }
5491
5492 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5493                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5494 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5495                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5496
5497 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5498           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5499 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5500                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5501           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5502
5503 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5504           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5505 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5506                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5507           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5508
5509 multiclass avx512_valign<X86VectorVTInfo _> {
5510   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5511                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5512                      "valign"##_.Suffix,
5513                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5514                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5515                                       (i8 imm:$src3)))>,
5516              AVX512AIi8Base, EVEX_4V;
5517
5518   // Also match valign of packed floats.
5519   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5520             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5521
5522   let mayLoad = 1 in
5523   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5524                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5525                      !strconcat("valign"##_.Suffix,
5526                      "\t{$src3, $src2, $src1, $dst|"
5527                          "$dst, $src1, $src2, $src3}"),
5528                      []>, EVEX_4V;
5529 }
5530 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5531 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5532
5533 // Helper fragments to match sext vXi1 to vXiY.
5534 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5535 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5536
5537 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5538                         RegisterClass KRC, RegisterClass RC,
5539                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5540                         string BrdcstStr> {
5541   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5542             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5543             []>, EVEX;
5544   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5545              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5546              []>, EVEX, EVEX_K;
5547   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5548               !strconcat(OpcodeStr,
5549                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5550               []>, EVEX, EVEX_KZ;
5551   let mayLoad = 1 in {
5552     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5553               (ins x86memop:$src),
5554               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5555               []>, EVEX;
5556     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5557                (ins KRC:$mask, x86memop:$src),
5558                !strconcat(OpcodeStr,
5559                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5560                []>, EVEX, EVEX_K;
5561     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5562                 (ins KRC:$mask, x86memop:$src),
5563                 !strconcat(OpcodeStr,
5564                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5565                 []>, EVEX, EVEX_KZ;
5566     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5567                (ins x86scalar_mop:$src),
5568                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5569                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5570                []>, EVEX, EVEX_B;
5571     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5572                 (ins KRC:$mask, x86scalar_mop:$src),
5573                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5574                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5575                 []>, EVEX, EVEX_B, EVEX_K;
5576     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5577                  (ins KRC:$mask, x86scalar_mop:$src),
5578                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5579                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5580                             BrdcstStr, "}"),
5581                  []>, EVEX, EVEX_B, EVEX_KZ;
5582   }
5583 }
5584
5585 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5586                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5587                            EVEX_CD8<32, CD8VF>;
5588 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5589                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5590                            EVEX_CD8<64, CD8VF>;
5591
5592 def : Pat<(xor
5593           (bc_v16i32 (v16i1sextv16i32)),
5594           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5595           (VPABSDZrr VR512:$src)>;
5596 def : Pat<(xor
5597           (bc_v8i64 (v8i1sextv8i64)),
5598           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5599           (VPABSQZrr VR512:$src)>;
5600
5601 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5602                    (v16i32 immAllZerosV), (i16 -1))),
5603           (VPABSDZrr VR512:$src)>;
5604 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5605                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5606           (VPABSQZrr VR512:$src)>;
5607
5608 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5609                         RegisterClass RC, RegisterClass KRC,
5610                         X86MemOperand x86memop,
5611                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5612   let hasSideEffects = 0 in {
5613   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5614        (ins RC:$src),
5615        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5616        []>, EVEX;
5617   let mayLoad = 1 in
5618   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5619        (ins x86memop:$src),
5620        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5621        []>, EVEX;
5622   let mayLoad = 1 in
5623   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5624        (ins x86scalar_mop:$src),
5625        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5626                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5627        []>, EVEX, EVEX_B;
5628   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5629        (ins KRC:$mask, RC:$src),
5630        !strconcat(OpcodeStr,
5631                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5632        []>, EVEX, EVEX_KZ;
5633   let mayLoad = 1 in
5634   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5635        (ins KRC:$mask, x86memop:$src),
5636        !strconcat(OpcodeStr,
5637                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5638        []>, EVEX, EVEX_KZ;
5639   let mayLoad = 1 in
5640   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5641        (ins KRC:$mask, x86scalar_mop:$src),
5642        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5643                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5644                   BrdcstStr, "}"),
5645        []>, EVEX, EVEX_KZ, EVEX_B;
5646
5647   let Constraints = "$src1 = $dst" in {
5648   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5649        (ins RC:$src1, KRC:$mask, RC:$src2),
5650        !strconcat(OpcodeStr,
5651                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5652        []>, EVEX, EVEX_K;
5653   let mayLoad = 1 in
5654   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5655        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5656        !strconcat(OpcodeStr,
5657                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5658        []>, EVEX, EVEX_K;
5659   let mayLoad = 1 in
5660   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5661        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5662        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5663                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5664        []>, EVEX, EVEX_K, EVEX_B;
5665   }
5666   }
5667 }
5668
5669 let Predicates = [HasCDI] in {
5670 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5671                     i512mem, i32mem, "{1to16}">,
5672                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5673
5674
5675 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5676                     i512mem, i64mem, "{1to8}">,
5677                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5678
5679 }
5680
5681 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5682                                               GR16:$mask),
5683           (VPCONFLICTDrrk VR512:$src1,
5684            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5685
5686 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5687                                               GR8:$mask),
5688           (VPCONFLICTQrrk VR512:$src1,
5689            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5690
5691 let Predicates = [HasCDI] in {
5692 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5693                     i512mem, i32mem, "{1to16}">,
5694                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5695
5696
5697 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5698                     i512mem, i64mem, "{1to8}">,
5699                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5700
5701 }
5702
5703 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5704                                               GR16:$mask),
5705           (VPLZCNTDrrk VR512:$src1,
5706            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5707
5708 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5709                                               GR8:$mask),
5710           (VPLZCNTQrrk VR512:$src1,
5711            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5712
5713 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5714           (VPLZCNTDrm addr:$src)>;
5715 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5716           (VPLZCNTDrr VR512:$src)>;
5717 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5718           (VPLZCNTQrm addr:$src)>;
5719 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5720           (VPLZCNTQrr VR512:$src)>;
5721
5722 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5723 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5724 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5725
5726 def : Pat<(store VK1:$src, addr:$dst),
5727           (MOV8mr addr:$dst,
5728            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5729             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5730
5731 def : Pat<(store VK8:$src, addr:$dst),
5732           (MOV8mr addr:$dst,
5733            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5734             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5735
5736 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5737                            (truncstore node:$val, node:$ptr), [{
5738   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5739 }]>;
5740
5741 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5742           (MOV8mr addr:$dst, GR8:$src)>;
5743
5744 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5745 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5746                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5747                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5748 }
5749
5750 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5751                                  string OpcodeStr, Predicate prd> {
5752 let Predicates = [prd] in
5753   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5754
5755   let Predicates = [prd, HasVLX] in {
5756     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5757     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5758   }
5759 }
5760
5761 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5762   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5763                                        HasBWI>;
5764   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5765                                        HasBWI>, VEX_W;
5766   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5767                                        HasDQI>;
5768   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5769                                        HasDQI>, VEX_W;
5770 }
5771
5772 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5773
5774 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
5775 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
5776                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5777                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
5778 }
5779
5780 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
5781                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
5782 let Predicates = [prd] in
5783   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
5784    EVEX_V512;
5785
5786   let Predicates = [prd, HasVLX] in {
5787     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
5788      EVEX_V256;
5789     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
5790      EVEX_V128;
5791   }
5792 }
5793
5794 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
5795                                               avx512vl_i8_info, HasBWI>;
5796 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
5797                                               avx512vl_i16_info, HasBWI>, VEX_W;
5798 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
5799                                               avx512vl_i32_info, HasDQI>;
5800 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
5801                                               avx512vl_i64_info, HasDQI>, VEX_W;
5802
5803 //===----------------------------------------------------------------------===//
5804 // AVX-512 - COMPRESS and EXPAND
5805 //
5806 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5807                                  string OpcodeStr> {
5808   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5809               (ins _.KRCWM:$mask, _.RC:$src),
5810               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5811               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5812                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5813
5814   let Constraints = "$src0 = $dst" in
5815   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5816                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5817                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5818                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5819                                             _.RC:$src0)))]>, EVEX_K;
5820
5821   let mayStore = 1 in {
5822   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5823               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5824               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5825               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5826                 addr:$dst)]>,
5827               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5828   }
5829 }
5830
5831 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5832                                  AVX512VLVectorVTInfo VTInfo> {
5833   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5834
5835   let Predicates = [HasVLX] in {
5836     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5837     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5838   }
5839 }
5840
5841 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5842                                          EVEX;
5843 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5844                                          EVEX, VEX_W;
5845 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5846                                          EVEX;
5847 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5848                                          EVEX, VEX_W;
5849
5850 // expand
5851 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5852                                  string OpcodeStr> {
5853   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5854               (ins _.KRCWM:$mask, _.RC:$src),
5855               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5856               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5857                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5858
5859   let Constraints = "$src0 = $dst" in
5860   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5861                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5862                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5863                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5864                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5865
5866   let mayLoad = 1, Constraints = "$src0 = $dst" in
5867   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5868               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5869               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5870               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5871                                       (_.VT (bitconvert
5872                                               (_.LdFrag addr:$src))),
5873                                       _.RC:$src0)))]>,
5874               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5875
5876   let mayLoad = 1 in
5877   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5878               (ins _.KRCWM:$mask, _.MemOp:$src),
5879               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5880               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5881                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5882                                      _.ImmAllZerosV)))]>,
5883               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5884
5885 }
5886
5887 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5888                                  AVX512VLVectorVTInfo VTInfo> {
5889   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5890
5891   let Predicates = [HasVLX] in {
5892     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5893     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5894   }
5895 }
5896
5897 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5898                                          EVEX;
5899 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5900                                          EVEX, VEX_W;
5901 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5902                                          EVEX;
5903 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5904                                          EVEX, VEX_W;