lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string Round = "",
 184                                   string MaskingConstraint = "",
 185                                   InstrItinClass itin = NoItinerary,
 186                                   bit IsCommutable = 0> {
 187   let isCommutable = IsCommutable in
 188     def NAME: AVX512<O, F, Outs, Ins,
 189                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 190                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 191                        Pattern, itin>;
 192
 193   // Prefer over VMOV*rrk Pat<>
 194   let AddedComplexity = 20 in
 195     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 196                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}"#Round#"|"#
 197                                      "$dst {${mask}}"#Round#", "#IntelSrcAsm#"}",
 198                        MaskingPattern, itin>,
 199               EVEX_K {
 200       // In case of the 3src subclass this is overridden with a let.
 201       string Constraints = MaskingConstraint;
 202   }
 203   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 204     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 205                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}"#Round#"|"#
 206                                      "$dst {${mask}} {z}"#Round#", "#IntelSrcAsm#"}",
 207                        ZeroMaskingPattern,
 208                        itin>,
 209               EVEX_KZ;
 210 }
 211
 212
 213 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 214 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 215                                   dag Outs,
 216                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 217                                   string OpcodeStr,
 218                                   string AttSrcAsm, string IntelSrcAsm,
 219                                   dag RHS, dag MaskingRHS,
 220                                   SDNode Select = vselect, string Round = "",
 221                                   string MaskingConstraint = "",
 222                                   InstrItinClass itin = NoItinerary,
 223                                   bit IsCommutable = 0> :
 224   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 225                          AttSrcAsm, IntelSrcAsm,
 226                          [(set _.RC:$dst, RHS)],
 227                          [(set _.RC:$dst, MaskingRHS)],
 228                          [(set _.RC:$dst,
 229                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 230                          Round, MaskingConstraint, NoItinerary, IsCommutable>;
 231
 232 // This multiclass generates the unconditional/non-masking, the masking and
 233 // the zero-masking variant of the vector instruction.  In the masking case, the
 234 // perserved vector elements come from a new dummy input operand tied to $dst.
 235 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 236                            dag Outs, dag Ins, string OpcodeStr,
 237                            string AttSrcAsm, string IntelSrcAsm,
 238                            dag RHS, string Round = "",
 239                            InstrItinClass itin = NoItinerary,
 240                            bit IsCommutable = 0> :
 241    AVX512_maskable_common<O, F, _, Outs, Ins,
 242                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 243                           !con((ins _.KRCWM:$mask), Ins),
 244                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 245                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 246                           Round, "$src0 = $dst", itin, IsCommutable>;
 247
 248 // This multiclass generates the unconditional/non-masking, the masking and
 249 // the zero-masking variant of the scalar instruction.
 250 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 251                            dag Outs, dag Ins, string OpcodeStr,
 252                            string AttSrcAsm, string IntelSrcAsm,
 253                            dag RHS, string Round = "",
 254                            InstrItinClass itin = NoItinerary,
 255                            bit IsCommutable = 0> :
 256    AVX512_maskable_common<O, F, _, Outs, Ins,
 257                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 258                           !con((ins _.KRCWM:$mask), Ins),
 259                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 260                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 261                           Round, "$src0 = $dst", itin, IsCommutable>;
 262
 263 // Similar to AVX512_maskable but in this case one of the source operands
 264 // ($src1) is already tied to $dst so we just use that for the preserved
 265 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 266 // $src1.
 267 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 268                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 269                                 string AttSrcAsm, string IntelSrcAsm,
 270                                 dag RHS> :
 271    AVX512_maskable_common<O, F, _, Outs,
 272                           !con((ins _.RC:$src1), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 276                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 277
 278
 279 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 280                                   dag Outs, dag Ins,
 281                                   string OpcodeStr,
 282                                   string AttSrcAsm, string IntelSrcAsm,
 283                                   list<dag> Pattern> :
 284    AVX512_maskable_custom<O, F, Outs, Ins,
 285                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 286                           !con((ins _.KRCWM:$mask), Ins),
 287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [], "",
 288                           "$src0 = $dst">;
 289
 290
 291 // Instruction with mask that puts result in mask register,
 292 // like "compare" and "vptest"
 293 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 294                                   dag Outs,
 295                                   dag Ins, dag MaskingIns,
 296                                   string OpcodeStr,
 297                                   string AttSrcAsm, string IntelSrcAsm,
 298                                   list<dag> Pattern,
 299                                   list<dag> MaskingPattern,
 300                                   string Round = "",
 301                                   InstrItinClass itin = NoItinerary> {
 302     def NAME: AVX512<O, F, Outs, Ins,
 303                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 304                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 305                        Pattern, itin>;
 306
 307     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 308                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}"#Round#"|"#
 309                                      "$dst {${mask}}"#Round#", "#IntelSrcAsm#"}",
 310                        MaskingPattern, itin>, EVEX_K;
 311 }
 312
 313 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 314                                   dag Outs,
 315                                   dag Ins, dag MaskingIns,
 316                                   string OpcodeStr,
 317                                   string AttSrcAsm, string IntelSrcAsm,
 318                                   dag RHS, dag MaskingRHS,
 319                                   string Round = "",
 320                                   InstrItinClass itin = NoItinerary> :
 321   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 322                          AttSrcAsm, IntelSrcAsm,
 323                          [(set _.KRC:$dst, RHS)],
 324                          [(set _.KRC:$dst, MaskingRHS)],
 325                          Round, NoItinerary>;
 326
 327 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 328                            dag Outs, dag Ins, string OpcodeStr,
 329                            string AttSrcAsm, string IntelSrcAsm,
 330                            dag RHS, string Round = "",
 331                            InstrItinClass itin = NoItinerary> :
 332    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 333                           !con((ins _.KRCWM:$mask), Ins),
 334                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 335                           (and _.KRCWM:$mask, RHS),
 336                           Round, itin>;
 337
 338 // Bitcasts between 512-bit vector types. Return the original type since
 339 // no instruction is needed for the conversion
 340 let Predicates = [HasAVX512] in {
 341   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 342   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 343   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 344   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 345   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 346   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 347   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 348   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 349   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 350   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 351   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 352   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 353   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 354   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 355   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 356   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 357   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 358   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 359   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 360   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 361   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 362   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 363   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 364   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 365   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 366   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 367   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 368   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 369   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 370   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 371   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 372
 373   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 374   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 375   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 376   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 377   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 378   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 379   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 380   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 381   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 382   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 383   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 384   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 385   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 386   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 387   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 388   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 389   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 390   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 391   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 392   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 393   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 394   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 395   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 396   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 397   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 398   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 399   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 400   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 401   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 402   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 403
 404 // Bitcasts between 256-bit vector types. Return the original type since
 405 // no instruction is needed for the conversion
 406   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 407   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 408   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 409   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 410   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 411   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 412   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 413   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 414   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 415   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 416   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 417   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 418   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 419   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 420   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 421   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 422   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 423   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 424   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 425   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 426   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 427   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 428   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 429   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 430   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 431   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 432   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 433   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 434   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 435   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 436 }
 437
 438 //
 439 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 440 //
 441
 442 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 443     isPseudo = 1, Predicates = [HasAVX512] in {
 444 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 445                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 446 }
 447
 448 let Predicates = [HasAVX512] in {
 449 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 450 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 451 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 452 }
 453
 454 //===----------------------------------------------------------------------===//
 455 // AVX-512 - VECTOR INSERT
 456 //
 457
 458 multiclass vinsert_for_size_no_alt<int Opcode,
 459                                    X86VectorVTInfo From, X86VectorVTInfo To,
 460                                    PatFrag vinsert_insert,
 461                                    SDNodeXForm INSERT_get_vinsert_imm> {
 462   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 463     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 464                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 465                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 466                                                 "\t{$src3, $src2, $src1, $dst|"
 467                                                    "$dst, $src1, $src2, $src3}",
 468                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 469                                                        (From.VT From.RC:$src2),
 470                                                        (iPTR imm)))]>,
 471              EVEX_4V, EVEX_V512;
 472
 473     let mayLoad = 1 in
 474     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 475                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 476                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 477                                                 "\t{$src3, $src2, $src1, $dst|"
 478                                                    "$dst, $src1, $src2, $src3}",
 479                []>,
 480              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 481   }
 482 }
 483
 484 multiclass vinsert_for_size<int Opcode,
 485                             X86VectorVTInfo From, X86VectorVTInfo To,
 486                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 487                             PatFrag vinsert_insert,
 488                             SDNodeXForm INSERT_get_vinsert_imm> :
 489   vinsert_for_size_no_alt<Opcode, From, To,
 490                           vinsert_insert, INSERT_get_vinsert_imm> {
 491   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 492   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 493   // natively via AVX512DQ.
 494   let Predicates = [NoDQI] in
 495     def : Pat<(vinsert_insert:$ins
 496                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 497               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 498                             VR512:$src1, From.RC:$src2,
 499                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 500 }
 501
 502 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 503                             ValueType EltVT64, int Opcode256> {
 504   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 505                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 506                                  X86VectorVTInfo<16, EltVT32, VR512>,
 507                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 508                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 509                                  vinsert128_insert,
 510                                  INSERT_get_vinsert128_imm>;
 511   let Predicates = [HasDQI] in
 512     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 513                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 514                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 515                                  vinsert128_insert,
 516                                  INSERT_get_vinsert128_imm>, VEX_W;
 517   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 518                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 519                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 520                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 521                                  X86VectorVTInfo<16, EltVT32, VR512>,
 522                                  vinsert256_insert,
 523                                  INSERT_get_vinsert256_imm>, VEX_W;
 524   let Predicates = [HasDQI] in
 525     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 526                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 527                                  X86VectorVTInfo<16, EltVT32, VR512>,
 528                                  vinsert256_insert,
 529                                  INSERT_get_vinsert256_imm>;
 530 }
 531
 532 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 533 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 534
 535 // vinsertps - insert f32 to XMM
 536 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 537       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 538       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 539       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 540       EVEX_4V;
 541 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 542       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 543       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 544       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 545                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 546                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 547
 548 //===----------------------------------------------------------------------===//
 549 // AVX-512 VECTOR EXTRACT
 550 //---
 551
 552 multiclass vextract_for_size<int Opcode,
 553                              X86VectorVTInfo From, X86VectorVTInfo To,
 554                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 555                              PatFrag vextract_extract,
 556                              SDNodeXForm EXTRACT_get_vextract_imm> {
 557   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 558     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 559                 (ins VR512:$src1, u8imm:$idx),
 560                 "vextract" # To.EltTypeName # "x4",
 561                 "$idx, $src1", "$src1, $idx",
 562                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 563                                                          (iPTR imm)))]>,
 564               AVX512AIi8Base, EVEX, EVEX_V512;
 565     let mayStore = 1 in
 566     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 567             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 568             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 569                                                "$dst, $src1, $src2}",
 570             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 571   }
 572
 573   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 574   // vextracti32x4
 575   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 576             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 577                           VR512:$src1,
 578                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 579
 580   // A 128/256-bit subvector extract from the first 512-bit vector position is
 581   // a subregister copy that needs no instruction.
 582   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 583             (To.VT
 584                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 585
 586   // And for the alternative types.
 587   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 588             (AltTo.VT
 589                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 590
 591   // Intrinsic call with masking.
 592   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 593                               "x4_512")
 594                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 595             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 596                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 597                 VR512:$src1, imm:$idx)>;
 598
 599   // Intrinsic call with zero-masking.
 600   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 601                               "x4_512")
 602                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 603             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 604                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 605                 VR512:$src1, imm:$idx)>;
 606
 607   // Intrinsic call without masking.
 608   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 609                               "x4_512")
 610                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 611             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 612                 VR512:$src1, imm:$idx)>;
 613 }
 614
 615 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 616                              ValueType EltVT64, int Opcode64> {
 617   defm NAME # "32x4" : vextract_for_size<Opcode32,
 618                                  X86VectorVTInfo<16, EltVT32, VR512>,
 619                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 620                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 621                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 622                                  vextract128_extract,
 623                                  EXTRACT_get_vextract128_imm>;
 624   defm NAME # "64x4" : vextract_for_size<Opcode64,
 625                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 626                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 627                                  X86VectorVTInfo<16, EltVT32, VR512>,
 628                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 629                                  vextract256_extract,
 630                                  EXTRACT_get_vextract256_imm>, VEX_W;
 631 }
 632
 633 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 634 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 635
 636 // A 128-bit subvector insert to the first 512-bit vector position
 637 // is a subregister copy that needs no instruction.
 638 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 639           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 640           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 641           sub_ymm)>;
 642 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 643           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 644           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 645           sub_ymm)>;
 646 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 647           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 648           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 649           sub_ymm)>;
 650 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 651           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 652           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 653           sub_ymm)>;
 654
 655 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 656           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 657 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 658           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 659 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 660           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 661 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 662           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 663
 664 // vextractps - extract 32 bits from XMM
 665 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 666       (ins VR128X:$src1, u8imm:$src2),
 667       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 668       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 669       EVEX;
 670
 671 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 672       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 673       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 674       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 675                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 676
 677 //===---------------------------------------------------------------------===//
 678 // AVX-512 BROADCAST
 679 //---
 680 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 681                               ValueType svt, X86VectorVTInfo _> {
 682   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 683                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 684                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 685                    T8PD, EVEX;
 686
 687   let mayLoad = 1 in {
 688     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 689                      (ins _.ScalarMemOp:$src),
 690                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 691                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 692                      T8PD, EVEX;
 693   }
 694 }
 695
 696 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 697                                   AVX512VLVectorVTInfo _> {
 698   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 699                              EVEX_V512;
 700
 701   let Predicates = [HasVLX] in {
 702     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 703                                   EVEX_V256;
 704   }
 705 }
 706
 707 let ExeDomain = SSEPackedSingle in {
 708   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 709                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 710    let Predicates = [HasVLX] in {
 711      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 712                                      v4f32, v4f32x_info>, EVEX_V128,
 713                                      EVEX_CD8<32, CD8VT1>;
 714    }
 715 }
 716
 717 let ExeDomain = SSEPackedDouble in {
 718   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 719                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 720 }
 721
 722 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 723 // Later, we can canonize broadcast instructions before ISel phase and
 724 // eliminate additional patterns on ISel.
 725 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 726 // representations of source
 727 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 728                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 729                                 RegisterClass SrcRC_s> {
 730   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 731             (!cast<Instruction>(InstName##"r")
 732               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 733
 734   let AddedComplexity = 30 in {
 735     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 736                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 737               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 738                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 739
 740     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 741                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 742               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 743                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 744   }
 745 }
 746
 747 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 748                             VR128X, FR32X>;
 749 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 750                             VR128X, FR64X>;
 751
 752 let Predicates = [HasVLX] in {
 753   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 754                               v8f32x_info, VR128X, FR32X>;
 755   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 756                               v4f32x_info, VR128X, FR32X>;
 757   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 758                               v4f64x_info, VR128X, FR64X>;
 759 }
 760
 761 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 762           (VBROADCASTSSZm addr:$src)>;
 763 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 764           (VBROADCASTSDZm addr:$src)>;
 765
 766 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 767           (VBROADCASTSSZm addr:$src)>;
 768 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 769           (VBROADCASTSDZm addr:$src)>;
 770
 771 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 772                                     RegisterClass SrcRC> {
 773   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 774                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 775                            "$src", "$src", []>, T8PD, EVEX;
 776 }
 777
 778 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 779                                        RegisterClass SrcRC, Predicate prd> {
 780   let Predicates = [prd] in
 781     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 782   let Predicates = [prd, HasVLX] in {
 783     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 784     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 785   }
 786 }
 787
 788 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 789                                                  HasBWI>;
 790 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 791                                                  HasBWI>;
 792 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 793                                                  HasAVX512>;
 794 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 795                                                  HasAVX512>, VEX_W;
 796
 797 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 798            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 799
 800 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 801            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 802
 803 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 804         (VPBROADCASTDrZr GR32:$src)>;
 805 def : Pat<(v16i32 (X86VBroadcastm VK16WM:$mask, (i32 GR32:$src))),
 806         (VPBROADCASTDrZrkz VK16WM:$mask, GR32:$src)>;
 807 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 808         (VPBROADCASTQrZr GR64:$src)>;
 809 def : Pat<(v8i64 (X86VBroadcastm VK8WM:$mask, (i64 GR64:$src))),
 810         (VPBROADCASTQrZrkz VK8WM:$mask, GR64:$src)>;
 811
 812 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 813         (VPBROADCASTDrZr GR32:$src)>;
 814 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 815         (VPBROADCASTQrZr GR64:$src)>;
 816
 817 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 818                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 819           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 820 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 821                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 822           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 823
 824 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 825                           X86MemOperand x86memop, PatFrag ld_frag,
 826                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 827                           RegisterClass KRC> {
 828   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 829                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 830                   [(set DstRC:$dst,
 831                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 832   def krr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 833                                                          VR128X:$src),
 834                     !strconcat(OpcodeStr,
 835                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 836                     [(set DstRC:$dst,
 837                       (OpVT (X86VBroadcastm KRC:$mask, (SrcVT VR128X:$src))))]>,
 838                     EVEX, EVEX_KZ;
 839   let mayLoad = 1 in {
 840   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 841                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 842                   [(set DstRC:$dst,
 843                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 844   def krm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 845                                                          x86memop:$src),
 846                   !strconcat(OpcodeStr,
 847                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 848                   [(set DstRC:$dst, (OpVT (X86VBroadcastm KRC:$mask,
 849                                      (ld_frag addr:$src))))]>, EVEX, EVEX_KZ;
 850   }
 851 }
 852
 853 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 854                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 855                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 856 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 857                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 858                       EVEX_CD8<64, CD8VT1>;
 859
 860 multiclass avx512_int_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 861                           X86MemOperand x86memop, PatFrag ld_frag,
 862                           RegisterClass KRC> {
 863   let mayLoad = 1 in {
 864   def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins x86memop:$src),
 865                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 866                   []>, EVEX;
 867   def krm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins KRC:$mask,
 868                                                          x86memop:$src),
 869                   !strconcat(OpcodeStr,
 870                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 871                   []>, EVEX, EVEX_KZ;
 872   }
 873 }
 874
 875 defm VBROADCASTI32X4 : avx512_int_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 876                        i128mem, loadv2i64, VK16WM>,
 877                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 878 defm VBROADCASTI64X4 : avx512_int_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 879                        i256mem, loadv4i64, VK16WM>, VEX_W,
 880                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 881
 882 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 883           (VPBROADCASTDZrr VR128X:$src)>;
 884 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 885           (VPBROADCASTQZrr VR128X:$src)>;
 886
 887 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 888           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 889 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 890           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 891
 892 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 893           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 894 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 895           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 896
 897 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 898           (VBROADCASTSSZr VR128X:$src)>;
 899 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 900           (VBROADCASTSDZr VR128X:$src)>;
 901
 902 // Provide fallback in case the load node that is used in the patterns above
 903 // is used by additional users, which prevents the pattern selection.
 904 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 905           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 906 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 907           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 908
 909
 910 let Predicates = [HasAVX512] in {
 911 def : Pat<(v8i32 (X86VBroadcastm (v8i1 VK8WM:$mask), (loadi32 addr:$src))),
 912            (EXTRACT_SUBREG
 913               (v16i32 (VPBROADCASTDZkrm (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
 914                        addr:$src)), sub_ymm)>;
 915 }
 916 //===----------------------------------------------------------------------===//
 917 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 918 //---
 919
 920 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 921                        RegisterClass KRC> {
 922 let Predicates = [HasCDI] in
 923 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 924                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 925                   []>, EVEX, EVEX_V512;
 926
 927 let Predicates = [HasCDI, HasVLX] in {
 928 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 929                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 930                   []>, EVEX, EVEX_V128;
 931 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 932                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 933                   []>, EVEX, EVEX_V256;
 934 }
 935 }
 936
 937 let Predicates = [HasCDI] in {
 938 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 939                                              VK16>;
 940 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
 941                                              VK8>, VEX_W;
 942 }
 943
 944 //===----------------------------------------------------------------------===//
 945 // AVX-512 - VPERM
 946 //
 947 // -- immediate form --
 948 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
 949                            X86VectorVTInfo _> {
 950   let ExeDomain = _.ExeDomain in {
 951   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
 952                      (ins _.RC:$src1, u8imm:$src2),
 953                      !strconcat(OpcodeStr,
 954                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 955                      [(set _.RC:$dst,
 956                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
 957                      EVEX;
 958   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
 959                      (ins _.MemOp:$src1, u8imm:$src2),
 960                      !strconcat(OpcodeStr,
 961                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 962                      [(set _.RC:$dst,
 963                        (_.VT (OpNode (_.LdFrag addr:$src1),
 964                               (i8 imm:$src2))))]>,
 965            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
 966 }
 967 }
 968
 969 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
 970                          X86VectorVTInfo Ctrl> :
 971      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
 972   let ExeDomain = _.ExeDomain in {
 973     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
 974                      (ins _.RC:$src1, _.RC:$src2),
 975                      !strconcat("vpermil" # _.Suffix,
 976                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 977                      [(set _.RC:$dst,
 978                          (_.VT (X86VPermilpv _.RC:$src1,
 979                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
 980              EVEX_4V;
 981     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
 982                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
 983                      !strconcat("vpermil" # _.Suffix,
 984                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 985                      [(set _.RC:$dst,
 986                          (_.VT (X86VPermilpv _.RC:$src1,
 987                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
 988              EVEX_4V;
 989   }
 990 }
 991
 992 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
 993                   EVEX_V512, VEX_W;
 994 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
 995                   EVEX_V512, VEX_W;
 996
 997 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
 998                   EVEX_V512;
 999 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1000                   EVEX_V512, VEX_W;
1001
1002 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1003           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1004 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1005           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1006
1007 // -- VPERM - register form --
1008 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
1009                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
1010
1011   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1012                    (ins RC:$src1, RC:$src2),
1013                    !strconcat(OpcodeStr,
1014                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1015                    [(set RC:$dst,
1016                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
1017
1018   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1019                    (ins RC:$src1, x86memop:$src2),
1020                    !strconcat(OpcodeStr,
1021                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1022                    [(set RC:$dst,
1023                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
1024                      EVEX_4V;
1025 }
1026
1027 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  loadv16i32, i512mem,
1028                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1029 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  loadv8i64,  i512mem,
1030                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1031 let ExeDomain = SSEPackedSingle in
1032 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  loadv16f32, f512mem,
1033                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1034 let ExeDomain = SSEPackedDouble in
1035 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  loadv8f64, f512mem,
1036                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1037
1038 // -- VPERM2I - 3 source operands form --
1039 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
1040                           PatFrag mem_frag, X86MemOperand x86memop,
1041                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
1042 let Constraints = "$src1 = $dst" in {
1043   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1044                    (ins RC:$src1, RC:$src2, RC:$src3),
1045                    !strconcat(OpcodeStr,
1046                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1047                    [(set RC:$dst,
1048                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
1049                     EVEX_4V;
1050
1051   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1052                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1053                    !strconcat(OpcodeStr,
1054                        "\t{$src3, $src2, $dst {${mask}}|"
1055                        "$dst {${mask}}, $src2, $src3}"),
1056                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1057                                            (OpNode RC:$src1, RC:$src2,
1058                                               RC:$src3),
1059                                            RC:$src1)))]>,
1060                     EVEX_4V, EVEX_K;
1061
1062   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1063     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1064                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1065                    !strconcat(OpcodeStr,
1066                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1067                        "$dst {${mask}} {z}, $src2, $src3}"),
1068                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1069                                            (OpNode RC:$src1, RC:$src2,
1070                                               RC:$src3),
1071                                            (OpVT (bitconvert
1072                                               (v16i32 immAllZerosV))))))]>,
1073                     EVEX_4V, EVEX_KZ;
1074
1075   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1076                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1077                    !strconcat(OpcodeStr,
1078                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1079                    [(set RC:$dst,
1080                      (OpVT (OpNode RC:$src1, RC:$src2,
1081                       (mem_frag addr:$src3))))]>, EVEX_4V;
1082
1083   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1084                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1085                    !strconcat(OpcodeStr,
1086                     "\t{$src3, $src2, $dst {${mask}}|"
1087                     "$dst {${mask}}, $src2, $src3}"),
1088                    [(set RC:$dst,
1089                        (OpVT (vselect KRC:$mask,
1090                                       (OpNode RC:$src1, RC:$src2,
1091                                          (mem_frag addr:$src3)),
1092                                       RC:$src1)))]>,
1093                     EVEX_4V, EVEX_K;
1094
1095   let AddedComplexity = 10 in // Prefer over the rrkz variant
1096     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1097                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1098                    !strconcat(OpcodeStr,
1099                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1100                     "$dst {${mask}} {z}, $src2, $src3}"),
1101                    [(set RC:$dst,
1102                      (OpVT (vselect KRC:$mask,
1103                                     (OpNode RC:$src1, RC:$src2,
1104                                             (mem_frag addr:$src3)),
1105                                     (OpVT (bitconvert
1106                                        (v16i32 immAllZerosV))))))]>,
1107                     EVEX_4V, EVEX_KZ;
1108   }
1109 }
1110 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1111                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1112                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1113 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1114                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1115                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1116 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1117                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1118                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1119 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1120                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1121                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1122
1123 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1124                           PatFrag mem_frag, X86MemOperand x86memop,
1125                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1126                           ValueType MaskVT, RegisterClass MRC> :
1127         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1128                          OpVT, KRC> {
1129   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1130                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1131             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1132
1133   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1134                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1135             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1136               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1137 }
1138
1139 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1140                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1141                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1142 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1143                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1144                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1145 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1146                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1147                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1148 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1149                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1150                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1151
1152 //===----------------------------------------------------------------------===//
1153 // AVX-512 - BLEND using mask
1154 //
1155 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1156   let ExeDomain = _.ExeDomain in {
1157   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1158              (ins _.RC:$src1, _.RC:$src2),
1159              !strconcat(OpcodeStr,
1160              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1161              []>, EVEX_4V;
1162   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1163              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1164              !strconcat(OpcodeStr,
1165              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1166              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1167                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1168   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1169              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1170              !strconcat(OpcodeStr,
1171              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1172              []>, EVEX_4V, EVEX_KZ;
1173   let mayLoad = 1 in {
1174   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1175              (ins _.RC:$src1, _.MemOp:$src2),
1176              !strconcat(OpcodeStr,
1177              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1178              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1179   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1180              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1181              !strconcat(OpcodeStr,
1182              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1183              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1184               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1185               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1186   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1187              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1188              !strconcat(OpcodeStr,
1189              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1190              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1191   }
1192   }
1193 }
1194 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1195
1196   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1197       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1198        !strconcat(OpcodeStr,
1199             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1200             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1201       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1202                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1203       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1204
1205   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1206       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1207        !strconcat(OpcodeStr,
1208             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1209             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1210       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1211
1212 }
1213
1214 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1215                                  AVX512VLVectorVTInfo VTInfo> {
1216   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1217            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1218
1219   let Predicates = [HasVLX] in {
1220     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1221                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1222     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1223                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1224   }
1225 }
1226
1227 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1228                          AVX512VLVectorVTInfo VTInfo> {
1229   let Predicates = [HasBWI] in
1230     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1231
1232   let Predicates = [HasBWI, HasVLX] in {
1233     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1234     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1235   }
1236 }
1237
1238
1239 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1240 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1241 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1242 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1243 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1244 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1245
1246
1247 let Predicates = [HasAVX512] in {
1248 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1249                             (v8f32 VR256X:$src2))),
1250             (EXTRACT_SUBREG
1251               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1252             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1253             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1254
1255 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1256                             (v8i32 VR256X:$src2))),
1257             (EXTRACT_SUBREG
1258                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1259             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1260             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1261 }
1262 //===----------------------------------------------------------------------===//
1263 // Compare Instructions
1264 //===----------------------------------------------------------------------===//
1265
1266 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1267 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1268                             SDNode OpNode, ValueType VT,
1269                             PatFrag ld_frag, string Suffix> {
1270   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1271                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1272                 !strconcat("vcmp${cc}", Suffix,
1273                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1274                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1275                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1276   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1277                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1278                 !strconcat("vcmp${cc}", Suffix,
1279                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1280                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1281                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1282   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1283     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1284                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1285                !strconcat("vcmp", Suffix,
1286                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1287                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1288     let mayLoad = 1 in
1289     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1290                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1291                !strconcat("vcmp", Suffix,
1292                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1293                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1294   }
1295 }
1296
1297 let Predicates = [HasAVX512] in {
1298 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1299                                  XS;
1300 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1301                                  XD, VEX_W;
1302 }
1303
1304 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1305               X86VectorVTInfo _> {
1306   def rr : AVX512BI<opc, MRMSrcReg,
1307              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1308              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1309              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1310              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1311   let mayLoad = 1 in
1312   def rm : AVX512BI<opc, MRMSrcMem,
1313              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1314              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1315              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1316                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1317              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1318   def rrk : AVX512BI<opc, MRMSrcReg,
1319               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1320               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1321                           "$dst {${mask}}, $src1, $src2}"),
1322               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1323                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1324               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1325   let mayLoad = 1 in
1326   def rmk : AVX512BI<opc, MRMSrcMem,
1327               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1328               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1329                           "$dst {${mask}}, $src1, $src2}"),
1330               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1331                                    (OpNode (_.VT _.RC:$src1),
1332                                        (_.VT (bitconvert
1333                                               (_.LdFrag addr:$src2))))))],
1334               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1335 }
1336
1337 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1338               X86VectorVTInfo _> :
1339            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1340   let mayLoad = 1 in {
1341   def rmb : AVX512BI<opc, MRMSrcMem,
1342               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1343               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1344                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1345               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1346                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1347               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1348   def rmbk : AVX512BI<opc, MRMSrcMem,
1349                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1350                                        _.ScalarMemOp:$src2),
1351                !strconcat(OpcodeStr,
1352                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1353                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1354                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1355                                       (OpNode (_.VT _.RC:$src1),
1356                                         (X86VBroadcast
1357                                           (_.ScalarLdFrag addr:$src2)))))],
1358                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1359   }
1360 }
1361
1362 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1363                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1364   let Predicates = [prd] in
1365   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1366            EVEX_V512;
1367
1368   let Predicates = [prd, HasVLX] in {
1369     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1370                 EVEX_V256;
1371     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1372                 EVEX_V128;
1373   }
1374 }
1375
1376 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1377                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1378                                   Predicate prd> {
1379   let Predicates = [prd] in
1380   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1381            EVEX_V512;
1382
1383   let Predicates = [prd, HasVLX] in {
1384     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1385                 EVEX_V256;
1386     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1387                 EVEX_V128;
1388   }
1389 }
1390
1391 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1392                       avx512vl_i8_info, HasBWI>,
1393                 EVEX_CD8<8, CD8VF>;
1394
1395 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1396                       avx512vl_i16_info, HasBWI>,
1397                 EVEX_CD8<16, CD8VF>;
1398
1399 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1400                       avx512vl_i32_info, HasAVX512>,
1401                 EVEX_CD8<32, CD8VF>;
1402
1403 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1404                       avx512vl_i64_info, HasAVX512>,
1405                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1406
1407 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1408                       avx512vl_i8_info, HasBWI>,
1409                 EVEX_CD8<8, CD8VF>;
1410
1411 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1412                       avx512vl_i16_info, HasBWI>,
1413                 EVEX_CD8<16, CD8VF>;
1414
1415 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1416                       avx512vl_i32_info, HasAVX512>,
1417                 EVEX_CD8<32, CD8VF>;
1418
1419 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1420                       avx512vl_i64_info, HasAVX512>,
1421                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1422
1423 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1424             (COPY_TO_REGCLASS (VPCMPGTDZrr
1425             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1426             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1427
1428 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1429             (COPY_TO_REGCLASS (VPCMPEQDZrr
1430             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1431             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1432
1433 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1434                           X86VectorVTInfo _> {
1435   def rri : AVX512AIi8<opc, MRMSrcReg,
1436              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1437              !strconcat("vpcmp${cc}", Suffix,
1438                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1439              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1440                                        imm:$cc))],
1441              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1442   let mayLoad = 1 in
1443   def rmi : AVX512AIi8<opc, MRMSrcMem,
1444              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1445              !strconcat("vpcmp${cc}", Suffix,
1446                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1447              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1448                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1449                               imm:$cc))],
1450              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1451   def rrik : AVX512AIi8<opc, MRMSrcReg,
1452               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1453                                       AVX512ICC:$cc),
1454               !strconcat("vpcmp${cc}", Suffix,
1455                          "\t{$src2, $src1, $dst {${mask}}|",
1456                          "$dst {${mask}}, $src1, $src2}"),
1457               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1458                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1459                                           imm:$cc)))],
1460               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1461   let mayLoad = 1 in
1462   def rmik : AVX512AIi8<opc, MRMSrcMem,
1463               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1464                                     AVX512ICC:$cc),
1465               !strconcat("vpcmp${cc}", Suffix,
1466                          "\t{$src2, $src1, $dst {${mask}}|",
1467                          "$dst {${mask}}, $src1, $src2}"),
1468               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1469                                    (OpNode (_.VT _.RC:$src1),
1470                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1471                                       imm:$cc)))],
1472               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1473
1474   // Accept explicit immediate argument form instead of comparison code.
1475   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1476     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1477                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1478                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1479                           "$dst, $src1, $src2, $cc}"),
1480                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1481     let mayLoad = 1 in
1482     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1483                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1484                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1485                           "$dst, $src1, $src2, $cc}"),
1486                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1487     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1488                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1489                                        u8imm:$cc),
1490                !strconcat("vpcmp", Suffix,
1491                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1492                           "$dst {${mask}}, $src1, $src2, $cc}"),
1493                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1494     let mayLoad = 1 in
1495     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1496                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1497                                        u8imm:$cc),
1498                !strconcat("vpcmp", Suffix,
1499                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1500                           "$dst {${mask}}, $src1, $src2, $cc}"),
1501                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1502   }
1503 }
1504
1505 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1506                               X86VectorVTInfo _> :
1507            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1508   def rmib : AVX512AIi8<opc, MRMSrcMem,
1509              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1510                                      AVX512ICC:$cc),
1511              !strconcat("vpcmp${cc}", Suffix,
1512                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1513                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1514              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1515                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1516                                imm:$cc))],
1517              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1518   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1519               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1520                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1521               !strconcat("vpcmp${cc}", Suffix,
1522                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1523                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1524               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1525                                   (OpNode (_.VT _.RC:$src1),
1526                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1527                                     imm:$cc)))],
1528               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1529
1530   // Accept explicit immediate argument form instead of comparison code.
1531   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1532     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1533                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1534                                        u8imm:$cc),
1535                !strconcat("vpcmp", Suffix,
1536                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1537                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1538                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1539     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1540                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1541                                        _.ScalarMemOp:$src2, u8imm:$cc),
1542                !strconcat("vpcmp", Suffix,
1543                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1544                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1545                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1546   }
1547 }
1548
1549 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1550                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1551   let Predicates = [prd] in
1552   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1553
1554   let Predicates = [prd, HasVLX] in {
1555     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1556     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1557   }
1558 }
1559
1560 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1561                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1562   let Predicates = [prd] in
1563   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1564            EVEX_V512;
1565
1566   let Predicates = [prd, HasVLX] in {
1567     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1568                 EVEX_V256;
1569     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1570                 EVEX_V128;
1571   }
1572 }
1573
1574 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1575                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1576 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1577                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1578
1579 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1580                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1581 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1582                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1583
1584 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1585                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1586 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1587                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1588
1589 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1590                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1591 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1592                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1593
1594 // avx512_cmp_packed - compare packed instructions
1595 multiclass avx512_cmp_packed<RegisterClass KRC, RegisterClass RC,
1596                            X86MemOperand x86memop, ValueType vt,
1597                            string suffix, Domain d> {
1598   def rri : AVX512PIi8<0xC2, MRMSrcReg,
1599              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1600              !strconcat("vcmp${cc}", suffix,
1601                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1602              [(set KRC:$dst, (X86cmpm (vt RC:$src1), (vt RC:$src2), imm:$cc))], d>;
1603   let hasSideEffects = 0 in
1604   def rrib: AVX512PIi8<0xC2, MRMSrcReg,
1605              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1606      !strconcat("vcmp${cc}", suffix,
1607                 "\t{{sae}, $src2, $src1, $dst|$dst, $src1, $src2, {sae}}"),
1608                 [], d>, EVEX_B;
1609   def rmi : AVX512PIi8<0xC2, MRMSrcMem,
1610              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1611               !strconcat("vcmp${cc}", suffix,
1612                          "\t{$src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1613              [(set KRC:$dst,
1614               (X86cmpm (vt RC:$src1), (load addr:$src2), imm:$cc))], d>;
1615
1616   // Accept explicit immediate argument form instead of comparison code.
1617   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1618     def rri_alt : AVX512PIi8<0xC2, MRMSrcReg,
1619                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1620               !strconcat("vcmp", suffix,
1621                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1622     def rrib_alt: AVX512PIi8<0xC2, MRMSrcReg,
1623                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1624        !strconcat("vcmp", suffix,
1625                   "\t{{sae}, $cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc, {sae}}"),
1626                   [], d>, EVEX_B;
1627     let mayLoad = 1 in
1628     def rmi_alt : AVX512PIi8<0xC2, MRMSrcMem,
1629                (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1630               !strconcat("vcmp", suffix,
1631                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1632   }
1633 }
1634
1635 defm VCMPPSZ : avx512_cmp_packed<VK16, VR512, f512mem, v16f32,
1636                "ps", SSEPackedSingle>, PS, EVEX_4V, EVEX_V512,
1637                EVEX_CD8<32, CD8VF>;
1638 defm VCMPPDZ : avx512_cmp_packed<VK8, VR512, f512mem, v8f64,
1639                "pd", SSEPackedDouble>, PD, EVEX_4V, VEX_W, EVEX_V512,
1640                EVEX_CD8<64, CD8VF>;
1641
1642 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1643           (COPY_TO_REGCLASS (VCMPPSZrri
1644             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1645             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1646             imm:$cc), VK8)>;
1647 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1648           (COPY_TO_REGCLASS (VPCMPDZrri
1649             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1650             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1651             imm:$cc), VK8)>;
1652 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1653           (COPY_TO_REGCLASS (VPCMPUDZrri
1654             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1655             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1656             imm:$cc), VK8)>;
1657
1658 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1659                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1660                  FROUND_NO_EXC)),
1661           (COPY_TO_REGCLASS (VCMPPSZrrib VR512:$src1, VR512:$src2,
1662                              (I8Imm imm:$cc)), GR16)>;
1663
1664 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1665                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1666                  FROUND_NO_EXC)),
1667           (COPY_TO_REGCLASS (VCMPPDZrrib VR512:$src1, VR512:$src2,
1668                              (I8Imm imm:$cc)), GR8)>;
1669
1670 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1671                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1672                 FROUND_CURRENT)),
1673           (COPY_TO_REGCLASS (VCMPPSZrri VR512:$src1, VR512:$src2,
1674                              (I8Imm imm:$cc)), GR16)>;
1675
1676 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1677                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1678                  FROUND_CURRENT)),
1679           (COPY_TO_REGCLASS (VCMPPDZrri VR512:$src1, VR512:$src2,
1680                              (I8Imm imm:$cc)), GR8)>;
1681
1682 // Mask register copy, including
1683 // - copy between mask registers
1684 // - load/store mask registers
1685 // - copy from GPR to mask register and vice versa
1686 //
1687 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1688                          string OpcodeStr, RegisterClass KRC,
1689                          ValueType vvt, X86MemOperand x86memop> {
1690   let hasSideEffects = 0 in {
1691     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1692                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1693     let mayLoad = 1 in
1694     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1695                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1696                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1697     let mayStore = 1 in
1698     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1699                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1700                [(store KRC:$src, addr:$dst)]>;
1701   }
1702 }
1703
1704 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1705                              string OpcodeStr,
1706                              RegisterClass KRC, RegisterClass GRC> {
1707   let hasSideEffects = 0 in {
1708     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1709                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1710     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1711                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1712   }
1713 }
1714
1715 let Predicates = [HasDQI] in
1716   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1717                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1718                VEX, PD;
1719
1720 let Predicates = [HasAVX512] in
1721   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1722                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1723                VEX, PS;
1724
1725 let Predicates = [HasBWI] in {
1726   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1727                VEX, PD, VEX_W;
1728   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1729                VEX, XD;
1730 }
1731
1732 let Predicates = [HasBWI] in {
1733   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1734                VEX, PS, VEX_W;
1735   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1736                VEX, XD, VEX_W;
1737 }
1738
1739 // GR from/to mask register
1740 let Predicates = [HasDQI] in {
1741   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1742             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1743   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1744             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1745 }
1746 let Predicates = [HasAVX512] in {
1747   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1748             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1749   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1750             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1751 }
1752 let Predicates = [HasBWI] in {
1753   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1754   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1755 }
1756 let Predicates = [HasBWI] in {
1757   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1758   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1759 }
1760
1761 // Load/store kreg
1762 let Predicates = [HasDQI] in {
1763   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1764             (KMOVBmk addr:$dst, VK8:$src)>;
1765   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1766             (KMOVBkm addr:$src)>;
1767 }
1768 let Predicates = [HasAVX512, NoDQI] in {
1769   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1770             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1771   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1772             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1773 }
1774 let Predicates = [HasAVX512] in {
1775   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1776             (KMOVWmk addr:$dst, VK16:$src)>;
1777   def : Pat<(i1 (load addr:$src)),
1778             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1779   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1780             (KMOVWkm addr:$src)>;
1781 }
1782 let Predicates = [HasBWI] in {
1783   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1784             (KMOVDmk addr:$dst, VK32:$src)>;
1785   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1786             (KMOVDkm addr:$src)>;
1787 }
1788 let Predicates = [HasBWI] in {
1789   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1790             (KMOVQmk addr:$dst, VK64:$src)>;
1791   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1792             (KMOVQkm addr:$src)>;
1793 }
1794
1795 let Predicates = [HasAVX512] in {
1796   def : Pat<(i1 (trunc (i64 GR64:$src))),
1797             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1798                                         (i32 1))), VK1)>;
1799
1800   def : Pat<(i1 (trunc (i32 GR32:$src))),
1801             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1802
1803   def : Pat<(i1 (trunc (i8 GR8:$src))),
1804        (COPY_TO_REGCLASS
1805         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1806        VK1)>;
1807   def : Pat<(i1 (trunc (i16 GR16:$src))),
1808        (COPY_TO_REGCLASS
1809         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1810        VK1)>;
1811
1812   def : Pat<(i32 (zext VK1:$src)),
1813             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1814   def : Pat<(i8 (zext VK1:$src)),
1815             (EXTRACT_SUBREG
1816              (AND32ri (KMOVWrk
1817                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1818   def : Pat<(i64 (zext VK1:$src)),
1819             (AND64ri8 (SUBREG_TO_REG (i64 0),
1820              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1821   def : Pat<(i16 (zext VK1:$src)),
1822             (EXTRACT_SUBREG
1823              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1824               sub_16bit)>;
1825   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1826             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1827   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1828             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1829 }
1830 let Predicates = [HasBWI] in {
1831   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1832             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1833   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1834             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1835 }
1836
1837
1838 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1839 let Predicates = [HasAVX512] in {
1840   // GR from/to 8-bit mask without native support
1841   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1842             (COPY_TO_REGCLASS
1843               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1844               VK8)>;
1845   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1846             (EXTRACT_SUBREG
1847               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1848               sub_8bit)>;
1849
1850   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1851             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1852   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1853             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1854 }
1855 let Predicates = [HasBWI] in {
1856   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1857             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1858   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1859             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1860 }
1861
1862 // Mask unary operation
1863 // - KNOT
1864 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1865                             RegisterClass KRC, SDPatternOperator OpNode,
1866                             Predicate prd> {
1867   let Predicates = [prd] in
1868     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1869                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1870                [(set KRC:$dst, (OpNode KRC:$src))]>;
1871 }
1872
1873 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1874                                 SDPatternOperator OpNode> {
1875   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1876                             HasDQI>, VEX, PD;
1877   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1878                             HasAVX512>, VEX, PS;
1879   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1880                             HasBWI>, VEX, PD, VEX_W;
1881   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1882                             HasBWI>, VEX, PS, VEX_W;
1883 }
1884
1885 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1886
1887 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1888   let Predicates = [HasAVX512] in
1889     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1890                 (i16 GR16:$src)),
1891               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1892               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1893 }
1894 defm : avx512_mask_unop_int<"knot", "KNOT">;
1895
1896 let Predicates = [HasDQI] in
1897 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1898 let Predicates = [HasAVX512] in
1899 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1900 let Predicates = [HasBWI] in
1901 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1902 let Predicates = [HasBWI] in
1903 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1904
1905 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1906 let Predicates = [HasAVX512, NoDQI] in {
1907 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1908           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1909
1910 def : Pat<(not VK8:$src),
1911           (COPY_TO_REGCLASS
1912             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1913 }
1914
1915 // Mask binary operation
1916 // - KAND, KANDN, KOR, KXNOR, KXOR
1917 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1918                            RegisterClass KRC, SDPatternOperator OpNode,
1919                            Predicate prd> {
1920   let Predicates = [prd] in
1921     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1922                !strconcat(OpcodeStr,
1923                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1924                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1925 }
1926
1927 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1928                                SDPatternOperator OpNode> {
1929   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1930                              HasDQI>, VEX_4V, VEX_L, PD;
1931   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1932                              HasAVX512>, VEX_4V, VEX_L, PS;
1933   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1934                              HasBWI>, VEX_4V, VEX_L, VEX_W, PD;
1935   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1936                              HasBWI>, VEX_4V, VEX_L, VEX_W, PS;
1937 }
1938
1939 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1940 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1941
1942 let isCommutable = 1 in {
1943   defm KAND  : avx512_mask_binop_all<0x41, "kand",  and>;
1944   defm KOR   : avx512_mask_binop_all<0x45, "kor",   or>;
1945   defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor>;
1946   defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor>;
1947 }
1948 let isCommutable = 0 in
1949   defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn>;
1950
1951 def : Pat<(xor VK1:$src1, VK1:$src2),
1952      (COPY_TO_REGCLASS (KXORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1953                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1954
1955 def : Pat<(or VK1:$src1, VK1:$src2),
1956      (COPY_TO_REGCLASS (KORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1957                                (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1958
1959 def : Pat<(and VK1:$src1, VK1:$src2),
1960      (COPY_TO_REGCLASS (KANDWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1961                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1962
1963 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1964   let Predicates = [HasAVX512] in
1965     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1966                 (i16 GR16:$src1), (i16 GR16:$src2)),
1967               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1968               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1969               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1970 }
1971
1972 defm : avx512_mask_binop_int<"kand",  "KAND">;
1973 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1974 defm : avx512_mask_binop_int<"kor",   "KOR">;
1975 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1976 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1977
1978 // With AVX-512, 8-bit mask is promoted to 16-bit mask.
1979 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1980   let Predicates = [HasAVX512] in
1981     def : Pat<(OpNode VK8:$src1, VK8:$src2),
1982               (COPY_TO_REGCLASS
1983                 (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
1984                       (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
1985 }
1986
1987 defm : avx512_binop_pat<and,  KANDWrr>;
1988 defm : avx512_binop_pat<andn, KANDNWrr>;
1989 defm : avx512_binop_pat<or,   KORWrr>;
1990 defm : avx512_binop_pat<xnor, KXNORWrr>;
1991 defm : avx512_binop_pat<xor,  KXORWrr>;
1992
1993 // Mask unpacking
1994 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
1995                            RegisterClass KRC> {
1996   let Predicates = [HasAVX512] in
1997     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1998                !strconcat(OpcodeStr,
1999                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2000 }
2001
2002 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2003   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2004                             VEX_4V, VEX_L, PD;
2005 }
2006
2007 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2008 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2009           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2010                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2011
2012
2013 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2014   let Predicates = [HasAVX512] in
2015     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2016                 (i16 GR16:$src1), (i16 GR16:$src2)),
2017               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2018               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2019               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2020 }
2021 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2022
2023 // Mask bit testing
2024 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2025                             SDNode OpNode> {
2026   let Predicates = [HasAVX512], Defs = [EFLAGS] in
2027     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2028                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2029                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2030 }
2031
2032 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2033   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2034                             VEX, PS;
2035   let Predicates = [HasDQI] in
2036   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2037                             VEX, PD;
2038   let Predicates = [HasBWI] in {
2039   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2040                             VEX, PS, VEX_W;
2041   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2042                             VEX, PD, VEX_W;
2043   }
2044 }
2045
2046 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2047
2048 // Mask shift
2049 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2050                              SDNode OpNode> {
2051   let Predicates = [HasAVX512] in
2052     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2053                  !strconcat(OpcodeStr,
2054                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2055                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2056 }
2057
2058 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2059                                SDNode OpNode> {
2060   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2061                                VEX, TAPD, VEX_W;
2062   let Predicates = [HasDQI] in
2063   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2064                                VEX, TAPD;
2065   let Predicates = [HasBWI] in {
2066   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2067                                VEX, TAPD, VEX_W;
2068   let Predicates = [HasDQI] in
2069   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2070                                VEX, TAPD;
2071   }
2072 }
2073
2074 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2075 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2076
2077 // Mask setting all 0s or 1s
2078 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2079   let Predicates = [HasAVX512] in
2080     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2081       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2082                      [(set KRC:$dst, (VT Val))]>;
2083 }
2084
2085 multiclass avx512_mask_setop_w<PatFrag Val> {
2086   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2087   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2088 }
2089
2090 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2091 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2092
2093 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2094 let Predicates = [HasAVX512] in {
2095   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2096   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2097   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2098   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2099   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2100 }
2101 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2102           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2103
2104 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2105           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2106
2107 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2108           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2109
2110 let Predicates = [HasVLX] in {
2111   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2112             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2113   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2114             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2115   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2116             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2117   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2118             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2119   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2120             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2121 }
2122
2123 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2124           (v8i1 (COPY_TO_REGCLASS
2125                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2126                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2127
2128 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2129           (v8i1 (COPY_TO_REGCLASS
2130                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2131                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2132
2133 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2134           (v4i1 (COPY_TO_REGCLASS
2135                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2136                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2137
2138 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2139           (v4i1 (COPY_TO_REGCLASS
2140                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2141                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2142
2143 //===----------------------------------------------------------------------===//
2144 // AVX-512 - Aligned and unaligned load and store
2145 //
2146
2147
2148 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2149                          PatFrag ld_frag, PatFrag mload,
2150                          bit IsReMaterializable = 1> {
2151   let hasSideEffects = 0 in {
2152   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2153                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2154                     _.ExeDomain>, EVEX;
2155   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2156                       (ins _.KRCWM:$mask,  _.RC:$src),
2157                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2158                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2159                        EVEX, EVEX_KZ;
2160
2161   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2162       SchedRW = [WriteLoad] in
2163   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2164                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2165                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2166                     _.ExeDomain>, EVEX;
2167
2168   let Constraints = "$src0 = $dst" in {
2169   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2170                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2171                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2172                     "${dst} {${mask}}, $src1}"),
2173                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2174                                         (_.VT _.RC:$src1),
2175                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2176                      EVEX, EVEX_K;
2177   let mayLoad = 1, SchedRW = [WriteLoad] in
2178     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2179                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2180                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2181                       "${dst} {${mask}}, $src1}"),
2182                      [(set _.RC:$dst, (_.VT
2183                          (vselect _.KRCWM:$mask,
2184                           (_.VT (bitconvert (ld_frag addr:$src1))),
2185                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2186   }
2187   let mayLoad = 1, SchedRW = [WriteLoad] in
2188   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2189                   (ins _.KRCWM:$mask, _.MemOp:$src),
2190                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2191                                 "${dst} {${mask}} {z}, $src}",
2192                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2193                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2194                   _.ExeDomain>, EVEX, EVEX_KZ;
2195   }
2196   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2197             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2198
2199   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2200             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2201
2202   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2203             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2204              _.KRCWM:$mask, addr:$ptr)>;
2205 }
2206
2207 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2208                                   AVX512VLVectorVTInfo _,
2209                                   Predicate prd,
2210                                   bit IsReMaterializable = 1> {
2211   let Predicates = [prd] in
2212   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2213                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2214
2215   let Predicates = [prd, HasVLX] in {
2216   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2217                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2218   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2219                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2220   }
2221 }
2222
2223 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2224                                   AVX512VLVectorVTInfo _,
2225                                   Predicate prd,
2226                                   bit IsReMaterializable = 1> {
2227   let Predicates = [prd] in
2228   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2229                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2230
2231   let Predicates = [prd, HasVLX] in {
2232   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2233                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2234   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2235                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2236   }
2237 }
2238
2239 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2240                         PatFrag st_frag, PatFrag mstore> {
2241   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2242   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2243                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2244                         _.ExeDomain>, EVEX;
2245   let Constraints = "$src1 = $dst" in
2246   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2247                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2248                          OpcodeStr #
2249                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2250                          [], _.ExeDomain>,  EVEX, EVEX_K;
2251   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2252                           (ins _.KRCWM:$mask, _.RC:$src),
2253                           OpcodeStr #
2254                           "\t{$src, ${dst} {${mask}} {z}|" #
2255                           "${dst} {${mask}} {z}, $src}",
2256                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2257   }
2258   let mayStore = 1 in {
2259   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2260                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2261                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2262   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2263                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2264               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2265                [], _.ExeDomain>, EVEX, EVEX_K;
2266   }
2267
2268   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2269            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2270                                                     _.KRCWM:$mask, _.RC:$src)>;
2271 }
2272
2273
2274 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2275                             AVX512VLVectorVTInfo _, Predicate prd> {
2276   let Predicates = [prd] in
2277   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2278                         masked_store_unaligned>, EVEX_V512;
2279
2280   let Predicates = [prd, HasVLX] in {
2281     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2282                              masked_store_unaligned>, EVEX_V256;
2283     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2284                              masked_store_unaligned>, EVEX_V128;
2285   }
2286 }
2287
2288 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2289                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2290   let Predicates = [prd] in
2291   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2292                         masked_store_aligned512>, EVEX_V512;
2293
2294   let Predicates = [prd, HasVLX] in {
2295     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2296                              masked_store_aligned256>, EVEX_V256;
2297     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2298                              masked_store_aligned128>, EVEX_V128;
2299   }
2300 }
2301
2302 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2303                                      HasAVX512>,
2304                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2305                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2306
2307 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2308                                      HasAVX512>,
2309                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2310                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2311
2312 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2313                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2314                               PS, EVEX_CD8<32, CD8VF>;
2315
2316 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2317                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2318                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2319
2320 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2321                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2322        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2323
2324 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2325                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2326        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2327
2328 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2329                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2330        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2331
2332 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2333                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2334        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2335
2336 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2337                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2338        (VMOVAPDZrm addr:$ptr)>;
2339
2340 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2341                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2342        (VMOVAPSZrm addr:$ptr)>;
2343
2344 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2345           GR16:$mask),
2346          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2347             VR512:$src)>;
2348 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2349           GR8:$mask),
2350          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2351             VR512:$src)>;
2352
2353 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2354           GR16:$mask),
2355          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2356             VR512:$src)>;
2357 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2358           GR8:$mask),
2359          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2360             VR512:$src)>;
2361
2362 let Predicates = [HasAVX512, NoVLX] in {
2363 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2364          (VMOVUPSZmrk addr:$ptr,
2365          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2366          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2367
2368 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2369          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2370           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2371
2372 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2373          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2374          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2375           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2376 }
2377
2378 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2379                                        HasAVX512>,
2380                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2381                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2382
2383 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2384                                        HasAVX512>,
2385                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2386                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2387
2388 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2389                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2390                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2391
2392 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2393                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2394                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2395
2396 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2397                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2398                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2399
2400 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2401                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2402                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2403
2404 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2405                  (v16i32 immAllZerosV), GR16:$mask)),
2406        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2407
2408 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2409                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2410        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2411
2412 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2413             GR16:$mask),
2414          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2415             VR512:$src)>;
2416 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2417             GR8:$mask),
2418          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2419             VR512:$src)>;
2420
2421 let AddedComplexity = 20 in {
2422 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2423                           (bc_v8i64 (v16i32 immAllZerosV)))),
2424                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2425
2426 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2427                           (v8i64 VR512:$src))),
2428    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2429                                               VK8), VR512:$src)>;
2430
2431 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2432                            (v16i32 immAllZerosV))),
2433                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2434
2435 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2436                            (v16i32 VR512:$src))),
2437                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2438 }
2439 // NoVLX patterns
2440 let Predicates = [HasAVX512, NoVLX] in {
2441 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2442          (VMOVDQU32Zmrk addr:$ptr,
2443          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2444          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2445
2446 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2447          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2448           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2449 }
2450
2451 // Move Int Doubleword to Packed Double Int
2452 //
2453 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2454                       "vmovd\t{$src, $dst|$dst, $src}",
2455                       [(set VR128X:$dst,
2456                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2457                         EVEX, VEX_LIG;
2458 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2459                       "vmovd\t{$src, $dst|$dst, $src}",
2460                       [(set VR128X:$dst,
2461                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2462                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2463 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2464                       "vmovq\t{$src, $dst|$dst, $src}",
2465                         [(set VR128X:$dst,
2466                           (v2i64 (scalar_to_vector GR64:$src)))],
2467                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2468 let isCodeGenOnly = 1 in {
2469 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2470                        "vmovq\t{$src, $dst|$dst, $src}",
2471                        [(set FR64:$dst, (bitconvert GR64:$src))],
2472                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2473 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2474                          "vmovq\t{$src, $dst|$dst, $src}",
2475                          [(set GR64:$dst, (bitconvert FR64:$src))],
2476                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2477 }
2478 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2479                          "vmovq\t{$src, $dst|$dst, $src}",
2480                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2481                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2482                          EVEX_CD8<64, CD8VT1>;
2483
2484 // Move Int Doubleword to Single Scalar
2485 //
2486 let isCodeGenOnly = 1 in {
2487 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2488                       "vmovd\t{$src, $dst|$dst, $src}",
2489                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2490                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2491
2492 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2493                       "vmovd\t{$src, $dst|$dst, $src}",
2494                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2495                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2496 }
2497
2498 // Move doubleword from xmm register to r/m32
2499 //
2500 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2501                        "vmovd\t{$src, $dst|$dst, $src}",
2502                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2503                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2504                        EVEX, VEX_LIG;
2505 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2506                        (ins i32mem:$dst, VR128X:$src),
2507                        "vmovd\t{$src, $dst|$dst, $src}",
2508                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2509                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2510                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2511
2512 // Move quadword from xmm1 register to r/m64
2513 //
2514 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2515                       "vmovq\t{$src, $dst|$dst, $src}",
2516                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2517                                                    (iPTR 0)))],
2518                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2519                       Requires<[HasAVX512, In64BitMode]>;
2520
2521 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2522                        (ins i64mem:$dst, VR128X:$src),
2523                        "vmovq\t{$src, $dst|$dst, $src}",
2524                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2525                                addr:$dst)], IIC_SSE_MOVDQ>,
2526                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2527                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2528
2529 // Move Scalar Single to Double Int
2530 //
2531 let isCodeGenOnly = 1 in {
2532 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2533                       (ins FR32X:$src),
2534                       "vmovd\t{$src, $dst|$dst, $src}",
2535                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2536                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2537 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2538                       (ins i32mem:$dst, FR32X:$src),
2539                       "vmovd\t{$src, $dst|$dst, $src}",
2540                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2541                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2542 }
2543
2544 // Move Quadword Int to Packed Quadword Int
2545 //
2546 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2547                       (ins i64mem:$src),
2548                       "vmovq\t{$src, $dst|$dst, $src}",
2549                       [(set VR128X:$dst,
2550                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2551                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2552
2553 //===----------------------------------------------------------------------===//
2554 // AVX-512  MOVSS, MOVSD
2555 //===----------------------------------------------------------------------===//
2556
2557 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2558                               SDNode OpNode, ValueType vt,
2559                               X86MemOperand x86memop, PatFrag mem_pat> {
2560   let hasSideEffects = 0 in {
2561   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2562               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2563               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2564                                       (scalar_to_vector RC:$src2))))],
2565               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2566   let Constraints = "$src1 = $dst" in
2567   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2568               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2569               !strconcat(asm,
2570                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2571               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2572   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2573               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2574               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2575               EVEX, VEX_LIG;
2576   let mayStore = 1 in {
2577   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2578              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2579              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2580              EVEX, VEX_LIG;
2581   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2582              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2583              [], IIC_SSE_MOV_S_MR>,
2584              EVEX, VEX_LIG, EVEX_K;
2585   } // mayStore
2586   } //hasSideEffects = 0
2587 }
2588
2589 let ExeDomain = SSEPackedSingle in
2590 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2591                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2592
2593 let ExeDomain = SSEPackedDouble in
2594 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2595                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2596
2597 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2598           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2599            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2600
2601 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2602           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2603            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2604
2605 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2606           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2607            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2608
2609 // For the disassembler
2610 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2611   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2612                         (ins VR128X:$src1, FR32X:$src2),
2613                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2614                         IIC_SSE_MOV_S_RR>,
2615                         XS, EVEX_4V, VEX_LIG;
2616   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2617                         (ins VR128X:$src1, FR64X:$src2),
2618                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2619                         IIC_SSE_MOV_S_RR>,
2620                         XD, EVEX_4V, VEX_LIG, VEX_W;
2621 }
2622
2623 let Predicates = [HasAVX512] in {
2624   let AddedComplexity = 15 in {
2625   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2626   // MOVS{S,D} to the lower bits.
2627   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2628             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2629   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2630             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2631   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2632             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2633   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2634             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2635
2636   // Move low f32 and clear high bits.
2637   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2638             (SUBREG_TO_REG (i32 0),
2639              (VMOVSSZrr (v4f32 (V_SET0)),
2640               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2641   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2642             (SUBREG_TO_REG (i32 0),
2643              (VMOVSSZrr (v4i32 (V_SET0)),
2644                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2645   }
2646
2647   let AddedComplexity = 20 in {
2648   // MOVSSrm zeros the high parts of the register; represent this
2649   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2650   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2651             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2652   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2653             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2654   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2655             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2656
2657   // MOVSDrm zeros the high parts of the register; represent this
2658   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2659   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2660             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2661   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2662             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2663   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2664             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2665   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2666             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2667   def : Pat<(v2f64 (X86vzload addr:$src)),
2668             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2669
2670   // Represent the same patterns above but in the form they appear for
2671   // 256-bit types
2672   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2673                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2674             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2675   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2676                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2677             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2678   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2679                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2680             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2681   }
2682   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2683                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2684             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2685                                             FR32X:$src)), sub_xmm)>;
2686   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2687                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2688             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2689                                      FR64X:$src)), sub_xmm)>;
2690   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2691                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2692             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2693
2694   // Move low f64 and clear high bits.
2695   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2696             (SUBREG_TO_REG (i32 0),
2697              (VMOVSDZrr (v2f64 (V_SET0)),
2698                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2699
2700   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2701             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2702                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2703
2704   // Extract and store.
2705   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2706                    addr:$dst),
2707             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2708   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2709                    addr:$dst),
2710             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2711
2712   // Shuffle with VMOVSS
2713   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2714             (VMOVSSZrr (v4i32 VR128X:$src1),
2715                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2716   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2717             (VMOVSSZrr (v4f32 VR128X:$src1),
2718                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2719
2720   // 256-bit variants
2721   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2722             (SUBREG_TO_REG (i32 0),
2723               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2724                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2725               sub_xmm)>;
2726   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2727             (SUBREG_TO_REG (i32 0),
2728               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2729                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2730               sub_xmm)>;
2731
2732   // Shuffle with VMOVSD
2733   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2734             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2735   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2736             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2737   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2738             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2739   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2740             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2741
2742   // 256-bit variants
2743   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2744             (SUBREG_TO_REG (i32 0),
2745               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2746                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2747               sub_xmm)>;
2748   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2749             (SUBREG_TO_REG (i32 0),
2750               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2751                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2752               sub_xmm)>;
2753
2754   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2755             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2756   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2757             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2758   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2759             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2760   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2761             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2762 }
2763
2764 let AddedComplexity = 15 in
2765 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2766                                 (ins VR128X:$src),
2767                                 "vmovq\t{$src, $dst|$dst, $src}",
2768                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2769                                                    (v2i64 VR128X:$src))))],
2770                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2771
2772 let AddedComplexity = 20 in
2773 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2774                                  (ins i128mem:$src),
2775                                  "vmovq\t{$src, $dst|$dst, $src}",
2776                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2777                                                      (loadv2i64 addr:$src))))],
2778                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2779                                  EVEX_CD8<8, CD8VT8>;
2780
2781 let Predicates = [HasAVX512] in {
2782   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2783   let AddedComplexity = 20 in {
2784     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2785               (VMOVDI2PDIZrm addr:$src)>;
2786     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2787               (VMOV64toPQIZrr GR64:$src)>;
2788     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2789               (VMOVDI2PDIZrr GR32:$src)>;
2790
2791     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2792               (VMOVDI2PDIZrm addr:$src)>;
2793     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2794               (VMOVDI2PDIZrm addr:$src)>;
2795     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2796             (VMOVZPQILo2PQIZrm addr:$src)>;
2797     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2798             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2799     def : Pat<(v2i64 (X86vzload addr:$src)),
2800             (VMOVZPQILo2PQIZrm addr:$src)>;
2801   }
2802
2803   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2804   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2805                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2806             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2807   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2808                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2809             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2810 }
2811
2812 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2813         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2814
2815 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2816         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2817
2818 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2819         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2820
2821 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2822         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2823
2824 //===----------------------------------------------------------------------===//
2825 // AVX-512 - Non-temporals
2826 //===----------------------------------------------------------------------===//
2827 let SchedRW = [WriteLoad] in {
2828   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2829                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2830                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2831                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2832                         EVEX_CD8<64, CD8VF>;
2833
2834   let Predicates = [HasAVX512, HasVLX] in {
2835     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2836                              (ins i256mem:$src),
2837                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2838                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2839                              EVEX_CD8<64, CD8VF>;
2840
2841     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2842                              (ins i128mem:$src),
2843                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2844                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2845                              EVEX_CD8<64, CD8VF>;
2846   }
2847 }
2848
2849 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2850                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2851                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2852   let SchedRW = [WriteStore], mayStore = 1,
2853       AddedComplexity = 400 in
2854   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2855                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2856                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2857 }
2858
2859 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2860                            string elty, string elsz, string vsz512,
2861                            string vsz256, string vsz128, Domain d,
2862                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2863   let Predicates = [prd] in
2864   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2865                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2866                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2867                         EVEX_V512;
2868
2869   let Predicates = [prd, HasVLX] in {
2870     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2871                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2872                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2873                              EVEX_V256;
2874
2875     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2876                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2877                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2878                              EVEX_V128;
2879   }
2880 }
2881
2882 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2883                                 "i", "64", "8", "4", "2", SSEPackedInt,
2884                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2885
2886 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2887                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2888                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2889
2890 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2891                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2892                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2893
2894 //===----------------------------------------------------------------------===//
2895 // AVX-512 - Integer arithmetic
2896 //
2897 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2898                            X86VectorVTInfo _, OpndItins itins,
2899                            bit IsCommutable = 0> {
2900   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2901                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2902                     "$src2, $src1", "$src1, $src2",
2903                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2904                     "", itins.rr, IsCommutable>,
2905             AVX512BIBase, EVEX_4V;
2906
2907   let mayLoad = 1 in
2908     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2909                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2910                     "$src2, $src1", "$src1, $src2",
2911                     (_.VT (OpNode _.RC:$src1,
2912                                   (bitconvert (_.LdFrag addr:$src2)))),
2913                     "", itins.rm>,
2914               AVX512BIBase, EVEX_4V;
2915 }
2916
2917 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2918                             X86VectorVTInfo _, OpndItins itins,
2919                             bit IsCommutable = 0> :
2920            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2921   let mayLoad = 1 in
2922     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2923                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2924                     "${src2}"##_.BroadcastStr##", $src1",
2925                     "$src1, ${src2}"##_.BroadcastStr,
2926                     (_.VT (OpNode _.RC:$src1,
2927                                   (X86VBroadcast
2928                                       (_.ScalarLdFrag addr:$src2)))),
2929                     "", itins.rm>,
2930                AVX512BIBase, EVEX_4V, EVEX_B;
2931 }
2932
2933 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2934                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2935                               Predicate prd, bit IsCommutable = 0> {
2936   let Predicates = [prd] in
2937     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2938                              IsCommutable>, EVEX_V512;
2939
2940   let Predicates = [prd, HasVLX] in {
2941     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2942                              IsCommutable>, EVEX_V256;
2943     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2944                              IsCommutable>, EVEX_V128;
2945   }
2946 }
2947
2948 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2949                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2950                                Predicate prd, bit IsCommutable = 0> {
2951   let Predicates = [prd] in
2952     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2953                              IsCommutable>, EVEX_V512;
2954
2955   let Predicates = [prd, HasVLX] in {
2956     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2957                              IsCommutable>, EVEX_V256;
2958     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2959                              IsCommutable>, EVEX_V128;
2960   }
2961 }
2962
2963 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
2964                                 OpndItins itins, Predicate prd,
2965                                 bit IsCommutable = 0> {
2966   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
2967                                itins, prd, IsCommutable>,
2968                                VEX_W, EVEX_CD8<64, CD8VF>;
2969 }
2970
2971 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
2972                                 OpndItins itins, Predicate prd,
2973                                 bit IsCommutable = 0> {
2974   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
2975                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
2976 }
2977
2978 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2979                                 OpndItins itins, Predicate prd,
2980                                 bit IsCommutable = 0> {
2981   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
2982                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
2983 }
2984
2985 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
2986                                 OpndItins itins, Predicate prd,
2987                                 bit IsCommutable = 0> {
2988   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
2989                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
2990 }
2991
2992 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
2993                                  SDNode OpNode, OpndItins itins, Predicate prd,
2994                                  bit IsCommutable = 0> {
2995   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
2996                                    IsCommutable>;
2997
2998   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
2999                                    IsCommutable>;
3000 }
3001
3002 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3003                                  SDNode OpNode, OpndItins itins, Predicate prd,
3004                                  bit IsCommutable = 0> {
3005   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
3006                                    IsCommutable>;
3007
3008   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
3009                                    IsCommutable>;
3010 }
3011
3012 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3013                                   bits<8> opc_d, bits<8> opc_q,
3014                                   string OpcodeStr, SDNode OpNode,
3015                                   OpndItins itins, bit IsCommutable = 0> {
3016   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3017                                     itins, HasAVX512, IsCommutable>,
3018               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3019                                     itins, HasBWI, IsCommutable>;
3020 }
3021
3022 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3023                             SDNode OpNode,X86VectorVTInfo _Src,
3024                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3025   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3026                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3027                             "$src2, $src1","$src1, $src2",
3028                             (_Dst.VT (OpNode
3029                                          (_Src.VT _Src.RC:$src1),
3030                                          (_Src.VT _Src.RC:$src2))),
3031                             "",itins.rr, IsCommutable>,
3032                             AVX512BIBase, EVEX_4V;
3033   let mayLoad = 1 in {
3034       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3035                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3036                             "$src2, $src1", "$src1, $src2",
3037                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3038                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3039                             "", itins.rm>,
3040                             AVX512BIBase, EVEX_4V;
3041
3042       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3043                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3044                         OpcodeStr,
3045                         "${src2}"##_Dst.BroadcastStr##", $src1",
3046                          "$src1, ${src2}"##_Dst.BroadcastStr,
3047                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3048                                      (_Dst.VT (X86VBroadcast
3049                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3050                         "", itins.rm>,
3051                         AVX512BIBase, EVEX_4V, EVEX_B;
3052   }
3053 }
3054
3055 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3056                                     SSE_INTALU_ITINS_P, 1>;
3057 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3058                                     SSE_INTALU_ITINS_P, 0>;
3059 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3060                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3061 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3062                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3063 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3064                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3065
3066
3067 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3068                             SDNode OpNode, bit IsCommutable = 0> {
3069
3070   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3071                                  v16i32_info, v8i64_info, IsCommutable>,
3072                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3073   let Predicates = [HasVLX] in {
3074     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3075                                       v8i32x_info, v4i64x_info, IsCommutable>,
3076                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3077     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3078                                       v4i32x_info, v2i64x_info, IsCommutable>,
3079                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3080   }
3081 }
3082
3083 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3084                    X86pmuldq, 1>,T8PD;
3085 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3086                    X86pmuludq, 1>;
3087
3088 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3089                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3090 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3091                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3092 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3093                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3094
3095 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3096                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3097 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3098                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3099 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3100                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3101
3102 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3103                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3104 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3105                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3106 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3107                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3108
3109 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3110                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3111 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3112                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3113 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3114                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3115
3116 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3117                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3118            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3119 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3120                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3121            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3122 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3123                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3124            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3125 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3126                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3127            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3128 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3129                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3130            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3131 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3132                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3133            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3134 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3135                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3136            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3137 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3138                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3139            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3140 //===----------------------------------------------------------------------===//
3141 // AVX-512 - Unpack Instructions
3142 //===----------------------------------------------------------------------===//
3143
3144 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3145                                    PatFrag mem_frag, RegisterClass RC,
3146                                    X86MemOperand x86memop, string asm,
3147                                    Domain d> {
3148     def rr : AVX512PI<opc, MRMSrcReg,
3149                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3150                 asm, [(set RC:$dst,
3151                            (vt (OpNode RC:$src1, RC:$src2)))],
3152                            d>, EVEX_4V;
3153     def rm : AVX512PI<opc, MRMSrcMem,
3154                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3155                 asm, [(set RC:$dst,
3156                        (vt (OpNode RC:$src1,
3157                             (bitconvert (mem_frag addr:$src2)))))],
3158                         d>, EVEX_4V;
3159 }
3160
3161 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3162       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3163       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3164 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3165       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3166       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3167 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3168       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3169       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3170 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3171       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3172       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3173
3174 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3175                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3176                         X86MemOperand x86memop> {
3177   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3178        (ins RC:$src1, RC:$src2),
3179        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3180        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3181        IIC_SSE_UNPCK>, EVEX_4V;
3182   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3183        (ins RC:$src1, x86memop:$src2),
3184        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3185        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3186                                      (bitconvert (memop_frag addr:$src2)))))],
3187                                      IIC_SSE_UNPCK>, EVEX_4V;
3188 }
3189 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3190                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3191                                 EVEX_CD8<32, CD8VF>;
3192 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3193                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3194                                 VEX_W, EVEX_CD8<64, CD8VF>;
3195 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3196                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3197                                 EVEX_CD8<32, CD8VF>;
3198 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3199                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3200                                 VEX_W, EVEX_CD8<64, CD8VF>;
3201 //===----------------------------------------------------------------------===//
3202 // AVX-512 - PSHUFD
3203 //
3204
3205 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
3206                          SDNode OpNode, PatFrag mem_frag,
3207                          X86MemOperand x86memop, ValueType OpVT> {
3208   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
3209                      (ins RC:$src1, u8imm:$src2),
3210                      !strconcat(OpcodeStr,
3211                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3212                      [(set RC:$dst,
3213                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
3214                      EVEX;
3215   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
3216                      (ins x86memop:$src1, u8imm:$src2),
3217                      !strconcat(OpcodeStr,
3218                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3219                      [(set RC:$dst,
3220                        (OpVT (OpNode (mem_frag addr:$src1),
3221                               (i8 imm:$src2))))]>, EVEX;
3222 }
3223
3224 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, loadv16i32,
3225                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
3226
3227 //===----------------------------------------------------------------------===//
3228 // AVX-512  Logical Instructions
3229 //===----------------------------------------------------------------------===//
3230
3231 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3232                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3233 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3234                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3235 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3236                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3237 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3238                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3239
3240 //===----------------------------------------------------------------------===//
3241 // AVX-512  FP arithmetic
3242 //===----------------------------------------------------------------------===//
3243 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3244                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3245                          bit IsCommutable> {
3246
3247   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3248                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3249                            "$src2, $src1", "$src1, $src2",
3250                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3251                            (i32 FROUND_CURRENT)),
3252                            "", itins.rr, IsCommutable>;
3253
3254   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3255                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3256                          "$src2, $src1", "$src1, $src2",
3257                          (VecNode (_.VT _.RC:$src1),
3258                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3259                            (i32 FROUND_CURRENT)),
3260                          "", itins.rm, IsCommutable>;
3261   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3262       Predicates = [HasAVX512] in {
3263   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3264                          (ins _.FRC:$src1, _.FRC:$src2),
3265                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3266                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3267                           itins.rr>;
3268   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3269                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3270                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3271                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3272                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3273   }
3274 }
3275
3276 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3277                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3278
3279   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3280                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3281                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3282                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3283                           (i32 imm:$rc)), "", itins.rr, IsCommutable>,
3284                           EVEX_B, EVEX_RC;
3285 }
3286 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3287                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3288
3289   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3290                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3291                             "$src2, $src1", "$src1, $src2",
3292                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3293                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
3294 }
3295
3296 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3297                                   SDNode VecNode,
3298                                   SizeItins itins, bit IsCommutable> {
3299   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3300                               itins.s, IsCommutable>,
3301              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3302                               itins.s, IsCommutable>,
3303                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3304   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3305                               itins.d,                  IsCommutable>,
3306              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3307                               itins.d, IsCommutable>,
3308                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3309 }
3310
3311 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3312                                   SDNode VecNode,
3313                                   SizeItins itins, bit IsCommutable> {
3314   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3315                               itins.s, IsCommutable>,
3316              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3317                               itins.s, IsCommutable>,
3318                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3319   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3320                               itins.d,                  IsCommutable>,
3321              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3322                               itins.d, IsCommutable>,
3323                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3324 }
3325 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3326 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3327 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3328 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3329 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3330 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3331
3332 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3333                             X86VectorVTInfo _, bit IsCommutable> {
3334   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3335                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3336                   "$src2, $src1", "$src1, $src2",
3337                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3338   let mayLoad = 1 in {
3339     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3340                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3341                     "$src2, $src1", "$src1, $src2",
3342                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3343     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3344                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3345                      "${src2}"##_.BroadcastStr##", $src1",
3346                      "$src1, ${src2}"##_.BroadcastStr,
3347                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3348                                                 (_.ScalarLdFrag addr:$src2))))>,
3349                      EVEX_4V, EVEX_B;
3350   }//let mayLoad = 1
3351 }
3352
3353 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3354                             X86VectorVTInfo _, bit IsCommutable> {
3355   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3356                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3357                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3358                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3359                   EVEX_4V, EVEX_B, EVEX_RC;
3360 }
3361
3362 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3363                              bit IsCommutable = 0> {
3364   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3365                               IsCommutable>, EVEX_V512, PS,
3366                               EVEX_CD8<32, CD8VF>;
3367   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3368                               IsCommutable>, EVEX_V512, PD, VEX_W,
3369                               EVEX_CD8<64, CD8VF>;
3370
3371     // Define only if AVX512VL feature is present.
3372   let Predicates = [HasVLX] in {
3373     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3374                                    IsCommutable>, EVEX_V128, PS,
3375                                    EVEX_CD8<32, CD8VF>;
3376     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3377                                    IsCommutable>, EVEX_V256, PS,
3378                                    EVEX_CD8<32, CD8VF>;
3379     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3380                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3381                                    EVEX_CD8<64, CD8VF>;
3382     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3383                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3384                                    EVEX_CD8<64, CD8VF>;
3385   }
3386 }
3387
3388 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3389   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3390                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3391   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3392                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3393 }
3394
3395 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3396             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3397 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3398             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3399 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3400             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3401 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3402             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3403 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>;
3404 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>;
3405 let Predicates = [HasDQI] in {
3406   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3407   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3408   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3409   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3410 }
3411 def : Pat<(v16f32 (int_x86_avx512_mask_max_ps_512 (v16f32 VR512:$src1),
3412                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3413                    (i16 -1), FROUND_CURRENT)),
3414           (VMAXPSZrr VR512:$src1, VR512:$src2)>;
3415
3416 def : Pat<(v8f64 (int_x86_avx512_mask_max_pd_512 (v8f64 VR512:$src1),
3417                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3418                    (i8 -1), FROUND_CURRENT)),
3419           (VMAXPDZrr VR512:$src1, VR512:$src2)>;
3420
3421 def : Pat<(v16f32 (int_x86_avx512_mask_min_ps_512 (v16f32 VR512:$src1),
3422                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3423                    (i16 -1), FROUND_CURRENT)),
3424           (VMINPSZrr VR512:$src1, VR512:$src2)>;
3425
3426 def : Pat<(v8f64 (int_x86_avx512_mask_min_pd_512 (v8f64 VR512:$src1),
3427                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3428                    (i8 -1), FROUND_CURRENT)),
3429           (VMINPDZrr VR512:$src1, VR512:$src2)>;
3430 //===----------------------------------------------------------------------===//
3431 // AVX-512  VPTESTM instructions
3432 //===----------------------------------------------------------------------===//
3433
3434 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3435                             X86VectorVTInfo _> {
3436   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3437                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3438                       "$src2, $src1", "$src1, $src2",
3439                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3440                     EVEX_4V;
3441   let mayLoad = 1 in
3442   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3443                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3444                        "$src2, $src1", "$src1, $src2",
3445                    (OpNode (_.VT _.RC:$src1),
3446                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3447                     EVEX_4V,
3448                    EVEX_CD8<_.EltSize, CD8VF>;
3449 }
3450
3451 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3452                             X86VectorVTInfo _> {
3453   let mayLoad = 1 in
3454   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3455                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3456                     "${src2}"##_.BroadcastStr##", $src1",
3457                     "$src1, ${src2}"##_.BroadcastStr,
3458                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3459                                                 (_.ScalarLdFrag addr:$src2))))>,
3460                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3461 }
3462 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3463                                   AVX512VLVectorVTInfo _> {
3464   let Predicates  = [HasAVX512] in
3465   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3466            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3467
3468   let Predicates = [HasAVX512, HasVLX] in {
3469   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3470               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3471   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3472               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3473   }
3474 }
3475
3476 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3477   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3478                                  avx512vl_i32_info>;
3479   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3480                                  avx512vl_i64_info>, VEX_W;
3481 }
3482
3483 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3484                                  SDNode OpNode> {
3485   let Predicates = [HasBWI] in {
3486   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3487               EVEX_V512, VEX_W;
3488   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3489               EVEX_V512;
3490   }
3491   let Predicates = [HasVLX, HasBWI] in {
3492
3493   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3494               EVEX_V256, VEX_W;
3495   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3496               EVEX_V128, VEX_W;
3497   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3498               EVEX_V256;
3499   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3500               EVEX_V128;
3501   }
3502 }
3503
3504 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3505                                    SDNode OpNode> :
3506   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3507   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3508
3509 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3510 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3511
3512 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3513                  (v16i32 VR512:$src2), (i16 -1))),
3514                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3515
3516 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3517                  (v8i64 VR512:$src2), (i8 -1))),
3518                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3519
3520 //===----------------------------------------------------------------------===//
3521 // AVX-512  Shift instructions
3522 //===----------------------------------------------------------------------===//
3523 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3524                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3525   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3526                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3527                       "$src2, $src1", "$src1, $src2",
3528                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3529                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIi8Base, EVEX_4V;
3530   let mayLoad = 1 in
3531   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3532                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3533                        "$src2, $src1", "$src1, $src2",
3534                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3535                           (i8 imm:$src2))),
3536                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V;
3537 }
3538
3539 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3540                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3541   let mayLoad = 1 in
3542   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3543                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3544       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3545      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3546      " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V, EVEX_B;
3547 }
3548
3549 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3550                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3551    // src2 is always 128-bit
3552   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3553                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3554                       "$src2, $src1", "$src1, $src2",
3555                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3556                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3557   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3558                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3559                        "$src2, $src1", "$src1, $src2",
3560                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3561                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3562                    EVEX_4V;
3563 }
3564
3565 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3566                                   ValueType SrcVT, PatFrag bc_frag,
3567                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3568   let Predicates = [prd] in
3569   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3570                             VTInfo.info512>, EVEX_V512,
3571                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3572   let Predicates = [prd, HasVLX] in {
3573   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3574                             VTInfo.info256>, EVEX_V256,
3575                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3576   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3577                             VTInfo.info128>, EVEX_V128,
3578                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3579   }
3580 }
3581
3582 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3583                               string OpcodeStr, SDNode OpNode> {
3584   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3585                                  avx512vl_i32_info, HasAVX512>;
3586   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3587                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3588   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3589                                  avx512vl_i16_info, HasBWI>;
3590 }
3591
3592 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3593                                  string OpcodeStr, SDNode OpNode,
3594                                  AVX512VLVectorVTInfo VTInfo> {
3595   let Predicates = [HasAVX512] in
3596   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3597                               VTInfo.info512>,
3598              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3599                               VTInfo.info512>, EVEX_V512;
3600   let Predicates = [HasAVX512, HasVLX] in {
3601   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3602                               VTInfo.info256>,
3603              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3604                               VTInfo.info256>, EVEX_V256;
3605   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3606                               VTInfo.info128>,
3607              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3608                               VTInfo.info128>, EVEX_V128;
3609   }
3610 }
3611
3612 multiclass avx512_shift_rmi_w<bits<8> opcw,
3613                                  Format ImmFormR, Format ImmFormM,
3614                                  string OpcodeStr, SDNode OpNode> {
3615   let Predicates = [HasBWI] in
3616   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3617                                v32i16_info>, EVEX_V512;
3618   let Predicates = [HasVLX, HasBWI] in {
3619   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3620                                v16i16x_info>, EVEX_V256;
3621   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3622                                v8i16x_info>, EVEX_V128;
3623   }
3624 }
3625
3626 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3627                                  Format ImmFormR, Format ImmFormM,
3628                                  string OpcodeStr, SDNode OpNode> {
3629   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3630                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3631   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3632                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3633 }
3634
3635 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3636              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>;
3637
3638 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3639              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>;
3640
3641 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x73, MRM4r, MRM4m, "vpsra", X86vsrai>,
3642              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>;
3643
3644 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>;
3645 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>;
3646
3647 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3648 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3649 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3650
3651 //===-------------------------------------------------------------------===//
3652 // Variable Bit Shifts
3653 //===-------------------------------------------------------------------===//
3654 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3655                             X86VectorVTInfo _> {
3656   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3657                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3658                       "$src2, $src1", "$src1, $src2",
3659                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3660                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3661   let mayLoad = 1 in
3662   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3663                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3664                        "$src2, $src1", "$src1, $src2",
3665                    (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2))),
3666                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3667                    EVEX_CD8<_.EltSize, CD8VF>;
3668 }
3669
3670 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3671                             X86VectorVTInfo _> {
3672   let mayLoad = 1 in
3673   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3674                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3675                     "${src2}"##_.BroadcastStr##", $src1",
3676                     "$src1, ${src2}"##_.BroadcastStr,
3677                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3678                                                 (_.ScalarLdFrag addr:$src2))))),
3679                     " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3680                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3681 }
3682 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3683                                   AVX512VLVectorVTInfo _> {
3684   let Predicates  = [HasAVX512] in
3685   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3686            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3687
3688   let Predicates = [HasAVX512, HasVLX] in {
3689   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3690               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3691   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3692               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3693   }
3694 }
3695
3696 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3697                                  SDNode OpNode> {
3698   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3699                                  avx512vl_i32_info>;
3700   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3701                                  avx512vl_i64_info>, VEX_W;
3702 }
3703
3704 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3705                                  SDNode OpNode> {
3706   let Predicates = [HasBWI] in
3707   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3708               EVEX_V512, VEX_W;
3709   let Predicates = [HasVLX, HasBWI] in {
3710
3711   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3712               EVEX_V256, VEX_W;
3713   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3714               EVEX_V128, VEX_W;
3715   }
3716 }
3717
3718 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3719               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3720 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3721               avx512_var_shift_w<0x11, "vpsravw", sra>;
3722 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3723               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3724 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3725 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3726
3727 //===----------------------------------------------------------------------===//
3728 // AVX-512 - MOVDDUP
3729 //===----------------------------------------------------------------------===//
3730
3731 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3732                         X86MemOperand x86memop, PatFrag memop_frag> {
3733 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3734                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3735                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3736 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3737                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3738                     [(set RC:$dst,
3739                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3740 }
3741
3742 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3743                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3744 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3745           (VMOVDDUPZrm addr:$src)>;
3746
3747 //===---------------------------------------------------------------------===//
3748 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3749 //===---------------------------------------------------------------------===//
3750 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3751                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3752                               X86MemOperand x86memop> {
3753   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3754                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3755                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3756   let mayLoad = 1 in
3757   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3758                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3759                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3760 }
3761
3762 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3763                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3764                        EVEX_CD8<32, CD8VF>;
3765 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3766                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3767                        EVEX_CD8<32, CD8VF>;
3768
3769 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3770 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3771            (VMOVSHDUPZrm addr:$src)>;
3772 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3773 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3774            (VMOVSLDUPZrm addr:$src)>;
3775
3776 //===----------------------------------------------------------------------===//
3777 // Move Low to High and High to Low packed FP Instructions
3778 //===----------------------------------------------------------------------===//
3779 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3780           (ins VR128X:$src1, VR128X:$src2),
3781           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3782           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3783            IIC_SSE_MOV_LH>, EVEX_4V;
3784 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3785           (ins VR128X:$src1, VR128X:$src2),
3786           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3787           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3788           IIC_SSE_MOV_LH>, EVEX_4V;
3789
3790 let Predicates = [HasAVX512] in {
3791   // MOVLHPS patterns
3792   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3793             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3794   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3795             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3796
3797   // MOVHLPS patterns
3798   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3799             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3800 }
3801
3802 //===----------------------------------------------------------------------===//
3803 // FMA - Fused Multiply Operations
3804 //
3805
3806 let Constraints = "$src1 = $dst" in {
3807 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3808 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3809                            SDPatternOperator OpNode = null_frag> {
3810   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3811           (ins _.RC:$src2, _.RC:$src3),
3812           OpcodeStr, "$src3, $src2", "$src2, $src3",
3813           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
3814          AVX512FMA3Base;
3815
3816   let mayLoad = 1 in
3817   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3818             (ins _.RC:$src2, _.MemOp:$src3),
3819             OpcodeStr, "$src3, $src2", "$src2, $src3",
3820             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
3821             AVX512FMA3Base;
3822
3823   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3824               (ins _.RC:$src2, _.ScalarMemOp:$src3),
3825               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
3826               !strconcat("$src2, ${src3}", _.BroadcastStr ),
3827               (OpNode _.RC:$src1,
3828                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
3829               AVX512FMA3Base, EVEX_B;
3830  }
3831 } // Constraints = "$src1 = $dst"
3832
3833 let Constraints = "$src1 = $dst" in {
3834 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3835 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr,
3836                                  X86VectorVTInfo _,
3837                                  SDPatternOperator OpNode> {
3838    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3839           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
3840           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
3841           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
3842           AVX512FMA3Base, EVEX_B, EVEX_RC;
3843  }
3844 } // Constraints = "$src1 = $dst"
3845
3846 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
3847                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
3848   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3849                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3850 }
3851
3852 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
3853                               string OpcodeStr, X86VectorVTInfo VTI,
3854                               SDPatternOperator OpNode> {
3855   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3856                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3857   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
3858                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
3859 }
3860
3861 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
3862                               string OpcodeStr,
3863                               SDPatternOperator OpNode,
3864                               SDPatternOperator OpNodeRnd> {
3865 let ExeDomain = SSEPackedSingle in {
3866     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3867                                              v16f32_info, OpNode>,
3868                           avx512_fma3_round_forms<opc213, OpcodeStr,
3869                                              v16f32_info, OpNodeRnd>, EVEX_V512;
3870     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3871                                              v8f32x_info, OpNode>, EVEX_V256;
3872     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3873                                              v4f32x_info, OpNode>, EVEX_V128;
3874   }
3875 let ExeDomain = SSEPackedDouble in {
3876     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3877                                              v8f64_info, OpNode>,
3878                           avx512_fma3_round_forms<opc213, OpcodeStr, v8f64_info,
3879                                                   OpNodeRnd>, EVEX_V512, VEX_W;
3880     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3881                                              v4f64x_info, OpNode>,
3882                                              EVEX_V256, VEX_W;
3883     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3884                                              v2f64x_info, OpNode>,
3885                                              EVEX_V128, VEX_W;
3886   }
3887 }
3888
3889 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
3890 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
3891 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
3892 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
3893 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
3894 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
3895
3896 let Constraints = "$src1 = $dst" in {
3897 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
3898                              X86VectorVTInfo _> {
3899   let mayLoad = 1 in
3900   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3901           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
3902           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
3903           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
3904                                                     _.RC:$src3)))]>;
3905    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3906            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
3907            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
3908             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
3909            [(set _.RC:$dst,
3910                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3911                                             (_.ScalarLdFrag addr:$src2))),
3912                                    _.RC:$src3))]>, EVEX_B;
3913 }
3914 } // Constraints = "$src1 = $dst"
3915
3916 multiclass avx512_fma3p_m132_f<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3917
3918 let ExeDomain = SSEPackedSingle in {
3919     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
3920                                              OpNode,v16f32_info>, EVEX_V512,
3921                                              EVEX_CD8<32, CD8VF>;
3922     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3923                                              OpNode, v8f32x_info>, EVEX_V256,
3924                                              EVEX_CD8<32, CD8VF>;
3925     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3926                                              OpNode, v4f32x_info>, EVEX_V128,
3927                                              EVEX_CD8<32, CD8VF>;
3928   }
3929 let ExeDomain = SSEPackedDouble in {
3930     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
3931                                            OpNode, v8f64_info>, EVEX_V512,
3932                                            VEX_W, EVEX_CD8<32, CD8VF>;
3933     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3934                                            OpNode, v4f64x_info>, EVEX_V256,
3935                                            VEX_W, EVEX_CD8<32, CD8VF>;
3936     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3937                                            OpNode, v2f64x_info>, EVEX_V128,
3938                                            VEX_W, EVEX_CD8<32, CD8VF>;
3939   }
3940 }
3941
3942 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
3943 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
3944 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
3945 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
3946 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
3947 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
3948
3949 // Scalar FMA
3950 let Constraints = "$src1 = $dst" in {
3951 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3952                  RegisterClass RC, ValueType OpVT,
3953                  X86MemOperand x86memop, Operand memop,
3954                  PatFrag mem_frag> {
3955   let isCommutable = 1 in
3956   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
3957                    (ins RC:$src1, RC:$src2, RC:$src3),
3958                    !strconcat(OpcodeStr,
3959                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3960                    [(set RC:$dst,
3961                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
3962   let mayLoad = 1 in
3963   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
3964                    (ins RC:$src1, RC:$src2, f128mem:$src3),
3965                    !strconcat(OpcodeStr,
3966                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3967                    [(set RC:$dst,
3968                      (OpVT (OpNode RC:$src2, RC:$src1,
3969                             (mem_frag addr:$src3))))]>;
3970 }
3971 } // Constraints = "$src1 = $dst"
3972
3973 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
3974                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3975 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
3976                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3977 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
3978                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3979 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
3980                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3981 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
3982                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3983 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
3984                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3985 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
3986                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3987 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
3988                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3989
3990 //===----------------------------------------------------------------------===//
3991 // AVX-512  Scalar convert from sign integer to float/double
3992 //===----------------------------------------------------------------------===//
3993
3994 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3995                           X86MemOperand x86memop, string asm> {
3996 let hasSideEffects = 0 in {
3997   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
3998               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
3999               EVEX_4V;
4000   let mayLoad = 1 in
4001   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
4002               (ins DstRC:$src1, x86memop:$src),
4003               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4004               EVEX_4V;
4005 } // hasSideEffects = 0
4006 }
4007
4008 let Predicates = [HasAVX512] in {
4009 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
4010                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4011 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
4012                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4013 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
4014                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4015 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
4016                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4017
4018 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4019           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4020 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4021           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4022 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4023           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4024 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4025           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4026
4027 def : Pat<(f32 (sint_to_fp GR32:$src)),
4028           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4029 def : Pat<(f32 (sint_to_fp GR64:$src)),
4030           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4031 def : Pat<(f64 (sint_to_fp GR32:$src)),
4032           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4033 def : Pat<(f64 (sint_to_fp GR64:$src)),
4034           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4035
4036 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
4037                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4038 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
4039                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4040 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
4041                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4042 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
4043                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4044
4045 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4046           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4047 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4048           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4049 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4050           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4051 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4052           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4053
4054 def : Pat<(f32 (uint_to_fp GR32:$src)),
4055           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4056 def : Pat<(f32 (uint_to_fp GR64:$src)),
4057           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4058 def : Pat<(f64 (uint_to_fp GR32:$src)),
4059           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4060 def : Pat<(f64 (uint_to_fp GR64:$src)),
4061           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4062 }
4063
4064 //===----------------------------------------------------------------------===//
4065 // AVX-512  Scalar convert from float/double to integer
4066 //===----------------------------------------------------------------------===//
4067 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4068                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4069                           string asm> {
4070 let hasSideEffects = 0 in {
4071   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4072               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4073               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4074               Requires<[HasAVX512]>;
4075   let mayLoad = 1 in
4076   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4077               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4078               Requires<[HasAVX512]>;
4079 } // hasSideEffects = 0
4080 }
4081 let Predicates = [HasAVX512] in {
4082 // Convert float/double to signed/unsigned int 32/64
4083 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4084                                    ssmem, sse_load_f32, "cvtss2si">,
4085                                    XS, EVEX_CD8<32, CD8VT1>;
4086 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4087                                    ssmem, sse_load_f32, "cvtss2si">,
4088                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4089 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4090                                    ssmem, sse_load_f32, "cvtss2usi">,
4091                                    XS, EVEX_CD8<32, CD8VT1>;
4092 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4093                                    int_x86_avx512_cvtss2usi64, ssmem,
4094                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4095                                    EVEX_CD8<32, CD8VT1>;
4096 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4097                                    sdmem, sse_load_f64, "cvtsd2si">,
4098                                    XD, EVEX_CD8<64, CD8VT1>;
4099 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4100                                    sdmem, sse_load_f64, "cvtsd2si">,
4101                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4102 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4103                                    sdmem, sse_load_f64, "cvtsd2usi">,
4104                                    XD, EVEX_CD8<64, CD8VT1>;
4105 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4106                                    int_x86_avx512_cvtsd2usi64, sdmem,
4107                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4108                                    EVEX_CD8<64, CD8VT1>;
4109
4110 let isCodeGenOnly = 1 in {
4111   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4112             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4113             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4114   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4115             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4116             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4117   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4118             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4119             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4120   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4121             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4122             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4123
4124   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4125             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
4126             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4127   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4128             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
4129             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4130   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4131             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4132             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4133   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4134             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
4135             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4136 } // isCodeGenOnly = 1
4137
4138 // Convert float/double to signed/unsigned int 32/64 with truncation
4139 let isCodeGenOnly = 1 in {
4140   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4141                                      ssmem, sse_load_f32, "cvttss2si">,
4142                                      XS, EVEX_CD8<32, CD8VT1>;
4143   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4144                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4145                                      "cvttss2si">, XS, VEX_W,
4146                                      EVEX_CD8<32, CD8VT1>;
4147   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4148                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4149                                      EVEX_CD8<64, CD8VT1>;
4150   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4151                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4152                                      "cvttsd2si">, XD, VEX_W,
4153                                      EVEX_CD8<64, CD8VT1>;
4154   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4155                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4156                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4157   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4158                                      int_x86_avx512_cvttss2usi64, ssmem,
4159                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4160                                      EVEX_CD8<32, CD8VT1>;
4161   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4162                                      int_x86_avx512_cvttsd2usi,
4163                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4164                                      EVEX_CD8<64, CD8VT1>;
4165   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4166                                      int_x86_avx512_cvttsd2usi64, sdmem,
4167                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4168                                      EVEX_CD8<64, CD8VT1>;
4169 } // isCodeGenOnly = 1
4170
4171 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4172                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4173                          string asm> {
4174   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4175               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4176               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4177   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4178               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4179               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4180 }
4181
4182 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4183                                   loadf32, "cvttss2si">, XS,
4184                                   EVEX_CD8<32, CD8VT1>;
4185 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4186                                   loadf32, "cvttss2usi">, XS,
4187                                   EVEX_CD8<32, CD8VT1>;
4188 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4189                                   loadf32, "cvttss2si">, XS, VEX_W,
4190                                   EVEX_CD8<32, CD8VT1>;
4191 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4192                                   loadf32, "cvttss2usi">, XS, VEX_W,
4193                                   EVEX_CD8<32, CD8VT1>;
4194 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4195                                   loadf64, "cvttsd2si">, XD,
4196                                   EVEX_CD8<64, CD8VT1>;
4197 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4198                                   loadf64, "cvttsd2usi">, XD,
4199                                   EVEX_CD8<64, CD8VT1>;
4200 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4201                                   loadf64, "cvttsd2si">, XD, VEX_W,
4202                                   EVEX_CD8<64, CD8VT1>;
4203 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4204                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4205                                   EVEX_CD8<64, CD8VT1>;
4206 } // HasAVX512
4207 //===----------------------------------------------------------------------===//
4208 // AVX-512  Convert form float to double and back
4209 //===----------------------------------------------------------------------===//
4210 let hasSideEffects = 0 in {
4211 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4212                     (ins FR32X:$src1, FR32X:$src2),
4213                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4214                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4215 let mayLoad = 1 in
4216 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4217                     (ins FR32X:$src1, f32mem:$src2),
4218                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4219                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4220                     EVEX_CD8<32, CD8VT1>;
4221
4222 // Convert scalar double to scalar single
4223 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4224                       (ins FR64X:$src1, FR64X:$src2),
4225                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4226                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4227 let mayLoad = 1 in
4228 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4229                       (ins FR64X:$src1, f64mem:$src2),
4230                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4231                       []>, EVEX_4V, VEX_LIG, VEX_W,
4232                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4233 }
4234
4235 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4236       Requires<[HasAVX512]>;
4237 def : Pat<(fextend (loadf32 addr:$src)),
4238     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4239
4240 def : Pat<(extloadf32 addr:$src),
4241     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4242       Requires<[HasAVX512, OptForSize]>;
4243
4244 def : Pat<(extloadf32 addr:$src),
4245     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4246     Requires<[HasAVX512, OptForSpeed]>;
4247
4248 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4249            Requires<[HasAVX512]>;
4250
4251 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4252                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4253                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4254                Domain d> {
4255 let hasSideEffects = 0 in {
4256   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4257               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4258               [(set DstRC:$dst,
4259                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4260   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4261               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4262               [], d>, EVEX, EVEX_B, EVEX_RC;
4263   let mayLoad = 1 in
4264   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4265               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4266               [(set DstRC:$dst,
4267                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4268 } // hasSideEffects = 0
4269 }
4270
4271 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4272                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4273                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4274                Domain d> {
4275 let hasSideEffects = 0 in {
4276   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4277               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4278               [(set DstRC:$dst,
4279                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4280   let mayLoad = 1 in
4281   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4282               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4283               [(set DstRC:$dst,
4284                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4285 } // hasSideEffects = 0
4286 }
4287
4288 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4289                                 loadv8f64, f512mem, v8f32, v8f64,
4290                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4291                                 EVEX_CD8<64, CD8VF>;
4292
4293 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4294                                 loadv4f64, f256mem, v8f64, v8f32,
4295                                 SSEPackedDouble>, EVEX_V512, PS,
4296                                 EVEX_CD8<32, CD8VH>;
4297 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4298             (VCVTPS2PDZrm addr:$src)>;
4299
4300 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4301                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4302           (VCVTPD2PSZrr VR512:$src)>;
4303
4304 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4305                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4306           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4307
4308 //===----------------------------------------------------------------------===//
4309 // AVX-512  Vector convert from sign integer to float/double
4310 //===----------------------------------------------------------------------===//
4311
4312 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4313                                 loadv8i64, i512mem, v16f32, v16i32,
4314                                 SSEPackedSingle>, EVEX_V512, PS,
4315                                 EVEX_CD8<32, CD8VF>;
4316
4317 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4318                                 loadv4i64, i256mem, v8f64, v8i32,
4319                                 SSEPackedDouble>, EVEX_V512, XS,
4320                                 EVEX_CD8<32, CD8VH>;
4321
4322 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4323                                  loadv16f32, f512mem, v16i32, v16f32,
4324                                  SSEPackedSingle>, EVEX_V512, XS,
4325                                  EVEX_CD8<32, CD8VF>;
4326
4327 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4328                                  loadv8f64, f512mem, v8i32, v8f64,
4329                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4330                                  EVEX_CD8<64, CD8VF>;
4331
4332 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4333                                  loadv16f32, f512mem, v16i32, v16f32,
4334                                  SSEPackedSingle>, EVEX_V512, PS,
4335                                  EVEX_CD8<32, CD8VF>;
4336
4337 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4338 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4339                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4340           (VCVTTPS2UDQZrr VR512:$src)>;
4341
4342 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4343                                  loadv8f64, f512mem, v8i32, v8f64,
4344                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4345                                  EVEX_CD8<64, CD8VF>;
4346
4347 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4348 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4349                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4350           (VCVTTPD2UDQZrr VR512:$src)>;
4351
4352 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4353                                  loadv4i64, f256mem, v8f64, v8i32,
4354                                  SSEPackedDouble>, EVEX_V512, XS,
4355                                  EVEX_CD8<32, CD8VH>;
4356
4357 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4358                                  loadv16i32, f512mem, v16f32, v16i32,
4359                                  SSEPackedSingle>, EVEX_V512, XD,
4360                                  EVEX_CD8<32, CD8VF>;
4361
4362 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4363           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4364            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4365
4366 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4367           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4368            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4369
4370 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4371           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4372            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4373
4374 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4375           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4376            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4377
4378 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4379           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4380            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4381
4382 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4383                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4384           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4385 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4386                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4387           (VCVTDQ2PDZrr VR256X:$src)>;
4388 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4389                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4390           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4391 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4392                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4393           (VCVTUDQ2PDZrr VR256X:$src)>;
4394
4395 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4396                RegisterClass DstRC, PatFrag mem_frag,
4397                X86MemOperand x86memop, Domain d> {
4398 let hasSideEffects = 0 in {
4399   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4400               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4401               [], d>, EVEX;
4402   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4403               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4404               [], d>, EVEX, EVEX_B, EVEX_RC;
4405   let mayLoad = 1 in
4406   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4407               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4408               [], d>, EVEX;
4409 } // hasSideEffects = 0
4410 }
4411
4412 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4413                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4414                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4415 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4416                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4417                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4418
4419 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4420                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4421            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4422
4423 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4424                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4425            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4426
4427 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4428                                  loadv16f32, f512mem, SSEPackedSingle>,
4429                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4430 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4431                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4432                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4433
4434 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4435                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4436            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4437
4438 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4439                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4440            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4441
4442 let Predicates = [HasAVX512] in {
4443   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4444             (VCVTPD2PSZrm addr:$src)>;
4445   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4446             (VCVTPS2PDZrm addr:$src)>;
4447 }
4448
4449 //===----------------------------------------------------------------------===//
4450 // Half precision conversion instructions
4451 //===----------------------------------------------------------------------===//
4452 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4453                              X86MemOperand x86memop> {
4454   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4455              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4456              []>, EVEX;
4457   let hasSideEffects = 0, mayLoad = 1 in
4458   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4459              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4460 }
4461
4462 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4463                              X86MemOperand x86memop> {
4464   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4465                (ins srcRC:$src1, i32u8imm:$src2),
4466                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4467                []>, EVEX;
4468   let hasSideEffects = 0, mayStore = 1 in
4469   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4470                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4471                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4472 }
4473
4474 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4475                                     EVEX_CD8<32, CD8VH>;
4476 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4477                                     EVEX_CD8<32, CD8VH>;
4478
4479 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4480            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4481            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4482
4483 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4484            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4485            (VCVTPH2PSZrr VR256X:$src)>;
4486
4487 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4488   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4489                                  "ucomiss">, PS, EVEX, VEX_LIG,
4490                                  EVEX_CD8<32, CD8VT1>;
4491   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4492                                   "ucomisd">, PD, EVEX,
4493                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4494   let Pattern = []<dag> in {
4495     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4496                                    "comiss">, PS, EVEX, VEX_LIG,
4497                                    EVEX_CD8<32, CD8VT1>;
4498     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4499                                    "comisd">, PD, EVEX,
4500                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4501   }
4502   let isCodeGenOnly = 1 in {
4503     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4504                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4505                               EVEX_CD8<32, CD8VT1>;
4506     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4507                               load, "ucomisd">, PD, EVEX,
4508                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4509
4510     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4511                               load, "comiss">, PS, EVEX, VEX_LIG,
4512                               EVEX_CD8<32, CD8VT1>;
4513     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4514                               load, "comisd">, PD, EVEX,
4515                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4516   }
4517 }
4518
4519 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4520 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4521                             X86MemOperand x86memop> {
4522   let hasSideEffects = 0 in {
4523   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4524                (ins RC:$src1, RC:$src2),
4525                !strconcat(OpcodeStr,
4526                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4527   let mayLoad = 1 in {
4528   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4529                (ins RC:$src1, x86memop:$src2),
4530                !strconcat(OpcodeStr,
4531                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4532   }
4533 }
4534 }
4535
4536 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4537                   EVEX_CD8<32, CD8VT1>;
4538 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4539                   VEX_W, EVEX_CD8<64, CD8VT1>;
4540 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4541                   EVEX_CD8<32, CD8VT1>;
4542 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4543                   VEX_W, EVEX_CD8<64, CD8VT1>;
4544
4545 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4546               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4547            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4548                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4549
4550 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4551               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4552            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4553                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4554
4555 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4556               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4557            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4558                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4559
4560 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4561               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4562            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4563                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4564
4565 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4566 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4567                          X86VectorVTInfo _> {
4568   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4569                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4570                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4571   let mayLoad = 1 in {
4572     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4573                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4574                            (OpNode (_.FloatVT
4575                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4576     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4577                             (ins _.ScalarMemOp:$src), OpcodeStr,
4578                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4579                             (OpNode (_.FloatVT
4580                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4581                             EVEX, T8PD, EVEX_B;
4582   }
4583 }
4584
4585 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4586   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4587                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4588   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4589                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4590
4591   // Define only if AVX512VL feature is present.
4592   let Predicates = [HasVLX] in {
4593     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4594                                 OpNode, v4f32x_info>,
4595                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4596     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4597                                 OpNode, v8f32x_info>,
4598                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4599     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4600                                 OpNode, v2f64x_info>,
4601                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4602     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4603                                 OpNode, v4f64x_info>,
4604                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4605   }
4606 }
4607
4608 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4609 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4610
4611 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4612               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4613            (VRSQRT14PSZr VR512:$src)>;
4614 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4615               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4616            (VRSQRT14PDZr VR512:$src)>;
4617
4618 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4619               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4620            (VRCP14PSZr VR512:$src)>;
4621 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4622               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4623            (VRCP14PDZr VR512:$src)>;
4624
4625 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4626 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4627                          SDNode OpNode> {
4628
4629   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4630                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4631                            "$src2, $src1", "$src1, $src2",
4632                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4633                            (i32 FROUND_CURRENT))>;
4634
4635   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4636                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4637                             "$src2, $src1", "$src1, $src2",
4638                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4639                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
4640
4641   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4642                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4643                          "$src2, $src1", "$src1, $src2",
4644                          (OpNode (_.VT _.RC:$src1),
4645                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4646                          (i32 FROUND_CURRENT))>;
4647 }
4648
4649 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4650   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4651               EVEX_CD8<32, CD8VT1>;
4652   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4653               EVEX_CD8<64, CD8VT1>, VEX_W;
4654 }
4655
4656 let hasSideEffects = 0, Predicates = [HasERI] in {
4657   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4658   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4659 }
4660 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4661
4662 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4663                          SDNode OpNode> {
4664
4665   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4666                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4667                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4668
4669   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4670                         (ins _.RC:$src), OpcodeStr,
4671                         "$src", "$src",
4672                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC)),
4673                         "{sae}">, EVEX_B;
4674
4675   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4676                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4677                          (OpNode (_.FloatVT
4678                              (bitconvert (_.LdFrag addr:$src))),
4679                           (i32 FROUND_CURRENT))>;
4680
4681   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4682                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4683                          (OpNode (_.FloatVT
4684                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4685                                  (i32 FROUND_CURRENT))>, EVEX_B;
4686 }
4687
4688 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4689    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4690                      EVEX_CD8<32, CD8VF>;
4691    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4692                      VEX_W, EVEX_CD8<32, CD8VF>;
4693 }
4694
4695 let Predicates = [HasERI], hasSideEffects = 0 in {
4696
4697  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX, EVEX_V512, T8PD;
4698  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX, EVEX_V512, T8PD;
4699  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX, EVEX_V512, T8PD;
4700 }
4701
4702 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4703                               SDNode OpNode, X86VectorVTInfo _>{
4704   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4705                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4706                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4707   let mayLoad = 1 in {
4708     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4709                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4710                            (OpNode (_.FloatVT
4711                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4712
4713     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4714                             (ins _.ScalarMemOp:$src), OpcodeStr,
4715                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4716                             (OpNode (_.FloatVT
4717                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4718                             EVEX, EVEX_B;
4719   }
4720 }
4721
4722 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4723                           Intrinsic F32Int, Intrinsic F64Int,
4724                           OpndItins itins_s, OpndItins itins_d> {
4725   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4726                (ins FR32X:$src1, FR32X:$src2),
4727                !strconcat(OpcodeStr,
4728                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4729                       [], itins_s.rr>, XS, EVEX_4V;
4730   let isCodeGenOnly = 1 in
4731   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4732                (ins VR128X:$src1, VR128X:$src2),
4733                !strconcat(OpcodeStr,
4734                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4735                [(set VR128X:$dst,
4736                  (F32Int VR128X:$src1, VR128X:$src2))],
4737                itins_s.rr>, XS, EVEX_4V;
4738   let mayLoad = 1 in {
4739   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4740                (ins FR32X:$src1, f32mem:$src2),
4741                !strconcat(OpcodeStr,
4742                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4743                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4744   let isCodeGenOnly = 1 in
4745   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4746                    (ins VR128X:$src1, ssmem:$src2),
4747                    !strconcat(OpcodeStr,
4748                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4749                    [(set VR128X:$dst,
4750                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4751                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4752   }
4753   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4754                (ins FR64X:$src1, FR64X:$src2),
4755                !strconcat(OpcodeStr,
4756                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4757                       XD, EVEX_4V, VEX_W;
4758   let isCodeGenOnly = 1 in
4759   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4760                (ins VR128X:$src1, VR128X:$src2),
4761                !strconcat(OpcodeStr,
4762                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4763                [(set VR128X:$dst,
4764                  (F64Int VR128X:$src1, VR128X:$src2))],
4765                itins_s.rr>, XD, EVEX_4V, VEX_W;
4766   let mayLoad = 1 in {
4767   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4768                (ins FR64X:$src1, f64mem:$src2),
4769                !strconcat(OpcodeStr,
4770                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4771                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4772   let isCodeGenOnly = 1 in
4773   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4774                   (ins VR128X:$src1, sdmem:$src2),
4775                    !strconcat(OpcodeStr,
4776                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4777                   [(set VR128X:$dst,
4778                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4779                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4780   }
4781 }
4782
4783 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4784                                   SDNode OpNode> {
4785   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4786                                 v16f32_info>,
4787                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4788   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
4789                                 v8f64_info>,
4790                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4791   // Define only if AVX512VL feature is present.
4792   let Predicates = [HasVLX] in {
4793     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4794                                      OpNode, v4f32x_info>,
4795                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
4796     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4797                                      OpNode, v8f32x_info>,
4798                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
4799     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4800                                      OpNode, v2f64x_info>,
4801                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4802     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4803                                      OpNode, v4f64x_info>,
4804                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4805   }
4806 }
4807
4808 defm VSQRT : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>;
4809
4810 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
4811                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
4812                 SSE_SQRTSS, SSE_SQRTSD>;
4813
4814 let Predicates = [HasAVX512] in {
4815   def : Pat<(v16f32 (int_x86_avx512_sqrt_ps_512 (v16f32 VR512:$src1),
4816                     (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), FROUND_CURRENT)),
4817                    (VSQRTPSZr VR512:$src1)>;
4818   def : Pat<(v8f64 (int_x86_avx512_sqrt_pd_512 (v8f64 VR512:$src1),
4819                     (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1), FROUND_CURRENT)),
4820                    (VSQRTPDZr VR512:$src1)>;
4821
4822   def : Pat<(f32 (fsqrt FR32X:$src)),
4823             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4824   def : Pat<(f32 (fsqrt (load addr:$src))),
4825             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
4826             Requires<[OptForSize]>;
4827   def : Pat<(f64 (fsqrt FR64X:$src)),
4828             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
4829   def : Pat<(f64 (fsqrt (load addr:$src))),
4830             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
4831             Requires<[OptForSize]>;
4832
4833   def : Pat<(f32 (X86frsqrt FR32X:$src)),
4834             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4835   def : Pat<(f32 (X86frsqrt (load addr:$src))),
4836             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4837             Requires<[OptForSize]>;
4838
4839   def : Pat<(f32 (X86frcp FR32X:$src)),
4840             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4841   def : Pat<(f32 (X86frcp (load addr:$src))),
4842             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4843             Requires<[OptForSize]>;
4844
4845   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
4846             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
4847                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
4848                               VR128X)>;
4849   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
4850             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
4851
4852   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
4853             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
4854                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
4855                               VR128X)>;
4856   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
4857             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
4858 }
4859
4860
4861 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
4862                             X86MemOperand x86memop, RegisterClass RC,
4863                             PatFrag mem_frag, Domain d> {
4864 let ExeDomain = d in {
4865   // Intrinsic operation, reg.
4866   // Vector intrinsic operation, reg
4867   def r : AVX512AIi8<opc, MRMSrcReg,
4868                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
4869                     !strconcat(OpcodeStr,
4870                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4871                     []>, EVEX;
4872
4873   // Vector intrinsic operation, mem
4874   def m : AVX512AIi8<opc, MRMSrcMem,
4875                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
4876                     !strconcat(OpcodeStr,
4877                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4878                     []>, EVEX;
4879 } // ExeDomain
4880 }
4881
4882 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
4883                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
4884                                 EVEX_CD8<32, CD8VF>;
4885
4886 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
4887                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
4888                    FROUND_CURRENT)),
4889                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
4890
4891
4892 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
4893                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
4894                                 VEX_W, EVEX_CD8<64, CD8VF>;
4895
4896 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
4897                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
4898                   FROUND_CURRENT)),
4899                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
4900
4901 multiclass
4902 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
4903
4904   let ExeDomain = _.ExeDomain in {
4905   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4906                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4907                            "$src3, $src2, $src1", "$src1, $src2, $src3",
4908                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4909                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4910
4911   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4912                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4913                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4914                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4915                          (i32 imm:$src3), (i32 FROUND_NO_EXC))), "{sae}">, EVEX_B;
4916
4917   let mayLoad = 1 in
4918   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4919                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
4920                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4921                          (_.VT (X86RndScale (_.VT _.RC:$src1),
4922                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4923                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4924   }
4925   let Predicates = [HasAVX512] in {
4926   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
4927              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4928              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
4929   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
4930              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4931              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
4932   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
4933              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4934              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
4935   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
4936              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4937              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
4938   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
4939              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4940              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
4941
4942   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4943              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4944              addr:$src, (i32 0x1))), _.FRC)>;
4945   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4946              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4947              addr:$src, (i32 0x2))), _.FRC)>;
4948   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4949              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4950              addr:$src, (i32 0x3))), _.FRC)>;
4951   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4952              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4953              addr:$src, (i32 0x4))), _.FRC)>;
4954   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4955              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4956              addr:$src, (i32 0xc))), _.FRC)>;
4957   }
4958 }
4959
4960 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
4961                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4962
4963 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
4964                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
4965
4966 let Predicates = [HasAVX512] in {
4967 def : Pat<(v16f32 (ffloor VR512:$src)),
4968           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
4969 def : Pat<(v16f32 (fnearbyint VR512:$src)),
4970           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
4971 def : Pat<(v16f32 (fceil VR512:$src)),
4972           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
4973 def : Pat<(v16f32 (frint VR512:$src)),
4974           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
4975 def : Pat<(v16f32 (ftrunc VR512:$src)),
4976           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
4977
4978 def : Pat<(v8f64 (ffloor VR512:$src)),
4979           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
4980 def : Pat<(v8f64 (fnearbyint VR512:$src)),
4981           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
4982 def : Pat<(v8f64 (fceil VR512:$src)),
4983           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
4984 def : Pat<(v8f64 (frint VR512:$src)),
4985           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
4986 def : Pat<(v8f64 (ftrunc VR512:$src)),
4987           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
4988 }
4989 //-------------------------------------------------
4990 // Integer truncate and extend operations
4991 //-------------------------------------------------
4992
4993 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
4994                           RegisterClass dstRC, RegisterClass srcRC,
4995                           RegisterClass KRC, X86MemOperand x86memop> {
4996   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4997                (ins srcRC:$src),
4998                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
4999                []>, EVEX;
5000
5001   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5002                (ins KRC:$mask, srcRC:$src),
5003                !strconcat(OpcodeStr,
5004                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5005                []>, EVEX, EVEX_K;
5006
5007   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5008                (ins KRC:$mask, srcRC:$src),
5009                !strconcat(OpcodeStr,
5010                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5011                []>, EVEX, EVEX_KZ;
5012
5013   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
5014                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5015                []>, EVEX;
5016
5017   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5018                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
5019                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
5020                []>, EVEX, EVEX_K;
5021
5022 }
5023 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
5024                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5025 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
5026                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5027 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
5028                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5029 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
5030                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5031 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
5032                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5033 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
5034                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5035 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
5036                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5037 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
5038                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5039 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
5040                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5041 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
5042                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5043 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
5044                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5045 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
5046                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5047 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
5048                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5049 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
5050                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5051 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
5052                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5053
5054 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
5055 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
5056 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
5057 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
5058 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
5059
5060 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5061                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
5062 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5063                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
5064 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5065                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
5066 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5067                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
5068
5069
5070 multiclass avx512_extend<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5071                       RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode,
5072                       PatFrag mem_frag, X86MemOperand x86memop,
5073                       ValueType OpVT, ValueType InVT> {
5074
5075   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5076               (ins SrcRC:$src),
5077               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5078               [(set DstRC:$dst, (OpVT (OpNode (InVT SrcRC:$src))))]>, EVEX;
5079
5080   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5081               (ins KRC:$mask, SrcRC:$src),
5082               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5083               []>, EVEX, EVEX_K;
5084
5085   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5086               (ins KRC:$mask, SrcRC:$src),
5087               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5088               []>, EVEX, EVEX_KZ;
5089
5090   let mayLoad = 1 in {
5091     def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5092               (ins x86memop:$src),
5093               !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5094               [(set DstRC:$dst,
5095                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))]>,
5096               EVEX;
5097
5098     def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5099               (ins KRC:$mask, x86memop:$src),
5100               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5101               []>,
5102               EVEX, EVEX_K;
5103
5104     def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5105               (ins KRC:$mask, x86memop:$src),
5106               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5107               []>,
5108               EVEX, EVEX_KZ;
5109   }
5110 }
5111
5112 defm VPMOVZXBDZ: avx512_extend<0x31, "vpmovzxbd", VK16WM, VR512, VR128X, X86vzext,
5113                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5114                              EVEX_CD8<8, CD8VQ>;
5115 defm VPMOVZXBQZ: avx512_extend<0x32, "vpmovzxbq", VK8WM, VR512, VR128X, X86vzext,
5116                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5117                              EVEX_CD8<8, CD8VO>;
5118 defm VPMOVZXWDZ: avx512_extend<0x33, "vpmovzxwd", VK16WM, VR512, VR256X, X86vzext,
5119                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5120                              EVEX_CD8<16, CD8VH>;
5121 defm VPMOVZXWQZ: avx512_extend<0x34, "vpmovzxwq", VK8WM, VR512, VR128X, X86vzext,
5122                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5123                              EVEX_CD8<16, CD8VQ>;
5124 defm VPMOVZXDQZ: avx512_extend<0x35, "vpmovzxdq", VK8WM, VR512, VR256X, X86vzext,
5125                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5126                              EVEX_CD8<32, CD8VH>;
5127
5128 defm VPMOVSXBDZ: avx512_extend<0x21, "vpmovsxbd", VK16WM, VR512, VR128X, X86vsext,
5129                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5130                              EVEX_CD8<8, CD8VQ>;
5131 defm VPMOVSXBQZ: avx512_extend<0x22, "vpmovsxbq", VK8WM, VR512, VR128X, X86vsext,
5132                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5133                              EVEX_CD8<8, CD8VO>;
5134 defm VPMOVSXWDZ: avx512_extend<0x23, "vpmovsxwd", VK16WM, VR512, VR256X, X86vsext,
5135                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5136                              EVEX_CD8<16, CD8VH>;
5137 defm VPMOVSXWQZ: avx512_extend<0x24, "vpmovsxwq", VK8WM, VR512, VR128X, X86vsext,
5138                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5139                              EVEX_CD8<16, CD8VQ>;
5140 defm VPMOVSXDQZ: avx512_extend<0x25, "vpmovsxdq", VK8WM, VR512, VR256X, X86vsext,
5141                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5142                              EVEX_CD8<32, CD8VH>;
5143
5144 //===----------------------------------------------------------------------===//
5145 // GATHER - SCATTER Operations
5146
5147 multiclass avx512_gather<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5148                        RegisterClass RC, X86MemOperand memop> {
5149 let mayLoad = 1,
5150   Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
5151   def rm  : AVX5128I<opc, MRMSrcMem, (outs RC:$dst, KRC:$mask_wb),
5152             (ins RC:$src1, KRC:$mask, memop:$src2),
5153             !strconcat(OpcodeStr,
5154             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5155             []>, EVEX, EVEX_K;
5156 }
5157
5158 let ExeDomain = SSEPackedDouble in {
5159 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", VK8WM, VR512, vy64xmem>,
5160                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5161 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", VK8WM, VR512, vz64mem>,
5162                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5163 }
5164
5165 let ExeDomain = SSEPackedSingle in {
5166 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", VK16WM, VR512, vz32mem>,
5167                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5168 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", VK8WM, VR256X, vz64mem>,
5169                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5170 }
5171
5172 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", VK8WM, VR512,  vy64xmem>,
5173                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5174 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", VK16WM, VR512, vz32mem>,
5175                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5176
5177 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", VK8WM, VR512,  vz64mem>,
5178                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5179 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", VK8WM, VR256X,  vz64mem>,
5180                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5181
5182 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5183                        RegisterClass RC, X86MemOperand memop> {
5184 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5185   def mr  : AVX5128I<opc, MRMDestMem, (outs KRC:$mask_wb),
5186             (ins memop:$dst, KRC:$mask, RC:$src2),
5187             !strconcat(OpcodeStr,
5188             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5189             []>, EVEX, EVEX_K;
5190 }
5191
5192 let ExeDomain = SSEPackedDouble in {
5193 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", VK8WM, VR512, vy64xmem>,
5194                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5195 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", VK8WM, VR512, vz64mem>,
5196                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5197 }
5198
5199 let ExeDomain = SSEPackedSingle in {
5200 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", VK16WM, VR512, vz32mem>,
5201                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5202 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", VK8WM, VR256X, vz64mem>,
5203                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5204 }
5205
5206 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", VK8WM, VR512, vy64xmem>,
5207                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5208 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", VK16WM, VR512, vz32mem>,
5209                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5210
5211 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", VK8WM, VR512, vz64mem>,
5212                                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5213 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", VK8WM, VR256X, vz64mem>,
5214                                   EVEX_V512, EVEX_CD8<32, CD8VT1>;
5215
5216 // prefetch
5217 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5218                        RegisterClass KRC, X86MemOperand memop> {
5219   let Predicates = [HasPFI], hasSideEffects = 1 in
5220   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5221             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5222             []>, EVEX, EVEX_K;
5223 }
5224
5225 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5226                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5227
5228 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5229                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5230
5231 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5232                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5233
5234 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5235                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5236
5237 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5238                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5239
5240 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5241                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5242
5243 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5244                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5245
5246 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5247                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5248
5249 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5250                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5251
5252 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5253                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5254
5255 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5256                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5257
5258 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5259                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5260
5261 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5262                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5263
5264 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5265                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5266
5267 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5268                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5269
5270 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5271                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5272 //===----------------------------------------------------------------------===//
5273 // VSHUFPS - VSHUFPD Operations
5274
5275 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5276                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5277                       Domain d> {
5278   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5279                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5280                    !strconcat(OpcodeStr,
5281                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5282                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5283                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5284                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5285   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5286                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5287                    !strconcat(OpcodeStr,
5288                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5289                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5290                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5291                    EVEX_4V, Sched<[WriteShuffle]>;
5292 }
5293
5294 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5295                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5296 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5297                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5298
5299 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5300           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5301 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5302                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5303           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5304
5305 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5306           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5307 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5308                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5309           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5310
5311 multiclass avx512_valign<X86VectorVTInfo _> {
5312   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5313                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5314                      "valign"##_.Suffix,
5315                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5316                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5317                                       (i8 imm:$src3)))>,
5318              AVX512AIi8Base, EVEX_4V;
5319
5320   // Also match valign of packed floats.
5321   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5322             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5323
5324   let mayLoad = 1 in
5325   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5326                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5327                      !strconcat("valign"##_.Suffix,
5328                      "\t{$src3, $src2, $src1, $dst|"
5329                          "$dst, $src1, $src2, $src3}"),
5330                      []>, EVEX_4V;
5331 }
5332 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5333 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5334
5335 // Helper fragments to match sext vXi1 to vXiY.
5336 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5337 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5338
5339 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5340                         RegisterClass KRC, RegisterClass RC,
5341                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5342                         string BrdcstStr> {
5343   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5344             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5345             []>, EVEX;
5346   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5347              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5348              []>, EVEX, EVEX_K;
5349   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5350               !strconcat(OpcodeStr,
5351                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5352               []>, EVEX, EVEX_KZ;
5353   let mayLoad = 1 in {
5354     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5355               (ins x86memop:$src),
5356               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5357               []>, EVEX;
5358     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5359                (ins KRC:$mask, x86memop:$src),
5360                !strconcat(OpcodeStr,
5361                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5362                []>, EVEX, EVEX_K;
5363     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5364                 (ins KRC:$mask, x86memop:$src),
5365                 !strconcat(OpcodeStr,
5366                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5367                 []>, EVEX, EVEX_KZ;
5368     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5369                (ins x86scalar_mop:$src),
5370                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5371                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5372                []>, EVEX, EVEX_B;
5373     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5374                 (ins KRC:$mask, x86scalar_mop:$src),
5375                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5376                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5377                 []>, EVEX, EVEX_B, EVEX_K;
5378     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5379                  (ins KRC:$mask, x86scalar_mop:$src),
5380                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5381                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5382                             BrdcstStr, "}"),
5383                  []>, EVEX, EVEX_B, EVEX_KZ;
5384   }
5385 }
5386
5387 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5388                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5389                            EVEX_CD8<32, CD8VF>;
5390 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5391                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5392                            EVEX_CD8<64, CD8VF>;
5393
5394 def : Pat<(xor
5395           (bc_v16i32 (v16i1sextv16i32)),
5396           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5397           (VPABSDZrr VR512:$src)>;
5398 def : Pat<(xor
5399           (bc_v8i64 (v8i1sextv8i64)),
5400           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5401           (VPABSQZrr VR512:$src)>;
5402
5403 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5404                    (v16i32 immAllZerosV), (i16 -1))),
5405           (VPABSDZrr VR512:$src)>;
5406 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5407                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5408           (VPABSQZrr VR512:$src)>;
5409
5410 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5411                         RegisterClass RC, RegisterClass KRC,
5412                         X86MemOperand x86memop,
5413                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5414   let hasSideEffects = 0 in {
5415   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5416        (ins RC:$src),
5417        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5418        []>, EVEX;
5419   let mayLoad = 1 in
5420   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5421        (ins x86memop:$src),
5422        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5423        []>, EVEX;
5424   let mayLoad = 1 in
5425   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5426        (ins x86scalar_mop:$src),
5427        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5428                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5429        []>, EVEX, EVEX_B;
5430   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5431        (ins KRC:$mask, RC:$src),
5432        !strconcat(OpcodeStr,
5433                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5434        []>, EVEX, EVEX_KZ;
5435   let mayLoad = 1 in
5436   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5437        (ins KRC:$mask, x86memop:$src),
5438        !strconcat(OpcodeStr,
5439                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5440        []>, EVEX, EVEX_KZ;
5441   let mayLoad = 1 in
5442   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5443        (ins KRC:$mask, x86scalar_mop:$src),
5444        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5445                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5446                   BrdcstStr, "}"),
5447        []>, EVEX, EVEX_KZ, EVEX_B;
5448
5449   let Constraints = "$src1 = $dst" in {
5450   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5451        (ins RC:$src1, KRC:$mask, RC:$src2),
5452        !strconcat(OpcodeStr,
5453                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5454        []>, EVEX, EVEX_K;
5455   let mayLoad = 1 in
5456   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5457        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5458        !strconcat(OpcodeStr,
5459                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5460        []>, EVEX, EVEX_K;
5461   let mayLoad = 1 in
5462   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5463        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5464        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5465                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5466        []>, EVEX, EVEX_K, EVEX_B;
5467   }
5468   }
5469 }
5470
5471 let Predicates = [HasCDI] in {
5472 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5473                     i512mem, i32mem, "{1to16}">,
5474                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5475
5476
5477 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5478                     i512mem, i64mem, "{1to8}">,
5479                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5480
5481 }
5482
5483 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5484                                               GR16:$mask),
5485           (VPCONFLICTDrrk VR512:$src1,
5486            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5487
5488 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5489                                               GR8:$mask),
5490           (VPCONFLICTQrrk VR512:$src1,
5491            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5492
5493 let Predicates = [HasCDI] in {
5494 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5495                     i512mem, i32mem, "{1to16}">,
5496                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5497
5498
5499 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5500                     i512mem, i64mem, "{1to8}">,
5501                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5502
5503 }
5504
5505 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5506                                               GR16:$mask),
5507           (VPLZCNTDrrk VR512:$src1,
5508            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5509
5510 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5511                                               GR8:$mask),
5512           (VPLZCNTQrrk VR512:$src1,
5513            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5514
5515 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5516           (VPLZCNTDrm addr:$src)>;
5517 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5518           (VPLZCNTDrr VR512:$src)>;
5519 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5520           (VPLZCNTQrm addr:$src)>;
5521 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5522           (VPLZCNTQrr VR512:$src)>;
5523
5524 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5525 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5526 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5527
5528 def : Pat<(store VK1:$src, addr:$dst),
5529           (MOV8mr addr:$dst,
5530            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5531             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5532
5533 def : Pat<(store VK8:$src, addr:$dst),
5534           (MOV8mr addr:$dst,
5535            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5536             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5537
5538 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5539                            (truncstore node:$val, node:$ptr), [{
5540   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5541 }]>;
5542
5543 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5544           (MOV8mr addr:$dst, GR8:$src)>;
5545
5546 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5547 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5548                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5549                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5550 }
5551
5552 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5553                                  string OpcodeStr, Predicate prd> {
5554 let Predicates = [prd] in
5555   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5556
5557   let Predicates = [prd, HasVLX] in {
5558     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5559     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5560   }
5561 }
5562
5563 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5564   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5565                                        HasBWI>;
5566   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5567                                        HasBWI>, VEX_W;
5568   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5569                                        HasDQI>;
5570   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5571                                        HasDQI>, VEX_W;
5572 }
5573
5574 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5575
5576 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
5577 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
5578                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5579                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
5580 }
5581
5582 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
5583                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
5584 let Predicates = [prd] in
5585   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
5586    EVEX_V512;
5587
5588   let Predicates = [prd, HasVLX] in {
5589     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
5590      EVEX_V256;
5591     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
5592      EVEX_V128;
5593   }
5594 }
5595
5596 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
5597                                               avx512vl_i8_info, HasBWI>;
5598 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
5599                                               avx512vl_i16_info, HasBWI>, VEX_W;
5600 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
5601                                               avx512vl_i32_info, HasDQI>;
5602 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
5603                                               avx512vl_i64_info, HasDQI>, VEX_W;
5604
5605 //===----------------------------------------------------------------------===//
5606 // AVX-512 - COMPRESS and EXPAND
5607 //
5608 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5609                                  string OpcodeStr> {
5610   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5611               (ins _.KRCWM:$mask, _.RC:$src),
5612               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5613               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5614                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5615
5616   let Constraints = "$src0 = $dst" in
5617   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5618                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5619                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5620                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5621                                             _.RC:$src0)))]>, EVEX_K;
5622
5623   let mayStore = 1 in {
5624   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5625               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5626               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5627               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5628                 addr:$dst)]>,
5629               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5630   }
5631 }
5632
5633 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5634                                  AVX512VLVectorVTInfo VTInfo> {
5635   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5636
5637   let Predicates = [HasVLX] in {
5638     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5639     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5640   }
5641 }
5642
5643 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5644                                          EVEX;
5645 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5646                                          EVEX, VEX_W;
5647 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5648                                          EVEX;
5649 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5650                                          EVEX, VEX_W;
5651
5652 // expand
5653 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5654                                  string OpcodeStr> {
5655   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5656               (ins _.KRCWM:$mask, _.RC:$src),
5657               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5658               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5659                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5660
5661   let Constraints = "$src0 = $dst" in
5662   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5663                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5664                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5665                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5666                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5667
5668   let mayLoad = 1, Constraints = "$src0 = $dst" in
5669   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5670               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5671               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5672               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5673                                       (_.VT (bitconvert
5674                                               (_.LdFrag addr:$src))),
5675                                       _.RC:$src0)))]>,
5676               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5677
5678   let mayLoad = 1 in
5679   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5680               (ins _.KRCWM:$mask, _.MemOp:$src),
5681               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5682               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5683                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5684                                      _.ImmAllZerosV)))]>,
5685               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5686
5687 }
5688
5689 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5690                                  AVX512VLVectorVTInfo VTInfo> {
5691   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5692
5693   let Predicates = [HasVLX] in {
5694     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5695     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5696   }
5697 }
5698
5699 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5700                                          EVEX;
5701 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5702                                          EVEX, VEX_W;
5703 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5704                                          EVEX;
5705 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5706                                          EVEX, VEX_W;