lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string Round = "",
 184                                   string MaskingConstraint = "",
 185                                   InstrItinClass itin = NoItinerary,
 186                                   bit IsCommutable = 0> {
 187   let isCommutable = IsCommutable in
 188     def NAME: AVX512<O, F, Outs, Ins,
 189                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 190                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 191                        Pattern, itin>;
 192
 193   // Prefer over VMOV*rrk Pat<>
 194   let AddedComplexity = 20 in
 195     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 196                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}"#Round#"|"#
 197                                      "$dst {${mask}}"#Round#", "#IntelSrcAsm#"}",
 198                        MaskingPattern, itin>,
 199               EVEX_K {
 200       // In case of the 3src subclass this is overridden with a let.
 201       string Constraints = MaskingConstraint;
 202   }
 203   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 204     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 205                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}"#Round#"|"#
 206                                      "$dst {${mask}} {z}"#Round#", "#IntelSrcAsm#"}",
 207                        ZeroMaskingPattern,
 208                        itin>,
 209               EVEX_KZ;
 210 }
 211
 212
 213 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 214 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 215                                   dag Outs,
 216                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 217                                   string OpcodeStr,
 218                                   string AttSrcAsm, string IntelSrcAsm,
 219                                   dag RHS, dag MaskingRHS,
 220                                   SDNode Select = vselect, string Round = "",
 221                                   string MaskingConstraint = "",
 222                                   InstrItinClass itin = NoItinerary,
 223                                   bit IsCommutable = 0> :
 224   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 225                          AttSrcAsm, IntelSrcAsm,
 226                          [(set _.RC:$dst, RHS)],
 227                          [(set _.RC:$dst, MaskingRHS)],
 228                          [(set _.RC:$dst,
 229                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 230                          Round, MaskingConstraint, NoItinerary, IsCommutable>;
 231
 232 // This multiclass generates the unconditional/non-masking, the masking and
 233 // the zero-masking variant of the vector instruction.  In the masking case, the
 234 // perserved vector elements come from a new dummy input operand tied to $dst.
 235 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 236                            dag Outs, dag Ins, string OpcodeStr,
 237                            string AttSrcAsm, string IntelSrcAsm,
 238                            dag RHS, string Round = "",
 239                            InstrItinClass itin = NoItinerary,
 240                            bit IsCommutable = 0> :
 241    AVX512_maskable_common<O, F, _, Outs, Ins,
 242                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 243                           !con((ins _.KRCWM:$mask), Ins),
 244                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 245                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 246                           Round, "$src0 = $dst", itin, IsCommutable>;
 247
 248 // This multiclass generates the unconditional/non-masking, the masking and
 249 // the zero-masking variant of the scalar instruction.
 250 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 251                            dag Outs, dag Ins, string OpcodeStr,
 252                            string AttSrcAsm, string IntelSrcAsm,
 253                            dag RHS, string Round = "",
 254                            InstrItinClass itin = NoItinerary,
 255                            bit IsCommutable = 0> :
 256    AVX512_maskable_common<O, F, _, Outs, Ins,
 257                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 258                           !con((ins _.KRCWM:$mask), Ins),
 259                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 260                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 261                           Round, "$src0 = $dst", itin, IsCommutable>;
 262
 263 // Similar to AVX512_maskable but in this case one of the source operands
 264 // ($src1) is already tied to $dst so we just use that for the preserved
 265 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 266 // $src1.
 267 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 268                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 269                                 string AttSrcAsm, string IntelSrcAsm,
 270                                 dag RHS> :
 271    AVX512_maskable_common<O, F, _, Outs,
 272                           !con((ins _.RC:$src1), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 276                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 277
 278
 279 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 280                                   dag Outs, dag Ins,
 281                                   string OpcodeStr,
 282                                   string AttSrcAsm, string IntelSrcAsm,
 283                                   list<dag> Pattern> :
 284    AVX512_maskable_custom<O, F, Outs, Ins,
 285                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 286                           !con((ins _.KRCWM:$mask), Ins),
 287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [], "",
 288                           "$src0 = $dst">;
 289
 290 // Bitcasts between 512-bit vector types. Return the original type since
 291 // no instruction is needed for the conversion
 292 let Predicates = [HasAVX512] in {
 293   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 294   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 295   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 296   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 297   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 298   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 299   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 300   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 301   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 302   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 303   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 304   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 305   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 306   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 307   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 308   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 309   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 310   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 311   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 312   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 313   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 314   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 315   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 316   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 317   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 318   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 319   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 320   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 321   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 322   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 323   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 324
 325   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 326   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 327   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 328   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 329   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 330   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 331   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 332   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 333   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 334   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 335   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 336   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 337   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 338   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 339   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 340   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 341   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 342   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 343   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 344   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 345   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 346   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 347   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 348   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 349   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 350   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 351   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 352   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 353   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 354   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 355
 356 // Bitcasts between 256-bit vector types. Return the original type since
 357 // no instruction is needed for the conversion
 358   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 359   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 360   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 361   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 362   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 363   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 364   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 365   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 366   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 367   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 368   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 369   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 370   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 371   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 372   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 373   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 374   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 375   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 376   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 377   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 378   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 379   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 380   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 381   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 382   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 383   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 384   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 385   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 386   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 387   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 388 }
 389
 390 //
 391 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 392 //
 393
 394 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 395     isPseudo = 1, Predicates = [HasAVX512] in {
 396 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 397                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 398 }
 399
 400 let Predicates = [HasAVX512] in {
 401 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 402 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 403 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 404 }
 405
 406 //===----------------------------------------------------------------------===//
 407 // AVX-512 - VECTOR INSERT
 408 //
 409
 410 multiclass vinsert_for_size_no_alt<int Opcode,
 411                                    X86VectorVTInfo From, X86VectorVTInfo To,
 412                                    PatFrag vinsert_insert,
 413                                    SDNodeXForm INSERT_get_vinsert_imm> {
 414   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 415     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 416                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 417                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 418                                                 "\t{$src3, $src2, $src1, $dst|"
 419                                                    "$dst, $src1, $src2, $src3}",
 420                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 421                                                        (From.VT From.RC:$src2),
 422                                                        (iPTR imm)))]>,
 423              EVEX_4V, EVEX_V512;
 424
 425     let mayLoad = 1 in
 426     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 427                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 428                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 429                                                 "\t{$src3, $src2, $src1, $dst|"
 430                                                    "$dst, $src1, $src2, $src3}",
 431                []>,
 432              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 433   }
 434 }
 435
 436 multiclass vinsert_for_size<int Opcode,
 437                             X86VectorVTInfo From, X86VectorVTInfo To,
 438                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 439                             PatFrag vinsert_insert,
 440                             SDNodeXForm INSERT_get_vinsert_imm> :
 441   vinsert_for_size_no_alt<Opcode, From, To,
 442                           vinsert_insert, INSERT_get_vinsert_imm> {
 443   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 444   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 445   // natively via AVX512DQ.
 446   let Predicates = [NoDQI] in
 447     def : Pat<(vinsert_insert:$ins
 448                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 449               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 450                             VR512:$src1, From.RC:$src2,
 451                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 452 }
 453
 454 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 455                             ValueType EltVT64, int Opcode256> {
 456   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 457                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 458                                  X86VectorVTInfo<16, EltVT32, VR512>,
 459                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 460                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 461                                  vinsert128_insert,
 462                                  INSERT_get_vinsert128_imm>;
 463   let Predicates = [HasDQI] in
 464     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 465                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 466                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 467                                  vinsert128_insert,
 468                                  INSERT_get_vinsert128_imm>, VEX_W;
 469   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 470                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 471                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 472                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 473                                  X86VectorVTInfo<16, EltVT32, VR512>,
 474                                  vinsert256_insert,
 475                                  INSERT_get_vinsert256_imm>, VEX_W;
 476   let Predicates = [HasDQI] in
 477     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 478                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 479                                  X86VectorVTInfo<16, EltVT32, VR512>,
 480                                  vinsert256_insert,
 481                                  INSERT_get_vinsert256_imm>;
 482 }
 483
 484 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 485 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 486
 487 // vinsertps - insert f32 to XMM
 488 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 489       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 490       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 491       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 492       EVEX_4V;
 493 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 494       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 495       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 496       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 497                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 498                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 499
 500 //===----------------------------------------------------------------------===//
 501 // AVX-512 VECTOR EXTRACT
 502 //---
 503
 504 multiclass vextract_for_size<int Opcode,
 505                              X86VectorVTInfo From, X86VectorVTInfo To,
 506                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 507                              PatFrag vextract_extract,
 508                              SDNodeXForm EXTRACT_get_vextract_imm> {
 509   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 510     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 511                 (ins VR512:$src1, u8imm:$idx),
 512                 "vextract" # To.EltTypeName # "x4",
 513                 "$idx, $src1", "$src1, $idx",
 514                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 515                                                          (iPTR imm)))]>,
 516               AVX512AIi8Base, EVEX, EVEX_V512;
 517     let mayStore = 1 in
 518     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 519             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 520             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 521                                                "$dst, $src1, $src2}",
 522             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 523   }
 524
 525   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 526   // vextracti32x4
 527   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 528             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 529                           VR512:$src1,
 530                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 531
 532   // A 128/256-bit subvector extract from the first 512-bit vector position is
 533   // a subregister copy that needs no instruction.
 534   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 535             (To.VT
 536                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 537
 538   // And for the alternative types.
 539   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 540             (AltTo.VT
 541                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 542
 543   // Intrinsic call with masking.
 544   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 545                               "x4_512")
 546                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 547             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 548                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 549                 VR512:$src1, imm:$idx)>;
 550
 551   // Intrinsic call with zero-masking.
 552   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 553                               "x4_512")
 554                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 555             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 556                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 557                 VR512:$src1, imm:$idx)>;
 558
 559   // Intrinsic call without masking.
 560   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 561                               "x4_512")
 562                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 563             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 564                 VR512:$src1, imm:$idx)>;
 565 }
 566
 567 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 568                              ValueType EltVT64, int Opcode64> {
 569   defm NAME # "32x4" : vextract_for_size<Opcode32,
 570                                  X86VectorVTInfo<16, EltVT32, VR512>,
 571                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 572                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 573                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 574                                  vextract128_extract,
 575                                  EXTRACT_get_vextract128_imm>;
 576   defm NAME # "64x4" : vextract_for_size<Opcode64,
 577                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 578                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 579                                  X86VectorVTInfo<16, EltVT32, VR512>,
 580                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 581                                  vextract256_extract,
 582                                  EXTRACT_get_vextract256_imm>, VEX_W;
 583 }
 584
 585 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 586 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 587
 588 // A 128-bit subvector insert to the first 512-bit vector position
 589 // is a subregister copy that needs no instruction.
 590 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 591           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 592           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 593           sub_ymm)>;
 594 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 595           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 596           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 597           sub_ymm)>;
 598 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 599           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 600           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 601           sub_ymm)>;
 602 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 603           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 604           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 605           sub_ymm)>;
 606
 607 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 608           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 609 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 610           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 611 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 612           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 613 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 614           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 615
 616 // vextractps - extract 32 bits from XMM
 617 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 618       (ins VR128X:$src1, u8imm:$src2),
 619       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 620       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 621       EVEX;
 622
 623 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 624       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 625       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 626       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 627                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 628
 629 //===---------------------------------------------------------------------===//
 630 // AVX-512 BROADCAST
 631 //---
 632 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 633                               ValueType svt, X86VectorVTInfo _> {
 634   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 635                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 636                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 637                    T8PD, EVEX;
 638
 639   let mayLoad = 1 in {
 640     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 641                      (ins _.ScalarMemOp:$src),
 642                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 643                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 644                      T8PD, EVEX;
 645   }
 646 }
 647
 648 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 649                                   AVX512VLVectorVTInfo _> {
 650   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 651                              EVEX_V512;
 652
 653   let Predicates = [HasVLX] in {
 654     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 655                                   EVEX_V256;
 656   }
 657 }
 658
 659 let ExeDomain = SSEPackedSingle in {
 660   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 661                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 662    let Predicates = [HasVLX] in {
 663      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 664                                      v4f32, v4f32x_info>, EVEX_V128,
 665                                      EVEX_CD8<32, CD8VT1>;
 666    }
 667 }
 668
 669 let ExeDomain = SSEPackedDouble in {
 670   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 671                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 672 }
 673
 674 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 675 // Later, we can canonize broadcast instructions before ISel phase and
 676 // eliminate additional patterns on ISel.
 677 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 678 // representations of source
 679 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 680                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 681                                 RegisterClass SrcRC_s> {
 682   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 683             (!cast<Instruction>(InstName##"r")
 684               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 685
 686   let AddedComplexity = 30 in {
 687     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 688                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 689               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 690                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 691
 692     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 693                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 694               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 695                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 696   }
 697 }
 698
 699 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 700                             VR128X, FR32X>;
 701 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 702                             VR128X, FR64X>;
 703
 704 let Predicates = [HasVLX] in {
 705   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 706                               v8f32x_info, VR128X, FR32X>;
 707   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 708                               v4f32x_info, VR128X, FR32X>;
 709   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 710                               v4f64x_info, VR128X, FR64X>;
 711 }
 712
 713 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 714           (VBROADCASTSSZm addr:$src)>;
 715 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 716           (VBROADCASTSDZm addr:$src)>;
 717
 718 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 719           (VBROADCASTSSZm addr:$src)>;
 720 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 721           (VBROADCASTSDZm addr:$src)>;
 722
 723 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 724                                     RegisterClass SrcRC> {
 725   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 726                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 727                            "$src", "$src", []>, T8PD, EVEX;
 728 }
 729
 730 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 731                                        RegisterClass SrcRC, Predicate prd> {
 732   let Predicates = [prd] in
 733     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 734   let Predicates = [prd, HasVLX] in {
 735     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 736     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 737   }
 738 }
 739
 740 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 741                                                  HasBWI>;
 742 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 743                                                  HasBWI>;
 744 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 745                                                  HasAVX512>;
 746 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 747                                                  HasAVX512>, VEX_W;
 748
 749 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 750            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 751
 752 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 753            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 754
 755 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 756         (VPBROADCASTDrZr GR32:$src)>;
 757 def : Pat<(v16i32 (X86VBroadcastm VK16WM:$mask, (i32 GR32:$src))),
 758         (VPBROADCASTDrZrkz VK16WM:$mask, GR32:$src)>;
 759 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 760         (VPBROADCASTQrZr GR64:$src)>;
 761 def : Pat<(v8i64 (X86VBroadcastm VK8WM:$mask, (i64 GR64:$src))),
 762         (VPBROADCASTQrZrkz VK8WM:$mask, GR64:$src)>;
 763
 764 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 765         (VPBROADCASTDrZr GR32:$src)>;
 766 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 767         (VPBROADCASTQrZr GR64:$src)>;
 768
 769 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 770                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 771           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 772 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 773                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 774           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 775
 776 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 777                           X86MemOperand x86memop, PatFrag ld_frag,
 778                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 779                           RegisterClass KRC> {
 780   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 781                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 782                   [(set DstRC:$dst,
 783                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 784   def krr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 785                                                          VR128X:$src),
 786                     !strconcat(OpcodeStr,
 787                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 788                     [(set DstRC:$dst,
 789                       (OpVT (X86VBroadcastm KRC:$mask, (SrcVT VR128X:$src))))]>,
 790                     EVEX, EVEX_KZ;
 791   let mayLoad = 1 in {
 792   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 793                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 794                   [(set DstRC:$dst,
 795                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 796   def krm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 797                                                          x86memop:$src),
 798                   !strconcat(OpcodeStr,
 799                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 800                   [(set DstRC:$dst, (OpVT (X86VBroadcastm KRC:$mask,
 801                                      (ld_frag addr:$src))))]>, EVEX, EVEX_KZ;
 802   }
 803 }
 804
 805 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 806                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 807                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 808 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 809                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 810                       EVEX_CD8<64, CD8VT1>;
 811
 812 multiclass avx512_int_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 813                           X86MemOperand x86memop, PatFrag ld_frag,
 814                           RegisterClass KRC> {
 815   let mayLoad = 1 in {
 816   def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins x86memop:$src),
 817                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 818                   []>, EVEX;
 819   def krm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins KRC:$mask,
 820                                                          x86memop:$src),
 821                   !strconcat(OpcodeStr,
 822                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 823                   []>, EVEX, EVEX_KZ;
 824   }
 825 }
 826
 827 defm VBROADCASTI32X4 : avx512_int_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 828                        i128mem, loadv2i64, VK16WM>,
 829                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 830 defm VBROADCASTI64X4 : avx512_int_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 831                        i256mem, loadv4i64, VK16WM>, VEX_W,
 832                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 833
 834 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 835           (VPBROADCASTDZrr VR128X:$src)>;
 836 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 837           (VPBROADCASTQZrr VR128X:$src)>;
 838
 839 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 840           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 841 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 842           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 843
 844 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 845           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 846 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 847           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 848
 849 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 850           (VBROADCASTSSZr VR128X:$src)>;
 851 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 852           (VBROADCASTSDZr VR128X:$src)>;
 853
 854 // Provide fallback in case the load node that is used in the patterns above
 855 // is used by additional users, which prevents the pattern selection.
 856 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 857           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 858 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 859           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 860
 861
 862 let Predicates = [HasAVX512] in {
 863 def : Pat<(v8i32 (X86VBroadcastm (v8i1 VK8WM:$mask), (loadi32 addr:$src))),
 864            (EXTRACT_SUBREG
 865               (v16i32 (VPBROADCASTDZkrm (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
 866                        addr:$src)), sub_ymm)>;
 867 }
 868 //===----------------------------------------------------------------------===//
 869 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 870 //---
 871
 872 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 873                        RegisterClass KRC> {
 874 let Predicates = [HasCDI] in
 875 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 876                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 877                   []>, EVEX, EVEX_V512;
 878
 879 let Predicates = [HasCDI, HasVLX] in {
 880 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 881                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 882                   []>, EVEX, EVEX_V128;
 883 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 884                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 885                   []>, EVEX, EVEX_V256;
 886 }
 887 }
 888
 889 let Predicates = [HasCDI] in {
 890 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 891                                              VK16>;
 892 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
 893                                              VK8>, VEX_W;
 894 }
 895
 896 //===----------------------------------------------------------------------===//
 897 // AVX-512 - VPERM
 898 //
 899 // -- immediate form --
 900 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
 901                            X86VectorVTInfo _> {
 902   let ExeDomain = _.ExeDomain in {
 903   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
 904                      (ins _.RC:$src1, u8imm:$src2),
 905                      !strconcat(OpcodeStr,
 906                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 907                      [(set _.RC:$dst,
 908                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
 909                      EVEX;
 910   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
 911                      (ins _.MemOp:$src1, u8imm:$src2),
 912                      !strconcat(OpcodeStr,
 913                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 914                      [(set _.RC:$dst,
 915                        (_.VT (OpNode (_.LdFrag addr:$src1),
 916                               (i8 imm:$src2))))]>,
 917            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
 918 }
 919 }
 920
 921 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
 922                          X86VectorVTInfo Ctrl> :
 923      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
 924   let ExeDomain = _.ExeDomain in {
 925     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
 926                      (ins _.RC:$src1, _.RC:$src2),
 927                      !strconcat("vpermil" # _.Suffix,
 928                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 929                      [(set _.RC:$dst,
 930                          (_.VT (X86VPermilpv _.RC:$src1,
 931                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
 932              EVEX_4V;
 933     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
 934                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
 935                      !strconcat("vpermil" # _.Suffix,
 936                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 937                      [(set _.RC:$dst,
 938                          (_.VT (X86VPermilpv _.RC:$src1,
 939                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
 940              EVEX_4V;
 941   }
 942 }
 943
 944 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
 945                   EVEX_V512, VEX_W;
 946 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
 947                   EVEX_V512, VEX_W;
 948
 949 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
 950                   EVEX_V512;
 951 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
 952                   EVEX_V512, VEX_W;
 953
 954 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 955           (VPERMILPSZri VR512:$src1, imm:$imm)>;
 956 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 957           (VPERMILPDZri VR512:$src1, imm:$imm)>;
 958
 959 // -- VPERM - register form --
 960 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
 961                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
 962
 963   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 964                    (ins RC:$src1, RC:$src2),
 965                    !strconcat(OpcodeStr,
 966                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 967                    [(set RC:$dst,
 968                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
 969
 970   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 971                    (ins RC:$src1, x86memop:$src2),
 972                    !strconcat(OpcodeStr,
 973                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 974                    [(set RC:$dst,
 975                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
 976                      EVEX_4V;
 977 }
 978
 979 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  loadv16i32, i512mem,
 980                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 981 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  loadv8i64,  i512mem,
 982                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 983 let ExeDomain = SSEPackedSingle in
 984 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  loadv16f32, f512mem,
 985                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 986 let ExeDomain = SSEPackedDouble in
 987 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  loadv8f64, f512mem,
 988                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 989
 990 // -- VPERM2I - 3 source operands form --
 991 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
 992                           PatFrag mem_frag, X86MemOperand x86memop,
 993                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
 994 let Constraints = "$src1 = $dst" in {
 995   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 996                    (ins RC:$src1, RC:$src2, RC:$src3),
 997                    !strconcat(OpcodeStr,
 998                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 999                    [(set RC:$dst,
1000                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
1001                     EVEX_4V;
1002
1003   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1004                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1005                    !strconcat(OpcodeStr,
1006                        "\t{$src3, $src2, $dst {${mask}}|"
1007                        "$dst {${mask}}, $src2, $src3}"),
1008                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1009                                            (OpNode RC:$src1, RC:$src2,
1010                                               RC:$src3),
1011                                            RC:$src1)))]>,
1012                     EVEX_4V, EVEX_K;
1013
1014   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1015     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1016                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1017                    !strconcat(OpcodeStr,
1018                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1019                        "$dst {${mask}} {z}, $src2, $src3}"),
1020                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1021                                            (OpNode RC:$src1, RC:$src2,
1022                                               RC:$src3),
1023                                            (OpVT (bitconvert
1024                                               (v16i32 immAllZerosV))))))]>,
1025                     EVEX_4V, EVEX_KZ;
1026
1027   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1028                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1029                    !strconcat(OpcodeStr,
1030                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1031                    [(set RC:$dst,
1032                      (OpVT (OpNode RC:$src1, RC:$src2,
1033                       (mem_frag addr:$src3))))]>, EVEX_4V;
1034
1035   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1036                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1037                    !strconcat(OpcodeStr,
1038                     "\t{$src3, $src2, $dst {${mask}}|"
1039                     "$dst {${mask}}, $src2, $src3}"),
1040                    [(set RC:$dst,
1041                        (OpVT (vselect KRC:$mask,
1042                                       (OpNode RC:$src1, RC:$src2,
1043                                          (mem_frag addr:$src3)),
1044                                       RC:$src1)))]>,
1045                     EVEX_4V, EVEX_K;
1046
1047   let AddedComplexity = 10 in // Prefer over the rrkz variant
1048     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1049                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1050                    !strconcat(OpcodeStr,
1051                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1052                     "$dst {${mask}} {z}, $src2, $src3}"),
1053                    [(set RC:$dst,
1054                      (OpVT (vselect KRC:$mask,
1055                                     (OpNode RC:$src1, RC:$src2,
1056                                             (mem_frag addr:$src3)),
1057                                     (OpVT (bitconvert
1058                                        (v16i32 immAllZerosV))))))]>,
1059                     EVEX_4V, EVEX_KZ;
1060   }
1061 }
1062 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1063                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1064                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1065 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1066                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1067                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1068 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1069                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1070                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1071 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1072                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1073                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1074
1075 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1076                           PatFrag mem_frag, X86MemOperand x86memop,
1077                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1078                           ValueType MaskVT, RegisterClass MRC> :
1079         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1080                          OpVT, KRC> {
1081   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1082                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1083             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1084
1085   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1086                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1087             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1088               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1089 }
1090
1091 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1092                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1093                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1094 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1095                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1096                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1097 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1098                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1099                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1100 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1101                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1102                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1103
1104 //===----------------------------------------------------------------------===//
1105 // AVX-512 - BLEND using mask
1106 //
1107 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1108   let ExeDomain = _.ExeDomain in {
1109   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1110              (ins _.RC:$src1, _.RC:$src2),
1111              !strconcat(OpcodeStr,
1112              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1113              []>, EVEX_4V;
1114   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1115              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1116              !strconcat(OpcodeStr,
1117              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1118              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1119                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1120   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1121              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1122              !strconcat(OpcodeStr,
1123              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1124              []>, EVEX_4V, EVEX_KZ;
1125   let mayLoad = 1 in {
1126   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1127              (ins _.RC:$src1, _.MemOp:$src2),
1128              !strconcat(OpcodeStr,
1129              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1130              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1131   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1132              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1133              !strconcat(OpcodeStr,
1134              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1135              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1136               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1137               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1138   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1139              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1140              !strconcat(OpcodeStr,
1141              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1142              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1143   }
1144   }
1145 }
1146 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1147
1148   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1149       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1150        !strconcat(OpcodeStr,
1151             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1152             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1153       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1154                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1155       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1156
1157   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1158       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1159        !strconcat(OpcodeStr,
1160             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1161             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1162       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1163
1164 }
1165
1166 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1167                                  AVX512VLVectorVTInfo VTInfo> {
1168   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1169            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1170
1171   let Predicates = [HasVLX] in {
1172     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1173                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1174     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1175                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1176   }
1177 }
1178
1179 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1180                          AVX512VLVectorVTInfo VTInfo> {
1181   let Predicates = [HasBWI] in
1182     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1183
1184   let Predicates = [HasBWI, HasVLX] in {
1185     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1186     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1187   }
1188 }
1189
1190
1191 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1192 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1193 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1194 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1195 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1196 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1197
1198
1199 let Predicates = [HasAVX512] in {
1200 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1201                             (v8f32 VR256X:$src2))),
1202             (EXTRACT_SUBREG
1203               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1204             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1205             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1206
1207 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1208                             (v8i32 VR256X:$src2))),
1209             (EXTRACT_SUBREG
1210                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1211             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1212             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1213 }
1214 //===----------------------------------------------------------------------===//
1215 // Compare Instructions
1216 //===----------------------------------------------------------------------===//
1217
1218 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1219 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1220                             SDNode OpNode, ValueType VT,
1221                             PatFrag ld_frag, string Suffix> {
1222   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1223                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1224                 !strconcat("vcmp${cc}", Suffix,
1225                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1226                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1227                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1228   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1229                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1230                 !strconcat("vcmp${cc}", Suffix,
1231                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1232                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1233                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1234   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1235     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1236                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1237                !strconcat("vcmp", Suffix,
1238                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1239                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1240     let mayLoad = 1 in
1241     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1242                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1243                !strconcat("vcmp", Suffix,
1244                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1245                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1246   }
1247 }
1248
1249 let Predicates = [HasAVX512] in {
1250 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1251                                  XS;
1252 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1253                                  XD, VEX_W;
1254 }
1255
1256 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1257               X86VectorVTInfo _> {
1258   def rr : AVX512BI<opc, MRMSrcReg,
1259              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1260              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1261              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1262              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1263   let mayLoad = 1 in
1264   def rm : AVX512BI<opc, MRMSrcMem,
1265              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1266              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1267              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1268                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1269              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1270   def rrk : AVX512BI<opc, MRMSrcReg,
1271               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1272               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1273                           "$dst {${mask}}, $src1, $src2}"),
1274               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1275                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1276               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1277   let mayLoad = 1 in
1278   def rmk : AVX512BI<opc, MRMSrcMem,
1279               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1280               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1281                           "$dst {${mask}}, $src1, $src2}"),
1282               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1283                                    (OpNode (_.VT _.RC:$src1),
1284                                        (_.VT (bitconvert
1285                                               (_.LdFrag addr:$src2))))))],
1286               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1287 }
1288
1289 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1290               X86VectorVTInfo _> :
1291            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1292   let mayLoad = 1 in {
1293   def rmb : AVX512BI<opc, MRMSrcMem,
1294               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1295               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1296                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1297               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1298                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1299               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1300   def rmbk : AVX512BI<opc, MRMSrcMem,
1301                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1302                                        _.ScalarMemOp:$src2),
1303                !strconcat(OpcodeStr,
1304                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1305                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1306                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1307                                       (OpNode (_.VT _.RC:$src1),
1308                                         (X86VBroadcast
1309                                           (_.ScalarLdFrag addr:$src2)))))],
1310                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1311   }
1312 }
1313
1314 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1315                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1316   let Predicates = [prd] in
1317   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1318            EVEX_V512;
1319
1320   let Predicates = [prd, HasVLX] in {
1321     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1322                 EVEX_V256;
1323     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1324                 EVEX_V128;
1325   }
1326 }
1327
1328 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1329                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1330                                   Predicate prd> {
1331   let Predicates = [prd] in
1332   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1333            EVEX_V512;
1334
1335   let Predicates = [prd, HasVLX] in {
1336     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1337                 EVEX_V256;
1338     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1339                 EVEX_V128;
1340   }
1341 }
1342
1343 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1344                       avx512vl_i8_info, HasBWI>,
1345                 EVEX_CD8<8, CD8VF>;
1346
1347 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1348                       avx512vl_i16_info, HasBWI>,
1349                 EVEX_CD8<16, CD8VF>;
1350
1351 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1352                       avx512vl_i32_info, HasAVX512>,
1353                 EVEX_CD8<32, CD8VF>;
1354
1355 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1356                       avx512vl_i64_info, HasAVX512>,
1357                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1358
1359 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1360                       avx512vl_i8_info, HasBWI>,
1361                 EVEX_CD8<8, CD8VF>;
1362
1363 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1364                       avx512vl_i16_info, HasBWI>,
1365                 EVEX_CD8<16, CD8VF>;
1366
1367 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1368                       avx512vl_i32_info, HasAVX512>,
1369                 EVEX_CD8<32, CD8VF>;
1370
1371 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1372                       avx512vl_i64_info, HasAVX512>,
1373                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1374
1375 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1376             (COPY_TO_REGCLASS (VPCMPGTDZrr
1377             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1378             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1379
1380 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1381             (COPY_TO_REGCLASS (VPCMPEQDZrr
1382             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1383             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1384
1385 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1386                           X86VectorVTInfo _> {
1387   def rri : AVX512AIi8<opc, MRMSrcReg,
1388              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1389              !strconcat("vpcmp${cc}", Suffix,
1390                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1391              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1392                                        imm:$cc))],
1393              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1394   let mayLoad = 1 in
1395   def rmi : AVX512AIi8<opc, MRMSrcMem,
1396              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1397              !strconcat("vpcmp${cc}", Suffix,
1398                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1399              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1400                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1401                               imm:$cc))],
1402              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1403   def rrik : AVX512AIi8<opc, MRMSrcReg,
1404               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1405                                       AVX512ICC:$cc),
1406               !strconcat("vpcmp${cc}", Suffix,
1407                          "\t{$src2, $src1, $dst {${mask}}|",
1408                          "$dst {${mask}}, $src1, $src2}"),
1409               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1410                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1411                                           imm:$cc)))],
1412               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1413   let mayLoad = 1 in
1414   def rmik : AVX512AIi8<opc, MRMSrcMem,
1415               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1416                                     AVX512ICC:$cc),
1417               !strconcat("vpcmp${cc}", Suffix,
1418                          "\t{$src2, $src1, $dst {${mask}}|",
1419                          "$dst {${mask}}, $src1, $src2}"),
1420               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1421                                    (OpNode (_.VT _.RC:$src1),
1422                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1423                                       imm:$cc)))],
1424               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1425
1426   // Accept explicit immediate argument form instead of comparison code.
1427   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1428     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1429                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1430                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1431                           "$dst, $src1, $src2, $cc}"),
1432                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1433     let mayLoad = 1 in
1434     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1435                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1436                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1437                           "$dst, $src1, $src2, $cc}"),
1438                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1439     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1440                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1441                                        u8imm:$cc),
1442                !strconcat("vpcmp", Suffix,
1443                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1444                           "$dst {${mask}}, $src1, $src2, $cc}"),
1445                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1446     let mayLoad = 1 in
1447     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1448                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1449                                        u8imm:$cc),
1450                !strconcat("vpcmp", Suffix,
1451                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1452                           "$dst {${mask}}, $src1, $src2, $cc}"),
1453                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1454   }
1455 }
1456
1457 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1458                               X86VectorVTInfo _> :
1459            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1460   def rmib : AVX512AIi8<opc, MRMSrcMem,
1461              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1462                                      AVX512ICC:$cc),
1463              !strconcat("vpcmp${cc}", Suffix,
1464                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1465                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1466              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1467                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1468                                imm:$cc))],
1469              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1470   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1471               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1472                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1473               !strconcat("vpcmp${cc}", Suffix,
1474                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1475                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1476               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1477                                   (OpNode (_.VT _.RC:$src1),
1478                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1479                                     imm:$cc)))],
1480               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1481
1482   // Accept explicit immediate argument form instead of comparison code.
1483   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1484     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1485                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1486                                        u8imm:$cc),
1487                !strconcat("vpcmp", Suffix,
1488                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1489                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1490                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1491     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1492                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1493                                        _.ScalarMemOp:$src2, u8imm:$cc),
1494                !strconcat("vpcmp", Suffix,
1495                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1496                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1497                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1498   }
1499 }
1500
1501 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1502                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1503   let Predicates = [prd] in
1504   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1505
1506   let Predicates = [prd, HasVLX] in {
1507     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1508     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1509   }
1510 }
1511
1512 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1513                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1514   let Predicates = [prd] in
1515   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1516            EVEX_V512;
1517
1518   let Predicates = [prd, HasVLX] in {
1519     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1520                 EVEX_V256;
1521     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1522                 EVEX_V128;
1523   }
1524 }
1525
1526 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1527                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1528 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1529                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1530
1531 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1532                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1533 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1534                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1535
1536 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1537                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1538 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1539                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1540
1541 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1542                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1543 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1544                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1545
1546 // avx512_cmp_packed - compare packed instructions
1547 multiclass avx512_cmp_packed<RegisterClass KRC, RegisterClass RC,
1548                            X86MemOperand x86memop, ValueType vt,
1549                            string suffix, Domain d> {
1550   def rri : AVX512PIi8<0xC2, MRMSrcReg,
1551              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1552              !strconcat("vcmp${cc}", suffix,
1553                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1554              [(set KRC:$dst, (X86cmpm (vt RC:$src1), (vt RC:$src2), imm:$cc))], d>;
1555   let hasSideEffects = 0 in
1556   def rrib: AVX512PIi8<0xC2, MRMSrcReg,
1557              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1558      !strconcat("vcmp${cc}", suffix,
1559                 "\t{{sae}, $src2, $src1, $dst|$dst, $src1, $src2, {sae}}"),
1560                 [], d>, EVEX_B;
1561   def rmi : AVX512PIi8<0xC2, MRMSrcMem,
1562              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1563               !strconcat("vcmp${cc}", suffix,
1564                          "\t{$src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1565              [(set KRC:$dst,
1566               (X86cmpm (vt RC:$src1), (load addr:$src2), imm:$cc))], d>;
1567
1568   // Accept explicit immediate argument form instead of comparison code.
1569   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1570     def rri_alt : AVX512PIi8<0xC2, MRMSrcReg,
1571                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1572               !strconcat("vcmp", suffix,
1573                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1574     def rrib_alt: AVX512PIi8<0xC2, MRMSrcReg,
1575                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1576        !strconcat("vcmp", suffix,
1577                   "\t{{sae}, $cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc, {sae}}"),
1578                   [], d>, EVEX_B;
1579     let mayLoad = 1 in
1580     def rmi_alt : AVX512PIi8<0xC2, MRMSrcMem,
1581                (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1582               !strconcat("vcmp", suffix,
1583                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1584   }
1585 }
1586
1587 defm VCMPPSZ : avx512_cmp_packed<VK16, VR512, f512mem, v16f32,
1588                "ps", SSEPackedSingle>, PS, EVEX_4V, EVEX_V512,
1589                EVEX_CD8<32, CD8VF>;
1590 defm VCMPPDZ : avx512_cmp_packed<VK8, VR512, f512mem, v8f64,
1591                "pd", SSEPackedDouble>, PD, EVEX_4V, VEX_W, EVEX_V512,
1592                EVEX_CD8<64, CD8VF>;
1593
1594 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1595           (COPY_TO_REGCLASS (VCMPPSZrri
1596             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1597             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1598             imm:$cc), VK8)>;
1599 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1600           (COPY_TO_REGCLASS (VPCMPDZrri
1601             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1602             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1603             imm:$cc), VK8)>;
1604 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1605           (COPY_TO_REGCLASS (VPCMPUDZrri
1606             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1607             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1608             imm:$cc), VK8)>;
1609
1610 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1611                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1612                  FROUND_NO_EXC)),
1613           (COPY_TO_REGCLASS (VCMPPSZrrib VR512:$src1, VR512:$src2,
1614                              (I8Imm imm:$cc)), GR16)>;
1615
1616 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1617                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1618                  FROUND_NO_EXC)),
1619           (COPY_TO_REGCLASS (VCMPPDZrrib VR512:$src1, VR512:$src2,
1620                              (I8Imm imm:$cc)), GR8)>;
1621
1622 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1623                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1624                 FROUND_CURRENT)),
1625           (COPY_TO_REGCLASS (VCMPPSZrri VR512:$src1, VR512:$src2,
1626                              (I8Imm imm:$cc)), GR16)>;
1627
1628 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1629                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1630                  FROUND_CURRENT)),
1631           (COPY_TO_REGCLASS (VCMPPDZrri VR512:$src1, VR512:$src2,
1632                              (I8Imm imm:$cc)), GR8)>;
1633
1634 // Mask register copy, including
1635 // - copy between mask registers
1636 // - load/store mask registers
1637 // - copy from GPR to mask register and vice versa
1638 //
1639 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1640                          string OpcodeStr, RegisterClass KRC,
1641                          ValueType vvt, X86MemOperand x86memop> {
1642   let hasSideEffects = 0 in {
1643     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1644                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1645     let mayLoad = 1 in
1646     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1647                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1648                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1649     let mayStore = 1 in
1650     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1651                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1652                [(store KRC:$src, addr:$dst)]>;
1653   }
1654 }
1655
1656 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1657                              string OpcodeStr,
1658                              RegisterClass KRC, RegisterClass GRC> {
1659   let hasSideEffects = 0 in {
1660     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1661                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1662     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1663                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1664   }
1665 }
1666
1667 let Predicates = [HasDQI] in
1668   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1669                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1670                VEX, PD;
1671
1672 let Predicates = [HasAVX512] in
1673   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1674                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1675                VEX, PS;
1676
1677 let Predicates = [HasBWI] in {
1678   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1679                VEX, PD, VEX_W;
1680   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1681                VEX, XD;
1682 }
1683
1684 let Predicates = [HasBWI] in {
1685   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1686                VEX, PS, VEX_W;
1687   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1688                VEX, XD, VEX_W;
1689 }
1690
1691 // GR from/to mask register
1692 let Predicates = [HasDQI] in {
1693   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1694             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1695   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1696             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1697 }
1698 let Predicates = [HasAVX512] in {
1699   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1700             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1701   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1702             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1703 }
1704 let Predicates = [HasBWI] in {
1705   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1706   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1707 }
1708 let Predicates = [HasBWI] in {
1709   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1710   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1711 }
1712
1713 // Load/store kreg
1714 let Predicates = [HasDQI] in {
1715   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1716             (KMOVBmk addr:$dst, VK8:$src)>;
1717   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1718             (KMOVBkm addr:$src)>;
1719 }
1720 let Predicates = [HasAVX512, NoDQI] in {
1721   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1722             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1723   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1724             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1725 }
1726 let Predicates = [HasAVX512] in {
1727   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1728             (KMOVWmk addr:$dst, VK16:$src)>;
1729   def : Pat<(i1 (load addr:$src)),
1730             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1731   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1732             (KMOVWkm addr:$src)>;
1733 }
1734 let Predicates = [HasBWI] in {
1735   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1736             (KMOVDmk addr:$dst, VK32:$src)>;
1737   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1738             (KMOVDkm addr:$src)>;
1739 }
1740 let Predicates = [HasBWI] in {
1741   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1742             (KMOVQmk addr:$dst, VK64:$src)>;
1743   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1744             (KMOVQkm addr:$src)>;
1745 }
1746
1747 let Predicates = [HasAVX512] in {
1748   def : Pat<(i1 (trunc (i64 GR64:$src))),
1749             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1750                                         (i32 1))), VK1)>;
1751
1752   def : Pat<(i1 (trunc (i32 GR32:$src))),
1753             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1754
1755   def : Pat<(i1 (trunc (i8 GR8:$src))),
1756        (COPY_TO_REGCLASS
1757         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1758        VK1)>;
1759   def : Pat<(i1 (trunc (i16 GR16:$src))),
1760        (COPY_TO_REGCLASS
1761         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1762        VK1)>;
1763
1764   def : Pat<(i32 (zext VK1:$src)),
1765             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1766   def : Pat<(i8 (zext VK1:$src)),
1767             (EXTRACT_SUBREG
1768              (AND32ri (KMOVWrk
1769                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1770   def : Pat<(i64 (zext VK1:$src)),
1771             (AND64ri8 (SUBREG_TO_REG (i64 0),
1772              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1773   def : Pat<(i16 (zext VK1:$src)),
1774             (EXTRACT_SUBREG
1775              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1776               sub_16bit)>;
1777   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1778             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1779   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1780             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1781 }
1782 let Predicates = [HasBWI] in {
1783   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1784             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1785   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1786             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1787 }
1788
1789
1790 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1791 let Predicates = [HasAVX512] in {
1792   // GR from/to 8-bit mask without native support
1793   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1794             (COPY_TO_REGCLASS
1795               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1796               VK8)>;
1797   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1798             (EXTRACT_SUBREG
1799               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1800               sub_8bit)>;
1801
1802   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1803             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1804   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1805             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1806 }
1807 let Predicates = [HasBWI] in {
1808   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1809             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1810   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1811             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1812 }
1813
1814 // Mask unary operation
1815 // - KNOT
1816 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1817                             RegisterClass KRC, SDPatternOperator OpNode,
1818                             Predicate prd> {
1819   let Predicates = [prd] in
1820     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1821                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1822                [(set KRC:$dst, (OpNode KRC:$src))]>;
1823 }
1824
1825 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1826                                 SDPatternOperator OpNode> {
1827   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1828                             HasDQI>, VEX, PD;
1829   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1830                             HasAVX512>, VEX, PS;
1831   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1832                             HasBWI>, VEX, PD, VEX_W;
1833   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1834                             HasBWI>, VEX, PS, VEX_W;
1835 }
1836
1837 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1838
1839 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1840   let Predicates = [HasAVX512] in
1841     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1842                 (i16 GR16:$src)),
1843               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1844               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1845 }
1846 defm : avx512_mask_unop_int<"knot", "KNOT">;
1847
1848 let Predicates = [HasDQI] in
1849 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1850 let Predicates = [HasAVX512] in
1851 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1852 let Predicates = [HasBWI] in
1853 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1854 let Predicates = [HasBWI] in
1855 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1856
1857 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1858 let Predicates = [HasAVX512, NoDQI] in {
1859 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1860           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1861
1862 def : Pat<(not VK8:$src),
1863           (COPY_TO_REGCLASS
1864             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1865 }
1866
1867 // Mask binary operation
1868 // - KAND, KANDN, KOR, KXNOR, KXOR
1869 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1870                            RegisterClass KRC, SDPatternOperator OpNode,
1871                            Predicate prd> {
1872   let Predicates = [prd] in
1873     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1874                !strconcat(OpcodeStr,
1875                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1876                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1877 }
1878
1879 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1880                                SDPatternOperator OpNode> {
1881   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1882                              HasDQI>, VEX_4V, VEX_L, PD;
1883   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1884                              HasAVX512>, VEX_4V, VEX_L, PS;
1885   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1886                              HasBWI>, VEX_4V, VEX_L, VEX_W, PD;
1887   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1888                              HasBWI>, VEX_4V, VEX_L, VEX_W, PS;
1889 }
1890
1891 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1892 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1893
1894 let isCommutable = 1 in {
1895   defm KAND  : avx512_mask_binop_all<0x41, "kand",  and>;
1896   defm KOR   : avx512_mask_binop_all<0x45, "kor",   or>;
1897   defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor>;
1898   defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor>;
1899 }
1900 let isCommutable = 0 in
1901   defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn>;
1902
1903 def : Pat<(xor VK1:$src1, VK1:$src2),
1904      (COPY_TO_REGCLASS (KXORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1905                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1906
1907 def : Pat<(or VK1:$src1, VK1:$src2),
1908      (COPY_TO_REGCLASS (KORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1909                                (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1910
1911 def : Pat<(and VK1:$src1, VK1:$src2),
1912      (COPY_TO_REGCLASS (KANDWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1913                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1914
1915 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1916   let Predicates = [HasAVX512] in
1917     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1918                 (i16 GR16:$src1), (i16 GR16:$src2)),
1919               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1920               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1921               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1922 }
1923
1924 defm : avx512_mask_binop_int<"kand",  "KAND">;
1925 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1926 defm : avx512_mask_binop_int<"kor",   "KOR">;
1927 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1928 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1929
1930 // With AVX-512, 8-bit mask is promoted to 16-bit mask.
1931 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1932   let Predicates = [HasAVX512] in
1933     def : Pat<(OpNode VK8:$src1, VK8:$src2),
1934               (COPY_TO_REGCLASS
1935                 (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
1936                       (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
1937 }
1938
1939 defm : avx512_binop_pat<and,  KANDWrr>;
1940 defm : avx512_binop_pat<andn, KANDNWrr>;
1941 defm : avx512_binop_pat<or,   KORWrr>;
1942 defm : avx512_binop_pat<xnor, KXNORWrr>;
1943 defm : avx512_binop_pat<xor,  KXORWrr>;
1944
1945 // Mask unpacking
1946 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
1947                            RegisterClass KRC> {
1948   let Predicates = [HasAVX512] in
1949     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1950                !strconcat(OpcodeStr,
1951                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1952 }
1953
1954 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
1955   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
1956                             VEX_4V, VEX_L, PD;
1957 }
1958
1959 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
1960 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
1961           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
1962                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
1963
1964
1965 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
1966   let Predicates = [HasAVX512] in
1967     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
1968                 (i16 GR16:$src1), (i16 GR16:$src2)),
1969               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
1970               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1971               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1972 }
1973 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
1974
1975 // Mask bit testing
1976 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
1977                             SDNode OpNode> {
1978   let Predicates = [HasAVX512], Defs = [EFLAGS] in
1979     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
1980                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1981                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
1982 }
1983
1984 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1985   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
1986                             VEX, PS;
1987   let Predicates = [HasDQI] in
1988   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
1989                             VEX, PD;
1990   let Predicates = [HasBWI] in {
1991   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
1992                             VEX, PS, VEX_W;
1993   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
1994                             VEX, PD, VEX_W;
1995   }
1996 }
1997
1998 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
1999
2000 // Mask shift
2001 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2002                              SDNode OpNode> {
2003   let Predicates = [HasAVX512] in
2004     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2005                  !strconcat(OpcodeStr,
2006                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2007                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2008 }
2009
2010 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2011                                SDNode OpNode> {
2012   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2013                                VEX, TAPD, VEX_W;
2014   let Predicates = [HasDQI] in
2015   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2016                                VEX, TAPD;
2017   let Predicates = [HasBWI] in {
2018   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2019                                VEX, TAPD, VEX_W;
2020   let Predicates = [HasDQI] in
2021   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2022                                VEX, TAPD;
2023   }
2024 }
2025
2026 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2027 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2028
2029 // Mask setting all 0s or 1s
2030 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2031   let Predicates = [HasAVX512] in
2032     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2033       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2034                      [(set KRC:$dst, (VT Val))]>;
2035 }
2036
2037 multiclass avx512_mask_setop_w<PatFrag Val> {
2038   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2039   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2040 }
2041
2042 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2043 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2044
2045 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2046 let Predicates = [HasAVX512] in {
2047   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2048   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2049   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2050   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2051   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2052 }
2053 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2054           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2055
2056 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2057           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2058
2059 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2060           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2061
2062 let Predicates = [HasVLX] in {
2063   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2064             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2065   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2066             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2067   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2068             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2069   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2070             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2071   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2072             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2073 }
2074
2075 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2076           (v8i1 (COPY_TO_REGCLASS
2077                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2078                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2079
2080 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2081           (v8i1 (COPY_TO_REGCLASS
2082                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2083                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2084
2085 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2086           (v4i1 (COPY_TO_REGCLASS
2087                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2088                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2089
2090 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2091           (v4i1 (COPY_TO_REGCLASS
2092                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2093                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2094
2095 //===----------------------------------------------------------------------===//
2096 // AVX-512 - Aligned and unaligned load and store
2097 //
2098
2099
2100 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2101                          PatFrag ld_frag, PatFrag mload,
2102                          bit IsReMaterializable = 1> {
2103   let hasSideEffects = 0 in {
2104   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2105                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2106                     _.ExeDomain>, EVEX;
2107   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2108                       (ins _.KRCWM:$mask,  _.RC:$src),
2109                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2110                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2111                        EVEX, EVEX_KZ;
2112
2113   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2114       SchedRW = [WriteLoad] in
2115   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2116                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2117                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2118                     _.ExeDomain>, EVEX;
2119
2120   let Constraints = "$src0 = $dst" in {
2121   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2122                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2123                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2124                     "${dst} {${mask}}, $src1}"),
2125                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2126                                         (_.VT _.RC:$src1),
2127                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2128                      EVEX, EVEX_K;
2129   let mayLoad = 1, SchedRW = [WriteLoad] in
2130     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2131                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2132                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2133                       "${dst} {${mask}}, $src1}"),
2134                      [(set _.RC:$dst, (_.VT
2135                          (vselect _.KRCWM:$mask,
2136                           (_.VT (bitconvert (ld_frag addr:$src1))),
2137                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2138   }
2139   let mayLoad = 1, SchedRW = [WriteLoad] in
2140   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2141                   (ins _.KRCWM:$mask, _.MemOp:$src),
2142                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2143                                 "${dst} {${mask}} {z}, $src}",
2144                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2145                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2146                   _.ExeDomain>, EVEX, EVEX_KZ;
2147   }
2148   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2149             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2150
2151   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2152             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2153
2154   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2155             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2156              _.KRCWM:$mask, addr:$ptr)>;
2157 }
2158
2159 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2160                                   AVX512VLVectorVTInfo _,
2161                                   Predicate prd,
2162                                   bit IsReMaterializable = 1> {
2163   let Predicates = [prd] in
2164   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2165                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2166
2167   let Predicates = [prd, HasVLX] in {
2168   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2169                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2170   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2171                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2172   }
2173 }
2174
2175 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2176                                   AVX512VLVectorVTInfo _,
2177                                   Predicate prd,
2178                                   bit IsReMaterializable = 1> {
2179   let Predicates = [prd] in
2180   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2181                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2182
2183   let Predicates = [prd, HasVLX] in {
2184   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2185                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2186   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2187                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2188   }
2189 }
2190
2191 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2192                         PatFrag st_frag, PatFrag mstore> {
2193   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2194   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2195                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2196                         _.ExeDomain>, EVEX;
2197   let Constraints = "$src1 = $dst" in
2198   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2199                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2200                          OpcodeStr #
2201                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2202                          [], _.ExeDomain>,  EVEX, EVEX_K;
2203   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2204                           (ins _.KRCWM:$mask, _.RC:$src),
2205                           OpcodeStr #
2206                           "\t{$src, ${dst} {${mask}} {z}|" #
2207                           "${dst} {${mask}} {z}, $src}",
2208                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2209   }
2210   let mayStore = 1 in {
2211   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2212                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2213                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2214   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2215                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2216               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2217                [], _.ExeDomain>, EVEX, EVEX_K;
2218   }
2219
2220   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2221            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2222                                                     _.KRCWM:$mask, _.RC:$src)>;
2223 }
2224
2225
2226 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2227                             AVX512VLVectorVTInfo _, Predicate prd> {
2228   let Predicates = [prd] in
2229   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2230                         masked_store_unaligned>, EVEX_V512;
2231
2232   let Predicates = [prd, HasVLX] in {
2233     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2234                              masked_store_unaligned>, EVEX_V256;
2235     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2236                              masked_store_unaligned>, EVEX_V128;
2237   }
2238 }
2239
2240 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2241                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2242   let Predicates = [prd] in
2243   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2244                         masked_store_aligned512>, EVEX_V512;
2245
2246   let Predicates = [prd, HasVLX] in {
2247     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2248                              masked_store_aligned256>, EVEX_V256;
2249     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2250                              masked_store_aligned128>, EVEX_V128;
2251   }
2252 }
2253
2254 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2255                                      HasAVX512>,
2256                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2257                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2258
2259 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2260                                      HasAVX512>,
2261                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2262                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2263
2264 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2265                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2266                               PS, EVEX_CD8<32, CD8VF>;
2267
2268 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2269                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2270                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2271
2272 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2273                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2274        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2275
2276 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2277                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2278        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2279
2280 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2281                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2282        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2283
2284 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2285                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2286        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2287
2288 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2289                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2290        (VMOVAPDZrm addr:$ptr)>;
2291
2292 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2293                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2294        (VMOVAPSZrm addr:$ptr)>;
2295
2296 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2297           GR16:$mask),
2298          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2299             VR512:$src)>;
2300 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2301           GR8:$mask),
2302          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2303             VR512:$src)>;
2304
2305 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2306           GR16:$mask),
2307          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2308             VR512:$src)>;
2309 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2310           GR8:$mask),
2311          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2312             VR512:$src)>;
2313
2314 let Predicates = [HasAVX512, NoVLX] in {
2315 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2316          (VMOVUPSZmrk addr:$ptr,
2317          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2318          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2319
2320 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2321          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2322           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2323
2324 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2325          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2326          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2327           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2328 }
2329
2330 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2331                                        HasAVX512>,
2332                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2333                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2334
2335 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2336                                        HasAVX512>,
2337                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2338                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2339
2340 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2341                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2342                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2343
2344 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2345                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2346                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2347
2348 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2349                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2350                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2351
2352 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2353                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2354                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2355
2356 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2357                  (v16i32 immAllZerosV), GR16:$mask)),
2358        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2359
2360 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2361                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2362        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2363
2364 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2365             GR16:$mask),
2366          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2367             VR512:$src)>;
2368 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2369             GR8:$mask),
2370          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2371             VR512:$src)>;
2372
2373 let AddedComplexity = 20 in {
2374 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2375                           (bc_v8i64 (v16i32 immAllZerosV)))),
2376                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2377
2378 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2379                           (v8i64 VR512:$src))),
2380    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2381                                               VK8), VR512:$src)>;
2382
2383 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2384                            (v16i32 immAllZerosV))),
2385                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2386
2387 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2388                            (v16i32 VR512:$src))),
2389                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2390 }
2391 // NoVLX patterns
2392 let Predicates = [HasAVX512, NoVLX] in {
2393 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2394          (VMOVDQU32Zmrk addr:$ptr,
2395          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2396          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2397
2398 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2399          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2400           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2401 }
2402
2403 // Move Int Doubleword to Packed Double Int
2404 //
2405 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2406                       "vmovd\t{$src, $dst|$dst, $src}",
2407                       [(set VR128X:$dst,
2408                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2409                         EVEX, VEX_LIG;
2410 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2411                       "vmovd\t{$src, $dst|$dst, $src}",
2412                       [(set VR128X:$dst,
2413                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2414                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2415 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2416                       "vmovq\t{$src, $dst|$dst, $src}",
2417                         [(set VR128X:$dst,
2418                           (v2i64 (scalar_to_vector GR64:$src)))],
2419                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2420 let isCodeGenOnly = 1 in {
2421 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2422                        "vmovq\t{$src, $dst|$dst, $src}",
2423                        [(set FR64:$dst, (bitconvert GR64:$src))],
2424                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2425 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2426                          "vmovq\t{$src, $dst|$dst, $src}",
2427                          [(set GR64:$dst, (bitconvert FR64:$src))],
2428                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2429 }
2430 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2431                          "vmovq\t{$src, $dst|$dst, $src}",
2432                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2433                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2434                          EVEX_CD8<64, CD8VT1>;
2435
2436 // Move Int Doubleword to Single Scalar
2437 //
2438 let isCodeGenOnly = 1 in {
2439 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2440                       "vmovd\t{$src, $dst|$dst, $src}",
2441                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2442                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2443
2444 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2445                       "vmovd\t{$src, $dst|$dst, $src}",
2446                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2447                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2448 }
2449
2450 // Move doubleword from xmm register to r/m32
2451 //
2452 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2453                        "vmovd\t{$src, $dst|$dst, $src}",
2454                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2455                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2456                        EVEX, VEX_LIG;
2457 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2458                        (ins i32mem:$dst, VR128X:$src),
2459                        "vmovd\t{$src, $dst|$dst, $src}",
2460                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2461                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2462                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2463
2464 // Move quadword from xmm1 register to r/m64
2465 //
2466 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2467                       "vmovq\t{$src, $dst|$dst, $src}",
2468                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2469                                                    (iPTR 0)))],
2470                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2471                       Requires<[HasAVX512, In64BitMode]>;
2472
2473 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2474                        (ins i64mem:$dst, VR128X:$src),
2475                        "vmovq\t{$src, $dst|$dst, $src}",
2476                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2477                                addr:$dst)], IIC_SSE_MOVDQ>,
2478                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2479                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2480
2481 // Move Scalar Single to Double Int
2482 //
2483 let isCodeGenOnly = 1 in {
2484 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2485                       (ins FR32X:$src),
2486                       "vmovd\t{$src, $dst|$dst, $src}",
2487                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2488                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2489 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2490                       (ins i32mem:$dst, FR32X:$src),
2491                       "vmovd\t{$src, $dst|$dst, $src}",
2492                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2493                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2494 }
2495
2496 // Move Quadword Int to Packed Quadword Int
2497 //
2498 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2499                       (ins i64mem:$src),
2500                       "vmovq\t{$src, $dst|$dst, $src}",
2501                       [(set VR128X:$dst,
2502                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2503                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2504
2505 //===----------------------------------------------------------------------===//
2506 // AVX-512  MOVSS, MOVSD
2507 //===----------------------------------------------------------------------===//
2508
2509 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2510                               SDNode OpNode, ValueType vt,
2511                               X86MemOperand x86memop, PatFrag mem_pat> {
2512   let hasSideEffects = 0 in {
2513   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2514               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2515               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2516                                       (scalar_to_vector RC:$src2))))],
2517               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2518   let Constraints = "$src1 = $dst" in
2519   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2520               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2521               !strconcat(asm,
2522                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2523               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2524   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2525               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2526               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2527               EVEX, VEX_LIG;
2528   let mayStore = 1 in {
2529   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2530              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2531              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2532              EVEX, VEX_LIG;
2533   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2534              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2535              [], IIC_SSE_MOV_S_MR>,
2536              EVEX, VEX_LIG, EVEX_K;
2537   } // mayStore
2538   } //hasSideEffects = 0
2539 }
2540
2541 let ExeDomain = SSEPackedSingle in
2542 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2543                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2544
2545 let ExeDomain = SSEPackedDouble in
2546 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2547                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2548
2549 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2550           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2551            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2552
2553 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2554           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2555            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2556
2557 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2558           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2559            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2560
2561 // For the disassembler
2562 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2563   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2564                         (ins VR128X:$src1, FR32X:$src2),
2565                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2566                         IIC_SSE_MOV_S_RR>,
2567                         XS, EVEX_4V, VEX_LIG;
2568   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2569                         (ins VR128X:$src1, FR64X:$src2),
2570                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2571                         IIC_SSE_MOV_S_RR>,
2572                         XD, EVEX_4V, VEX_LIG, VEX_W;
2573 }
2574
2575 let Predicates = [HasAVX512] in {
2576   let AddedComplexity = 15 in {
2577   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2578   // MOVS{S,D} to the lower bits.
2579   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2580             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2581   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2582             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2583   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2584             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2585   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2586             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2587
2588   // Move low f32 and clear high bits.
2589   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2590             (SUBREG_TO_REG (i32 0),
2591              (VMOVSSZrr (v4f32 (V_SET0)),
2592               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2593   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2594             (SUBREG_TO_REG (i32 0),
2595              (VMOVSSZrr (v4i32 (V_SET0)),
2596                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2597   }
2598
2599   let AddedComplexity = 20 in {
2600   // MOVSSrm zeros the high parts of the register; represent this
2601   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2602   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2603             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2604   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2605             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2606   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2607             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2608
2609   // MOVSDrm zeros the high parts of the register; represent this
2610   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2611   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2612             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2613   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2614             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2615   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2616             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2617   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2618             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2619   def : Pat<(v2f64 (X86vzload addr:$src)),
2620             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2621
2622   // Represent the same patterns above but in the form they appear for
2623   // 256-bit types
2624   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2625                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2626             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2627   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2628                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2629             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2630   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2631                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2632             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2633   }
2634   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2635                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2636             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2637                                             FR32X:$src)), sub_xmm)>;
2638   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2639                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2640             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2641                                      FR64X:$src)), sub_xmm)>;
2642   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2643                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2644             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2645
2646   // Move low f64 and clear high bits.
2647   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2648             (SUBREG_TO_REG (i32 0),
2649              (VMOVSDZrr (v2f64 (V_SET0)),
2650                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2651
2652   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2653             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2654                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2655
2656   // Extract and store.
2657   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2658                    addr:$dst),
2659             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2660   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2661                    addr:$dst),
2662             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2663
2664   // Shuffle with VMOVSS
2665   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2666             (VMOVSSZrr (v4i32 VR128X:$src1),
2667                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2668   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2669             (VMOVSSZrr (v4f32 VR128X:$src1),
2670                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2671
2672   // 256-bit variants
2673   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2674             (SUBREG_TO_REG (i32 0),
2675               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2676                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2677               sub_xmm)>;
2678   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2679             (SUBREG_TO_REG (i32 0),
2680               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2681                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2682               sub_xmm)>;
2683
2684   // Shuffle with VMOVSD
2685   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2686             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2687   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2688             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2689   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2690             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2691   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2692             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2693
2694   // 256-bit variants
2695   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2696             (SUBREG_TO_REG (i32 0),
2697               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2698                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2699               sub_xmm)>;
2700   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2701             (SUBREG_TO_REG (i32 0),
2702               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2703                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2704               sub_xmm)>;
2705
2706   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2707             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2708   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2709             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2710   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2711             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2712   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2713             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2714 }
2715
2716 let AddedComplexity = 15 in
2717 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2718                                 (ins VR128X:$src),
2719                                 "vmovq\t{$src, $dst|$dst, $src}",
2720                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2721                                                    (v2i64 VR128X:$src))))],
2722                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2723
2724 let AddedComplexity = 20 in
2725 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2726                                  (ins i128mem:$src),
2727                                  "vmovq\t{$src, $dst|$dst, $src}",
2728                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2729                                                      (loadv2i64 addr:$src))))],
2730                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2731                                  EVEX_CD8<8, CD8VT8>;
2732
2733 let Predicates = [HasAVX512] in {
2734   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2735   let AddedComplexity = 20 in {
2736     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2737               (VMOVDI2PDIZrm addr:$src)>;
2738     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2739               (VMOV64toPQIZrr GR64:$src)>;
2740     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2741               (VMOVDI2PDIZrr GR32:$src)>;
2742
2743     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2744               (VMOVDI2PDIZrm addr:$src)>;
2745     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2746               (VMOVDI2PDIZrm addr:$src)>;
2747     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2748             (VMOVZPQILo2PQIZrm addr:$src)>;
2749     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2750             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2751     def : Pat<(v2i64 (X86vzload addr:$src)),
2752             (VMOVZPQILo2PQIZrm addr:$src)>;
2753   }
2754
2755   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2756   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2757                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2758             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2759   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2760                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2761             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2762 }
2763
2764 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2765         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2766
2767 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2768         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2769
2770 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2771         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2772
2773 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2774         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2775
2776 //===----------------------------------------------------------------------===//
2777 // AVX-512 - Non-temporals
2778 //===----------------------------------------------------------------------===//
2779 let SchedRW = [WriteLoad] in {
2780   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2781                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2782                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2783                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2784                         EVEX_CD8<64, CD8VF>;
2785
2786   let Predicates = [HasAVX512, HasVLX] in {
2787     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2788                              (ins i256mem:$src),
2789                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2790                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2791                              EVEX_CD8<64, CD8VF>;
2792
2793     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2794                              (ins i128mem:$src),
2795                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2796                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2797                              EVEX_CD8<64, CD8VF>;
2798   }
2799 }
2800
2801 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2802                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2803                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2804   let SchedRW = [WriteStore], mayStore = 1,
2805       AddedComplexity = 400 in
2806   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2807                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2808                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2809 }
2810
2811 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2812                            string elty, string elsz, string vsz512,
2813                            string vsz256, string vsz128, Domain d,
2814                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2815   let Predicates = [prd] in
2816   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2817                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2818                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2819                         EVEX_V512;
2820
2821   let Predicates = [prd, HasVLX] in {
2822     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2823                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2824                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2825                              EVEX_V256;
2826
2827     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2828                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2829                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2830                              EVEX_V128;
2831   }
2832 }
2833
2834 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2835                                 "i", "64", "8", "4", "2", SSEPackedInt,
2836                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2837
2838 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2839                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2840                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2841
2842 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2843                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2844                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2845
2846 //===----------------------------------------------------------------------===//
2847 // AVX-512 - Integer arithmetic
2848 //
2849 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2850                            X86VectorVTInfo _, OpndItins itins,
2851                            bit IsCommutable = 0> {
2852   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2853                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2854                     "$src2, $src1", "$src1, $src2",
2855                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2856                     "", itins.rr, IsCommutable>,
2857             AVX512BIBase, EVEX_4V;
2858
2859   let mayLoad = 1 in
2860     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2861                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2862                     "$src2, $src1", "$src1, $src2",
2863                     (_.VT (OpNode _.RC:$src1,
2864                                   (bitconvert (_.LdFrag addr:$src2)))),
2865                     "", itins.rm>,
2866               AVX512BIBase, EVEX_4V;
2867 }
2868
2869 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2870                             X86VectorVTInfo _, OpndItins itins,
2871                             bit IsCommutable = 0> :
2872            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2873   let mayLoad = 1 in
2874     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2875                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2876                     "${src2}"##_.BroadcastStr##", $src1",
2877                     "$src1, ${src2}"##_.BroadcastStr,
2878                     (_.VT (OpNode _.RC:$src1,
2879                                   (X86VBroadcast
2880                                       (_.ScalarLdFrag addr:$src2)))),
2881                     "", itins.rm>,
2882                AVX512BIBase, EVEX_4V, EVEX_B;
2883 }
2884
2885 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2886                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2887                               Predicate prd, bit IsCommutable = 0> {
2888   let Predicates = [prd] in
2889     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2890                              IsCommutable>, EVEX_V512;
2891
2892   let Predicates = [prd, HasVLX] in {
2893     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2894                              IsCommutable>, EVEX_V256;
2895     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2896                              IsCommutable>, EVEX_V128;
2897   }
2898 }
2899
2900 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2901                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2902                                Predicate prd, bit IsCommutable = 0> {
2903   let Predicates = [prd] in
2904     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2905                              IsCommutable>, EVEX_V512;
2906
2907   let Predicates = [prd, HasVLX] in {
2908     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2909                              IsCommutable>, EVEX_V256;
2910     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2911                              IsCommutable>, EVEX_V128;
2912   }
2913 }
2914
2915 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
2916                                 OpndItins itins, Predicate prd,
2917                                 bit IsCommutable = 0> {
2918   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
2919                                itins, prd, IsCommutable>,
2920                                VEX_W, EVEX_CD8<64, CD8VF>;
2921 }
2922
2923 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
2924                                 OpndItins itins, Predicate prd,
2925                                 bit IsCommutable = 0> {
2926   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
2927                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
2928 }
2929
2930 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2931                                 OpndItins itins, Predicate prd,
2932                                 bit IsCommutable = 0> {
2933   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
2934                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
2935 }
2936
2937 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
2938                                 OpndItins itins, Predicate prd,
2939                                 bit IsCommutable = 0> {
2940   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
2941                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
2942 }
2943
2944 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
2945                                  SDNode OpNode, OpndItins itins, Predicate prd,
2946                                  bit IsCommutable = 0> {
2947   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
2948                                    IsCommutable>;
2949
2950   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
2951                                    IsCommutable>;
2952 }
2953
2954 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
2955                                  SDNode OpNode, OpndItins itins, Predicate prd,
2956                                  bit IsCommutable = 0> {
2957   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
2958                                    IsCommutable>;
2959
2960   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
2961                                    IsCommutable>;
2962 }
2963
2964 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
2965                                   bits<8> opc_d, bits<8> opc_q,
2966                                   string OpcodeStr, SDNode OpNode,
2967                                   OpndItins itins, bit IsCommutable = 0> {
2968   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
2969                                     itins, HasAVX512, IsCommutable>,
2970               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
2971                                     itins, HasBWI, IsCommutable>;
2972 }
2973
2974 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, ValueType DstVT,
2975                             ValueType SrcVT, RegisterClass KRC, RegisterClass RC,
2976                             PatFrag memop_frag, X86MemOperand x86memop,
2977                             PatFrag scalar_mfrag, X86MemOperand x86scalar_mop,
2978                             string BrdcstStr, OpndItins itins, bit IsCommutable = 0> {
2979   let isCommutable = IsCommutable in
2980   {
2981     def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2982        (ins RC:$src1, RC:$src2),
2983        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2984        []>, EVEX_4V;
2985     def rrk : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2986                (ins KRC:$mask, RC:$src1, RC:$src2),
2987                !strconcat(OpcodeStr,
2988                   "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
2989                [], itins.rr>, EVEX_4V, EVEX_K;
2990     def rrkz : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2991                 (ins KRC:$mask, RC:$src1, RC:$src2),
2992                 !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}} {z}" ,
2993                     "|$dst {${mask}} {z}, $src1, $src2}"),
2994                 [], itins.rr>, EVEX_4V, EVEX_KZ;
2995   }
2996   let mayLoad = 1 in {
2997     def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2998               (ins RC:$src1, x86memop:$src2),
2999               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3000               []>, EVEX_4V;
3001     def rmk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3002                (ins KRC:$mask, RC:$src1, x86memop:$src2),
3003                !strconcat(OpcodeStr,
3004                    "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
3005                [], itins.rm>, EVEX_4V, EVEX_K;
3006     def rmkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3007                 (ins KRC:$mask, RC:$src1, x86memop:$src2),
3008                 !strconcat(OpcodeStr,
3009                     "\t{$src2, $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, $src2}"),
3010                 [], itins.rm>, EVEX_4V, EVEX_KZ;
3011     def rmb : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3012                (ins RC:$src1, x86scalar_mop:$src2),
3013                !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3014                           ", $src1, $dst|$dst, $src1, ${src2}", BrdcstStr, "}"),
3015                [], itins.rm>, EVEX_4V, EVEX_B;
3016     def rmbk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3017                 (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
3018                 !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3019                            ", $src1, $dst {${mask}}|$dst {${mask}}, $src1, ${src2}",
3020                            BrdcstStr, "}"),
3021                 [], itins.rm>, EVEX_4V, EVEX_B, EVEX_K;
3022     def rmbkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3023                  (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
3024                  !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3025                             ", $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, ${src2}",
3026                             BrdcstStr, "}"),
3027                  [], itins.rm>, EVEX_4V, EVEX_B, EVEX_KZ;
3028   }
3029 }
3030
3031 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3032                                     SSE_INTALU_ITINS_P, 1>;
3033 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3034                                     SSE_INTALU_ITINS_P, 0>;
3035 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3036                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3037 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3038                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3039 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3040                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3041
3042 defm VPMULDQZ : avx512_binop_rm2<0x28, "vpmuldq", v8i64, v16i32, VK8WM, VR512,
3043                    loadv8i64, i512mem, loadi64, i64mem, "{1to8}",
3044                    SSE_INTALU_ITINS_P, 1>, T8PD, EVEX_V512,
3045                    EVEX_CD8<64, CD8VF>, VEX_W;
3046
3047 defm VPMULUDQZ : avx512_binop_rm2<0xF4, "vpmuludq", v8i64, v16i32, VK8WM, VR512,
3048                    loadv8i64, i512mem, loadi64, i64mem, "{1to8}",
3049                    SSE_INTMUL_ITINS_P, 1>, EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3050
3051 def : Pat<(v8i64 (X86pmuludq (v16i32 VR512:$src1), (v16i32 VR512:$src2))),
3052           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
3053
3054 def : Pat<(v8i64 (int_x86_avx512_mask_pmulu_dq_512 (v16i32 VR512:$src1),
3055            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3056           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
3057 def : Pat<(v8i64 (int_x86_avx512_mask_pmul_dq_512 (v16i32 VR512:$src1),
3058            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3059           (VPMULDQZrr VR512:$src1, VR512:$src2)>;
3060
3061 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3062                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3063 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3064                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3065 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3066                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3067
3068 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3069                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3070 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3071                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3072 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3073                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3074
3075 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3076                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3077 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3078                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3079 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3080                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3081
3082 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3083                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3084 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3085                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3086 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3087                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3088
3089 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3090                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3091            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3092 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3093                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3094            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3095 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3096                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3097            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3098 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3099                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3100            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3101 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3102                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3103            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3104 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3105                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3106            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3107 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3108                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3109            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3110 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3111                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3112            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3113 //===----------------------------------------------------------------------===//
3114 // AVX-512 - Unpack Instructions
3115 //===----------------------------------------------------------------------===//
3116
3117 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3118                                    PatFrag mem_frag, RegisterClass RC,
3119                                    X86MemOperand x86memop, string asm,
3120                                    Domain d> {
3121     def rr : AVX512PI<opc, MRMSrcReg,
3122                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3123                 asm, [(set RC:$dst,
3124                            (vt (OpNode RC:$src1, RC:$src2)))],
3125                            d>, EVEX_4V;
3126     def rm : AVX512PI<opc, MRMSrcMem,
3127                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3128                 asm, [(set RC:$dst,
3129                        (vt (OpNode RC:$src1,
3130                             (bitconvert (mem_frag addr:$src2)))))],
3131                         d>, EVEX_4V;
3132 }
3133
3134 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3135       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3136       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3137 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3138       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3139       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3140 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3141       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3142       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3143 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3144       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3145       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3146
3147 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3148                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3149                         X86MemOperand x86memop> {
3150   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3151        (ins RC:$src1, RC:$src2),
3152        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3153        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3154        IIC_SSE_UNPCK>, EVEX_4V;
3155   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3156        (ins RC:$src1, x86memop:$src2),
3157        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3158        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3159                                      (bitconvert (memop_frag addr:$src2)))))],
3160                                      IIC_SSE_UNPCK>, EVEX_4V;
3161 }
3162 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3163                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3164                                 EVEX_CD8<32, CD8VF>;
3165 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3166                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3167                                 VEX_W, EVEX_CD8<64, CD8VF>;
3168 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3169                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3170                                 EVEX_CD8<32, CD8VF>;
3171 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3172                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3173                                 VEX_W, EVEX_CD8<64, CD8VF>;
3174 //===----------------------------------------------------------------------===//
3175 // AVX-512 - PSHUFD
3176 //
3177
3178 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
3179                          SDNode OpNode, PatFrag mem_frag,
3180                          X86MemOperand x86memop, ValueType OpVT> {
3181   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
3182                      (ins RC:$src1, u8imm:$src2),
3183                      !strconcat(OpcodeStr,
3184                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3185                      [(set RC:$dst,
3186                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
3187                      EVEX;
3188   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
3189                      (ins x86memop:$src1, u8imm:$src2),
3190                      !strconcat(OpcodeStr,
3191                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3192                      [(set RC:$dst,
3193                        (OpVT (OpNode (mem_frag addr:$src1),
3194                               (i8 imm:$src2))))]>, EVEX;
3195 }
3196
3197 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, loadv16i32,
3198                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
3199
3200 //===----------------------------------------------------------------------===//
3201 // AVX-512  Logical Instructions
3202 //===----------------------------------------------------------------------===//
3203
3204 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3205                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3206 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3207                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3208 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3209                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3210 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3211                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3212
3213 //===----------------------------------------------------------------------===//
3214 // AVX-512  FP arithmetic
3215 //===----------------------------------------------------------------------===//
3216 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3217                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3218                          bit IsCommutable> {
3219
3220   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3221                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3222                            "$src2, $src1", "$src1, $src2",
3223                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3224                            (i32 FROUND_CURRENT)),
3225                            "", itins.rr, IsCommutable>;
3226
3227   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3228                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3229                          "$src2, $src1", "$src1, $src2",
3230                          (VecNode (_.VT _.RC:$src1),
3231                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3232                            (i32 FROUND_CURRENT)),
3233                          "", itins.rm, IsCommutable>;
3234   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3235       Predicates = [HasAVX512] in {
3236   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3237                          (ins _.FRC:$src1, _.FRC:$src2),
3238                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3239                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3240                           itins.rr>;
3241   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3242                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3243                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3244                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3245                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3246   }
3247 }
3248
3249 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3250                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3251
3252   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3253                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3254                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3255                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3256                           (i32 imm:$rc)), "", itins.rr, IsCommutable>,
3257                           EVEX_B, EVEX_RC;
3258 }
3259 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3260                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3261
3262   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3263                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3264                             "$src2, $src1", "$src1, $src2",
3265                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3266                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
3267 }
3268
3269 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3270                                   SDNode VecNode,
3271                                   SizeItins itins, bit IsCommutable> {
3272   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3273                               itins.s, IsCommutable>,
3274              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3275                               itins.s, IsCommutable>,
3276                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3277   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3278                               itins.d,                  IsCommutable>,
3279              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3280                               itins.d, IsCommutable>,
3281                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3282 }
3283
3284 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3285                                   SDNode VecNode,
3286                                   SizeItins itins, bit IsCommutable> {
3287   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3288                               itins.s, IsCommutable>,
3289              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3290                               itins.s, IsCommutable>,
3291                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3292   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3293                               itins.d,                  IsCommutable>,
3294              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3295                               itins.d, IsCommutable>,
3296                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3297 }
3298 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3299 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3300 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3301 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3302 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3303 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3304
3305 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3306                             X86VectorVTInfo _, bit IsCommutable> {
3307   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3308                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3309                   "$src2, $src1", "$src1, $src2",
3310                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3311   let mayLoad = 1 in {
3312     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3313                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3314                     "$src2, $src1", "$src1, $src2",
3315                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3316     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3317                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3318                      "${src2}"##_.BroadcastStr##", $src1",
3319                      "$src1, ${src2}"##_.BroadcastStr,
3320                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3321                                                 (_.ScalarLdFrag addr:$src2))))>,
3322                      EVEX_4V, EVEX_B;
3323   }//let mayLoad = 1
3324 }
3325
3326 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3327                             X86VectorVTInfo _, bit IsCommutable> {
3328   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3329                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3330                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3331                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3332                   EVEX_4V, EVEX_B, EVEX_RC;
3333 }
3334
3335 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3336                              bit IsCommutable = 0> {
3337   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3338                               IsCommutable>, EVEX_V512, PS,
3339                               EVEX_CD8<32, CD8VF>;
3340   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3341                               IsCommutable>, EVEX_V512, PD, VEX_W,
3342                               EVEX_CD8<64, CD8VF>;
3343
3344     // Define only if AVX512VL feature is present.
3345   let Predicates = [HasVLX] in {
3346     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3347                                    IsCommutable>, EVEX_V128, PS,
3348                                    EVEX_CD8<32, CD8VF>;
3349     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3350                                    IsCommutable>, EVEX_V256, PS,
3351                                    EVEX_CD8<32, CD8VF>;
3352     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3353                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3354                                    EVEX_CD8<64, CD8VF>;
3355     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3356                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3357                                    EVEX_CD8<64, CD8VF>;
3358   }
3359 }
3360
3361 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3362   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3363                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3364   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3365                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3366 }
3367
3368 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3369             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3370 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3371             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3372 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3373             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3374 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3375             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3376 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>;
3377 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>;
3378
3379 def : Pat<(v16f32 (int_x86_avx512_mask_max_ps_512 (v16f32 VR512:$src1),
3380                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3381                    (i16 -1), FROUND_CURRENT)),
3382           (VMAXPSZrr VR512:$src1, VR512:$src2)>;
3383
3384 def : Pat<(v8f64 (int_x86_avx512_mask_max_pd_512 (v8f64 VR512:$src1),
3385                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3386                    (i8 -1), FROUND_CURRENT)),
3387           (VMAXPDZrr VR512:$src1, VR512:$src2)>;
3388
3389 def : Pat<(v16f32 (int_x86_avx512_mask_min_ps_512 (v16f32 VR512:$src1),
3390                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3391                    (i16 -1), FROUND_CURRENT)),
3392           (VMINPSZrr VR512:$src1, VR512:$src2)>;
3393
3394 def : Pat<(v8f64 (int_x86_avx512_mask_min_pd_512 (v8f64 VR512:$src1),
3395                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3396                    (i8 -1), FROUND_CURRENT)),
3397           (VMINPDZrr VR512:$src1, VR512:$src2)>;
3398 //===----------------------------------------------------------------------===//
3399 // AVX-512  VPTESTM instructions
3400 //===----------------------------------------------------------------------===//
3401
3402 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, RegisterClass KRC,
3403               RegisterClass RC, X86MemOperand x86memop, PatFrag memop_frag,
3404               SDNode OpNode, ValueType vt> {
3405   def rr : AVX512PI<opc, MRMSrcReg,
3406              (outs KRC:$dst), (ins RC:$src1, RC:$src2),
3407              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3408              [(set KRC:$dst, (OpNode (vt RC:$src1), (vt RC:$src2)))],
3409              SSEPackedInt>, EVEX_4V;
3410   def rm : AVX512PI<opc, MRMSrcMem,
3411              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2),
3412              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3413              [(set KRC:$dst, (OpNode (vt RC:$src1),
3414               (bitconvert (memop_frag addr:$src2))))], SSEPackedInt>, EVEX_4V;
3415 }
3416
3417 defm VPTESTMDZ  : avx512_vptest<0x27, "vptestmd", VK16, VR512,  f512mem,
3418                               loadv16i32, X86testm, v16i32>, T8PD, EVEX_V512,
3419                               EVEX_CD8<32, CD8VF>;
3420 defm VPTESTMQZ  : avx512_vptest<0x27, "vptestmq", VK8, VR512,  f512mem,
3421                               loadv8i64, X86testm, v8i64>, T8PD, EVEX_V512, VEX_W,
3422                               EVEX_CD8<64, CD8VF>;
3423
3424 let Predicates = [HasCDI] in {
3425 defm VPTESTNMDZ  : avx512_vptest<0x27, "vptestnmd", VK16, VR512,  f512mem,
3426                               loadv16i32, X86testnm, v16i32>, T8XS, EVEX_V512,
3427                               EVEX_CD8<32, CD8VF>;
3428 defm VPTESTNMQZ  : avx512_vptest<0x27, "vptestnmq", VK8, VR512,  f512mem,
3429                               loadv8i64, X86testnm, v8i64>, T8XS, EVEX_V512, VEX_W,
3430                               EVEX_CD8<64, CD8VF>;
3431 }
3432
3433 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3434                  (v16i32 VR512:$src2), (i16 -1))),
3435                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3436
3437 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3438                  (v8i64 VR512:$src2), (i8 -1))),
3439                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3440
3441 //===----------------------------------------------------------------------===//
3442 // AVX-512  Shift instructions
3443 //===----------------------------------------------------------------------===//
3444 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3445                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3446   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3447                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3448                       "$src2, $src1", "$src1, $src2",
3449                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3450                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIi8Base, EVEX_4V;
3451   let mayLoad = 1 in
3452   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3453                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3454                        "$src2, $src1", "$src1, $src2",
3455                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3456                           (i8 imm:$src2))),
3457                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V;
3458 }
3459
3460 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3461                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3462   let mayLoad = 1 in
3463   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3464                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3465       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3466      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3467      " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V, EVEX_B;
3468 }
3469
3470 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3471                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3472    // src2 is always 128-bit
3473   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3474                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3475                       "$src2, $src1", "$src1, $src2",
3476                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3477                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3478   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3479                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3480                        "$src2, $src1", "$src1, $src2",
3481                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3482                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3483                    EVEX_4V;
3484 }
3485
3486 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3487                                   ValueType SrcVT, PatFrag bc_frag,
3488                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3489   let Predicates = [prd] in
3490   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3491                             VTInfo.info512>, EVEX_V512,
3492                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3493   let Predicates = [prd, HasVLX] in {
3494   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3495                             VTInfo.info256>, EVEX_V256,
3496                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3497   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3498                             VTInfo.info128>, EVEX_V128,
3499                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3500   }
3501 }
3502
3503 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3504                               string OpcodeStr, SDNode OpNode> {
3505   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3506                                  avx512vl_i32_info, HasAVX512>;
3507   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3508                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3509   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3510                                  avx512vl_i16_info, HasBWI>;
3511 }
3512
3513 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3514                                  string OpcodeStr, SDNode OpNode,
3515                                  AVX512VLVectorVTInfo VTInfo> {
3516   let Predicates = [HasAVX512] in
3517   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3518                               VTInfo.info512>,
3519              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3520                               VTInfo.info512>, EVEX_V512;
3521   let Predicates = [HasAVX512, HasVLX] in {
3522   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3523                               VTInfo.info256>,
3524              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3525                               VTInfo.info256>, EVEX_V256;
3526   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3527                               VTInfo.info128>,
3528              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3529                               VTInfo.info128>, EVEX_V128;
3530   }
3531 }
3532
3533 multiclass avx512_shift_rmi_w<bits<8> opcw,
3534                                  Format ImmFormR, Format ImmFormM,
3535                                  string OpcodeStr, SDNode OpNode> {
3536   let Predicates = [HasBWI] in
3537   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3538                                v32i16_info>, EVEX_V512;
3539   let Predicates = [HasVLX, HasBWI] in {
3540   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3541                                v16i16x_info>, EVEX_V256;
3542   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3543                                v8i16x_info>, EVEX_V128;
3544   }
3545 }
3546
3547 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3548                                  Format ImmFormR, Format ImmFormM,
3549                                  string OpcodeStr, SDNode OpNode> {
3550   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3551                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3552   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3553                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3554 }
3555
3556 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3557              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>;
3558
3559 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3560              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>;
3561
3562 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x73, MRM4r, MRM4m, "vpsra", X86vsrai>,
3563              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>;
3564
3565 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>;
3566 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>;
3567
3568 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3569 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3570 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3571
3572 //===-------------------------------------------------------------------===//
3573 // Variable Bit Shifts
3574 //===-------------------------------------------------------------------===//
3575 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3576                             X86VectorVTInfo _> {
3577   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3578                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3579                       "$src2, $src1", "$src1, $src2",
3580                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3581                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3582   let mayLoad = 1 in
3583   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3584                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3585                        "$src2, $src1", "$src1, $src2",
3586                    (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2))),
3587                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3588                    EVEX_CD8<_.EltSize, CD8VF>;
3589 }
3590
3591 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3592                             X86VectorVTInfo _> {
3593   let mayLoad = 1 in
3594   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3595                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3596                     "${src2}"##_.BroadcastStr##", $src1",
3597                     "$src1, ${src2}"##_.BroadcastStr,
3598                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3599                                                 (_.ScalarLdFrag addr:$src2))))),
3600                     " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3601                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3602 }
3603 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3604                                   AVX512VLVectorVTInfo _> {
3605   let Predicates  = [HasAVX512] in
3606   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3607            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3608
3609   let Predicates = [HasAVX512, HasVLX] in {
3610   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3611               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3612   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3613               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3614   }
3615 }
3616
3617 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3618                                  SDNode OpNode> {
3619   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3620                                  avx512vl_i32_info>;
3621   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3622                                  avx512vl_i64_info>, VEX_W;
3623 }
3624
3625 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3626                                  SDNode OpNode> {
3627   let Predicates = [HasBWI] in
3628   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3629               EVEX_V512, VEX_W;
3630   let Predicates = [HasVLX, HasBWI] in {
3631
3632   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3633               EVEX_V256, VEX_W;
3634   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3635               EVEX_V128, VEX_W;
3636   }
3637 }
3638
3639 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3640               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3641 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3642               avx512_var_shift_w<0x11, "vpsravw", sra>;
3643 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3644               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3645 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3646 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3647
3648 //===----------------------------------------------------------------------===//
3649 // AVX-512 - MOVDDUP
3650 //===----------------------------------------------------------------------===//
3651
3652 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3653                         X86MemOperand x86memop, PatFrag memop_frag> {
3654 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3655                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3656                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3657 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3658                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3659                     [(set RC:$dst,
3660                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3661 }
3662
3663 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3664                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3665 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3666           (VMOVDDUPZrm addr:$src)>;
3667
3668 //===---------------------------------------------------------------------===//
3669 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3670 //===---------------------------------------------------------------------===//
3671 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3672                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3673                               X86MemOperand x86memop> {
3674   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3675                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3676                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3677   let mayLoad = 1 in
3678   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3679                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3680                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3681 }
3682
3683 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3684                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3685                        EVEX_CD8<32, CD8VF>;
3686 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3687                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3688                        EVEX_CD8<32, CD8VF>;
3689
3690 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3691 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3692            (VMOVSHDUPZrm addr:$src)>;
3693 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3694 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3695            (VMOVSLDUPZrm addr:$src)>;
3696
3697 //===----------------------------------------------------------------------===//
3698 // Move Low to High and High to Low packed FP Instructions
3699 //===----------------------------------------------------------------------===//
3700 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3701           (ins VR128X:$src1, VR128X:$src2),
3702           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3703           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3704            IIC_SSE_MOV_LH>, EVEX_4V;
3705 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3706           (ins VR128X:$src1, VR128X:$src2),
3707           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3708           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3709           IIC_SSE_MOV_LH>, EVEX_4V;
3710
3711 let Predicates = [HasAVX512] in {
3712   // MOVLHPS patterns
3713   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3714             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3715   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3716             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3717
3718   // MOVHLPS patterns
3719   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3720             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3721 }
3722
3723 //===----------------------------------------------------------------------===//
3724 // FMA - Fused Multiply Operations
3725 //
3726
3727 let Constraints = "$src1 = $dst" in {
3728 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3729 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3730                            SDPatternOperator OpNode = null_frag> {
3731   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3732           (ins _.RC:$src2, _.RC:$src3),
3733           OpcodeStr, "$src3, $src2", "$src2, $src3",
3734           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
3735          AVX512FMA3Base;
3736
3737   let mayLoad = 1 in
3738   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3739             (ins _.RC:$src2, _.MemOp:$src3),
3740             OpcodeStr, "$src3, $src2", "$src2, $src3",
3741             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
3742             AVX512FMA3Base;
3743
3744   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3745               (ins _.RC:$src2, _.ScalarMemOp:$src3),
3746               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"), !strconcat("$src2, ${src3}", _.BroadcastStr ),
3747               (OpNode _.RC:$src1, _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
3748               AVX512FMA3Base, EVEX_B;
3749  }
3750 } // Constraints = "$src1 = $dst"
3751
3752 let Constraints = "$src1 = $dst" in {
3753 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3754 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3755                            SDPatternOperator OpNode> {
3756    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3757           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
3758           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
3759           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
3760           AVX512FMA3Base, EVEX_B, EVEX_RC;
3761  }
3762 } // Constraints = "$src1 = $dst"
3763
3764 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
3765                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
3766   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3767                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3768 }
3769
3770 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
3771                               string OpcodeStr, X86VectorVTInfo VTI,
3772                               SDPatternOperator OpNode> {
3773   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3774                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3775
3776   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
3777                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
3778 }
3779
3780 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
3781                               string OpcodeStr,
3782                               SDPatternOperator OpNode,
3783                               SDPatternOperator OpNodeRnd> {
3784 let ExeDomain = SSEPackedSingle in {
3785     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3786                                              v16f32_info, OpNode>,
3787                           avx512_fma3_round_forms<opc213, OpcodeStr,
3788                                              v16f32_info, OpNodeRnd>, EVEX_V512;
3789     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3790                                              v8f32x_info, OpNode>, EVEX_V256;
3791     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3792                                              v4f32x_info, OpNode>, EVEX_V128;
3793   }
3794 let ExeDomain = SSEPackedDouble in {
3795     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3796                                              v8f64_info, OpNode>,
3797                           avx512_fma3_round_forms<opc213, OpcodeStr,
3798                                              v8f64_info, OpNodeRnd>, EVEX_V512, VEX_W;
3799     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3800                                              v4f64x_info, OpNode>, EVEX_V256, VEX_W;
3801     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3802                                              v2f64x_info, OpNode>, EVEX_V128, VEX_W;
3803   }
3804 }
3805
3806 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
3807 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
3808 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
3809 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
3810 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
3811 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
3812
3813 let Constraints = "$src1 = $dst" in {
3814 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
3815                              X86VectorVTInfo _> {
3816   let mayLoad = 1 in
3817   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3818           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
3819           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
3820           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
3821                                                     _.RC:$src3)))]>;
3822    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3823            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
3824            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
3825             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
3826            [(set _.RC:$dst,
3827                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3828                                             (_.ScalarLdFrag addr:$src2))),
3829                                    _.RC:$src3))]>, EVEX_B;
3830 }
3831 } // Constraints = "$src1 = $dst"
3832
3833
3834 multiclass avx512_fma3p_m132_f<bits<8> opc,
3835                               string OpcodeStr,
3836                               SDNode OpNode> {
3837
3838 let ExeDomain = SSEPackedSingle in {
3839     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
3840                                              OpNode,v16f32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
3841     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3842                                              OpNode, v8f32x_info>, EVEX_V256, EVEX_CD8<32, CD8VF>;
3843     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3844                                              OpNode, v4f32x_info>, EVEX_V128, EVEX_CD8<32, CD8VF>;
3845   }
3846 let ExeDomain = SSEPackedDouble in {
3847     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
3848                                            OpNode, v8f64_info>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VF>;
3849     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3850                                            OpNode, v4f64x_info>, EVEX_V256, VEX_W, EVEX_CD8<32, CD8VF>;
3851     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3852                                            OpNode, v2f64x_info>, EVEX_V128, VEX_W, EVEX_CD8<32, CD8VF>;
3853   }
3854 }
3855
3856 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
3857 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
3858 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
3859 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
3860 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
3861 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
3862
3863
3864 // Scalar FMA
3865 let Constraints = "$src1 = $dst" in {
3866 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3867                  RegisterClass RC, ValueType OpVT,
3868                  X86MemOperand x86memop, Operand memop,
3869                  PatFrag mem_frag> {
3870   let isCommutable = 1 in
3871   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
3872                    (ins RC:$src1, RC:$src2, RC:$src3),
3873                    !strconcat(OpcodeStr,
3874                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3875                    [(set RC:$dst,
3876                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
3877   let mayLoad = 1 in
3878   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
3879                    (ins RC:$src1, RC:$src2, f128mem:$src3),
3880                    !strconcat(OpcodeStr,
3881                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3882                    [(set RC:$dst,
3883                      (OpVT (OpNode RC:$src2, RC:$src1,
3884                             (mem_frag addr:$src3))))]>;
3885 }
3886
3887 } // Constraints = "$src1 = $dst"
3888
3889 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
3890                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3891 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
3892                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3893 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
3894                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3895 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
3896                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3897 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
3898                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3899 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
3900                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3901 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
3902                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3903 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
3904                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3905
3906 //===----------------------------------------------------------------------===//
3907 // AVX-512  Scalar convert from sign integer to float/double
3908 //===----------------------------------------------------------------------===//
3909
3910 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3911                           X86MemOperand x86memop, string asm> {
3912 let hasSideEffects = 0 in {
3913   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
3914               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
3915               EVEX_4V;
3916   let mayLoad = 1 in
3917   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
3918               (ins DstRC:$src1, x86memop:$src),
3919               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
3920               EVEX_4V;
3921 } // hasSideEffects = 0
3922 }
3923 let Predicates = [HasAVX512] in {
3924 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
3925                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3926 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
3927                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3928 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
3929                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3930 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
3931                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3932
3933 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
3934           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3935 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
3936           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3937 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
3938           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3939 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
3940           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3941
3942 def : Pat<(f32 (sint_to_fp GR32:$src)),
3943           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
3944 def : Pat<(f32 (sint_to_fp GR64:$src)),
3945           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
3946 def : Pat<(f64 (sint_to_fp GR32:$src)),
3947           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
3948 def : Pat<(f64 (sint_to_fp GR64:$src)),
3949           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
3950
3951 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
3952                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3953 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
3954                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3955 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
3956                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3957 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
3958                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3959
3960 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
3961           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3962 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
3963           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3964 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
3965           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3966 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
3967           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3968
3969 def : Pat<(f32 (uint_to_fp GR32:$src)),
3970           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
3971 def : Pat<(f32 (uint_to_fp GR64:$src)),
3972           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
3973 def : Pat<(f64 (uint_to_fp GR32:$src)),
3974           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
3975 def : Pat<(f64 (uint_to_fp GR64:$src)),
3976           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
3977 }
3978
3979 //===----------------------------------------------------------------------===//
3980 // AVX-512  Scalar convert from float/double to integer
3981 //===----------------------------------------------------------------------===//
3982 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3983                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
3984                           string asm> {
3985 let hasSideEffects = 0 in {
3986   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
3987               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
3988               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
3989               Requires<[HasAVX512]>;
3990   let mayLoad = 1 in
3991   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
3992               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
3993               Requires<[HasAVX512]>;
3994 } // hasSideEffects = 0
3995 }
3996 let Predicates = [HasAVX512] in {
3997 // Convert float/double to signed/unsigned int 32/64
3998 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
3999                                    ssmem, sse_load_f32, "cvtss2si">,
4000                                    XS, EVEX_CD8<32, CD8VT1>;
4001 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4002                                    ssmem, sse_load_f32, "cvtss2si">,
4003                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4004 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4005                                    ssmem, sse_load_f32, "cvtss2usi">,
4006                                    XS, EVEX_CD8<32, CD8VT1>;
4007 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4008                                    int_x86_avx512_cvtss2usi64, ssmem,
4009                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4010                                    EVEX_CD8<32, CD8VT1>;
4011 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4012                                    sdmem, sse_load_f64, "cvtsd2si">,
4013                                    XD, EVEX_CD8<64, CD8VT1>;
4014 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4015                                    sdmem, sse_load_f64, "cvtsd2si">,
4016                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4017 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4018                                    sdmem, sse_load_f64, "cvtsd2usi">,
4019                                    XD, EVEX_CD8<64, CD8VT1>;
4020 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4021                                    int_x86_avx512_cvtsd2usi64, sdmem,
4022                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4023                                    EVEX_CD8<64, CD8VT1>;
4024
4025 let isCodeGenOnly = 1 in {
4026   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4027             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4028             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4029   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4030             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4031             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4032   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4033             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4034             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4035   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4036             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4037             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4038
4039   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4040             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
4041             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4042   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4043             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
4044             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4045   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4046             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4047             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4048   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4049             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
4050             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4051 } // isCodeGenOnly = 1
4052
4053 // Convert float/double to signed/unsigned int 32/64 with truncation
4054 let isCodeGenOnly = 1 in {
4055   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4056                                      ssmem, sse_load_f32, "cvttss2si">,
4057                                      XS, EVEX_CD8<32, CD8VT1>;
4058   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4059                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4060                                      "cvttss2si">, XS, VEX_W,
4061                                      EVEX_CD8<32, CD8VT1>;
4062   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4063                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4064                                      EVEX_CD8<64, CD8VT1>;
4065   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4066                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4067                                      "cvttsd2si">, XD, VEX_W,
4068                                      EVEX_CD8<64, CD8VT1>;
4069   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4070                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4071                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4072   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4073                                      int_x86_avx512_cvttss2usi64, ssmem,
4074                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4075                                      EVEX_CD8<32, CD8VT1>;
4076   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4077                                      int_x86_avx512_cvttsd2usi,
4078                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4079                                      EVEX_CD8<64, CD8VT1>;
4080   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4081                                      int_x86_avx512_cvttsd2usi64, sdmem,
4082                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4083                                      EVEX_CD8<64, CD8VT1>;
4084 } // isCodeGenOnly = 1
4085
4086 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4087                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4088                          string asm> {
4089   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4090               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4091               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4092   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4093               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4094               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4095 }
4096
4097 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4098                                   loadf32, "cvttss2si">, XS,
4099                                   EVEX_CD8<32, CD8VT1>;
4100 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4101                                   loadf32, "cvttss2usi">, XS,
4102                                   EVEX_CD8<32, CD8VT1>;
4103 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4104                                   loadf32, "cvttss2si">, XS, VEX_W,
4105                                   EVEX_CD8<32, CD8VT1>;
4106 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4107                                   loadf32, "cvttss2usi">, XS, VEX_W,
4108                                   EVEX_CD8<32, CD8VT1>;
4109 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4110                                   loadf64, "cvttsd2si">, XD,
4111                                   EVEX_CD8<64, CD8VT1>;
4112 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4113                                   loadf64, "cvttsd2usi">, XD,
4114                                   EVEX_CD8<64, CD8VT1>;
4115 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4116                                   loadf64, "cvttsd2si">, XD, VEX_W,
4117                                   EVEX_CD8<64, CD8VT1>;
4118 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4119                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4120                                   EVEX_CD8<64, CD8VT1>;
4121 } // HasAVX512
4122 //===----------------------------------------------------------------------===//
4123 // AVX-512  Convert form float to double and back
4124 //===----------------------------------------------------------------------===//
4125 let hasSideEffects = 0 in {
4126 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4127                     (ins FR32X:$src1, FR32X:$src2),
4128                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4129                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4130 let mayLoad = 1 in
4131 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4132                     (ins FR32X:$src1, f32mem:$src2),
4133                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4134                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4135                     EVEX_CD8<32, CD8VT1>;
4136
4137 // Convert scalar double to scalar single
4138 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4139                       (ins FR64X:$src1, FR64X:$src2),
4140                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4141                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4142 let mayLoad = 1 in
4143 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4144                       (ins FR64X:$src1, f64mem:$src2),
4145                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4146                       []>, EVEX_4V, VEX_LIG, VEX_W,
4147                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4148 }
4149
4150 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4151       Requires<[HasAVX512]>;
4152 def : Pat<(fextend (loadf32 addr:$src)),
4153     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4154
4155 def : Pat<(extloadf32 addr:$src),
4156     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4157       Requires<[HasAVX512, OptForSize]>;
4158
4159 def : Pat<(extloadf32 addr:$src),
4160     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4161     Requires<[HasAVX512, OptForSpeed]>;
4162
4163 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4164            Requires<[HasAVX512]>;
4165
4166 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4167                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4168                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4169                Domain d> {
4170 let hasSideEffects = 0 in {
4171   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4172               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4173               [(set DstRC:$dst,
4174                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4175   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4176               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4177               [], d>, EVEX, EVEX_B, EVEX_RC;
4178   let mayLoad = 1 in
4179   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4180               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4181               [(set DstRC:$dst,
4182                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4183 } // hasSideEffects = 0
4184 }
4185
4186 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4187                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4188                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4189                Domain d> {
4190 let hasSideEffects = 0 in {
4191   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4192               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4193               [(set DstRC:$dst,
4194                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4195   let mayLoad = 1 in
4196   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4197               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4198               [(set DstRC:$dst,
4199                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4200 } // hasSideEffects = 0
4201 }
4202
4203 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4204                                 loadv8f64, f512mem, v8f32, v8f64,
4205                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4206                                 EVEX_CD8<64, CD8VF>;
4207
4208 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4209                                 loadv4f64, f256mem, v8f64, v8f32,
4210                                 SSEPackedDouble>, EVEX_V512, PS,
4211                                 EVEX_CD8<32, CD8VH>;
4212 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4213             (VCVTPS2PDZrm addr:$src)>;
4214
4215 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4216                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4217           (VCVTPD2PSZrr VR512:$src)>;
4218
4219 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4220                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4221           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4222
4223 //===----------------------------------------------------------------------===//
4224 // AVX-512  Vector convert from sign integer to float/double
4225 //===----------------------------------------------------------------------===//
4226
4227 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4228                                 loadv8i64, i512mem, v16f32, v16i32,
4229                                 SSEPackedSingle>, EVEX_V512, PS,
4230                                 EVEX_CD8<32, CD8VF>;
4231
4232 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4233                                 loadv4i64, i256mem, v8f64, v8i32,
4234                                 SSEPackedDouble>, EVEX_V512, XS,
4235                                 EVEX_CD8<32, CD8VH>;
4236
4237 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4238                                  loadv16f32, f512mem, v16i32, v16f32,
4239                                  SSEPackedSingle>, EVEX_V512, XS,
4240                                  EVEX_CD8<32, CD8VF>;
4241
4242 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4243                                  loadv8f64, f512mem, v8i32, v8f64,
4244                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4245                                  EVEX_CD8<64, CD8VF>;
4246
4247 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4248                                  loadv16f32, f512mem, v16i32, v16f32,
4249                                  SSEPackedSingle>, EVEX_V512, PS,
4250                                  EVEX_CD8<32, CD8VF>;
4251
4252 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4253 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4254                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4255           (VCVTTPS2UDQZrr VR512:$src)>;
4256
4257 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4258                                  loadv8f64, f512mem, v8i32, v8f64,
4259                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4260                                  EVEX_CD8<64, CD8VF>;
4261
4262 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4263 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4264                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4265           (VCVTTPD2UDQZrr VR512:$src)>;
4266
4267 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4268                                  loadv4i64, f256mem, v8f64, v8i32,
4269                                  SSEPackedDouble>, EVEX_V512, XS,
4270                                  EVEX_CD8<32, CD8VH>;
4271
4272 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4273                                  loadv16i32, f512mem, v16f32, v16i32,
4274                                  SSEPackedSingle>, EVEX_V512, XD,
4275                                  EVEX_CD8<32, CD8VF>;
4276
4277 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4278           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4279            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4280
4281 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4282           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4283            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4284
4285 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4286           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4287            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4288
4289 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4290           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4291            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4292
4293 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4294           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4295            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4296
4297 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4298                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4299           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4300 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4301                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4302           (VCVTDQ2PDZrr VR256X:$src)>;
4303 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4304                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4305           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4306 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4307                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4308           (VCVTUDQ2PDZrr VR256X:$src)>;
4309
4310 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4311                RegisterClass DstRC, PatFrag mem_frag,
4312                X86MemOperand x86memop, Domain d> {
4313 let hasSideEffects = 0 in {
4314   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4315               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4316               [], d>, EVEX;
4317   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4318               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4319               [], d>, EVEX, EVEX_B, EVEX_RC;
4320   let mayLoad = 1 in
4321   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4322               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4323               [], d>, EVEX;
4324 } // hasSideEffects = 0
4325 }
4326
4327 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4328                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4329                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4330 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4331                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4332                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4333
4334 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4335                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4336            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4337
4338 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4339                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4340            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4341
4342 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4343                                  loadv16f32, f512mem, SSEPackedSingle>,
4344                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4345 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4346                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4347                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4348
4349 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4350                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4351            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4352
4353 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4354                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4355            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4356
4357 let Predicates = [HasAVX512] in {
4358   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4359             (VCVTPD2PSZrm addr:$src)>;
4360   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4361             (VCVTPS2PDZrm addr:$src)>;
4362 }
4363
4364 //===----------------------------------------------------------------------===//
4365 // Half precision conversion instructions
4366 //===----------------------------------------------------------------------===//
4367 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4368                              X86MemOperand x86memop> {
4369   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4370              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4371              []>, EVEX;
4372   let hasSideEffects = 0, mayLoad = 1 in
4373   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4374              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4375 }
4376
4377 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4378                              X86MemOperand x86memop> {
4379   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4380                (ins srcRC:$src1, i32u8imm:$src2),
4381                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4382                []>, EVEX;
4383   let hasSideEffects = 0, mayStore = 1 in
4384   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4385                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4386                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4387 }
4388
4389 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4390                                     EVEX_CD8<32, CD8VH>;
4391 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4392                                     EVEX_CD8<32, CD8VH>;
4393
4394 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4395            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4396            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4397
4398 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4399            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4400            (VCVTPH2PSZrr VR256X:$src)>;
4401
4402 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4403   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4404                                  "ucomiss">, PS, EVEX, VEX_LIG,
4405                                  EVEX_CD8<32, CD8VT1>;
4406   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4407                                   "ucomisd">, PD, EVEX,
4408                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4409   let Pattern = []<dag> in {
4410     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4411                                    "comiss">, PS, EVEX, VEX_LIG,
4412                                    EVEX_CD8<32, CD8VT1>;
4413     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4414                                    "comisd">, PD, EVEX,
4415                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4416   }
4417   let isCodeGenOnly = 1 in {
4418     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4419                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4420                               EVEX_CD8<32, CD8VT1>;
4421     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4422                               load, "ucomisd">, PD, EVEX,
4423                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4424
4425     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4426                               load, "comiss">, PS, EVEX, VEX_LIG,
4427                               EVEX_CD8<32, CD8VT1>;
4428     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4429                               load, "comisd">, PD, EVEX,
4430                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4431   }
4432 }
4433
4434 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4435 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4436                             X86MemOperand x86memop> {
4437   let hasSideEffects = 0 in {
4438   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4439                (ins RC:$src1, RC:$src2),
4440                !strconcat(OpcodeStr,
4441                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4442   let mayLoad = 1 in {
4443   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4444                (ins RC:$src1, x86memop:$src2),
4445                !strconcat(OpcodeStr,
4446                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4447   }
4448 }
4449 }
4450
4451 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4452                   EVEX_CD8<32, CD8VT1>;
4453 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4454                   VEX_W, EVEX_CD8<64, CD8VT1>;
4455 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4456                   EVEX_CD8<32, CD8VT1>;
4457 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4458                   VEX_W, EVEX_CD8<64, CD8VT1>;
4459
4460 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4461               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4462            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4463                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4464
4465 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4466               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4467            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4468                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4469
4470 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4471               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4472            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4473                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4474
4475 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4476               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4477            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4478                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4479
4480 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4481 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4482                          X86VectorVTInfo _> {
4483   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4484                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4485                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4486   let mayLoad = 1 in {
4487     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4488                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4489                            (OpNode (_.FloatVT
4490                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4491     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4492                             (ins _.ScalarMemOp:$src), OpcodeStr,
4493                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4494                             (OpNode (_.FloatVT
4495                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4496                             EVEX, T8PD, EVEX_B;
4497   }
4498 }
4499
4500 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4501   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4502                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4503   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4504                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4505
4506   // Define only if AVX512VL feature is present.
4507   let Predicates = [HasVLX] in {
4508     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4509                                 OpNode, v4f32x_info>,
4510                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4511     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4512                                 OpNode, v8f32x_info>,
4513                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4514     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4515                                 OpNode, v2f64x_info>,
4516                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4517     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4518                                 OpNode, v4f64x_info>,
4519                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4520   }
4521 }
4522
4523 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4524 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4525
4526 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4527               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4528            (VRSQRT14PSZr VR512:$src)>;
4529 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4530               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4531            (VRSQRT14PDZr VR512:$src)>;
4532
4533 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4534               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4535            (VRCP14PSZr VR512:$src)>;
4536 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4537               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4538            (VRCP14PDZr VR512:$src)>;
4539
4540 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4541 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4542                          SDNode OpNode> {
4543
4544   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4545                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4546                            "$src2, $src1", "$src1, $src2",
4547                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4548                            (i32 FROUND_CURRENT))>;
4549
4550   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4551                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4552                             "$src2, $src1", "$src1, $src2",
4553                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4554                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
4555
4556   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4557                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4558                          "$src2, $src1", "$src1, $src2",
4559                          (OpNode (_.VT _.RC:$src1),
4560                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4561                          (i32 FROUND_CURRENT))>;
4562 }
4563
4564 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4565   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4566               EVEX_CD8<32, CD8VT1>;
4567   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4568               EVEX_CD8<64, CD8VT1>, VEX_W;
4569 }
4570
4571 let hasSideEffects = 0, Predicates = [HasERI] in {
4572   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4573   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4574 }
4575 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4576
4577 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4578                          SDNode OpNode> {
4579
4580   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4581                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4582                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4583
4584   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4585                         (ins _.RC:$src), OpcodeStr,
4586                         "$src", "$src",
4587                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC)),
4588                         "{sae}">, EVEX_B;
4589
4590   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4591                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4592                          (OpNode (_.FloatVT
4593                              (bitconvert (_.LdFrag addr:$src))),
4594                           (i32 FROUND_CURRENT))>;
4595
4596   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4597                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4598                          (OpNode (_.FloatVT
4599                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4600                                  (i32 FROUND_CURRENT))>, EVEX_B;
4601 }
4602
4603 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4604    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4605                      EVEX_CD8<32, CD8VF>;
4606    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4607                      VEX_W, EVEX_CD8<32, CD8VF>;
4608 }
4609
4610 let Predicates = [HasERI], hasSideEffects = 0 in {
4611
4612  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX, EVEX_V512, T8PD;
4613  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX, EVEX_V512, T8PD;
4614  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX, EVEX_V512, T8PD;
4615 }
4616
4617 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4618                               SDNode OpNode, X86VectorVTInfo _>{
4619   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4620                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4621                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4622   let mayLoad = 1 in {
4623     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4624                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4625                            (OpNode (_.FloatVT
4626                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4627
4628     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4629                             (ins _.ScalarMemOp:$src), OpcodeStr,
4630                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4631                             (OpNode (_.FloatVT
4632                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4633                             EVEX, EVEX_B;
4634   }
4635 }
4636
4637 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4638                           Intrinsic F32Int, Intrinsic F64Int,
4639                           OpndItins itins_s, OpndItins itins_d> {
4640   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4641                (ins FR32X:$src1, FR32X:$src2),
4642                !strconcat(OpcodeStr,
4643                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4644                       [], itins_s.rr>, XS, EVEX_4V;
4645   let isCodeGenOnly = 1 in
4646   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4647                (ins VR128X:$src1, VR128X:$src2),
4648                !strconcat(OpcodeStr,
4649                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4650                [(set VR128X:$dst,
4651                  (F32Int VR128X:$src1, VR128X:$src2))],
4652                itins_s.rr>, XS, EVEX_4V;
4653   let mayLoad = 1 in {
4654   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4655                (ins FR32X:$src1, f32mem:$src2),
4656                !strconcat(OpcodeStr,
4657                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4658                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4659   let isCodeGenOnly = 1 in
4660   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4661                    (ins VR128X:$src1, ssmem:$src2),
4662                    !strconcat(OpcodeStr,
4663                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4664                    [(set VR128X:$dst,
4665                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4666                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4667   }
4668   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4669                (ins FR64X:$src1, FR64X:$src2),
4670                !strconcat(OpcodeStr,
4671                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4672                       XD, EVEX_4V, VEX_W;
4673   let isCodeGenOnly = 1 in
4674   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4675                (ins VR128X:$src1, VR128X:$src2),
4676                !strconcat(OpcodeStr,
4677                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4678                [(set VR128X:$dst,
4679                  (F64Int VR128X:$src1, VR128X:$src2))],
4680                itins_s.rr>, XD, EVEX_4V, VEX_W;
4681   let mayLoad = 1 in {
4682   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4683                (ins FR64X:$src1, f64mem:$src2),
4684                !strconcat(OpcodeStr,
4685                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4686                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4687   let isCodeGenOnly = 1 in
4688   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4689                   (ins VR128X:$src1, sdmem:$src2),
4690                    !strconcat(OpcodeStr,
4691                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4692                   [(set VR128X:$dst,
4693                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4694                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4695   }
4696 }
4697
4698 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4699                                   SDNode OpNode> {
4700   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4701                                 v16f32_info>,
4702                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4703   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
4704                                 v8f64_info>,
4705                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4706   // Define only if AVX512VL feature is present.
4707   let Predicates = [HasVLX] in {
4708     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4709                                      OpNode, v4f32x_info>,
4710                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
4711     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4712                                      OpNode, v8f32x_info>,
4713                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
4714     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4715                                      OpNode, v2f64x_info>,
4716                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4717     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4718                                      OpNode, v4f64x_info>,
4719                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4720   }
4721 }
4722
4723 defm VSQRT : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>;
4724
4725 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
4726                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
4727                 SSE_SQRTSS, SSE_SQRTSD>;
4728
4729 let Predicates = [HasAVX512] in {
4730   def : Pat<(v16f32 (int_x86_avx512_sqrt_ps_512 (v16f32 VR512:$src1),
4731                     (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), FROUND_CURRENT)),
4732                    (VSQRTPSZr VR512:$src1)>;
4733   def : Pat<(v8f64 (int_x86_avx512_sqrt_pd_512 (v8f64 VR512:$src1),
4734                     (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1), FROUND_CURRENT)),
4735                    (VSQRTPDZr VR512:$src1)>;
4736
4737   def : Pat<(f32 (fsqrt FR32X:$src)),
4738             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4739   def : Pat<(f32 (fsqrt (load addr:$src))),
4740             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
4741             Requires<[OptForSize]>;
4742   def : Pat<(f64 (fsqrt FR64X:$src)),
4743             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
4744   def : Pat<(f64 (fsqrt (load addr:$src))),
4745             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
4746             Requires<[OptForSize]>;
4747
4748   def : Pat<(f32 (X86frsqrt FR32X:$src)),
4749             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4750   def : Pat<(f32 (X86frsqrt (load addr:$src))),
4751             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4752             Requires<[OptForSize]>;
4753
4754   def : Pat<(f32 (X86frcp FR32X:$src)),
4755             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4756   def : Pat<(f32 (X86frcp (load addr:$src))),
4757             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4758             Requires<[OptForSize]>;
4759
4760   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
4761             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
4762                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
4763                               VR128X)>;
4764   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
4765             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
4766
4767   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
4768             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
4769                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
4770                               VR128X)>;
4771   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
4772             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
4773 }
4774
4775
4776 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
4777                             X86MemOperand x86memop, RegisterClass RC,
4778                             PatFrag mem_frag, Domain d> {
4779 let ExeDomain = d in {
4780   // Intrinsic operation, reg.
4781   // Vector intrinsic operation, reg
4782   def r : AVX512AIi8<opc, MRMSrcReg,
4783                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
4784                     !strconcat(OpcodeStr,
4785                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4786                     []>, EVEX;
4787
4788   // Vector intrinsic operation, mem
4789   def m : AVX512AIi8<opc, MRMSrcMem,
4790                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
4791                     !strconcat(OpcodeStr,
4792                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4793                     []>, EVEX;
4794 } // ExeDomain
4795 }
4796
4797 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
4798                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
4799                                 EVEX_CD8<32, CD8VF>;
4800
4801 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
4802                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
4803                    FROUND_CURRENT)),
4804                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
4805
4806
4807 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
4808                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
4809                                 VEX_W, EVEX_CD8<64, CD8VF>;
4810
4811 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
4812                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
4813                   FROUND_CURRENT)),
4814                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
4815
4816 multiclass
4817 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
4818
4819   let ExeDomain = _.ExeDomain in {
4820   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4821                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4822                            "$src3, $src2, $src1", "$src1, $src2, $src3",
4823                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4824                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4825
4826   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4827                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4828                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4829                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4830                          (i32 imm:$src3), (i32 FROUND_NO_EXC))), "{sae}">, EVEX_B;
4831
4832   let mayLoad = 1 in
4833   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4834                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
4835                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4836                          (_.VT (X86RndScale (_.VT _.RC:$src1),
4837                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4838                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4839   }
4840   let Predicates = [HasAVX512] in {
4841   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
4842              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4843              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
4844   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
4845              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4846              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
4847   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
4848              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4849              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
4850   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
4851              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4852              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
4853   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
4854              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4855              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
4856
4857   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4858              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4859              addr:$src, (i32 0x1))), _.FRC)>;
4860   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4861              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4862              addr:$src, (i32 0x2))), _.FRC)>;
4863   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4864              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4865              addr:$src, (i32 0x3))), _.FRC)>;
4866   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4867              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4868              addr:$src, (i32 0x4))), _.FRC)>;
4869   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4870              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4871              addr:$src, (i32 0xc))), _.FRC)>;
4872   }
4873 }
4874
4875 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
4876                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4877
4878 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
4879                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
4880
4881 let Predicates = [HasAVX512] in {
4882 def : Pat<(v16f32 (ffloor VR512:$src)),
4883           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
4884 def : Pat<(v16f32 (fnearbyint VR512:$src)),
4885           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
4886 def : Pat<(v16f32 (fceil VR512:$src)),
4887           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
4888 def : Pat<(v16f32 (frint VR512:$src)),
4889           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
4890 def : Pat<(v16f32 (ftrunc VR512:$src)),
4891           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
4892
4893 def : Pat<(v8f64 (ffloor VR512:$src)),
4894           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
4895 def : Pat<(v8f64 (fnearbyint VR512:$src)),
4896           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
4897 def : Pat<(v8f64 (fceil VR512:$src)),
4898           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
4899 def : Pat<(v8f64 (frint VR512:$src)),
4900           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
4901 def : Pat<(v8f64 (ftrunc VR512:$src)),
4902           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
4903 }
4904 //-------------------------------------------------
4905 // Integer truncate and extend operations
4906 //-------------------------------------------------
4907
4908 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
4909                           RegisterClass dstRC, RegisterClass srcRC,
4910                           RegisterClass KRC, X86MemOperand x86memop> {
4911   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4912                (ins srcRC:$src),
4913                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
4914                []>, EVEX;
4915
4916   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4917                (ins KRC:$mask, srcRC:$src),
4918                !strconcat(OpcodeStr,
4919                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
4920                []>, EVEX, EVEX_K;
4921
4922   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4923                (ins KRC:$mask, srcRC:$src),
4924                !strconcat(OpcodeStr,
4925                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
4926                []>, EVEX, EVEX_KZ;
4927
4928   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
4929                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4930                []>, EVEX;
4931
4932   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
4933                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
4934                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
4935                []>, EVEX, EVEX_K;
4936
4937 }
4938 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
4939                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4940 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
4941                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4942 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
4943                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4944 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
4945                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4946 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
4947                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4948 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
4949                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4950 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
4951                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4952 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
4953                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4954 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
4955                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4956 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
4957                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4958 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
4959                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4960 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
4961                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4962 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
4963                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4964 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
4965                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4966 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
4967                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4968
4969 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
4970 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
4971 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
4972 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
4973 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
4974
4975 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
4976                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
4977 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
4978                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
4979 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
4980                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
4981 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
4982                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
4983
4984
4985 multiclass avx512_extend<bits<8> opc, string OpcodeStr, RegisterClass KRC,
4986                       RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode,
4987                       PatFrag mem_frag, X86MemOperand x86memop,
4988                       ValueType OpVT, ValueType InVT> {
4989
4990   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4991               (ins SrcRC:$src),
4992               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4993               [(set DstRC:$dst, (OpVT (OpNode (InVT SrcRC:$src))))]>, EVEX;
4994
4995   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4996               (ins KRC:$mask, SrcRC:$src),
4997               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
4998               []>, EVEX, EVEX_K;
4999
5000   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5001               (ins KRC:$mask, SrcRC:$src),
5002               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5003               []>, EVEX, EVEX_KZ;
5004
5005   let mayLoad = 1 in {
5006     def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5007               (ins x86memop:$src),
5008               !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5009               [(set DstRC:$dst,
5010                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))]>,
5011               EVEX;
5012
5013     def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5014               (ins KRC:$mask, x86memop:$src),
5015               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5016               []>,
5017               EVEX, EVEX_K;
5018
5019     def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5020               (ins KRC:$mask, x86memop:$src),
5021               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5022               []>,
5023               EVEX, EVEX_KZ;
5024   }
5025 }
5026
5027 defm VPMOVZXBDZ: avx512_extend<0x31, "vpmovzxbd", VK16WM, VR512, VR128X, X86vzext,
5028                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5029                              EVEX_CD8<8, CD8VQ>;
5030 defm VPMOVZXBQZ: avx512_extend<0x32, "vpmovzxbq", VK8WM, VR512, VR128X, X86vzext,
5031                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5032                              EVEX_CD8<8, CD8VO>;
5033 defm VPMOVZXWDZ: avx512_extend<0x33, "vpmovzxwd", VK16WM, VR512, VR256X, X86vzext,
5034                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5035                              EVEX_CD8<16, CD8VH>;
5036 defm VPMOVZXWQZ: avx512_extend<0x34, "vpmovzxwq", VK8WM, VR512, VR128X, X86vzext,
5037                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5038                              EVEX_CD8<16, CD8VQ>;
5039 defm VPMOVZXDQZ: avx512_extend<0x35, "vpmovzxdq", VK8WM, VR512, VR256X, X86vzext,
5040                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5041                              EVEX_CD8<32, CD8VH>;
5042
5043 defm VPMOVSXBDZ: avx512_extend<0x21, "vpmovsxbd", VK16WM, VR512, VR128X, X86vsext,
5044                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5045                              EVEX_CD8<8, CD8VQ>;
5046 defm VPMOVSXBQZ: avx512_extend<0x22, "vpmovsxbq", VK8WM, VR512, VR128X, X86vsext,
5047                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5048                              EVEX_CD8<8, CD8VO>;
5049 defm VPMOVSXWDZ: avx512_extend<0x23, "vpmovsxwd", VK16WM, VR512, VR256X, X86vsext,
5050                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5051                              EVEX_CD8<16, CD8VH>;
5052 defm VPMOVSXWQZ: avx512_extend<0x24, "vpmovsxwq", VK8WM, VR512, VR128X, X86vsext,
5053                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5054                              EVEX_CD8<16, CD8VQ>;
5055 defm VPMOVSXDQZ: avx512_extend<0x25, "vpmovsxdq", VK8WM, VR512, VR256X, X86vsext,
5056                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5057                              EVEX_CD8<32, CD8VH>;
5058
5059 //===----------------------------------------------------------------------===//
5060 // GATHER - SCATTER Operations
5061
5062 multiclass avx512_gather<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5063                        RegisterClass RC, X86MemOperand memop> {
5064 let mayLoad = 1,
5065   Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
5066   def rm  : AVX5128I<opc, MRMSrcMem, (outs RC:$dst, KRC:$mask_wb),
5067             (ins RC:$src1, KRC:$mask, memop:$src2),
5068             !strconcat(OpcodeStr,
5069             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5070             []>, EVEX, EVEX_K;
5071 }
5072
5073 let ExeDomain = SSEPackedDouble in {
5074 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", VK8WM, VR512, vy64xmem>,
5075                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5076 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", VK8WM, VR512, vz64mem>,
5077                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5078 }
5079
5080 let ExeDomain = SSEPackedSingle in {
5081 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", VK16WM, VR512, vz32mem>,
5082                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5083 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", VK8WM, VR256X, vz64mem>,
5084                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5085 }
5086
5087 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", VK8WM, VR512,  vy64xmem>,
5088                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5089 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", VK16WM, VR512, vz32mem>,
5090                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5091
5092 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", VK8WM, VR512,  vz64mem>,
5093                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5094 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", VK8WM, VR256X,  vz64mem>,
5095                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
5096
5097 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5098                        RegisterClass RC, X86MemOperand memop> {
5099 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5100   def mr  : AVX5128I<opc, MRMDestMem, (outs KRC:$mask_wb),
5101             (ins memop:$dst, KRC:$mask, RC:$src2),
5102             !strconcat(OpcodeStr,
5103             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5104             []>, EVEX, EVEX_K;
5105 }
5106
5107 let ExeDomain = SSEPackedDouble in {
5108 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", VK8WM, VR512, vy64xmem>,
5109                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5110 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", VK8WM, VR512, vz64mem>,
5111                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5112 }
5113
5114 let ExeDomain = SSEPackedSingle in {
5115 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", VK16WM, VR512, vz32mem>,
5116                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5117 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", VK8WM, VR256X, vz64mem>,
5118                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5119 }
5120
5121 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", VK8WM, VR512, vy64xmem>,
5122                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5123 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", VK16WM, VR512, vz32mem>,
5124                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5125
5126 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", VK8WM, VR512, vz64mem>,
5127                                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5128 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", VK8WM, VR256X, vz64mem>,
5129                                   EVEX_V512, EVEX_CD8<32, CD8VT1>;
5130
5131 // prefetch
5132 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5133                        RegisterClass KRC, X86MemOperand memop> {
5134   let Predicates = [HasPFI], hasSideEffects = 1 in
5135   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5136             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5137             []>, EVEX, EVEX_K;
5138 }
5139
5140 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5141                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5142
5143 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5144                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5145
5146 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5147                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5148
5149 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5150                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5151
5152 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5153                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5154
5155 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5156                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5157
5158 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5159                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5160
5161 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5162                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5163
5164 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5165                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5166
5167 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5168                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5169
5170 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5171                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5172
5173 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5174                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5175
5176 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5177                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5178
5179 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5180                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5181
5182 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5183                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5184
5185 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5186                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5187 //===----------------------------------------------------------------------===//
5188 // VSHUFPS - VSHUFPD Operations
5189
5190 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5191                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5192                       Domain d> {
5193   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5194                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5195                    !strconcat(OpcodeStr,
5196                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5197                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5198                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5199                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5200   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5201                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5202                    !strconcat(OpcodeStr,
5203                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5204                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5205                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5206                    EVEX_4V, Sched<[WriteShuffle]>;
5207 }
5208
5209 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5210                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5211 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5212                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5213
5214 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5215           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5216 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5217                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5218           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5219
5220 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5221           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5222 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5223                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5224           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5225
5226 multiclass avx512_valign<X86VectorVTInfo _> {
5227   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5228                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5229                      "valign"##_.Suffix,
5230                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5231                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5232                                       (i8 imm:$src3)))>,
5233              AVX512AIi8Base, EVEX_4V;
5234
5235   // Also match valign of packed floats.
5236   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5237             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5238
5239   let mayLoad = 1 in
5240   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5241                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5242                      !strconcat("valign"##_.Suffix,
5243                      "\t{$src3, $src2, $src1, $dst|"
5244                          "$dst, $src1, $src2, $src3}"),
5245                      []>, EVEX_4V;
5246 }
5247 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5248 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5249
5250 // Helper fragments to match sext vXi1 to vXiY.
5251 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5252 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5253
5254 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5255                         RegisterClass KRC, RegisterClass RC,
5256                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5257                         string BrdcstStr> {
5258   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5259             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5260             []>, EVEX;
5261   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5262              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5263              []>, EVEX, EVEX_K;
5264   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5265               !strconcat(OpcodeStr,
5266                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5267               []>, EVEX, EVEX_KZ;
5268   let mayLoad = 1 in {
5269     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5270               (ins x86memop:$src),
5271               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5272               []>, EVEX;
5273     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5274                (ins KRC:$mask, x86memop:$src),
5275                !strconcat(OpcodeStr,
5276                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5277                []>, EVEX, EVEX_K;
5278     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5279                 (ins KRC:$mask, x86memop:$src),
5280                 !strconcat(OpcodeStr,
5281                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5282                 []>, EVEX, EVEX_KZ;
5283     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5284                (ins x86scalar_mop:$src),
5285                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5286                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5287                []>, EVEX, EVEX_B;
5288     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5289                 (ins KRC:$mask, x86scalar_mop:$src),
5290                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5291                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5292                 []>, EVEX, EVEX_B, EVEX_K;
5293     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5294                  (ins KRC:$mask, x86scalar_mop:$src),
5295                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5296                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5297                             BrdcstStr, "}"),
5298                  []>, EVEX, EVEX_B, EVEX_KZ;
5299   }
5300 }
5301
5302 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5303                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5304                            EVEX_CD8<32, CD8VF>;
5305 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5306                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5307                            EVEX_CD8<64, CD8VF>;
5308
5309 def : Pat<(xor
5310           (bc_v16i32 (v16i1sextv16i32)),
5311           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5312           (VPABSDZrr VR512:$src)>;
5313 def : Pat<(xor
5314           (bc_v8i64 (v8i1sextv8i64)),
5315           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5316           (VPABSQZrr VR512:$src)>;
5317
5318 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5319                    (v16i32 immAllZerosV), (i16 -1))),
5320           (VPABSDZrr VR512:$src)>;
5321 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5322                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5323           (VPABSQZrr VR512:$src)>;
5324
5325 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5326                         RegisterClass RC, RegisterClass KRC,
5327                         X86MemOperand x86memop,
5328                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5329   let hasSideEffects = 0 in {
5330   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5331        (ins RC:$src),
5332        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5333        []>, EVEX;
5334   let mayLoad = 1 in
5335   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5336        (ins x86memop:$src),
5337        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5338        []>, EVEX;
5339   let mayLoad = 1 in
5340   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5341        (ins x86scalar_mop:$src),
5342        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5343                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5344        []>, EVEX, EVEX_B;
5345   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5346        (ins KRC:$mask, RC:$src),
5347        !strconcat(OpcodeStr,
5348                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5349        []>, EVEX, EVEX_KZ;
5350   let mayLoad = 1 in
5351   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5352        (ins KRC:$mask, x86memop:$src),
5353        !strconcat(OpcodeStr,
5354                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5355        []>, EVEX, EVEX_KZ;
5356   let mayLoad = 1 in
5357   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5358        (ins KRC:$mask, x86scalar_mop:$src),
5359        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5360                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5361                   BrdcstStr, "}"),
5362        []>, EVEX, EVEX_KZ, EVEX_B;
5363
5364   let Constraints = "$src1 = $dst" in {
5365   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5366        (ins RC:$src1, KRC:$mask, RC:$src2),
5367        !strconcat(OpcodeStr,
5368                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5369        []>, EVEX, EVEX_K;
5370   let mayLoad = 1 in
5371   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5372        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5373        !strconcat(OpcodeStr,
5374                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5375        []>, EVEX, EVEX_K;
5376   let mayLoad = 1 in
5377   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5378        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5379        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5380                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5381        []>, EVEX, EVEX_K, EVEX_B;
5382   }
5383   }
5384 }
5385
5386 let Predicates = [HasCDI] in {
5387 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5388                     i512mem, i32mem, "{1to16}">,
5389                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5390
5391
5392 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5393                     i512mem, i64mem, "{1to8}">,
5394                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5395
5396 }
5397
5398 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5399                                               GR16:$mask),
5400           (VPCONFLICTDrrk VR512:$src1,
5401            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5402
5403 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5404                                               GR8:$mask),
5405           (VPCONFLICTQrrk VR512:$src1,
5406            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5407
5408 let Predicates = [HasCDI] in {
5409 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5410                     i512mem, i32mem, "{1to16}">,
5411                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5412
5413
5414 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5415                     i512mem, i64mem, "{1to8}">,
5416                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5417
5418 }
5419
5420 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5421                                               GR16:$mask),
5422           (VPLZCNTDrrk VR512:$src1,
5423            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5424
5425 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5426                                               GR8:$mask),
5427           (VPLZCNTQrrk VR512:$src1,
5428            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5429
5430 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5431           (VPLZCNTDrm addr:$src)>;
5432 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5433           (VPLZCNTDrr VR512:$src)>;
5434 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5435           (VPLZCNTQrm addr:$src)>;
5436 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5437           (VPLZCNTQrr VR512:$src)>;
5438
5439 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5440 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5441 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5442
5443 def : Pat<(store VK1:$src, addr:$dst),
5444           (MOV8mr addr:$dst,
5445            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5446             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5447
5448 def : Pat<(store VK8:$src, addr:$dst),
5449           (MOV8mr addr:$dst,
5450            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5451             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5452
5453 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5454                            (truncstore node:$val, node:$ptr), [{
5455   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5456 }]>;
5457
5458 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5459           (MOV8mr addr:$dst, GR8:$src)>;
5460
5461 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5462 def rr : AVX512XS8I<opc, MRMDestReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5463                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5464                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5465 }
5466
5467 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5468                                  string OpcodeStr, Predicate prd> {
5469 let Predicates = [prd] in
5470   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5471
5472   let Predicates = [prd, HasVLX] in {
5473     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5474     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5475   }
5476 }
5477
5478 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5479   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5480                                        HasBWI>;
5481   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5482                                        HasBWI>, VEX_W;
5483   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5484                                        HasDQI>;
5485   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5486                                        HasDQI>, VEX_W;
5487 }
5488
5489 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5490
5491 //===----------------------------------------------------------------------===//
5492 // AVX-512 - COMPRESS and EXPAND
5493 //
5494 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5495                                  string OpcodeStr> {
5496   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5497               (ins _.KRCWM:$mask, _.RC:$src),
5498               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5499               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5500                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5501
5502   let Constraints = "$src0 = $dst" in
5503   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5504                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5505                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5506                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5507                                             _.RC:$src0)))]>, EVEX_K;
5508
5509   let mayStore = 1 in {
5510   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5511               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5512               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5513               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5514                 addr:$dst)]>,
5515               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5516   }
5517 }
5518
5519 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5520                                  AVX512VLVectorVTInfo VTInfo> {
5521   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5522
5523   let Predicates = [HasVLX] in {
5524     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5525     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5526   }
5527 }
5528
5529 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5530                                          EVEX;
5531 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5532                                          EVEX, VEX_W;
5533 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5534                                          EVEX;
5535 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5536                                          EVEX, VEX_W;
5537
5538 // expand
5539 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5540                                  string OpcodeStr> {
5541   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5542               (ins _.KRCWM:$mask, _.RC:$src),
5543               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5544               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5545                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5546
5547   let Constraints = "$src0 = $dst" in
5548   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5549                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5550                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5551                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5552                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5553
5554   let mayLoad = 1, Constraints = "$src0 = $dst" in
5555   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5556               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5557               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5558               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5559                                       (_.VT (bitconvert
5560                                               (_.LdFrag addr:$src))),
5561                                       _.RC:$src0)))]>,
5562               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5563
5564   let mayLoad = 1 in
5565   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5566               (ins _.KRCWM:$mask, _.MemOp:$src),
5567               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5568               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5569                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5570                                      _.ImmAllZerosV)))]>,
5571               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5572
5573 }
5574
5575 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5576                                  AVX512VLVectorVTInfo VTInfo> {
5577   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5578
5579   let Predicates = [HasVLX] in {
5580     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5581     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5582   }
5583 }
5584
5585 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5586                                          EVEX;
5587 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5588                                          EVEX, VEX_W;
5589 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5590                                          EVEX;
5591 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5592                                          EVEX, VEX_W;