lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277
 278 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 279                                   dag Outs, dag Ins,
 280                                   string OpcodeStr,
 281                                   string AttSrcAsm, string IntelSrcAsm,
 282                                   list<dag> Pattern> :
 283    AVX512_maskable_custom<O, F, Outs, Ins,
 284                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 285                           !con((ins _.KRCWM:$mask), Ins),
 286                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 287                           "$src0 = $dst">;
 288
 289
 290 // Instruction with mask that puts result in mask register,
 291 // like "compare" and "vptest"
 292 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 293                                   dag Outs,
 294                                   dag Ins, dag MaskingIns,
 295                                   string OpcodeStr,
 296                                   string AttSrcAsm, string IntelSrcAsm,
 297                                   list<dag> Pattern,
 298                                   list<dag> MaskingPattern,
 299                                   string Round = "",
 300                                   InstrItinClass itin = NoItinerary> {
 301     def NAME: AVX512<O, F, Outs, Ins,
 302                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 303                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 304                        Pattern, itin>;
 305
 306     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 307                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 308                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 309                        MaskingPattern, itin>, EVEX_K;
 310 }
 311
 312 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 313                                   dag Outs,
 314                                   dag Ins, dag MaskingIns,
 315                                   string OpcodeStr,
 316                                   string AttSrcAsm, string IntelSrcAsm,
 317                                   dag RHS, dag MaskingRHS,
 318                                   string Round = "",
 319                                   InstrItinClass itin = NoItinerary> :
 320   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 321                          AttSrcAsm, IntelSrcAsm,
 322                          [(set _.KRC:$dst, RHS)],
 323                          [(set _.KRC:$dst, MaskingRHS)],
 324                          Round, NoItinerary>;
 325
 326 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 327                            dag Outs, dag Ins, string OpcodeStr,
 328                            string AttSrcAsm, string IntelSrcAsm,
 329                            dag RHS, string Round = "",
 330                            InstrItinClass itin = NoItinerary> :
 331    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 332                           !con((ins _.KRCWM:$mask), Ins),
 333                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 334                           (and _.KRCWM:$mask, RHS),
 335                           Round, itin>;
 336
 337 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 338                            dag Outs, dag Ins, string OpcodeStr,
 339                            string AttSrcAsm, string IntelSrcAsm> :
 340    AVX512_maskable_custom_cmp<O, F, Outs,
 341                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 342                              AttSrcAsm, IntelSrcAsm,
 343                              [],[],"", NoItinerary>;
 344
 345 // Bitcasts between 512-bit vector types. Return the original type since
 346 // no instruction is needed for the conversion
 347 let Predicates = [HasAVX512] in {
 348   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 349   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 350   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 351   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 352   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 353   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 354   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 355   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 356   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 357   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 358   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 359   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 360   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 361   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 362   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 363   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 364   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 365   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 366   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 367   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 368   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 369   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 370   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 371   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 372   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 373   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 374   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 375   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 376   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 377   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 378   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 379
 380   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 381   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 382   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 383   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 384   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 385   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 386   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 387   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 388   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 389   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 390   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 391   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 392   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 393   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 394   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 395   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 396   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 397   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 398   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 399   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 400   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 401   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 402   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 403   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 404   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 405   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 406   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 407   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 408   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 409   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 410
 411 // Bitcasts between 256-bit vector types. Return the original type since
 412 // no instruction is needed for the conversion
 413   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 414   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 415   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 416   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 417   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 418   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 419   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 420   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 421   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 422   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 423   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 424   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 425   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 426   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 427   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 428   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 429   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 430   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 431   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 432   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 433   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 434   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 435   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 436   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 437   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 438   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 439   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 440   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 441   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 442   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 443 }
 444
 445 //
 446 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 447 //
 448
 449 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 450     isPseudo = 1, Predicates = [HasAVX512] in {
 451 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 452                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 453 }
 454
 455 let Predicates = [HasAVX512] in {
 456 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 457 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 458 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 459 }
 460
 461 //===----------------------------------------------------------------------===//
 462 // AVX-512 - VECTOR INSERT
 463 //
 464
 465 multiclass vinsert_for_size_no_alt<int Opcode,
 466                                    X86VectorVTInfo From, X86VectorVTInfo To,
 467                                    PatFrag vinsert_insert,
 468                                    SDNodeXForm INSERT_get_vinsert_imm> {
 469   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 470     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 471                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 472                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 473                                                 "\t{$src3, $src2, $src1, $dst|"
 474                                                    "$dst, $src1, $src2, $src3}",
 475                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 476                                                        (From.VT From.RC:$src2),
 477                                                        (iPTR imm)))]>,
 478              EVEX_4V, EVEX_V512;
 479
 480     let mayLoad = 1 in
 481     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 482                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 483                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 484                                                 "\t{$src3, $src2, $src1, $dst|"
 485                                                    "$dst, $src1, $src2, $src3}",
 486                []>,
 487              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 488   }
 489 }
 490
 491 multiclass vinsert_for_size<int Opcode,
 492                             X86VectorVTInfo From, X86VectorVTInfo To,
 493                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 494                             PatFrag vinsert_insert,
 495                             SDNodeXForm INSERT_get_vinsert_imm> :
 496   vinsert_for_size_no_alt<Opcode, From, To,
 497                           vinsert_insert, INSERT_get_vinsert_imm> {
 498   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 499   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 500   // natively via AVX512DQ.
 501   let Predicates = [NoDQI] in
 502     def : Pat<(vinsert_insert:$ins
 503                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 504               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 505                             VR512:$src1, From.RC:$src2,
 506                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 507 }
 508
 509 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 510                             ValueType EltVT64, int Opcode256> {
 511   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 512                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 513                                  X86VectorVTInfo<16, EltVT32, VR512>,
 514                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 515                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 516                                  vinsert128_insert,
 517                                  INSERT_get_vinsert128_imm>;
 518   let Predicates = [HasDQI] in
 519     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 520                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 521                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 522                                  vinsert128_insert,
 523                                  INSERT_get_vinsert128_imm>, VEX_W;
 524   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 525                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 526                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 527                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 528                                  X86VectorVTInfo<16, EltVT32, VR512>,
 529                                  vinsert256_insert,
 530                                  INSERT_get_vinsert256_imm>, VEX_W;
 531   let Predicates = [HasDQI] in
 532     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 533                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 534                                  X86VectorVTInfo<16, EltVT32, VR512>,
 535                                  vinsert256_insert,
 536                                  INSERT_get_vinsert256_imm>;
 537 }
 538
 539 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 540 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 541
 542 // vinsertps - insert f32 to XMM
 543 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 544       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 545       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 546       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 547       EVEX_4V;
 548 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 549       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 550       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 551       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 552                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 553                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 554
 555 //===----------------------------------------------------------------------===//
 556 // AVX-512 VECTOR EXTRACT
 557 //---
 558
 559 multiclass vextract_for_size<int Opcode,
 560                              X86VectorVTInfo From, X86VectorVTInfo To,
 561                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 562                              PatFrag vextract_extract,
 563                              SDNodeXForm EXTRACT_get_vextract_imm> {
 564   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 565     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 566                 (ins VR512:$src1, u8imm:$idx),
 567                 "vextract" # To.EltTypeName # "x4",
 568                 "$idx, $src1", "$src1, $idx",
 569                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 570                                                          (iPTR imm)))]>,
 571               AVX512AIi8Base, EVEX, EVEX_V512;
 572     let mayStore = 1 in
 573     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 574             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 575             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 576                                                "$dst, $src1, $src2}",
 577             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 578   }
 579
 580   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 581   // vextracti32x4
 582   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 583             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 584                           VR512:$src1,
 585                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 586
 587   // A 128/256-bit subvector extract from the first 512-bit vector position is
 588   // a subregister copy that needs no instruction.
 589   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 590             (To.VT
 591                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 592
 593   // And for the alternative types.
 594   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 595             (AltTo.VT
 596                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 597
 598   // Intrinsic call with masking.
 599   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 600                               "x4_512")
 601                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 602             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 603                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 604                 VR512:$src1, imm:$idx)>;
 605
 606   // Intrinsic call with zero-masking.
 607   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 608                               "x4_512")
 609                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 610             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 611                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 612                 VR512:$src1, imm:$idx)>;
 613
 614   // Intrinsic call without masking.
 615   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 616                               "x4_512")
 617                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 618             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 619                 VR512:$src1, imm:$idx)>;
 620 }
 621
 622 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 623                              ValueType EltVT64, int Opcode64> {
 624   defm NAME # "32x4" : vextract_for_size<Opcode32,
 625                                  X86VectorVTInfo<16, EltVT32, VR512>,
 626                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 627                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 628                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 629                                  vextract128_extract,
 630                                  EXTRACT_get_vextract128_imm>;
 631   defm NAME # "64x4" : vextract_for_size<Opcode64,
 632                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 633                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 634                                  X86VectorVTInfo<16, EltVT32, VR512>,
 635                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 636                                  vextract256_extract,
 637                                  EXTRACT_get_vextract256_imm>, VEX_W;
 638 }
 639
 640 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 641 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 642
 643 // A 128-bit subvector insert to the first 512-bit vector position
 644 // is a subregister copy that needs no instruction.
 645 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 646           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 647           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 648           sub_ymm)>;
 649 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 650           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 651           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 652           sub_ymm)>;
 653 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 654           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 655           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 656           sub_ymm)>;
 657 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 658           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 659           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 660           sub_ymm)>;
 661
 662 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 663           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 664 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 665           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 666 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 667           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 668 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 669           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 670
 671 // vextractps - extract 32 bits from XMM
 672 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 673       (ins VR128X:$src1, u8imm:$src2),
 674       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 675       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 676       EVEX;
 677
 678 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 679       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 680       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 681       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 682                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 683
 684 //===---------------------------------------------------------------------===//
 685 // AVX-512 BROADCAST
 686 //---
 687 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 688                               ValueType svt, X86VectorVTInfo _> {
 689   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 690                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 691                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 692                    T8PD, EVEX;
 693
 694   let mayLoad = 1 in {
 695     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 696                      (ins _.ScalarMemOp:$src),
 697                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 698                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 699                      T8PD, EVEX;
 700   }
 701 }
 702
 703 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 704                                   AVX512VLVectorVTInfo _> {
 705   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 706                              EVEX_V512;
 707
 708   let Predicates = [HasVLX] in {
 709     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 710                                   EVEX_V256;
 711   }
 712 }
 713
 714 let ExeDomain = SSEPackedSingle in {
 715   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 716                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 717    let Predicates = [HasVLX] in {
 718      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 719                                      v4f32, v4f32x_info>, EVEX_V128,
 720                                      EVEX_CD8<32, CD8VT1>;
 721    }
 722 }
 723
 724 let ExeDomain = SSEPackedDouble in {
 725   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 726                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 727 }
 728
 729 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 730 // Later, we can canonize broadcast instructions before ISel phase and
 731 // eliminate additional patterns on ISel.
 732 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 733 // representations of source
 734 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 735                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 736                                 RegisterClass SrcRC_s> {
 737   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 738             (!cast<Instruction>(InstName##"r")
 739               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 740
 741   let AddedComplexity = 30 in {
 742     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 743                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 744               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 745                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 746
 747     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 748                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 749               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 750                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 751   }
 752 }
 753
 754 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 755                             VR128X, FR32X>;
 756 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 757                             VR128X, FR64X>;
 758
 759 let Predicates = [HasVLX] in {
 760   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 761                               v8f32x_info, VR128X, FR32X>;
 762   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 763                               v4f32x_info, VR128X, FR32X>;
 764   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 765                               v4f64x_info, VR128X, FR64X>;
 766 }
 767
 768 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 769           (VBROADCASTSSZm addr:$src)>;
 770 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 771           (VBROADCASTSDZm addr:$src)>;
 772
 773 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 774           (VBROADCASTSSZm addr:$src)>;
 775 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 776           (VBROADCASTSDZm addr:$src)>;
 777
 778 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 779                                     RegisterClass SrcRC> {
 780   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 781                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 782                            "$src", "$src", []>, T8PD, EVEX;
 783 }
 784
 785 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 786                                        RegisterClass SrcRC, Predicate prd> {
 787   let Predicates = [prd] in
 788     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 789   let Predicates = [prd, HasVLX] in {
 790     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 791     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 792   }
 793 }
 794
 795 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 796                                                  HasBWI>;
 797 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 798                                                  HasBWI>;
 799 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 800                                                  HasAVX512>;
 801 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 802                                                  HasAVX512>, VEX_W;
 803
 804 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 805            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 806
 807 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 808            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 809
 810 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 811         (VPBROADCASTDrZr GR32:$src)>;
 812 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 813         (VPBROADCASTQrZr GR64:$src)>;
 814
 815 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 816         (VPBROADCASTDrZr GR32:$src)>;
 817 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 818         (VPBROADCASTQrZr GR64:$src)>;
 819
 820 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 821                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 822           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 823 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 824                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 825           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 826
 827 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 828                           X86MemOperand x86memop, PatFrag ld_frag,
 829                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 830                           RegisterClass KRC> {
 831   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 832                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 833                   [(set DstRC:$dst,
 834                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 835   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 836                                                          VR128X:$src),
 837                     !strconcat(OpcodeStr,
 838                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 839                     []>, EVEX, EVEX_K;
 840   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 841                                                          VR128X:$src),
 842                     !strconcat(OpcodeStr,
 843                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 844                     []>, EVEX, EVEX_KZ;
 845   let mayLoad = 1 in {
 846   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 847                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 848                   [(set DstRC:$dst,
 849                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 850   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 851                                                          x86memop:$src),
 852                   !strconcat(OpcodeStr,
 853                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 854                   []>, EVEX, EVEX_K;
 855   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 856                                                          x86memop:$src),
 857                   !strconcat(OpcodeStr,
 858                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 859                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 860                              (X86VBroadcast (ld_frag addr:$src)),
 861                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 862   }
 863 }
 864
 865 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 866                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 867                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 868 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 869                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 870                       EVEX_CD8<64, CD8VT1>;
 871
 872 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 873                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 874   let mayLoad = 1 in {
 875   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 876                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 877                   [(set _Dst.RC:$dst,
 878                     (_Dst.VT (X86SubVBroadcast
 879                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 880   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 881                                                          _Src.MemOp:$src),
 882                   !strconcat(OpcodeStr,
 883                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 884                   []>, EVEX, EVEX_K;
 885   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 886                                                          _Src.MemOp:$src),
 887                   !strconcat(OpcodeStr,
 888                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 889                   []>, EVEX, EVEX_KZ;
 890   }
 891 }
 892
 893 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 894                        v16i32_info, v4i32x_info>,
 895                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 896 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 897                        v16f32_info, v4f32x_info>,
 898                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 899 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 900                        v8i64_info, v4i64x_info>, VEX_W,
 901                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 902 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
 903                        v8f64_info, v4f64x_info>, VEX_W,
 904                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 905
 906 let Predicates = [HasVLX] in {
 907 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 908                            v8i32x_info, v4i32x_info>,
 909                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 910 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 911                            v8f32x_info, v4f32x_info>,
 912                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 913 }
 914 let Predicates = [HasVLX, HasDQI] in {
 915 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 916                            v4i64x_info, v2i64x_info>, VEX_W,
 917                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 918 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 919                            v4f64x_info, v2f64x_info>, VEX_W,
 920                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 921 }
 922 let Predicates = [HasDQI] in {
 923 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 924                        v8i64_info, v2i64x_info>, VEX_W,
 925                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 926 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
 927                        v16i32_info, v8i32x_info>,
 928                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 929 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 930                        v8f64_info, v2f64x_info>, VEX_W,
 931                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 932 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
 933                        v16f32_info, v8f32x_info>,
 934                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 935 }
 936
 937 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 938           (VPBROADCASTDZrr VR128X:$src)>;
 939 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 940           (VPBROADCASTQZrr VR128X:$src)>;
 941
 942 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 943           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 944 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
 945           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
 946
 947 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 948           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 949 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
 950           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
 951
 952 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 953           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 954 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
 955           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
 956
 957 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 958           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 959 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
 960           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
 961
 962 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 963           (VBROADCASTSSZr VR128X:$src)>;
 964 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 965           (VBROADCASTSDZr VR128X:$src)>;
 966
 967 // Provide fallback in case the load node that is used in the patterns above
 968 // is used by additional users, which prevents the pattern selection.
 969 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 970           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 971 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 972           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 973
 974
 975 //===----------------------------------------------------------------------===//
 976 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 977 //---
 978
 979 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 980                        RegisterClass KRC> {
 981 let Predicates = [HasCDI] in
 982 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 983                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 984                   []>, EVEX, EVEX_V512;
 985
 986 let Predicates = [HasCDI, HasVLX] in {
 987 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 988                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 989                   []>, EVEX, EVEX_V128;
 990 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 991                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 992                   []>, EVEX, EVEX_V256;
 993 }
 994 }
 995
 996 let Predicates = [HasCDI] in {
 997 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 998                                              VK16>;
 999 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1000                                              VK8>, VEX_W;
1001 }
1002
1003 //===----------------------------------------------------------------------===//
1004 // AVX-512 - VPERM
1005 //
1006 // -- immediate form --
1007 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1008                            X86VectorVTInfo _> {
1009   let ExeDomain = _.ExeDomain in {
1010   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1011                      (ins _.RC:$src1, u8imm:$src2),
1012                      !strconcat(OpcodeStr,
1013                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1014                      [(set _.RC:$dst,
1015                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1016                      EVEX;
1017   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1018                      (ins _.MemOp:$src1, u8imm:$src2),
1019                      !strconcat(OpcodeStr,
1020                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1021                      [(set _.RC:$dst,
1022                        (_.VT (OpNode (_.LdFrag addr:$src1),
1023                               (i8 imm:$src2))))]>,
1024            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1025 }
1026 }
1027
1028 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1029                          X86VectorVTInfo Ctrl> :
1030      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1031   let ExeDomain = _.ExeDomain in {
1032     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1033                      (ins _.RC:$src1, _.RC:$src2),
1034                      !strconcat("vpermil" # _.Suffix,
1035                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1036                      [(set _.RC:$dst,
1037                          (_.VT (X86VPermilpv _.RC:$src1,
1038                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1039              EVEX_4V;
1040     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1041                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1042                      !strconcat("vpermil" # _.Suffix,
1043                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1044                      [(set _.RC:$dst,
1045                          (_.VT (X86VPermilpv _.RC:$src1,
1046                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1047              EVEX_4V;
1048   }
1049 }
1050 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1051                   EVEX_V512;
1052 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1053                   EVEX_V512, VEX_W;
1054
1055 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1056           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1057 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1058           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1059
1060 // -- VPERM2I - 3 source operands form --
1061 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
1062                           PatFrag mem_frag, X86MemOperand x86memop,
1063                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
1064 let Constraints = "$src1 = $dst" in {
1065   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1066                    (ins RC:$src1, RC:$src2, RC:$src3),
1067                    !strconcat(OpcodeStr,
1068                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1069                    [(set RC:$dst,
1070                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
1071                     EVEX_4V;
1072
1073   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1074                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1075                    !strconcat(OpcodeStr,
1076                        "\t{$src3, $src2, $dst {${mask}}|"
1077                        "$dst {${mask}}, $src2, $src3}"),
1078                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1079                                            (OpNode RC:$src1, RC:$src2,
1080                                               RC:$src3),
1081                                            RC:$src1)))]>,
1082                     EVEX_4V, EVEX_K;
1083
1084   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1085     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1086                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1087                    !strconcat(OpcodeStr,
1088                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1089                        "$dst {${mask}} {z}, $src2, $src3}"),
1090                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1091                                            (OpNode RC:$src1, RC:$src2,
1092                                               RC:$src3),
1093                                            (OpVT (bitconvert
1094                                               (v16i32 immAllZerosV))))))]>,
1095                     EVEX_4V, EVEX_KZ;
1096
1097   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1098                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1099                    !strconcat(OpcodeStr,
1100                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1101                    [(set RC:$dst,
1102                      (OpVT (OpNode RC:$src1, RC:$src2,
1103                       (mem_frag addr:$src3))))]>, EVEX_4V;
1104
1105   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1106                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1107                    !strconcat(OpcodeStr,
1108                     "\t{$src3, $src2, $dst {${mask}}|"
1109                     "$dst {${mask}}, $src2, $src3}"),
1110                    [(set RC:$dst,
1111                        (OpVT (vselect KRC:$mask,
1112                                       (OpNode RC:$src1, RC:$src2,
1113                                          (mem_frag addr:$src3)),
1114                                       RC:$src1)))]>,
1115                     EVEX_4V, EVEX_K;
1116
1117   let AddedComplexity = 10 in // Prefer over the rrkz variant
1118     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1119                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1120                    !strconcat(OpcodeStr,
1121                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1122                     "$dst {${mask}} {z}, $src2, $src3}"),
1123                    [(set RC:$dst,
1124                      (OpVT (vselect KRC:$mask,
1125                                     (OpNode RC:$src1, RC:$src2,
1126                                             (mem_frag addr:$src3)),
1127                                     (OpVT (bitconvert
1128                                        (v16i32 immAllZerosV))))))]>,
1129                     EVEX_4V, EVEX_KZ;
1130   }
1131 }
1132 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1133                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1134                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1135 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1136                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1137                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1138 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1139                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1140                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1141 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1142                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1143                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1144
1145 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1146                           PatFrag mem_frag, X86MemOperand x86memop,
1147                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1148                           ValueType MaskVT, RegisterClass MRC> :
1149         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1150                          OpVT, KRC> {
1151   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1152                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1153             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1154
1155   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1156                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1157             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1158               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1159 }
1160
1161 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1162                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1163                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1164 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1165                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1166                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1167 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1168                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1169                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1170 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1171                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1172                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1173
1174 //===----------------------------------------------------------------------===//
1175 // AVX-512 - BLEND using mask
1176 //
1177 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1178   let ExeDomain = _.ExeDomain in {
1179   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1180              (ins _.RC:$src1, _.RC:$src2),
1181              !strconcat(OpcodeStr,
1182              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1183              []>, EVEX_4V;
1184   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1185              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1186              !strconcat(OpcodeStr,
1187              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1188              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1189                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1190   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1191              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1192              !strconcat(OpcodeStr,
1193              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1194              []>, EVEX_4V, EVEX_KZ;
1195   let mayLoad = 1 in {
1196   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1197              (ins _.RC:$src1, _.MemOp:$src2),
1198              !strconcat(OpcodeStr,
1199              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1200              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1201   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1202              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1203              !strconcat(OpcodeStr,
1204              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1205              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1206               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1207               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1208   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1209              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1210              !strconcat(OpcodeStr,
1211              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1212              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1213   }
1214   }
1215 }
1216 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1217
1218   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1219       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1220        !strconcat(OpcodeStr,
1221             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1222             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1223       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1224                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1225       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1226
1227   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1228       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1229        !strconcat(OpcodeStr,
1230             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1231             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1232       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1233
1234 }
1235
1236 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1237                                  AVX512VLVectorVTInfo VTInfo> {
1238   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1239            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1240
1241   let Predicates = [HasVLX] in {
1242     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1243                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1244     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1245                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1246   }
1247 }
1248
1249 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1250                          AVX512VLVectorVTInfo VTInfo> {
1251   let Predicates = [HasBWI] in
1252     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1253
1254   let Predicates = [HasBWI, HasVLX] in {
1255     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1256     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1257   }
1258 }
1259
1260
1261 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1262 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1263 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1264 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1265 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1266 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1267
1268
1269 let Predicates = [HasAVX512] in {
1270 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1271                             (v8f32 VR256X:$src2))),
1272             (EXTRACT_SUBREG
1273               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1274             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1275             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1276
1277 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1278                             (v8i32 VR256X:$src2))),
1279             (EXTRACT_SUBREG
1280                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1281             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1282             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1283 }
1284 //===----------------------------------------------------------------------===//
1285 // Compare Instructions
1286 //===----------------------------------------------------------------------===//
1287
1288 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1289 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1290                             SDNode OpNode, ValueType VT,
1291                             PatFrag ld_frag, string Suffix> {
1292   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1293                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1294                 !strconcat("vcmp${cc}", Suffix,
1295                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1296                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1297                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1298   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1299                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1300                 !strconcat("vcmp${cc}", Suffix,
1301                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1302                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1303                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1304   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1305     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1306                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1307                !strconcat("vcmp", Suffix,
1308                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1309                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1310     let mayLoad = 1 in
1311     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1312                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1313                !strconcat("vcmp", Suffix,
1314                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1315                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1316   }
1317 }
1318
1319 let Predicates = [HasAVX512] in {
1320 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1321                                  XS;
1322 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1323                                  XD, VEX_W;
1324 }
1325
1326 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1327               X86VectorVTInfo _> {
1328   def rr : AVX512BI<opc, MRMSrcReg,
1329              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1330              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1331              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1332              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1333   let mayLoad = 1 in
1334   def rm : AVX512BI<opc, MRMSrcMem,
1335              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1336              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1337              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1338                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1339              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1340   def rrk : AVX512BI<opc, MRMSrcReg,
1341               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1342               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1343                           "$dst {${mask}}, $src1, $src2}"),
1344               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1345                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1346               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1347   let mayLoad = 1 in
1348   def rmk : AVX512BI<opc, MRMSrcMem,
1349               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1350               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1351                           "$dst {${mask}}, $src1, $src2}"),
1352               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1353                                    (OpNode (_.VT _.RC:$src1),
1354                                        (_.VT (bitconvert
1355                                               (_.LdFrag addr:$src2))))))],
1356               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1357 }
1358
1359 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1360               X86VectorVTInfo _> :
1361            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1362   let mayLoad = 1 in {
1363   def rmb : AVX512BI<opc, MRMSrcMem,
1364               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1365               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1366                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1367               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1368                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1369               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1370   def rmbk : AVX512BI<opc, MRMSrcMem,
1371                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1372                                        _.ScalarMemOp:$src2),
1373                !strconcat(OpcodeStr,
1374                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1375                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1376                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1377                                       (OpNode (_.VT _.RC:$src1),
1378                                         (X86VBroadcast
1379                                           (_.ScalarLdFrag addr:$src2)))))],
1380                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1381   }
1382 }
1383
1384 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1385                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1386   let Predicates = [prd] in
1387   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1388            EVEX_V512;
1389
1390   let Predicates = [prd, HasVLX] in {
1391     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1392                 EVEX_V256;
1393     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1394                 EVEX_V128;
1395   }
1396 }
1397
1398 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1399                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1400                                   Predicate prd> {
1401   let Predicates = [prd] in
1402   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1403            EVEX_V512;
1404
1405   let Predicates = [prd, HasVLX] in {
1406     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1407                 EVEX_V256;
1408     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1409                 EVEX_V128;
1410   }
1411 }
1412
1413 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1414                       avx512vl_i8_info, HasBWI>,
1415                 EVEX_CD8<8, CD8VF>;
1416
1417 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1418                       avx512vl_i16_info, HasBWI>,
1419                 EVEX_CD8<16, CD8VF>;
1420
1421 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1422                       avx512vl_i32_info, HasAVX512>,
1423                 EVEX_CD8<32, CD8VF>;
1424
1425 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1426                       avx512vl_i64_info, HasAVX512>,
1427                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1428
1429 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1430                       avx512vl_i8_info, HasBWI>,
1431                 EVEX_CD8<8, CD8VF>;
1432
1433 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1434                       avx512vl_i16_info, HasBWI>,
1435                 EVEX_CD8<16, CD8VF>;
1436
1437 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1438                       avx512vl_i32_info, HasAVX512>,
1439                 EVEX_CD8<32, CD8VF>;
1440
1441 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1442                       avx512vl_i64_info, HasAVX512>,
1443                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1444
1445 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1446             (COPY_TO_REGCLASS (VPCMPGTDZrr
1447             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1448             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1449
1450 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1451             (COPY_TO_REGCLASS (VPCMPEQDZrr
1452             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1453             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1454
1455 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1456                           X86VectorVTInfo _> {
1457   def rri : AVX512AIi8<opc, MRMSrcReg,
1458              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1459              !strconcat("vpcmp${cc}", Suffix,
1460                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1461              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1462                                        imm:$cc))],
1463              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1464   let mayLoad = 1 in
1465   def rmi : AVX512AIi8<opc, MRMSrcMem,
1466              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1467              !strconcat("vpcmp${cc}", Suffix,
1468                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1469              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1470                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1471                               imm:$cc))],
1472              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1473   def rrik : AVX512AIi8<opc, MRMSrcReg,
1474               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1475                                       AVX512ICC:$cc),
1476               !strconcat("vpcmp${cc}", Suffix,
1477                          "\t{$src2, $src1, $dst {${mask}}|",
1478                          "$dst {${mask}}, $src1, $src2}"),
1479               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1480                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1481                                           imm:$cc)))],
1482               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1483   let mayLoad = 1 in
1484   def rmik : AVX512AIi8<opc, MRMSrcMem,
1485               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1486                                     AVX512ICC:$cc),
1487               !strconcat("vpcmp${cc}", Suffix,
1488                          "\t{$src2, $src1, $dst {${mask}}|",
1489                          "$dst {${mask}}, $src1, $src2}"),
1490               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1491                                    (OpNode (_.VT _.RC:$src1),
1492                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1493                                       imm:$cc)))],
1494               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1495
1496   // Accept explicit immediate argument form instead of comparison code.
1497   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1498     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1499                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1500                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1501                           "$dst, $src1, $src2, $cc}"),
1502                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1503     let mayLoad = 1 in
1504     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1505                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1506                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1507                           "$dst, $src1, $src2, $cc}"),
1508                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1509     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1510                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1511                                        u8imm:$cc),
1512                !strconcat("vpcmp", Suffix,
1513                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1514                           "$dst {${mask}}, $src1, $src2, $cc}"),
1515                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1516     let mayLoad = 1 in
1517     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1518                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1519                                        u8imm:$cc),
1520                !strconcat("vpcmp", Suffix,
1521                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1522                           "$dst {${mask}}, $src1, $src2, $cc}"),
1523                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1524   }
1525 }
1526
1527 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1528                               X86VectorVTInfo _> :
1529            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1530   def rmib : AVX512AIi8<opc, MRMSrcMem,
1531              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1532                                      AVX512ICC:$cc),
1533              !strconcat("vpcmp${cc}", Suffix,
1534                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1535                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1536              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1537                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1538                                imm:$cc))],
1539              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1540   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1541               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1542                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1543               !strconcat("vpcmp${cc}", Suffix,
1544                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1545                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1546               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1547                                   (OpNode (_.VT _.RC:$src1),
1548                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1549                                     imm:$cc)))],
1550               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1551
1552   // Accept explicit immediate argument form instead of comparison code.
1553   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1554     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1555                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1556                                        u8imm:$cc),
1557                !strconcat("vpcmp", Suffix,
1558                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1559                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1560                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1561     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1562                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1563                                        _.ScalarMemOp:$src2, u8imm:$cc),
1564                !strconcat("vpcmp", Suffix,
1565                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1566                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1567                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1568   }
1569 }
1570
1571 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1572                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1573   let Predicates = [prd] in
1574   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1575
1576   let Predicates = [prd, HasVLX] in {
1577     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1578     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1579   }
1580 }
1581
1582 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1583                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1584   let Predicates = [prd] in
1585   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1586            EVEX_V512;
1587
1588   let Predicates = [prd, HasVLX] in {
1589     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1590                 EVEX_V256;
1591     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1592                 EVEX_V128;
1593   }
1594 }
1595
1596 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1597                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1598 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1599                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1600
1601 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1602                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1603 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1604                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1605
1606 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1607                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1608 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1609                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1610
1611 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1612                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1613 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1614                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1615
1616 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1617
1618   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1619                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1620                    "vcmp${cc}"#_.Suffix,
1621                    "$src2, $src1", "$src1, $src2",
1622                    (X86cmpm (_.VT _.RC:$src1),
1623                          (_.VT _.RC:$src2),
1624                            imm:$cc)>;
1625
1626   let mayLoad = 1 in {
1627     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1628                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1629                   "vcmp${cc}"#_.Suffix,
1630                   "$src2, $src1", "$src1, $src2",
1631                   (X86cmpm (_.VT _.RC:$src1),
1632                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1633                           imm:$cc)>;
1634
1635     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1636                   (outs _.KRC:$dst),
1637                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1638                   "vcmp${cc}"#_.Suffix,
1639                   "${src2}"##_.BroadcastStr##", $src1",
1640                   "$src1, ${src2}"##_.BroadcastStr,
1641                   (X86cmpm (_.VT _.RC:$src1),
1642                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1643                           imm:$cc)>,EVEX_B;
1644   }
1645   // Accept explicit immediate argument form instead of comparison code.
1646   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1647     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1648                          (outs _.KRC:$dst),
1649                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1650                          "vcmp"#_.Suffix,
1651                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1652
1653     let mayLoad = 1 in {
1654       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1655                              (outs _.KRC:$dst),
1656                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1657                              "vcmp"#_.Suffix,
1658                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1659
1660       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1661                          (outs _.KRC:$dst),
1662                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1663                          "vcmp"#_.Suffix,
1664                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1665                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1666     }
1667  }
1668 }
1669
1670 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1671   // comparison code form (VCMP[EQ/LT/LE/...]
1672   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1673                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1674                      "vcmp${cc}"#_.Suffix,
1675                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1676                      (X86cmpmRnd (_.VT _.RC:$src1),
1677                                     (_.VT _.RC:$src2),
1678                                     imm:$cc,
1679                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1680
1681   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1682     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1683                          (outs _.KRC:$dst),
1684                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1685                          "vcmp"#_.Suffix,
1686                          "$cc,{sae}, $src2, $src1",
1687                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1688    }
1689 }
1690
1691 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1692   let Predicates = [HasAVX512] in {
1693     defm Z    : avx512_vcmp_common<_.info512>,
1694                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1695
1696   }
1697   let Predicates = [HasAVX512,HasVLX] in {
1698    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1699    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1700   }
1701 }
1702
1703 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1704                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1705 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1706                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1707
1708 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1709           (COPY_TO_REGCLASS (VCMPPSZrri
1710             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1711             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1712             imm:$cc), VK8)>;
1713 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1714           (COPY_TO_REGCLASS (VPCMPDZrri
1715             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1716             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1717             imm:$cc), VK8)>;
1718 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1719           (COPY_TO_REGCLASS (VPCMPUDZrri
1720             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1721             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1722             imm:$cc), VK8)>;
1723
1724 //-----------------------------------------------------------------
1725 // Mask register copy, including
1726 // - copy between mask registers
1727 // - load/store mask registers
1728 // - copy from GPR to mask register and vice versa
1729 //
1730 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1731                          string OpcodeStr, RegisterClass KRC,
1732                          ValueType vvt, X86MemOperand x86memop> {
1733   let hasSideEffects = 0 in {
1734     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1735                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1736     let mayLoad = 1 in
1737     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1738                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1739                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1740     let mayStore = 1 in
1741     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1742                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1743                [(store KRC:$src, addr:$dst)]>;
1744   }
1745 }
1746
1747 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1748                              string OpcodeStr,
1749                              RegisterClass KRC, RegisterClass GRC> {
1750   let hasSideEffects = 0 in {
1751     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1752                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1753     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1754                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1755   }
1756 }
1757
1758 let Predicates = [HasDQI] in
1759   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1760                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1761                VEX, PD;
1762
1763 let Predicates = [HasAVX512] in
1764   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1765                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1766                VEX, PS;
1767
1768 let Predicates = [HasBWI] in {
1769   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1770                VEX, PD, VEX_W;
1771   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1772                VEX, XD;
1773 }
1774
1775 let Predicates = [HasBWI] in {
1776   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1777                VEX, PS, VEX_W;
1778   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1779                VEX, XD, VEX_W;
1780 }
1781
1782 // GR from/to mask register
1783 let Predicates = [HasDQI] in {
1784   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1785             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1786   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1787             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1788 }
1789 let Predicates = [HasAVX512] in {
1790   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1791             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1792   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1793             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1794 }
1795 let Predicates = [HasBWI] in {
1796   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1797   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1798 }
1799 let Predicates = [HasBWI] in {
1800   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1801   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1802 }
1803
1804 // Load/store kreg
1805 let Predicates = [HasDQI] in {
1806   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1807             (KMOVBmk addr:$dst, VK8:$src)>;
1808   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1809             (KMOVBkm addr:$src)>;
1810 }
1811 let Predicates = [HasAVX512, NoDQI] in {
1812   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1813             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1814   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1815             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1816 }
1817 let Predicates = [HasAVX512] in {
1818   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1819             (KMOVWmk addr:$dst, VK16:$src)>;
1820   def : Pat<(i1 (load addr:$src)),
1821             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1822                                               (MOV8rm addr:$src), sub_8bit)),
1823                                 (i16 1)), VK1)>;
1824   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1825             (KMOVWkm addr:$src)>;
1826 }
1827 let Predicates = [HasBWI] in {
1828   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1829             (KMOVDmk addr:$dst, VK32:$src)>;
1830   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1831             (KMOVDkm addr:$src)>;
1832 }
1833 let Predicates = [HasBWI] in {
1834   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1835             (KMOVQmk addr:$dst, VK64:$src)>;
1836   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1837             (KMOVQkm addr:$src)>;
1838 }
1839
1840 let Predicates = [HasAVX512] in {
1841   def : Pat<(i1 (trunc (i64 GR64:$src))),
1842             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1843                                         (i32 1))), VK1)>;
1844
1845   def : Pat<(i1 (trunc (i32 GR32:$src))),
1846             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1847
1848   def : Pat<(i1 (trunc (i8 GR8:$src))),
1849        (COPY_TO_REGCLASS
1850         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1851        VK1)>;
1852   def : Pat<(i1 (trunc (i16 GR16:$src))),
1853        (COPY_TO_REGCLASS
1854         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1855        VK1)>;
1856
1857   def : Pat<(i32 (zext VK1:$src)),
1858             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1859   def : Pat<(i32 (anyext VK1:$src)),
1860             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
1861   def : Pat<(i8 (zext VK1:$src)),
1862             (EXTRACT_SUBREG
1863              (AND32ri (KMOVWrk
1864                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1865   def : Pat<(i64 (zext VK1:$src)),
1866             (AND64ri8 (SUBREG_TO_REG (i64 0),
1867              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1868   def : Pat<(i16 (zext VK1:$src)),
1869             (EXTRACT_SUBREG
1870              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1871               sub_16bit)>;
1872   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1873             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1874   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1875             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1876 }
1877 let Predicates = [HasBWI] in {
1878   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1879             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1880   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1881             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1882 }
1883
1884
1885 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1886 let Predicates = [HasAVX512, NoDQI] in {
1887   // GR from/to 8-bit mask without native support
1888   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1889             (COPY_TO_REGCLASS
1890              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
1891   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1892             (EXTRACT_SUBREG
1893               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1894               sub_8bit)>;
1895 }
1896
1897 let Predicates = [HasAVX512] in {
1898   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1899             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1900   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1901             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1902 }
1903 let Predicates = [HasBWI] in {
1904   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1905             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1906   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1907             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1908 }
1909
1910 // Mask unary operation
1911 // - KNOT
1912 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1913                             RegisterClass KRC, SDPatternOperator OpNode,
1914                             Predicate prd> {
1915   let Predicates = [prd] in
1916     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1917                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1918                [(set KRC:$dst, (OpNode KRC:$src))]>;
1919 }
1920
1921 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1922                                 SDPatternOperator OpNode> {
1923   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1924                             HasDQI>, VEX, PD;
1925   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1926                             HasAVX512>, VEX, PS;
1927   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1928                             HasBWI>, VEX, PD, VEX_W;
1929   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1930                             HasBWI>, VEX, PS, VEX_W;
1931 }
1932
1933 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1934
1935 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1936   let Predicates = [HasAVX512] in
1937     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1938                 (i16 GR16:$src)),
1939               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1940               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1941 }
1942 defm : avx512_mask_unop_int<"knot", "KNOT">;
1943
1944 let Predicates = [HasDQI] in
1945 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1946 let Predicates = [HasAVX512] in
1947 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1948 let Predicates = [HasBWI] in
1949 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1950 let Predicates = [HasBWI] in
1951 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1952
1953 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1954 let Predicates = [HasAVX512, NoDQI] in {
1955 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1956           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1957 def : Pat<(not VK8:$src),
1958           (COPY_TO_REGCLASS
1959             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1960 }
1961 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
1962           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
1963 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
1964           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
1965
1966 // Mask binary operation
1967 // - KAND, KANDN, KOR, KXNOR, KXOR
1968 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1969                            RegisterClass KRC, SDPatternOperator OpNode,
1970                            Predicate prd, bit IsCommutable> {
1971   let Predicates = [prd], isCommutable = IsCommutable in
1972     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1973                !strconcat(OpcodeStr,
1974                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1975                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1976 }
1977
1978 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1979                                SDPatternOperator OpNode, bit IsCommutable> {
1980   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1981                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
1982   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1983                              HasAVX512, IsCommutable>, VEX_4V, VEX_L, PS;
1984   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1985                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
1986   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1987                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
1988 }
1989
1990 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1991 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1992
1993 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
1994 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
1995 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
1996 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
1997 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
1998
1999 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2000   let Predicates = [HasAVX512] in
2001     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2002                 (i16 GR16:$src1), (i16 GR16:$src2)),
2003               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2004               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2005               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2006 }
2007
2008 defm : avx512_mask_binop_int<"kand",  "KAND">;
2009 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2010 defm : avx512_mask_binop_int<"kor",   "KOR">;
2011 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2012 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2013
2014 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2015   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2016   // for the DQI set, this type is legal and KxxxB instruction is used
2017   let Predicates = [NoDQI] in
2018   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2019             (COPY_TO_REGCLASS
2020               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2021                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2022
2023   // All types smaller than 8 bits require conversion anyway
2024   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2025         (COPY_TO_REGCLASS (Inst
2026                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2027                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2028   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2029         (COPY_TO_REGCLASS (Inst
2030                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2031                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2032   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2033         (COPY_TO_REGCLASS (Inst
2034                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2035                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2036 }
2037
2038 defm : avx512_binop_pat<and,  KANDWrr>;
2039 defm : avx512_binop_pat<andn, KANDNWrr>;
2040 defm : avx512_binop_pat<or,   KORWrr>;
2041 defm : avx512_binop_pat<xnor, KXNORWrr>;
2042 defm : avx512_binop_pat<xor,  KXORWrr>;
2043
2044 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2045           (KXNORWrr VK16:$src1, VK16:$src2)>;
2046 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2047           (KXNORBrr VK8:$src1, VK8:$src2)>;
2048 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2049           (KXNORDrr VK32:$src1, VK32:$src2)>;
2050 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2051           (KXNORQrr VK64:$src1, VK64:$src2)>;
2052
2053 let Predicates = [NoDQI] in
2054 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2055           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2056                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2057
2058 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2059           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2060                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2061
2062 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2063           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2064                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2065
2066 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2067           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2068                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2069
2070 // Mask unpacking
2071 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
2072                            RegisterClass KRC> {
2073   let Predicates = [HasAVX512] in
2074     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2075                !strconcat(OpcodeStr,
2076                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2077 }
2078
2079 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2080   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2081                             VEX_4V, VEX_L, PD;
2082 }
2083
2084 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2085 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2086           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2087                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2088
2089
2090 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2091   let Predicates = [HasAVX512] in
2092     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2093                 (i16 GR16:$src1), (i16 GR16:$src2)),
2094               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2095               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2096               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2097 }
2098 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2099
2100 // Mask bit testing
2101 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2102                             SDNode OpNode> {
2103   let Predicates = [HasAVX512], Defs = [EFLAGS] in
2104     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2105                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2106                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2107 }
2108
2109 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2110   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2111                             VEX, PS;
2112   let Predicates = [HasDQI] in
2113   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2114                             VEX, PD;
2115   let Predicates = [HasBWI] in {
2116   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2117                             VEX, PS, VEX_W;
2118   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2119                             VEX, PD, VEX_W;
2120   }
2121 }
2122
2123 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2124
2125 // Mask shift
2126 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2127                              SDNode OpNode> {
2128   let Predicates = [HasAVX512] in
2129     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2130                  !strconcat(OpcodeStr,
2131                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2132                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2133 }
2134
2135 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2136                                SDNode OpNode> {
2137   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2138                                VEX, TAPD, VEX_W;
2139   let Predicates = [HasDQI] in
2140   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2141                                VEX, TAPD;
2142   let Predicates = [HasBWI] in {
2143   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2144                                VEX, TAPD, VEX_W;
2145   let Predicates = [HasDQI] in
2146   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2147                                VEX, TAPD;
2148   }
2149 }
2150
2151 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2152 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2153
2154 // Mask setting all 0s or 1s
2155 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2156   let Predicates = [HasAVX512] in
2157     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2158       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2159                      [(set KRC:$dst, (VT Val))]>;
2160 }
2161
2162 multiclass avx512_mask_setop_w<PatFrag Val> {
2163   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2164   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2165   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2166   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2167 }
2168
2169 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2170 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2171
2172 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2173 let Predicates = [HasAVX512] in {
2174   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2175   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2176   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2177   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2178   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2179   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2180   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2181 }
2182 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2183           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2184
2185 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2186           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2187
2188 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2189           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2190
2191 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2192           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2193
2194 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2195           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2196
2197 let Predicates = [HasVLX] in {
2198   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2199             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2200   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2201             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2202   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2203             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2204   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2205             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2206   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2207             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2208 }
2209
2210 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2211           (v8i1 (COPY_TO_REGCLASS
2212                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2213                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2214
2215 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2216           (v8i1 (COPY_TO_REGCLASS
2217                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2218                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2219
2220 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2221           (v4i1 (COPY_TO_REGCLASS
2222                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2223                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2224
2225 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2226           (v4i1 (COPY_TO_REGCLASS
2227                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2228                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2229
2230 //===----------------------------------------------------------------------===//
2231 // AVX-512 - Aligned and unaligned load and store
2232 //
2233
2234
2235 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2236                          PatFrag ld_frag, PatFrag mload,
2237                          bit IsReMaterializable = 1> {
2238   let hasSideEffects = 0 in {
2239   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2240                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2241                     _.ExeDomain>, EVEX;
2242   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2243                       (ins _.KRCWM:$mask,  _.RC:$src),
2244                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2245                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2246                        EVEX, EVEX_KZ;
2247
2248   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2249       SchedRW = [WriteLoad] in
2250   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2251                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2252                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2253                     _.ExeDomain>, EVEX;
2254
2255   let Constraints = "$src0 = $dst" in {
2256   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2257                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2258                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2259                     "${dst} {${mask}}, $src1}"),
2260                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2261                                         (_.VT _.RC:$src1),
2262                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2263                      EVEX, EVEX_K;
2264   let mayLoad = 1, SchedRW = [WriteLoad] in
2265     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2266                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2267                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2268                       "${dst} {${mask}}, $src1}"),
2269                      [(set _.RC:$dst, (_.VT
2270                          (vselect _.KRCWM:$mask,
2271                           (_.VT (bitconvert (ld_frag addr:$src1))),
2272                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2273   }
2274   let mayLoad = 1, SchedRW = [WriteLoad] in
2275   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2276                   (ins _.KRCWM:$mask, _.MemOp:$src),
2277                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2278                                 "${dst} {${mask}} {z}, $src}",
2279                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2280                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2281                   _.ExeDomain>, EVEX, EVEX_KZ;
2282   }
2283   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2284             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2285
2286   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2287             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2288
2289   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2290             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2291              _.KRCWM:$mask, addr:$ptr)>;
2292 }
2293
2294 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2295                                   AVX512VLVectorVTInfo _,
2296                                   Predicate prd,
2297                                   bit IsReMaterializable = 1> {
2298   let Predicates = [prd] in
2299   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2300                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2301
2302   let Predicates = [prd, HasVLX] in {
2303   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2304                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2305   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2306                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2307   }
2308 }
2309
2310 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2311                                   AVX512VLVectorVTInfo _,
2312                                   Predicate prd,
2313                                   bit IsReMaterializable = 1> {
2314   let Predicates = [prd] in
2315   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2316                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2317
2318   let Predicates = [prd, HasVLX] in {
2319   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2320                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2321   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2322                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2323   }
2324 }
2325
2326 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2327                         PatFrag st_frag, PatFrag mstore> {
2328   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2329   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2330                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2331                         _.ExeDomain>, EVEX;
2332   let Constraints = "$src1 = $dst" in
2333   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2334                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2335                          OpcodeStr #
2336                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2337                          [], _.ExeDomain>,  EVEX, EVEX_K;
2338   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2339                           (ins _.KRCWM:$mask, _.RC:$src),
2340                           OpcodeStr #
2341                           "\t{$src, ${dst} {${mask}} {z}|" #
2342                           "${dst} {${mask}} {z}, $src}",
2343                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2344   }
2345   let mayStore = 1 in {
2346   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2347                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2348                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2349   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2350                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2351               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2352                [], _.ExeDomain>, EVEX, EVEX_K;
2353   }
2354
2355   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2356            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2357                                                     _.KRCWM:$mask, _.RC:$src)>;
2358 }
2359
2360
2361 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2362                             AVX512VLVectorVTInfo _, Predicate prd> {
2363   let Predicates = [prd] in
2364   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2365                         masked_store_unaligned>, EVEX_V512;
2366
2367   let Predicates = [prd, HasVLX] in {
2368     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2369                              masked_store_unaligned>, EVEX_V256;
2370     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2371                              masked_store_unaligned>, EVEX_V128;
2372   }
2373 }
2374
2375 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2376                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2377   let Predicates = [prd] in
2378   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2379                         masked_store_aligned512>, EVEX_V512;
2380
2381   let Predicates = [prd, HasVLX] in {
2382     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2383                              masked_store_aligned256>, EVEX_V256;
2384     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2385                              masked_store_aligned128>, EVEX_V128;
2386   }
2387 }
2388
2389 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2390                                      HasAVX512>,
2391                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2392                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2393
2394 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2395                                      HasAVX512>,
2396                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2397                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2398
2399 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2400                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2401                               PS, EVEX_CD8<32, CD8VF>;
2402
2403 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2404                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2405                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2406
2407 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2408                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2409        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2410
2411 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2412                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2413        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2414
2415 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2416                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2417        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2418
2419 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2420                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2421        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2422
2423 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2424                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2425        (VMOVAPDZrm addr:$ptr)>;
2426
2427 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2428                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2429        (VMOVAPSZrm addr:$ptr)>;
2430
2431 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2432           GR16:$mask),
2433          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2434             VR512:$src)>;
2435 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2436           GR8:$mask),
2437          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2438             VR512:$src)>;
2439
2440 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2441           GR16:$mask),
2442          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2443             VR512:$src)>;
2444 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2445           GR8:$mask),
2446          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2447             VR512:$src)>;
2448
2449 let Predicates = [HasAVX512, NoVLX] in {
2450 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2451          (VMOVUPSZmrk addr:$ptr,
2452          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2453          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2454
2455 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2456          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2457           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2458
2459 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2460          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2461          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2462           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2463 }
2464
2465 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2466                                        HasAVX512>,
2467                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2468                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2469
2470 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2471                                        HasAVX512>,
2472                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2473                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2474
2475 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2476                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2477                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2478
2479 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2480                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2481                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2482
2483 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2484                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2485                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2486
2487 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2488                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2489                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2490
2491 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2492                  (v16i32 immAllZerosV), GR16:$mask)),
2493        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2494
2495 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2496                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2497        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2498
2499 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2500             GR16:$mask),
2501          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2502             VR512:$src)>;
2503 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2504             GR8:$mask),
2505          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2506             VR512:$src)>;
2507
2508 let AddedComplexity = 20 in {
2509 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2510                           (bc_v8i64 (v16i32 immAllZerosV)))),
2511                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2512
2513 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2514                           (v8i64 VR512:$src))),
2515    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2516                                               VK8), VR512:$src)>;
2517
2518 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2519                            (v16i32 immAllZerosV))),
2520                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2521
2522 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2523                            (v16i32 VR512:$src))),
2524                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2525 }
2526 // NoVLX patterns
2527 let Predicates = [HasAVX512, NoVLX] in {
2528 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2529          (VMOVDQU32Zmrk addr:$ptr,
2530          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2531          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2532
2533 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2534          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2535           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2536 }
2537
2538 // Move Int Doubleword to Packed Double Int
2539 //
2540 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2541                       "vmovd\t{$src, $dst|$dst, $src}",
2542                       [(set VR128X:$dst,
2543                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2544                         EVEX, VEX_LIG;
2545 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2546                       "vmovd\t{$src, $dst|$dst, $src}",
2547                       [(set VR128X:$dst,
2548                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2549                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2550 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2551                       "vmovq\t{$src, $dst|$dst, $src}",
2552                         [(set VR128X:$dst,
2553                           (v2i64 (scalar_to_vector GR64:$src)))],
2554                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2555 let isCodeGenOnly = 1 in {
2556 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2557                        "vmovq\t{$src, $dst|$dst, $src}",
2558                        [(set FR64:$dst, (bitconvert GR64:$src))],
2559                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2560 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2561                          "vmovq\t{$src, $dst|$dst, $src}",
2562                          [(set GR64:$dst, (bitconvert FR64:$src))],
2563                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2564 }
2565 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2566                          "vmovq\t{$src, $dst|$dst, $src}",
2567                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2568                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2569                          EVEX_CD8<64, CD8VT1>;
2570
2571 // Move Int Doubleword to Single Scalar
2572 //
2573 let isCodeGenOnly = 1 in {
2574 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2575                       "vmovd\t{$src, $dst|$dst, $src}",
2576                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2577                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2578
2579 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2580                       "vmovd\t{$src, $dst|$dst, $src}",
2581                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2582                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2583 }
2584
2585 // Move doubleword from xmm register to r/m32
2586 //
2587 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2588                        "vmovd\t{$src, $dst|$dst, $src}",
2589                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2590                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2591                        EVEX, VEX_LIG;
2592 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2593                        (ins i32mem:$dst, VR128X:$src),
2594                        "vmovd\t{$src, $dst|$dst, $src}",
2595                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2596                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2597                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2598
2599 // Move quadword from xmm1 register to r/m64
2600 //
2601 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2602                       "vmovq\t{$src, $dst|$dst, $src}",
2603                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2604                                                    (iPTR 0)))],
2605                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2606                       Requires<[HasAVX512, In64BitMode]>;
2607
2608 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2609                        (ins i64mem:$dst, VR128X:$src),
2610                        "vmovq\t{$src, $dst|$dst, $src}",
2611                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2612                                addr:$dst)], IIC_SSE_MOVDQ>,
2613                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2614                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2615
2616 // Move Scalar Single to Double Int
2617 //
2618 let isCodeGenOnly = 1 in {
2619 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2620                       (ins FR32X:$src),
2621                       "vmovd\t{$src, $dst|$dst, $src}",
2622                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2623                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2624 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2625                       (ins i32mem:$dst, FR32X:$src),
2626                       "vmovd\t{$src, $dst|$dst, $src}",
2627                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2628                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2629 }
2630
2631 // Move Quadword Int to Packed Quadword Int
2632 //
2633 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2634                       (ins i64mem:$src),
2635                       "vmovq\t{$src, $dst|$dst, $src}",
2636                       [(set VR128X:$dst,
2637                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2638                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2639
2640 //===----------------------------------------------------------------------===//
2641 // AVX-512  MOVSS, MOVSD
2642 //===----------------------------------------------------------------------===//
2643
2644 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2645                               SDNode OpNode, ValueType vt,
2646                               X86MemOperand x86memop, PatFrag mem_pat> {
2647   let hasSideEffects = 0 in {
2648   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2649               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2650               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2651                                       (scalar_to_vector RC:$src2))))],
2652               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2653   let Constraints = "$src1 = $dst" in
2654   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2655               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2656               !strconcat(asm,
2657                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2658               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2659   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2660               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2661               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2662               EVEX, VEX_LIG;
2663   let mayStore = 1 in {
2664   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2665              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2666              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2667              EVEX, VEX_LIG;
2668   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2669              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2670              [], IIC_SSE_MOV_S_MR>,
2671              EVEX, VEX_LIG, EVEX_K;
2672   } // mayStore
2673   } //hasSideEffects = 0
2674 }
2675
2676 let ExeDomain = SSEPackedSingle in
2677 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2678                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2679
2680 let ExeDomain = SSEPackedDouble in
2681 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2682                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2683
2684 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2685           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2686            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2687
2688 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2689           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2690            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2691
2692 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2693           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2694            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2695
2696 // For the disassembler
2697 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2698   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2699                         (ins VR128X:$src1, FR32X:$src2),
2700                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2701                         IIC_SSE_MOV_S_RR>,
2702                         XS, EVEX_4V, VEX_LIG;
2703   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2704                         (ins VR128X:$src1, FR64X:$src2),
2705                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2706                         IIC_SSE_MOV_S_RR>,
2707                         XD, EVEX_4V, VEX_LIG, VEX_W;
2708 }
2709
2710 let Predicates = [HasAVX512] in {
2711   let AddedComplexity = 15 in {
2712   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2713   // MOVS{S,D} to the lower bits.
2714   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2715             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2716   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2717             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2718   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2719             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2720   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2721             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2722
2723   // Move low f32 and clear high bits.
2724   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2725             (SUBREG_TO_REG (i32 0),
2726              (VMOVSSZrr (v4f32 (V_SET0)),
2727               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2728   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2729             (SUBREG_TO_REG (i32 0),
2730              (VMOVSSZrr (v4i32 (V_SET0)),
2731                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2732   }
2733
2734   let AddedComplexity = 20 in {
2735   // MOVSSrm zeros the high parts of the register; represent this
2736   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2737   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2738             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2739   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2740             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2741   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2742             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2743
2744   // MOVSDrm zeros the high parts of the register; represent this
2745   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2746   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2747             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2748   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2749             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2750   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2751             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2752   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2753             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2754   def : Pat<(v2f64 (X86vzload addr:$src)),
2755             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2756
2757   // Represent the same patterns above but in the form they appear for
2758   // 256-bit types
2759   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2760                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2761             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2762   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2763                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2764             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2765   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2766                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2767             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2768   }
2769   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2770                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2771             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2772                                             FR32X:$src)), sub_xmm)>;
2773   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2774                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2775             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2776                                      FR64X:$src)), sub_xmm)>;
2777   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2778                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2779             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2780
2781   // Move low f64 and clear high bits.
2782   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2783             (SUBREG_TO_REG (i32 0),
2784              (VMOVSDZrr (v2f64 (V_SET0)),
2785                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2786
2787   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2788             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2789                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2790
2791   // Extract and store.
2792   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2793                    addr:$dst),
2794             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2795   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2796                    addr:$dst),
2797             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2798
2799   // Shuffle with VMOVSS
2800   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2801             (VMOVSSZrr (v4i32 VR128X:$src1),
2802                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2803   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2804             (VMOVSSZrr (v4f32 VR128X:$src1),
2805                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2806
2807   // 256-bit variants
2808   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2809             (SUBREG_TO_REG (i32 0),
2810               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2811                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2812               sub_xmm)>;
2813   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2814             (SUBREG_TO_REG (i32 0),
2815               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2816                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2817               sub_xmm)>;
2818
2819   // Shuffle with VMOVSD
2820   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2821             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2822   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2823             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2824   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2825             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2826   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2827             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2828
2829   // 256-bit variants
2830   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2831             (SUBREG_TO_REG (i32 0),
2832               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2833                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2834               sub_xmm)>;
2835   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2836             (SUBREG_TO_REG (i32 0),
2837               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2838                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2839               sub_xmm)>;
2840
2841   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2842             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2843   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2844             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2845   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2846             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2847   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2848             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2849 }
2850
2851 let AddedComplexity = 15 in
2852 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2853                                 (ins VR128X:$src),
2854                                 "vmovq\t{$src, $dst|$dst, $src}",
2855                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2856                                                    (v2i64 VR128X:$src))))],
2857                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2858
2859 let AddedComplexity = 20 in
2860 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2861                                  (ins i128mem:$src),
2862                                  "vmovq\t{$src, $dst|$dst, $src}",
2863                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2864                                                      (loadv2i64 addr:$src))))],
2865                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2866                                  EVEX_CD8<8, CD8VT8>;
2867
2868 let Predicates = [HasAVX512] in {
2869   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2870   let AddedComplexity = 20 in {
2871     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2872               (VMOVDI2PDIZrm addr:$src)>;
2873     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2874               (VMOV64toPQIZrr GR64:$src)>;
2875     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2876               (VMOVDI2PDIZrr GR32:$src)>;
2877
2878     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2879               (VMOVDI2PDIZrm addr:$src)>;
2880     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2881               (VMOVDI2PDIZrm addr:$src)>;
2882     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2883             (VMOVZPQILo2PQIZrm addr:$src)>;
2884     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2885             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2886     def : Pat<(v2i64 (X86vzload addr:$src)),
2887             (VMOVZPQILo2PQIZrm addr:$src)>;
2888   }
2889
2890   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2891   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2892                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2893             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2894   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2895                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2896             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2897 }
2898
2899 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2900         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2901
2902 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2903         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2904
2905 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2906         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2907
2908 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2909         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2910
2911 //===----------------------------------------------------------------------===//
2912 // AVX-512 - Non-temporals
2913 //===----------------------------------------------------------------------===//
2914 let SchedRW = [WriteLoad] in {
2915   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2916                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2917                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2918                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2919                         EVEX_CD8<64, CD8VF>;
2920
2921   let Predicates = [HasAVX512, HasVLX] in {
2922     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2923                              (ins i256mem:$src),
2924                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2925                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2926                              EVEX_CD8<64, CD8VF>;
2927
2928     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2929                              (ins i128mem:$src),
2930                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2931                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2932                              EVEX_CD8<64, CD8VF>;
2933   }
2934 }
2935
2936 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2937                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2938                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2939   let SchedRW = [WriteStore], mayStore = 1,
2940       AddedComplexity = 400 in
2941   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2942                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2943                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2944 }
2945
2946 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2947                            string elty, string elsz, string vsz512,
2948                            string vsz256, string vsz128, Domain d,
2949                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2950   let Predicates = [prd] in
2951   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2952                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2953                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2954                         EVEX_V512;
2955
2956   let Predicates = [prd, HasVLX] in {
2957     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2958                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2959                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2960                              EVEX_V256;
2961
2962     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2963                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2964                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2965                              EVEX_V128;
2966   }
2967 }
2968
2969 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2970                                 "i", "64", "8", "4", "2", SSEPackedInt,
2971                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2972
2973 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2974                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2975                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2976
2977 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2978                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2979                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2980
2981 //===----------------------------------------------------------------------===//
2982 // AVX-512 - Integer arithmetic
2983 //
2984 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2985                            X86VectorVTInfo _, OpndItins itins,
2986                            bit IsCommutable = 0> {
2987   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2988                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2989                     "$src2, $src1", "$src1, $src2",
2990                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2991                     itins.rr, IsCommutable>,
2992             AVX512BIBase, EVEX_4V;
2993
2994   let mayLoad = 1 in
2995     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2996                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2997                     "$src2, $src1", "$src1, $src2",
2998                     (_.VT (OpNode _.RC:$src1,
2999                                   (bitconvert (_.LdFrag addr:$src2)))),
3000                     itins.rm>,
3001               AVX512BIBase, EVEX_4V;
3002 }
3003
3004 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3005                             X86VectorVTInfo _, OpndItins itins,
3006                             bit IsCommutable = 0> :
3007            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3008   let mayLoad = 1 in
3009     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3010                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3011                     "${src2}"##_.BroadcastStr##", $src1",
3012                     "$src1, ${src2}"##_.BroadcastStr,
3013                     (_.VT (OpNode _.RC:$src1,
3014                                   (X86VBroadcast
3015                                       (_.ScalarLdFrag addr:$src2)))),
3016                     itins.rm>,
3017                AVX512BIBase, EVEX_4V, EVEX_B;
3018 }
3019
3020 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3021                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3022                               Predicate prd, bit IsCommutable = 0> {
3023   let Predicates = [prd] in
3024     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3025                              IsCommutable>, EVEX_V512;
3026
3027   let Predicates = [prd, HasVLX] in {
3028     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3029                              IsCommutable>, EVEX_V256;
3030     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3031                              IsCommutable>, EVEX_V128;
3032   }
3033 }
3034
3035 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3036                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3037                                Predicate prd, bit IsCommutable = 0> {
3038   let Predicates = [prd] in
3039     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3040                              IsCommutable>, EVEX_V512;
3041
3042   let Predicates = [prd, HasVLX] in {
3043     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3044                              IsCommutable>, EVEX_V256;
3045     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3046                              IsCommutable>, EVEX_V128;
3047   }
3048 }
3049
3050 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3051                                 OpndItins itins, Predicate prd,
3052                                 bit IsCommutable = 0> {
3053   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3054                                itins, prd, IsCommutable>,
3055                                VEX_W, EVEX_CD8<64, CD8VF>;
3056 }
3057
3058 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3059                                 OpndItins itins, Predicate prd,
3060                                 bit IsCommutable = 0> {
3061   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3062                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3063 }
3064
3065 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3066                                 OpndItins itins, Predicate prd,
3067                                 bit IsCommutable = 0> {
3068   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3069                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3070 }
3071
3072 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3073                                 OpndItins itins, Predicate prd,
3074                                 bit IsCommutable = 0> {
3075   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3076                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3077 }
3078
3079 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3080                                  SDNode OpNode, OpndItins itins, Predicate prd,
3081                                  bit IsCommutable = 0> {
3082   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
3083                                    IsCommutable>;
3084
3085   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
3086                                    IsCommutable>;
3087 }
3088
3089 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3090                                  SDNode OpNode, OpndItins itins, Predicate prd,
3091                                  bit IsCommutable = 0> {
3092   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
3093                                    IsCommutable>;
3094
3095   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
3096                                    IsCommutable>;
3097 }
3098
3099 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3100                                   bits<8> opc_d, bits<8> opc_q,
3101                                   string OpcodeStr, SDNode OpNode,
3102                                   OpndItins itins, bit IsCommutable = 0> {
3103   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3104                                     itins, HasAVX512, IsCommutable>,
3105               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3106                                     itins, HasBWI, IsCommutable>;
3107 }
3108
3109 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3110                             SDNode OpNode,X86VectorVTInfo _Src,
3111                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3112   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3113                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3114                             "$src2, $src1","$src1, $src2",
3115                             (_Dst.VT (OpNode
3116                                          (_Src.VT _Src.RC:$src1),
3117                                          (_Src.VT _Src.RC:$src2))),
3118                             itins.rr, IsCommutable>,
3119                             AVX512BIBase, EVEX_4V;
3120   let mayLoad = 1 in {
3121       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3122                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3123                             "$src2, $src1", "$src1, $src2",
3124                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3125                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3126                             itins.rm>,
3127                             AVX512BIBase, EVEX_4V;
3128
3129       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3130                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3131                         OpcodeStr,
3132                         "${src2}"##_Dst.BroadcastStr##", $src1",
3133                          "$src1, ${src2}"##_Dst.BroadcastStr,
3134                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3135                                      (_Dst.VT (X86VBroadcast
3136                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3137                         itins.rm>,
3138                         AVX512BIBase, EVEX_4V, EVEX_B;
3139   }
3140 }
3141
3142 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3143                                     SSE_INTALU_ITINS_P, 1>;
3144 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3145                                     SSE_INTALU_ITINS_P, 0>;
3146 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3147                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3148 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3149                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3150 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3151                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3152 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3153                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3154 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3155                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3156 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3157                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3158 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3159                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3160
3161
3162 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3163                             SDNode OpNode, bit IsCommutable = 0> {
3164
3165   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3166                                  v16i32_info, v8i64_info, IsCommutable>,
3167                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3168   let Predicates = [HasVLX] in {
3169     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3170                                       v8i32x_info, v4i64x_info, IsCommutable>,
3171                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3172     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3173                                       v4i32x_info, v2i64x_info, IsCommutable>,
3174                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3175   }
3176 }
3177
3178 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3179                    X86pmuldq, 1>,T8PD;
3180 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3181                    X86pmuludq, 1>;
3182
3183 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3184                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3185   let mayLoad = 1 in {
3186       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3187                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3188                         OpcodeStr,
3189                         "${src2}"##_Src.BroadcastStr##", $src1",
3190                          "$src1, ${src2}"##_Src.BroadcastStr,
3191                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3192                                      (_Src.VT (X86VBroadcast
3193                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3194                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3195   }
3196 }
3197
3198 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3199                             SDNode OpNode,X86VectorVTInfo _Src,
3200                             X86VectorVTInfo _Dst> {
3201   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3202                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3203                             "$src2, $src1","$src1, $src2",
3204                             (_Dst.VT (OpNode
3205                                          (_Src.VT _Src.RC:$src1),
3206                                          (_Src.VT _Src.RC:$src2)))>,
3207                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3208   let mayLoad = 1 in {
3209     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3210                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3211                           "$src2, $src1", "$src1, $src2",
3212                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3213                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3214                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3215   }
3216 }
3217
3218 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3219                                     SDNode OpNode> {
3220   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3221                                  v32i16_info>,
3222                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3223                                  v32i16_info>, EVEX_V512;
3224   let Predicates = [HasVLX] in {
3225     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3226                                      v16i16x_info>,
3227                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3228                                      v16i16x_info>, EVEX_V256;
3229     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3230                                      v8i16x_info>,
3231                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3232                                      v8i16x_info>, EVEX_V128;
3233   }
3234 }
3235 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3236                             SDNode OpNode> {
3237   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3238                                 v64i8_info>, EVEX_V512;
3239   let Predicates = [HasVLX] in {
3240     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3241                                     v32i8x_info>, EVEX_V256;
3242     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3243                                     v16i8x_info>, EVEX_V128;
3244   }
3245 }
3246 let Predicates = [HasBWI] in {
3247   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3248   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3249   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3250   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3251 }
3252
3253 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3254                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3255 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3256                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3257 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3258                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3259
3260 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3261                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3262 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3263                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3264 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3265                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3266
3267 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3268                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3269 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3270                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3271 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3272                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3273
3274 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3275                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3276 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3277                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3278 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3279                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3280
3281 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3282                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3283            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3284 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3285                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3286            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3287 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3288                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3289            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3290 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3291                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3292            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3293 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3294                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3295            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3296 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3297                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3298            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3299 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3300                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3301            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3302 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3303                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3304            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3305 //===----------------------------------------------------------------------===//
3306 // AVX-512 - Unpack Instructions
3307 //===----------------------------------------------------------------------===//
3308
3309 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3310                                    PatFrag mem_frag, RegisterClass RC,
3311                                    X86MemOperand x86memop, string asm,
3312                                    Domain d> {
3313     def rr : AVX512PI<opc, MRMSrcReg,
3314                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3315                 asm, [(set RC:$dst,
3316                            (vt (OpNode RC:$src1, RC:$src2)))],
3317                            d>, EVEX_4V;
3318     def rm : AVX512PI<opc, MRMSrcMem,
3319                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3320                 asm, [(set RC:$dst,
3321                        (vt (OpNode RC:$src1,
3322                             (bitconvert (mem_frag addr:$src2)))))],
3323                         d>, EVEX_4V;
3324 }
3325
3326 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3327       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3328       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3329 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3330       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3331       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3332 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3333       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3334       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3335 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3336       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3337       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3338
3339 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3340                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3341                         X86MemOperand x86memop> {
3342   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3343        (ins RC:$src1, RC:$src2),
3344        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3345        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3346        IIC_SSE_UNPCK>, EVEX_4V;
3347   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3348        (ins RC:$src1, x86memop:$src2),
3349        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3350        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3351                                      (bitconvert (memop_frag addr:$src2)))))],
3352                                      IIC_SSE_UNPCK>, EVEX_4V;
3353 }
3354 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3355                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3356                                 EVEX_CD8<32, CD8VF>;
3357 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3358                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3359                                 VEX_W, EVEX_CD8<64, CD8VF>;
3360 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3361                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3362                                 EVEX_CD8<32, CD8VF>;
3363 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3364                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3365                                 VEX_W, EVEX_CD8<64, CD8VF>;
3366 //===----------------------------------------------------------------------===//
3367 // AVX-512  Logical Instructions
3368 //===----------------------------------------------------------------------===//
3369
3370 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3371                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3372 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3373                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3374 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3375                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3376 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3377                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3378
3379 //===----------------------------------------------------------------------===//
3380 // AVX-512  FP arithmetic
3381 //===----------------------------------------------------------------------===//
3382 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3383                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3384                          bit IsCommutable> {
3385
3386   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3387                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3388                            "$src2, $src1", "$src1, $src2",
3389                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3390                            (i32 FROUND_CURRENT)),
3391                            itins.rr, IsCommutable>;
3392
3393   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3394                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3395                          "$src2, $src1", "$src1, $src2",
3396                          (VecNode (_.VT _.RC:$src1),
3397                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3398                            (i32 FROUND_CURRENT)),
3399                          itins.rm, IsCommutable>;
3400   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3401       Predicates = [HasAVX512] in {
3402   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3403                          (ins _.FRC:$src1, _.FRC:$src2),
3404                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3405                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3406                           itins.rr>;
3407   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3408                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3409                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3410                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3411                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3412   }
3413 }
3414
3415 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3416                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3417
3418   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3419                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3420                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3421                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3422                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3423                           EVEX_B, EVEX_RC;
3424 }
3425 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3426                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3427
3428   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3429                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3430                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3431                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3432                             (i32 FROUND_NO_EXC))>, EVEX_B;
3433 }
3434
3435 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3436                                   SDNode VecNode,
3437                                   SizeItins itins, bit IsCommutable> {
3438   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3439                               itins.s, IsCommutable>,
3440              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3441                               itins.s, IsCommutable>,
3442                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3443   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3444                               itins.d,                  IsCommutable>,
3445              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3446                               itins.d, IsCommutable>,
3447                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3448 }
3449
3450 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3451                                   SDNode VecNode,
3452                                   SizeItins itins, bit IsCommutable> {
3453   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3454                               itins.s, IsCommutable>,
3455              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3456                               itins.s, IsCommutable>,
3457                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3458   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3459                               itins.d,                  IsCommutable>,
3460              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3461                               itins.d, IsCommutable>,
3462                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3463 }
3464 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3465 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3466 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3467 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3468 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3469 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3470
3471 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3472                             X86VectorVTInfo _, bit IsCommutable> {
3473   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3474                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3475                   "$src2, $src1", "$src1, $src2",
3476                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3477   let mayLoad = 1 in {
3478     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3479                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3480                     "$src2, $src1", "$src1, $src2",
3481                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3482     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3483                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3484                      "${src2}"##_.BroadcastStr##", $src1",
3485                      "$src1, ${src2}"##_.BroadcastStr,
3486                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3487                                                 (_.ScalarLdFrag addr:$src2))))>,
3488                      EVEX_4V, EVEX_B;
3489   }//let mayLoad = 1
3490 }
3491
3492 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3493                             X86VectorVTInfo _, bit IsCommutable> {
3494   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3495                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3496                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3497                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3498                   EVEX_4V, EVEX_B, EVEX_RC;
3499 }
3500
3501
3502 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3503                             X86VectorVTInfo _, bit IsCommutable> {
3504   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3505                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3506                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3507                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3508                   EVEX_4V, EVEX_B;
3509 }
3510
3511 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3512                              bit IsCommutable = 0> {
3513   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3514                               IsCommutable>, EVEX_V512, PS,
3515                               EVEX_CD8<32, CD8VF>;
3516   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3517                               IsCommutable>, EVEX_V512, PD, VEX_W,
3518                               EVEX_CD8<64, CD8VF>;
3519
3520     // Define only if AVX512VL feature is present.
3521   let Predicates = [HasVLX] in {
3522     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3523                                    IsCommutable>, EVEX_V128, PS,
3524                                    EVEX_CD8<32, CD8VF>;
3525     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3526                                    IsCommutable>, EVEX_V256, PS,
3527                                    EVEX_CD8<32, CD8VF>;
3528     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3529                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3530                                    EVEX_CD8<64, CD8VF>;
3531     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3532                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3533                                    EVEX_CD8<64, CD8VF>;
3534   }
3535 }
3536
3537 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3538   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3539                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3540   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3541                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3542 }
3543
3544 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3545   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3546                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3547   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3548                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3549 }
3550
3551 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3552             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3553 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3554             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3555 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3556             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3557 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3558             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3559 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3560             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3561 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3562             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3563 let Predicates = [HasDQI] in {
3564   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3565   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3566   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3567   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3568 }
3569
3570 //===----------------------------------------------------------------------===//
3571 // AVX-512  VPTESTM instructions
3572 //===----------------------------------------------------------------------===//
3573
3574 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3575                             X86VectorVTInfo _> {
3576   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3577                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3578                       "$src2, $src1", "$src1, $src2",
3579                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3580                     EVEX_4V;
3581   let mayLoad = 1 in
3582   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3583                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3584                        "$src2, $src1", "$src1, $src2",
3585                    (OpNode (_.VT _.RC:$src1),
3586                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3587                     EVEX_4V,
3588                    EVEX_CD8<_.EltSize, CD8VF>;
3589 }
3590
3591 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3592                             X86VectorVTInfo _> {
3593   let mayLoad = 1 in
3594   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3595                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3596                     "${src2}"##_.BroadcastStr##", $src1",
3597                     "$src1, ${src2}"##_.BroadcastStr,
3598                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3599                                                 (_.ScalarLdFrag addr:$src2))))>,
3600                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3601 }
3602 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3603                                   AVX512VLVectorVTInfo _> {
3604   let Predicates  = [HasAVX512] in
3605   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3606            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3607
3608   let Predicates = [HasAVX512, HasVLX] in {
3609   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3610               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3611   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3612               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3613   }
3614 }
3615
3616 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3617   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3618                                  avx512vl_i32_info>;
3619   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3620                                  avx512vl_i64_info>, VEX_W;
3621 }
3622
3623 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3624                                  SDNode OpNode> {
3625   let Predicates = [HasBWI] in {
3626   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3627               EVEX_V512, VEX_W;
3628   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3629               EVEX_V512;
3630   }
3631   let Predicates = [HasVLX, HasBWI] in {
3632
3633   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3634               EVEX_V256, VEX_W;
3635   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3636               EVEX_V128, VEX_W;
3637   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3638               EVEX_V256;
3639   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3640               EVEX_V128;
3641   }
3642 }
3643
3644 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3645                                    SDNode OpNode> :
3646   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3647   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3648
3649 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3650 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3651
3652 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3653                  (v16i32 VR512:$src2), (i16 -1))),
3654                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3655
3656 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3657                  (v8i64 VR512:$src2), (i8 -1))),
3658                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3659
3660 //===----------------------------------------------------------------------===//
3661 // AVX-512  Shift instructions
3662 //===----------------------------------------------------------------------===//
3663 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3664                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3665   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3666                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3667                       "$src2, $src1", "$src1, $src2",
3668                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3669                    SSE_INTSHIFT_ITINS_P.rr>;
3670   let mayLoad = 1 in
3671   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3672                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3673                        "$src2, $src1", "$src1, $src2",
3674                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3675                           (i8 imm:$src2))),
3676                    SSE_INTSHIFT_ITINS_P.rm>;
3677 }
3678
3679 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3680                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3681   let mayLoad = 1 in
3682   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3683                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3684       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3685      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3686      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3687 }
3688
3689 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3690                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3691    // src2 is always 128-bit
3692   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3693                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3694                       "$src2, $src1", "$src1, $src2",
3695                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3696                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3697   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3698                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3699                        "$src2, $src1", "$src1, $src2",
3700                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3701                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3702                    EVEX_4V;
3703 }
3704
3705 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3706                                   ValueType SrcVT, PatFrag bc_frag,
3707                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3708   let Predicates = [prd] in
3709   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3710                             VTInfo.info512>, EVEX_V512,
3711                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3712   let Predicates = [prd, HasVLX] in {
3713   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3714                             VTInfo.info256>, EVEX_V256,
3715                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3716   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3717                             VTInfo.info128>, EVEX_V128,
3718                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3719   }
3720 }
3721
3722 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3723                               string OpcodeStr, SDNode OpNode> {
3724   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3725                                  avx512vl_i32_info, HasAVX512>;
3726   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3727                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3728   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3729                                  avx512vl_i16_info, HasBWI>;
3730 }
3731
3732 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3733                                  string OpcodeStr, SDNode OpNode,
3734                                  AVX512VLVectorVTInfo VTInfo> {
3735   let Predicates = [HasAVX512] in
3736   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3737                               VTInfo.info512>,
3738              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3739                               VTInfo.info512>, EVEX_V512;
3740   let Predicates = [HasAVX512, HasVLX] in {
3741   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3742                               VTInfo.info256>,
3743              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3744                               VTInfo.info256>, EVEX_V256;
3745   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3746                               VTInfo.info128>,
3747              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3748                               VTInfo.info128>, EVEX_V128;
3749   }
3750 }
3751
3752 multiclass avx512_shift_rmi_w<bits<8> opcw,
3753                                  Format ImmFormR, Format ImmFormM,
3754                                  string OpcodeStr, SDNode OpNode> {
3755   let Predicates = [HasBWI] in
3756   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3757                                v32i16_info>, EVEX_V512;
3758   let Predicates = [HasVLX, HasBWI] in {
3759   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3760                                v16i16x_info>, EVEX_V256;
3761   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3762                                v8i16x_info>, EVEX_V128;
3763   }
3764 }
3765
3766 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3767                                  Format ImmFormR, Format ImmFormM,
3768                                  string OpcodeStr, SDNode OpNode> {
3769   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3770                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3771   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3772                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3773 }
3774
3775 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3776              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3777
3778 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3779              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3780
3781 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3782              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3783
3784 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3785 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3786
3787 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3788 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3789 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3790
3791 //===-------------------------------------------------------------------===//
3792 // Variable Bit Shifts
3793 //===-------------------------------------------------------------------===//
3794 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3795                             X86VectorVTInfo _> {
3796   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3797                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3798                       "$src2, $src1", "$src1, $src2",
3799                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3800                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3801   let mayLoad = 1 in
3802   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3803                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3804                        "$src2, $src1", "$src1, $src2",
3805                    (_.VT (OpNode _.RC:$src1,
3806                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3807                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3808                    EVEX_CD8<_.EltSize, CD8VF>;
3809 }
3810
3811 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3812                             X86VectorVTInfo _> {
3813   let mayLoad = 1 in
3814   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3815                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3816                     "${src2}"##_.BroadcastStr##", $src1",
3817                     "$src1, ${src2}"##_.BroadcastStr,
3818                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3819                                                 (_.ScalarLdFrag addr:$src2))))),
3820                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3821                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3822 }
3823 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3824                                   AVX512VLVectorVTInfo _> {
3825   let Predicates  = [HasAVX512] in
3826   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3827            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3828
3829   let Predicates = [HasAVX512, HasVLX] in {
3830   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3831               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3832   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3833               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3834   }
3835 }
3836
3837 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3838                                  SDNode OpNode> {
3839   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3840                                  avx512vl_i32_info>;
3841   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3842                                  avx512vl_i64_info>, VEX_W;
3843 }
3844
3845 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3846                                  SDNode OpNode> {
3847   let Predicates = [HasBWI] in
3848   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3849               EVEX_V512, VEX_W;
3850   let Predicates = [HasVLX, HasBWI] in {
3851
3852   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3853               EVEX_V256, VEX_W;
3854   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3855               EVEX_V128, VEX_W;
3856   }
3857 }
3858
3859 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3860               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3861 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3862               avx512_var_shift_w<0x11, "vpsravw", sra>;
3863 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3864               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3865 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3866 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3867
3868 //===-------------------------------------------------------------------===//
3869 // 1-src variable permutation VPERMW/D/Q
3870 //===-------------------------------------------------------------------===//
3871 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3872                                   AVX512VLVectorVTInfo _> {
3873   let Predicates  = [HasAVX512] in
3874   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3875            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3876
3877   let Predicates = [HasAVX512, HasVLX] in
3878   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3879               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3880 }
3881
3882 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3883                                  string OpcodeStr, SDNode OpNode,
3884                                  AVX512VLVectorVTInfo VTInfo> {
3885   let Predicates = [HasAVX512] in
3886   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3887                               VTInfo.info512>,
3888              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3889                               VTInfo.info512>, EVEX_V512;
3890   let Predicates = [HasAVX512, HasVLX] in
3891   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3892                               VTInfo.info256>,
3893              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3894                               VTInfo.info256>, EVEX_V256;
3895 }
3896
3897
3898 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
3899
3900 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
3901                                     avx512vl_i32_info>;
3902 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
3903                                     avx512vl_i64_info>, VEX_W;
3904 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
3905                                     avx512vl_f32_info>;
3906 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
3907                                     avx512vl_f64_info>, VEX_W;
3908
3909 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
3910                              X86VPermi, avx512vl_i64_info>,
3911                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3912 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
3913                              X86VPermi, avx512vl_f64_info>,
3914                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3915
3916 //===----------------------------------------------------------------------===//
3917 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
3918 //===----------------------------------------------------------------------===//
3919
3920 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
3921                              X86PShufd, avx512vl_i32_info>,
3922                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
3923 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
3924                                   X86PShufhw>, EVEX, AVX512XSIi8Base, VEX_W;
3925 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
3926                                   X86PShuflw>, EVEX, AVX512XDIi8Base, VEX_W;
3927 //===----------------------------------------------------------------------===//
3928 // AVX-512 - MOVDDUP
3929 //===----------------------------------------------------------------------===//
3930
3931 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3932                         X86MemOperand x86memop, PatFrag memop_frag> {
3933 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3934                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3935                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3936 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3937                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3938                     [(set RC:$dst,
3939                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3940 }
3941
3942 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3943                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3944 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3945           (VMOVDDUPZrm addr:$src)>;
3946
3947 //===---------------------------------------------------------------------===//
3948 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3949 //===---------------------------------------------------------------------===//
3950 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3951                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3952                               X86MemOperand x86memop> {
3953   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3954                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3955                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3956   let mayLoad = 1 in
3957   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3958                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3959                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3960 }
3961
3962 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3963                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3964                        EVEX_CD8<32, CD8VF>;
3965 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3966                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3967                        EVEX_CD8<32, CD8VF>;
3968
3969 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3970 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3971            (VMOVSHDUPZrm addr:$src)>;
3972 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3973 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3974            (VMOVSLDUPZrm addr:$src)>;
3975
3976 //===----------------------------------------------------------------------===//
3977 // Move Low to High and High to Low packed FP Instructions
3978 //===----------------------------------------------------------------------===//
3979 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3980           (ins VR128X:$src1, VR128X:$src2),
3981           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3982           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3983            IIC_SSE_MOV_LH>, EVEX_4V;
3984 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3985           (ins VR128X:$src1, VR128X:$src2),
3986           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3987           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3988           IIC_SSE_MOV_LH>, EVEX_4V;
3989
3990 let Predicates = [HasAVX512] in {
3991   // MOVLHPS patterns
3992   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3993             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3994   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3995             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3996
3997   // MOVHLPS patterns
3998   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3999             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4000 }
4001
4002 //===----------------------------------------------------------------------===//
4003 // FMA - Fused Multiply Operations
4004 //
4005
4006 let Constraints = "$src1 = $dst" in {
4007 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
4008 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4009                            SDPatternOperator OpNode = null_frag> {
4010   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4011           (ins _.RC:$src2, _.RC:$src3),
4012           OpcodeStr, "$src3, $src2", "$src2, $src3",
4013           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4014          AVX512FMA3Base;
4015
4016   let mayLoad = 1 in
4017   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4018             (ins _.RC:$src2, _.MemOp:$src3),
4019             OpcodeStr, "$src3, $src2", "$src2, $src3",
4020             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4021             AVX512FMA3Base;
4022
4023   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4024               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4025               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4026               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4027               (OpNode _.RC:$src1,
4028                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4029               AVX512FMA3Base, EVEX_B;
4030  }
4031 } // Constraints = "$src1 = $dst"
4032
4033 let Constraints = "$src1 = $dst" in {
4034 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
4035 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr,
4036                                  X86VectorVTInfo _,
4037                                  SDPatternOperator OpNode> {
4038    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4039           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4040           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4041           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4042           AVX512FMA3Base, EVEX_B, EVEX_RC;
4043  }
4044 } // Constraints = "$src1 = $dst"
4045
4046 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
4047                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
4048   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
4049                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
4050 }
4051
4052 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
4053                               string OpcodeStr, X86VectorVTInfo VTI,
4054                               SDPatternOperator OpNode> {
4055   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
4056                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
4057   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
4058                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
4059 }
4060
4061 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
4062                               string OpcodeStr,
4063                               SDPatternOperator OpNode,
4064                               SDPatternOperator OpNodeRnd> {
4065 let ExeDomain = SSEPackedSingle in {
4066     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4067                                              v16f32_info, OpNode>,
4068                           avx512_fma3_round_forms<opc213, OpcodeStr,
4069                                              v16f32_info, OpNodeRnd>, EVEX_V512;
4070     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4071                                              v8f32x_info, OpNode>, EVEX_V256;
4072     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4073                                              v4f32x_info, OpNode>, EVEX_V128;
4074   }
4075 let ExeDomain = SSEPackedDouble in {
4076     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4077                                              v8f64_info, OpNode>,
4078                           avx512_fma3_round_forms<opc213, OpcodeStr, v8f64_info,
4079                                                   OpNodeRnd>, EVEX_V512, VEX_W;
4080     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4081                                              v4f64x_info, OpNode>,
4082                                              EVEX_V256, VEX_W;
4083     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4084                                              v2f64x_info, OpNode>,
4085                                              EVEX_V128, VEX_W;
4086   }
4087 }
4088
4089 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
4090 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
4091 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
4092 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
4093 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4094 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4095
4096 let Constraints = "$src1 = $dst" in {
4097 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
4098                              X86VectorVTInfo _> {
4099   let mayLoad = 1 in
4100   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4101           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
4102           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
4103           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
4104                                                     _.RC:$src3)))]>;
4105    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4106            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
4107            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
4108             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
4109            [(set _.RC:$dst,
4110                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4111                                             (_.ScalarLdFrag addr:$src2))),
4112                                    _.RC:$src3))]>, EVEX_B;
4113 }
4114 } // Constraints = "$src1 = $dst"
4115
4116 multiclass avx512_fma3p_m132_f<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4117
4118 let ExeDomain = SSEPackedSingle in {
4119     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
4120                                              OpNode,v16f32_info>, EVEX_V512,
4121                                              EVEX_CD8<32, CD8VF>;
4122     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4123                                              OpNode, v8f32x_info>, EVEX_V256,
4124                                              EVEX_CD8<32, CD8VF>;
4125     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4126                                              OpNode, v4f32x_info>, EVEX_V128,
4127                                              EVEX_CD8<32, CD8VF>;
4128   }
4129 let ExeDomain = SSEPackedDouble in {
4130     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
4131                                            OpNode, v8f64_info>, EVEX_V512,
4132                                            VEX_W, EVEX_CD8<32, CD8VF>;
4133     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4134                                            OpNode, v4f64x_info>, EVEX_V256,
4135                                            VEX_W, EVEX_CD8<32, CD8VF>;
4136     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4137                                            OpNode, v2f64x_info>, EVEX_V128,
4138                                            VEX_W, EVEX_CD8<32, CD8VF>;
4139   }
4140 }
4141
4142 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
4143 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
4144 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
4145 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
4146 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
4147 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
4148
4149 // Scalar FMA
4150 let Constraints = "$src1 = $dst" in {
4151 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4152                  RegisterClass RC, ValueType OpVT,
4153                  X86MemOperand x86memop, Operand memop,
4154                  PatFrag mem_frag> {
4155   let isCommutable = 1 in
4156   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
4157                    (ins RC:$src1, RC:$src2, RC:$src3),
4158                    !strconcat(OpcodeStr,
4159                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4160                    [(set RC:$dst,
4161                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
4162   let mayLoad = 1 in
4163   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
4164                    (ins RC:$src1, RC:$src2, f128mem:$src3),
4165                    !strconcat(OpcodeStr,
4166                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4167                    [(set RC:$dst,
4168                      (OpVT (OpNode RC:$src2, RC:$src1,
4169                             (mem_frag addr:$src3))))]>;
4170 }
4171 } // Constraints = "$src1 = $dst"
4172
4173 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
4174                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4175 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
4176                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4177 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
4178                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4179 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
4180                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4181 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
4182                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4183 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
4184                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4185 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
4186                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4187 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
4188                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4189
4190 //===----------------------------------------------------------------------===//
4191 // AVX-512  Scalar convert from sign integer to float/double
4192 //===----------------------------------------------------------------------===//
4193
4194 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4195                           X86MemOperand x86memop, string asm> {
4196 let hasSideEffects = 0 in {
4197   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
4198               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4199               EVEX_4V;
4200   let mayLoad = 1 in
4201   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
4202               (ins DstRC:$src1, x86memop:$src),
4203               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4204               EVEX_4V;
4205 } // hasSideEffects = 0
4206 }
4207
4208 let Predicates = [HasAVX512] in {
4209 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
4210                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4211 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
4212                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4213 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
4214                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4215 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
4216                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4217
4218 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4219           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4220 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4221           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4222 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4223           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4224 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4225           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4226
4227 def : Pat<(f32 (sint_to_fp GR32:$src)),
4228           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4229 def : Pat<(f32 (sint_to_fp GR64:$src)),
4230           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4231 def : Pat<(f64 (sint_to_fp GR32:$src)),
4232           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4233 def : Pat<(f64 (sint_to_fp GR64:$src)),
4234           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4235
4236 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
4237                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4238 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
4239                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4240 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
4241                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4242 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
4243                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4244
4245 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4246           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4247 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4248           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4249 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4250           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4251 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4252           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4253
4254 def : Pat<(f32 (uint_to_fp GR32:$src)),
4255           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4256 def : Pat<(f32 (uint_to_fp GR64:$src)),
4257           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4258 def : Pat<(f64 (uint_to_fp GR32:$src)),
4259           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4260 def : Pat<(f64 (uint_to_fp GR64:$src)),
4261           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4262 }
4263
4264 //===----------------------------------------------------------------------===//
4265 // AVX-512  Scalar convert from float/double to integer
4266 //===----------------------------------------------------------------------===//
4267 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4268                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4269                           string asm> {
4270 let hasSideEffects = 0 in {
4271   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4272               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4273               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4274               Requires<[HasAVX512]>;
4275   let mayLoad = 1 in
4276   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4277               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4278               Requires<[HasAVX512]>;
4279 } // hasSideEffects = 0
4280 }
4281 let Predicates = [HasAVX512] in {
4282 // Convert float/double to signed/unsigned int 32/64
4283 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4284                                    ssmem, sse_load_f32, "cvtss2si">,
4285                                    XS, EVEX_CD8<32, CD8VT1>;
4286 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4287                                    ssmem, sse_load_f32, "cvtss2si">,
4288                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4289 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4290                                    ssmem, sse_load_f32, "cvtss2usi">,
4291                                    XS, EVEX_CD8<32, CD8VT1>;
4292 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4293                                    int_x86_avx512_cvtss2usi64, ssmem,
4294                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4295                                    EVEX_CD8<32, CD8VT1>;
4296 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4297                                    sdmem, sse_load_f64, "cvtsd2si">,
4298                                    XD, EVEX_CD8<64, CD8VT1>;
4299 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4300                                    sdmem, sse_load_f64, "cvtsd2si">,
4301                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4302 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4303                                    sdmem, sse_load_f64, "cvtsd2usi">,
4304                                    XD, EVEX_CD8<64, CD8VT1>;
4305 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4306                                    int_x86_avx512_cvtsd2usi64, sdmem,
4307                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4308                                    EVEX_CD8<64, CD8VT1>;
4309
4310 let isCodeGenOnly = 1 in {
4311   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4312             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4313             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4314   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4315             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4316             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4317   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4318             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4319             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4320   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4321             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4322             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4323
4324   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4325             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
4326             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4327   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4328             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
4329             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4330   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4331             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4332             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4333   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4334             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
4335             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4336 } // isCodeGenOnly = 1
4337
4338 // Convert float/double to signed/unsigned int 32/64 with truncation
4339 let isCodeGenOnly = 1 in {
4340   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4341                                      ssmem, sse_load_f32, "cvttss2si">,
4342                                      XS, EVEX_CD8<32, CD8VT1>;
4343   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4344                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4345                                      "cvttss2si">, XS, VEX_W,
4346                                      EVEX_CD8<32, CD8VT1>;
4347   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4348                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4349                                      EVEX_CD8<64, CD8VT1>;
4350   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4351                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4352                                      "cvttsd2si">, XD, VEX_W,
4353                                      EVEX_CD8<64, CD8VT1>;
4354   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4355                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4356                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4357   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4358                                      int_x86_avx512_cvttss2usi64, ssmem,
4359                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4360                                      EVEX_CD8<32, CD8VT1>;
4361   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4362                                      int_x86_avx512_cvttsd2usi,
4363                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4364                                      EVEX_CD8<64, CD8VT1>;
4365   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4366                                      int_x86_avx512_cvttsd2usi64, sdmem,
4367                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4368                                      EVEX_CD8<64, CD8VT1>;
4369 } // isCodeGenOnly = 1
4370
4371 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4372                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4373                          string asm> {
4374   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4375               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4376               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4377   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4378               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4379               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4380 }
4381
4382 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4383                                   loadf32, "cvttss2si">, XS,
4384                                   EVEX_CD8<32, CD8VT1>;
4385 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4386                                   loadf32, "cvttss2usi">, XS,
4387                                   EVEX_CD8<32, CD8VT1>;
4388 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4389                                   loadf32, "cvttss2si">, XS, VEX_W,
4390                                   EVEX_CD8<32, CD8VT1>;
4391 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4392                                   loadf32, "cvttss2usi">, XS, VEX_W,
4393                                   EVEX_CD8<32, CD8VT1>;
4394 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4395                                   loadf64, "cvttsd2si">, XD,
4396                                   EVEX_CD8<64, CD8VT1>;
4397 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4398                                   loadf64, "cvttsd2usi">, XD,
4399                                   EVEX_CD8<64, CD8VT1>;
4400 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4401                                   loadf64, "cvttsd2si">, XD, VEX_W,
4402                                   EVEX_CD8<64, CD8VT1>;
4403 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4404                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4405                                   EVEX_CD8<64, CD8VT1>;
4406 } // HasAVX512
4407 //===----------------------------------------------------------------------===//
4408 // AVX-512  Convert form float to double and back
4409 //===----------------------------------------------------------------------===//
4410 let hasSideEffects = 0 in {
4411 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4412                     (ins FR32X:$src1, FR32X:$src2),
4413                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4414                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4415 let mayLoad = 1 in
4416 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4417                     (ins FR32X:$src1, f32mem:$src2),
4418                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4419                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4420                     EVEX_CD8<32, CD8VT1>;
4421
4422 // Convert scalar double to scalar single
4423 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4424                       (ins FR64X:$src1, FR64X:$src2),
4425                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4426                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4427 let mayLoad = 1 in
4428 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4429                       (ins FR64X:$src1, f64mem:$src2),
4430                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4431                       []>, EVEX_4V, VEX_LIG, VEX_W,
4432                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4433 }
4434
4435 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4436       Requires<[HasAVX512]>;
4437 def : Pat<(fextend (loadf32 addr:$src)),
4438     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4439
4440 def : Pat<(extloadf32 addr:$src),
4441     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4442       Requires<[HasAVX512, OptForSize]>;
4443
4444 def : Pat<(extloadf32 addr:$src),
4445     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4446     Requires<[HasAVX512, OptForSpeed]>;
4447
4448 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4449            Requires<[HasAVX512]>;
4450
4451 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4452                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4453                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4454                Domain d> {
4455 let hasSideEffects = 0 in {
4456   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4457               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4458               [(set DstRC:$dst,
4459                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4460   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4461               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4462               [], d>, EVEX, EVEX_B, EVEX_RC;
4463   let mayLoad = 1 in
4464   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4465               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4466               [(set DstRC:$dst,
4467                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4468 } // hasSideEffects = 0
4469 }
4470
4471 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4472                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4473                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4474                Domain d> {
4475 let hasSideEffects = 0 in {
4476   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4477               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4478               [(set DstRC:$dst,
4479                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4480   let mayLoad = 1 in
4481   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4482               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4483               [(set DstRC:$dst,
4484                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4485 } // hasSideEffects = 0
4486 }
4487
4488 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4489                                 loadv8f64, f512mem, v8f32, v8f64,
4490                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4491                                 EVEX_CD8<64, CD8VF>;
4492
4493 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4494                                 loadv4f64, f256mem, v8f64, v8f32,
4495                                 SSEPackedDouble>, EVEX_V512, PS,
4496                                 EVEX_CD8<32, CD8VH>;
4497 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4498             (VCVTPS2PDZrm addr:$src)>;
4499
4500 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4501                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4502           (VCVTPD2PSZrr VR512:$src)>;
4503
4504 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4505                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4506           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4507
4508 //===----------------------------------------------------------------------===//
4509 // AVX-512  Vector convert from sign integer to float/double
4510 //===----------------------------------------------------------------------===//
4511
4512 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4513                                 loadv8i64, i512mem, v16f32, v16i32,
4514                                 SSEPackedSingle>, EVEX_V512, PS,
4515                                 EVEX_CD8<32, CD8VF>;
4516
4517 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4518                                 loadv4i64, i256mem, v8f64, v8i32,
4519                                 SSEPackedDouble>, EVEX_V512, XS,
4520                                 EVEX_CD8<32, CD8VH>;
4521
4522 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4523                                  loadv16f32, f512mem, v16i32, v16f32,
4524                                  SSEPackedSingle>, EVEX_V512, XS,
4525                                  EVEX_CD8<32, CD8VF>;
4526
4527 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4528                                  loadv8f64, f512mem, v8i32, v8f64,
4529                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4530                                  EVEX_CD8<64, CD8VF>;
4531
4532 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4533                                  loadv16f32, f512mem, v16i32, v16f32,
4534                                  SSEPackedSingle>, EVEX_V512, PS,
4535                                  EVEX_CD8<32, CD8VF>;
4536
4537 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4538 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4539                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4540           (VCVTTPS2UDQZrr VR512:$src)>;
4541
4542 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4543                                  loadv8f64, f512mem, v8i32, v8f64,
4544                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4545                                  EVEX_CD8<64, CD8VF>;
4546
4547 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4548 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4549                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4550           (VCVTTPD2UDQZrr VR512:$src)>;
4551
4552 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4553                                  loadv4i64, f256mem, v8f64, v8i32,
4554                                  SSEPackedDouble>, EVEX_V512, XS,
4555                                  EVEX_CD8<32, CD8VH>;
4556
4557 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4558                                  loadv16i32, f512mem, v16f32, v16i32,
4559                                  SSEPackedSingle>, EVEX_V512, XD,
4560                                  EVEX_CD8<32, CD8VF>;
4561
4562 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4563           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4564            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4565
4566 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4567           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4568            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4569
4570 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4571           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4572            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4573
4574 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4575           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4576            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4577
4578 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4579           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4580            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4581
4582 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4583                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4584           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4585 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4586                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4587           (VCVTDQ2PDZrr VR256X:$src)>;
4588 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4589                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4590           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4591 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4592                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4593           (VCVTUDQ2PDZrr VR256X:$src)>;
4594
4595 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4596                RegisterClass DstRC, PatFrag mem_frag,
4597                X86MemOperand x86memop, Domain d> {
4598 let hasSideEffects = 0 in {
4599   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4600               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4601               [], d>, EVEX;
4602   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4603               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4604               [], d>, EVEX, EVEX_B, EVEX_RC;
4605   let mayLoad = 1 in
4606   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4607               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4608               [], d>, EVEX;
4609 } // hasSideEffects = 0
4610 }
4611
4612 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4613                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4614                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4615 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4616                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4617                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4618
4619 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4620                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4621            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4622
4623 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4624                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4625            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4626
4627 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4628                                  loadv16f32, f512mem, SSEPackedSingle>,
4629                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4630 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4631                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4632                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4633
4634 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4635                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4636            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4637
4638 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4639                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4640            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4641
4642 let Predicates = [HasAVX512] in {
4643   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4644             (VCVTPD2PSZrm addr:$src)>;
4645   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4646             (VCVTPS2PDZrm addr:$src)>;
4647 }
4648
4649 //===----------------------------------------------------------------------===//
4650 // Half precision conversion instructions
4651 //===----------------------------------------------------------------------===//
4652 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4653                              X86MemOperand x86memop> {
4654   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4655              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4656              []>, EVEX;
4657   let hasSideEffects = 0, mayLoad = 1 in
4658   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4659              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4660 }
4661
4662 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4663                              X86MemOperand x86memop> {
4664   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4665                (ins srcRC:$src1, i32u8imm:$src2),
4666                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4667                []>, EVEX;
4668   let hasSideEffects = 0, mayStore = 1 in
4669   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4670                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4671                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4672 }
4673
4674 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4675                                     EVEX_CD8<32, CD8VH>;
4676 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4677                                     EVEX_CD8<32, CD8VH>;
4678
4679 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4680            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4681            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4682
4683 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4684            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4685            (VCVTPH2PSZrr VR256X:$src)>;
4686
4687 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4688   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4689                                  "ucomiss">, PS, EVEX, VEX_LIG,
4690                                  EVEX_CD8<32, CD8VT1>;
4691   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4692                                   "ucomisd">, PD, EVEX,
4693                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4694   let Pattern = []<dag> in {
4695     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4696                                    "comiss">, PS, EVEX, VEX_LIG,
4697                                    EVEX_CD8<32, CD8VT1>;
4698     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4699                                    "comisd">, PD, EVEX,
4700                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4701   }
4702   let isCodeGenOnly = 1 in {
4703     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4704                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4705                               EVEX_CD8<32, CD8VT1>;
4706     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4707                               load, "ucomisd">, PD, EVEX,
4708                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4709
4710     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4711                               load, "comiss">, PS, EVEX, VEX_LIG,
4712                               EVEX_CD8<32, CD8VT1>;
4713     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4714                               load, "comisd">, PD, EVEX,
4715                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4716   }
4717 }
4718
4719 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4720 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4721                             X86MemOperand x86memop> {
4722   let hasSideEffects = 0 in {
4723   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4724                (ins RC:$src1, RC:$src2),
4725                !strconcat(OpcodeStr,
4726                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4727   let mayLoad = 1 in {
4728   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4729                (ins RC:$src1, x86memop:$src2),
4730                !strconcat(OpcodeStr,
4731                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4732   }
4733 }
4734 }
4735
4736 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4737                   EVEX_CD8<32, CD8VT1>;
4738 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4739                   VEX_W, EVEX_CD8<64, CD8VT1>;
4740 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4741                   EVEX_CD8<32, CD8VT1>;
4742 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4743                   VEX_W, EVEX_CD8<64, CD8VT1>;
4744
4745 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4746               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4747            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4748                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4749
4750 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4751               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4752            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4753                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4754
4755 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4756               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4757            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4758                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4759
4760 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4761               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4762            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4763                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4764
4765 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4766 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4767                          X86VectorVTInfo _> {
4768   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4769                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4770                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4771   let mayLoad = 1 in {
4772     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4773                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4774                            (OpNode (_.FloatVT
4775                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4776     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4777                             (ins _.ScalarMemOp:$src), OpcodeStr,
4778                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4779                             (OpNode (_.FloatVT
4780                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4781                             EVEX, T8PD, EVEX_B;
4782   }
4783 }
4784
4785 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4786   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4787                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4788   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4789                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4790
4791   // Define only if AVX512VL feature is present.
4792   let Predicates = [HasVLX] in {
4793     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4794                                 OpNode, v4f32x_info>,
4795                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4796     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4797                                 OpNode, v8f32x_info>,
4798                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4799     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4800                                 OpNode, v2f64x_info>,
4801                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4802     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4803                                 OpNode, v4f64x_info>,
4804                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4805   }
4806 }
4807
4808 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4809 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4810
4811 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4812               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4813            (VRSQRT14PSZr VR512:$src)>;
4814 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4815               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4816            (VRSQRT14PDZr VR512:$src)>;
4817
4818 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4819               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4820            (VRCP14PSZr VR512:$src)>;
4821 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4822               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4823            (VRCP14PDZr VR512:$src)>;
4824
4825 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4826 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4827                          SDNode OpNode> {
4828
4829   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4830                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4831                            "$src2, $src1", "$src1, $src2",
4832                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4833                            (i32 FROUND_CURRENT))>;
4834
4835   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4836                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4837                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
4838                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4839                             (i32 FROUND_NO_EXC))>, EVEX_B;
4840
4841   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4842                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4843                          "$src2, $src1", "$src1, $src2",
4844                          (OpNode (_.VT _.RC:$src1),
4845                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4846                          (i32 FROUND_CURRENT))>;
4847 }
4848
4849 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4850   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4851               EVEX_CD8<32, CD8VT1>;
4852   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4853               EVEX_CD8<64, CD8VT1>, VEX_W;
4854 }
4855
4856 let hasSideEffects = 0, Predicates = [HasERI] in {
4857   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4858   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4859 }
4860 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4861
4862 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4863                          SDNode OpNode> {
4864
4865   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4866                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4867                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4868
4869   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4870                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4871                          (OpNode (_.FloatVT
4872                              (bitconvert (_.LdFrag addr:$src))),
4873                           (i32 FROUND_CURRENT))>;
4874
4875   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4876                          (ins _.MemOp:$src), OpcodeStr,
4877                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4878                          (OpNode (_.FloatVT
4879                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4880                                  (i32 FROUND_CURRENT))>, EVEX_B;
4881 }
4882 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4883                          SDNode OpNode> {
4884   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4885                         (ins _.RC:$src), OpcodeStr,
4886                         "{sae}, $src", "$src, {sae}",
4887                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
4888 }
4889
4890 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4891    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4892              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4893              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
4894    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4895              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4896              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4897 }
4898
4899 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
4900                                   SDNode OpNode> {
4901   // Define only if AVX512VL feature is present.
4902   let Predicates = [HasVLX] in {
4903     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
4904                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
4905     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
4906                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
4907     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
4908                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
4909     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
4910                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
4911   }
4912 }
4913 let Predicates = [HasERI], hasSideEffects = 0 in {
4914
4915  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
4916  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
4917  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
4918 }
4919 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
4920                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
4921
4922 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
4923                               SDNode OpNodeRnd, X86VectorVTInfo _>{
4924   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4925                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
4926                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
4927                          EVEX, EVEX_B, EVEX_RC;
4928 }
4929
4930 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4931                               SDNode OpNode, X86VectorVTInfo _>{
4932   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4933                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4934                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4935   let mayLoad = 1 in {
4936     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4937                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4938                            (OpNode (_.FloatVT
4939                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4940
4941     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4942                             (ins _.ScalarMemOp:$src), OpcodeStr,
4943                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4944                             (OpNode (_.FloatVT
4945                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4946                             EVEX, EVEX_B;
4947   }
4948 }
4949
4950 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4951                           Intrinsic F32Int, Intrinsic F64Int,
4952                           OpndItins itins_s, OpndItins itins_d> {
4953   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4954                (ins FR32X:$src1, FR32X:$src2),
4955                !strconcat(OpcodeStr,
4956                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4957                       [], itins_s.rr>, XS, EVEX_4V;
4958   let isCodeGenOnly = 1 in
4959   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4960                (ins VR128X:$src1, VR128X:$src2),
4961                !strconcat(OpcodeStr,
4962                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4963                [(set VR128X:$dst,
4964                  (F32Int VR128X:$src1, VR128X:$src2))],
4965                itins_s.rr>, XS, EVEX_4V;
4966   let mayLoad = 1 in {
4967   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4968                (ins FR32X:$src1, f32mem:$src2),
4969                !strconcat(OpcodeStr,
4970                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4971                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4972   let isCodeGenOnly = 1 in
4973   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4974                    (ins VR128X:$src1, ssmem:$src2),
4975                    !strconcat(OpcodeStr,
4976                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4977                    [(set VR128X:$dst,
4978                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4979                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4980   }
4981   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4982                (ins FR64X:$src1, FR64X:$src2),
4983                !strconcat(OpcodeStr,
4984                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4985                       XD, EVEX_4V, VEX_W;
4986   let isCodeGenOnly = 1 in
4987   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4988                (ins VR128X:$src1, VR128X:$src2),
4989                !strconcat(OpcodeStr,
4990                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4991                [(set VR128X:$dst,
4992                  (F64Int VR128X:$src1, VR128X:$src2))],
4993                itins_s.rr>, XD, EVEX_4V, VEX_W;
4994   let mayLoad = 1 in {
4995   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4996                (ins FR64X:$src1, f64mem:$src2),
4997                !strconcat(OpcodeStr,
4998                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4999                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5000   let isCodeGenOnly = 1 in
5001   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5002                   (ins VR128X:$src1, sdmem:$src2),
5003                    !strconcat(OpcodeStr,
5004                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5005                   [(set VR128X:$dst,
5006                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
5007                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5008   }
5009 }
5010
5011 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5012                                   SDNode OpNode> {
5013   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5014                                 v16f32_info>,
5015                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5016   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5017                                 v8f64_info>,
5018                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5019   // Define only if AVX512VL feature is present.
5020   let Predicates = [HasVLX] in {
5021     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5022                                      OpNode, v4f32x_info>,
5023                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5024     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5025                                      OpNode, v8f32x_info>,
5026                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5027     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5028                                      OpNode, v2f64x_info>,
5029                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5030     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5031                                      OpNode, v4f64x_info>,
5032                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5033   }
5034 }
5035
5036 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5037                                           SDNode OpNodeRnd> {
5038   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5039                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5040   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5041                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5042 }
5043
5044 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5045                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5046
5047 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
5048                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
5049                 SSE_SQRTSS, SSE_SQRTSD>;
5050
5051 let Predicates = [HasAVX512] in {
5052   def : Pat<(f32 (fsqrt FR32X:$src)),
5053             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5054   def : Pat<(f32 (fsqrt (load addr:$src))),
5055             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5056             Requires<[OptForSize]>;
5057   def : Pat<(f64 (fsqrt FR64X:$src)),
5058             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5059   def : Pat<(f64 (fsqrt (load addr:$src))),
5060             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5061             Requires<[OptForSize]>;
5062
5063   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5064             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5065   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5066             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5067             Requires<[OptForSize]>;
5068
5069   def : Pat<(f32 (X86frcp FR32X:$src)),
5070             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5071   def : Pat<(f32 (X86frcp (load addr:$src))),
5072             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5073             Requires<[OptForSize]>;
5074
5075   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5076             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5077                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5078                               VR128X)>;
5079   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5080             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5081
5082   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5083             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5084                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5085                               VR128X)>;
5086   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5087             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5088 }
5089
5090
5091 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
5092                             X86MemOperand x86memop, RegisterClass RC,
5093                             PatFrag mem_frag, Domain d> {
5094 let ExeDomain = d in {
5095   // Intrinsic operation, reg.
5096   // Vector intrinsic operation, reg
5097   def r : AVX512AIi8<opc, MRMSrcReg,
5098                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
5099                     !strconcat(OpcodeStr,
5100                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5101                     []>, EVEX;
5102
5103   // Vector intrinsic operation, mem
5104   def m : AVX512AIi8<opc, MRMSrcMem,
5105                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
5106                     !strconcat(OpcodeStr,
5107                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5108                     []>, EVEX;
5109 } // ExeDomain
5110 }
5111
5112 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
5113                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
5114                                 EVEX_CD8<32, CD8VF>;
5115
5116 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
5117                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
5118                    FROUND_CURRENT)),
5119                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
5120
5121
5122 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
5123                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
5124                                 VEX_W, EVEX_CD8<64, CD8VF>;
5125
5126 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
5127                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
5128                   FROUND_CURRENT)),
5129                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
5130
5131 multiclass
5132 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5133
5134   let ExeDomain = _.ExeDomain in {
5135   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5136                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5137                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5138                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5139                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5140
5141   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5142                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5143                          "{sae}, $src3, $src2, $src1", "$src1, $src2, $src3, {sae}",
5144                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5145                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5146
5147   let mayLoad = 1 in
5148   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5149                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5150                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5151                          (_.VT (X86RndScale (_.VT _.RC:$src1),
5152                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5153                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5154   }
5155   let Predicates = [HasAVX512] in {
5156   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5157              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5158              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5159   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5160              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5161              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5162   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5163              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5164              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5165   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5166              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5167              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5168   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5169              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5170              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5171
5172   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5173              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5174              addr:$src, (i32 0x1))), _.FRC)>;
5175   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5176              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5177              addr:$src, (i32 0x2))), _.FRC)>;
5178   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5179              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5180              addr:$src, (i32 0x3))), _.FRC)>;
5181   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5182              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5183              addr:$src, (i32 0x4))), _.FRC)>;
5184   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5185              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5186              addr:$src, (i32 0xc))), _.FRC)>;
5187   }
5188 }
5189
5190 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5191                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5192
5193 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5194                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5195
5196 let Predicates = [HasAVX512] in {
5197 def : Pat<(v16f32 (ffloor VR512:$src)),
5198           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
5199 def : Pat<(v16f32 (fnearbyint VR512:$src)),
5200           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
5201 def : Pat<(v16f32 (fceil VR512:$src)),
5202           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
5203 def : Pat<(v16f32 (frint VR512:$src)),
5204           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
5205 def : Pat<(v16f32 (ftrunc VR512:$src)),
5206           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
5207
5208 def : Pat<(v8f64 (ffloor VR512:$src)),
5209           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
5210 def : Pat<(v8f64 (fnearbyint VR512:$src)),
5211           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
5212 def : Pat<(v8f64 (fceil VR512:$src)),
5213           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
5214 def : Pat<(v8f64 (frint VR512:$src)),
5215           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
5216 def : Pat<(v8f64 (ftrunc VR512:$src)),
5217           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
5218 }
5219 //-------------------------------------------------
5220 // Integer truncate and extend operations
5221 //-------------------------------------------------
5222
5223 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
5224                           RegisterClass dstRC, RegisterClass srcRC,
5225                           RegisterClass KRC, X86MemOperand x86memop> {
5226   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5227                (ins srcRC:$src),
5228                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5229                []>, EVEX;
5230
5231   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5232                (ins KRC:$mask, srcRC:$src),
5233                !strconcat(OpcodeStr,
5234                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5235                []>, EVEX, EVEX_K;
5236
5237   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5238                (ins KRC:$mask, srcRC:$src),
5239                !strconcat(OpcodeStr,
5240                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5241                []>, EVEX, EVEX_KZ;
5242
5243   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
5244                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5245                []>, EVEX;
5246
5247   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5248                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
5249                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
5250                []>, EVEX, EVEX_K;
5251
5252 }
5253 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
5254                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5255 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
5256                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5257 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
5258                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5259 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
5260                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5261 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
5262                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5263 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
5264                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5265 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
5266                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5267 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
5268                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5269 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
5270                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5271 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
5272                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5273 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
5274                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5275 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
5276                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5277 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
5278                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5279 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
5280                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5281 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
5282                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5283
5284 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
5285 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
5286 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
5287 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
5288 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
5289
5290 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5291                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
5292 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5293                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
5294 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5295                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
5296 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5297                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
5298
5299
5300 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5301                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5302                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5303
5304   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5305                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5306                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5307                   EVEX;
5308
5309   let mayLoad = 1 in {
5310     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5311                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5312                     (DestInfo.VT (LdFrag addr:$src))>,
5313                   EVEX;
5314   }
5315 }
5316
5317 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
5318           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5319   let Predicates = [HasVLX, HasBWI] in {
5320     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
5321                     v16i8x_info, i64mem, LdFrag, OpNode>,
5322                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
5323
5324     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
5325                     v16i8x_info, i128mem, LdFrag, OpNode>,
5326                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
5327   }
5328   let Predicates = [HasBWI] in {
5329     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
5330                     v32i8x_info, i256mem, LdFrag, OpNode>,
5331                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
5332   }
5333 }
5334
5335 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5336           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5337   let Predicates = [HasVLX, HasAVX512] in {
5338     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5339                    v16i8x_info, i32mem, LdFrag, OpNode>,
5340                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
5341
5342     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5343                    v16i8x_info, i64mem, LdFrag, OpNode>,
5344                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
5345   }
5346   let Predicates = [HasAVX512] in {
5347     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5348                    v16i8x_info, i128mem, LdFrag, OpNode>,
5349                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
5350   }
5351 }
5352
5353 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5354           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5355   let Predicates = [HasVLX, HasAVX512] in {
5356     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5357                    v16i8x_info, i16mem, LdFrag, OpNode>,
5358                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
5359
5360     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5361                    v16i8x_info, i32mem, LdFrag, OpNode>,
5362                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
5363   }
5364   let Predicates = [HasAVX512] in {
5365     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5366                    v16i8x_info, i64mem, LdFrag, OpNode>,
5367                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
5368   }
5369 }
5370
5371 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5372          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5373   let Predicates = [HasVLX, HasAVX512] in {
5374     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5375                    v8i16x_info, i64mem, LdFrag, OpNode>,
5376                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
5377
5378     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5379                    v8i16x_info, i128mem, LdFrag, OpNode>,
5380                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
5381   }
5382   let Predicates = [HasAVX512] in {
5383     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5384                    v16i16x_info, i256mem, LdFrag, OpNode>,
5385                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
5386   }
5387 }
5388
5389 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5390          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5391   let Predicates = [HasVLX, HasAVX512] in {
5392     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5393                    v8i16x_info, i32mem, LdFrag, OpNode>,
5394                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
5395
5396     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5397                    v8i16x_info, i64mem, LdFrag, OpNode>,
5398                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
5399   }
5400   let Predicates = [HasAVX512] in {
5401     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5402                    v8i16x_info, i128mem, LdFrag, OpNode>,
5403                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
5404   }
5405 }
5406
5407 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5408          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
5409
5410   let Predicates = [HasVLX, HasAVX512] in {
5411     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5412                    v4i32x_info, i64mem, LdFrag, OpNode>,
5413                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
5414
5415     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5416                    v4i32x_info, i128mem, LdFrag, OpNode>,
5417                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
5418   }
5419   let Predicates = [HasAVX512] in {
5420     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5421                    v8i32x_info, i256mem, LdFrag, OpNode>,
5422                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
5423   }
5424 }
5425
5426 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
5427 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
5428 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
5429 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
5430 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
5431 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
5432
5433
5434 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
5435 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
5436 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
5437 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
5438 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
5439 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
5440
5441 //===----------------------------------------------------------------------===//
5442 // GATHER - SCATTER Operations
5443
5444 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5445                          X86MemOperand memop, PatFrag GatherNode> {
5446   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
5447   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5448             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5449             !strconcat(OpcodeStr,
5450             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5451             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5452               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5453                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5454              EVEX_CD8<_.EltSize, CD8VT1>;
5455 }
5456
5457 let ExeDomain = SSEPackedDouble in {
5458 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", v8f64_info, vy64xmem,
5459                                  mgatherv8i32>, EVEX_V512, VEX_W;
5460 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", v8f64_info, vz64mem,
5461                                  mgatherv8i64>, EVEX_V512, VEX_W;
5462 }
5463
5464 let ExeDomain = SSEPackedSingle in {
5465 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", v16f32_info, vz32mem,
5466                                  mgatherv16i32>, EVEX_V512;
5467 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", v8f32x_info, vz64mem,
5468                                  mgatherv8i64>,  EVEX_V512;
5469 }
5470
5471 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", v8i64_info,  vy64xmem,
5472                                  mgatherv8i32>, EVEX_V512, VEX_W;
5473 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", v16i32_info, vz32mem,
5474                                  mgatherv16i32>, EVEX_V512;
5475
5476 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", v8i64_info,  vz64mem,
5477                                  mgatherv8i64>, EVEX_V512, VEX_W;
5478 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", v8i32x_info,  vz64mem,
5479                                  mgatherv8i64>, EVEX_V512;
5480
5481 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5482                           X86MemOperand memop, PatFrag ScatterNode> {
5483
5484 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5485
5486   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
5487             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
5488             !strconcat(OpcodeStr,
5489             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5490             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
5491                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
5492             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5493 }
5494
5495 let ExeDomain = SSEPackedDouble in {
5496 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", v8f64_info, vy64xmem,
5497                                    mscatterv8i32>, EVEX_V512, VEX_W;
5498 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", v8f64_info, vz64mem,
5499                                    mscatterv8i64>, EVEX_V512, VEX_W;
5500 }
5501
5502 let ExeDomain = SSEPackedSingle in {
5503 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", v16f32_info, vz32mem,
5504                                    mscatterv16i32>, EVEX_V512;
5505 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", v8f32x_info, vz64mem,
5506                                    mscatterv8i64>, EVEX_V512;
5507 }
5508
5509 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", v8i64_info, vy64xmem,
5510                                    mscatterv8i32>, EVEX_V512, VEX_W;
5511 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", v16i32_info, vz32mem,
5512                                    mscatterv16i32>, EVEX_V512;
5513
5514 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", v8i64_info, vz64mem,
5515                                    mscatterv8i64>, EVEX_V512, VEX_W;
5516 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", v8i32x_info, vz64mem,
5517                                    mscatterv8i64>, EVEX_V512;
5518
5519 // prefetch
5520 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5521                        RegisterClass KRC, X86MemOperand memop> {
5522   let Predicates = [HasPFI], hasSideEffects = 1 in
5523   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5524             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5525             []>, EVEX, EVEX_K;
5526 }
5527
5528 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5529                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5530
5531 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5532                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5533
5534 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5535                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5536
5537 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5538                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5539
5540 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5541                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5542
5543 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5544                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5545
5546 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5547                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5548
5549 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5550                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5551
5552 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5553                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5554
5555 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5556                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5557
5558 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5559                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5560
5561 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5562                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5563
5564 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5565                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5566
5567 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5568                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5569
5570 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5571                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5572
5573 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5574                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5575 //===----------------------------------------------------------------------===//
5576 // VSHUFPS - VSHUFPD Operations
5577
5578 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5579                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5580                       Domain d> {
5581   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5582                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5583                    !strconcat(OpcodeStr,
5584                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5585                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5586                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5587                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5588   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5589                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5590                    !strconcat(OpcodeStr,
5591                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5592                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5593                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5594                    EVEX_4V, Sched<[WriteShuffle]>;
5595 }
5596
5597 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5598                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5599 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5600                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5601
5602 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5603           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5604 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5605                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5606           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5607
5608 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5609           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5610 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5611                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5612           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5613
5614 multiclass avx512_valign<X86VectorVTInfo _> {
5615   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5616                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5617                      "valign"##_.Suffix,
5618                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5619                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5620                                       (i8 imm:$src3)))>,
5621              AVX512AIi8Base, EVEX_4V;
5622
5623   // Also match valign of packed floats.
5624   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5625             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5626
5627   let mayLoad = 1 in
5628   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5629                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5630                      !strconcat("valign"##_.Suffix,
5631                      "\t{$src3, $src2, $src1, $dst|"
5632                          "$dst, $src1, $src2, $src3}"),
5633                      []>, EVEX_4V;
5634 }
5635 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5636 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5637
5638 // Helper fragments to match sext vXi1 to vXiY.
5639 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5640 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5641
5642 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5643                         RegisterClass KRC, RegisterClass RC,
5644                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5645                         string BrdcstStr> {
5646   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5647             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5648             []>, EVEX;
5649   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5650              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5651              []>, EVEX, EVEX_K;
5652   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5653               !strconcat(OpcodeStr,
5654                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5655               []>, EVEX, EVEX_KZ;
5656   let mayLoad = 1 in {
5657     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5658               (ins x86memop:$src),
5659               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5660               []>, EVEX;
5661     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5662                (ins KRC:$mask, x86memop:$src),
5663                !strconcat(OpcodeStr,
5664                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5665                []>, EVEX, EVEX_K;
5666     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5667                 (ins KRC:$mask, x86memop:$src),
5668                 !strconcat(OpcodeStr,
5669                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5670                 []>, EVEX, EVEX_KZ;
5671     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5672                (ins x86scalar_mop:$src),
5673                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5674                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5675                []>, EVEX, EVEX_B;
5676     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5677                 (ins KRC:$mask, x86scalar_mop:$src),
5678                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5679                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5680                 []>, EVEX, EVEX_B, EVEX_K;
5681     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5682                  (ins KRC:$mask, x86scalar_mop:$src),
5683                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5684                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5685                             BrdcstStr, "}"),
5686                  []>, EVEX, EVEX_B, EVEX_KZ;
5687   }
5688 }
5689
5690 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5691                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5692                            EVEX_CD8<32, CD8VF>;
5693 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5694                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5695                            EVEX_CD8<64, CD8VF>;
5696
5697 def : Pat<(xor
5698           (bc_v16i32 (v16i1sextv16i32)),
5699           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5700           (VPABSDZrr VR512:$src)>;
5701 def : Pat<(xor
5702           (bc_v8i64 (v8i1sextv8i64)),
5703           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5704           (VPABSQZrr VR512:$src)>;
5705
5706 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5707                    (v16i32 immAllZerosV), (i16 -1))),
5708           (VPABSDZrr VR512:$src)>;
5709 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5710                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5711           (VPABSQZrr VR512:$src)>;
5712
5713 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5714                         RegisterClass RC, RegisterClass KRC,
5715                         X86MemOperand x86memop,
5716                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5717   let hasSideEffects = 0 in {
5718   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5719        (ins RC:$src),
5720        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5721        []>, EVEX;
5722   let mayLoad = 1 in
5723   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5724        (ins x86memop:$src),
5725        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5726        []>, EVEX;
5727   let mayLoad = 1 in
5728   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5729        (ins x86scalar_mop:$src),
5730        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5731                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5732        []>, EVEX, EVEX_B;
5733   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5734        (ins KRC:$mask, RC:$src),
5735        !strconcat(OpcodeStr,
5736                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5737        []>, EVEX, EVEX_KZ;
5738   let mayLoad = 1 in
5739   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5740        (ins KRC:$mask, x86memop:$src),
5741        !strconcat(OpcodeStr,
5742                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5743        []>, EVEX, EVEX_KZ;
5744   let mayLoad = 1 in
5745   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5746        (ins KRC:$mask, x86scalar_mop:$src),
5747        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5748                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5749                   BrdcstStr, "}"),
5750        []>, EVEX, EVEX_KZ, EVEX_B;
5751
5752   let Constraints = "$src1 = $dst" in {
5753   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5754        (ins RC:$src1, KRC:$mask, RC:$src2),
5755        !strconcat(OpcodeStr,
5756                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5757        []>, EVEX, EVEX_K;
5758   let mayLoad = 1 in
5759   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5760        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5761        !strconcat(OpcodeStr,
5762                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5763        []>, EVEX, EVEX_K;
5764   let mayLoad = 1 in
5765   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5766        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5767        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5768                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5769        []>, EVEX, EVEX_K, EVEX_B;
5770   }
5771   }
5772 }
5773
5774 let Predicates = [HasCDI] in {
5775 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5776                     i512mem, i32mem, "{1to16}">,
5777                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5778
5779
5780 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5781                     i512mem, i64mem, "{1to8}">,
5782                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5783
5784 }
5785
5786 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5787                                               GR16:$mask),
5788           (VPCONFLICTDrrk VR512:$src1,
5789            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5790
5791 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5792                                               GR8:$mask),
5793           (VPCONFLICTQrrk VR512:$src1,
5794            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5795
5796 let Predicates = [HasCDI] in {
5797 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5798                     i512mem, i32mem, "{1to16}">,
5799                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5800
5801
5802 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5803                     i512mem, i64mem, "{1to8}">,
5804                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5805
5806 }
5807
5808 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5809                                               GR16:$mask),
5810           (VPLZCNTDrrk VR512:$src1,
5811            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5812
5813 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5814                                               GR8:$mask),
5815           (VPLZCNTQrrk VR512:$src1,
5816            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5817
5818 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5819           (VPLZCNTDrm addr:$src)>;
5820 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5821           (VPLZCNTDrr VR512:$src)>;
5822 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5823           (VPLZCNTQrm addr:$src)>;
5824 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5825           (VPLZCNTQrr VR512:$src)>;
5826
5827 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5828 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5829 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5830
5831 def : Pat<(store VK1:$src, addr:$dst),
5832           (MOV8mr addr:$dst,
5833            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5834             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5835
5836 def : Pat<(store VK8:$src, addr:$dst),
5837           (MOV8mr addr:$dst,
5838            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5839             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5840
5841 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5842                            (truncstore node:$val, node:$ptr), [{
5843   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5844 }]>;
5845
5846 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5847           (MOV8mr addr:$dst, GR8:$src)>;
5848
5849 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5850 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5851                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5852                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5853 }
5854
5855 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5856                                  string OpcodeStr, Predicate prd> {
5857 let Predicates = [prd] in
5858   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5859
5860   let Predicates = [prd, HasVLX] in {
5861     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5862     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5863   }
5864 }
5865
5866 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5867   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5868                                        HasBWI>;
5869   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5870                                        HasBWI>, VEX_W;
5871   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5872                                        HasDQI>;
5873   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5874                                        HasDQI>, VEX_W;
5875 }
5876
5877 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5878
5879 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
5880 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
5881                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5882                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
5883 }
5884
5885 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
5886                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
5887 let Predicates = [prd] in
5888   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
5889    EVEX_V512;
5890
5891   let Predicates = [prd, HasVLX] in {
5892     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
5893      EVEX_V256;
5894     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
5895      EVEX_V128;
5896   }
5897 }
5898
5899 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
5900                                               avx512vl_i8_info, HasBWI>;
5901 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
5902                                               avx512vl_i16_info, HasBWI>, VEX_W;
5903 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
5904                                               avx512vl_i32_info, HasDQI>;
5905 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
5906                                               avx512vl_i64_info, HasDQI>, VEX_W;
5907
5908 //===----------------------------------------------------------------------===//
5909 // AVX-512 - COMPRESS and EXPAND
5910 //
5911 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5912                                  string OpcodeStr> {
5913   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5914               (ins _.KRCWM:$mask, _.RC:$src),
5915               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5916               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5917                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5918
5919   let Constraints = "$src0 = $dst" in
5920   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5921                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5922                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5923                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5924                                             _.RC:$src0)))]>, EVEX_K;
5925
5926   let mayStore = 1 in {
5927   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5928               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5929               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5930               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5931                 addr:$dst)]>,
5932               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5933   }
5934 }
5935
5936 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5937                                  AVX512VLVectorVTInfo VTInfo> {
5938   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5939
5940   let Predicates = [HasVLX] in {
5941     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5942     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5943   }
5944 }
5945
5946 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5947                                          EVEX;
5948 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5949                                          EVEX, VEX_W;
5950 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5951                                          EVEX;
5952 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5953                                          EVEX, VEX_W;
5954
5955 // expand
5956 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5957                                  string OpcodeStr> {
5958   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5959               (ins _.KRCWM:$mask, _.RC:$src),
5960               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5961               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5962                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5963
5964   let Constraints = "$src0 = $dst" in
5965   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5966                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5967                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5968                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5969                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5970
5971   let mayLoad = 1, Constraints = "$src0 = $dst" in
5972   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5973               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5974               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5975               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5976                                       (_.VT (bitconvert
5977                                               (_.LdFrag addr:$src))),
5978                                       _.RC:$src0)))]>,
5979               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5980
5981   let mayLoad = 1 in
5982   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5983               (ins _.KRCWM:$mask, _.MemOp:$src),
5984               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5985               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5986                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5987                                      _.ImmAllZerosV)))]>,
5988               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5989 }
5990
5991 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5992                                  AVX512VLVectorVTInfo VTInfo> {
5993   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5994
5995   let Predicates = [HasVLX] in {
5996     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5997     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5998   }
5999 }
6000
6001 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6002                                          EVEX;
6003 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6004                                          EVEX, VEX_W;
6005 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6006                                          EVEX;
6007 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6008                                          EVEX, VEX_W;
6009
6010 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6011 //                               op(reg_vec2,mem_vec,imm)
6012 //                               op(reg_vec2,broadcast(eltVt),imm)
6013 //all instruction created with FROUND_CURRENT
6014 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6015                                                             X86VectorVTInfo _>{
6016   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6017                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6018                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6019                       (OpNode (_.VT _.RC:$src1),
6020                               (_.VT _.RC:$src2),
6021                               (i8 imm:$src3),
6022                               (i32 FROUND_CURRENT))>;
6023   let mayLoad = 1 in {
6024     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6025                       (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
6026                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6027                       (OpNode (_.VT _.RC:$src1),
6028                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6029                               (i8 imm:$src3),
6030                               (i32 FROUND_CURRENT))>;
6031     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6032                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6033                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6034                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6035                       (OpNode (_.VT _.RC:$src1),
6036                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6037                               (i8 imm:$src3),
6038                               (i32 FROUND_CURRENT))>, EVEX_B;
6039   }
6040 }
6041
6042 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6043 //                               op(reg_vec2,mem_vec,imm)
6044 //                               op(reg_vec2,broadcast(eltVt),imm)
6045 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6046                                                             X86VectorVTInfo _>{
6047   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6048                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6049                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6050                       (OpNode (_.VT _.RC:$src1),
6051                               (_.VT _.RC:$src2),
6052                               (i8 imm:$src3))>;
6053   let mayLoad = 1 in {
6054     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6055                       (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
6056                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6057                       (OpNode (_.VT _.RC:$src1),
6058                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6059                               (i8 imm:$src3))>;
6060     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6061                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6062                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6063                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6064                       (OpNode (_.VT _.RC:$src1),
6065                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6066                               (i8 imm:$src3))>, EVEX_B;
6067   }
6068 }
6069
6070 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6071 //                                      op(reg_vec2,mem_scalar,imm)
6072 //all instruction created with FROUND_CURRENT
6073 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6074                                                            X86VectorVTInfo _> {
6075
6076   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6077                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6078                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6079                       (OpNode (_.VT _.RC:$src1),
6080                               (_.VT _.RC:$src2),
6081                               (i8 imm:$src3),
6082                               (i32 FROUND_CURRENT))>;
6083   let mayLoad = 1 in {
6084     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6085                       (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
6086                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6087                       (OpNode (_.VT _.RC:$src1),
6088                               (_.VT (scalar_to_vector
6089                                         (_.ScalarLdFrag addr:$src2))),
6090                               (i8 imm:$src3),
6091                               (i32 FROUND_CURRENT))>;
6092
6093     let isAsmParserOnly = 1 in {
6094       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6095                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6096                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6097                       []>;
6098     }
6099   }
6100 }
6101
6102 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6103 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6104                                              SDNode OpNode, X86VectorVTInfo _>{
6105   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6106                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6107                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6108                       "$src1, $src2,{sae}, $src3",
6109                       (OpNode (_.VT _.RC:$src1),
6110                               (_.VT _.RC:$src2),
6111                               (i8 imm:$src3),
6112                               (i32 FROUND_NO_EXC))>, EVEX_B;
6113 }
6114 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6115 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6116                                              SDNode OpNode, X86VectorVTInfo _> {
6117   defm NAME: avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _>;
6118 }
6119
6120 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6121             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6122   let Predicates = [prd] in {
6123     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6124                   avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6125                                   EVEX_V512;
6126
6127   }
6128   let Predicates = [prd, HasVLX] in {
6129     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6130                                   EVEX_V128;
6131     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6132                                   EVEX_V256;
6133   }
6134 }
6135
6136 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6137                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6138   let Predicates = [prd] in {
6139      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6140                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6141   }
6142 }
6143
6144 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6145                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6146       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6147 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6148                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6149       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6150
6151 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6152                                                  0x55, X86VFixupimm, HasAVX512>,
6153       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6154 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6155                                                  0x55, X86VFixupimm, HasAVX512>,
6156       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6157
6158 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6159                                                        0x50, X86VRange, HasDQI>,
6160       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6161 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6162                                                        0x50, X86VRange, HasDQI>,
6163       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6164
6165 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6166                                                  0x51, X86VRange, HasDQI>,
6167       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6168 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6169                                                  0x51, X86VRange, HasDQI>,
6170       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6171
6172
6173 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6174                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6175   let Predicates = [HasAVX512] in {
6176     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6177
6178   }
6179   let Predicates = [HasAVX512, HasVLX] in {
6180      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6181   }
6182 }
6183
6184 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6185       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6186 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6187       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6188 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6189       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6190 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6191       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;