[AVX512] Remove alternate data type versions of VALIGND, VALIGNQ, VMOVSHDUP and VMOVS...
[oota-llvm.git] / lib / Target / X86 / X86InstrAVX512.td
1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the X86 AVX512 instruction set, defining the
11 // instructions, and properties of the instructions which are needed for code
12 // generation, machine code emission, and analysis.
13 //
14 //===----------------------------------------------------------------------===//
15
16 // Group template arguments that can be derived from the vector type (EltNum x
17 // EltVT).  These are things like the register class for the writemask, etc.
18 // The idea is to pass one of these as the template argument rather than the
19 // individual arguments.
20 // The template is also used for scalar types, in this case numelts is 1.
21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
22                       string suffix = ""> {
23   RegisterClass RC = rc;
24   ValueType EltVT = eltvt;
25   int NumElts = numelts;
26
27   // Corresponding mask register class.
28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
29
30   // Corresponding write-mask register class.
31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
32
33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
34   // than 8 elements.  Use shift-right and equal to work around the lack of
35   // !lt in tablegen.
36   RegisterClass MRC =
37     !cast<RegisterClass>("GR" #
38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
39
40   // Suffix used in the instruction mnemonic.
41   string Suffix = suffix;
42
43   // VTName is a string name for vector VT. For vector types it will be
44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
45   // It is a little bit complex for scalar types, where NumElts = 1.
46   // In this case we build v4f32 or v2f64
47   string VTName = "v" # !if (!eq (NumElts, 1),
48                         !if (!eq (EltVT.Size, 32), 4,
49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
50
51   // The vector VT.
52   ValueType VT = !cast<ValueType>(VTName);
53
54   string EltTypeName = !cast<string>(EltVT);
55   // Size of the element type in bits, e.g. 32 for v16i32.
56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
57   int EltSize = EltVT.Size;
58
59   // "i" for integer types and "f" for floating-point types
60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
61
62   // Size of RC in bits, e.g. 512 for VR512.
63   int Size = VT.Size;
64
65   // The corresponding memory operand, e.g. i512mem for VR512.
66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
68
69   // Load patterns
70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
71   //       due to load promotion during legalization
72   PatFrag LdFrag = !cast<PatFrag>("load" #
73                                   !if (!eq (TypeVariantName, "i"),
74                                        !if (!eq (Size, 128), "v2i64",
75                                        !if (!eq (Size, 256), "v4i64",
76                                             VTName)), VTName));
77
78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
79                           !if (!eq (TypeVariantName, "i"),
80                                 !if (!eq (Size, 128), "v2i64",
81                                 !if (!eq (Size, 256), "v4i64",
82                                 !if (!eq (Size, 512),
83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
84                                     VTName))), VTName));
85
86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
87
88   // The corresponding float type, e.g. v16f32 for v16i32
89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
90   //       fails to compile, so we choose FloatVT = VT
91   ValueType FloatVT = !cast<ValueType>(
92                         !if (!eq (!srl(EltSize,5),0),
93                              VTName,
94                              !if (!eq(TypeVariantName, "i"),
95                                   "v" # NumElts # "f" # EltSize,
96                                   VTName)));
97
98   // The string to specify embedded broadcast in assembly.
99   string BroadcastStr = "{1to" # NumElts # "}";
100
101   // 8-bit compressed displacement tuple/subvector format.  This is only
102   // defined for NumElts <= 8.
103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
105
106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
107                           !if (!eq (Size, 256), sub_ymm, ?));
108
109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
111                      SSEPackedInt));
112
113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
114
115   // A vector type of the same width with element type i32.  This is used to
116   // create the canonical constant zero node ImmAllZerosV.
117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
119
120   string ZSuffix = !if (!eq (Size, 128), "Z128",
121                    !if (!eq (Size, 256), "Z256", "Z"));
122 }
123
124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
130
131 // "x" in v32i8x_info means RC = VR256X
132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
138
139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
145
146 // We map scalar types to the smallest (128-bit) vector type
147 // with the appropriate element type. This allows to use the same masking logic.
148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
152
153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
154                            X86VectorVTInfo i128> {
155   X86VectorVTInfo info512 = i512;
156   X86VectorVTInfo info256 = i256;
157   X86VectorVTInfo info128 = i128;
158 }
159
160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
161                                              v16i8x_info>;
162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
163                                              v8i16x_info>;
164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
165                                              v4i32x_info>;
166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
167                                              v2i64x_info>;
168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
169                                              v4f32x_info>;
170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
171                                              v2f64x_info>;
172
173 // This multiclass generates the masking variants from the non-masking
174 // variant.  It only provides the assembly pieces for the masking variants.
175 // It assumes custom ISel patterns for masking which can be provided as
176 // template arguments.
177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
178                                   dag Outs,
179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
180                                   string OpcodeStr,
181                                   string AttSrcAsm, string IntelSrcAsm,
182                                   list<dag> Pattern,
183                                   list<dag> MaskingPattern,
184                                   list<dag> ZeroMaskingPattern,
185                                   string MaskingConstraint = "",
186                                   InstrItinClass itin = NoItinerary,
187                                   bit IsCommutable = 0> {
188   let isCommutable = IsCommutable in
189     def NAME: AVX512<O, F, Outs, Ins,
190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
191                                      "$dst , "#IntelSrcAsm#"}",
192                        Pattern, itin>;
193
194   // Prefer over VMOV*rrk Pat<>
195   let AddedComplexity = 20 in
196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
199                        MaskingPattern, itin>,
200               EVEX_K {
201       // In case of the 3src subclass this is overridden with a let.
202       string Constraints = MaskingConstraint;
203   }
204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
208                        ZeroMaskingPattern,
209                        itin>,
210               EVEX_KZ;
211 }
212
213
214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
216                                   dag Outs,
217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
218                                   string OpcodeStr,
219                                   string AttSrcAsm, string IntelSrcAsm,
220                                   dag RHS, dag MaskingRHS,
221                                   SDNode Select = vselect,
222                                   string MaskingConstraint = "",
223                                   InstrItinClass itin = NoItinerary,
224                                   bit IsCommutable = 0> :
225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
226                          AttSrcAsm, IntelSrcAsm,
227                          [(set _.RC:$dst, RHS)],
228                          [(set _.RC:$dst, MaskingRHS)],
229                          [(set _.RC:$dst,
230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
231                          MaskingConstraint, NoItinerary, IsCommutable>;
232
233 // This multiclass generates the unconditional/non-masking, the masking and
234 // the zero-masking variant of the vector instruction.  In the masking case, the
235 // perserved vector elements come from a new dummy input operand tied to $dst.
236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
237                            dag Outs, dag Ins, string OpcodeStr,
238                            string AttSrcAsm, string IntelSrcAsm,
239                            dag RHS,
240                            InstrItinClass itin = NoItinerary,
241                            bit IsCommutable = 0> :
242    AVX512_maskable_common<O, F, _, Outs, Ins,
243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
244                           !con((ins _.KRCWM:$mask), Ins),
245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
247                           "$src0 = $dst", itin, IsCommutable>;
248
249 // This multiclass generates the unconditional/non-masking, the masking and
250 // the zero-masking variant of the scalar instruction.
251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
252                            dag Outs, dag Ins, string OpcodeStr,
253                            string AttSrcAsm, string IntelSrcAsm,
254                            dag RHS,
255                            InstrItinClass itin = NoItinerary,
256                            bit IsCommutable = 0> :
257    AVX512_maskable_common<O, F, _, Outs, Ins,
258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
259                           !con((ins _.KRCWM:$mask), Ins),
260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
262                           "$src0 = $dst", itin, IsCommutable>;
263
264 // Similar to AVX512_maskable but in this case one of the source operands
265 // ($src1) is already tied to $dst so we just use that for the preserved
266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
267 // $src1.
268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
270                                 string AttSrcAsm, string IntelSrcAsm,
271                                 dag RHS> :
272    AVX512_maskable_common<O, F, _, Outs,
273                           !con((ins _.RC:$src1), NonTiedIns),
274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
278
279 // Similar to AVX512_maskable_3rc but in this case the input VT for the tied
280 // operand differs from the output VT. This requires a bitconvert on
281 // the preserved vector going into the vselect.
282 multiclass AVX512_maskable_3src_cast<bits<8> O, Format F, X86VectorVTInfo OutVT,
283                                      X86VectorVTInfo InVT,
284                                      dag Outs, dag NonTiedIns, string OpcodeStr,
285                                      string AttSrcAsm, string IntelSrcAsm,
286                                      dag RHS> :
287    AVX512_maskable_common<O, F, OutVT, Outs,
288                           !con((ins InVT.RC:$src1), NonTiedIns),
289                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
290                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
291                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
292                           (vselect InVT.KRCWM:$mask, RHS,
293                            (bitconvert InVT.RC:$src1))>;
294
295 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
296                                      dag Outs, dag NonTiedIns, string OpcodeStr,
297                                      string AttSrcAsm, string IntelSrcAsm,
298                                      dag RHS> :
299    AVX512_maskable_common<O, F, _, Outs,
300                           !con((ins _.RC:$src1), NonTiedIns),
301                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
302                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
303                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
304                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
305
306 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
307                                   dag Outs, dag Ins,
308                                   string OpcodeStr,
309                                   string AttSrcAsm, string IntelSrcAsm,
310                                   list<dag> Pattern> :
311    AVX512_maskable_custom<O, F, Outs, Ins,
312                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
313                           !con((ins _.KRCWM:$mask), Ins),
314                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
315                           "$src0 = $dst">;
316
317
318 // Instruction with mask that puts result in mask register,
319 // like "compare" and "vptest"
320 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
321                                   dag Outs,
322                                   dag Ins, dag MaskingIns,
323                                   string OpcodeStr,
324                                   string AttSrcAsm, string IntelSrcAsm,
325                                   list<dag> Pattern,
326                                   list<dag> MaskingPattern,
327                                   string Round = "",
328                                   InstrItinClass itin = NoItinerary> {
329     def NAME: AVX512<O, F, Outs, Ins,
330                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
331                                      "$dst "#Round#", "#IntelSrcAsm#"}",
332                        Pattern, itin>;
333
334     def NAME#k: AVX512<O, F, Outs, MaskingIns,
335                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
336                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
337                        MaskingPattern, itin>, EVEX_K;
338 }
339
340 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
341                                   dag Outs,
342                                   dag Ins, dag MaskingIns,
343                                   string OpcodeStr,
344                                   string AttSrcAsm, string IntelSrcAsm,
345                                   dag RHS, dag MaskingRHS,
346                                   string Round = "",
347                                   InstrItinClass itin = NoItinerary> :
348   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
349                          AttSrcAsm, IntelSrcAsm,
350                          [(set _.KRC:$dst, RHS)],
351                          [(set _.KRC:$dst, MaskingRHS)],
352                          Round, NoItinerary>;
353
354 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
355                            dag Outs, dag Ins, string OpcodeStr,
356                            string AttSrcAsm, string IntelSrcAsm,
357                            dag RHS, string Round = "",
358                            InstrItinClass itin = NoItinerary> :
359    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
360                           !con((ins _.KRCWM:$mask), Ins),
361                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
362                           (and _.KRCWM:$mask, RHS),
363                           Round, itin>;
364
365 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
366                            dag Outs, dag Ins, string OpcodeStr,
367                            string AttSrcAsm, string IntelSrcAsm> :
368    AVX512_maskable_custom_cmp<O, F, Outs,
369                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
370                              AttSrcAsm, IntelSrcAsm,
371                              [],[],"", NoItinerary>;
372
373 // Bitcasts between 512-bit vector types. Return the original type since
374 // no instruction is needed for the conversion
375 let Predicates = [HasAVX512] in {
376   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
377   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
378   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
379   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
380   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
381   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
382   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
383   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
384   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
385   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
386   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
387   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
388   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
389   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
390   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
391   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
392   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
393   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
394   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
395   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
396   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
397   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
398   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
399   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
400   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
401   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
402   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
403   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
404   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
405   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
406   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
407
408   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
409   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
410   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
411   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
412   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
413   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
414   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
415   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
416   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
417   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
418   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
419   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
420   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
421   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
422   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
423   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
424   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
425   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
426   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
427   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
428   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
429   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
430   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
431   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
432   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
433   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
434   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
435   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
436   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
437   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
438
439 // Bitcasts between 256-bit vector types. Return the original type since
440 // no instruction is needed for the conversion
441   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
442   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
443   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
444   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
445   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
446   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
447   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
448   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
449   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
450   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
451   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
452   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
453   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
454   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
455   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
456   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
457   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
458   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
459   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
460   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
461   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
462   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
463   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
464   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
465   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
466   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
467   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
468   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
469   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
470   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
471 }
472
473 //
474 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
475 //
476
477 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
478     isPseudo = 1, Predicates = [HasAVX512] in {
479 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
480                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
481 }
482
483 let Predicates = [HasAVX512] in {
484 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
485 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
486 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
487 }
488
489 //===----------------------------------------------------------------------===//
490 // AVX-512 - VECTOR INSERT
491 //
492 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
493                                                        PatFrag vinsert_insert> {
494   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
495     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
496                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
497                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
498                    "$src3, $src2, $src1", "$src1, $src2, $src3",
499                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
500                                          (From.VT From.RC:$src2),
501                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
502
503   let mayLoad = 1 in
504     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
505                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
506                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
507                    "$src3, $src2, $src1", "$src1, $src2, $src3",
508                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
509                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
510                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
511                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
512   }
513 }
514
515 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
516                        X86VectorVTInfo To, PatFrag vinsert_insert,
517                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
518   let Predicates = p in {
519     def : Pat<(vinsert_insert:$ins
520                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
521               (To.VT (!cast<Instruction>(InstrStr#"rr")
522                      To.RC:$src1, From.RC:$src2,
523                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
524
525     def : Pat<(vinsert_insert:$ins
526                   (To.VT To.RC:$src1),
527                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
528                   (iPTR imm)),
529               (To.VT (!cast<Instruction>(InstrStr#"rm")
530                   To.RC:$src1, addr:$src2,
531                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
532   }
533 }
534
535 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
536                             ValueType EltVT64, int Opcode256> {
537
538   let Predicates = [HasVLX] in
539     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
540                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
541                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
542                                  vinsert128_insert>, EVEX_V256;
543
544   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
545                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
546                                  X86VectorVTInfo<16, EltVT32, VR512>,
547                                  vinsert128_insert>, EVEX_V512;
548
549   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
550                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
551                                  X86VectorVTInfo< 8, EltVT64, VR512>,
552                                  vinsert256_insert>, VEX_W, EVEX_V512;
553
554   let Predicates = [HasVLX, HasDQI] in
555     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
556                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
557                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
558                                    vinsert128_insert>, VEX_W, EVEX_V256;
559
560   let Predicates = [HasDQI] in {
561     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
562                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
563                                  X86VectorVTInfo< 8, EltVT64, VR512>,
564                                  vinsert128_insert>, VEX_W, EVEX_V512;
565
566     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
567                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
568                                    X86VectorVTInfo<16, EltVT32, VR512>,
569                                    vinsert256_insert>, EVEX_V512;
570   }
571 }
572
573 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
574 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
575
576 // Codegen pattern with the alternative types,
577 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
578 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
580 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
581               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
582
583 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
584               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
585 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
586               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
587
588 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
590 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
591               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
592
593 // Codegen pattern with the alternative types insert VEC128 into VEC256
594 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
595               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
596 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
597               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
598 // Codegen pattern with the alternative types insert VEC128 into VEC512
599 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
600               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
601 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
602                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
603 // Codegen pattern with the alternative types insert VEC256 into VEC512
604 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
605               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
606 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
607               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
608
609 // vinsertps - insert f32 to XMM
610 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
611       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
612       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
613       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
614       EVEX_4V;
615 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
616       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
617       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
618       [(set VR128X:$dst, (X86insertps VR128X:$src1,
619                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
620                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
621
622 //===----------------------------------------------------------------------===//
623 // AVX-512 VECTOR EXTRACT
624 //---
625
626 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
627                                                      X86VectorVTInfo To> {
628   // A subvector extract from the first vector position is
629   // a subregister copy that needs no instruction.
630   def NAME # To.NumElts:
631       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
632           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
633 }
634
635 multiclass vextract_for_size<int Opcode,
636                                     X86VectorVTInfo From, X86VectorVTInfo To,
637                                     PatFrag vextract_extract> :
638   vextract_for_size_first_position_lowering<From, To> {
639
640   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
641     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
642     // vextract_extract), we interesting only in patterns without mask,
643     // intrinsics pattern match generated bellow.
644     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
645                 (ins From.RC:$src1, i32u8imm:$idx),
646                 "vextract" # To.EltTypeName # "x" # To.NumElts,
647                 "$idx, $src1", "$src1, $idx",
648                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
649                                                          (iPTR imm)))]>,
650               AVX512AIi8Base, EVEX;
651     let mayStore = 1 in {
652       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
653                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
654                       "vextract" # To.EltTypeName # "x" # To.NumElts #
655                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
656                       []>, EVEX;
657
658       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
659                       (ins To.MemOp:$dst, To.KRCWM:$mask,
660                                           From.RC:$src1, i32u8imm:$src2),
661                        "vextract" # To.EltTypeName # "x" # To.NumElts #
662                             "\t{$src2, $src1, $dst {${mask}}|"
663                             "$dst {${mask}}, $src1, $src2}",
664                       []>, EVEX_K, EVEX;
665     }//mayStore = 1
666   }
667
668   // Intrinsic call with masking.
669   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
670                               "x" # To.NumElts # "_" # From.Size)
671                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
672             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
673                                 From.ZSuffix # "rrk")
674                 To.RC:$src0,
675                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
676                 From.RC:$src1, imm:$idx)>;
677
678   // Intrinsic call with zero-masking.
679   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
680                               "x" # To.NumElts # "_" # From.Size)
681                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
682             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
683                                 From.ZSuffix # "rrkz")
684                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
685                 From.RC:$src1, imm:$idx)>;
686
687   // Intrinsic call without masking.
688   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
689                               "x" # To.NumElts # "_" # From.Size)
690                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
691             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
692                                 From.ZSuffix # "rr")
693                 From.RC:$src1, imm:$idx)>;
694 }
695
696 // Codegen pattern for the alternative types
697 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
698                 X86VectorVTInfo To, PatFrag vextract_extract,
699                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
700   vextract_for_size_first_position_lowering<From, To> {
701
702   let Predicates = p in
703      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
704                (To.VT (!cast<Instruction>(InstrStr#"rr")
705                           From.RC:$src1,
706                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
707 }
708
709 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
710                                              ValueType EltVT64, int Opcode256> {
711   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
712                                  X86VectorVTInfo<16, EltVT32, VR512>,
713                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
714                                  vextract128_extract>,
715                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
716   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
717                                  X86VectorVTInfo< 8, EltVT64, VR512>,
718                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
719                                  vextract256_extract>,
720                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
721   let Predicates = [HasVLX] in
722     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
723                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
724                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
725                                  vextract128_extract>,
726                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
727   let Predicates = [HasVLX, HasDQI] in
728     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
729                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
730                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
731                                  vextract128_extract>,
732                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
733   let Predicates = [HasDQI] in {
734     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
735                                  X86VectorVTInfo< 8, EltVT64, VR512>,
736                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
737                                  vextract128_extract>,
738                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
739     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
740                                  X86VectorVTInfo<16, EltVT32, VR512>,
741                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
742                                  vextract256_extract>,
743                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
744   }
745 }
746
747 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
748 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
749
750 // extract_subvector codegen patterns with the alternative types.
751 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
752 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
753           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
754 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
755           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
756
757 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
758           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
759 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
760           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
761
762 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
763           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
764 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
765           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
766
767 // Codegen pattern with the alternative types extract VEC128 from VEC512
768 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
769                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
770 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
771                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
772 // Codegen pattern with the alternative types extract VEC256 from VEC512
773 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
774                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
775 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
776                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
777
778 // A 128-bit subvector insert to the first 512-bit vector position
779 // is a subregister copy that needs no instruction.
780 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
781           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
782           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
783           sub_ymm)>;
784 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
785           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
786           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
787           sub_ymm)>;
788 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
789           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
790           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
791           sub_ymm)>;
792 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
793           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
794           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
795           sub_ymm)>;
796
797 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
798           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
799 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
800           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
801 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
802           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
803 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
804           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
805 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
806           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
807 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
808           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
809
810 // vextractps - extract 32 bits from XMM
811 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
812       (ins VR128X:$src1, u8imm:$src2),
813       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
814       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
815       EVEX;
816
817 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
818       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
819       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
820       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
821                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
822
823 //===---------------------------------------------------------------------===//
824 // AVX-512 BROADCAST
825 //---
826
827 multiclass avx512_broadcast_rm<bits<8> opc, string OpcodeStr,
828                             X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo> {
829
830   defm r : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
831                    (ins SrcInfo.RC:$src), OpcodeStr, "$src", "$src",
832                    (DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src)))>,
833                    T8PD, EVEX;
834   let mayLoad = 1 in
835     defm m : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
836                      (ins SrcInfo.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
837                      (DestInfo.VT (X86VBroadcast
838                                      (SrcInfo.ScalarLdFrag addr:$src)))>,
839                      T8PD, EVEX, EVEX_CD8<SrcInfo.EltSize, CD8VT1>;
840 }
841
842 multiclass avx512_fp_broadcast_vl<bits<8> opc, string OpcodeStr,
843                                                        AVX512VLVectorVTInfo _> {
844   defm Z  : avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
845                              EVEX_V512;
846
847   let Predicates = [HasVLX] in {
848     defm Z256  : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
849                              EVEX_V256;
850   }
851 }
852
853 let ExeDomain = SSEPackedSingle in {
854   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, "vbroadcastss",
855                                          avx512vl_f32_info>;
856    let Predicates = [HasVLX] in {
857      defm VBROADCASTSSZ128  : avx512_broadcast_rm<0x18, "vbroadcastss",
858                                          v4f32x_info, v4f32x_info>, EVEX_V128;
859    }
860 }
861
862 let ExeDomain = SSEPackedDouble in {
863   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, "vbroadcastsd",
864                                          avx512vl_f64_info>, VEX_W;
865 }
866
867 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
868 // Later, we can canonize broadcast instructions before ISel phase and
869 // eliminate additional patterns on ISel.
870 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
871 // representations of source
872 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
873                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
874                                 RegisterClass SrcRC_s> {
875   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
876             (!cast<Instruction>(InstName##"r")
877               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
878
879   let AddedComplexity = 30 in {
880     def : Pat<(_.VT (vselect _.KRCWM:$mask,
881                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
882               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
883                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
884
885     def : Pat<(_.VT(vselect _.KRCWM:$mask,
886                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
887               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
888                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
889   }
890 }
891
892 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
893                             VR128X, FR32X>;
894 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
895                             VR128X, FR64X>;
896
897 let Predicates = [HasVLX] in {
898   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
899                               v8f32x_info, VR128X, FR32X>;
900   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
901                               v4f32x_info, VR128X, FR32X>;
902   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
903                               v4f64x_info, VR128X, FR64X>;
904 }
905
906 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
907           (VBROADCASTSSZm addr:$src)>;
908 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
909           (VBROADCASTSDZm addr:$src)>;
910
911 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
912           (VBROADCASTSSZm addr:$src)>;
913 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
914           (VBROADCASTSDZm addr:$src)>;
915
916 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
917                                     RegisterClass SrcRC> {
918   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
919                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
920                            "$src", "$src", []>, T8PD, EVEX;
921 }
922
923 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
924                                        RegisterClass SrcRC, Predicate prd> {
925   let Predicates = [prd] in
926     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
927   let Predicates = [prd, HasVLX] in {
928     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
929     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
930   }
931 }
932
933 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
934                                                  HasBWI>;
935 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
936                                                  HasBWI>;
937 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
938                                                  HasAVX512>;
939 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
940                                                  HasAVX512>, VEX_W;
941
942 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
943            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
944
945 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
946            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
947
948 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
949         (VPBROADCASTDrZr GR32:$src)>;
950 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
951         (VPBROADCASTQrZr GR64:$src)>;
952
953 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
954         (VPBROADCASTDrZr GR32:$src)>;
955 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
956         (VPBROADCASTQrZr GR64:$src)>;
957
958 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
959                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
960           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
961 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
962                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
963           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
964
965 // Provide aliases for broadcast from the same register class that
966 // automatically does the extract.
967 multiclass avx512_int_broadcast_rm_lowering<X86VectorVTInfo DestInfo,
968                                             X86VectorVTInfo SrcInfo> {
969   def : Pat<(DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src))),
970             (!cast<Instruction>(NAME#DestInfo.ZSuffix#"r")
971                 (EXTRACT_SUBREG (SrcInfo.VT SrcInfo.RC:$src), sub_xmm))>;
972 }
973
974 multiclass avx512_int_broadcast_rm_vl<bits<8> opc, string OpcodeStr,
975                                         AVX512VLVectorVTInfo _, Predicate prd> {
976   let Predicates = [prd] in {
977     defm Z :   avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
978                avx512_int_broadcast_rm_lowering<_.info512, _.info256>,
979                                   EVEX_V512;
980     // Defined separately to avoid redefinition.
981     defm Z_Alt : avx512_int_broadcast_rm_lowering<_.info512, _.info512>;
982   }
983   let Predicates = [prd, HasVLX] in {
984     defm Z256 : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
985                 avx512_int_broadcast_rm_lowering<_.info256, _.info256>,
986                                  EVEX_V256;
987     defm Z128 : avx512_broadcast_rm<opc, OpcodeStr, _.info128, _.info128>,
988                                  EVEX_V128;
989   }
990 }
991
992 defm VPBROADCASTB  : avx512_int_broadcast_rm_vl<0x78, "vpbroadcastb",
993                                            avx512vl_i8_info, HasBWI>;
994 defm VPBROADCASTW  : avx512_int_broadcast_rm_vl<0x79, "vpbroadcastw",
995                                            avx512vl_i16_info, HasBWI>;
996 defm VPBROADCASTD  : avx512_int_broadcast_rm_vl<0x58, "vpbroadcastd",
997                                            avx512vl_i32_info, HasAVX512>;
998 defm VPBROADCASTQ  : avx512_int_broadcast_rm_vl<0x59, "vpbroadcastq",
999                                            avx512vl_i64_info, HasAVX512>, VEX_W;
1000
1001 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
1002                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
1003   let mayLoad = 1 in 
1004     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst), 
1005                              (ins _Src.MemOp:$src), OpcodeStr, "$src", "$src",
1006                              (_Dst.VT (X86SubVBroadcast
1007                                (_Src.VT (bitconvert (_Src.LdFrag addr:$src)))))>, 
1008                               AVX5128IBase, EVEX;
1009 }
1010
1011 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1012                        v16i32_info, v4i32x_info>,
1013                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1014 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1015                        v16f32_info, v4f32x_info>,
1016                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1017 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1018                        v8i64_info, v4i64x_info>, VEX_W,
1019                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1020 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1021                        v8f64_info, v4f64x_info>, VEX_W,
1022                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1023
1024 let Predicates = [HasVLX] in {
1025 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1026                            v8i32x_info, v4i32x_info>,
1027                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1028 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1029                            v8f32x_info, v4f32x_info>,
1030                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1031 }
1032 let Predicates = [HasVLX, HasDQI] in {
1033 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1034                            v4i64x_info, v2i64x_info>, VEX_W,
1035                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1036 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1037                            v4f64x_info, v2f64x_info>, VEX_W,
1038                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1039 }
1040 let Predicates = [HasDQI] in {
1041 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1042                        v8i64_info, v2i64x_info>, VEX_W,
1043                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1044 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1045                        v16i32_info, v8i32x_info>,
1046                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1047 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1048                        v8f64_info, v2f64x_info>, VEX_W,
1049                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1050 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1051                        v16f32_info, v8f32x_info>,
1052                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1053 }
1054
1055 multiclass avx512_broadcast_32x2<bits<8> opc, string OpcodeStr,
1056                                  X86VectorVTInfo _Dst, X86VectorVTInfo _Src,
1057                                  SDNode OpNode = X86SubVBroadcast> {
1058
1059   defm r : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
1060                    (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
1061                    (_Dst.VT (OpNode (_Src.VT _Src.RC:$src)))>,
1062                    T8PD, EVEX;
1063   let mayLoad = 1 in
1064     defm m : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
1065                    (ins _Src.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
1066                    (_Dst.VT (OpNode
1067                               (_Src.VT (scalar_to_vector(loadi64 addr:$src)))))>,
1068                    T8PD, EVEX, EVEX_CD8<_Src.EltSize, CD8VT2>;
1069 }
1070
1071 multiclass avx512_common_broadcast_32x2<bits<8> opc, string OpcodeStr,
1072                              AVX512VLVectorVTInfo _> {
1073   let Predicates = [HasDQI] in
1074     defm Z :    avx512_broadcast_32x2<opc, OpcodeStr, _.info512, _.info128>,
1075                                   EVEX_V512;
1076   let Predicates = [HasDQI, HasVLX] in
1077     defm Z256 : avx512_broadcast_32x2<opc, OpcodeStr, _.info256, _.info128>,
1078                                   EVEX_V256;
1079 }
1080
1081 multiclass avx512_common_broadcast_i32x2<bits<8> opc, string OpcodeStr,
1082                                                        AVX512VLVectorVTInfo _> :
1083   avx512_common_broadcast_32x2<opc, OpcodeStr, _> {
1084
1085   let Predicates = [HasDQI, HasVLX] in
1086     defm Z128 : avx512_broadcast_32x2<opc, OpcodeStr, _.info128, _.info128,
1087                                       X86SubV32x2Broadcast>, EVEX_V128;
1088 }
1089
1090 defm VPBROADCASTI32X2  : avx512_common_broadcast_i32x2<0x59, "vbroadcasti32x2",
1091                                            avx512vl_i32_info>;
1092 defm VPBROADCASTF32X2  : avx512_common_broadcast_32x2<0x19, "vbroadcastf32x2",
1093                                            avx512vl_f32_info>;
1094
1095 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1096           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1097 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1098           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1099
1100 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1101           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1102 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1103           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1104
1105 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1106           (VBROADCASTSSZr VR128X:$src)>;
1107 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1108           (VBROADCASTSDZr VR128X:$src)>;
1109
1110 // Provide fallback in case the load node that is used in the patterns above
1111 // is used by additional users, which prevents the pattern selection.
1112 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1113           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1114 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1115           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1116
1117
1118 //===----------------------------------------------------------------------===//
1119 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1120 //---
1121 multiclass avx512_mask_broadcastm<bits<8> opc, string OpcodeStr,
1122                                   X86VectorVTInfo _, RegisterClass KRC> {
1123   def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.RC:$dst), (ins KRC:$src),
1124                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1125                   [(set _.RC:$dst, (_.VT (X86VBroadcastm KRC:$src)))]>, EVEX;
1126 }
1127
1128 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr, 
1129                                  AVX512VLVectorVTInfo VTInfo, RegisterClass KRC> {
1130   let Predicates = [HasCDI] in
1131     defm Z : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info512, KRC>, EVEX_V512;
1132   let Predicates = [HasCDI, HasVLX] in {
1133     defm Z256 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info256, KRC>, EVEX_V256;
1134     defm Z128 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info128, KRC>, EVEX_V128;
1135   }
1136 }
1137
1138 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1139                                                avx512vl_i32_info, VK16>;
1140 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1141                                                avx512vl_i64_info, VK8>, VEX_W;
1142
1143 //===----------------------------------------------------------------------===//
1144 // -- VPERMI2 - 3 source operands form --
1145 multiclass avx512_perm_i<bits<8> opc, string OpcodeStr,
1146                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1147 let Constraints = "$src1 = $dst" in {
1148   defm rr: AVX512_maskable_3src_cast<opc, MRMSrcReg, _, IdxVT, (outs _.RC:$dst),
1149           (ins _.RC:$src2, _.RC:$src3),
1150           OpcodeStr, "$src3, $src2", "$src2, $src3",
1151           (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1152          AVX5128IBase;
1153
1154   let mayLoad = 1 in
1155   defm rm: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1156             (ins _.RC:$src2, _.MemOp:$src3),
1157             OpcodeStr, "$src3, $src2", "$src2, $src3",
1158             (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2,
1159                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1160             EVEX_4V, AVX5128IBase;
1161   }
1162 }
1163 multiclass avx512_perm_i_mb<bits<8> opc, string OpcodeStr,
1164                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1165   let mayLoad = 1, Constraints = "$src1 = $dst" in
1166   defm rmb: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1167               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1168               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1169               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1170               (_.VT (X86VPermi2X IdxVT.RC:$src1,
1171                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1172               AVX5128IBase, EVEX_4V, EVEX_B;
1173 }
1174
1175 multiclass avx512_perm_i_sizes<bits<8> opc, string OpcodeStr,
1176                                AVX512VLVectorVTInfo VTInfo,
1177                                AVX512VLVectorVTInfo ShuffleMask> {
1178   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1179                            ShuffleMask.info512>,
1180             avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info512,
1181                              ShuffleMask.info512>, EVEX_V512;
1182   let Predicates = [HasVLX] in {
1183   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1184                                ShuffleMask.info128>,
1185                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info128,
1186                                   ShuffleMask.info128>, EVEX_V128;
1187   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1188                                ShuffleMask.info256>,
1189                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info256,
1190                                   ShuffleMask.info256>,  EVEX_V256;
1191   }
1192 }
1193
1194 multiclass avx512_perm_i_sizes_w<bits<8> opc, string OpcodeStr,
1195                                  AVX512VLVectorVTInfo VTInfo,
1196                                  AVX512VLVectorVTInfo Idx> {
1197   let Predicates = [HasBWI] in
1198   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1199                            Idx.info512>, EVEX_V512;
1200   let Predicates = [HasBWI, HasVLX] in {
1201   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1202                                Idx.info128>, EVEX_V128;
1203   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1204                                Idx.info256>,  EVEX_V256;
1205   }
1206 }
1207
1208 defm VPERMI2D  : avx512_perm_i_sizes<0x76, "vpermi2d",
1209                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1210 defm VPERMI2Q  : avx512_perm_i_sizes<0x76, "vpermi2q",
1211                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1212 defm VPERMI2W  : avx512_perm_i_sizes_w<0x75, "vpermi2w",
1213                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1214 defm VPERMI2PS : avx512_perm_i_sizes<0x77, "vpermi2ps",
1215                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1216 defm VPERMI2PD : avx512_perm_i_sizes<0x77, "vpermi2pd",
1217                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1218
1219 // VPERMT2
1220 multiclass avx512_perm_t<bits<8> opc, string OpcodeStr,
1221                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1222 let Constraints = "$src1 = $dst" in {
1223   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1224           (ins IdxVT.RC:$src2, _.RC:$src3),
1225           OpcodeStr, "$src3, $src2", "$src2, $src3",
1226           (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2, _.RC:$src3))>, EVEX_4V,
1227          AVX5128IBase;
1228
1229   let mayLoad = 1 in
1230   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1231             (ins IdxVT.RC:$src2, _.MemOp:$src3),
1232             OpcodeStr, "$src3, $src2", "$src2, $src3",
1233             (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2,
1234                    (bitconvert (_.LdFrag addr:$src3))))>,
1235             EVEX_4V, AVX5128IBase;
1236   }
1237 }
1238 multiclass avx512_perm_t_mb<bits<8> opc, string OpcodeStr,
1239                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1240   let mayLoad = 1, Constraints = "$src1 = $dst" in
1241   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1242               (ins IdxVT.RC:$src2, _.ScalarMemOp:$src3),
1243               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1244               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1245               (_.VT (X86VPermt2 _.RC:$src1,
1246                IdxVT.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1247               AVX5128IBase, EVEX_4V, EVEX_B;
1248 }
1249
1250 multiclass avx512_perm_t_sizes<bits<8> opc, string OpcodeStr,
1251                                AVX512VLVectorVTInfo VTInfo,
1252                                AVX512VLVectorVTInfo ShuffleMask> {
1253   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1254                               ShuffleMask.info512>,
1255             avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info512,
1256                               ShuffleMask.info512>, EVEX_V512;
1257   let Predicates = [HasVLX] in {
1258   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1259                               ShuffleMask.info128>,
1260                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info128,
1261                               ShuffleMask.info128>, EVEX_V128;
1262   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1263                               ShuffleMask.info256>,
1264                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info256,
1265                               ShuffleMask.info256>, EVEX_V256;
1266   }
1267 }
1268
1269 multiclass avx512_perm_t_sizes_w<bits<8> opc, string OpcodeStr,
1270                                  AVX512VLVectorVTInfo VTInfo,
1271                                  AVX512VLVectorVTInfo Idx> {
1272   let Predicates = [HasBWI] in
1273   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1274                            Idx.info512>, EVEX_V512;
1275   let Predicates = [HasBWI, HasVLX] in {
1276   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1277                                Idx.info128>, EVEX_V128;
1278   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1279                                Idx.info256>, EVEX_V256;
1280   }
1281 }
1282
1283 defm VPERMT2D  : avx512_perm_t_sizes<0x7E, "vpermt2d",
1284                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1285 defm VPERMT2Q  : avx512_perm_t_sizes<0x7E, "vpermt2q",
1286                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1287 defm VPERMT2W  : avx512_perm_t_sizes_w<0x7D, "vpermt2w",
1288                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1289 defm VPERMT2PS : avx512_perm_t_sizes<0x7F, "vpermt2ps",
1290                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1291 defm VPERMT2PD : avx512_perm_t_sizes<0x7F, "vpermt2pd",
1292                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1293
1294 //===----------------------------------------------------------------------===//
1295 // AVX-512 - BLEND using mask
1296 //
1297 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1298   let ExeDomain = _.ExeDomain in {
1299   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1300              (ins _.RC:$src1, _.RC:$src2),
1301              !strconcat(OpcodeStr,
1302              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1303              []>, EVEX_4V;
1304   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1305              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1306              !strconcat(OpcodeStr,
1307              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1308              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1309                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1310   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1311              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1312              !strconcat(OpcodeStr,
1313              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1314              []>, EVEX_4V, EVEX_KZ;
1315   let mayLoad = 1 in {
1316   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1317              (ins _.RC:$src1, _.MemOp:$src2),
1318              !strconcat(OpcodeStr,
1319              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1320              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1321   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1322              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1323              !strconcat(OpcodeStr,
1324              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1325              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1326               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1327               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1328   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1329              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1330              !strconcat(OpcodeStr,
1331              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1332              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1333   }
1334   }
1335 }
1336 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1337
1338   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1339       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1340        !strconcat(OpcodeStr,
1341             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1342             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1343       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1344                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1345       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1346
1347   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1348       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1349        !strconcat(OpcodeStr,
1350             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1351             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1352       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1353
1354 }
1355
1356 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1357                                  AVX512VLVectorVTInfo VTInfo> {
1358   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1359            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1360
1361   let Predicates = [HasVLX] in {
1362     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1363                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1364     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1365                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1366   }
1367 }
1368
1369 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1370                          AVX512VLVectorVTInfo VTInfo> {
1371   let Predicates = [HasBWI] in
1372     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1373
1374   let Predicates = [HasBWI, HasVLX] in {
1375     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1376     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1377   }
1378 }
1379
1380
1381 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1382 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1383 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1384 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1385 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1386 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1387
1388
1389 let Predicates = [HasAVX512] in {
1390 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1391                             (v8f32 VR256X:$src2))),
1392             (EXTRACT_SUBREG
1393               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1394             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1395             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1396
1397 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1398                             (v8i32 VR256X:$src2))),
1399             (EXTRACT_SUBREG
1400                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1401             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1402             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1403 }
1404 //===----------------------------------------------------------------------===//
1405 // Compare Instructions
1406 //===----------------------------------------------------------------------===//
1407
1408 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1409
1410 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1411
1412   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1413                       (outs _.KRC:$dst),
1414                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1415                       "vcmp${cc}"#_.Suffix,
1416                       "$src2, $src1", "$src1, $src2",
1417                       (OpNode (_.VT _.RC:$src1),
1418                               (_.VT _.RC:$src2),
1419                               imm:$cc)>, EVEX_4V;
1420   let mayLoad = 1 in
1421     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1422                       (outs _.KRC:$dst),
1423                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1424                       "vcmp${cc}"#_.Suffix,
1425                       "$src2, $src1", "$src1, $src2",
1426                       (OpNode (_.VT _.RC:$src1),
1427                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1428                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1429
1430   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1431                      (outs _.KRC:$dst),
1432                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1433                      "vcmp${cc}"#_.Suffix,
1434                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1435                      (OpNodeRnd (_.VT _.RC:$src1),
1436                                 (_.VT _.RC:$src2),
1437                                 imm:$cc,
1438                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1439   // Accept explicit immediate argument form instead of comparison code.
1440   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1441     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1442                         (outs VK1:$dst),
1443                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1444                         "vcmp"#_.Suffix,
1445                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1446     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1447                         (outs _.KRC:$dst),
1448                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1449                         "vcmp"#_.Suffix,
1450                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1451                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1452
1453     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1454                        (outs _.KRC:$dst),
1455                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1456                        "vcmp"#_.Suffix,
1457                        "$cc,{sae}, $src2, $src1","$src1, $src2,{sae}, $cc">,
1458                        EVEX_4V, EVEX_B;
1459   }// let isAsmParserOnly = 1, hasSideEffects = 0
1460
1461   let isCodeGenOnly = 1 in {
1462     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1463                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1464                 !strconcat("vcmp${cc}", _.Suffix,
1465                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1466                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1467                                           _.FRC:$src2,
1468                                           imm:$cc))],
1469                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1470     let mayLoad = 1 in
1471       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1472                 (outs _.KRC:$dst),
1473                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1474                 !strconcat("vcmp${cc}", _.Suffix,
1475                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1476                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1477                                           (_.ScalarLdFrag addr:$src2),
1478                                           imm:$cc))],
1479                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1480   }
1481 }
1482
1483 let Predicates = [HasAVX512] in {
1484   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1485                                    AVX512XSIi8Base;
1486   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1487                                    AVX512XDIi8Base, VEX_W;
1488 }
1489
1490 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1491               X86VectorVTInfo _> {
1492   def rr : AVX512BI<opc, MRMSrcReg,
1493              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1494              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1495              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1496              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1497   let mayLoad = 1 in
1498   def rm : AVX512BI<opc, MRMSrcMem,
1499              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1500              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1501              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1502                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1503              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1504   def rrk : AVX512BI<opc, MRMSrcReg,
1505               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1506               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1507                           "$dst {${mask}}, $src1, $src2}"),
1508               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1509                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1510               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1511   let mayLoad = 1 in
1512   def rmk : AVX512BI<opc, MRMSrcMem,
1513               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1514               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1515                           "$dst {${mask}}, $src1, $src2}"),
1516               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1517                                    (OpNode (_.VT _.RC:$src1),
1518                                        (_.VT (bitconvert
1519                                               (_.LdFrag addr:$src2))))))],
1520               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1521 }
1522
1523 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1524               X86VectorVTInfo _> :
1525            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1526   let mayLoad = 1 in {
1527   def rmb : AVX512BI<opc, MRMSrcMem,
1528               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1529               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1530                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1531               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1532                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1533               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1534   def rmbk : AVX512BI<opc, MRMSrcMem,
1535                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1536                                        _.ScalarMemOp:$src2),
1537                !strconcat(OpcodeStr,
1538                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1539                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1540                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1541                                       (OpNode (_.VT _.RC:$src1),
1542                                         (X86VBroadcast
1543                                           (_.ScalarLdFrag addr:$src2)))))],
1544                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1545   }
1546 }
1547
1548 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1549                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1550   let Predicates = [prd] in
1551   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1552            EVEX_V512;
1553
1554   let Predicates = [prd, HasVLX] in {
1555     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1556                 EVEX_V256;
1557     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1558                 EVEX_V128;
1559   }
1560 }
1561
1562 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1563                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1564                                   Predicate prd> {
1565   let Predicates = [prd] in
1566   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1567            EVEX_V512;
1568
1569   let Predicates = [prd, HasVLX] in {
1570     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1571                 EVEX_V256;
1572     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1573                 EVEX_V128;
1574   }
1575 }
1576
1577 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1578                       avx512vl_i8_info, HasBWI>,
1579                 EVEX_CD8<8, CD8VF>;
1580
1581 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1582                       avx512vl_i16_info, HasBWI>,
1583                 EVEX_CD8<16, CD8VF>;
1584
1585 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1586                       avx512vl_i32_info, HasAVX512>,
1587                 EVEX_CD8<32, CD8VF>;
1588
1589 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1590                       avx512vl_i64_info, HasAVX512>,
1591                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1592
1593 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1594                       avx512vl_i8_info, HasBWI>,
1595                 EVEX_CD8<8, CD8VF>;
1596
1597 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1598                       avx512vl_i16_info, HasBWI>,
1599                 EVEX_CD8<16, CD8VF>;
1600
1601 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1602                       avx512vl_i32_info, HasAVX512>,
1603                 EVEX_CD8<32, CD8VF>;
1604
1605 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1606                       avx512vl_i64_info, HasAVX512>,
1607                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1608
1609 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1610             (COPY_TO_REGCLASS (VPCMPGTDZrr
1611             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1612             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1613
1614 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1615             (COPY_TO_REGCLASS (VPCMPEQDZrr
1616             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1617             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1618
1619 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1620                           X86VectorVTInfo _> {
1621   def rri : AVX512AIi8<opc, MRMSrcReg,
1622              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1623              !strconcat("vpcmp${cc}", Suffix,
1624                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1625              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1626                                        imm:$cc))],
1627              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1628   let mayLoad = 1 in
1629   def rmi : AVX512AIi8<opc, MRMSrcMem,
1630              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1631              !strconcat("vpcmp${cc}", Suffix,
1632                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1633              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1634                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1635                               imm:$cc))],
1636              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1637   def rrik : AVX512AIi8<opc, MRMSrcReg,
1638               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1639                                       AVX512ICC:$cc),
1640               !strconcat("vpcmp${cc}", Suffix,
1641                          "\t{$src2, $src1, $dst {${mask}}|",
1642                          "$dst {${mask}}, $src1, $src2}"),
1643               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1644                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1645                                           imm:$cc)))],
1646               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1647   let mayLoad = 1 in
1648   def rmik : AVX512AIi8<opc, MRMSrcMem,
1649               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1650                                     AVX512ICC:$cc),
1651               !strconcat("vpcmp${cc}", Suffix,
1652                          "\t{$src2, $src1, $dst {${mask}}|",
1653                          "$dst {${mask}}, $src1, $src2}"),
1654               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1655                                    (OpNode (_.VT _.RC:$src1),
1656                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1657                                       imm:$cc)))],
1658               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1659
1660   // Accept explicit immediate argument form instead of comparison code.
1661   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1662     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1663                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1664                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1665                           "$dst, $src1, $src2, $cc}"),
1666                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1667     let mayLoad = 1 in
1668     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1669                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1670                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1671                           "$dst, $src1, $src2, $cc}"),
1672                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1673     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1674                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1675                                        u8imm:$cc),
1676                !strconcat("vpcmp", Suffix,
1677                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1678                           "$dst {${mask}}, $src1, $src2, $cc}"),
1679                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1680     let mayLoad = 1 in
1681     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1682                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1683                                        u8imm:$cc),
1684                !strconcat("vpcmp", Suffix,
1685                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1686                           "$dst {${mask}}, $src1, $src2, $cc}"),
1687                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1688   }
1689 }
1690
1691 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1692                               X86VectorVTInfo _> :
1693            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1694   def rmib : AVX512AIi8<opc, MRMSrcMem,
1695              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1696                                      AVX512ICC:$cc),
1697              !strconcat("vpcmp${cc}", Suffix,
1698                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1699                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1700              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1701                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1702                                imm:$cc))],
1703              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1704   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1705               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1706                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1707               !strconcat("vpcmp${cc}", Suffix,
1708                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1709                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1710               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1711                                   (OpNode (_.VT _.RC:$src1),
1712                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1713                                     imm:$cc)))],
1714               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1715
1716   // Accept explicit immediate argument form instead of comparison code.
1717   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1718     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1719                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1720                                        u8imm:$cc),
1721                !strconcat("vpcmp", Suffix,
1722                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1723                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1724                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1725     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1726                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1727                                        _.ScalarMemOp:$src2, u8imm:$cc),
1728                !strconcat("vpcmp", Suffix,
1729                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1730                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1731                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1732   }
1733 }
1734
1735 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1736                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1737   let Predicates = [prd] in
1738   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1739
1740   let Predicates = [prd, HasVLX] in {
1741     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1742     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1743   }
1744 }
1745
1746 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1747                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1748   let Predicates = [prd] in
1749   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1750            EVEX_V512;
1751
1752   let Predicates = [prd, HasVLX] in {
1753     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1754                 EVEX_V256;
1755     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1756                 EVEX_V128;
1757   }
1758 }
1759
1760 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1761                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1762 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1763                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1764
1765 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1766                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1767 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1768                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1769
1770 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1771                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1772 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1773                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1774
1775 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1776                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1777 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1778                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1779
1780 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1781
1782   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1783                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1784                    "vcmp${cc}"#_.Suffix,
1785                    "$src2, $src1", "$src1, $src2",
1786                    (X86cmpm (_.VT _.RC:$src1),
1787                          (_.VT _.RC:$src2),
1788                            imm:$cc)>;
1789
1790   let mayLoad = 1 in {
1791     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1792                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1793                   "vcmp${cc}"#_.Suffix,
1794                   "$src2, $src1", "$src1, $src2",
1795                   (X86cmpm (_.VT _.RC:$src1),
1796                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1797                           imm:$cc)>;
1798
1799     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1800                   (outs _.KRC:$dst),
1801                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1802                   "vcmp${cc}"#_.Suffix,
1803                   "${src2}"##_.BroadcastStr##", $src1",
1804                   "$src1, ${src2}"##_.BroadcastStr,
1805                   (X86cmpm (_.VT _.RC:$src1),
1806                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1807                           imm:$cc)>,EVEX_B;
1808   }
1809   // Accept explicit immediate argument form instead of comparison code.
1810   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1811     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1812                          (outs _.KRC:$dst),
1813                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1814                          "vcmp"#_.Suffix,
1815                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1816
1817     let mayLoad = 1 in {
1818       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1819                              (outs _.KRC:$dst),
1820                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1821                              "vcmp"#_.Suffix,
1822                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1823
1824       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1825                          (outs _.KRC:$dst),
1826                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1827                          "vcmp"#_.Suffix,
1828                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1829                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1830     }
1831  }
1832 }
1833
1834 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1835   // comparison code form (VCMP[EQ/LT/LE/...]
1836   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1837                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1838                      "vcmp${cc}"#_.Suffix,
1839                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1840                      (X86cmpmRnd (_.VT _.RC:$src1),
1841                                     (_.VT _.RC:$src2),
1842                                     imm:$cc,
1843                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1844
1845   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1846     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1847                          (outs _.KRC:$dst),
1848                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1849                          "vcmp"#_.Suffix,
1850                          "$cc,{sae}, $src2, $src1",
1851                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1852    }
1853 }
1854
1855 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1856   let Predicates = [HasAVX512] in {
1857     defm Z    : avx512_vcmp_common<_.info512>,
1858                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1859
1860   }
1861   let Predicates = [HasAVX512,HasVLX] in {
1862    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1863    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1864   }
1865 }
1866
1867 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1868                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1869 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1870                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1871
1872 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1873           (COPY_TO_REGCLASS (VCMPPSZrri
1874             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1875             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1876             imm:$cc), VK8)>;
1877 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1878           (COPY_TO_REGCLASS (VPCMPDZrri
1879             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1880             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1881             imm:$cc), VK8)>;
1882 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1883           (COPY_TO_REGCLASS (VPCMPUDZrri
1884             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1885             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1886             imm:$cc), VK8)>;
1887
1888 // ----------------------------------------------------------------
1889 // FPClass
1890 //handle fpclass instruction  mask =  op(reg_scalar,imm)
1891 //                                    op(mem_scalar,imm)
1892 multiclass avx512_scalar_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1893                                  X86VectorVTInfo _, Predicate prd> {
1894   let Predicates = [prd] in {
1895       def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),//_.KRC:$dst),
1896                       (ins _.RC:$src1, i32u8imm:$src2),
1897                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1898                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1899                               (i32 imm:$src2)))], NoItinerary>;
1900       def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1901                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1902                       OpcodeStr##_.Suffix#
1903                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1904                       [(set _.KRC:$dst,(or _.KRCWM:$mask, 
1905                                       (OpNode (_.VT _.RC:$src1),
1906                                       (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1907     let mayLoad = 1, AddedComplexity = 20 in {
1908       def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1909                       (ins _.MemOp:$src1, i32u8imm:$src2),
1910                       OpcodeStr##_.Suffix##
1911                                 "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1912                       [(set _.KRC:$dst,
1913                             (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1914                                     (i32 imm:$src2)))], NoItinerary>;
1915       def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1916                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1917                       OpcodeStr##_.Suffix##
1918                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1919                       [(set _.KRC:$dst,(or _.KRCWM:$mask, 
1920                           (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1921                               (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1922     }
1923   }
1924 }
1925
1926 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1927 //                                  fpclass(reg_vec, mem_vec, imm)
1928 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1929 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1930                                  X86VectorVTInfo _, string mem, string broadcast>{
1931   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1932                       (ins _.RC:$src1, i32u8imm:$src2),
1933                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1934                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1935                                        (i32 imm:$src2)))], NoItinerary>;
1936   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1937                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1938                       OpcodeStr##_.Suffix#
1939                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1940                       [(set _.KRC:$dst,(or _.KRCWM:$mask, 
1941                                        (OpNode (_.VT _.RC:$src1),
1942                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1943   let mayLoad = 1 in {
1944     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1945                       (ins _.MemOp:$src1, i32u8imm:$src2),
1946                       OpcodeStr##_.Suffix##mem#
1947                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1948                       [(set _.KRC:$dst,(OpNode 
1949                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1950                                        (i32 imm:$src2)))], NoItinerary>;
1951     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1952                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1953                       OpcodeStr##_.Suffix##mem#
1954                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1955                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode 
1956                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1957                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1958     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1959                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1960                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1961                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1962                                                     ##_.BroadcastStr##", $src2}",
1963                       [(set _.KRC:$dst,(OpNode 
1964                                        (_.VT (X86VBroadcast 
1965                                              (_.ScalarLdFrag addr:$src1))),
1966                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1967     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1968                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1969                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1970                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1971                                                      _.BroadcastStr##", $src2}",
1972                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode 
1973                                        (_.VT (X86VBroadcast 
1974                                              (_.ScalarLdFrag addr:$src1))),
1975                                        (i32 imm:$src2))))], NoItinerary>,
1976                                                             EVEX_B, EVEX_K;
1977   }
1978 }
1979
1980 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1981             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd, 
1982                                                               string broadcast>{
1983   let Predicates = [prd] in {
1984     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}", 
1985                                       broadcast>, EVEX_V512;
1986   }
1987   let Predicates = [prd, HasVLX] in {
1988     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1989                                       broadcast>, EVEX_V128;
1990     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1991                                       broadcast>, EVEX_V256;
1992   }
1993 }
1994
1995 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1996              bits<8> opcScalar, SDNode VecOpNode, SDNode ScalarOpNode, Predicate prd>{
1997   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec, 
1998                                       VecOpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1999   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec, 
2000                                       VecOpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
2001   defm SS : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
2002                                       f32x_info, prd>, EVEX_CD8<32, CD8VT1>;
2003   defm SD : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
2004                                       f64x_info, prd>, EVEX_CD8<64, CD8VT1>, VEX_W;
2005 }
2006
2007 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, 0x67, X86Vfpclass,
2008                                       X86Vfpclasss, HasDQI>, AVX512AIi8Base,EVEX;
2009
2010 //-----------------------------------------------------------------
2011 // Mask register copy, including
2012 // - copy between mask registers
2013 // - load/store mask registers
2014 // - copy from GPR to mask register and vice versa
2015 //
2016 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
2017                          string OpcodeStr, RegisterClass KRC,
2018                          ValueType vvt, X86MemOperand x86memop> {
2019   let hasSideEffects = 0 in {
2020     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2021                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2022     let mayLoad = 1 in
2023     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
2024                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2025                [(set KRC:$dst, (vvt (load addr:$src)))]>;
2026     let mayStore = 1 in
2027     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
2028                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2029                [(store KRC:$src, addr:$dst)]>;
2030   }
2031 }
2032
2033 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
2034                              string OpcodeStr,
2035                              RegisterClass KRC, RegisterClass GRC> {
2036   let hasSideEffects = 0 in {
2037     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
2038                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2039     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
2040                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2041   }
2042 }
2043
2044 let Predicates = [HasDQI] in
2045   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
2046                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
2047                VEX, PD;
2048
2049 let Predicates = [HasAVX512] in
2050   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
2051                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
2052                VEX, PS;
2053
2054 let Predicates = [HasBWI] in {
2055   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
2056                VEX, PD, VEX_W;
2057   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
2058                VEX, XD;
2059 }
2060
2061 let Predicates = [HasBWI] in {
2062   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
2063                VEX, PS, VEX_W;
2064   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
2065                VEX, XD, VEX_W;
2066 }
2067
2068 // GR from/to mask register
2069 let Predicates = [HasDQI] in {
2070   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2071             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
2072   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2073             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
2074 }
2075 let Predicates = [HasAVX512] in {
2076   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
2077             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
2078   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
2079             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
2080 }
2081 let Predicates = [HasBWI] in {
2082   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
2083   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
2084 }
2085 let Predicates = [HasBWI] in {
2086   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
2087   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
2088 }
2089
2090 // Load/store kreg
2091 let Predicates = [HasDQI] in {
2092   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2093             (KMOVBmk addr:$dst, VK8:$src)>;
2094   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2095             (KMOVBkm addr:$src)>;
2096
2097   def : Pat<(store VK4:$src, addr:$dst),
2098             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
2099   def : Pat<(store VK2:$src, addr:$dst),
2100             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
2101 }
2102 let Predicates = [HasAVX512, NoDQI] in {
2103   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2104             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
2105   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2106             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
2107 }
2108 let Predicates = [HasAVX512] in {
2109   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
2110             (KMOVWmk addr:$dst, VK16:$src)>;
2111   def : Pat<(i1 (load addr:$src)),
2112             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
2113                                               (MOV8rm addr:$src), sub_8bit)),
2114                                 (i16 1)), VK1)>;
2115   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
2116             (KMOVWkm addr:$src)>;
2117 }
2118 let Predicates = [HasBWI] in {
2119   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
2120             (KMOVDmk addr:$dst, VK32:$src)>;
2121   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
2122             (KMOVDkm addr:$src)>;
2123 }
2124 let Predicates = [HasBWI] in {
2125   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2126             (KMOVQmk addr:$dst, VK64:$src)>;
2127   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2128             (KMOVQkm addr:$src)>;
2129 }
2130
2131 let Predicates = [HasAVX512] in {
2132   def : Pat<(i1 (trunc (i64 GR64:$src))),
2133             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2134                                         (i32 1))), VK1)>;
2135
2136   def : Pat<(i1 (trunc (i32 GR32:$src))),
2137             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2138
2139   def : Pat<(i1 (trunc (i8 GR8:$src))),
2140        (COPY_TO_REGCLASS
2141         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2142        VK1)>;
2143   def : Pat<(i1 (trunc (i16 GR16:$src))),
2144        (COPY_TO_REGCLASS
2145         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2146        VK1)>;
2147
2148   def : Pat<(i32 (zext VK1:$src)),
2149             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2150   def : Pat<(i32 (anyext VK1:$src)),
2151             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2152
2153   def : Pat<(i8 (zext VK1:$src)),
2154             (EXTRACT_SUBREG
2155              (AND32ri (KMOVWrk
2156                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2157   def : Pat<(i8 (anyext VK1:$src)),
2158               (EXTRACT_SUBREG
2159                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2160
2161   def : Pat<(i64 (zext VK1:$src)),
2162             (AND64ri8 (SUBREG_TO_REG (i64 0),
2163              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2164   def : Pat<(i16 (zext VK1:$src)),
2165             (EXTRACT_SUBREG
2166              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2167               sub_16bit)>;
2168 }
2169 def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2170           (COPY_TO_REGCLASS VK1:$src, VK16)>;
2171 def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2172           (COPY_TO_REGCLASS VK1:$src, VK8)>;
2173 def : Pat<(v4i1 (scalar_to_vector VK1:$src)),
2174           (COPY_TO_REGCLASS VK1:$src, VK4)>;
2175 def : Pat<(v2i1 (scalar_to_vector VK1:$src)),
2176           (COPY_TO_REGCLASS VK1:$src, VK2)>;
2177 def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2178           (COPY_TO_REGCLASS VK1:$src, VK32)>;
2179 def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2180           (COPY_TO_REGCLASS VK1:$src, VK64)>;
2181
2182
2183 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2184 let Predicates = [HasAVX512, NoDQI] in {
2185   // GR from/to 8-bit mask without native support
2186   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2187             (COPY_TO_REGCLASS
2188              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2189   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2190             (EXTRACT_SUBREG
2191               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2192               sub_8bit)>;
2193 }
2194
2195 let Predicates = [HasAVX512] in {
2196   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2197             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2198   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2199             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2200 }
2201 let Predicates = [HasBWI] in {
2202   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2203             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2204   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2205             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2206 }
2207
2208 // Mask unary operation
2209 // - KNOT
2210 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2211                             RegisterClass KRC, SDPatternOperator OpNode,
2212                             Predicate prd> {
2213   let Predicates = [prd] in
2214     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2215                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2216                [(set KRC:$dst, (OpNode KRC:$src))]>;
2217 }
2218
2219 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2220                                 SDPatternOperator OpNode> {
2221   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2222                             HasDQI>, VEX, PD;
2223   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2224                             HasAVX512>, VEX, PS;
2225   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2226                             HasBWI>, VEX, PD, VEX_W;
2227   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2228                             HasBWI>, VEX, PS, VEX_W;
2229 }
2230
2231 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2232
2233 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2234   let Predicates = [HasAVX512] in
2235     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2236                 (i16 GR16:$src)),
2237               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2238               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2239 }
2240 defm : avx512_mask_unop_int<"knot", "KNOT">;
2241
2242 let Predicates = [HasDQI] in
2243 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2244 let Predicates = [HasAVX512] in
2245 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2246 let Predicates = [HasBWI] in
2247 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2248 let Predicates = [HasBWI] in
2249 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2250
2251 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2252 let Predicates = [HasAVX512, NoDQI] in {
2253 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2254           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2255 def : Pat<(not VK8:$src),
2256           (COPY_TO_REGCLASS
2257             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2258 }
2259 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2260           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2261 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2262           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2263
2264 // Mask binary operation
2265 // - KAND, KANDN, KOR, KXNOR, KXOR
2266 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2267                            RegisterClass KRC, SDPatternOperator OpNode,
2268                            Predicate prd, bit IsCommutable> {
2269   let Predicates = [prd], isCommutable = IsCommutable in
2270     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2271                !strconcat(OpcodeStr,
2272                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2273                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2274 }
2275
2276 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2277                                SDPatternOperator OpNode, bit IsCommutable,
2278                                Predicate prdW = HasAVX512> {
2279   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2280                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2281   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2282                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2283   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2284                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2285   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2286                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2287 }
2288
2289 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2290 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2291
2292 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2293 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2294 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2295 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2296 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2297 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2298
2299 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2300   let Predicates = [HasAVX512] in
2301     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2302                 (i16 GR16:$src1), (i16 GR16:$src2)),
2303               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2304               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2305               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2306 }
2307
2308 defm : avx512_mask_binop_int<"kand",  "KAND">;
2309 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2310 defm : avx512_mask_binop_int<"kor",   "KOR">;
2311 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2312 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2313
2314 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2315   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2316   // for the DQI set, this type is legal and KxxxB instruction is used
2317   let Predicates = [NoDQI] in
2318   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2319             (COPY_TO_REGCLASS
2320               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2321                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2322
2323   // All types smaller than 8 bits require conversion anyway
2324   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2325         (COPY_TO_REGCLASS (Inst
2326                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2327                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2328   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2329         (COPY_TO_REGCLASS (Inst
2330                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2331                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2332   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2333         (COPY_TO_REGCLASS (Inst
2334                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2335                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2336 }
2337
2338 defm : avx512_binop_pat<and,  KANDWrr>;
2339 defm : avx512_binop_pat<andn, KANDNWrr>;
2340 defm : avx512_binop_pat<or,   KORWrr>;
2341 defm : avx512_binop_pat<xnor, KXNORWrr>;
2342 defm : avx512_binop_pat<xor,  KXORWrr>;
2343
2344 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2345           (KXNORWrr VK16:$src1, VK16:$src2)>;
2346 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2347           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2348 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2349           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2350 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2351           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2352
2353 let Predicates = [NoDQI] in
2354 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2355           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2356                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2357
2358 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2359           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2360                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2361
2362 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2363           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2364                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2365
2366 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2367           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2368                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2369
2370 // Mask unpacking
2371 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2372                              RegisterClass KRCSrc, Predicate prd> {
2373   let Predicates = [prd] in {
2374     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2375                (ins KRC:$src1, KRC:$src2),
2376                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2377                VEX_4V, VEX_L;
2378
2379     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2380               (!cast<Instruction>(NAME##rr)
2381                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2382                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2383   }
2384 }
2385
2386 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2387 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2388 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2389
2390 // Mask bit testing
2391 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2392                               SDNode OpNode, Predicate prd> {
2393   let Predicates = [prd], Defs = [EFLAGS] in
2394     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2395                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2396                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2397 }
2398
2399 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2400                                 Predicate prdW = HasAVX512> {
2401   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2402                                                                 VEX, PD;
2403   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2404                                                                 VEX, PS;
2405   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2406                                                                 VEX, PS, VEX_W;
2407   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2408                                                                 VEX, PD, VEX_W;
2409 }
2410
2411 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2412 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2413
2414 // Mask shift
2415 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2416                              SDNode OpNode> {
2417   let Predicates = [HasAVX512] in
2418     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2419                  !strconcat(OpcodeStr,
2420                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2421                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2422 }
2423
2424 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2425                                SDNode OpNode> {
2426   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2427                                VEX, TAPD, VEX_W;
2428   let Predicates = [HasDQI] in
2429   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2430                                VEX, TAPD;
2431   let Predicates = [HasBWI] in {
2432   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2433                                VEX, TAPD, VEX_W;
2434   let Predicates = [HasDQI] in
2435   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2436                                VEX, TAPD;
2437   }
2438 }
2439
2440 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2441 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2442
2443 // Mask setting all 0s or 1s
2444 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2445   let Predicates = [HasAVX512] in
2446     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2447       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2448                      [(set KRC:$dst, (VT Val))]>;
2449 }
2450
2451 multiclass avx512_mask_setop_w<PatFrag Val> {
2452   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2453   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2454   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2455   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2456 }
2457
2458 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2459 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2460
2461 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2462 let Predicates = [HasAVX512] in {
2463   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2464   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2465   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2466   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2467   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2468   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2469   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2470 }
2471 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2472           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2473
2474 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2475           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2476
2477 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2478           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2479
2480 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 0))),
2481           (v16i1 (COPY_TO_REGCLASS VK32:$src, VK16))>;
2482
2483 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 16))),
2484           (v16i1 (COPY_TO_REGCLASS (KSHIFTRDri VK32:$src, (i8 16)), VK16))>;
2485
2486 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2487           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2488
2489 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2490           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2491
2492 def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2493           (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2494
2495 def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2496           (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2497
2498 def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2499           (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2500
2501 def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2502           (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2503 def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2504           (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2505
2506 def : Pat<(v32i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2507           (v32i1 (COPY_TO_REGCLASS VK2:$src, VK32))>;
2508 def : Pat<(v32i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2509           (v32i1 (COPY_TO_REGCLASS VK4:$src, VK32))>;
2510 def : Pat<(v32i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2511           (v32i1 (COPY_TO_REGCLASS VK8:$src, VK32))>;
2512 def : Pat<(v32i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2513           (v32i1 (COPY_TO_REGCLASS VK16:$src, VK32))>;
2514
2515 def : Pat<(v64i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2516           (v64i1 (COPY_TO_REGCLASS VK2:$src, VK64))>;
2517 def : Pat<(v64i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2518           (v64i1 (COPY_TO_REGCLASS VK4:$src, VK64))>;
2519 def : Pat<(v64i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2520           (v64i1 (COPY_TO_REGCLASS VK8:$src, VK64))>;
2521 def : Pat<(v64i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2522           (v64i1 (COPY_TO_REGCLASS VK16:$src, VK64))>;
2523 def : Pat<(v64i1 (insert_subvector undef, VK32:$src, (iPTR 0))),
2524           (v64i1 (COPY_TO_REGCLASS VK32:$src, VK64))>;
2525
2526
2527 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2528           (v8i1 (COPY_TO_REGCLASS
2529                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2530                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2531
2532 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2533           (v8i1 (COPY_TO_REGCLASS
2534                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2535                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2536
2537 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2538           (v4i1 (COPY_TO_REGCLASS
2539                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2540                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2541
2542 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2543           (v4i1 (COPY_TO_REGCLASS
2544                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2545                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2546
2547 //===----------------------------------------------------------------------===//
2548 // AVX-512 - Aligned and unaligned load and store
2549 //
2550
2551
2552 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2553                          PatFrag ld_frag, PatFrag mload,
2554                          bit IsReMaterializable = 1> {
2555   let hasSideEffects = 0 in {
2556   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2557                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2558                     _.ExeDomain>, EVEX;
2559   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2560                       (ins _.KRCWM:$mask,  _.RC:$src),
2561                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2562                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2563                        EVEX, EVEX_KZ;
2564
2565   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2566       SchedRW = [WriteLoad] in
2567   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2568                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2569                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2570                     _.ExeDomain>, EVEX;
2571
2572   let Constraints = "$src0 = $dst" in {
2573   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2574                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2575                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2576                     "${dst} {${mask}}, $src1}"),
2577                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2578                                         (_.VT _.RC:$src1),
2579                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2580                      EVEX, EVEX_K;
2581   let mayLoad = 1, SchedRW = [WriteLoad] in
2582     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2583                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2584                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2585                       "${dst} {${mask}}, $src1}"),
2586                      [(set _.RC:$dst, (_.VT
2587                          (vselect _.KRCWM:$mask,
2588                           (_.VT (bitconvert (ld_frag addr:$src1))),
2589                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2590   }
2591   let mayLoad = 1, SchedRW = [WriteLoad] in
2592   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2593                   (ins _.KRCWM:$mask, _.MemOp:$src),
2594                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2595                                 "${dst} {${mask}} {z}, $src}",
2596                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2597                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2598                   _.ExeDomain>, EVEX, EVEX_KZ;
2599   }
2600   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2601             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2602
2603   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2604             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2605
2606   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2607             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2608              _.KRCWM:$mask, addr:$ptr)>;
2609 }
2610
2611 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2612                                   AVX512VLVectorVTInfo _,
2613                                   Predicate prd,
2614                                   bit IsReMaterializable = 1> {
2615   let Predicates = [prd] in
2616   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2617                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2618
2619   let Predicates = [prd, HasVLX] in {
2620   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2621                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2622   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2623                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2624   }
2625 }
2626
2627 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2628                                   AVX512VLVectorVTInfo _,
2629                                   Predicate prd,
2630                                   bit IsReMaterializable = 1> {
2631   let Predicates = [prd] in
2632   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2633                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2634
2635   let Predicates = [prd, HasVLX] in {
2636   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2637                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2638   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2639                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2640   }
2641 }
2642
2643 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2644                         PatFrag st_frag, PatFrag mstore> {
2645
2646   def rr_REV  : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2647                          OpcodeStr # ".s\t{$src, $dst|$dst, $src}",
2648                          [], _.ExeDomain>, EVEX;
2649   def rrk_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2650                          (ins _.KRCWM:$mask, _.RC:$src),
2651                          OpcodeStr # ".s\t{$src, ${dst} {${mask}}|"#
2652                          "${dst} {${mask}}, $src}",
2653                          [], _.ExeDomain>,  EVEX, EVEX_K;
2654   def rrkz_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2655                           (ins _.KRCWM:$mask, _.RC:$src),
2656                           OpcodeStr # ".s\t{$src, ${dst} {${mask}} {z}|" #
2657                           "${dst} {${mask}} {z}, $src}",
2658                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2659
2660   let mayStore = 1 in {
2661   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2662                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2663                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2664   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2665                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2666               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2667                [], _.ExeDomain>, EVEX, EVEX_K;
2668   }
2669
2670   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2671            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2672                                                     _.KRCWM:$mask, _.RC:$src)>;
2673 }
2674
2675
2676 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2677                             AVX512VLVectorVTInfo _, Predicate prd> {
2678   let Predicates = [prd] in
2679   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2680                         masked_store_unaligned>, EVEX_V512;
2681
2682   let Predicates = [prd, HasVLX] in {
2683     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2684                              masked_store_unaligned>, EVEX_V256;
2685     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2686                              masked_store_unaligned>, EVEX_V128;
2687   }
2688 }
2689
2690 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2691                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2692   let Predicates = [prd] in
2693   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2694                         masked_store_aligned512>, EVEX_V512;
2695
2696   let Predicates = [prd, HasVLX] in {
2697     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2698                              masked_store_aligned256>, EVEX_V256;
2699     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2700                              masked_store_aligned128>, EVEX_V128;
2701   }
2702 }
2703
2704 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2705                                      HasAVX512>,
2706                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2707                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2708
2709 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2710                                      HasAVX512>,
2711                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2712                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2713
2714 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2715                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2716                               PS, EVEX_CD8<32, CD8VF>;
2717
2718 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2719                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2720                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2721
2722 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2723                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2724        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2725
2726 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2727                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2728        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2729
2730 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2731                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2732        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2733
2734 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2735                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2736        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2737
2738 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2739                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2740        (VMOVAPDZrm addr:$ptr)>;
2741
2742 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2743                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2744        (VMOVAPSZrm addr:$ptr)>;
2745
2746 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2747           GR16:$mask),
2748          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2749             VR512:$src)>;
2750 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2751           GR8:$mask),
2752          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2753             VR512:$src)>;
2754
2755 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2756           GR16:$mask),
2757          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2758             VR512:$src)>;
2759 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2760           GR8:$mask),
2761          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2762             VR512:$src)>;
2763
2764 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2765                                        HasAVX512>,
2766                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2767                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2768
2769 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2770                                        HasAVX512>,
2771                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2772                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2773
2774 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2775                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2776                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2777
2778 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2779                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2780                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2781
2782 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2783                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2784                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2785
2786 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2787                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2788                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2789
2790 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2791                  (v16i32 immAllZerosV), GR16:$mask)),
2792        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2793
2794 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2795                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2796        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2797
2798 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2799             GR16:$mask),
2800          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2801             VR512:$src)>;
2802 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2803             GR8:$mask),
2804          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2805             VR512:$src)>;
2806
2807 let AddedComplexity = 20 in {
2808 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2809                           (bc_v8i64 (v16i32 immAllZerosV)))),
2810                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2811
2812 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2813                           (v8i64 VR512:$src))),
2814    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2815                                               VK8), VR512:$src)>;
2816
2817 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2818                            (v16i32 immAllZerosV))),
2819                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2820
2821 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2822                            (v16i32 VR512:$src))),
2823                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2824 }
2825
2826 // Move Int Doubleword to Packed Double Int
2827 //
2828 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2829                       "vmovd\t{$src, $dst|$dst, $src}",
2830                       [(set VR128X:$dst,
2831                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2832                         EVEX, VEX_LIG;
2833 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2834                       "vmovd\t{$src, $dst|$dst, $src}",
2835                       [(set VR128X:$dst,
2836                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2837                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2838 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2839                       "vmovq\t{$src, $dst|$dst, $src}",
2840                         [(set VR128X:$dst,
2841                           (v2i64 (scalar_to_vector GR64:$src)))],
2842                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2843 let isCodeGenOnly = 1 in {
2844 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2845                        "vmovq\t{$src, $dst|$dst, $src}",
2846                        [(set FR64:$dst, (bitconvert GR64:$src))],
2847                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2848 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2849                          "vmovq\t{$src, $dst|$dst, $src}",
2850                          [(set GR64:$dst, (bitconvert FR64:$src))],
2851                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2852 }
2853 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2854                          "vmovq\t{$src, $dst|$dst, $src}",
2855                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2856                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2857                          EVEX_CD8<64, CD8VT1>;
2858
2859 // Move Int Doubleword to Single Scalar
2860 //
2861 let isCodeGenOnly = 1 in {
2862 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2863                       "vmovd\t{$src, $dst|$dst, $src}",
2864                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2865                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2866
2867 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2868                       "vmovd\t{$src, $dst|$dst, $src}",
2869                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2870                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2871 }
2872
2873 // Move doubleword from xmm register to r/m32
2874 //
2875 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2876                        "vmovd\t{$src, $dst|$dst, $src}",
2877                        [(set GR32:$dst, (extractelt (v4i32 VR128X:$src),
2878                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2879                        EVEX, VEX_LIG;
2880 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2881                        (ins i32mem:$dst, VR128X:$src),
2882                        "vmovd\t{$src, $dst|$dst, $src}",
2883                        [(store (i32 (extractelt (v4i32 VR128X:$src),
2884                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2885                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2886
2887 // Move quadword from xmm1 register to r/m64
2888 //
2889 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2890                       "vmovq\t{$src, $dst|$dst, $src}",
2891                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2892                                                    (iPTR 0)))],
2893                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2894                       Requires<[HasAVX512, In64BitMode]>;
2895
2896 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2897                        (ins i64mem:$dst, VR128X:$src),
2898                        "vmovq\t{$src, $dst|$dst, $src}",
2899                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2900                                addr:$dst)], IIC_SSE_MOVDQ>,
2901                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2902                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2903
2904 def VMOV64toPQIZrr_REV : AVX512BI<0xD6, MRMDestReg, (outs VR128X:$dst),
2905                             (ins VR128X:$src),
2906                             "vmovq.s\t{$src, $dst|$dst, $src}",[]>,
2907                             EVEX, VEX_W, VEX_LIG;
2908
2909 // Move Scalar Single to Double Int
2910 //
2911 let isCodeGenOnly = 1 in {
2912 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2913                       (ins FR32X:$src),
2914                       "vmovd\t{$src, $dst|$dst, $src}",
2915                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2916                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2917 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2918                       (ins i32mem:$dst, FR32X:$src),
2919                       "vmovd\t{$src, $dst|$dst, $src}",
2920                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2921                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2922 }
2923
2924 // Move Quadword Int to Packed Quadword Int
2925 //
2926 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2927                       (ins i64mem:$src),
2928                       "vmovq\t{$src, $dst|$dst, $src}",
2929                       [(set VR128X:$dst,
2930                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2931                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2932
2933 //===----------------------------------------------------------------------===//
2934 // AVX-512  MOVSS, MOVSD
2935 //===----------------------------------------------------------------------===//
2936
2937 multiclass avx512_move_scalar <string asm, SDNode OpNode, 
2938                               X86VectorVTInfo _> {
2939   defm rr_Int : AVX512_maskable_scalar<0x10, MRMSrcReg, _, (outs _.RC:$dst), 
2940                     (ins _.RC:$src1, _.RC:$src2),
2941                     asm, "$src2, $src1","$src1, $src2", 
2942                     (_.VT (OpNode (_.VT _.RC:$src1),
2943                                    (_.VT _.RC:$src2))),
2944                                    IIC_SSE_MOV_S_RR>, EVEX_4V;
2945   let Constraints = "$src1 = $dst" , mayLoad = 1 in
2946     defm rm_Int : AVX512_maskable_3src_scalar<0x10, MRMSrcMem, _,
2947                     (outs _.RC:$dst), 
2948                     (ins _.ScalarMemOp:$src),
2949                     asm,"$src","$src",
2950                     (_.VT (OpNode (_.VT _.RC:$src1), 
2951                                (_.VT (scalar_to_vector 
2952                                      (_.ScalarLdFrag addr:$src)))))>, EVEX;
2953   let isCodeGenOnly = 1 in {
2954     def rr : AVX512PI<0x10, MRMSrcReg, (outs _.RC:$dst), 
2955                (ins _.RC:$src1, _.FRC:$src2),
2956                !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2957                [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1,
2958                                       (scalar_to_vector _.FRC:$src2))))],
2959                _.ExeDomain,IIC_SSE_MOV_S_RR>, EVEX_4V;
2960   let mayLoad = 1 in
2961     def rm : AVX512PI<0x10, MRMSrcMem, (outs _.FRC:$dst), (ins _.ScalarMemOp:$src),
2962                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2963                [(set _.FRC:$dst, (_.ScalarLdFrag addr:$src))],
2964                _.ExeDomain, IIC_SSE_MOV_S_RM>, EVEX;
2965   }
2966   let mayStore = 1 in {
2967     def mr: AVX512PI<0x11, MRMDestMem, (outs), (ins _.ScalarMemOp:$dst, _.FRC:$src),
2968                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2969                [(store _.FRC:$src, addr:$dst)],  _.ExeDomain, IIC_SSE_MOV_S_MR>,
2970                EVEX;
2971     def mrk: AVX512PI<0x11, MRMDestMem, (outs), 
2972                 (ins _.ScalarMemOp:$dst, VK1WM:$mask, _.FRC:$src),
2973                 !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2974                 [], _.ExeDomain, IIC_SSE_MOV_S_MR>, EVEX, EVEX_K;
2975   } // mayStore
2976 }
2977
2978 defm VMOVSSZ : avx512_move_scalar<"vmovss", X86Movss, f32x_info>,
2979                                   VEX_LIG, XS, EVEX_CD8<32, CD8VT1>;
2980
2981 defm VMOVSDZ : avx512_move_scalar<"vmovsd", X86Movsd, f64x_info>,
2982                                   VEX_LIG, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2983
2984 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2985           (COPY_TO_REGCLASS (VMOVSSZrr_Intk (COPY_TO_REGCLASS FR32X:$src2, VR128X),